JPS60105042A - マルチレベル論理回路 - Google Patents
マルチレベル論理回路Info
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- JPS60105042A JPS60105042A JP59164719A JP16471984A JPS60105042A JP S60105042 A JPS60105042 A JP S60105042A JP 59164719 A JP59164719 A JP 59164719A JP 16471984 A JP16471984 A JP 16471984A JP S60105042 A JPS60105042 A JP S60105042A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマルチレベル論理回路に関し、特に1個のクロ
ック・パルスで作動するマルチ論理レベル回路に関する
ものである。
ック・パルスで作動するマルチ論理レベル回路に関する
ものである。
金属酸化膜シリコン法によって作られるダイナミック・
マルチレベル論理回路は、所望の論理機能の正しい実行
を保証する多相クロックを要求する。優先マルチレベル
論理機能の実行は、論理なタイム・スロットに分割して
、最悪の場合すなわち実行すべき論理レベルの最大数を
カバーする所要数のクロック相を指定することを要求す
る。クロック相は、基本信号源からのクロック信号を分
割することによって作られる。これはクロック信号の多
相を生じ、標準としてすべての相は1,2゜4などで割
られる基本信号源の周波数に関連され、これはクロック
のすべての相が基本信号源の周波数の倍数であることを
意味する。この方式では、作動の周波数は常時1つだけ
である1つの相が臨界になるまで増加される。
マルチレベル論理回路は、所望の論理機能の正しい実行
を保証する多相クロックを要求する。優先マルチレベル
論理機能の実行は、論理なタイム・スロットに分割して
、最悪の場合すなわち実行すべき論理レベルの最大数を
カバーする所要数のクロック相を指定することを要求す
る。クロック相は、基本信号源からのクロック信号を分
割することによって作られる。これはクロック信号の多
相を生じ、標準としてすべての相は1,2゜4などで割
られる基本信号源の周波数に関連され、これはクロック
のすべての相が基本信号源の周波数の倍数であることを
意味する。この方式では、作動の周波数は常時1つだけ
である1つの相が臨界になるまで増加される。
MO8回路は経済的に製造されると思われるが、事前充
電用の別なりロック相および論理レベルの評価を必要と
するので、これらの回路は他の形の論理回路と比較した
場合に回路固有の低速により、多くの現行ダイナミック
論理応用には常時利用されない。
電用の別なりロック相および論理レベルの評価を必要と
するので、これらの回路は他の形の論理回路と比較した
場合に回路固有の低速により、多くの現行ダイナミック
論理応用には常時利用されない。
また本発明はディジタル乗算回路にも関し、特にディジ
タル乗算回路がドミノ制御回路により制御されるマイク
ロプロセットと共に用いるディジタル乗算回路に関する
。
タル乗算回路がドミノ制御回路により制御されるマイク
ロプロセットと共に用いるディジタル乗算回路に関する
。
電界効果トランジスタ回路および特に大規模集積回路の
使用における主な制限は、乗算器に見られるようなダイ
ナミック論理回路な電界トランジスタによる論理回路の
実行で・要求される多重クロックの必要性に起因する高
速応用まで拡大することに伴う制限である。従来は、電
界効果トランジスタの論理回路の実現に要求された多重
クロック相が存在した。事前充電の相は論理回路を構成
するのに用いられるトランジスタを相互接続するデータ
線のすべてを事前充電するのに必要であり、第2クロツ
ク相は論理の実行の結果を評価するのに必要である。論
理回路が一緒に接続されて各段階が先行する論理段の結
果に左右される場合は、多相タロツク機能が要求される
。第1クロツク相は論理回路のすべてのデータ線な全部
事前充電し、第2クロツク相は第1論理レベルを評価し
、その後結果は第6クロツク相によって評価される第2
論理レベルに加えられ、以下論理レベルの全数にわたっ
て同様である。かくて、電界効果トランジスタが実行す
べきN個の論理レベルの機能では、N+1個のクロック
相、すなわちデータ・ラインのすべてを事前充電する相
および評価すべき各論理レベル用の相が要求される。か
くて論理レベルのタイム・スロット配列は多くの論理回
路に評価の順番を無為に待たせ、全体的な結果としてこ
れらの回路は著しく低速となる。かくて、電界効果トラ
ンジスタの論理回路が手持ち形計算機その他同様な応用
に用いられる場合にはこれまで問題がなかった。しかし
、回路対する要求が複雑化するにつれて、複合論理機能
を実行する速度の要求が重大となる。回路が評価すべき
適当なタイム・スロットを待つだけの余裕は、高速のナ
ノ秒範囲を必要とする応用では許されない。
使用における主な制限は、乗算器に見られるようなダイ
ナミック論理回路な電界トランジスタによる論理回路の
実行で・要求される多重クロックの必要性に起因する高
速応用まで拡大することに伴う制限である。従来は、電
界効果トランジスタの論理回路の実現に要求された多重
クロック相が存在した。事前充電の相は論理回路を構成
するのに用いられるトランジスタを相互接続するデータ
線のすべてを事前充電するのに必要であり、第2クロツ
ク相は論理の実行の結果を評価するのに必要である。論
理回路が一緒に接続されて各段階が先行する論理段の結
果に左右される場合は、多相タロツク機能が要求される
。第1クロツク相は論理回路のすべてのデータ線な全部
事前充電し、第2クロツク相は第1論理レベルを評価し
、その後結果は第6クロツク相によって評価される第2
論理レベルに加えられ、以下論理レベルの全数にわたっ
て同様である。かくて、電界効果トランジスタが実行す
べきN個の論理レベルの機能では、N+1個のクロック
相、すなわちデータ・ラインのすべてを事前充電する相
および評価すべき各論理レベル用の相が要求される。か
くて論理レベルのタイム・スロット配列は多くの論理回
路に評価の順番を無為に待たせ、全体的な結果としてこ
れらの回路は著しく低速となる。かくて、電界効果トラ
ンジスタの論理回路が手持ち形計算機その他同様な応用
に用いられる場合にはこれまで問題がなかった。しかし
、回路対する要求が複雑化するにつれて、複合論理機能
を実行する速度の要求が重大となる。回路が評価すべき
適当なタイム・スロットを待つだけの余裕は、高速のナ
ノ秒範囲を必要とする応用では許されない。
乗算機能を実行することを要求されるマイクロプロセッ
サ装置における時間の最小化は、ディジタル乗算の変形
ブース・アルゴリズムを実行するバーダウエフ乗算器の
実現により、マイクロプロセッサの数多し処理サイクル
から比較的小数のマイクロプロセッサ・サイクルまで減
少される。しかし、この時間減少でさえ、近代技術応用
に必要な速度を電界効果トランジスタ形のマイクロプロ
セッサに与えるのには不足である。
サ装置における時間の最小化は、ディジタル乗算の変形
ブース・アルゴリズムを実行するバーダウエフ乗算器の
実現により、マイクロプロセッサの数多し処理サイクル
から比較的小数のマイクロプロセッサ・サイクルまで減
少される。しかし、この時間減少でさえ、近代技術応用
に必要な速度を電界効果トランジスタ形のマイクロプロ
セッサに与えるのには不足である。
マルチレベル論理回路は、カスケード配列に接続されて
いる第1複数個の論理回路を含む。第2複数個の擬似論
理回路もカスケード配列に接続されており、第1複数個
の論理回路を評価する論理パルスを発生させるのに使用
される。クロック源は第1複数個の論理回路および第2
複数個の擬似論理回路に事前充電信号を供給し、評価回
路は第1複数個の論理回路の論理状態を評価する評価信
号を得るために擬似論理信号からの出力信号とクロック
信号とを組み合わせるのに使用される。
いる第1複数個の論理回路を含む。第2複数個の擬似論
理回路もカスケード配列に接続されており、第1複数個
の論理回路を評価する論理パルスを発生させるのに使用
される。クロック源は第1複数個の論理回路および第2
複数個の擬似論理回路に事前充電信号を供給し、評価回
路は第1複数個の論理回路の論理状態を評価する評価信
号を得るために擬似論理信号からの出力信号とクロック
信号とを組み合わせるのに使用される。
各レベルで評価すべきデータの利用度と一致する評価パ
ルスが供給されるマルチレベル論理回路が開示されてい
る。
ルスが供給されるマルチレベル論理回路が開示されてい
る。
評価回路は高速プログラマゾル論理配列を得るために、
マルチレベル論理回路と組み合わされる。
マルチレベル論理回路と組み合わされる。
マイクロプロセッサ用のディジタル乗算回路は、2つの
数のディジタル乗算を実行する変形ブース・アルゴリズ
ムを利用するとともに、nを乗数のビット数の半分に等
しい正の整数として、選択された数nのブース・オペレ
ーション・セットに乗数ta0:記録するブース・レコ
ーダを含む。各オペレーション・セットは乗算セットに
よりカスケード配列に接続されている第2複数個のn個
の部分積セレクタに加えられ、この場合各部分績セレク
タ乗算セットは記録されたブースオペレーション・セッ
トの1つを実行する。部分積セレクタの出力は加算装置
によって加算され、また−ミノ回路装置は部分積セレク
タに接続されているブース・オぺレーション・セットの
完了時に部分積セレクタの各素子に評価パルスを供給す
る。
数のディジタル乗算を実行する変形ブース・アルゴリズ
ムを利用するとともに、nを乗数のビット数の半分に等
しい正の整数として、選択された数nのブース・オペレ
ーション・セットに乗数ta0:記録するブース・レコ
ーダを含む。各オペレーション・セットは乗算セットに
よりカスケード配列に接続されている第2複数個のn個
の部分積セレクタに加えられ、この場合各部分績セレク
タ乗算セットは記録されたブースオペレーション・セッ
トの1つを実行する。部分積セレクタの出力は加算装置
によって加算され、また−ミノ回路装置は部分積セレク
タに接続されているブース・オぺレーション・セットの
完了時に部分積セレクタの各素子に評価パルスを供給す
る。
乗算器のようなマルチレベル論理回路では、マルチレベ
ル論理回路の各レベルがドミノ制御回路の使用により評
価の準備を整えるときを検出することによって動作速度
の面で性能が向上される。
ル論理回路の各レベルがドミノ制御回路の使用により評
価の準備を整えるときを検出することによって動作速度
の面で性能が向上される。
−ミノ制御回路は1個のクロック・パルスとその補数の
伝搬について最悪の場合の時間遅延な実現して、ブース
乗算器の対応する段が評価すべき位置にあるときを正確
に作る。
伝搬について最悪の場合の時間遅延な実現して、ブース
乗算器の対応する段が評価すべき位置にあるときを正確
に作る。
加算装置は、複数個の部分積セレクタの選択された素子
間に接続される複数個の加算回路を含む。
間に接続される複数個の加算回路を含む。
加算セット内のデータの最も早い可能な評価を保証する
ために、ドミノ制御回路は、時間遅延が加算回路にその
論理演算を実行させかつ評価を受ける準備を整えたデー
タを持つかぎり、最悪と思われる場合な表わす加算回路
をも言む。その時間が終ると、Pミノ制御回路は乗算器
内の次の論理レベルに評価可能パルスを供給する。
ために、ドミノ制御回路は、時間遅延が加算回路にその
論理演算を実行させかつ評価を受ける準備を整えたデー
タを持つかぎり、最悪と思われる場合な表わす加算回路
をも言む。その時間が終ると、Pミノ制御回路は乗算器
内の次の論理レベルに評価可能パルスを供給する。
これらの実施例および本発明の利点ならびに目的は、図
面と共に本明細書を読むことによシ明らかにされる。
面と共に本明細書を読むことによシ明らかにされる。
第1図において、本発明による乗算器161を含むマイ
クロプロセッサが示されている。工10端子(図示され
ていない)からの命令はパッド103を介して命令デー
タ・レジスタ105に供給され、次に高速デコーダ10
1、主デコーダ109、およびアドレス算術ユニット1
11に加えられる。
クロプロセッサが示されている。工10端子(図示され
ていない)からの命令はパッド103を介して命令デー
タ・レジスタ105に供給され、次に高速デコーダ10
1、主デコーダ109、およびアドレス算術ユニット1
11に加えられる。
主デコーダ109は命令を、マイクロプロセッサを通じ
て使用される制御信号にデコードする。これらの制御信
号は、データ束117を介して乗算器161を會む適当
な回路にデコードされた信号を伝達する制御パイプライ
ン・レジスタ115に6己憶される。
て使用される制御信号にデコードする。これらの制御信
号は、データ束117を介して乗算器161を會む適当
な回路にデコードされた信号を伝達する制御パイプライ
ン・レジスタ115に6己憶される。
マイクロプロセッサ100は基本的に2つの部分、すな
わち1310区域で表わされる命令部分と、1330区
域で表わされるデータ部分とな備えている。アドレス算
術ユニット111は命令データ・レジスタ105から変
位マルチプレクサ135な介してデータを受けるととも
に、命令リンク・レジスタ153または汎用レジスタ1
19から高速デコーダ107の結果に基づきインデック
ス・マルチプレクサ137を介してデータを受ける。
わち1310区域で表わされる命令部分と、1330区
域で表わされるデータ部分とな備えている。アドレス算
術ユニット111は命令データ・レジスタ105から変
位マルチプレクサ135な介してデータを受けるととも
に、命令リンク・レジスタ153または汎用レジスタ1
19から高速デコーダ107の結果に基づきインデック
ス・マルチプレクサ137を介してデータを受ける。
適当な算術演算がキャリー・ブレーク論理155によっ
て指示される通シ実行されてから、アドレス算術ユニッ
ト111の出力123は共通アVレス°バス・レジスタ
125でラッチされる。このレジスタの出力はその後、
データ・メモリまたは入出力アドレス・スペースのいず
れかなアドレス指定するためにパラr139を介して集
積回路の工10に加えられたり、定数として用いる内部
バスに加えられる。アドレス算術ユニットの出力は命令
アドレス・マルチプレクサ145にも加えられる。この
マルチプレクサの出力は命令アドレス・レジスタ147
でラッチされる。マルチプレクサのもう1つの入力、す
なわち命令アドレス・レジスタの増分型は149によっ
て提供される。マルチプレクサ145の制御は順序付は
回路143によって提供される。順序付は回路143は
パッド141な介して受けられる分岐および割込みを制
御する。命令アドレス・レジスタ147の出力は、メモ
リ内の命令をアドレス指定するためにパラV151を介
して工10に加えられる。命令アドレス・レジスタ14
7の出力も1サイクルの遅延後、命令リング・レジスタ
153でラッチされる。
て指示される通シ実行されてから、アドレス算術ユニッ
ト111の出力123は共通アVレス°バス・レジスタ
125でラッチされる。このレジスタの出力はその後、
データ・メモリまたは入出力アドレス・スペースのいず
れかなアドレス指定するためにパラr139を介して集
積回路の工10に加えられたり、定数として用いる内部
バスに加えられる。アドレス算術ユニットの出力は命令
アドレス・マルチプレクサ145にも加えられる。この
マルチプレクサの出力は命令アドレス・レジスタ147
でラッチされる。マルチプレクサのもう1つの入力、す
なわち命令アドレス・レジスタの増分型は149によっ
て提供される。マルチプレクサ145の制御は順序付は
回路143によって提供される。順序付は回路143は
パッド141な介して受けられる分岐および割込みを制
御する。命令アドレス・レジスタ147の出力は、メモ
リ内の命令をアドレス指定するためにパラV151を介
して工10に加えられる。命令アドレス・レジスタ14
7の出力も1サイクルの遅延後、命令リング・レジスタ
153でラッチされる。
算術論理ユニット127は汎用レジスタ119からAマ
ルチプレクサ163を介してデータを受けるとともに、
汎用レジスタ119、機械制御レジスタ113、プログ
ラム状態レジスタ、または割込状態レジスタからCマル
チプレクサを介しであるいは乗算器161からBマルチ
プレクサを介してデータを受ける。算術論理ユニットへ
のキャリーは、主デコーダの制御下でキャリー論理12
1から行われる。算術論理ユニットの出力は溢れの場合
に、飽和論理129によって調節される。出力は次に、
Xマルチプレクサ157およびYマルチプレクサ159
を介して汎用レジスタ119に帰還される。
ルチプレクサ163を介してデータを受けるとともに、
汎用レジスタ119、機械制御レジスタ113、プログ
ラム状態レジスタ、または割込状態レジスタからCマル
チプレクサを介しであるいは乗算器161からBマルチ
プレクサを介してデータを受ける。算術論理ユニットへ
のキャリーは、主デコーダの制御下でキャリー論理12
1から行われる。算術論理ユニットの出力は溢れの場合
に、飽和論理129によって調節される。出力は次に、
Xマルチプレクサ157およびYマルチプレクサ159
を介して汎用レジスタ119に帰還される。
多重を要求する命令が主デコーダ101によつてデコー
ドされると、汎用レジスタの5およびOマルチプレクサ
の結果は乗算器によって掛は合わされ、その結果はその
ブロックの内部のレジスタでラッチされる。
ドされると、汎用レジスタの5およびOマルチプレクサ
の結果は乗算器によって掛は合わされ、その結果はその
ブロックの内部のレジスタでラッチされる。
これから言及する第2図は、そこに含まれるドミノ制御
論理回路の使用により乗算器1610基本作動原理を提
供する。反転クロックの信号クロックがrミツ回路マル
チレベル論理システム10に加えられるインバータ3と
共に、ドミノ制御マルチレベル論理のブロック図が示さ
れている。クロック源1は、導線5な介して擬似負荷制
御マルチレベル論理装置にクロック信号な供給する。デ
ータ源7は、データ・バス9を介してドミノ制御マルチ
レベル論理装置10に並列データ信号、すなわちDAT
A 1〜DATA N t、(供給する。ドミノ制御マ
ルチレベル論理装置10はMXN個の論理素子13を含
む。論理素子は、Nビットの幅を持つMレベルのマルチ
レベル論理装置に対応するNXMマトリックスを構成す
るデータ語によってカスケード配列に共に接続されてい
るN個の論理素子の幅を有する語に分けられる。さら7
t−1これもカスケード配列に接続されるM個のドミノ
回路15がある。各論理素子13および各ドミノ回路1
5はトランジスタ170ケゞ−トを働かせるクロック信
号によって事前に充電され、■CCすなわち図示され′
Cいない電圧源から供給される電圧な対応する論理素子
13およびドミノ回路15に加えさせる。
論理回路の使用により乗算器1610基本作動原理を提
供する。反転クロックの信号クロックがrミツ回路マル
チレベル論理システム10に加えられるインバータ3と
共に、ドミノ制御マルチレベル論理のブロック図が示さ
れている。クロック源1は、導線5な介して擬似負荷制
御マルチレベル論理装置にクロック信号な供給する。デ
ータ源7は、データ・バス9を介してドミノ制御マルチ
レベル論理装置10に並列データ信号、すなわちDAT
A 1〜DATA N t、(供給する。ドミノ制御マ
ルチレベル論理装置10はMXN個の論理素子13を含
む。論理素子は、Nビットの幅を持つMレベルのマルチ
レベル論理装置に対応するNXMマトリックスを構成す
るデータ語によってカスケード配列に共に接続されてい
るN個の論理素子の幅を有する語に分けられる。さら7
t−1これもカスケード配列に接続されるM個のドミノ
回路15がある。各論理素子13および各ドミノ回路1
5はトランジスタ170ケゞ−トを働かせるクロック信
号によって事前に充電され、■CCすなわち図示され′
Cいない電圧源から供給される電圧な対応する論理素子
13およびドミノ回路15に加えさせる。
1.1論理素子19.1j(N−1)論理素子21、お
よび1.N論理素子25は、矢印31によって示される
通り対応する論理素子を基準電圧すなわちV(idに接
続するクロッ信号作動トランジスタ27によって評価さ
れる。1.1tFミノ回路29もクロック信号によって
評価されるのハ、1゜1ドミノ回路29が最悪の場合の
状態を表わすように接続されているからであり、すなわ
ち第1行に接続される論理素子13のどれについても評
価パルスは反転増幅器33によって、正しい評価を保証
するため一度にドミノ制御マルチレベル論理装置の第2
行に置かれる理論素子13に供給されるからである。も
ちろん、第2行の論理素子は第1行の論理素子と共にカ
スケード配列に接続され、かくてインバータ3から供給
されたクロック信号とインバータ33の出力とをAND
接続するAND デートな形成するようにトランジスタ
17と共に接続されるトランジスタ37のデートに評価
パルスが供給されると同時に評価することができる。デ
ータ源9からのデータは存在する第1行の論理素子の対
応する入力端子に接続され、またQ端子は入力端子で第
2行の対応する論理素子に接続され、したがってカスケ
ード接続な作ることに注目しなければならない。この構
成は全M行を通じて完全に保たれる。各行のドミノ回路
15はカスケード配列に同様に接続され、おのおのは信
号の伝搬遅延があって評価パルスがインバータ33の出
力に供給されるとき対応する論理がすべての論理動作な
完了することな保証するかぎゃ最悪と思われる条件な衣
わす。ドミノ制御マルチレベル論理装置10の評価は(
M−1)ドミノ回路装置のみを要求するが、論理素子1
3の出力に供給されるデータがM行のメンバーでありか
つ記憶場所に記憶すべき場合、Mrドミノ路39の最終
出力インバータ33に記憶休止が供給されることがある
。かくて論理素子の各行に関する評価パルスの発生は評
価パルスを作る各ドミノの降下と共に降下する1行の最
終NOミノに比較される。これは電界効果トランジスタ
論理回路を評価する非同期操作を与える。
よび1.N論理素子25は、矢印31によって示される
通り対応する論理素子を基準電圧すなわちV(idに接
続するクロッ信号作動トランジスタ27によって評価さ
れる。1.1tFミノ回路29もクロック信号によって
評価されるのハ、1゜1ドミノ回路29が最悪の場合の
状態を表わすように接続されているからであり、すなわ
ち第1行に接続される論理素子13のどれについても評
価パルスは反転増幅器33によって、正しい評価を保証
するため一度にドミノ制御マルチレベル論理装置の第2
行に置かれる理論素子13に供給されるからである。も
ちろん、第2行の論理素子は第1行の論理素子と共にカ
スケード配列に接続され、かくてインバータ3から供給
されたクロック信号とインバータ33の出力とをAND
接続するAND デートな形成するようにトランジスタ
17と共に接続されるトランジスタ37のデートに評価
パルスが供給されると同時に評価することができる。デ
ータ源9からのデータは存在する第1行の論理素子の対
応する入力端子に接続され、またQ端子は入力端子で第
2行の対応する論理素子に接続され、したがってカスケ
ード接続な作ることに注目しなければならない。この構
成は全M行を通じて完全に保たれる。各行のドミノ回路
15はカスケード配列に同様に接続され、おのおのは信
号の伝搬遅延があって評価パルスがインバータ33の出
力に供給されるとき対応する論理がすべての論理動作な
完了することな保証するかぎゃ最悪と思われる条件な衣
わす。ドミノ制御マルチレベル論理装置10の評価は(
M−1)ドミノ回路装置のみを要求するが、論理素子1
3の出力に供給されるデータがM行のメンバーでありか
つ記憶場所に記憶すべき場合、Mrドミノ路39の最終
出力インバータ33に記憶休止が供給されることがある
。かくて論理素子の各行に関する評価パルスの発生は評
価パルスを作る各ドミノの降下と共に降下する1行の最
終NOミノに比較される。これは電界効果トランジスタ
論理回路を評価する非同期操作を与える。
これから言及する第6図は、第2図に関して説明された
ドミノ原理を含む第1図の乗算器161のブロック図で
ある。被乗数は、第1図のCマルチブレフサ16フから
データ・バス115を介して、6個の部分積セレクタ、
行193,195゜197.201,209おび213
に加えられる。
ドミノ原理を含む第1図の乗算器161のブロック図で
ある。被乗数は、第1図のCマルチブレフサ16フから
データ・バス115を介して、6個の部分積セレクタ、
行193,195゜197.201,209おび213
に加えられる。
乗数は汎用レジスタ5,159から導線束177を介し
てブース・レコーダ217に加えられる。
てブース・レコーダ217に加えられる。
第6図の実施例において、乗数は173ビツトであり被
乗数は16ビツトである。しかしここで提供されるNは
、どんな大きさの乗数およびどんな大きさの被乗数にも
適用し得る。第6図で説明される回路はすべて、第2図
に示される通り第1段階のクロックQP、によって事前
充電され、また評価パルスによって第4図について説明
される通り選択された時間中続けられる。部分積セレク
タのすべてはクロックQEによって同時に評価される。
乗数は16ビツトである。しかしここで提供されるNは
、どんな大きさの乗数およびどんな大きさの被乗数にも
適用し得る。第6図で説明される回路はすべて、第2図
に示される通り第1段階のクロックQP、によって事前
充電され、また評価パルスによって第4図について説明
される通り選択された時間中続けられる。部分積セレク
タのすべてはクロックQEによって同時に評価される。
第1部分積セレクタ193は乗数ピッ)10.11およ
び12な用いるブース・レコーダ219によって制御さ
れ゛る。第2部分積セレクタ195は乗数ビット8,9
および10を用いるブース・レコーダ221によって制
御される。第3 s仕種セレクタ197は乗数ビット6
.7および8を用いるブース・レコーダ223によって
制御される。第4部分積セレクタ201ii乗数ビット
4,5および6を用いるブース・レコーダ225によっ
て制御されろ。第5部分積セレクタ209は乗数ビット
2,6お工び4な用いるブース・レコーダ22γによっ
て制御される。第6部分積セレクタは乗数ビット0,1
.および2な使用するブース・レコーダ229によって
制御される。最初の3個のセレクタ193,195.お
よび197からの部分積はキャリー・セーブ加算器(C
8A ) 199により加算される。0E34は、部分
積セレクタ遅延回路179によって供給される評価?ヤ
ルスにより評価される。C8A 199の出力およびセ
レクタ201からの部分積はC8A 207によって加
算される。
び12な用いるブース・レコーダ219によって制御さ
れ゛る。第2部分積セレクタ195は乗数ビット8,9
および10を用いるブース・レコーダ221によって制
御される。第3 s仕種セレクタ197は乗数ビット6
.7および8を用いるブース・レコーダ223によって
制御される。第4部分積セレクタ201ii乗数ビット
4,5および6を用いるブース・レコーダ225によっ
て制御されろ。第5部分積セレクタ209は乗数ビット
2,6お工び4な用いるブース・レコーダ22γによっ
て制御される。第6部分積セレクタは乗数ビット0,1
.および2な使用するブース・レコーダ229によって
制御される。最初の3個のセレクタ193,195.お
よび197からの部分積はキャリー・セーブ加算器(C
8A ) 199により加算される。0E34は、部分
積セレクタ遅延回路179によって供給される評価?ヤ
ルスにより評価される。C8A 199の出力およびセ
レクタ201からの部分積はC8A 207によって加
算される。
0EIA 207の評価パルスはC8A遅延回路181
によって供給される。C3A207の出力およびセレク
タ209からの部分積はC8A 211によってカロ7
5!flル。(!SA :? 11の評価パルスはO8
A遅延回路183によって供給される。C8A ’l
11σ)出力およびセレクタ213からの部分積はC8
A 215によって加算される。C8A 215σ)評
価ノ々ルスは0SA遅延回路185によって供給される
。0EiA215の出力は中間レジスタ219に入る。
によって供給される。C3A207の出力およびセレク
タ209からの部分積はC8A 211によってカロ7
5!flル。(!SA :? 11の評価パルスはO8
A遅延回路183によって供給される。C8A ’l
11σ)出力およびセレクタ213からの部分積はC8
A 215によって加算される。C8A 215σ)評
価ノ々ルスは0SA遅延回路185によって供給される
。0EiA215の出力は中間レジスタ219に入る。
これは1クロツク・サイクルの活動を完成する。後続ク
ロック・サイクルで、中間レジスタ119σつ内容はキ
ャリー・リップル加算器(ORA ) 227によって
加算される。これは積レジスタ229でラッチされる積
を作る。積レジスタは次に、Bマルテゾレクサ165を
介して算術論理ユニット127に加えられる。
ロック・サイクルで、中間レジスタ119σつ内容はキ
ャリー・リップル加算器(ORA ) 227によって
加算される。これは積レジスタ229でラッチされる積
を作る。積レジスタは次に、Bマルテゾレクサ165を
介して算術論理ユニット127に加えられる。
これから言及する第4図において、第4図と共に使用す
べき第6図のタイミング図が示されている。第3図にお
いて、データは頁の下部で導線175を介して入力し、
部分積セレクタおよびキャリー・セーブ加算器を通って
流れ、結局は第6図の上部で積セレクタ229から現わ
れる。中間レジスタ219とキャリー・リップル加算器
227との間の分離は、第1段階365の完了と第2段
Fj!36γの開始を示す。この分離は線と矢印の組合
せ369によって示される。第4図において、垂直線3
21および326は乗算サイクルの開始を表わし、この
場合事前充電クロックは矢印337によって示される通
りキャリー・セーブ加算器およびセレクタを含む乗算器
1610内部の回路を事前充電し、寸法線339によっ
て示される通り導線バス175に入力を供給し、さらに
寸法線341によシ示される通シキャリー・リップル加
算器227を事前充電する。垂直線323で、事前充電
クロックは波形329によって示される通り除去されて
評価クロックが波形331によって示される通り供給さ
れる。すべての部分積セレクタは、寸法線351によっ
て示される通り、垂直線323と338との間の時間で
評価される。キャリー・セーブ加算器(C8A )は、
垂直線338と345との間の時間周期において評価さ
れる最初のキャリー・セーブ加算器199によって順次
評価される。キャリー・セーブ加算器199の評価パル
スはPP8遅延回路179によって供給されろ。第10
SA遅延回路181は、垂直線345と垂直線347と
の間の時間中に第208A 207に第2評価パルスを
供給する。C8A評価パルスは寸法線355によって示
されている。第30SA評価パルスは、垂直線347と
349との間の距離である寸法線357によって示され
る時間中に第3csA211に供給される。第40EI
A 215は第30SA遅延回路185によって供給さ
れるノ々ルスに、mす+?’f[+される。このパル゛
スは第4図の垂直線349と垂直線365との間に生じ
、寸法線359によって表わされる。評価の結果は垂直
線325と垂直線326との間の時間中に中間レジスタ
219に記憶され、それによって乗算が完成され、次の
サイクルで中間レジスタ219の中に含まれるデータは
(3RA 227によりて加算されかつ第1図の算術論
理ユニット227に加わるように積レジスタ229に加
えられる。第4図は第1段階が第6図の線369の下で
行われる動作を表わし、第■段階が線369の後で生じ
ることを示し、各段階はクロック段階の第1段階および
第2段階によって開始される。したがって、上記に開示
されかつ検討された乗算器は、複雑な乗算機能を実行し
得るとともに、クロック・サイクル当たり1の割合で算
術論理ユニットに情報な提供することができる。
べき第6図のタイミング図が示されている。第3図にお
いて、データは頁の下部で導線175を介して入力し、
部分積セレクタおよびキャリー・セーブ加算器を通って
流れ、結局は第6図の上部で積セレクタ229から現わ
れる。中間レジスタ219とキャリー・リップル加算器
227との間の分離は、第1段階365の完了と第2段
Fj!36γの開始を示す。この分離は線と矢印の組合
せ369によって示される。第4図において、垂直線3
21および326は乗算サイクルの開始を表わし、この
場合事前充電クロックは矢印337によって示される通
りキャリー・セーブ加算器およびセレクタを含む乗算器
1610内部の回路を事前充電し、寸法線339によっ
て示される通り導線バス175に入力を供給し、さらに
寸法線341によシ示される通シキャリー・リップル加
算器227を事前充電する。垂直線323で、事前充電
クロックは波形329によって示される通り除去されて
評価クロックが波形331によって示される通り供給さ
れる。すべての部分積セレクタは、寸法線351によっ
て示される通り、垂直線323と338との間の時間で
評価される。キャリー・セーブ加算器(C8A )は、
垂直線338と345との間の時間周期において評価さ
れる最初のキャリー・セーブ加算器199によって順次
評価される。キャリー・セーブ加算器199の評価パル
スはPP8遅延回路179によって供給されろ。第10
SA遅延回路181は、垂直線345と垂直線347と
の間の時間中に第208A 207に第2評価パルスを
供給する。C8A評価パルスは寸法線355によって示
されている。第30SA評価パルスは、垂直線347と
349との間の距離である寸法線357によって示され
る時間中に第3csA211に供給される。第40EI
A 215は第30SA遅延回路185によって供給さ
れるノ々ルスに、mす+?’f[+される。このパル゛
スは第4図の垂直線349と垂直線365との間に生じ
、寸法線359によって表わされる。評価の結果は垂直
線325と垂直線326との間の時間中に中間レジスタ
219に記憶され、それによって乗算が完成され、次の
サイクルで中間レジスタ219の中に含まれるデータは
(3RA 227によりて加算されかつ第1図の算術論
理ユニット227に加わるように積レジスタ229に加
えられる。第4図は第1段階が第6図の線369の下で
行われる動作を表わし、第■段階が線369の後で生じ
ることを示し、各段階はクロック段階の第1段階および
第2段階によって開始される。したがって、上記に開示
されかつ検討された乗算器は、複雑な乗算機能を実行し
得るとともに、クロック・サイクル当たり1の割合で算
術論理ユニットに情報な提供することができる。
第5A図および第5B図は、本発明による16ビツト×
16ビツト乗算器の簡潔化された概略図である。第1部
分積セレクタ行193は19個のセル191な含み、レ
ジスタ370および372にある最上位のビットな受け
るが、最下位のビットは第5B図のセル314に加えら
れる。最上位ビット用の多重セルが必要なのは、最上位
ビットが符号ビットであり3個以上の別々な負荷に加え
られるからである。2個の特別セルがブース−操作を実
行するために要求される。
16ビツト乗算器の簡潔化された概略図である。第1部
分積セレクタ行193は19個のセル191な含み、レ
ジスタ370および372にある最上位のビットな受け
るが、最下位のビットは第5B図のセル314に加えら
れる。最上位ビット用の多重セルが必要なのは、最上位
ビットが符号ビットであり3個以上の別々な負荷に加え
られるからである。2個の特別セルがブース−操作を実
行するために要求される。
デコードされたブース・オペランVは、部分積セレクタ
にブース・オペランドの機能を果たさせるであろう。こ
れらの機能は第1表に列記されている。第5図の好適な
実施例の本出願におAで、各ビットを左に移動すること
によって数を2倍にするようになって込る。第2表は各
行のセル数を示し、第1表はデコード・ブース・アルゴ
リズムの真理値表を示す。
にブース・オペランドの機能を果たさせるであろう。こ
れらの機能は第1表に列記されている。第5図の好適な
実施例の本出願におAで、各ビットを左に移動すること
によって数を2倍にするようになって込る。第2表は各
行のセル数を示し、第1表はデコード・ブース・アルゴ
リズムの真理値表を示す。
第1表
6ビツト数
000 レジスタの前の行の値にOを加える001 レ
ジスタの前の行の値に被乗数を加える010 レジスタ
の前の行の値に被乗数を加える011 前の行の値に被
乗数の2倍を加える100 前の値から被乗数の2倍を
引く101 前の値から被乗数を引く 110 前の値から被乗数を引く 111 前の値から0を引く 第2表 行、セルおよび参照数字 セルの数 1 部分積セレクタ193. 19 2 部分積セレクタ195. 19 3 部分積セレクタ197. 19 4 キャリー・セーブ加算器199. 185 部分積
セレクタ201. 19 6 キャリー・セーブ加算器211. 187 部分積
セレクタ213. 19 8 キャリー・セーブ加算器215. 189 中間レ
ジスタ219. 54 10 キャリー・リッゾル加算器227. 2611
積レジスタ229. 28 時間遅延を最小にするため、信号源歯たり2個以内の負
荷の設計制限が好適な実施例で行われたが、かくて最悪
の場合の条件が1個の負荷であることが保証されている
。この制限は評価パルスの発生中に考慮に入れられる。
ジスタの前の行の値に被乗数を加える010 レジスタ
の前の行の値に被乗数を加える011 前の行の値に被
乗数の2倍を加える100 前の値から被乗数の2倍を
引く101 前の値から被乗数を引く 110 前の値から被乗数を引く 111 前の値から0を引く 第2表 行、セルおよび参照数字 セルの数 1 部分積セレクタ193. 19 2 部分積セレクタ195. 19 3 部分積セレクタ197. 19 4 キャリー・セーブ加算器199. 185 部分積
セレクタ201. 19 6 キャリー・セーブ加算器211. 187 部分積
セレクタ213. 19 8 キャリー・セーブ加算器215. 189 中間レ
ジスタ219. 54 10 キャリー・リッゾル加算器227. 2611
積レジスタ229. 28 時間遅延を最小にするため、信号源歯たり2個以内の負
荷の設計制限が好適な実施例で行われたが、かくて最悪
の場合の条件が1個の負荷であることが保証されている
。この制限は評価パルスの発生中に考慮に入れられる。
余分のセル371および375が具備され1、第1ブー
ス・レコーダ219によって供給されるブース・アルゴ
リズムの実行に使用される。セルの出力は右に2ビツト
だけ移動されて、第2部分積セレクタ195に加えられ
る。移動の結果は、導線束376を介して工R(中間)
レジスタ219に加えられ、そこに累積される。第2部
分積セレクタの出力は第3部分積セレクタ197、行1
99に加えられ、その出力はキャリー・セーブ加算器に
加えられる。キャリー・セーブ加算器の行を作るのに用
いられる各キャリー・セーブ加算器は全加算器であり、
したがって3個の入力を要求する。その理由は第1、第
2および第3部分積セレクタの各出力が第1キヤリー・
セーブ加算器の行199に加えられて加算″1−べきろ
個の入力を供給1−るからである。その後、各全加算器
310の出力は次の全加算器310に加えられ、ここで
その出力は次の部分積セレクタσ〕出力と組み合わされ
て、ブース・アルゴリズムによシ実行された乗算機能の
合計結果が第6図および第4図に関して説明された機能
にしたがって中間レジスタ219に供給されるまでキャ
リー出力をも含む前のキャリー・セーブ加算器310に
よって合計される。
ス・レコーダ219によって供給されるブース・アルゴ
リズムの実行に使用される。セルの出力は右に2ビツト
だけ移動されて、第2部分積セレクタ195に加えられ
る。移動の結果は、導線束376を介して工R(中間)
レジスタ219に加えられ、そこに累積される。第2部
分積セレクタの出力は第3部分積セレクタ197、行1
99に加えられ、その出力はキャリー・セーブ加算器に
加えられる。キャリー・セーブ加算器の行を作るのに用
いられる各キャリー・セーブ加算器は全加算器であり、
したがって3個の入力を要求する。その理由は第1、第
2および第3部分積セレクタの各出力が第1キヤリー・
セーブ加算器の行199に加えられて加算″1−べきろ
個の入力を供給1−るからである。その後、各全加算器
310の出力は次の全加算器310に加えられ、ここで
その出力は次の部分積セレクタσ〕出力と組み合わされ
て、ブース・アルゴリズムによシ実行された乗算機能の
合計結果が第6図および第4図に関して説明された機能
にしたがって中間レジスタ219に供給されるまでキャ
リー出力をも含む前のキャリー・セーブ加算器310に
よって合計される。
第6図は各ブース・レコーダ段380の概略図であり、
本質的にはプログラマブル論理配列381を含み、ここ
でブース・アルゴリズムはプログラマブル論理配列38
1によってデコーレされかつノア・デート385,38
7およびインバータ389を富む論理デバイス383に
加えられる。
本質的にはプログラマブル論理配列381を含み、ここ
でブース・アルゴリズムはプログラマブル論理配列38
1によってデコーレされかつノア・デート385,38
7およびインバータ389を富む論理デバイス383に
加えられる。
論理デバイス383の出力は、第4図の寸法線351に
よって表わされかつゲーテツー・バッファ増幅器392
によって供給される評価パルスQE1の制御を受けて、
データ・バス391を介して部分積セレクタに加えられ
る。
よって表わされかつゲーテツー・バッファ増幅器392
によって供給される評価パルスQE1の制御を受けて、
データ・バス391を介して部分積セレクタに加えられ
る。
第7図は、部分積セレクタの入力がブース・レコーダか
らデータ・バス400を介して供給される各部分積セレ
クタの概略図である。各部分積セレクタからの出力はデ
ータ・バス403を介して供給される。各セレクタ・セ
ル189の入力は、データ・バス175な介して供給さ
れ、191によって反転される。しかし、最下位ビット
位置のような入力は存在せず、そのとき回路187は回
路405によってバイアスを供給される。バイアスは第
7図に示される通り、図示されていない電圧源に接続さ
れている2個のディプリーション形トランジスタによっ
て作られる。部分積の移動は通路402および404に
より達成される。
らデータ・バス400を介して供給される各部分積セレ
クタの概略図である。各部分積セレクタからの出力はデ
ータ・バス403を介して供給される。各セレクタ・セ
ル189の入力は、データ・バス175な介して供給さ
れ、191によって反転される。しかし、最下位ビット
位置のような入力は存在せず、そのとき回路187は回
路405によってバイアスを供給される。バイアスは第
7図に示される通り、図示されていない電圧源に接続さ
れている2個のディプリーション形トランジスタによっ
て作られる。部分積の移動は通路402および404に
より達成される。
PRR遅延回路179が第8図に示されており、部分積
セレクタの最悪の場合の条件な表わす伝搬遅延によって
キャリー・セーブ加算回路199に加えられる評価パル
スを遅延させるのに用いられる。それはノア・ケゞ−ト
409および増幅器411によって接続されかつ組み合
わされる出力な持つ複数個のトランジスタ407を含み
、その結果は第10SA遅延回路181および第10S
A行199に加えられる。図面の説萌を通じて、QEは
評価パルスを、QPは事前充電パルスな表わす。
セレクタの最悪の場合の条件な表わす伝搬遅延によって
キャリー・セーブ加算回路199に加えられる評価パル
スを遅延させるのに用いられる。それはノア・ケゞ−ト
409および増幅器411によって接続されかつ組み合
わされる出力な持つ複数個のトランジスタ407を含み
、その結果は第10SA遅延回路181および第10S
A行199に加えられる。図面の説萌を通じて、QEは
評価パルスを、QPは事前充電パルスな表わす。
第9図はキャリー・セーブ7Ill K回路205およ
びO8A遅延回路183の概略図であるが、これらの回
路は同一である。データ・バス427により供給される
出力を持つトランジスタ論理425の実行によって得ら
れる加算回路による回路の加算のために、インバータ4
21.422および423に3個の入力が供給される。
びO8A遅延回路183の概略図であるが、これらの回
路は同一である。データ・バス427により供給される
出力を持つトランジスタ論理425の実行によって得ら
れる加算回路による回路の加算のために、インバータ4
21.422および423に3個の入力が供給される。
これは全加算回路であυ、データ・バス421な介して
和の出力およびキャリー出力を提供する。
和の出力およびキャリー出力を提供する。
第9図の回路に似ている第10図は、キャリー・リップ
ル加算器であり、中間レジスタ219の出力がキャリー
・リップル加算器223によって加算されるデバイス2
23の各段を表わす。第5図に示された通り、各群5個
のキャリー・リップル加算器を分離しているキャリー回
路431が第11図に示され、これはノア・r−)43
3および2個のMOS )ランジスタ435を含む。第
10B図はキャリー・リップル加算器用のキャリー人力
を供給する回路である。
ル加算器であり、中間レジスタ219の出力がキャリー
・リップル加算器223によって加算されるデバイス2
23の各段を表わす。第5図に示された通り、各群5個
のキャリー・リップル加算器を分離しているキャリー回
路431が第11図に示され、これはノア・r−)43
3および2個のMOS )ランジスタ435を含む。第
10B図はキャリー・リップル加算器用のキャリー人力
を供給する回路である。
第12A図および第12B図は出力バッファ段にある中
間レジスタであり、またマイク四プロセッサが471に
あるトランジスタ内のデータのローディングおよび記憶
を制御する事笑をも立証づ−る。
間レジスタであり、またマイク四プロセッサが471に
あるトランジスタ内のデータのローディングおよび記憶
を制御する事笑をも立証づ−る。
第13図は第5図の記憶制御回路であり、ノア・r−ト
455.456およびトランジスタ457を含む。
455.456およびトランジスタ457を含む。
第14図は、積レジスタに入る2個の最下位中間レジス
タ・ビットの出力(これは累積される必要はない)な遅
延させるのに用いられる回路の概略図を示す。
タ・ビットの出力(これは累積される必要はない)な遅
延させるのに用いられる回路の概略図を示す。
第15図は積レジスタ229のブロック概略図である。
記憶制御回路は第13図に示され、ここでもまたそれは
コンピュータによって提供される走査制御および事前充
電パルスならびに評価パルスと共に使用され、かつオア
・デート444゜445.446、および全体として4
57で表わされるトランジスタ回路によって実行される
ゲーテッド・オア機能を含む。
コンピュータによって提供される走査制御および事前充
電パルスならびに評価パルスと共に使用され、かつオア
・デート444゜445.446、および全体として4
57で表わされるトランジスタ回路によって実行される
ゲーテッド・オア機能を含む。
これから言及する第16図には、メモリ2に接続される
出力な持つプログラマデル論理配列100の概略図が示
されている。プログラマブル論理配列100は2段を含
み、第1デコード段72においてデータ・バス9に現わ
れるデータはデータ入力線によって表わされるX座標と
垂直線75.γ6゜77および79によって表わされる
y座標との間にトランジスタ73な置くことにより情報
なデコ−y−gる。データがデコードされるとき、それ
は第2段81に加えられるが、この段は出力段であり、
第16図の場合にはメモリであるとともにデータ・バス
93に接続される他の回路でもある負荷を駆動するのに
用いられる。出力段のプログラミングはトランジスタ8
3によって表わされ、これは垂直線75.76.77、
および水平線85゜870接続を与える。擬似負荷回路
15は、プログラマブル論理配列100のX軸とy軸と
の間に接続される1個のトランジスタ37によって最悪
の場合の条件に接続される。明らかに、導通するトラン
ジスタの数が多めほど、トランジスタ27に接続される
線の放電が速くなる。したがって1個のトランジスタが
オンで、1つを除くてべてのデータ線のトランジスタが
すべてオフであることが最悪の場合の配列である。かく
て第16図の実施例でに、トランジスタ8はオンにバイ
アスされ、トランジスタ2,4および6はオンにバイア
スされでいる。使用可能信号は、擬似論理15の中に含
まれるデート37および2Tの構造によってクロック信
号とアンr接続される。これはパルなインバータ33の
出力に供給させ、かくてトランジスタ137を使用可能
にするので、クロック信号がトランジスタ17から除去
されるならば、プログラマブル論理配列の第2段81が
評価される。
出力な持つプログラマデル論理配列100の概略図が示
されている。プログラマブル論理配列100は2段を含
み、第1デコード段72においてデータ・バス9に現わ
れるデータはデータ入力線によって表わされるX座標と
垂直線75.γ6゜77および79によって表わされる
y座標との間にトランジスタ73な置くことにより情報
なデコ−y−gる。データがデコードされるとき、それ
は第2段81に加えられるが、この段は出力段であり、
第16図の場合にはメモリであるとともにデータ・バス
93に接続される他の回路でもある負荷を駆動するのに
用いられる。出力段のプログラミングはトランジスタ8
3によって表わされ、これは垂直線75.76.77、
および水平線85゜870接続を与える。擬似負荷回路
15は、プログラマブル論理配列100のX軸とy軸と
の間に接続される1個のトランジスタ37によって最悪
の場合の条件に接続される。明らかに、導通するトラン
ジスタの数が多めほど、トランジスタ27に接続される
線の放電が速くなる。したがって1個のトランジスタが
オンで、1つを除くてべてのデータ線のトランジスタが
すべてオフであることが最悪の場合の配列である。かく
て第16図の実施例でに、トランジスタ8はオンにバイ
アスされ、トランジスタ2,4および6はオンにバイア
スされでいる。使用可能信号は、擬似論理15の中に含
まれるデート37および2Tの構造によってクロック信
号とアンr接続される。これはパルなインバータ33の
出力に供給させ、かくてトランジスタ137を使用可能
にするので、クロック信号がトランジスタ17から除去
されるならば、プログラマブル論理配列の第2段81が
評価される。
出力はデータ・バス83およびメモリ2に加えられ、こ
こでもし第2擬似回路101が評価されるならば、イン
バータ133はメモリ2に記憶パルスを供給し、またプ
ログラマブル論理配列の出力はメモリ2に記憶される。
こでもし第2擬似回路101が評価されるならば、イン
バータ133はメモリ2に記憶パルスを供給し、またプ
ログラマブル論理配列の出力はメモリ2に記憶される。
第1図は本発明による乗算器を含むマイクロプロセッサ
のブロック図、第2図はドミノ制御論理回路のブロック
図、第3図は本発明による第1図の乗算器のブロック図
、第4図は第6図の乗算器のタイミング図、第5A図お
よび第5B図は第6図の乗算器の簡潔化された概略図、
第6図は第5B図の各ブース・デコーダ段の概略図、第
7図は第5A図および第5B図の部分積セレクタ191
の概略図、第8図1”を第5A図のPPR遅延回路の概
略図、第9図は第5図に用いられたキャリー・セーブ加
算器の概略図、第10図は第5図に用因られたキャリー
・リッグル加算器の概略図、第11図は第5図の実施例
に用いられたキャリー回路、第12A図および第12B
図は第5図の出力段にある中間レジスタ、第13図は第
5図の記憶制御回路、第14図は第5図のバッファ制御
回路、第15図は第5図の中間レジスタ21の概略図、
第16図は本発明を実施するプログラマゾル論理配列の
概略図である。 符号の説明: 10−vミノ制御回路;100−マイク
ロプロセッサ;161−乗算器191 。 193.195,197,201,209.213一部
分積セレクタil 99,207,211 。 215.227−O8A;119,219−中間レジス
タ、229−積レジスタ;217.219゜221.2
23,225,227.229−ブース・レコーダ;3
81−プログラマブル論理配列図面の1・)は;:(内
容に変更なし)、U Ft′gJ FIG、5^121#も )1[i、 5At31 pら 116 Ft’1.6 L−−−f Ft’g、7 Ft’g、8 Fit)、9 /′/夕、/24 h’t1./211 Ft’g、/J p Ft’y、 /4 手続補正書(睦) 昭和59年 9月180 特許庁長官殿 1、事件の表示 昭和59年特許願第164719号 2、発明の名称 マルチレベル論理回路 3、補正をする者 事件との関係 14シr1出願人 住 所 4、代理人 5、補正命令の日付 昭和 41− 月 I」 8、補正の内容 別紙のとおり #!Aa書の浄書(内容に変更なし〕 三 、手続補正書(方式) 昭和オ/年/夛月−Z日 特許庁長官殿 1、事件の表示 昭和(2年特許願第11り277 号 3、補正をする者 事(1との関+X 特J′「出願人 4、代理人 5、補正命令の日刊 昭和37年〃4月〕7日 6 補正により増加する発明の数
のブロック図、第2図はドミノ制御論理回路のブロック
図、第3図は本発明による第1図の乗算器のブロック図
、第4図は第6図の乗算器のタイミング図、第5A図お
よび第5B図は第6図の乗算器の簡潔化された概略図、
第6図は第5B図の各ブース・デコーダ段の概略図、第
7図は第5A図および第5B図の部分積セレクタ191
の概略図、第8図1”を第5A図のPPR遅延回路の概
略図、第9図は第5図に用いられたキャリー・セーブ加
算器の概略図、第10図は第5図に用因られたキャリー
・リッグル加算器の概略図、第11図は第5図の実施例
に用いられたキャリー回路、第12A図および第12B
図は第5図の出力段にある中間レジスタ、第13図は第
5図の記憶制御回路、第14図は第5図のバッファ制御
回路、第15図は第5図の中間レジスタ21の概略図、
第16図は本発明を実施するプログラマゾル論理配列の
概略図である。 符号の説明: 10−vミノ制御回路;100−マイク
ロプロセッサ;161−乗算器191 。 193.195,197,201,209.213一部
分積セレクタil 99,207,211 。 215.227−O8A;119,219−中間レジス
タ、229−積レジスタ;217.219゜221.2
23,225,227.229−ブース・レコーダ;3
81−プログラマブル論理配列図面の1・)は;:(内
容に変更なし)、U Ft′gJ FIG、5^121#も )1[i、 5At31 pら 116 Ft’1.6 L−−−f Ft’g、7 Ft’g、8 Fit)、9 /′/夕、/24 h’t1./211 Ft’g、/J p Ft’y、 /4 手続補正書(睦) 昭和59年 9月180 特許庁長官殿 1、事件の表示 昭和59年特許願第164719号 2、発明の名称 マルチレベル論理回路 3、補正をする者 事件との関係 14シr1出願人 住 所 4、代理人 5、補正命令の日付 昭和 41− 月 I」 8、補正の内容 別紙のとおり #!Aa書の浄書(内容に変更なし〕 三 、手続補正書(方式) 昭和オ/年/夛月−Z日 特許庁長官殿 1、事件の表示 昭和(2年特許願第11り277 号 3、補正をする者 事(1との関+X 特J′「出願人 4、代理人 5、補正命令の日刊 昭和37年〃4月〕7日 6 補正により増加する発明の数
Claims (1)
- 【特許請求の範囲】 [11Nfk正の整数として、カスケーV配列に接続さ
れた、論理演算を実行する第1複数個のN個の論理回路
装置と、 MIf:正の整数として、カスケーP配列に接続された
、複数個のM個の評価パルスを供給する第2複数個のN
個の擬似論理回路装置と、 複数個の論理回路装置および擬似論理回路装置の各素子
に事前充電信号を供給するクロック回路装置と、 複数個の論理回路装置の各素子な複数個の評価パルスの
対応する素子によって評価する回路装置と、 を含むことを特徴とするマルチレベル論理回路。 (2) プログラマデル論理配列を含むことを特徴とす
る特許請求の範囲第1項記載によるマルチレベル論理回
路。 (3)特許請求の範囲第2項記載によるマルチレベル論
理回路においてプログラマブル論理配列は、Xおよびy
なそれぞれデータ入力線ならびにデコーV線の数を表わ
すいずれも正の整数とした、xxyマトリックス論理装
置と、 xxyマトリックス論理装置に使用可能パルスを供給す
るため最悪の条件に接続された1個の論理配列装置を含
む擬似論理i置と、 を含むことを特徴とする前記マルチレベル論理回路。 (4)特許請求の範囲第6項記載によるマルチレベル論
理回路においてプログラマブル論理配列はさらに、 データ入力線の信号によってデコードされたプログラム
とXX7マトリツクスに記憶されたプログラムとを表わ
す出力信号を供給する出力段装置であって、使用可能信
号により使用可能にされる前記出力段装置を含むことを
特徴とする前記マルチレベル論理回路。 (5)特許請求の範囲第1項記載によるマルチレペル論
理回路において回路装置は、。 事前充電信号が存在せずかつ評価信号が存在するとき対
応する論理回路装置が評価されるように事前充電信号を
評価信号と組み合わせるアンド・デート装置を含むこと
を特徴とする前記マルチレベル論理回路。 (6)複数個の論理回路装置が論理演算を実行する場合
に、第1複数個の論理回路装置をカスケード配列に接続
する段階と、 擬似論理回路装置が第2複数個の擬似論理回路から複数
個の評価パルスを供給する場合に、第2複数個の擬似論
理回路装置をカスケード配列に接続する段階と、 複数個の論理回路装置および擬似論理回路装置の各素子
に事前充電信号を供給する段階と、複数個の論理回路装
置の各素子を複数個の評価パルスの対応する素子によっ
て評価する段階と、を會むことを特徴とするマルチレベ
ル論理回路を作る方法。 (7)xおよびyをそれぞれデータ入力線ならびにデコ
ード線の数を表わすいずれも正の整数とした、xxyマ
トリックス論理装置と、 xxyマトリックス論理装置に評価パルスを供給するた
めに最悪の場合の配列に接続された1個の論理配列装置
を含む擬似論理装置と、を含むことを特徴とするプログ
ラマデル論理配列。 (8) 特許請求の範囲第7項記載によるプログラマゾ
ル論理配列であって、データ入力リンクの信号によって
デコードされたプログラムとxxyマトリックス装置に
記憶されたプログラムとを表わす出力信号を供給する出
力段装置をさらに含むことを特徴とする前記プログラマ
ブル論理配列。 (9)Nを乗数のビット数の半分に等しい正の整数とし
て、乗数なN個のブース・オペレーション・セットに記
録するブース・レコーダ装置と、Mを正の整数として、
長さMの被乗数被乗数のセットのカスケード配列に接続
される複数N個の部分積セレクタ装置であって、その各
素子がM個のオペレーションの素子に接続されて記録さ
れたブース・オペレーションの組を被乗数の組で実行す
る前記複数N個の部分積セレクタ装置と、複数N個の部
分積セレクタ装置の内容を加算する加算装置であって、
複数N個の部分積セレクタ装置の素子間に置かれる前記
加算装置と、対応する加算装置の出力に接続される入力
回路を持つ複数個の部分積セレクタ装置の対応する素子
を評価する次の評価パルスを発生させる加算回路装置を
持つVミノ装置と、 を含むことを特徴とするディジタル乗算回路。 叫 特許請求の範囲第9項記載にょるディジタル乗算回
路においてドミノ回路装置は、 事前充電信号な供給するクロック装置と、事前充電信号
を評価信号に変換するカスケード配列に接続された部分
積段階装置と、 を宮むことな特徴とする前記ディジタル乗算回路。 0υ 特許請求の範囲第2項記載にょるディジタル乗算
回路においてPミツ回路装置はさらに、複数個の擬似負
荷装置と、 対応する部分積セレクタ装置に接続されているブース・
オペレーション・セットの完了時に複数N個の部分積セ
レクタ装置の各素子に評価パルスを供給するあらかじめ
選択された擬似負荷装置に接続される複数個の加算回路
と、 を含むことを特徴とする前記ディジタル乗算回路。 (12+ 特許請求の範囲第9項記載によるディジタル
乗算回路において加算装置は、 第1人力、第2人力、および第6人力を組み合わせる複
数個の全加算回路装置な含むことを特徴とする前記ディ
ジタル乗算回路。 α3) 特許請求の範囲第11項記載によるディジタル
乗算回路において複数個の各加算回路装置は、第1人力
、第2人力、および第6人力な持つ全加算回路装置を含
むことを特徴とする前記ディジタル乗算回路。 圓 特許請求の範囲第9項記載によるディジタル乗算回
路において加算装置は、 あらかじめ選択された第1部分積セレクタ装置からの第
1被乗数セットの出力と、あらかじめ選択された第2部
分積セレクタ装置からの第2被乗数セットの出力と、あ
らかじめ選択された第6部分枝セレクタ装置からの第3
被乗数セットの出力とな加算する第1複数個の全加算回
路装置を含むことを特徴とする前記ディジタル乗算回路
。 0最 特許請求の範囲第一14項記載によるディジタル
乗算回路において加算装置はさらに、第1組の全加算回
路装置の出力なあらかじめ選択された第4部分積セレク
タ装置の第4被乗数セットの出力と組み合わせる第2組
の全加算回路装置を含むことを特徴とする前記ディジタ
ル乗算回路。 tte 特許請求の範囲第10項記載によるディジタル
乗算回路において加算装置はさらに、第2組の全加算回
路装置の出力をあらかじめ選択された第5部分積セレク
タ装置の第5被乗数セットと組み合わせるように接続さ
れた第6組の全加算回路装置を含むことを特徴とする前
記ディジタル乗算回路。 α′7) 特許請求の範囲第16項記載によるディジタ
ル乗算回路において加算装置はさらに、前記第6組の全
加算回路装置なの出力あらかじめ選択された第6部分積
セレクタ装置の第6被乗数セットと組み合わせる第4組
の全加算回路装置な−含むことな特徴とする前記ディジ
タル乗算回路。 QgIW許請求の範囲第9項記載によるディジタル乗算
回路であってさらに、 複数個の部分積セレクタ装置および加算装置の出力を記
憶する中間の1組のレジスタを含むことを特徴とする前
記ディジタル乗算回路。 (I9) 特許請求の範囲第18項記載によるディジタ
ル乗算回路であってさらに、 被乗数と乗数との積を得るために中間レジスタ装置の出
力を選択的に組み合わせる第2加算回路装置を含むこと
を特徴とする前記ディジタル乗算回路。 (20) 特許請求の範囲第19項記載によるディジタ
ル乗算回路であってさらに、 乗数と被乗数との積を記憶する複数個の記憶レジスタ装
置な含むことを特徴とする前記ディジタル乗算回路。 (211Nk乗数のビット数の半分に等しい正の整数と
して、乗数をN個のブース・オペレーション・セットに
デコードする段階と、 カスケード配列に接続された複数N個の部分積セレクタ
装置によってデコー−されたブース・オペレーション・
セットを被乗数で実行する段階であって、複数N個の部
分積セレクタ装置の各素子はN個のオペレーション・セ
ットの素子を受けるように接続される前記実行段階と、 複数N個の部分積セレクタ装置の内容を複数N個の部分
積レジスタの素子間に置かれる加算装置の内容と加算す
る段階と、 対応する加算装置の出力に接続される入力回路を持つ複
数個の部分積セレクタ装置の素子を評価する次の評価パ
ルスを発生させる段階と、を含むことを特徴とするディ
ジタル乗算を実行する方法。 (2、特許請求の範囲第21項記載による方法において
次の評価パルスな発生させる段階は、事前充電信号を供
給する段階と、 事前充電信号な評価信号に変換する段階と、を含むこと
を特徴とする前記方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US52088083A | 1983-08-05 | 1983-08-05 | |
US520880 | 1983-10-03 | ||
US538634 | 1983-10-03 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4142943A Division JPH0738155B2 (ja) | 1983-08-05 | 1992-06-03 | ディジタル乗算実行方法および装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60105042A true JPS60105042A (ja) | 1985-06-10 |
JPH0475542B2 JPH0475542B2 (ja) | 1992-12-01 |
Family
ID=24074430
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59164719A Granted JPS60105042A (ja) | 1983-08-05 | 1984-08-06 | マルチレベル論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60105042A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0520030A (ja) * | 1990-05-31 | 1993-01-29 | Samsung Electron Co Ltd | 跳躍配列と修正形ワラストリーとを使用する並列乗算器 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58153571A (ja) * | 1982-03-09 | 1983-09-12 | 三菱化工機株式会社 | 沈積スラツジ拡散装置 |
JPS6045842A (ja) * | 1983-08-23 | 1985-03-12 | Matsushita Electric Ind Co Ltd | 乗算回路 |
-
1984
- 1984-08-06 JP JP59164719A patent/JPS60105042A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58153571A (ja) * | 1982-03-09 | 1983-09-12 | 三菱化工機株式会社 | 沈積スラツジ拡散装置 |
JPS6045842A (ja) * | 1983-08-23 | 1985-03-12 | Matsushita Electric Ind Co Ltd | 乗算回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0520030A (ja) * | 1990-05-31 | 1993-01-29 | Samsung Electron Co Ltd | 跳躍配列と修正形ワラストリーとを使用する並列乗算器 |
Also Published As
Publication number | Publication date |
---|---|
JPH0475542B2 (ja) | 1992-12-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |