JPS60105042A - マルチレベル論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はマルチレベル論理回路に関し、特に１個のクロ
ック・パルスで作動するマルチ論理レベル回路に関する
ものである。

金属酸化膜シリコン法によって作られるダイナミック・
マルチレベル論理回路は、所望の論理機能の正しい実行
を保証する多相クロックを要求する。優先マルチレベル
論理機能の実行は、論理なタイム・スロットに分割して
、最悪の場合すなわち実行すべき論理レベルの最大数を
カバーする所要数のクロック相を指定することを要求す
る。クロック相は、基本信号源からのクロック信号を分
割することによって作られる。これはクロック信号の多
相を生じ、標準としてすべての相は１，２゜４などで割
られる基本信号源の周波数に関連され、これはクロック
のすべての相が基本信号源の周波数の倍数であることを
意味する。この方式では、作動の周波数は常時１つだけ
である１つの相が臨界になるまで増加される。

ＭＯ８回路は経済的に製造されると思われるが、事前充
電用の別なりロック相および論理レベルの評価を必要と
するので、これらの回路は他の形の論理回路と比較した
場合に回路固有の低速により、多くの現行ダイナミック
論理応用には常時利用されない。

また本発明はディジタル乗算回路にも関し、特にディジ
タル乗算回路がドミノ制御回路により制御されるマイク
ロプロセットと共に用いるディジタル乗算回路に関する
。

電界効果トランジスタ回路および特に大規模集積回路の
使用における主な制限は、乗算器に見られるようなダイ
ナミック論理回路な電界トランジスタによる論理回路の
実行で・要求される多重クロックの必要性に起因する高
速応用まで拡大することに伴う制限である。従来は、電
界効果トランジスタの論理回路の実現に要求された多重
クロック相が存在した。事前充電の相は論理回路を構成
するのに用いられるトランジスタを相互接続するデータ
線のすべてを事前充電するのに必要であり、第２クロツ
ク相は論理の実行の結果を評価するのに必要である。論
理回路が一緒に接続されて各段階が先行する論理段の結
果に左右される場合は、多相タロツク機能が要求される
。第１クロツク相は論理回路のすべてのデータ線な全部
事前充電し、第２クロツク相は第１論理レベルを評価し
、その後結果は第６クロツク相によって評価される第２
論理レベルに加えられ、以下論理レベルの全数にわたっ
て同様である。かくて、電界効果トランジスタが実行す
べきＮ個の論理レベルの機能では、Ｎ＋１個のクロック
相、すなわちデータ・ラインのすべてを事前充電する相
および評価すべき各論理レベル用の相が要求される。か
くて論理レベルのタイム・スロット配列は多くの論理回
路に評価の順番を無為に待たせ、全体的な結果としてこ
れらの回路は著しく低速となる。かくて、電界効果トラ
ンジスタの論理回路が手持ち形計算機その他同様な応用
に用いられる場合にはこれまで問題がなかった。しかし
、回路対する要求が複雑化するにつれて、複合論理機能
を実行する速度の要求が重大となる。回路が評価すべき
適当なタイム・スロットを待つだけの余裕は、高速のナ
ノ秒範囲を必要とする応用では許されない。

乗算機能を実行することを要求されるマイクロプロセッ
サ装置における時間の最小化は、ディジタル乗算の変形
ブース・アルゴリズムを実行するバーダウエフ乗算器の
実現により、マイクロプロセッサの数多し処理サイクル
から比較的小数のマイクロプロセッサ・サイクルまで減
少される。しかし、この時間減少でさえ、近代技術応用
に必要な速度を電界効果トランジスタ形のマイクロプロ
セッサに与えるのには不足である。

マルチレベル論理回路は、カスケード配列に接続されて
いる第１複数個の論理回路を含む。第２複数個の擬似論
理回路もカスケード配列に接続されており、第１複数個
の論理回路を評価する論理パルスを発生させるのに使用
される。クロック源は第１複数個の論理回路および第２
複数個の擬似論理回路に事前充電信号を供給し、評価回
路は第１複数個の論理回路の論理状態を評価する評価信
号を得るために擬似論理信号からの出力信号とクロック
信号とを組み合わせるのに使用される。

各レベルで評価すべきデータの利用度と一致する評価パ
ルスが供給されるマルチレベル論理回路が開示されてい
る。

評価回路は高速プログラマゾル論理配列を得るために、
マルチレベル論理回路と組み合わされる。

マイクロプロセッサ用のディジタル乗算回路は、２つの
数のディジタル乗算を実行する変形ブース・アルゴリズ
ムを利用するとともに、ｎを乗数のビット数の半分に等
しい正の整数として、選択された数ｎのブース・オペレ
ーション・セットに乗数ｔａ０：記録するブース・レコ
ーダを含む。各オペレーション・セットは乗算セットに
よりカスケード配列に接続されている第２複数個のｎ個
の部分積セレクタに加えられ、この場合各部分績セレク
タ乗算セットは記録されたブースオペレーション・セッ
トの１つを実行する。部分積セレクタの出力は加算装置
によって加算され、また−ミノ回路装置は部分積セレク
タに接続されているブース・オぺレーション・セットの
完了時に部分積セレクタの各素子に評価パルスを供給す
る。

乗算器のようなマルチレベル論理回路では、マルチレベ
ル論理回路の各レベルがドミノ制御回路の使用により評
価の準備を整えるときを検出することによって動作速度
の面で性能が向上される。

−ミノ制御回路は１個のクロック・パルスとその補数の
伝搬について最悪の場合の時間遅延な実現して、ブース
乗算器の対応する段が評価すべき位置にあるときを正確
に作る。

加算装置は、複数個の部分積セレクタの選択された素子
間に接続される複数個の加算回路を含む。

加算セット内のデータの最も早い可能な評価を保証する
ために、ドミノ制御回路は、時間遅延が加算回路にその
論理演算を実行させかつ評価を受ける準備を整えたデー
タを持つかぎり、最悪と思われる場合な表わす加算回路
をも言む。その時間が終ると、Ｐミノ制御回路は乗算器
内の次の論理レベルに評価可能パルスを供給する。

これらの実施例および本発明の利点ならびに目的は、図
面と共に本明細書を読むことによシ明らかにされる。

第１図において、本発明による乗算器１６１を含むマイ
クロプロセッサが示されている。工１０端子（図示され
ていない）からの命令はパッド１０３を介して命令デー
タ・レジスタ１０５に供給され、次に高速デコーダ１０
１、主デコーダ１０９、およびアドレス算術ユニット１
１１に加えられる。

主デコーダ１０９は命令を、マイクロプロセッサを通じ
て使用される制御信号にデコードする。これらの制御信
号は、データ束１１７を介して乗算器１６１を會む適当
な回路にデコードされた信号を伝達する制御パイプライ
ン・レジスタ１１５に６己憶される。

マイクロプロセッサ１００は基本的に２つの部分、すな
わち１３１０区域で表わされる命令部分と、１３３０区
域で表わされるデータ部分とな備えている。アドレス算
術ユニット１１１は命令データ・レジスタ１０５から変
位マルチプレクサ１３５な介してデータを受けるととも
に、命令リンク・レジスタ１５３または汎用レジスタ１
１９から高速デコーダ１０７の結果に基づきインデック
ス・マルチプレクサ１３７を介してデータを受ける。

適当な算術演算がキャリー・ブレーク論理１５５によっ
て指示される通シ実行されてから、アドレス算術ユニッ
ト１１１の出力１２３は共通アＶレス°バス・レジスタ
１２５でラッチされる。このレジスタの出力はその後、
データ・メモリまたは入出力アドレス・スペースのいず
れかなアドレス指定するためにパラｒ１３９を介して集
積回路の工１０に加えられたり、定数として用いる内部
バスに加えられる。アドレス算術ユニットの出力は命令
アドレス・マルチプレクサ１４５にも加えられる。この
マルチプレクサの出力は命令アドレス・レジスタ１４７
でラッチされる。マルチプレクサのもう１つの入力、す
なわち命令アドレス・レジスタの増分型は１４９によっ
て提供される。マルチプレクサ１４５の制御は順序付は
回路１４３によって提供される。順序付は回路１４３は
パッド１４１な介して受けられる分岐および割込みを制
御する。命令アドレス・レジスタ１４７の出力は、メモ
リ内の命令をアドレス指定するためにパラＶ１５１を介
して工１０に加えられる。命令アドレス・レジスタ１４
７の出力も１サイクルの遅延後、命令リング・レジスタ
１５３でラッチされる。

算術論理ユニット１２７は汎用レジスタ１１９からＡマ
ルチプレクサ１６３を介してデータを受けるとともに、
汎用レジスタ１１９、機械制御レジスタ１１３、プログ
ラム状態レジスタ、または割込状態レジスタからＣマル
チプレクサを介しであるいは乗算器１６１からＢマルチ
プレクサを介してデータを受ける。算術論理ユニットへ
のキャリーは、主デコーダの制御下でキャリー論理１２
１から行われる。算術論理ユニットの出力は溢れの場合
に、飽和論理１２９によって調節される。出力は次に、
Ｘマルチプレクサ１５７およびＹマルチプレクサ１５９
を介して汎用レジスタ１１９に帰還される。

多重を要求する命令が主デコーダ１０１によつてデコー
ドされると、汎用レジスタの５およびＯマルチプレクサ
の結果は乗算器によって掛は合わされ、その結果はその
ブロックの内部のレジスタでラッチされる。

これから言及する第２図は、そこに含まれるドミノ制御
論理回路の使用により乗算器１６１０基本作動原理を提
供する。反転クロックの信号クロックがｒミツ回路マル
チレベル論理システム１０に加えられるインバータ３と
共に、ドミノ制御マルチレベル論理のブロック図が示さ
れている。クロック源１は、導線５な介して擬似負荷制
御マルチレベル論理装置にクロック信号な供給する。デ
ータ源７は、データ・バス９を介してドミノ制御マルチ
レベル論理装置１０に並列データ信号、すなわちＤＡＴ
Ａ　１〜ＤＡＴＡ　Ｎ　ｔ、（供給する。ドミノ制御マ
ルチレベル論理装置１０はＭＸＮ個の論理素子１３を含
む。論理素子は、Ｎビットの幅を持つＭレベルのマルチ
レベル論理装置に対応するＮＸＭマトリックスを構成す
るデータ語によってカスケード配列に共に接続されてい
るＮ個の論理素子の幅を有する語に分けられる。さら７
ｔ−１これもカスケード配列に接続されるＭ個のドミノ
回路１５がある。各論理素子１３および各ドミノ回路１
５はトランジスタ１７０ケゞ−トを働かせるクロック信
号によって事前に充電され、■ＣＣすなわち図示され′
Ｃいない電圧源から供給される電圧な対応する論理素子
１３およびドミノ回路１５に加えさせる。

１．１論理素子１９．１ｊ（Ｎ−１）論理素子２１、お
よび１．Ｎ論理素子２５は、矢印３１によって示される
通り対応する論理素子を基準電圧すなわちＶ（ｉｄに接
続するクロッ信号作動トランジスタ２７によって評価さ
れる。１．１ｔＦミノ回路２９もクロック信号によって
評価されるのハ、１゜１ドミノ回路２９が最悪の場合の
状態を表わすように接続されているからであり、すなわ
ち第１行に接続される論理素子１３のどれについても評
価パルスは反転増幅器３３によって、正しい評価を保証
するため一度にドミノ制御マルチレベル論理装置の第２
行に置かれる理論素子１３に供給されるからである。も
ちろん、第２行の論理素子は第１行の論理素子と共にカ
スケード配列に接続され、かくてインバータ３から供給
されたクロック信号とインバータ３３の出力とをＡＮＤ
接続するＡＮＤ　デートな形成するようにトランジスタ
１７と共に接続されるトランジスタ３７のデートに評価
パルスが供給されると同時に評価することができる。デ
ータ源９からのデータは存在する第１行の論理素子の対
応する入力端子に接続され、またＱ端子は入力端子で第
２行の対応する論理素子に接続され、したがってカスケ
ード接続な作ることに注目しなければならない。この構
成は全Ｍ行を通じて完全に保たれる。各行のドミノ回路
１５はカスケード配列に同様に接続され、おのおのは信
号の伝搬遅延があって評価パルスがインバータ３３の出
力に供給されるとき対応する論理がすべての論理動作な
完了することな保証するかぎゃ最悪と思われる条件な衣
わす。ドミノ制御マルチレベル論理装置１０の評価は（
Ｍ−１）ドミノ回路装置のみを要求するが、論理素子１
３の出力に供給されるデータがＭ行のメンバーでありか
つ記憶場所に記憶すべき場合、Ｍｒドミノ路３９の最終
出力インバータ３３に記憶休止が供給されることがある
。かくて論理素子の各行に関する評価パルスの発生は評
価パルスを作る各ドミノの降下と共に降下する１行の最
終ＮＯミノに比較される。これは電界効果トランジスタ
論理回路を評価する非同期操作を与える。

これから言及する第６図は、第２図に関して説明された
ドミノ原理を含む第１図の乗算器１６１のブロック図で
ある。被乗数は、第１図のＣマルチブレフサ１６フから
データ・バス１１５を介して、６個の部分積セレクタ、
行１９３，１９５゜１９７．２０１，２０９おび２１３
に加えられる。

乗数は汎用レジスタ５，１５９から導線束１７７を介し
てブース・レコーダ２１７に加えられる。

第６図の実施例において、乗数は１７３ビツトであり被
乗数は１６ビツトである。しかしここで提供されるＮは
、どんな大きさの乗数およびどんな大きさの被乗数にも
適用し得る。第６図で説明される回路はすべて、第２図
に示される通り第１段階のクロックＱＰ、によって事前
充電され、また評価パルスによって第４図について説明
される通り選択された時間中続けられる。部分積セレク
タのすべてはクロックＱＥによって同時に評価される。

第１部分積セレクタ１９３は乗数ピッ）１０．１１およ
び１２な用いるブース・レコーダ２１９によって制御さ
れ゛る。第２部分積セレクタ１９５は乗数ビット８，９
および１０を用いるブース・レコーダ２２１によって制
御される。第３　ｓ仕種セレクタ１９７は乗数ビット６
．７および８を用いるブース・レコーダ２２３によって
制御される。第４部分積セレクタ２０１ｉｉ乗数ビット
４，５および６を用いるブース・レコーダ２２５によっ
て制御されろ。第５部分積セレクタ２０９は乗数ビット
２，６お工び４な用いるブース・レコーダ２２γによっ
て制御される。第６部分積セレクタは乗数ビット０，１
．および２な使用するブース・レコーダ２２９によって
制御される。最初の３個のセレクタ１９３，１９５．お
よび１９７からの部分積はキャリー・セーブ加算器（Ｃ
８Ａ　）　１９９により加算される。０Ｅ３４は、部分
積セレクタ遅延回路１７９によって供給される評価？ヤ
ルスにより評価される。Ｃ８Ａ　１９９の出力およびセ
レクタ２０１からの部分積はＣ８Ａ　２０７によって加
算される。

０ＥＩＡ　２０７の評価パルスはＣ８Ａ遅延回路１８１
によって供給される。Ｃ３Ａ２０７の出力およびセレク
タ２０９からの部分積はＣ８Ａ　２１１によってカロ７
５！ｆｌル。（！ＳＡ　：？　１１の評価パルスはＯ８
Ａ遅延回路１８３によって供給される。Ｃ８Ａ　’ｌ　
１１σ）出力およびセレクタ２１３からの部分積はＣ８
Ａ　２１５によって加算される。Ｃ８Ａ　２１５σ）評
価ノ々ルスは０ＳＡ遅延回路１８５によって供給される
。０ＥｉＡ２１５の出力は中間レジスタ２１９に入る。

これは１クロツク・サイクルの活動を完成する。後続ク
ロック・サイクルで、中間レジスタ１１９σつ内容はキ
ャリー・リップル加算器（ＯＲＡ　）　２２７によって
加算される。これは積レジスタ２２９でラッチされる積
を作る。積レジスタは次に、Ｂマルテゾレクサ１６５を
介して算術論理ユニット１２７に加えられる。

これから言及する第４図において、第４図と共に使用す
べき第６図のタイミング図が示されている。第３図にお
いて、データは頁の下部で導線１７５を介して入力し、
部分積セレクタおよびキャリー・セーブ加算器を通って
流れ、結局は第６図の上部で積セレクタ２２９から現わ
れる。中間レジスタ２１９とキャリー・リップル加算器
２２７との間の分離は、第１段階３６５の完了と第２段
Ｆｊ！３６γの開始を示す。この分離は線と矢印の組合
せ３６９によって示される。第４図において、垂直線３
２１および３２６は乗算サイクルの開始を表わし、この
場合事前充電クロックは矢印３３７によって示される通
りキャリー・セーブ加算器およびセレクタを含む乗算器
１６１０内部の回路を事前充電し、寸法線３３９によっ
て示される通り導線バス１７５に入力を供給し、さらに
寸法線３４１によシ示される通シキャリー・リップル加
算器２２７を事前充電する。垂直線３２３で、事前充電
クロックは波形３２９によって示される通り除去されて
評価クロックが波形３３１によって示される通り供給さ
れる。すべての部分積セレクタは、寸法線３５１によっ
て示される通り、垂直線３２３と３３８との間の時間で
評価される。キャリー・セーブ加算器（Ｃ８Ａ　）は、
垂直線３３８と３４５との間の時間周期において評価さ
れる最初のキャリー・セーブ加算器１９９によって順次
評価される。キャリー・セーブ加算器１９９の評価パル
スはＰＰ８遅延回路１７９によって供給されろ。第１０
ＳＡ遅延回路１８１は、垂直線３４５と垂直線３４７と
の間の時間中に第２０８Ａ　２０７に第２評価パルスを
供給する。Ｃ８Ａ評価パルスは寸法線３５５によって示
されている。第３０ＳＡ評価パルスは、垂直線３４７と
３４９との間の距離である寸法線３５７によって示され
る時間中に第３ｃｓＡ２１１に供給される。第４０ＥＩ
Ａ　２１５は第３０ＳＡ遅延回路１８５によって供給さ
れるノ々ルスに、ｍす＋？’ｆ［＋される。このパル゛
スは第４図の垂直線３４９と垂直線３６５との間に生じ
、寸法線３５９によって表わされる。評価の結果は垂直
線３２５と垂直線３２６との間の時間中に中間レジスタ
２１９に記憶され、それによって乗算が完成され、次の
サイクルで中間レジスタ２１９の中に含まれるデータは
（３ＲＡ　２２７によりて加算されかつ第１図の算術論
理ユニット２２７に加わるように積レジスタ２２９に加
えられる。第４図は第１段階が第６図の線３６９の下で
行われる動作を表わし、第■段階が線３６９の後で生じ
ることを示し、各段階はクロック段階の第１段階および
第２段階によって開始される。したがって、上記に開示
されかつ検討された乗算器は、複雑な乗算機能を実行し
得るとともに、クロック・サイクル当たり１の割合で算
術論理ユニットに情報な提供することができる。

第５Ａ図および第５Ｂ図は、本発明による１６ビツト×
１６ビツト乗算器の簡潔化された概略図である。第１部
分積セレクタ行１９３は１９個のセル１９１な含み、レ
ジスタ３７０および３７２にある最上位のビットな受け
るが、最下位のビットは第５Ｂ図のセル３１４に加えら
れる。最上位ビット用の多重セルが必要なのは、最上位
ビットが符号ビットであり３個以上の別々な負荷に加え
られるからである。２個の特別セルがブース−操作を実
行するために要求される。

デコードされたブース・オペランＶは、部分積セレクタ
にブース・オペランドの機能を果たさせるであろう。こ
れらの機能は第１表に列記されている。第５図の好適な
実施例の本出願におＡで、各ビットを左に移動すること
によって数を２倍にするようになって込る。第２表は各
行のセル数を示し、第１表はデコード・ブース・アルゴ
リズムの真理値表を示す。

第１表 ６ビツト数 ０００　レジスタの前の行の値にＯを加える００１　レ
ジスタの前の行の値に被乗数を加える０１０　レジスタ
の前の行の値に被乗数を加える０１１　前の行の値に被
乗数の２倍を加える１００　前の値から被乗数の２倍を
引く１０１　前の値から被乗数を引く １１０　前の値から被乗数を引く １１１　前の値から０を引く 第２表 行、セルおよび参照数字　セルの数 １　部分積セレクタ１９３．　１９ ２　部分積セレクタ１９５．　１９ ３　部分積セレクタ１９７．　１９ ４　キャリー・セーブ加算器１９９．　１８５　部分積
セレクタ２０１．　１９ ６　キャリー・セーブ加算器２１１．　１８７　部分積
セレクタ２１３．　１９ ８　キャリー・セーブ加算器２１５．　１８９　中間レ
ジスタ２１９．　５４ １０　キャリー・リッゾル加算器２２７．　２６１１　
積レジスタ２２９．　２８ 時間遅延を最小にするため、信号源歯たり２個以内の負
荷の設計制限が好適な実施例で行われたが、かくて最悪
の場合の条件が１個の負荷であることが保証されている
。この制限は評価パルスの発生中に考慮に入れられる。

余分のセル３７１および３７５が具備され１、第１ブー
ス・レコーダ２１９によって供給されるブース・アルゴ
リズムの実行に使用される。セルの出力は右に２ビツト
だけ移動されて、第２部分積セレクタ１９５に加えられ
る。移動の結果は、導線束３７６を介して工Ｒ（中間）
レジスタ２１９に加えられ、そこに累積される。第２部
分積セレクタの出力は第３部分積セレクタ１９７、行１
９９に加えられ、その出力はキャリー・セーブ加算器に
加えられる。キャリー・セーブ加算器の行を作るのに用
いられる各キャリー・セーブ加算器は全加算器であり、
したがって３個の入力を要求する。その理由は第１、第
２および第３部分積セレクタの各出力が第１キヤリー・
セーブ加算器の行１９９に加えられて加算″１−べきろ
個の入力を供給１−るからである。その後、各全加算器
３１０の出力は次の全加算器３１０に加えられ、ここで
その出力は次の部分積セレクタσ〕出力と組み合わされ
て、ブース・アルゴリズムによシ実行された乗算機能の
合計結果が第６図および第４図に関して説明された機能
にしたがって中間レジスタ２１９に供給されるまでキャ
リー出力をも含む前のキャリー・セーブ加算器３１０に
よって合計される。

第６図は各ブース・レコーダ段３８０の概略図であり、
本質的にはプログラマブル論理配列３８１を含み、ここ
でブース・アルゴリズムはプログラマブル論理配列３８
１によってデコーレされかつノア・デート３８５，３８
７およびインバータ３８９を富む論理デバイス３８３に
加えられる。

論理デバイス３８３の出力は、第４図の寸法線３５１に
よって表わされかつゲーテツー・バッファ増幅器３９２
によって供給される評価パルスＱＥ１の制御を受けて、
データ・バス３９１を介して部分積セレクタに加えられ
る。

第７図は、部分積セレクタの入力がブース・レコーダか
らデータ・バス４００を介して供給される各部分積セレ
クタの概略図である。各部分積セレクタからの出力はデ
ータ・バス４０３を介して供給される。各セレクタ・セ
ル１８９の入力は、データ・バス１７５な介して供給さ
れ、１９１によって反転される。しかし、最下位ビット
位置のような入力は存在せず、そのとき回路１８７は回
路４０５によってバイアスを供給される。バイアスは第
７図に示される通り、図示されていない電圧源に接続さ
れている２個のディプリーション形トランジスタによっ
て作られる。部分積の移動は通路４０２および４０４に
より達成される。

ＰＲＲ遅延回路１７９が第８図に示されており、部分積
セレクタの最悪の場合の条件な表わす伝搬遅延によって
キャリー・セーブ加算回路１９９に加えられる評価パル
スを遅延させるのに用いられる。それはノア・ケゞ−ト
４０９および増幅器４１１によって接続されかつ組み合
わされる出力な持つ複数個のトランジスタ４０７を含み
、その結果は第１０ＳＡ遅延回路１８１および第１０Ｓ
Ａ行１９９に加えられる。図面の説萌を通じて、ＱＥは
評価パルスを、ＱＰは事前充電パルスな表わす。

第９図はキャリー・セーブ７Ｉｌｌ　Ｋ回路２０５およ
びＯ８Ａ遅延回路１８３の概略図であるが、これらの回
路は同一である。データ・バス４２７により供給される
出力を持つトランジスタ論理４２５の実行によって得ら
れる加算回路による回路の加算のために、インバータ４
２１．４２２および４２３に３個の入力が供給される。

これは全加算回路であυ、データ・バス４２１な介して
和の出力およびキャリー出力を提供する。

第９図の回路に似ている第１０図は、キャリー・リップ
ル加算器であり、中間レジスタ２１９の出力がキャリー
・リップル加算器２２３によって加算されるデバイス２
２３の各段を表わす。第５図に示された通り、各群５個
のキャリー・リップル加算器を分離しているキャリー回
路４３１が第１１図に示され、これはノア・ｒ−）４３
３および２個のＭＯＳ　）ランジスタ４３５を含む。第
１０Ｂ図はキャリー・リップル加算器用のキャリー人力
を供給する回路である。

第１２Ａ図および第１２Ｂ図は出力バッファ段にある中
間レジスタであり、またマイク四プロセッサが４７１に
あるトランジスタ内のデータのローディングおよび記憶
を制御する事笑をも立証づ−る。

第１３図は第５図の記憶制御回路であり、ノア・ｒ−ト
４５５．４５６およびトランジスタ４５７を含む。

第１４図は、積レジスタに入る２個の最下位中間レジス
タ・ビットの出力（これは累積される必要はない）な遅
延させるのに用いられる回路の概略図を示す。

第１５図は積レジスタ２２９のブロック概略図である。

記憶制御回路は第１３図に示され、ここでもまたそれは
コンピュータによって提供される走査制御および事前充
電パルスならびに評価パルスと共に使用され、かつオア
・デート４４４゜４４５．４４６、および全体として４
５７で表わされるトランジスタ回路によって実行される
ゲーテッド・オア機能を含む。

これから言及する第１６図には、メモリ２に接続される
出力な持つプログラマデル論理配列１００の概略図が示
されている。プログラマブル論理配列１００は２段を含
み、第１デコード段７２においてデータ・バス９に現わ
れるデータはデータ入力線によって表わされるＸ座標と
垂直線７５．γ６゜７７および７９によって表わされる
ｙ座標との間にトランジスタ７３な置くことにより情報
なデコ−ｙ−ｇる。データがデコードされるとき、それ
は第２段８１に加えられるが、この段は出力段であり、
第１６図の場合にはメモリであるとともにデータ・バス
９３に接続される他の回路でもある負荷を駆動するのに
用いられる。出力段のプログラミングはトランジスタ８
３によって表わされ、これは垂直線７５．７６．７７、
および水平線８５゜８７０接続を与える。擬似負荷回路
１５は、プログラマブル論理配列１００のＸ軸とｙ軸と
の間に接続される１個のトランジスタ３７によって最悪
の場合の条件に接続される。明らかに、導通するトラン
ジスタの数が多めほど、トランジスタ２７に接続される
線の放電が速くなる。したがって１個のトランジスタが
オンで、１つを除くてべてのデータ線のトランジスタが
すべてオフであることが最悪の場合の配列である。かく
て第１６図の実施例でに、トランジスタ８はオンにバイ
アスされ、トランジスタ２，４および６はオンにバイア
スされでいる。使用可能信号は、擬似論理１５の中に含
まれるデート３７および２Ｔの構造によってクロック信
号とアンｒ接続される。これはパルなインバータ３３の
出力に供給させ、かくてトランジスタ１３７を使用可能
にするので、クロック信号がトランジスタ１７から除去
されるならば、プログラマブル論理配列の第２段８１が
評価される。

出力はデータ・バス８３およびメモリ２に加えられ、こ
こでもし第２擬似回路１０１が評価されるならば、イン
バータ１３３はメモリ２に記憶パルスを供給し、またプ
ログラマブル論理配列の出力はメモリ２に記憶される。

【図面の簡単な説明】

第１図は本発明による乗算器を含むマイクロプロセッサ
のブロック図、第２図はドミノ制御論理回路のブロック
図、第３図は本発明による第１図の乗算器のブロック図
、第４図は第６図の乗算器のタイミング図、第５Ａ図お
よび第５Ｂ図は第６図の乗算器の簡潔化された概略図、
第６図は第５Ｂ図の各ブース・デコーダ段の概略図、第
７図は第５Ａ図および第５Ｂ図の部分積セレクタ１９１
の概略図、第８図１”を第５Ａ図のＰＰＲ遅延回路の概
略図、第９図は第５図に用いられたキャリー・セーブ加
算器の概略図、第１０図は第５図に用因られたキャリー
・リッグル加算器の概略図、第１１図は第５図の実施例
に用いられたキャリー回路、第１２Ａ図および第１２Ｂ
図は第５図の出力段にある中間レジスタ、第１３図は第
５図の記憶制御回路、第１４図は第５図のバッファ制御
回路、第１５図は第５図の中間レジスタ２１の概略図、
第１６図は本発明を実施するプログラマゾル論理配列の
概略図である。 符号の説明：　１０−ｖミノ制御回路；１００−マイク
ロプロセッサ；１６１−乗算器１９１　。 １９３．１９５，１９７，２０１，２０９．２１３一部
分積セレクタｉｌ　９９，２０７，２１１　。 ２１５．２２７−Ｏ８Ａ；１１９，２１９−中間レジス
タ、２２９−積レジスタ；２１７．２１９゜２２１．２
２３，２２５，２２７．２２９−ブース・レコーダ；３
８１−プログラマブル論理配列図面の１・）は；：（内
容に変更なし）、Ｕ Ｆｔ′ｇＪ ＦＩＧ、５＾１２１＃も ）１［ｉ、　５Ａｔ３１　ｐら １１６ Ｆｔ’１．６ Ｌ−−−ｆ Ｆｔ’ｇ、７ Ｆｔ’ｇ、８ Ｆｉｔ）、９ ／′／夕、／２４ ｈ’ｔ１．／２１１ Ｆｔ’ｇ、／Ｊ ｐ Ｆｔ’ｙ、　／４ 手続補正書（睦） 昭和５９年　９月１８０ 特許庁長官殿 １、事件の表示 昭和５９年特許願第１６４７１９号 ２、発明の名称 マルチレベル論理回路 ３、補正をする者 事件との関係　１４シｒ１出願人 住　所 ４、代理人 ５、補正命令の日付 昭和　４１−　月　Ｉ」 ８、補正の内容　別紙のとおり ＃！Ａａ書の浄書（内容に変更なし〕 三 、手続補正書（方式） 昭和オ／年／夛月−Ｚ日 特許庁長官殿 １、事件の表示 昭和（２年特許願第１１り２７７　号 ３、補正をする者 事（１との関＋Ｘ　特Ｊ′「出願人 ４、代理人 ５、補正命令の日刊 昭和３７年〃４月〕７日 ６　補正により増加する発明の数

Claims (1)

1. 【特許請求の範囲】 ［１１Ｎｆｋ正の整数として、カスケーＶ配列に接続さ
   れた、論理演算を実行する第１複数個のＮ個の論理回路
   装置と、 ＭＩｆ：正の整数として、カスケーＰ配列に接続された
   、複数個のＭ個の評価パルスを供給する第２複数個のＮ
   個の擬似論理回路装置と、 複数個の論理回路装置および擬似論理回路装置の各素子
   に事前充電信号を供給するクロック回路装置と、 複数個の論理回路装置の各素子な複数個の評価パルスの
   対応する素子によって評価する回路装置と、 を含むことを特徴とするマルチレベル論理回路。 （２）　プログラマデル論理配列を含むことを特徴とす
   る特許請求の範囲第１項記載によるマルチレベル論理回
   路。 （３）特許請求の範囲第２項記載によるマルチレベル論
   理回路においてプログラマブル論理配列は、Ｘおよびｙ
   なそれぞれデータ入力線ならびにデコーＶ線の数を表わ
   すいずれも正の整数とした、ｘｘｙマトリックス論理装
   置と、 ｘｘｙマトリックス論理装置に使用可能パルスを供給す
   るため最悪の条件に接続された１個の論理配列装置を含
   む擬似論理ｉ置と、 を含むことを特徴とする前記マルチレベル論理回路。 （４）特許請求の範囲第６項記載によるマルチレベル論
   理回路においてプログラマブル論理配列はさらに、 データ入力線の信号によってデコードされたプログラム
   とＸＸ７マトリツクスに記憶されたプログラムとを表わ
   す出力信号を供給する出力段装置であって、使用可能信
   号により使用可能にされる前記出力段装置を含むことを
   特徴とする前記マルチレベル論理回路。 （５）特許請求の範囲第１項記載によるマルチレペル論
   理回路において回路装置は、。 事前充電信号が存在せずかつ評価信号が存在するとき対
   応する論理回路装置が評価されるように事前充電信号を
   評価信号と組み合わせるアンド・デート装置を含むこと
   を特徴とする前記マルチレベル論理回路。 （６）複数個の論理回路装置が論理演算を実行する場合
   に、第１複数個の論理回路装置をカスケード配列に接続
   する段階と、 擬似論理回路装置が第２複数個の擬似論理回路から複数
   個の評価パルスを供給する場合に、第２複数個の擬似論
   理回路装置をカスケード配列に接続する段階と、 複数個の論理回路装置および擬似論理回路装置の各素子
   に事前充電信号を供給する段階と、複数個の論理回路装
   置の各素子を複数個の評価パルスの対応する素子によっ
   て評価する段階と、を會むことを特徴とするマルチレベ
   ル論理回路を作る方法。 （７）ｘおよびｙをそれぞれデータ入力線ならびにデコ
   ード線の数を表わすいずれも正の整数とした、ｘｘｙマ
   トリックス論理装置と、 ｘｘｙマトリックス論理装置に評価パルスを供給するた
   めに最悪の場合の配列に接続された１個の論理配列装置
   を含む擬似論理装置と、を含むことを特徴とするプログ
   ラマデル論理配列。 （８）　特許請求の範囲第７項記載によるプログラマゾ
   ル論理配列であって、データ入力リンクの信号によって
   デコードされたプログラムとｘｘｙマトリックス装置に
   記憶されたプログラムとを表わす出力信号を供給する出
   力段装置をさらに含むことを特徴とする前記プログラマ
   ブル論理配列。 （９）Ｎを乗数のビット数の半分に等しい正の整数とし
   て、乗数なＮ個のブース・オペレーション・セットに記
   録するブース・レコーダ装置と、Ｍを正の整数として、
   長さＭの被乗数被乗数のセットのカスケード配列に接続
   される複数Ｎ個の部分積セレクタ装置であって、その各
   素子がＭ個のオペレーションの素子に接続されて記録さ
   れたブース・オペレーションの組を被乗数の組で実行す
   る前記複数Ｎ個の部分積セレクタ装置と、複数Ｎ個の部
   分積セレクタ装置の内容を加算する加算装置であって、
   複数Ｎ個の部分積セレクタ装置の素子間に置かれる前記
   加算装置と、対応する加算装置の出力に接続される入力
   回路を持つ複数個の部分積セレクタ装置の対応する素子
   を評価する次の評価パルスを発生させる加算回路装置を
   持つＶミノ装置と、 を含むことを特徴とするディジタル乗算回路。 叫　特許請求の範囲第９項記載にょるディジタル乗算回
   路においてドミノ回路装置は、 事前充電信号な供給するクロック装置と、事前充電信号
   を評価信号に変換するカスケード配列に接続された部分
   積段階装置と、 を宮むことな特徴とする前記ディジタル乗算回路。 ０υ　特許請求の範囲第２項記載にょるディジタル乗算
   回路においてＰミツ回路装置はさらに、複数個の擬似負
   荷装置と、 対応する部分積セレクタ装置に接続されているブース・
   オペレーション・セットの完了時に複数Ｎ個の部分積セ
   レクタ装置の各素子に評価パルスを供給するあらかじめ
   選択された擬似負荷装置に接続される複数個の加算回路
   と、 を含むことを特徴とする前記ディジタル乗算回路。 （１２＋　特許請求の範囲第９項記載によるディジタル
   乗算回路において加算装置は、 第１人力、第２人力、および第６人力を組み合わせる複
   数個の全加算回路装置な含むことを特徴とする前記ディ
   ジタル乗算回路。 α３）　特許請求の範囲第１１項記載によるディジタル
   乗算回路において複数個の各加算回路装置は、第１人力
   、第２人力、および第６人力な持つ全加算回路装置を含
   むことを特徴とする前記ディジタル乗算回路。 圓　特許請求の範囲第９項記載によるディジタル乗算回
   路において加算装置は、 あらかじめ選択された第１部分積セレクタ装置からの第
   １被乗数セットの出力と、あらかじめ選択された第２部
   分積セレクタ装置からの第２被乗数セットの出力と、あ
   らかじめ選択された第６部分枝セレクタ装置からの第３
   被乗数セットの出力とな加算する第１複数個の全加算回
   路装置を含むことを特徴とする前記ディジタル乗算回路
   。 ０最　特許請求の範囲第一１４項記載によるディジタル
   乗算回路において加算装置はさらに、第１組の全加算回
   路装置の出力なあらかじめ選択された第４部分積セレク
   タ装置の第４被乗数セットの出力と組み合わせる第２組
   の全加算回路装置を含むことを特徴とする前記ディジタ
   ル乗算回路。 ｔｔｅ　特許請求の範囲第１０項記載によるディジタル
   乗算回路において加算装置はさらに、第２組の全加算回
   路装置の出力をあらかじめ選択された第５部分積セレク
   タ装置の第５被乗数セットと組み合わせるように接続さ
   れた第６組の全加算回路装置を含むことを特徴とする前
   記ディジタル乗算回路。 α′７）　特許請求の範囲第１６項記載によるディジタ
   ル乗算回路において加算装置はさらに、前記第６組の全
   加算回路装置なの出力あらかじめ選択された第６部分積
   セレクタ装置の第６被乗数セットと組み合わせる第４組
   の全加算回路装置な−含むことな特徴とする前記ディジ
   タル乗算回路。 ＱｇＩＷ許請求の範囲第９項記載によるディジタル乗算
   回路であってさらに、 複数個の部分積セレクタ装置および加算装置の出力を記
   憶する中間の１組のレジスタを含むことを特徴とする前
   記ディジタル乗算回路。 （Ｉ９）　特許請求の範囲第１８項記載によるディジタ
   ル乗算回路であってさらに、 被乗数と乗数との積を得るために中間レジスタ装置の出
   力を選択的に組み合わせる第２加算回路装置を含むこと
   を特徴とする前記ディジタル乗算回路。 （２０）　特許請求の範囲第１９項記載によるディジタ
   ル乗算回路であってさらに、 乗数と被乗数との積を記憶する複数個の記憶レジスタ装
   置な含むことを特徴とする前記ディジタル乗算回路。 （２１１Ｎｋ乗数のビット数の半分に等しい正の整数と
   して、乗数をＮ個のブース・オペレーション・セットに
   デコードする段階と、 カスケード配列に接続された複数Ｎ個の部分積セレクタ
   装置によってデコー−されたブース・オペレーション・
   セットを被乗数で実行する段階であって、複数Ｎ個の部
   分積セレクタ装置の各素子はＮ個のオペレーション・セ
   ットの素子を受けるように接続される前記実行段階と、 複数Ｎ個の部分積セレクタ装置の内容を複数Ｎ個の部分
   積レジスタの素子間に置かれる加算装置の内容と加算す
   る段階と、 対応する加算装置の出力に接続される入力回路を持つ複
   数個の部分積セレクタ装置の素子を評価する次の評価パ
   ルスを発生させる段階と、を含むことを特徴とするディ
   ジタル乗算を実行する方法。 （２、特許請求の範囲第２１項記載による方法において
   次の評価パルスな発生させる段階は、事前充電信号を供
   給する段階と、 事前充電信号な評価信号に変換する段階と、を含むこと
   を特徴とする前記方法。