KR910003672A - 연상 메모리 장치 - Google Patents

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KR910003672A
KR910003672A KR1019900011155A KR900011155A KR910003672A KR 910003672 A KR910003672 A KR 910003672A KR 1019900011155 A KR1019900011155 A KR 1019900011155A KR 900011155 A KR900011155 A KR 900011155A KR 910003672 A KR910003672 A KR 910003672A
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미쯔루 아끼자와
간지 가또
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가부시끼가이샤 히다찌세이사꾸쇼
와따나베 히로시
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Abstract

내용 없음.

Description

연상 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따른 연상 메모리 장치의 전체 구성도.

Claims (8)

  1. 소정의 비트길이의 데이터를 저장하는 제1의 저장소자(1), 상기 소정의 비트길이의 데이터를 저장하는 여러개의 제2의 저장소자(2), 상기 소정의 비트길이의 상기 데이터를 리드 및 라이트 하도록 상기 제1의 저장소자(1)과 상기 여러개의 제2의 저장소자(2)에 접속된 제1의 데이터버스(5), 상기 제1의 저장소자(1)내에 저장된 상기 소정의 비트 길이의 상기 데이터를 전송하는 제2의 데이타를 전송하는 제2의 데이터 버스(6), 상기 제2의 저장소자(2)와 상기 제2의 데이터버스(6)에 결합되고, 상기 제1의 저장소자(1)내에 저장된 상기 소정의 비트 길이의 상기 데이터를 상기 여러개의 제2의 저장소자(2)내에 저장된 상기 소정의 비트길이의 상기 데이터와 비교하는 여러개의 비교기(7), 상기 여러개의 비교기(7)에서 출력된 비교 결과를 수신하도록 상기 여러개의 비교기(7)에 접속되는 출력부(10)과 상기 제1의 데이터버스(5)에 접속된 제1의 단자(A1), 상기 출력부(10)의 출력선(11a)에 접속된 제2의 단자(A2)와 및 데이터 신호선(13a)에 접속되고, 장치의 신호를 입력하여 출력하는 제3의 단자(A3)을 갖고, 제어 신호의 소정의 상태에 응답해서 상기 제1의 단자(A1)과 제3의 단지(A3)사이에서의 신호 전송을 허가하여 상기 제2의 단자(A2)와 제3의 단자(A3)사이에서의 신호전송을 금지하고, 상기 소정의 상태와 다른 상기 제어신호의 상태에 응답하여 상기 제1의 단자(A1)과 제3의 단자(A3) 사이에서의 신호전송을 금지하고, 상기 소정의 상태와 다른 상기 제어신호의 상태에 응답하여 상기 제1의 단자(A1)과 제3의 단자(A3) 사이에서의 신호전송을 금지하여 상기 제2의 단자(A2)와 제3의 단자(A3)사이에서의 신호전송을 허가하는 선택부(12)를 포 함하는 연상메모리 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 소정의 비트길이의 상기 데이터는 상기 선택부(12)의 상기 제1 및 제3의 단자(A1,A3)과 상기 제1의 데이터버스(5)를 거쳐서 상기 제1의 저장 소자(1) 및 상기 여러개의 저장소자(2)내에 저장되는 연상 메모리 장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 제1의 저장소자(1)내에 저장된 상기 소정의 비트 길이의 상기 데이터는 탐색키이고, 상기 제2의 저장소자(2)내에 저장된 상기 소정의 비트길이의 상기 데이터는 저장키인 연상 메모리 장치.
  4. 특허청구의 범위 제3항에 있어서, 연상동작전에 상기 제1의 저장소자(1) 및 상기 여러개의 제2의 저장소자(2)내에 상기 탐색키에 및 저장키를 저장하기 위해 사용되는 어드레스신호에 응답해서 상기 제1의 저장소자(1)과 상기 여러개의 제2의 저장소자(2)중의 적어도 하나를 선택하고, 연상 동작결과에 따라서 상기 출력부(10)에서의 코드정보(11)을 상기 선택부(12)의 상기 제2의 단자에서 제3의 단자로 전송하도록 제어신호를 상기 선택부(12)에 공급하는 어드레스 디코더(4,4a)를 포함하는 연상 메모리 장치.
  5. 소정의 비트길이의 데이터를 저장하는 제1의 저장소자(1), 상기 소정의 비트길이의 데이터를 저장하는 여러개의 제2의 저장소자(2), 상기 소정의 비트길이의 상기 데이터를 리드 및 라이트 하도록 상기 제1의 저장소자(1)과 상기 여러개의 제2의 저장소자(2)에 접속된 제1의 데이터 버스(5), 상기 제1의 저장소자(1)내에 저장된 저장된 상기 소정의 비트 길이의 상기 데이터를 전송하는 제2의 데이터 버스(6), 상기 제2의 저장소자(2)와 상기 제2의 데이터 버스(6)에 결합되고, 상기 제1의 저장소자(1)내에 저장된 상기 소정의 비트 길이의 데이터를 상기 여러개의 제2의 저장소자(2)내에 저장된 상기 소정의 비트길이의 상기 데이터와 비교하는 여러개의 비교기(7), 상기 제1의 데이터버스(5)에 접속된 제의 단자(A1), 상기 출력부 (10)의 출력선(11A)에 접속된 제2의 단자(A2) 및 데이터 신호선(13a)에 접속되고, 장치의 신호를 입력하여 출력하는 제3의 단자(A3)을 갖고, 제어신호의 소정의 상태에 응답해서 상기 제1의 단자(A1)과 제3의 단자(A3) 사이에서의 신호전송을 금지하고, 상기 소정의 상태와 다른 상기 제어신호의 상태에 응답해서 샹기 제1의 단자(A1)과 제3의 단자 사이에서의 신호 전송을 금지하여 상기 제2의 단자(A2)와 제3의 단자(A3)사이에서의 신호전송을 허가하는 선택부(12)를 포함하는 단일칩으로 구성된 마이크로컴퓨터.
  6. 특허청구의 범위 제5항에 있어서, 상기 소정의 비트길이의 상기 데이타는 상기 선택부(12)의 상기 제1및 제2의 단자(A1, A3)과 상기 제1의 데이타버스(5)를 거쳐서 상기 제1의 저장소자(1) 및 상기 여러개의 저장소자(2)내에 저장되는 단일칩으로 구성되는 마이크로컴퓨터.
  7. 특허청구의 범위 제6항에 있어서, 상기 제1의 저장소자(1)내에 저장된 상기 소정의 비트 길이의 상기 데이터는 탐색키이고, 상기 제2의 저장소자(2)내에 저장된 상기 소정의 비트길이의 상기 데이터는 저장키인 단일칩으로 구성된 마이크로 컴퓨터.
  8. 연산동작전에 상기 제1의 저장소자(1) 및 상기 여러개의 제2의 저장소자(2)내에 상기 탐색키 및 저장키를 저장하기 위해 사용되는 어드레스신호에 응답해서, 상기 제1의 저장소자(1)과 여러개의 제2의 저장소자(2)중의 적어도 하나를 선택하고, 상기 연상동작 결과에 응답해서 연상동작 결과에 따라서 상기 출력부(10)에서의 코드정보(11)을 상기 선택부(12)의 상기 제2의 단자에서 제3의 단자로 전송하도록 제어신호를 상기 선택부(12)에 공급하는 어드레스 디코더(4,4a)를 포함하는 특허청구의 범위 제1항 기재의 단일칩으로 구성된 마이크로컴퓨터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900011155A 1989-07-31 1990-07-23 연상 메모리 장치 KR0159941B1 (ko)

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