JPS6315522A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6315522A JPS6315522A JP61161105A JP16110586A JPS6315522A JP S6315522 A JPS6315522 A JP S6315522A JP 61161105 A JP61161105 A JP 61161105A JP 16110586 A JP16110586 A JP 16110586A JP S6315522 A JPS6315522 A JP S6315522A
- Authority
- JP
- Japan
- Prior art keywords
- state buffer
- pull
- output terminal
- input signal
- high impedance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は3ステートバッファのクランプ回路を有する論
理回路に関する。
理回路に関する。
従来、3ステートバッファの出力がハイインピーダンス
状態の時には、その半導体集積回路の外部側にプルアッ
プまたはプルダウン用の抵抗をおいたり、PチャネルM
O5もしくはNチャネルMOSトランジスタを常時オン
となるようにして3ステートバッファの出力端子に接続
していた。
状態の時には、その半導体集積回路の外部側にプルアッ
プまたはプルダウン用の抵抗をおいたり、PチャネルM
O5もしくはNチャネルMOSトランジスタを常時オン
となるようにして3ステートバッファの出力端子に接続
していた。
第3図はPチャネルMO5トランジスタでプルアップす
る場合の回路図である。PチャネルMOSトランジスタ
Bは、ソースが電源v0゜に、ゲートが接地に、ドレイ
ンが3ステートバッファの出力端子にそれぞれ接続され
ている。次表は3ステートバッファAの真理値表である
。
る場合の回路図である。PチャネルMOSトランジスタ
Bは、ソースが電源v0゜に、ゲートが接地に、ドレイ
ンが3ステートバッファの出力端子にそれぞれ接続され
ている。次表は3ステートバッファAの真理値表である
。
Z:ハイインピーダンス
制御人力信号2が論理Oの場合は人力信号1の状態にか
かわらず出力端子−3はハイインピーダンスとなる。制
御人力信号2が論理1の場合、人力信号1が論理0のと
きは、出力端子3は論理Oとなり、人力信号1が論理1
のときは出力端子3は論理1となる。このトランジスタ
Bは常時オンしているため、3ステートバッファAの出
力がハイインピーダンスの時は、出力端子3は論理1に
プルアツブされる。
かわらず出力端子−3はハイインピーダンスとなる。制
御人力信号2が論理1の場合、人力信号1が論理0のと
きは、出力端子3は論理Oとなり、人力信号1が論理1
のときは出力端子3は論理1となる。このトランジスタ
Bは常時オンしているため、3ステートバッファAの出
力がハイインピーダンスの時は、出力端子3は論理1に
プルアツブされる。
第4図はNチャネルMO5l−ランジスタでプルダウン
する場合の回路図である。NチャネルMOSトランジス
タDは、ドレインが3ステートバッファAの出力端子3
に、ゲートが電源VOOに、ソースが接地にそれぞれ接
続されている。このトランジスタDも常時オンしている
ので、3ステートバッファAの出力がハイインピーダン
スの時、出力端子3は論理0にプルダウンされる。
する場合の回路図である。NチャネルMOSトランジス
タDは、ドレインが3ステートバッファAの出力端子3
に、ゲートが電源VOOに、ソースが接地にそれぞれ接
続されている。このトランジスタDも常時オンしている
ので、3ステートバッファAの出力がハイインピーダン
スの時、出力端子3は論理0にプルダウンされる。
上述した従来の回路は、プルアップおよびプルダウン用
のMOS トランジスタが常時オンしているため、3ス
テードパ′ツフアの出力が論理0または1に確定したと
きにMOS トランジスタから3ステートバッファに電
流が流れ込むため、MOS トランジスタの等価抵抗値
を小さくすることができず、3ステートバッファがハイ
インピーダンスになった時に出力端fをプルアップ、プ
ルダウンする時間を高速化することができないという欠
点がある。
のMOS トランジスタが常時オンしているため、3ス
テードパ′ツフアの出力が論理0または1に確定したと
きにMOS トランジスタから3ステートバッファに電
流が流れ込むため、MOS トランジスタの等価抵抗値
を小さくすることができず、3ステートバッファがハイ
インピーダンスになった時に出力端fをプルアップ、プ
ルダウンする時間を高速化することができないという欠
点がある。
本発明の論理回路は、3ステートバッファと、3ステー
トバッファの出力端子にドレインが接続され、3ステー
トバッファがハイインピーダンスの時のみ導通ずるMO
S トランジスタを有している。
トバッファの出力端子にドレインが接続され、3ステー
トバッファがハイインピーダンスの時のみ導通ずるMO
S トランジスタを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の論理回路の一実施例の回路図である。
本実施例はPチャネルMO5)ランジスタでプルアップ
する場合である。PチャネルMO5トランジスタBはド
レインが3ステートバッファAの出力端子3に、ゲート
が制御人力信号2に、ソースが電源vI)。にそれぞれ
接続されている。制御人力信号2が論理0のとき、3ス
テートバッファAの出力はハイインピーダンスとなるが
、PチャネルMO5トランジスタBがオンするためプル
アップ動作をし、出力端子3は論理1となる。
する場合である。PチャネルMO5トランジスタBはド
レインが3ステートバッファAの出力端子3に、ゲート
が制御人力信号2に、ソースが電源vI)。にそれぞれ
接続されている。制御人力信号2が論理0のとき、3ス
テートバッファAの出力はハイインピーダンスとなるが
、PチャネルMO5トランジスタBがオンするためプル
アップ動作をし、出力端子3は論理1となる。
第2図は本発明の他の実施例の回路図であう。
本実施例はNチャネルMO5トランジスタでプルダウン
する場合である。NチャネルMO5)ランジスタDはド
レイン3がステートファッファAの出力端子3に、ゲー
トがインバータCを介して制御入力信号2に、ソースが
接地にそれぞれ接続されている。この場合も制御入力信
号2が論理Oのとき、3ステートバッファAの出力はハ
イインピーダンスとなるが、NチャネルMO5トランジ
スタDがオンするため、プルダウン動作をし、出力端子
3は論理0となる。
する場合である。NチャネルMO5)ランジスタDはド
レイン3がステートファッファAの出力端子3に、ゲー
トがインバータCを介して制御入力信号2に、ソースが
接地にそれぞれ接続されている。この場合も制御入力信
号2が論理Oのとき、3ステートバッファAの出力はハ
イインピーダンスとなるが、NチャネルMO5トランジ
スタDがオンするため、プルダウン動作をし、出力端子
3は論理0となる。
上記のいずれの場合も制御人力信号2が論理1のときに
は、トランジスタB、Dがオフとなっており、トランジ
スタB、Dから3ステートバッファAに電流が流れ込む
ことがないので、トランジスタB、Dがオンしたときの
等価抵抗値を低くすることができ、高速にプルアップ、
プルダウンすることができる。
は、トランジスタB、Dがオフとなっており、トランジ
スタB、Dから3ステートバッファAに電流が流れ込む
ことがないので、トランジスタB、Dがオンしたときの
等価抵抗値を低くすることができ、高速にプルアップ、
プルダウンすることができる。
以上説明したように本発明は、プルアップ、プルダウン
用トランジスタを3ステートバッファの出力が論理0.
1確定時はオフし、ハイインピーダンス時のみオンする
ことにより、プルアップ、プルダウンするスピードを高
速にできる効果がある。
用トランジスタを3ステートバッファの出力が論理0.
1確定時はオフし、ハイインピーダンス時のみオンする
ことにより、プルアップ、プルダウンするスピードを高
速にできる効果がある。
第1図、第2図は本発明の論理回路の一実施例の回路図
、第3図、第4図は従来例の回路図である。 1・・・・・・3ステートバッファAの入力信号、2・
・・・・・3ステートバッファAの制御人力信号、3・
・・・・・3ステートバッファAの出力端子、A・・・
・・・3ステートバッファ、 B・・・・・・PチャネルMO5トランジスタ、C・・
・・・・インバータ、 D・・・・・・NチャネルMO5トランジスタ。
、第3図、第4図は従来例の回路図である。 1・・・・・・3ステートバッファAの入力信号、2・
・・・・・3ステートバッファAの制御人力信号、3・
・・・・・3ステートバッファAの出力端子、A・・・
・・・3ステートバッファ、 B・・・・・・PチャネルMO5トランジスタ、C・・
・・・・インバータ、 D・・・・・・NチャネルMO5トランジスタ。
Claims (1)
- 3ステートバッファと、該3ステートバッファの出力端
子にドレインが接続され、該3ステートバッファの出力
がハイインピーダンス時のみ導通するMOSトランジス
タを有する論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61161105A JPS6315522A (ja) | 1986-07-08 | 1986-07-08 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61161105A JPS6315522A (ja) | 1986-07-08 | 1986-07-08 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6315522A true JPS6315522A (ja) | 1988-01-22 |
Family
ID=15728699
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61161105A Pending JPS6315522A (ja) | 1986-07-08 | 1986-07-08 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6315522A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0360525A2 (en) * | 1988-09-19 | 1990-03-28 | Fujitsu Limited | Output buffer circuit having a level conversion function |
-
1986
- 1986-07-08 JP JP61161105A patent/JPS6315522A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0360525A2 (en) * | 1988-09-19 | 1990-03-28 | Fujitsu Limited | Output buffer circuit having a level conversion function |
US5043604A (en) * | 1988-09-19 | 1991-08-27 | Fujitsu Limited | Output buffer circuit having a level conversion function |
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