JPS6315522A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6315522A JPS6315522A JP61161105A JP16110586A JPS6315522A JP S6315522 A JPS6315522 A JP S6315522A JP 61161105 A JP61161105 A JP 61161105A JP 16110586 A JP16110586 A JP 16110586A JP S6315522 A JPS6315522 A JP S6315522A
- Authority
- JP
- Japan
- Prior art keywords
- state buffer
- pull
- output terminal
- input signal
- high impedance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は３ステートバッファのクランプ回路を有する論
理回路に関する。
理回路に関する。
従来、３ステートバッファの出力がハイインピーダンス
状態の時には、その半導体集積回路の外部側にプルアッ
プまたはプルダウン用の抵抗をおいたり、ＰチャネルＭ
Ｏ５もしくはＮチャネルＭＯＳトランジスタを常時オン
となるようにして３ステートバッファの出力端子に接続
していた。
状態の時には、その半導体集積回路の外部側にプルアッ
プまたはプルダウン用の抵抗をおいたり、ＰチャネルＭ
Ｏ５もしくはＮチャネルＭＯＳトランジスタを常時オン
となるようにして３ステートバッファの出力端子に接続
していた。
第３図はＰチャネルＭＯ５トランジスタでプルアップす
る場合の回路図である。ＰチャネルＭＯＳトランジスタ
Ｂは、ソースが電源ｖ０゜に、ゲートが接地に、ドレイ
ンが３ステートバッファの出力端子にそれぞれ接続され
ている。次表は３ステートバッファＡの真理値表である
。
る場合の回路図である。ＰチャネルＭＯＳトランジスタ
Ｂは、ソースが電源ｖ０゜に、ゲートが接地に、ドレイ
ンが３ステートバッファの出力端子にそれぞれ接続され
ている。次表は３ステートバッファＡの真理値表である
。
Ｚ：ハイインピーダンス
制御人力信号２が論理Ｏの場合は人力信号１の状態にか
かわらず出力端子−３はハイインピーダンスとなる。制
御人力信号２が論理１の場合、人力信号１が論理０のと
きは、出力端子３は論理Ｏとなり、人力信号１が論理１
のときは出力端子３は論理１となる。このトランジスタ
Ｂは常時オンしているため、３ステートバッファＡの出
力がハイインピーダンスの時は、出力端子３は論理１に
プルアツブされる。
かわらず出力端子−３はハイインピーダンスとなる。制
御人力信号２が論理１の場合、人力信号１が論理０のと
きは、出力端子３は論理Ｏとなり、人力信号１が論理１
のときは出力端子３は論理１となる。このトランジスタ
Ｂは常時オンしているため、３ステートバッファＡの出
力がハイインピーダンスの時は、出力端子３は論理１に
プルアツブされる。
第４図はＮチャネルＭＯ５ｌ−ランジスタでプルダウン
する場合の回路図である。ＮチャネルＭＯＳトランジス
タＤは、ドレインが３ステートバッファＡの出力端子３
に、ゲートが電源ＶＯＯに、ソースが接地にそれぞれ接
続されている。このトランジスタＤも常時オンしている
ので、３ステートバッファＡの出力がハイインピーダン
スの時、出力端子３は論理０にプルダウンされる。
する場合の回路図である。ＮチャネルＭＯＳトランジス
タＤは、ドレインが３ステートバッファＡの出力端子３
に、ゲートが電源ＶＯＯに、ソースが接地にそれぞれ接
続されている。このトランジスタＤも常時オンしている
ので、３ステートバッファＡの出力がハイインピーダン
スの時、出力端子３は論理０にプルダウンされる。
上述した従来の回路は、プルアップおよびプルダウン用
のＭＯＳ トランジスタが常時オンしているため、３ス
テードパ′ツフアの出力が論理０または１に確定したと
きにＭＯＳ トランジスタから３ステートバッファに電
流が流れ込むため、ＭＯＳ トランジスタの等価抵抗値
を小さくすることができず、３ステートバッファがハイ
インピーダンスになった時に出力端ｆをプルアップ、プ
ルダウンする時間を高速化することができないという欠
点がある。
のＭＯＳ トランジスタが常時オンしているため、３ス
テードパ′ツフアの出力が論理０または１に確定したと
きにＭＯＳ トランジスタから３ステートバッファに電
流が流れ込むため、ＭＯＳ トランジスタの等価抵抗値
を小さくすることができず、３ステートバッファがハイ
インピーダンスになった時に出力端ｆをプルアップ、プ
ルダウンする時間を高速化することができないという欠
点がある。
本発明の論理回路は、３ステートバッファと、３ステー
トバッファの出力端子にドレインが接続され、３ステー
トバッファがハイインピーダンスの時のみ導通ずるＭＯ
Ｓ トランジスタを有している。
トバッファの出力端子にドレインが接続され、３ステー
トバッファがハイインピーダンスの時のみ導通ずるＭＯ
Ｓ トランジスタを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の論理回路の一実施例の回路図である。
本実施例はＰチャネルＭＯ５）ランジスタでプルアップ
する場合である。ＰチャネルＭＯ５トランジスタＢはド
レインが３ステートバッファＡの出力端子３に、ゲート
が制御人力信号２に、ソースが電源ｖＩ）。にそれぞれ
接続されている。制御人力信号２が論理０のとき、３ス
テートバッファＡの出力はハイインピーダンスとなるが
、ＰチャネルＭＯ５トランジスタＢがオンするためプル
アップ動作をし、出力端子３は論理１となる。
する場合である。ＰチャネルＭＯ５トランジスタＢはド
レインが３ステートバッファＡの出力端子３に、ゲート
が制御人力信号２に、ソースが電源ｖＩ）。にそれぞれ
接続されている。制御人力信号２が論理０のとき、３ス
テートバッファＡの出力はハイインピーダンスとなるが
、ＰチャネルＭＯ５トランジスタＢがオンするためプル
アップ動作をし、出力端子３は論理１となる。
第２図は本発明の他の実施例の回路図であう。
本実施例はＮチャネルＭＯ５トランジスタでプルダウン
する場合である。ＮチャネルＭＯ５）ランジスタＤはド
レイン３がステートファッファＡの出力端子３に、ゲー
トがインバータＣを介して制御入力信号２に、ソースが
接地にそれぞれ接続されている。この場合も制御入力信
号２が論理Ｏのとき、３ステートバッファＡの出力はハ
イインピーダンスとなるが、ＮチャネルＭＯ５トランジ
スタＤがオンするため、プルダウン動作をし、出力端子
３は論理０となる。
する場合である。ＮチャネルＭＯ５）ランジスタＤはド
レイン３がステートファッファＡの出力端子３に、ゲー
トがインバータＣを介して制御入力信号２に、ソースが
接地にそれぞれ接続されている。この場合も制御入力信
号２が論理Ｏのとき、３ステートバッファＡの出力はハ
イインピーダンスとなるが、ＮチャネルＭＯ５トランジ
スタＤがオンするため、プルダウン動作をし、出力端子
３は論理０となる。
上記のいずれの場合も制御人力信号２が論理１のときに
は、トランジスタＢ、Ｄがオフとなっており、トランジ
スタＢ、Ｄから３ステートバッファＡに電流が流れ込む
ことがないので、トランジスタＢ、Ｄがオンしたときの
等価抵抗値を低くすることができ、高速にプルアップ、
プルダウンすることができる。
は、トランジスタＢ、Ｄがオフとなっており、トランジ
スタＢ、Ｄから３ステートバッファＡに電流が流れ込む
ことがないので、トランジスタＢ、Ｄがオンしたときの
等価抵抗値を低くすることができ、高速にプルアップ、
プルダウンすることができる。
以上説明したように本発明は、プルアップ、プルダウン
用トランジスタを３ステートバッファの出力が論理０．
１確定時はオフし、ハイインピーダンス時のみオンする
ことにより、プルアップ、プルダウンするスピードを高
速にできる効果がある。
用トランジスタを３ステートバッファの出力が論理０．
１確定時はオフし、ハイインピーダンス時のみオンする
ことにより、プルアップ、プルダウンするスピードを高
速にできる効果がある。
第１図、第２図は本発明の論理回路の一実施例の回路図
、第３図、第４図は従来例の回路図である。 １・・・・・・３ステートバッファＡの入力信号、２・
・・・・・３ステートバッファＡの制御人力信号、３・
・・・・・３ステートバッファＡの出力端子、Ａ・・・
・・・３ステートバッファ、 Ｂ・・・・・・ＰチャネルＭＯ５トランジスタ、Ｃ・・
・・・・インバータ、 Ｄ・・・・・・ＮチャネルＭＯ５トランジスタ。
、第３図、第４図は従来例の回路図である。 １・・・・・・３ステートバッファＡの入力信号、２・
・・・・・３ステートバッファＡの制御人力信号、３・
・・・・・３ステートバッファＡの出力端子、Ａ・・・
・・・３ステートバッファ、 Ｂ・・・・・・ＰチャネルＭＯ５トランジスタ、Ｃ・・
・・・・インバータ、 Ｄ・・・・・・ＮチャネルＭＯ５トランジスタ。
Claims (1)
- ３ステートバッファと、該３ステートバッファの出力端
子にドレインが接続され、該３ステートバッファの出力
がハイインピーダンス時のみ導通するＭＯＳトランジス
タを有する論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161105A JPS6315522A (ja) | 1986-07-08 | 1986-07-08 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161105A JPS6315522A (ja) | 1986-07-08 | 1986-07-08 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6315522A true JPS6315522A (ja) | 1988-01-22 |
Family
ID=15728699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61161105A Pending JPS6315522A (ja) | 1986-07-08 | 1986-07-08 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6315522A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0360525A2 (en) * | 1988-09-19 | 1990-03-28 | Fujitsu Limited | Output buffer circuit having a level conversion function |
-
1986
- 1986-07-08 JP JP61161105A patent/JPS6315522A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0360525A2 (en) * | 1988-09-19 | 1990-03-28 | Fujitsu Limited | Output buffer circuit having a level conversion function |
| US5043604A (en) * | 1988-09-19 | 1991-08-27 | Fujitsu Limited | Output buffer circuit having a level conversion function |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4988888A (en) | CMOS output circuit with intermediate potential setting means | |
| JP2909990B2 (ja) | Ｃｍｏｓ回路 | |
| KR880001110A (ko) | 저잡음 고출력 버퍼회로 | |
| EP0344604A3 (en) | Output circuit for use in a semiconductor ic | |
| US4740718A (en) | Bi-CMOS logic circuit | |
| JPS6315522A (ja) | 論理回路 | |
| JPH0685497B2 (ja) | 半導体集積回路 | |
| JPH05122049A (ja) | 出力バツフア回路 | |
| JP2544796B2 (ja) | 半導体集積回路装置の入力回路 | |
| JP2830244B2 (ja) | トライステートバッファ回路 | |
| JPS58120321A (ja) | 入力回路 | |
| JPH0767069B2 (ja) | 集積回路装置 | |
| JPH03123219A (ja) | 半導体集積回路 | |
| JPS6028412B2 (ja) | Ｆｅｔを用いたデジタル集積回路 | |
| JP2697024B2 (ja) | 出力回路 | |
| JPS5820980Y2 (ja) | 入力回路 | |
| JP2752778B2 (ja) | 半導体集積回路 | |
| JPS6318719A (ja) | 入力バツフア回路 | |
| JPH04271516A (ja) | 半導体集積回路装置 | |
| JP2864771B2 (ja) | 半導体集積回路 | |
| JPS59200524A (ja) | Ｃｍｏｓマルチプレクサ | |
| JPS62231521A (ja) | 半導体集積回路 | |
| JP2636464B2 (ja) | トランスファゲート回路 | |
| JPH04326815A (ja) | トライステートバッファ回路 | |
| JPH04117721A (ja) | プルアップ付入力回路 |