KR890013784A - 바이폴라반도체 스윗칭장치와 그의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

바이폴라반도체 스윗칭장치와 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 일 실시예에 따른 SI 사이리스터의 구조를 표시하는 단면도.
제4도는 버퍼영역의 개방부분의 확대도.
제5A도에서 제5D도까지는 개방부분의 넓이와 깊이 사이의 비율에 관하여 공핍층의 연장구성의 편차를 열린부분으로 표시하는 도면.

Claims (7)

  1. 첫째와 둘째 주요표면을 가지는 첫째 도전형 반도체기판 ; 상기 반도체 기판의 상기 첫째 주요표면에 형성된 첫째 도전형의 첫째 주전극영역 ; 소정의 깊이와 소정의 폭의 열린부분을 가지는 상기 버퍼영역, 상기 반도체 기판의 상기 둘째 주요표면에 형성되는 비교적 고 불순물 집중을 가지는 첫째도전형 버퍼영역 ; 상기 버퍼영역의 상기 열린부분을 통하여 상기 반도체 기판과 접촉하는 둘째 도전형의 둘재 주전극영역 ; 상기 버퍼영역과 상기 둘째 주전극영역이 서로가 전기적으로 연결하기 위한 연결영역 ; 상기 첫째와 둘째 주전극 영역 사이에 흐르는 전류를 제어하기 위한 제어영역으로 이루어지는 바이폴라 반도체 스윗칭 장치.
  2. 제1항에 있어서 상기 버퍼영역은 상기 둘째 주전극 영역의 부분을 덮는 부분을 포함하여 이루어지는 바이폴라 반도체 스윗칭 장치.
  3. 제2항에 있어서 상기 덮는 부분은 소정의 불순물 집중분포를 가지고 이루어지는 바이폴라 반도체 스윗칭장치.
  4. 제1항에 있어서, 상기 장치는 정전유도 사이리스터를 포함하고 그리고 상기 제어영역은 상기 게이트 영역에 의해 에워싸인 채널영역과 상기 반도체 기판에 형성되는 둘째 도전형 게이트 영역으로 형성하는 바이폴라 반도체 스윗칭 장치.
  5. 제1항에 있어서, 상기 장치는 절연 게이트 바이폴라 트랜지스터를 포함하고 그리고 상기 제어영역은 상기 반도체 기판과 상기 첫째 주전극 영역 사이의 상기 웰영역의 표면부분이 채널영역을 형성하고 거기의 절연 게이트 영역이 상기 채널영역상에 제공되고 상기 첫째주전극 영역을 에워싸는 둘째 도전형의 웰영역으로 이루어지는 바이폴라 반도체 스윗칭장치.
  6. 제1항에 있어서 상기 장치는 게이트 턴-오프 사이리스터를 포함하고 그리고 상기 제어영역은 상기 첫째 주전극 영역을 에워싸는 둘째 도전형 게이트 영역으로 이루어지는 바이폴라 반도체 스윗칭 장치.
  7. 첫째와 둘째 주요표면을 가지는 첫째 도전형 반도체 기판을 구비하고 ; 상기 반도체기판의 상기 첫째 주요 표면에 첫째 도전형 첫째 주전극 영역을 형성하고 ; 소정 깊이와 소정폭의 열린부분을 가지는 상기 버펴영역, 상기 반도체 기판의 상기 둘째 주요표면에 비교적 고불순물 집중을 가지는 첫째 도전형 버퍼영역을 형성하고 ; 상기 버퍼영역의 상기 열린부분을 통하여 상기 반도체 기판과 접촉하는 둘째 도전형 둘째 주전극을 형성하고 ; 상기 둘째 주전극 영역과 상기 버퍼영역을 전기적으로 연결하기 위해 연결영역을 형성하고, 그리고 상기 첫째와 둘째 주전극 영역 사이에 흐르는 전류를 제어하기 위한 제어 영역을 형성의 단계로 이루어지는 바이폴라 반도체 스윗칭 장치를 제조하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890001992A 1988-02-26 1989-02-20 바이폴라 반도체 스윗칭장치와 그의 제조방법 KR920003704B1 (ko)

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