JP2801127B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【0001】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に静電誘導(SI)サイリスタ、静電
誘導(SI)トランジスタおよびゲートターンオフ(G
TO)サイリスタならびにそれらの製造方法に関する。
造方法に関し、特に静電誘導(SI)サイリスタ、静電
誘導(SI)トランジスタおよびゲートターンオフ(G
TO)サイリスタならびにそれらの製造方法に関する。
【0002】
【従来の技術】図18乃至図20は、従来の静電誘導サ
イリスタおよびその製造方法を説明するための斜視断面
図である。
イリスタおよびその製造方法を説明するための斜視断面
図である。
【0003】この種の従来の静電誘導サイリスタ300
は次のようにして製造されていた。
は次のようにして製造されていた。
【0004】すなわち、まず、図18に示すように、N
- 基板310の一主面にP型不純物を選択的に拡散する
ことにより、P+ のゲート領域314を選択的に形成す
る。
- 基板310の一主面にP型不純物を選択的に拡散する
ことにより、P+ のゲート領域314を選択的に形成す
る。
【0005】次に、図19に示すように、化学気相成長
法により、N- 基板310上にN-エピタキシャル層3
20を形成する。この際、オートドーピングにより、N
- エピタキシャル層320内にもP+ のゲート領域31
4が形成される。
法により、N- 基板310上にN-エピタキシャル層3
20を形成する。この際、オートドーピングにより、N
- エピタキシャル層320内にもP+ のゲート領域31
4が形成される。
【0006】次に、図20に示すように、N- 基板31
0の下面に不純物拡散によりP層312を形成し、N-
エピタキシャル層320の上面に不純物拡散によりN+
層322を形成する。
0の下面に不純物拡散によりP層312を形成し、N-
エピタキシャル層320の上面に不純物拡散によりN+
層322を形成する。
【0007】次に、P層312の下面にアノード電極3
40を形成し、N+ 層322の上面にカソード電極35
0を形成する。
40を形成し、N+ 層322の上面にカソード電極35
0を形成する。
【0008】このように形成された静電誘導サイリスタ
300においては、P層312はアノード、N+ 層32
2はカソードとして機能し、N- 基板310およびN-
エピタキシャル層320は共にNベース360として機
能し、P+ のゲート領域314はアノード電極340と
カソード電極350との間を流れるアノード電流を制御
するゲートとして機能する。
300においては、P層312はアノード、N+ 層32
2はカソードとして機能し、N- 基板310およびN-
エピタキシャル層320は共にNベース360として機
能し、P+ のゲート領域314はアノード電極340と
カソード電極350との間を流れるアノード電流を制御
するゲートとして機能する。
【0009】図21乃至23は、従来のGTOサイリス
タおよびその製造方法を説明するための斜視断面図であ
る。
タおよびその製造方法を説明するための斜視断面図であ
る。
【0010】この種の従来のGTOサイリスタ400は
次のようにして製造されていた。
次のようにして製造されていた。
【0011】すなわち、まず、図21に示すように、N
- 基板410の上面に不純物拡散によりP層416を形
成し、次に、P層416の一主面にP型不純物を選択的
に拡散することにより、P+ のゲート領域414を選択
的に形成する。
- 基板410の上面に不純物拡散によりP層416を形
成し、次に、P層416の一主面にP型不純物を選択的
に拡散することにより、P+ のゲート領域414を選択
的に形成する。
【0012】次に、図22に示すように、化学気相成長
法により、P層416上にPエピタキシャル層420を
形成する。この際、オートドーピングにより、Pエピタ
キシャル層420内にもP+ のゲート領域414が形成
される。
法により、P層416上にPエピタキシャル層420を
形成する。この際、オートドーピングにより、Pエピタ
キシャル層420内にもP+ のゲート領域414が形成
される。
【0013】次に、図23に示すように、N- 基板41
0の下面に不純物拡散によりP層412を形成し、Pエ
ピタキシャル層420の上面に不純物拡散によりN層4
22を形成する。
0の下面に不純物拡散によりP層412を形成し、Pエ
ピタキシャル層420の上面に不純物拡散によりN層4
22を形成する。
【0014】次に、P層412の下面にアノード電極4
40を形成し、N層422の上面にカソード電極450
を形成する。
40を形成し、N層422の上面にカソード電極450
を形成する。
【0015】このように形成されたGTOサイリスタ4
00においては、P層412はPエミッタ、N層422
はNエミッタ、N- 基板410はNベースとしてそれぞ
れ機能し、P層416およびPエピタキシャル層420
は共にPベース460として機能し、P+ のゲート領域
414はアノード電極440とカソード電極450との
間を流れるアノード電流を制御するゲートとして機能す
る。
00においては、P層412はPエミッタ、N層422
はNエミッタ、N- 基板410はNベースとしてそれぞ
れ機能し、P層416およびPエピタキシャル層420
は共にPベース460として機能し、P+ のゲート領域
414はアノード電極440とカソード電極450との
間を流れるアノード電流を制御するゲートとして機能す
る。
【0016】図24、25は従来のゲート金属付き静電
誘導サイリスタおよびその製造方法を説明するための斜
視断面図である。
誘導サイリスタおよびその製造方法を説明するための斜
視断面図である。
【0017】この種の従来のゲート金属付き静電誘導サ
イリスタ500は次のようにして製造されていた。
イリスタ500は次のようにして製造されていた。
【0018】すなわち、まず、ウエットまたはドライエ
ッチング法により、N- 基板510に溝526を形成す
る。
ッチング法により、N- 基板510に溝526を形成す
る。
【0019】その後、図24に示すように、不純物拡散
によりN- 基板510の上面および下面にN+ 層522
およびP層512をそれぞれ形成する。
によりN- 基板510の上面および下面にN+ 層522
およびP層512をそれぞれ形成する。
【0020】次に、溝526の底面にP+ のゲート領域
514を形成する。
514を形成する。
【0021】その後、図25に示すように、P+ のゲー
ト領域514上にゲート金属530を、N+ 層522上
にカソード電極550を、P層512の下面にアノード
電極540をそれぞれ形成する。
ト領域514上にゲート金属530を、N+ 層522上
にカソード電極550を、P層512の下面にアノード
電極540をそれぞれ形成する。
【0022】このように形成されたゲート金属付き静電
誘導サイリスタ500においては、P層512はアノー
ド、N+ 層522はカソード、N- 基板510はNベー
スとしてそれぞれ機能し、P+ のゲート領域514は、
アノード電極540とカソード電極550との間を流れ
るアノード電流を制御するゲートとして機能する。
誘導サイリスタ500においては、P層512はアノー
ド、N+ 層522はカソード、N- 基板510はNベー
スとしてそれぞれ機能し、P+ のゲート領域514は、
アノード電極540とカソード電極550との間を流れ
るアノード電流を制御するゲートとして機能する。
【0023】図26、27は従来のゲート金属付きGT
Oサイリスタおよびその製造方法を説明するための斜視
断面図である。
Oサイリスタおよびその製造方法を説明するための斜視
断面図である。
【0024】この種の従来のゲート電極付きGTOサイ
リスタ600は次のようにして製造されていた。
リスタ600は次のようにして製造されていた。
【0025】すなわち、まず、図21、22を参照して
説明したように、不純物拡散や化学気相成長法を利用し
たエピタキシャル成長法により、P層616をN- 基板
610上に形成する。
説明したように、不純物拡散や化学気相成長法を利用し
たエピタキシャル成長法により、P層616をN- 基板
610上に形成する。
【0026】その後、図26に示すように、不純物拡散
によりP層616の上面およびN-基板610の下面に
N層622およびP層612をそれぞれ形成する。
によりP層616の上面およびN-基板610の下面に
N層622およびP層612をそれぞれ形成する。
【0027】次に、ウエットまたはドライエッチング法
により、P層616内に溝626を形成する。
により、P層616内に溝626を形成する。
【0028】次に、溝626の底面にP+ のゲート領域
614を形成する。
614を形成する。
【0029】その後、図27に示すように、P+ のゲー
ト領域614上にゲート金属630を、N層622上に
カソード電極650を、P層612の下面にアノード電
極640をそれぞれ形成する。
ト領域614上にゲート金属630を、N層622上に
カソード電極650を、P層612の下面にアノード電
極640をそれぞれ形成する。
【0030】このように形成されたゲート金属付きGT
Oサイリスタ600においては、P層612はPエミッ
タ、N層622はNエミッタ、N- 基板610はNベー
ス、P層616はPベースとしてそれぞれ機能し、P+
のゲート領域614はアノード電極640とカソード電
極650との間を流れるアノード電流を制御するゲート
として機能する。これらのサイリスタについての参考文
献としては、 1.西澤潤一「大電力静電誘導トランジスタの開発」通
産省工業技術院委託研究 助成金による研究報告書、1969
年 2.西澤潤一「3極管特性を持つ大電力の縦型接合FE
T」日経エレクトロニク ス、50-61 、1971年9月27日号 3.J. Nishizawa, T. Terasaki and J. Sibata : " Fi
eld-Effect Transistor versus Analog Transistor(St
atic Induction Transistor)", IEEE Trans. on Electro
n Devices,ED-22(4), 185 (1975) 4.J. Nishizawa, and K. Nakamura,:Rev. de physiq
uee Appliquee, T13,725 (1978) 5.J. Nishizawa, and Y. Otsubo,:Tech. Dig, 1980
IEDM, 658 (1980) 6.西澤潤一、大見忠弘、謝孟賢、本谷薫、 電子通信
学会技術研究報告、ED81 -84 (1981) が挙げられる。
Oサイリスタ600においては、P層612はPエミッ
タ、N層622はNエミッタ、N- 基板610はNベー
ス、P層616はPベースとしてそれぞれ機能し、P+
のゲート領域614はアノード電極640とカソード電
極650との間を流れるアノード電流を制御するゲート
として機能する。これらのサイリスタについての参考文
献としては、 1.西澤潤一「大電力静電誘導トランジスタの開発」通
産省工業技術院委託研究 助成金による研究報告書、1969
年 2.西澤潤一「3極管特性を持つ大電力の縦型接合FE
T」日経エレクトロニク ス、50-61 、1971年9月27日号 3.J. Nishizawa, T. Terasaki and J. Sibata : " Fi
eld-Effect Transistor versus Analog Transistor(St
atic Induction Transistor)", IEEE Trans. on Electro
n Devices,ED-22(4), 185 (1975) 4.J. Nishizawa, and K. Nakamura,:Rev. de physiq
uee Appliquee, T13,725 (1978) 5.J. Nishizawa, and Y. Otsubo,:Tech. Dig, 1980
IEDM, 658 (1980) 6.西澤潤一、大見忠弘、謝孟賢、本谷薫、 電子通信
学会技術研究報告、ED81 -84 (1981) が挙げられる。
【0031】
【発明が解決しようとする課題】図20に示した従来の
静電誘導サイリスタ300においては、最大遮断電流を
大きくするために、高濃度に不純物をドーピングしたP
+ のゲート領域314をNベース360内に埋め込んで
いる。このようにP+ のゲート領域314をNベース3
60内に埋め込むには、まず、図18に示すように、N
- 基板310の一主面にP+ のゲート領域314を選択
的に形成し、その後、化学気相成長法により、N- 基板
310上にN- エピタキシャル層320を形成する必要
がある。
静電誘導サイリスタ300においては、最大遮断電流を
大きくするために、高濃度に不純物をドーピングしたP
+ のゲート領域314をNベース360内に埋め込んで
いる。このようにP+ のゲート領域314をNベース3
60内に埋め込むには、まず、図18に示すように、N
- 基板310の一主面にP+ のゲート領域314を選択
的に形成し、その後、化学気相成長法により、N- 基板
310上にN- エピタキシャル層320を形成する必要
がある。
【0032】このN- エピタキシャル層320は、P+
のゲート領域314が選択的に形成されたN- 基板31
0上に形成されるから、特に、P+ のゲート領域314
上に成長したN- エピタキシャル層320にはスタッキ
ングホールト等の結晶欠陥が生じやすく、また、P+ の
ゲート領域314とN- 基板310上とでは結晶の性質
が異なるから、均一で高品質なN- エピタキシャル層3
20が得られず、その結果、均一で高品質なNベース3
60が得られないという問題があった。
のゲート領域314が選択的に形成されたN- 基板31
0上に形成されるから、特に、P+ のゲート領域314
上に成長したN- エピタキシャル層320にはスタッキ
ングホールト等の結晶欠陥が生じやすく、また、P+ の
ゲート領域314とN- 基板310上とでは結晶の性質
が異なるから、均一で高品質なN- エピタキシャル層3
20が得られず、その結果、均一で高品質なNベース3
60が得られないという問題があった。
【0033】また、このエピタキシャル成長は常圧で約
1100℃で行なわれるから、エピタキシャル成長時に
は、P+ のゲート領域314の不純物がN- 基板310
およびN- エピタキシャル層320内に拡散し、場合に
よっては、P+ のゲート領域314間のN- 基板310
およびN- エピタキシャル層320の導電型をNからP
に変えてしまい、もはやP+ のゲート領域314によっ
てアノード電流を制御できなくなるという問題もあっ
た。
1100℃で行なわれるから、エピタキシャル成長時に
は、P+ のゲート領域314の不純物がN- 基板310
およびN- エピタキシャル層320内に拡散し、場合に
よっては、P+ のゲート領域314間のN- 基板310
およびN- エピタキシャル層320の導電型をNからP
に変えてしまい、もはやP+ のゲート領域314によっ
てアノード電流を制御できなくなるという問題もあっ
た。
【0034】さらに、また、このように、P+ のゲート
領域314の不純物がN- エピタキシャル層320の結
晶性やアノード電流に悪影響を及ぼすから、P+ のゲー
ト領域314の不純物濃度を高くするのにも限界があ
り、その結果、最大遮断電流を一定限度以上に大きくす
ることもできなかった。
領域314の不純物がN- エピタキシャル層320の結
晶性やアノード電流に悪影響を及ぼすから、P+ のゲー
ト領域314の不純物濃度を高くするのにも限界があ
り、その結果、最大遮断電流を一定限度以上に大きくす
ることもできなかった。
【0035】図23に示した従来のGTOサイリスタ4
00においても、最大遮断電流を大きくするために、高
濃度に不純物をドーピングしたP+ のゲート領域414
を、Pベース460内に埋め込んでいる。このようにP
+ のゲート領域414をPベース460内に埋め込むに
は、まず、図21に示すように、P層416の一主面に
P+ のゲート領域414を選択的に形成し、その後、化
学気相成長法により、P層416上にPエピタキシャル
層420を形成する必要がある。
00においても、最大遮断電流を大きくするために、高
濃度に不純物をドーピングしたP+ のゲート領域414
を、Pベース460内に埋め込んでいる。このようにP
+ のゲート領域414をPベース460内に埋め込むに
は、まず、図21に示すように、P層416の一主面に
P+ のゲート領域414を選択的に形成し、その後、化
学気相成長法により、P層416上にPエピタキシャル
層420を形成する必要がある。
【0036】このPエピタキシャル層420は、P+ の
ゲート領域414が選択的に形成されたP層416上に
形成されるから、特に、P+ のゲート領域414上に成
長したPエピタキシャル層420にはスタッキングホー
ルト等の結晶欠陥が生じやすく、また、P+ のゲート領
域414とP層416とでは結晶の性質が異なるから、
均一で高品質なPエピタキシャル層420が得られず、
その結果、均一で高品質なPベース460が得られない
という問題があった。
ゲート領域414が選択的に形成されたP層416上に
形成されるから、特に、P+ のゲート領域414上に成
長したPエピタキシャル層420にはスタッキングホー
ルト等の結晶欠陥が生じやすく、また、P+ のゲート領
域414とP層416とでは結晶の性質が異なるから、
均一で高品質なPエピタキシャル層420が得られず、
その結果、均一で高品質なPベース460が得られない
という問題があった。
【0037】さらに、また、このように、P+ のゲート
領域414の不純物がPエピタキシャル層420の結晶
性に悪影響を及ぼすから、P+ のゲート領域414の不
純物濃度を高くするのにも限界があり、その結果、最大
遮断電流を一定限度以上に大きくすることもできなかっ
た。
領域414の不純物がPエピタキシャル層420の結晶
性に悪影響を及ぼすから、P+ のゲート領域414の不
純物濃度を高くするのにも限界があり、その結果、最大
遮断電流を一定限度以上に大きくすることもできなかっ
た。
【0038】図25に示した従来のゲート電極付き静電
誘導サイリスタにおいても、P+ のゲート領域514上
にゲート金属530を設けているから、ゲートの横方向
の抵抗が小さくなり、最大遮断電流を大きくできる。し
かしながら、N+ 層522を貫通し、P+ のゲート領域
514に達する溝526を設ける必要があるから、カソ
ードとなるN+ 層522が微細に分割され、高抵抗とな
ってしまうという問題があった。
誘導サイリスタにおいても、P+ のゲート領域514上
にゲート金属530を設けているから、ゲートの横方向
の抵抗が小さくなり、最大遮断電流を大きくできる。し
かしながら、N+ 層522を貫通し、P+ のゲート領域
514に達する溝526を設ける必要があるから、カソ
ードとなるN+ 層522が微細に分割され、高抵抗とな
ってしまうという問題があった。
【0039】また、この溝526を形成するにはアンダ
ーエッチングの少ないドライエッチング法を用いるのが
好ましい。しかしながら、この溝526は、N+ 層52
2を貫通しP+ のゲート領域514に達するように深く
形成する必要がある一方、ドライエッチング法はエッチ
ング速度が小さいから、溝526を形成するのに時間が
かかりすぎるという問題があった。
ーエッチングの少ないドライエッチング法を用いるのが
好ましい。しかしながら、この溝526は、N+ 層52
2を貫通しP+ のゲート領域514に達するように深く
形成する必要がある一方、ドライエッチング法はエッチ
ング速度が小さいから、溝526を形成するのに時間が
かかりすぎるという問題があった。
【0040】さらに、ゲート金属530を、このような
アスペクト比の大きい溝526の底面に露出するP+ の
ゲート領域514上に形成することも困難であった。
アスペクト比の大きい溝526の底面に露出するP+ の
ゲート領域514上に形成することも困難であった。
【0041】また、図27に示した従来のゲート電極付
きGTOサイリスタにおいても、P + のゲート領域61
4上にゲート金属630を設けているから、ゲートの横
方向の抵抗が小さくなり、最大遮断電流を大きくでき
る。しかしながら、N層622を貫通し、P+ のゲート
領域614に達する溝626を設ける必要があるから、
NエミッタとなるN層622が微細に分割され、高抵抗
となってしまうという問題があった。
きGTOサイリスタにおいても、P + のゲート領域61
4上にゲート金属630を設けているから、ゲートの横
方向の抵抗が小さくなり、最大遮断電流を大きくでき
る。しかしながら、N層622を貫通し、P+ のゲート
領域614に達する溝626を設ける必要があるから、
NエミッタとなるN層622が微細に分割され、高抵抗
となってしまうという問題があった。
【0042】また、この溝626を形成するにはアンダ
ーエッチングの少ないドライエッチング法を用いるのが
好ましいが、N層622を貫通しP+ のゲート領域61
4に達するような深い溝626を形成するには、エッチ
ング速度の小さいドライエッチング法では時間がかかり
すぎるという問題があった。
ーエッチングの少ないドライエッチング法を用いるのが
好ましいが、N層622を貫通しP+ のゲート領域61
4に達するような深い溝626を形成するには、エッチ
ング速度の小さいドライエッチング法では時間がかかり
すぎるという問題があった。
【0043】さらに、ゲート金属630を、このような
アスペクト比の大きい溝626の底面に露出するP+ の
ゲート領域614上に形成することも困難であった。
アスペクト比の大きい溝626の底面に露出するP+ の
ゲート領域614上に形成することも困難であった。
【0044】
【課題を解決するための手段および作用】本発明によれ
ば、一導電型の第1および第2の半導体基板を準備する
工程と、前記第1の半導体基板の一主面に、不純物をド
ーピングした半導体からなるゲート領域を、前記ゲート
領域間に前記第1の半導体基板の前記一主面を露出し
て、選択的に形成する工程と、前記ゲート領域上に良導
体からなるゲート電極を設ける工程と、前記第2の半導
体基板の一主面に前記ゲート電極を収容可能な第1の凹
部と、前記ゲート領域間に露出する前記第1の半導体基
板の前記一主面と当接可能な凸部とを設ける工程と、前
記ゲート領域間に露出する前記第1の半導体基板の前記
一主面と、前記第2の半導体基板の前記凸部とを接触さ
せる工程と、を有することを特徴とする半導体装置の製
造方法が得られる。
ば、一導電型の第1および第2の半導体基板を準備する
工程と、前記第1の半導体基板の一主面に、不純物をド
ーピングした半導体からなるゲート領域を、前記ゲート
領域間に前記第1の半導体基板の前記一主面を露出し
て、選択的に形成する工程と、前記ゲート領域上に良導
体からなるゲート電極を設ける工程と、前記第2の半導
体基板の一主面に前記ゲート電極を収容可能な第1の凹
部と、前記ゲート領域間に露出する前記第1の半導体基
板の前記一主面と当接可能な凸部とを設ける工程と、前
記ゲート領域間に露出する前記第1の半導体基板の前記
一主面と、前記第2の半導体基板の前記凸部とを接触さ
せる工程と、を有することを特徴とする半導体装置の製
造方法が得られる。
【0045】本発明においては、一導電型の第1の半導
体基板の一主面に、不純物をドーピングした半導体から
なるゲート領域を、ゲート領域間に第1の半導体基板の
一主面を露出して、選択的に形成するとともに、一導電
型の第2の半導体基板の一主面に、ゲート領域間に露出
する第1の半導体基板の一主面と当接可能な凸部を設
け、その後、ゲート領域間に露出する第1の半導体基板
の一主面と、第2の半導体基板の凸部とを接触させてい
る。
体基板の一主面に、不純物をドーピングした半導体から
なるゲート領域を、ゲート領域間に第1の半導体基板の
一主面を露出して、選択的に形成するとともに、一導電
型の第2の半導体基板の一主面に、ゲート領域間に露出
する第1の半導体基板の一主面と当接可能な凸部を設
け、その後、ゲート領域間に露出する第1の半導体基板
の一主面と、第2の半導体基板の凸部とを接触させてい
る。
【0046】このように、本発明においては、ゲート領
域が埋め込まれるベース領域は、エピタキシャル成長を
行なうことなく、第1の半導体基板および第2の半導体
基板の接触によって形成されるから、高品質な結晶性を
有するベース領域を得ることができるとともに、ゲート
領域間のベース領域の導電型が変わってしまうこともな
くなる。従って、ゲート領域によるアノード電流の制御
が不可能となることもなくなる。また、ゲート領域の高
濃度のドーピングも可能となる。
域が埋め込まれるベース領域は、エピタキシャル成長を
行なうことなく、第1の半導体基板および第2の半導体
基板の接触によって形成されるから、高品質な結晶性を
有するベース領域を得ることができるとともに、ゲート
領域間のベース領域の導電型が変わってしまうこともな
くなる。従って、ゲート領域によるアノード電流の制御
が不可能となることもなくなる。また、ゲート領域の高
濃度のドーピングも可能となる。
【0047】エピタキシャル成長には1100℃以上の
高温が必要とされ、不純物が非常に拡散し易いのに対し
て、半導体基板同士を接触させる場合には、不純物がほ
とんど拡散することがない。
高温が必要とされ、不純物が非常に拡散し易いのに対し
て、半導体基板同士を接触させる場合には、不純物がほ
とんど拡散することがない。
【0048】また、本発明によれば、一導電型の第1お
よび第2の半導体基板を準備する工程と、前記第1の半
導体基板の一主面に、不純物をドーピングした半導体か
らなるゲート領域を、前記ゲート領域間に前記第1の半
導体基板の前記一主面を露出して、選択的に形成する工
程と、前記ゲート領域上に良導体からなるゲート電極を
設ける工程と、前記第2の半導体基板の一主面に前記ゲ
ート電極を収容可能な第1の凹部と、前記ゲート領域間
に露出する前記第1の半導体基板の前記一主面と当接可
能な凸部とを設ける工程と、前記ゲート領域間に露出す
る前記第1の半導体基板の前記一主面と、前記第2の半
導体基板の前記凸部とを接触させて加熱することによ
り、前記ゲート領域間に露出する前記第1の半導体基板
の前記一主面と、前記第2の半導体基板の前記凸部とを
接合する工程と、を有することを特徴とする半導体装置
の製造方法が得られる。
よび第2の半導体基板を準備する工程と、前記第1の半
導体基板の一主面に、不純物をドーピングした半導体か
らなるゲート領域を、前記ゲート領域間に前記第1の半
導体基板の前記一主面を露出して、選択的に形成する工
程と、前記ゲート領域上に良導体からなるゲート電極を
設ける工程と、前記第2の半導体基板の一主面に前記ゲ
ート電極を収容可能な第1の凹部と、前記ゲート領域間
に露出する前記第1の半導体基板の前記一主面と当接可
能な凸部とを設ける工程と、前記ゲート領域間に露出す
る前記第1の半導体基板の前記一主面と、前記第2の半
導体基板の前記凸部とを接触させて加熱することによ
り、前記ゲート領域間に露出する前記第1の半導体基板
の前記一主面と、前記第2の半導体基板の前記凸部とを
接合する工程と、を有することを特徴とする半導体装置
の製造方法が得られる。
【0049】この製造方法においては、一導電型の第1
の半導体基板の一主面に、不純物をドーピングした半導
体からなるゲート領域を、ゲート領域間に第1の半導体
基板の一主面を露出して、選択的に形成するとともに、
一導電型の第2の半導体基板の一主面に、ゲート領域間
に露出する第1の半導体基板の一主面と当接可能な凸部
を設け、その後、ゲート領域間に露出する第1の半導体
基板の一主面と、第2の半導体基板の凸部とを接触させ
て加熱することにより、ゲート領域間に露出する第1の
半導体基板の一主面と、第2の半導体基板の凸部とを接
合している。
の半導体基板の一主面に、不純物をドーピングした半導
体からなるゲート領域を、ゲート領域間に第1の半導体
基板の一主面を露出して、選択的に形成するとともに、
一導電型の第2の半導体基板の一主面に、ゲート領域間
に露出する第1の半導体基板の一主面と当接可能な凸部
を設け、その後、ゲート領域間に露出する第1の半導体
基板の一主面と、第2の半導体基板の凸部とを接触させ
て加熱することにより、ゲート領域間に露出する第1の
半導体基板の一主面と、第2の半導体基板の凸部とを接
合している。
【0050】このように、本製造方法においては、ゲー
ト領域が埋め込まれるベース領域は、エピタキシャル成
長を行なうことなく、第1の半導体基板および第2の半
導体基板の接合によって形成されるから、均一で高品質
な結晶性を有するベース領域を得ることができるととも
に、ゲート領域間のベース領域の導電型が変わってしま
うこともなくなる。従って、ゲート領域によるアノード
電流の制御が不可能となることもなくなる。また、ゲー
ト領域の高濃度のドーピングも可能となる。
ト領域が埋め込まれるベース領域は、エピタキシャル成
長を行なうことなく、第1の半導体基板および第2の半
導体基板の接合によって形成されるから、均一で高品質
な結晶性を有するベース領域を得ることができるととも
に、ゲート領域間のベース領域の導電型が変わってしま
うこともなくなる。従って、ゲート領域によるアノード
電流の制御が不可能となることもなくなる。また、ゲー
ト領域の高濃度のドーピングも可能となる。
【0051】エピタキシャル成長には1100℃以上の
高温が必要とされ、不純物が非常に拡散し易いのに対し
て、半導体基板同士を接合させる場合には、200〜3
00℃以上に加熱すれば接合可能であり、不純物がほと
んど拡散することがない。なお、この接合は圧力を加え
なくても行なうことができるが、圧力を加えた状態で接
合すればより低温で接合することができる。
高温が必要とされ、不純物が非常に拡散し易いのに対し
て、半導体基板同士を接合させる場合には、200〜3
00℃以上に加熱すれば接合可能であり、不純物がほと
んど拡散することがない。なお、この接合は圧力を加え
なくても行なうことができるが、圧力を加えた状態で接
合すればより低温で接合することができる。
【0052】また、本発明においては、一導電型の第1
の半導体基板の一主面に、ゲート領域を選択的に形成
し、ゲート領域上に良導体からなるゲート電極を設ける
とともに、一導電型の第2の半導体基板の一主面にゲー
ト電極を収容可能な第1の凹部と、ゲート領域間に露出
する第1の半導体基板の一主面と当接可能な凸部とを設
け、その後、ゲート領域間に露出する第1の半導体基板
の一主面と、第2の半導体基板の凸部とを接触または接
合している。
の半導体基板の一主面に、ゲート領域を選択的に形成
し、ゲート領域上に良導体からなるゲート電極を設ける
とともに、一導電型の第2の半導体基板の一主面にゲー
ト電極を収容可能な第1の凹部と、ゲート領域間に露出
する第1の半導体基板の一主面と当接可能な凸部とを設
け、その後、ゲート領域間に露出する第1の半導体基板
の一主面と、第2の半導体基板の凸部とを接触または接
合している。
【0053】このように、本発明においては、ゲート領
域上に金属等の良導体からなるゲート電極を設けている
から、ゲート横方向の抵抗が小さくなり、最大遮断電流
を大きくできる。また、ゲート電極は、第2の半導体基
板の一主面に設けられた第1の凹部内に収容されるか
ら、ゲート電極を収容するのに、第2の半導体基板の一
主面とは反対側の主面から深い溝を掘り込む必要もなく
なる。従って、カソードが微細に分割されて高抵抗とな
ることもない。また、第2の半導体基板の一主面に設け
られる第1の凹部は、ゲート電極を収容できればよいか
ら、深く形成する必要もなくなり、その結果、例えエッ
チング速度の小さいドライエッチング法によって第1の
凹部を形成しても、その形成に時間がかかりすぎるとい
うこともなくなる。さらに、ゲート電極は、第2の半導
体基板の一主面に形成された第1の凹部内に収容される
から、アスペクト比の大きい溝内にゲート電極を形成す
る必要もなくなる。
域上に金属等の良導体からなるゲート電極を設けている
から、ゲート横方向の抵抗が小さくなり、最大遮断電流
を大きくできる。また、ゲート電極は、第2の半導体基
板の一主面に設けられた第1の凹部内に収容されるか
ら、ゲート電極を収容するのに、第2の半導体基板の一
主面とは反対側の主面から深い溝を掘り込む必要もなく
なる。従って、カソードが微細に分割されて高抵抗とな
ることもない。また、第2の半導体基板の一主面に設け
られる第1の凹部は、ゲート電極を収容できればよいか
ら、深く形成する必要もなくなり、その結果、例えエッ
チング速度の小さいドライエッチング法によって第1の
凹部を形成しても、その形成に時間がかかりすぎるとい
うこともなくなる。さらに、ゲート電極は、第2の半導
体基板の一主面に形成された第1の凹部内に収容される
から、アスペクト比の大きい溝内にゲート電極を形成す
る必要もなくなる。
【0054】なお、ゲート領域間に露出する第1の半導
体基板の一主面と、第2の半導体基板の凸部とを接触ま
たは接合する前に、ゲート領域間に露出する第1の半導
体基板の一主面および第2の半導体基板の凸部であって
第1の半導体基板の一主面と接合される部分の少なくと
も一方に、第1の半導体基板の一主面に設ける場合には
第1の半導体基板よりも高不純物濃度であり、第2の半
導体基板の凸部に設ける場合には第2の半導体基板より
も高不純物濃度である一導電型の高濃度半導体領域を設
けてもよい。
体基板の一主面と、第2の半導体基板の凸部とを接触ま
たは接合する前に、ゲート領域間に露出する第1の半導
体基板の一主面および第2の半導体基板の凸部であって
第1の半導体基板の一主面と接合される部分の少なくと
も一方に、第1の半導体基板の一主面に設ける場合には
第1の半導体基板よりも高不純物濃度であり、第2の半
導体基板の凸部に設ける場合には第2の半導体基板より
も高不純物濃度である一導電型の高濃度半導体領域を設
けてもよい。
【0055】このような高濃度半導体領域を設けること
によって、ゲート領域間に露出する第1の半導体基板の
一主面と、第2の半導体基板の凸部との電気的な接続を
良好にすることができる。なお、この高不純物濃度の半
導体領域の深さは、接合面において良好な電気的な接続
が確保できる深さであればよく、極力薄い方がよい。好
ましくは10〜100,000Å、さらに好ましくは1
0〜10,000Åの範囲がよい。深すぎる場合には不
純物によりキャリアが散乱され過ぎてアノード電流が流
れにくくなり、また、本発明を静電誘導サイリスタに適
用した場合にはゲート領域から空乏層が広がりにくくな
り、アノード電流の制御が困難となってしまうからであ
る。
によって、ゲート領域間に露出する第1の半導体基板の
一主面と、第2の半導体基板の凸部との電気的な接続を
良好にすることができる。なお、この高不純物濃度の半
導体領域の深さは、接合面において良好な電気的な接続
が確保できる深さであればよく、極力薄い方がよい。好
ましくは10〜100,000Å、さらに好ましくは1
0〜10,000Åの範囲がよい。深すぎる場合には不
純物によりキャリアが散乱され過ぎてアノード電流が流
れにくくなり、また、本発明を静電誘導サイリスタに適
用した場合にはゲート領域から空乏層が広がりにくくな
り、アノード電流の制御が困難となってしまうからであ
る。
【0056】また、本発明においては、第1の半導体基
板の一主面に第1の凹部を設け、第2の半導体基板の一
主面にも第2の凹部を設けてもよく、このように第1の
凹部および第2の凹部を第1の半導体基板の一主面およ
び第2の半導体基板の一主面にそれぞれ設けることによ
り、ゲート電極は第1の凹部および第2の凹部の両方に
よって収容すればよくなる。従って、ゲート電極を第1
の凹部のみによって収容する場合に比べて凹部の加工の
アスペクト比はより小さくなり、凹部の形成がより容易
となる。
板の一主面に第1の凹部を設け、第2の半導体基板の一
主面にも第2の凹部を設けてもよく、このように第1の
凹部および第2の凹部を第1の半導体基板の一主面およ
び第2の半導体基板の一主面にそれぞれ設けることによ
り、ゲート電極は第1の凹部および第2の凹部の両方に
よって収容すればよくなる。従って、ゲート電極を第1
の凹部のみによって収容する場合に比べて凹部の加工の
アスペクト比はより小さくなり、凹部の形成がより容易
となる。
【0057】また、本発明によれば、一導電型の第1お
よび第2の半導体基板を準備する工程と、前記第1の半
導体基板の一主面に、ゲート電極を収容可能な凹部を設
ける工程と、前記凹部の少なくとも底面に、不純物をド
ーピングした半導体からなるゲート領域を、前記ゲート
領域間に前記第1の半導体基板の前記一主面を露出して
選択的に設ける工程と、前記ゲート領域上に良導体から
なる前記ゲート電極を前記凹部内に収容して設ける工程
と、前記ゲート領域間に露出する前記第1の半導体基板
の前記一主面と前記第2の半導体基板の一主面とを接触
させる工程と、を有することを特徴とする半導体装置の
製造方法が得られる。
よび第2の半導体基板を準備する工程と、前記第1の半
導体基板の一主面に、ゲート電極を収容可能な凹部を設
ける工程と、前記凹部の少なくとも底面に、不純物をド
ーピングした半導体からなるゲート領域を、前記ゲート
領域間に前記第1の半導体基板の前記一主面を露出して
選択的に設ける工程と、前記ゲート領域上に良導体から
なる前記ゲート電極を前記凹部内に収容して設ける工程
と、前記ゲート領域間に露出する前記第1の半導体基板
の前記一主面と前記第2の半導体基板の一主面とを接触
させる工程と、を有することを特徴とする半導体装置の
製造方法が得られる。
【0058】さらに、本発明によれば、一導電型の第1
および第2の半導体基板を準備する工程と、前記第1の
半導体基板の一主面に、ゲート電極を収容可能な凹部を
設ける工程と、前記凹部の少なくとも底面に、不純物を
ドーピングした半導体からなるゲート領域を、前記ゲー
ト領域間に前記第1の半導体基板の前記一主面を露出し
て選択的に設ける工程と、前記ゲート領域上に良導体か
らなる前記ゲート電極を前記凹部内に収容して設ける工
程と、前記ゲート領域間に露出する前記第1の半導体基
板の前記一主面と前記第2の半導体基板の一主面とを接
触させて加熱することにより、前記ゲート電極間に露出
する前記第1の半導体基板の前記一主面と、前記第2の
半導体基板の前記一主面とを接合する工程と、を有する
ことを特徴とする半導体装置の製造方法が得られる。
および第2の半導体基板を準備する工程と、前記第1の
半導体基板の一主面に、ゲート電極を収容可能な凹部を
設ける工程と、前記凹部の少なくとも底面に、不純物を
ドーピングした半導体からなるゲート領域を、前記ゲー
ト領域間に前記第1の半導体基板の前記一主面を露出し
て選択的に設ける工程と、前記ゲート領域上に良導体か
らなる前記ゲート電極を前記凹部内に収容して設ける工
程と、前記ゲート領域間に露出する前記第1の半導体基
板の前記一主面と前記第2の半導体基板の一主面とを接
触させて加熱することにより、前記ゲート電極間に露出
する前記第1の半導体基板の前記一主面と、前記第2の
半導体基板の前記一主面とを接合する工程と、を有する
ことを特徴とする半導体装置の製造方法が得られる。
【0059】このように、一導電型の第1の半導体基板
の一主面に、凹部を設け、この凹部の少なくとも底面
に、不純物をドーピングした半導体からなるゲート領域
を、ゲート領域間に第1の半導体基板の一主面を露出し
て選択的に設け、ゲート領域間に露出する第1の半導体
基板の一主面と一導電型の第2の半導体基板の一主面と
を接触または接合させているから、ゲート領域が埋め込
まれるベース領域は、エピタキシャル成長を行なうこと
なく、第1の半導体基板および第2の半導体基板の接合
によって形成されるから、均一で高品質な結晶性を有す
るベース領域を得ることができるとともに、ゲート領域
間のベース領域の導電型が変わってしまうこともなくな
る。従って、ゲート領域によるアノード電流の制御が不
可能となることもなくなる。また、ゲート領域の高濃度
のドーピングも可能となる。
の一主面に、凹部を設け、この凹部の少なくとも底面
に、不純物をドーピングした半導体からなるゲート領域
を、ゲート領域間に第1の半導体基板の一主面を露出し
て選択的に設け、ゲート領域間に露出する第1の半導体
基板の一主面と一導電型の第2の半導体基板の一主面と
を接触または接合させているから、ゲート領域が埋め込
まれるベース領域は、エピタキシャル成長を行なうこと
なく、第1の半導体基板および第2の半導体基板の接合
によって形成されるから、均一で高品質な結晶性を有す
るベース領域を得ることができるとともに、ゲート領域
間のベース領域の導電型が変わってしまうこともなくな
る。従って、ゲート領域によるアノード電流の制御が不
可能となることもなくなる。また、ゲート領域の高濃度
のドーピングも可能となる。
【0060】エピタキシャル成長には1100℃以上の
高温が必要とされ、不純物が非常に拡散し易いのに対し
て、半導体基板同士を接合させる場合には、200〜3
00℃以上に加熱すれば接合可能であり、不純物がほと
んど拡散することがない。
高温が必要とされ、不純物が非常に拡散し易いのに対し
て、半導体基板同士を接合させる場合には、200〜3
00℃以上に加熱すれば接合可能であり、不純物がほと
んど拡散することがない。
【0061】また、このように、本発明においては、第
1の半導体基板の一主面に、ゲート電極を収容可能な凹
部を設け、凹部の少なくとも底面に、不純物をドーピン
グした半導体からなるゲート領域を、ゲート領域間に第
1の半導体基板の一主面を露出して選択的に設け、ゲー
ト領域上に良導体からなるゲート電極を凹部内に収容し
て設け、ゲート領域間に露出する第1の半導体基板の一
主面と第2の半導体基板の一主面とを接触または接合さ
せている。
1の半導体基板の一主面に、ゲート電極を収容可能な凹
部を設け、凹部の少なくとも底面に、不純物をドーピン
グした半導体からなるゲート領域を、ゲート領域間に第
1の半導体基板の一主面を露出して選択的に設け、ゲー
ト領域上に良導体からなるゲート電極を凹部内に収容し
て設け、ゲート領域間に露出する第1の半導体基板の一
主面と第2の半導体基板の一主面とを接触または接合さ
せている。
【0062】従って、ゲート領域上に金属等の良導体か
らなるゲート電極が設けられることになり、ゲート横方
向の抵抗が小さくなり、最大遮断電流を大きくできる。
また、ゲート電極は、第1の半導体基板の一主面に設け
られた凹部内に収容されるから、ゲート電極を収容する
のに、第2の半導体基板の一主面とは反対側の主面から
深い溝を掘り込む必要もなくなる。従って、カソードが
微細に分割されて高抵抗となることもない。また、第1
の半導体基板の一主面に設けられる凹部は、ゲート電極
を収容できればよいから、深く形成する必要もなくな
り、その結果、例えエッチング速度の小さいドライエッ
チング法によって凹部を形成しても、その形成に時間が
かかりすぎるということもなくなる。さらに、ゲート電
極は、第1の半導体基板の一主面に設けられた凹部に収
容されているから、ゲート領域間に露出する第1の半導
体基板の一主面と接触または接合される第2の半導体基
板の一主面には、もはや凹部を設ける必要もなくなり、
第2の半導体基板の一主面は平面状であってもよくな
る。従って、ゲート領域間に露出する第1の半導体基板
の一主面と第2の半導体基板の一主面とを接触または接
合させる場合に特別な目合わせを行なう必要がなくな
る。
らなるゲート電極が設けられることになり、ゲート横方
向の抵抗が小さくなり、最大遮断電流を大きくできる。
また、ゲート電極は、第1の半導体基板の一主面に設け
られた凹部内に収容されるから、ゲート電極を収容する
のに、第2の半導体基板の一主面とは反対側の主面から
深い溝を掘り込む必要もなくなる。従って、カソードが
微細に分割されて高抵抗となることもない。また、第1
の半導体基板の一主面に設けられる凹部は、ゲート電極
を収容できればよいから、深く形成する必要もなくな
り、その結果、例えエッチング速度の小さいドライエッ
チング法によって凹部を形成しても、その形成に時間が
かかりすぎるということもなくなる。さらに、ゲート電
極は、第1の半導体基板の一主面に設けられた凹部に収
容されているから、ゲート領域間に露出する第1の半導
体基板の一主面と接触または接合される第2の半導体基
板の一主面には、もはや凹部を設ける必要もなくなり、
第2の半導体基板の一主面は平面状であってもよくな
る。従って、ゲート領域間に露出する第1の半導体基板
の一主面と第2の半導体基板の一主面とを接触または接
合させる場合に特別な目合わせを行なう必要がなくな
る。
【0063】また、この場合においても、ゲート領域間
に露出する第1の半導体基板の一主面と、第2の半導体
基板の一主面とを接触または接合する工程の前に、ゲー
ト領域間に露出する第1の半導体基板の一主面および第
2の半導体基板の一主面であって第1の半導体基板の一
主面と接触または接合される部分の少なくとも一方に、
第1の半導体基板の一主面に設ける場合には第1の半導
体基板よりも高不純物濃度であり、第2の半導体基板の
一主面に設ける場合には第2の半導体基板よりも高不純
物濃度である一導電型の高濃度半導体領域を設けること
により、ゲート領域間に露出する第1の半導体基板の一
主面と、第2の半導体基板の一主面との電気的な接続を
良好にすることができる。
に露出する第1の半導体基板の一主面と、第2の半導体
基板の一主面とを接触または接合する工程の前に、ゲー
ト領域間に露出する第1の半導体基板の一主面および第
2の半導体基板の一主面であって第1の半導体基板の一
主面と接触または接合される部分の少なくとも一方に、
第1の半導体基板の一主面に設ける場合には第1の半導
体基板よりも高不純物濃度であり、第2の半導体基板の
一主面に設ける場合には第2の半導体基板よりも高不純
物濃度である一導電型の高濃度半導体領域を設けること
により、ゲート領域間に露出する第1の半導体基板の一
主面と、第2の半導体基板の一主面との電気的な接続を
良好にすることができる。
【0064】また、本発明によれば、一導電型の第1お
よび第2の半導体基板を準備する工程と、前記第1の半
導体基板の一主面に、他の導電型の半導体からなるゲー
ト領域を、前記ゲート領域間に前記第1の半導体基板の
前記一主面を露出して、選択的に形成する工程と、前記
ゲート領域間に露出する前記第1の半導体基板の前記一
主面および前記第2の半導体基板の前記一主面であって
前記第1の半導体基板の前記一主面と接触または接合さ
れる部分の少なくとも一方に、前記第1の半導体基板の
前記一主面に設ける場合には前記第1の半導体基板より
も高不純物濃度であり、前記第2の半導体基板の前記一
主面に設ける場合には前記第2の半導体基板よりも高不
純物濃度である前記一導電型の高濃度半導体領域を設け
る工程と、前記ゲート領域間に露出する前記第1の半導
体基板の前記一主面と前記第2の半導体基板の一主面と
を接合する工程と、アノード電極およびカソード電極の
一方を前記第1の半導体基板の前記一主面とは反対側の
他の主面と電気的に接続して設ける工程と、前記アノー
ド電極および前記カソード電極の他方を前記第2の半導
体基板の前記一主面とは反対側の他の主面と電気的に接
続して設ける工程と、を有することを特徴とする半導体
装置の製造方法が得られる。
よび第2の半導体基板を準備する工程と、前記第1の半
導体基板の一主面に、他の導電型の半導体からなるゲー
ト領域を、前記ゲート領域間に前記第1の半導体基板の
前記一主面を露出して、選択的に形成する工程と、前記
ゲート領域間に露出する前記第1の半導体基板の前記一
主面および前記第2の半導体基板の前記一主面であって
前記第1の半導体基板の前記一主面と接触または接合さ
れる部分の少なくとも一方に、前記第1の半導体基板の
前記一主面に設ける場合には前記第1の半導体基板より
も高不純物濃度であり、前記第2の半導体基板の前記一
主面に設ける場合には前記第2の半導体基板よりも高不
純物濃度である前記一導電型の高濃度半導体領域を設け
る工程と、前記ゲート領域間に露出する前記第1の半導
体基板の前記一主面と前記第2の半導体基板の一主面と
を接合する工程と、アノード電極およびカソード電極の
一方を前記第1の半導体基板の前記一主面とは反対側の
他の主面と電気的に接続して設ける工程と、前記アノー
ド電極および前記カソード電極の他方を前記第2の半導
体基板の前記一主面とは反対側の他の主面と電気的に接
続して設ける工程と、を有することを特徴とする半導体
装置の製造方法が得られる。
【0065】このように、本発明は、静電誘導トランジ
スタの製造方法に適用でき、ゲート領域が埋め込まれる
ベース領域は、エピタキシャル成長を行なうことなく、
第1の半導体基板および第2の半導体基板の接合によっ
て形成されるから、均一で高品質な結晶性を有するベー
ス領域を得ることができるとともに、ゲート領域間のベ
ース領域の導電型が変わってしまうこともなくなる。従
って、ゲート領域によるアノード電流の制御が不可能と
なることもなくなる。また、ゲート領域の高濃度のドー
ピングも可能となる。
スタの製造方法に適用でき、ゲート領域が埋め込まれる
ベース領域は、エピタキシャル成長を行なうことなく、
第1の半導体基板および第2の半導体基板の接合によっ
て形成されるから、均一で高品質な結晶性を有するベー
ス領域を得ることができるとともに、ゲート領域間のベ
ース領域の導電型が変わってしまうこともなくなる。従
って、ゲート領域によるアノード電流の制御が不可能と
なることもなくなる。また、ゲート領域の高濃度のドー
ピングも可能となる。
【0066】
【0067】
【0068】また、本発明によれば、一導電型の第1お
よび第2の半導体基板を準備する工程と、前記第1の半
導体基板の一主面に、他の導電型の半導体からなるゲー
ト領域を、前記ゲート領域間に前記第1の半導体基板の
前記一主面を露出して、選択的に形成する工程と、前記
ゲート領域上に良導体からなるゲート電極を設ける工程
と、前記第2の半導体基板の一主面に前記ゲート電極を
収容可能な凹部と、前記ゲート領域間に露出する前記第
1の半導体基板の前記一主面と当接可能な凸部とを設け
る工程と、前記ゲート領域間に露出する前記第1の半導
体基板の前記一主面と、前記第2の半導体基板の前記凸
部とを接合する工程と、アノード電極およびカソード電
極の一方を前記第1の半導体基板の前記一主面とは反対
側の他の主面と電気的に接続して設ける工程と、前記ア
ノード電極および前記カソード電極の他方を前記第2の
半導体基板の前記一主面とは反対側の他の主面と電気的
に接続して設ける工程と、を有することを特徴とする半
導体装置の製造方法が得られる。
よび第2の半導体基板を準備する工程と、前記第1の半
導体基板の一主面に、他の導電型の半導体からなるゲー
ト領域を、前記ゲート領域間に前記第1の半導体基板の
前記一主面を露出して、選択的に形成する工程と、前記
ゲート領域上に良導体からなるゲート電極を設ける工程
と、前記第2の半導体基板の一主面に前記ゲート電極を
収容可能な凹部と、前記ゲート領域間に露出する前記第
1の半導体基板の前記一主面と当接可能な凸部とを設け
る工程と、前記ゲート領域間に露出する前記第1の半導
体基板の前記一主面と、前記第2の半導体基板の前記凸
部とを接合する工程と、アノード電極およびカソード電
極の一方を前記第1の半導体基板の前記一主面とは反対
側の他の主面と電気的に接続して設ける工程と、前記ア
ノード電極および前記カソード電極の他方を前記第2の
半導体基板の前記一主面とは反対側の他の主面と電気的
に接続して設ける工程と、を有することを特徴とする半
導体装置の製造方法が得られる。
【0069】この製造方法は、静電誘導トランジスタに
適用でき、この場合においても、ゲート領域が埋め込ま
れるベース領域は第1の半導体基板および第2の半導体
基板の接合によって形成されるから、均一で高品質な結
晶性を有するベース領域を得ることができるとともに、
ゲート領域間のベース領域の導電型が変わってしまいア
ノード電流の制御が不可能となることもなくなる。ま
た、ゲート領域の高濃度のドーピングも可能となる。さ
らに、ゲート横方向の抵抗が小さくなって最大遮断電流
を大きくできるとともに、このようにゲート電極を設け
てもカソードが微細に分割されて高抵抗となることがな
い。また、第2の半導体基板の一主面に設けられる凹部
はゲート電極を収容可能であればよいから、その形成に
時間がかかりすぎることもない。さらに、ゲート電極が
第2の半導体基板の一主面に形成される凹部内に収容さ
れるから、アスペクト比の大きい溝内にゲート電極を形
成する必要もなくなる。
適用でき、この場合においても、ゲート領域が埋め込ま
れるベース領域は第1の半導体基板および第2の半導体
基板の接合によって形成されるから、均一で高品質な結
晶性を有するベース領域を得ることができるとともに、
ゲート領域間のベース領域の導電型が変わってしまいア
ノード電流の制御が不可能となることもなくなる。ま
た、ゲート領域の高濃度のドーピングも可能となる。さ
らに、ゲート横方向の抵抗が小さくなって最大遮断電流
を大きくできるとともに、このようにゲート電極を設け
てもカソードが微細に分割されて高抵抗となることがな
い。また、第2の半導体基板の一主面に設けられる凹部
はゲート電極を収容可能であればよいから、その形成に
時間がかかりすぎることもない。さらに、ゲート電極が
第2の半導体基板の一主面に形成される凹部内に収容さ
れるから、アスペクト比の大きい溝内にゲート電極を形
成する必要もなくなる。
【0070】また、本発明によれば、一導電型の第1お
よび第2の半導体基板を準備する工程と、前記第1の半
導体基板の一主面に、ゲート電極を収容可能な凹部を設
ける工程と、前記凹部の少なくとも底面に、他の導電型
の半導体からなるゲート領域を、前記ゲート領域間に前
記第1の半導体基板の前記一主面を露出して、選択的に
形成する工程と、前記ゲート領域上に良導体からなるゲ
ート電極を前記凹部内に収容して設ける工程と、前記ゲ
ート領域間に露出する前記第1の半導体基板の前記一主
面と、前記第2の半導体基板の前記一主面とを接合する
工程と、アノード電極およびカソード電極の一方を前記
第1の半導体基板の前記一主面とは反対側の他の主面と
電気的に接続して設ける工程と、前記アノード電極およ
び前記カソード電極の他方を前記第2の半導体基板の前
記一主面とは反対側の他の主面と電気的に接続して設け
る工程と、を有することを特徴とする半導体装置の製造
方法が得られる。
よび第2の半導体基板を準備する工程と、前記第1の半
導体基板の一主面に、ゲート電極を収容可能な凹部を設
ける工程と、前記凹部の少なくとも底面に、他の導電型
の半導体からなるゲート領域を、前記ゲート領域間に前
記第1の半導体基板の前記一主面を露出して、選択的に
形成する工程と、前記ゲート領域上に良導体からなるゲ
ート電極を前記凹部内に収容して設ける工程と、前記ゲ
ート領域間に露出する前記第1の半導体基板の前記一主
面と、前記第2の半導体基板の前記一主面とを接合する
工程と、アノード電極およびカソード電極の一方を前記
第1の半導体基板の前記一主面とは反対側の他の主面と
電気的に接続して設ける工程と、前記アノード電極およ
び前記カソード電極の他方を前記第2の半導体基板の前
記一主面とは反対側の他の主面と電気的に接続して設け
る工程と、を有することを特徴とする半導体装置の製造
方法が得られる。
【0071】この製造方法も、静電誘導トランジスタに
適用でき、この場合においても、ゲート領域が埋め込ま
れるベース領域は第1の半導体基板および第2の半導体
基板の接合によって形成されるから、均一で高品質な結
晶性を有するベース領域を得ることができるとともに、
ゲート領域間のベース領域の導電型が変わってしまいア
ノード電流の制御が不可能となることもなくなる。ま
た、ゲート領域の高濃度のドーピングも可能となる。さ
らに、ゲート横方向の抵抗が小さくなって最大遮断電流
を大きくできるとともに、このようにゲート電極を設け
てもカソードが微細に分割されて高抵抗となることがな
い。また、第1の半導体基板の一主面に設けられる凹部
はゲート電極を収容可能であればよいから、その形成に
時間がかかりすぎることもない。さらに、ゲート電極
は、第1の半導体基板の一主面に設けられた凹部に収容
されているから、ゲート領域間に露出する第1の半導体
基板の一主面と接合される第2の半導体基板の一主面に
は、もはや凹部を設ける必要もなくなり、第2の半導体
基板の一主面は平面状であってもよくなる。従って、ゲ
ート領域間に露出する第1の半導体基板の一主面と第2
の半導体基板の一主面とを接合させる場合に特別な目合
わせを行なう必要がなくなる。
適用でき、この場合においても、ゲート領域が埋め込ま
れるベース領域は第1の半導体基板および第2の半導体
基板の接合によって形成されるから、均一で高品質な結
晶性を有するベース領域を得ることができるとともに、
ゲート領域間のベース領域の導電型が変わってしまいア
ノード電流の制御が不可能となることもなくなる。ま
た、ゲート領域の高濃度のドーピングも可能となる。さ
らに、ゲート横方向の抵抗が小さくなって最大遮断電流
を大きくできるとともに、このようにゲート電極を設け
てもカソードが微細に分割されて高抵抗となることがな
い。また、第1の半導体基板の一主面に設けられる凹部
はゲート電極を収容可能であればよいから、その形成に
時間がかかりすぎることもない。さらに、ゲート電極
は、第1の半導体基板の一主面に設けられた凹部に収容
されているから、ゲート領域間に露出する第1の半導体
基板の一主面と接合される第2の半導体基板の一主面に
は、もはや凹部を設ける必要もなくなり、第2の半導体
基板の一主面は平面状であってもよくなる。従って、ゲ
ート領域間に露出する第1の半導体基板の一主面と第2
の半導体基板の一主面とを接合させる場合に特別な目合
わせを行なう必要がなくなる。
【0072】また、本発明によれば、一導電型の第1お
よび第2の半導体基板を準備する工程と、前記第1の半
導体基板の一主面に、他の導電型の半導体からなるゲー
ト領域を、前記ゲート領域間に前記第1の半導体基板の
前記一主面を露出して、選択的に形成する工程と、前記
ゲート領域上に良導体からなるゲート電極を設ける工程
と、前記第1の半導体基板の前記一主面とは反対側の他
の主面または前記第2の半導体基板の前記一主面とは反
対側の他の主面の一方に、前記他の導電型の第1の半導
体層を設ける工程と、前記第2の半導体基板の前記一主
面に前記ゲート電極を収容可能な凹部と、前記ゲート領
域間に露出する前記第1の半導体基板の前記一主面と当
接可能な凸部とを設ける工程と、前記ゲート領域間に露
出する前記第1の半導体基板の前記一主面と、前記第2
の半導体基板の前記凸部とを接合する工程と、アノード
電極およびカソード電極の一方を前記第1の半導体基板
の前記他の主面または前記第1の半導体層と電気的に接
続して設ける工程と、前記アノード電極および前記カソ
ード電極の他方を前記第2の半導体基板の前記他の主面
または前記第1の半導体層と電気的に接続して設ける工
程と、を有することを特徴とする半導体装置の製造方法
が得られる。
よび第2の半導体基板を準備する工程と、前記第1の半
導体基板の一主面に、他の導電型の半導体からなるゲー
ト領域を、前記ゲート領域間に前記第1の半導体基板の
前記一主面を露出して、選択的に形成する工程と、前記
ゲート領域上に良導体からなるゲート電極を設ける工程
と、前記第1の半導体基板の前記一主面とは反対側の他
の主面または前記第2の半導体基板の前記一主面とは反
対側の他の主面の一方に、前記他の導電型の第1の半導
体層を設ける工程と、前記第2の半導体基板の前記一主
面に前記ゲート電極を収容可能な凹部と、前記ゲート領
域間に露出する前記第1の半導体基板の前記一主面と当
接可能な凸部とを設ける工程と、前記ゲート領域間に露
出する前記第1の半導体基板の前記一主面と、前記第2
の半導体基板の前記凸部とを接合する工程と、アノード
電極およびカソード電極の一方を前記第1の半導体基板
の前記他の主面または前記第1の半導体層と電気的に接
続して設ける工程と、前記アノード電極および前記カソ
ード電極の他方を前記第2の半導体基板の前記他の主面
または前記第1の半導体層と電気的に接続して設ける工
程と、を有することを特徴とする半導体装置の製造方法
が得られる。
【0073】この製造方法は、静電誘導サイリスタに適
用でき、この場合においても、ゲート領域が埋め込まれ
るベース領域は第1の半導体基板および第2の半導体基
板の接合によって形成されるから、均一で高品質な結晶
性を有するベース領域を得ることができるとともに、ゲ
ート領域間のベース領域の導電型が変わってしまいアノ
ード電流の制御が不可能となることもなくなる。また、
ゲート領域の高濃度のドーピングも可能となる。さら
に、ゲート横方向の抵抗が小さくなって最大遮断電流を
大きくできるとともに、このようにゲート電極を設けて
もカソードが微細に分割されて高抵抗となることがな
い。また、第2の半導体基板の一主面に設けられる凹部
はゲート電極を収容可能であればよいから、その形成に
時間がかかりすぎることもない。さらに、ゲート電極が
第2の半導体基板の一主面に形成される凹部内に収容さ
れるから、アスペクト比の大きい溝内にゲート電極を形
成する必要もなくなる。
用でき、この場合においても、ゲート領域が埋め込まれ
るベース領域は第1の半導体基板および第2の半導体基
板の接合によって形成されるから、均一で高品質な結晶
性を有するベース領域を得ることができるとともに、ゲ
ート領域間のベース領域の導電型が変わってしまいアノ
ード電流の制御が不可能となることもなくなる。また、
ゲート領域の高濃度のドーピングも可能となる。さら
に、ゲート横方向の抵抗が小さくなって最大遮断電流を
大きくできるとともに、このようにゲート電極を設けて
もカソードが微細に分割されて高抵抗となることがな
い。また、第2の半導体基板の一主面に設けられる凹部
はゲート電極を収容可能であればよいから、その形成に
時間がかかりすぎることもない。さらに、ゲート電極が
第2の半導体基板の一主面に形成される凹部内に収容さ
れるから、アスペクト比の大きい溝内にゲート電極を形
成する必要もなくなる。
【0074】また、本発明によれば、一導電型の第1お
よび第2の半導体基板を準備する工程と、前記第1の半
導体基板の一主面に、ゲート電極を収容可能な凹部を設
ける工程と、前記凹部の少なくとも底面に、他の導電型
の半導体からなるゲート領域を、前記ゲート領域間に前
記第1の半導体基板の前記一主面を露出して、選択的に
形成する工程と、前記ゲート領域上に良導体からなるゲ
ート電極を前記凹部内に収容して設ける工程と、前記第
1の半導体基板の前記一主面とは反対側の他の主面また
は前記第2の半導体基板の一主面とは反対側の他の主面
の一方に、前記他の導電型の第1の半導体層を設ける工
程と、前記ゲート領域間に露出する前記第1の半導体基
板の前記一主面と、前記第2の半導体基板の前記一主面
とを接合する工程と、アノード電極およびカソード電極
の一方を前記第1の半導体基板の前記他の主面または前
記第1の半導体層と電気的に接続して設ける工程と、前
記アノード電極および前記カソード電極の他方を前記第
2の半導体基板の前記他の主面または前記第1の半導体
層と電気的に接続して設ける工程と、を有することを特
徴とする半導体装置の製造方法が得られる。
よび第2の半導体基板を準備する工程と、前記第1の半
導体基板の一主面に、ゲート電極を収容可能な凹部を設
ける工程と、前記凹部の少なくとも底面に、他の導電型
の半導体からなるゲート領域を、前記ゲート領域間に前
記第1の半導体基板の前記一主面を露出して、選択的に
形成する工程と、前記ゲート領域上に良導体からなるゲ
ート電極を前記凹部内に収容して設ける工程と、前記第
1の半導体基板の前記一主面とは反対側の他の主面また
は前記第2の半導体基板の一主面とは反対側の他の主面
の一方に、前記他の導電型の第1の半導体層を設ける工
程と、前記ゲート領域間に露出する前記第1の半導体基
板の前記一主面と、前記第2の半導体基板の前記一主面
とを接合する工程と、アノード電極およびカソード電極
の一方を前記第1の半導体基板の前記他の主面または前
記第1の半導体層と電気的に接続して設ける工程と、前
記アノード電極および前記カソード電極の他方を前記第
2の半導体基板の前記他の主面または前記第1の半導体
層と電気的に接続して設ける工程と、を有することを特
徴とする半導体装置の製造方法が得られる。
【0075】この製造方法も、静電誘導サイリスタに適
用でき、この場合においても、ゲート領域が埋め込まれ
るベース領域は第1の半導体基板および第2の半導体基
板の接合によって形成されるから、均一で高品質な結晶
性を有するベース領域を得ることができるとともに、ゲ
ート領域間のベース領域の導電型が変わってしまいアノ
ード電流の制御が不可能となることもなくなる。また、
ゲート領域の高濃度のドーピングも可能となる。さら
に、ゲート横方向の抵抗が小さくなって最大遮断電流を
大きくできるとともに、このようにゲート電極を設けて
もカソードが微細に分割されて高抵抗となることがな
い。また、第1の半導体基板の一主面に設けられる凹部
はゲート電極を収容可能であればよいから、その形成に
時間がかかりすぎることもない。さらに、ゲート電極
は、第1の半導体基板の一主面に設けられた凹部に収容
されているから、ゲート領域間に露出する第1の半導体
基板の一主面と接合される第2の半導体基板の一主面に
は、もはや凹部を設ける必要もなくなり、第2の半導体
基板の一主面は平面状であってもよくなる。従って、ゲ
ート領域間に露出する第1の半導体基板の一主面と第2
の半導体基板の一主面とを接合させる場合に特別な目合
わせを行なう必要がなくなる。
用でき、この場合においても、ゲート領域が埋め込まれ
るベース領域は第1の半導体基板および第2の半導体基
板の接合によって形成されるから、均一で高品質な結晶
性を有するベース領域を得ることができるとともに、ゲ
ート領域間のベース領域の導電型が変わってしまいアノ
ード電流の制御が不可能となることもなくなる。また、
ゲート領域の高濃度のドーピングも可能となる。さら
に、ゲート横方向の抵抗が小さくなって最大遮断電流を
大きくできるとともに、このようにゲート電極を設けて
もカソードが微細に分割されて高抵抗となることがな
い。また、第1の半導体基板の一主面に設けられる凹部
はゲート電極を収容可能であればよいから、その形成に
時間がかかりすぎることもない。さらに、ゲート電極
は、第1の半導体基板の一主面に設けられた凹部に収容
されているから、ゲート領域間に露出する第1の半導体
基板の一主面と接合される第2の半導体基板の一主面に
は、もはや凹部を設ける必要もなくなり、第2の半導体
基板の一主面は平面状であってもよくなる。従って、ゲ
ート領域間に露出する第1の半導体基板の一主面と第2
の半導体基板の一主面とを接合させる場合に特別な目合
わせを行なう必要がなくなる。
【0076】また、本発明によれば、一導電型の第1の
半導体基板と他の導電型の第2の半導体基板とを準備す
る工程と、前記第1の半導体基板の一主面に、前記他の
導電型の第1の半導体層を形成する工程と、前記第1の
半導体層の一主面および前記第2の半導体基板の一主面
の一方に、前記第1の半導体層に形成する場合には前記
第1の半導体層よりも高不純物濃度であり、前記第2の
半導体基板に形成する場合には前記第2の半導体基板よ
りも高不純物濃度である前記他の導電型の半導体からな
るゲート領域を、前記ゲート領域間に前記第1の半導体
層の前記一主面または前記第2の半導体基板の前記一主
面を露出して、選択的に形成する工程と、前記ゲート領
域上に良導体からなるゲート電極を設ける工程と、前記
第1の半導体層の前記一主面および前記第2の半導体基
板の前記一主面の他方に、前記ゲート電極を収容可能な
凹部と、前記ゲート領域間に露出する前記第2の半導体
基板の前記一主面または前記第1の半導体層の前記一主
面と当接可能な凸部とを設ける工程と、前記第1の半導
体基板の前記一主面とは反対側の他の主面に前記他の導
電型の第2の半導体層を設ける工程と、前記第2の半導
体基板の前記一主面とは反対側の他の主面に、前記一導
電型の第3の半導体層を設ける工程と、前記ゲート領域
間に露出する前記第1の半導体層の前記一主面または前
記第2の半導体基板の前記一主面と、前記第2の半導体
基板の前記凸部または前記第1の半導体層の前記凸部と
を接合する工程と、アノード電極およびカソード電極の
一方を前記第2の半導体層と電気的に接続して設ける工
程と、前記アノード電極および前記カソード電極の他方
を前記第3の半導体層と電気的に接続して設ける工程
と、を有することを特徴とする半導体装置の製造方法が
得られる。
半導体基板と他の導電型の第2の半導体基板とを準備す
る工程と、前記第1の半導体基板の一主面に、前記他の
導電型の第1の半導体層を形成する工程と、前記第1の
半導体層の一主面および前記第2の半導体基板の一主面
の一方に、前記第1の半導体層に形成する場合には前記
第1の半導体層よりも高不純物濃度であり、前記第2の
半導体基板に形成する場合には前記第2の半導体基板よ
りも高不純物濃度である前記他の導電型の半導体からな
るゲート領域を、前記ゲート領域間に前記第1の半導体
層の前記一主面または前記第2の半導体基板の前記一主
面を露出して、選択的に形成する工程と、前記ゲート領
域上に良導体からなるゲート電極を設ける工程と、前記
第1の半導体層の前記一主面および前記第2の半導体基
板の前記一主面の他方に、前記ゲート電極を収容可能な
凹部と、前記ゲート領域間に露出する前記第2の半導体
基板の前記一主面または前記第1の半導体層の前記一主
面と当接可能な凸部とを設ける工程と、前記第1の半導
体基板の前記一主面とは反対側の他の主面に前記他の導
電型の第2の半導体層を設ける工程と、前記第2の半導
体基板の前記一主面とは反対側の他の主面に、前記一導
電型の第3の半導体層を設ける工程と、前記ゲート領域
間に露出する前記第1の半導体層の前記一主面または前
記第2の半導体基板の前記一主面と、前記第2の半導体
基板の前記凸部または前記第1の半導体層の前記凸部と
を接合する工程と、アノード電極およびカソード電極の
一方を前記第2の半導体層と電気的に接続して設ける工
程と、前記アノード電極および前記カソード電極の他方
を前記第3の半導体層と電気的に接続して設ける工程
と、を有することを特徴とする半導体装置の製造方法が
得られる。
【0077】この製造方法はGTOサイリスタに適用で
き、この場合においても、ゲート領域が埋め込まれるベ
ース領域は第1の半導体層および第2の半導体基板の接
合によって形成されるから、均一で高品質な結晶性を有
するベース領域を得ることができる。また、ゲート領域
の高濃度のドーピングも可能となる。さらに、ゲート横
方向の抵抗が小さくなって最大遮断電流を大きくできる
とともに、このようにゲート電極を設けてもカソードが
微細に分割されて高抵抗となることがない。また、第1
の半導体基板の一主面または第2の半導体基板の一主面
に設けられる凹部はゲート電極を収容可能であればよい
から、その形成に時間がかかりすぎることもない。さら
に、ゲート電極が第1の半導体基板の一主面または第2
の半導体基板の一主面に形成される凹部内に収容される
から、アスペクト比の大きい溝内にゲート電極を形成す
る必要もなくなる。
き、この場合においても、ゲート領域が埋め込まれるベ
ース領域は第1の半導体層および第2の半導体基板の接
合によって形成されるから、均一で高品質な結晶性を有
するベース領域を得ることができる。また、ゲート領域
の高濃度のドーピングも可能となる。さらに、ゲート横
方向の抵抗が小さくなって最大遮断電流を大きくできる
とともに、このようにゲート電極を設けてもカソードが
微細に分割されて高抵抗となることがない。また、第1
の半導体基板の一主面または第2の半導体基板の一主面
に設けられる凹部はゲート電極を収容可能であればよい
から、その形成に時間がかかりすぎることもない。さら
に、ゲート電極が第1の半導体基板の一主面または第2
の半導体基板の一主面に形成される凹部内に収容される
から、アスペクト比の大きい溝内にゲート電極を形成す
る必要もなくなる。
【0078】また、本発明によれば、一導電型の第1の
半導体基板と他の導電型の第2の半導体基板とを準備す
る工程と、前記第1の半導体基板の一主面に、前記他の
導電型の第1の半導体層を形成する工程と、前記第1の
半導体層の一主面および前記第2の半導体基板の一主面
の一方に、ゲート電極を収容可能な凹部を設ける工程
と、前記凹部の少なくとも底面に、前記第1の半導体層
に形成する場合には前記第1の半導体層よりも高不純物
濃度であり、前記第2の半導体基板に形成する場合には
前記第2の半導体基板よりも高不純物濃度である前記他
の導電型の半導体からなるゲート領域を、前記ゲート領
域間に前記第1の半導体層の前記一主面または前記第2
の半導体基板の前記一主面を露出して、選択的に形成す
る工程と、前記ゲート領域上に良導体からなるゲート電
極を前記凹部内に収容して設ける工程と、前記第1の半
導体基板の前記一主面とは反対側の他の主面に前記他の
導電型の第2の半導体層を設ける工程と、前記第2の半
導体基板の前記一主面とは反対側の他の主面に、前記一
導電型の第3の半導体層を設ける工程と、前記ゲート領
域間に露出する前記第1の半導体層の前記一主面または
前記第2の半導体基板の前記一主面と、前記第1の半導
体層の前記一主面および前記第2の半導体基板の前記一
主面の前記他方とを接合する工程と、アノード電極およ
びカソード電極の一方を前記第2の半導体層と電気的に
接続して設ける工程と、前記アノード電極および前記カ
ソード電極の他方を前記第3の半導体層と電気的に接続
して設ける工程と、を有することを特徴とする半導体装
置の製造方法が得られる。
半導体基板と他の導電型の第2の半導体基板とを準備す
る工程と、前記第1の半導体基板の一主面に、前記他の
導電型の第1の半導体層を形成する工程と、前記第1の
半導体層の一主面および前記第2の半導体基板の一主面
の一方に、ゲート電極を収容可能な凹部を設ける工程
と、前記凹部の少なくとも底面に、前記第1の半導体層
に形成する場合には前記第1の半導体層よりも高不純物
濃度であり、前記第2の半導体基板に形成する場合には
前記第2の半導体基板よりも高不純物濃度である前記他
の導電型の半導体からなるゲート領域を、前記ゲート領
域間に前記第1の半導体層の前記一主面または前記第2
の半導体基板の前記一主面を露出して、選択的に形成す
る工程と、前記ゲート領域上に良導体からなるゲート電
極を前記凹部内に収容して設ける工程と、前記第1の半
導体基板の前記一主面とは反対側の他の主面に前記他の
導電型の第2の半導体層を設ける工程と、前記第2の半
導体基板の前記一主面とは反対側の他の主面に、前記一
導電型の第3の半導体層を設ける工程と、前記ゲート領
域間に露出する前記第1の半導体層の前記一主面または
前記第2の半導体基板の前記一主面と、前記第1の半導
体層の前記一主面および前記第2の半導体基板の前記一
主面の前記他方とを接合する工程と、アノード電極およ
びカソード電極の一方を前記第2の半導体層と電気的に
接続して設ける工程と、前記アノード電極および前記カ
ソード電極の他方を前記第3の半導体層と電気的に接続
して設ける工程と、を有することを特徴とする半導体装
置の製造方法が得られる。
【0079】この製造方法も、GTOサイリスタに適用
でき、この場合においても、ゲート領域が埋め込まれる
ベース領域は第1の半導体基板および第2の半導体基板
の接合によって形成されるから、均一で高品質な結晶性
を有するベース領域を得ることができる。また、ゲート
領域の高濃度のドーピングも可能となる。さらに、ゲー
ト横方向の抵抗が小さくなって最大遮断電流を大きくで
きるとともに、このようにゲート電極を設けてもカソー
ドが微細に分割されて高抵抗となることがない。また、
第1の半導体基板の一主面および第2の半導体基板の一
主面の一方に設けられる凹部はゲート電極を収容可能で
あればよいから、その形成に時間がかかりすぎることも
ない。さらに、ゲート電極は、第1の半導体基板の一主
面および第2の半導体基板の一主面の一方に設けられた
凹部に収容されているから、ゲート領域間に露出する第
1の半導体基板の一主面または第2の半導体基板の一主
面と接合される第1の半導体基板の一主面および第2の
半導体基板の一主面の他方には、もはや凹部を設ける必
要もなくなり、第1の半導体基板の一主面および第2の
半導体基板の一主面の他方は、平面状であってもよくな
る。従って、ゲート領域間に露出する第1の半導体基板
の一主面または第2の半導体基板の一主面と、第1の半
導体基板の一主面および第2の半導体基板の一主面の他
方とを接合させる場合に特別な目合わせを行なう必要が
なくなる。
でき、この場合においても、ゲート領域が埋め込まれる
ベース領域は第1の半導体基板および第2の半導体基板
の接合によって形成されるから、均一で高品質な結晶性
を有するベース領域を得ることができる。また、ゲート
領域の高濃度のドーピングも可能となる。さらに、ゲー
ト横方向の抵抗が小さくなって最大遮断電流を大きくで
きるとともに、このようにゲート電極を設けてもカソー
ドが微細に分割されて高抵抗となることがない。また、
第1の半導体基板の一主面および第2の半導体基板の一
主面の一方に設けられる凹部はゲート電極を収容可能で
あればよいから、その形成に時間がかかりすぎることも
ない。さらに、ゲート電極は、第1の半導体基板の一主
面および第2の半導体基板の一主面の一方に設けられた
凹部に収容されているから、ゲート領域間に露出する第
1の半導体基板の一主面または第2の半導体基板の一主
面と接合される第1の半導体基板の一主面および第2の
半導体基板の一主面の他方には、もはや凹部を設ける必
要もなくなり、第1の半導体基板の一主面および第2の
半導体基板の一主面の他方は、平面状であってもよくな
る。従って、ゲート領域間に露出する第1の半導体基板
の一主面または第2の半導体基板の一主面と、第1の半
導体基板の一主面および第2の半導体基板の一主面の他
方とを接合させる場合に特別な目合わせを行なう必要が
なくなる。
【0080】なお、好ましくは、ゲート領域上に良導体
からなるゲート電極を設ける工程が、前記ゲート領域上
に高融点金属からなるゲート電極を設ける工程である。
ゲート領域上に高融点金属からなるゲート電極を設ける
ことにより、より高温での熱拡散接合ができる。高温で
の接合界面は、結晶格子の乱れが小さくなるからであ
る。
からなるゲート電極を設ける工程が、前記ゲート領域上
に高融点金属からなるゲート電極を設ける工程である。
ゲート領域上に高融点金属からなるゲート電極を設ける
ことにより、より高温での熱拡散接合ができる。高温で
の接合界面は、結晶格子の乱れが小さくなるからであ
る。
【0081】また、本発明によれば、アノード電極とカ
ソード電極との間に設けられた半導体基板内に、前記ア
ノード電極と前記カソード電極との間を流れる電流を制
御するためのゲートを有する半導体装置において、一主
面に不純物をドーピングした半導体からなるゲート領域
が選択的に形成され、かつ、該ゲート領域上に良導体か
らなるゲート電極が設けられた第1の半導体基板と、一
主面に前記ゲート電極が収容可能とされた凹部を有する
第2の半導体基板とがそれぞれ各一主面を対向させて接
合され、 前記第2の半導体基板における前記凹部と前記
第1の半導体基板における前記一主面にて空隙が形成さ
れ、前記ゲートは、前記空隙の底部に形成された前記ゲ
ート領域と、前記空隙内の前記ゲート領域上に設けられ
た前記ゲート電極とを備えていることを特徴とする半導
体装置が得られる。
ソード電極との間に設けられた半導体基板内に、前記ア
ノード電極と前記カソード電極との間を流れる電流を制
御するためのゲートを有する半導体装置において、一主
面に不純物をドーピングした半導体からなるゲート領域
が選択的に形成され、かつ、該ゲート領域上に良導体か
らなるゲート電極が設けられた第1の半導体基板と、一
主面に前記ゲート電極が収容可能とされた凹部を有する
第2の半導体基板とがそれぞれ各一主面を対向させて接
合され、 前記第2の半導体基板における前記凹部と前記
第1の半導体基板における前記一主面にて空隙が形成さ
れ、前記ゲートは、前記空隙の底部に形成された前記ゲ
ート領域と、前記空隙内の前記ゲート領域上に設けられ
た前記ゲート電極とを備えていることを特徴とする半導
体装置が得られる。
【0082】この半導体装置においては、ゲートが、不
純物をドーピングした半導体からなるゲート領域と、ゲ
ート領域上に設けられ金属からなるゲート電極とを備え
ているから、ゲート横方向の抵抗が小さくなり、最大遮
断電流を大きくすることができる。上述のように、不純
物をドーピングした半導体からなるゲート領域のみなら
ず、ゲート領域上に設けられ金属からなるゲート電極も
第1及び第2の半導体基板との接合によって形成された
空隙内に形成され、しかも、前記接合が低温で行われる
ことから、不純物の拡散・移動が非常に少なく、ゲート
領域の増大はほとんど生じない。 ゲート領域が埋め込ま
れる半導体領域は、エピタキシャル成長を行うことな
く、第1の半導体基板及び第2の半導体基板の接触によ
って形成されることから、高品質な結晶性を有する半導
体領域を得ることができると共に、ゲート領域間の半導
体領域の導電型が変わってしまうこともなくなる。従っ
て、ゲート領域によるアノード電流の制御が不可能にな
るという不都合を回避することができ、ゲート領域の高
濃度のドーピングも可能となる。 ゲート電極が空隙内に
収容されるかたちとなるため、ゲート電極とコンタクト
をとるための深い溝を掘り込む必要がなくなり、カソー
ド電極の高抵抗化を有効に回避することができ、アスペ
クト比の大きい溝内にゲート電極を形成する必要もなく
なる。
純物をドーピングした半導体からなるゲート領域と、ゲ
ート領域上に設けられ金属からなるゲート電極とを備え
ているから、ゲート横方向の抵抗が小さくなり、最大遮
断電流を大きくすることができる。上述のように、不純
物をドーピングした半導体からなるゲート領域のみなら
ず、ゲート領域上に設けられ金属からなるゲート電極も
第1及び第2の半導体基板との接合によって形成された
空隙内に形成され、しかも、前記接合が低温で行われる
ことから、不純物の拡散・移動が非常に少なく、ゲート
領域の増大はほとんど生じない。 ゲート領域が埋め込ま
れる半導体領域は、エピタキシャル成長を行うことな
く、第1の半導体基板及び第2の半導体基板の接触によ
って形成されることから、高品質な結晶性を有する半導
体領域を得ることができると共に、ゲート領域間の半導
体領域の導電型が変わってしまうこともなくなる。従っ
て、ゲート領域によるアノード電流の制御が不可能にな
るという不都合を回避することができ、ゲート領域の高
濃度のドーピングも可能となる。 ゲート電極が空隙内に
収容されるかたちとなるため、ゲート電極とコンタクト
をとるための深い溝を掘り込む必要がなくなり、カソー
ド電極の高抵抗化を有効に回避することができ、アスペ
クト比の大きい溝内にゲート電極を形成する必要もなく
なる。
【0083】この場合に、前記第1の半導体基板と前記
第2の半導体基板との前記接合によって構成される半導
体基板を、一導電型の第1の半導体層と、前記第1の半
導体層上に設けられた他の導電型の第2の半導体層と、
前記第2の半導体層上に設けられ、前記第2の半導体層
よりも高不純物濃度の前記他の導電型の第3の半導体層
とを備えるようにし、前記アノード電極および前記カソ
ード電極の一方を前記第1の半導体層と電気的に接続し
て設け、前記アノード電極および前記カソード電極の他
方を前記第3の半導体層と電気的に接続して設け、前記
ゲート領域の半導体を前記一導電型の半導体とし、前記
ゲート領域および前記ゲート電極を前記第2の半導体層
内に埋め込むことにより、本発明に係る半導体装置を静
電誘導サイリスタに好適に適用することができる。
第2の半導体基板との前記接合によって構成される半導
体基板を、一導電型の第1の半導体層と、前記第1の半
導体層上に設けられた他の導電型の第2の半導体層と、
前記第2の半導体層上に設けられ、前記第2の半導体層
よりも高不純物濃度の前記他の導電型の第3の半導体層
とを備えるようにし、前記アノード電極および前記カソ
ード電極の一方を前記第1の半導体層と電気的に接続し
て設け、前記アノード電極および前記カソード電極の他
方を前記第3の半導体層と電気的に接続して設け、前記
ゲート領域の半導体を前記一導電型の半導体とし、前記
ゲート領域および前記ゲート電極を前記第2の半導体層
内に埋め込むことにより、本発明に係る半導体装置を静
電誘導サイリスタに好適に適用することができる。
【0084】この場合に、前記ゲート領域と第2の半導
体層との接合部が絶縁層によって覆われているようにす
ることもでき、ゲート領域と第2の半導体層とのPN接
合部のパッシベーション効果が得られ、その結果、ゲー
ト、カソード間の耐圧を向上させることができる。
体層との接合部が絶縁層によって覆われているようにす
ることもでき、ゲート領域と第2の半導体層とのPN接
合部のパッシベーション効果が得られ、その結果、ゲー
ト、カソード間の耐圧を向上させることができる。
【0085】また、前記第1の半導体基板と前記第2の
半導体基板との前記接合によって構成される半導体基板
を、一導電型の第1の半導体層と、前記第1の半導体層
上に設けられた他の導電型の第2の半導体層と、前記第
2の半導体層上に設けられた前記一導電型の第3の半導
体層と、前記第3の半導体層上に設けられた前記他の導
電型の第4の半導体層とを備えるようにし、前記アノー
ド電極および前記カソード電極の一方を前記第1の半導
体層と電気的に接続して設け、前記アノード電極および
前記カソード電極の他方を前記第4の半導体層と電気的
に接続して設け、前記ゲート領域を前記一導電型で、か
つ、前記第3の半導体層よりも高不純物濃度の半導体と
し、前記ゲート領域および前記ゲート電極を前記第3の
半導体層内に埋め込むことにより、本発明に係る半導体
装置をGTOサイリスタに好適に適用することができ
る。
半導体基板との前記接合によって構成される半導体基板
を、一導電型の第1の半導体層と、前記第1の半導体層
上に設けられた他の導電型の第2の半導体層と、前記第
2の半導体層上に設けられた前記一導電型の第3の半導
体層と、前記第3の半導体層上に設けられた前記他の導
電型の第4の半導体層とを備えるようにし、前記アノー
ド電極および前記カソード電極の一方を前記第1の半導
体層と電気的に接続して設け、前記アノード電極および
前記カソード電極の他方を前記第4の半導体層と電気的
に接続して設け、前記ゲート領域を前記一導電型で、か
つ、前記第3の半導体層よりも高不純物濃度の半導体と
し、前記ゲート領域および前記ゲート電極を前記第3の
半導体層内に埋め込むことにより、本発明に係る半導体
装置をGTOサイリスタに好適に適用することができ
る。
【0086】この場合に、前記ゲート電極を、前記ゲー
ト領域と前記第3の半導体層との接合部を覆うように設
けることができ、このようにすることによって、ゲート
抵抗をより有効に下げ、動作周波数を高めることができ
る。
ト領域と前記第3の半導体層との接合部を覆うように設
けることができ、このようにすることによって、ゲート
抵抗をより有効に下げ、動作周波数を高めることができ
る。
【0087】さらに、また、前記ゲート電極が高融点金
属からなるようにすれば、良質な接合界面が得られる接
合温度の高温化ができる。
属からなるようにすれば、良質な接合界面が得られる接
合温度の高温化ができる。
【0088】なお、表面の平面・平滑度、清浄度が高い
場合は室温から接着が可能である。
場合は室温から接着が可能である。
【0089】
【実施例】次に、本発明の実施例を添付の図面を参照し
て説明する。
て説明する。
【0090】図1、図2は、本発明の第1の実施例の静
電誘導サイリスタおよびその製造方法を説明するための
斜視断面図である。
電誘導サイリスタおよびその製造方法を説明するための
斜視断面図である。
【0091】まず、少なくとも互いに接合される面が鏡
面研磨されたN- 基板10、20を準備する。
面研磨されたN- 基板10、20を準備する。
【0092】次に、図1に示すように、N- 基板10の
下面に不純物拡散によりP+ 層12を形成する。次に、
N- 基板10の上面にP型不純物を選択的に拡散するこ
とによりP+ のゲート領域14を、ゲート領域14間に
N- 基板10の上面19を露出して、30μm間隔で選
択的に形成する。次に、ホトリソグラフィ法により、P
+ のゲート領域14上に、タングステンからなるゲート
電極30を選択的に形成する。
下面に不純物拡散によりP+ 層12を形成する。次に、
N- 基板10の上面にP型不純物を選択的に拡散するこ
とによりP+ のゲート領域14を、ゲート領域14間に
N- 基板10の上面19を露出して、30μm間隔で選
択的に形成する。次に、ホトリソグラフィ法により、P
+ のゲート領域14上に、タングステンからなるゲート
電極30を選択的に形成する。
【0093】一方、N- 基板20の下面には、ホトリソ
グラフィ法により、ゲート電極30を収容可能な凹部2
6を設ける。凹部26が設けられていない部分が、P+
のゲート領域14間に露出するN- 基板10の上面19
と接合される凸部29となる。N- 基板20の上面には
不純物拡散によりN+ 層22があらかじめ形成されてい
る。
グラフィ法により、ゲート電極30を収容可能な凹部2
6を設ける。凹部26が設けられていない部分が、P+
のゲート領域14間に露出するN- 基板10の上面19
と接合される凸部29となる。N- 基板20の上面には
不純物拡散によりN+ 層22があらかじめ形成されてい
る。
【0094】次に、硫酸+過酸化水素水溶液によってN
- 基板10、20の超音波洗浄処理を行なって有機物や
金属を除去する。
- 基板10、20の超音波洗浄処理を行なって有機物や
金属を除去する。
【0095】次に、N- 基板10、20を純水で洗浄
し、室温でスピンナ乾燥する。
し、室温でスピンナ乾燥する。
【0096】次に、図2に示すように、P+ のゲート領
域14間に露出するN- 基板10の上面19と、N- 基
板20の凸部29とを接触させた状態で、水素雰囲気
中、800℃で加熱することにより、N- 基板10およ
びN- 基板20を接合する。なお、ゲート電極30にア
ルミニウムを用いた場合には、400℃で接合する。
域14間に露出するN- 基板10の上面19と、N- 基
板20の凸部29とを接触させた状態で、水素雰囲気
中、800℃で加熱することにより、N- 基板10およ
びN- 基板20を接合する。なお、ゲート電極30にア
ルミニウムを用いた場合には、400℃で接合する。
【0097】次に、P+ 層12の下面およびN+ 層22
の上面にアノード電極40およびカソード電極50をそ
れぞれ形成する。
の上面にアノード電極40およびカソード電極50をそ
れぞれ形成する。
【0098】このようにして形成された静電誘導サイリ
スタ100においては、P+ 層12はアノード、N+ 層
22はカソード、N- 基板10およびN- 基板20は共
にNベース60として機能し、P+ のゲート領域14お
よびゲート電極30はアノード電極40とカソード電極
50との間を流れるアノード電流を制御するゲートとし
て機能する。
スタ100においては、P+ 層12はアノード、N+ 層
22はカソード、N- 基板10およびN- 基板20は共
にNベース60として機能し、P+ のゲート領域14お
よびゲート電極30はアノード電極40とカソード電極
50との間を流れるアノード電流を制御するゲートとし
て機能する。
【0099】本実施例においては、P+ のゲート領域1
4が埋め込まれるNベース60はN - 基板10およびN
- 基板20の接合によって形成されるから、均一で高品
質な結晶性を有するNベース60を得ることができると
ともに、P+ のゲート領域14間のNベース60の領域
の導電型がP型に変わってしまいアノード電流の制御が
不可能となることもなくなる。
4が埋め込まれるNベース60はN - 基板10およびN
- 基板20の接合によって形成されるから、均一で高品
質な結晶性を有するNベース60を得ることができると
ともに、P+ のゲート領域14間のNベース60の領域
の導電型がP型に変わってしまいアノード電流の制御が
不可能となることもなくなる。
【0100】さらに、P+ のゲート領域14上にタング
ステンからなるゲート電極30を設けているから、ゲー
ト横方向の抵抗が小さくなって最大遮断電流を大きくで
きる。また、ゲート電極30はN- 基板20の凹部26
内に収容されているから、このようにゲート電極30を
設けてもN+ 層22およびN- 基板20が微細に分割さ
れて高抵抗となることがなく、また、アスペクト比の大
きい溝内にゲート電極30を形成する必要もなくなる。
ステンからなるゲート電極30を設けているから、ゲー
ト横方向の抵抗が小さくなって最大遮断電流を大きくで
きる。また、ゲート電極30はN- 基板20の凹部26
内に収容されているから、このようにゲート電極30を
設けてもN+ 層22およびN- 基板20が微細に分割さ
れて高抵抗となることがなく、また、アスペクト比の大
きい溝内にゲート電極30を形成する必要もなくなる。
【0101】また、N- 基板20の下面に設けられた凹
部26はゲート電極30を収容可能であればよいから、
その形成に時間がかかりすぎることもない。
部26はゲート電極30を収容可能であればよいから、
その形成に時間がかかりすぎることもない。
【0102】さらに、本実施例においては、ゲート電極
30にタングステンを使用したから、良質な接合界面が
得られる高温接合処理ができる。
30にタングステンを使用したから、良質な接合界面が
得られる高温接合処理ができる。
【0103】なお、本実施例においては、800℃で接
合を行なった。1100℃以上となるとP+ のゲート領
域14の不純物がN- 基板10、20内に拡散し、サイ
リスタの特性に悪影響を与えるから好ましくない。な
お、接合は、より好ましくは、常圧にて400〜110
0℃の範囲で行なう。不純物の熱拡散が少なく、かつ接
合結晶格子の歪が小さくできるからである。
合を行なった。1100℃以上となるとP+ のゲート領
域14の不純物がN- 基板10、20内に拡散し、サイ
リスタの特性に悪影響を与えるから好ましくない。な
お、接合は、より好ましくは、常圧にて400〜110
0℃の範囲で行なう。不純物の熱拡散が少なく、かつ接
合結晶格子の歪が小さくできるからである。
【0104】また、本実施例においては、圧力をN- 基
板10および20の両側から特に加えることなく接合を
行なったが、N- 基板10および20の両側から圧力を
加えながら接合を行なうことが好ましい。接合温度が下
がり、熱拡散が抑えられ非接触部位が減少するからであ
る。圧力は0.1kg/cm2 〜100kg/cm2の
範囲で加えることが好ましい。0.1kg/cm2 以下
だと接触が不十分となり、100kg/cm2 以上だと
変形による位置ずれが生じるからである、このとき、接
合温度は、好ましくは、400℃〜1100℃であり、
より好ましくは500〜1000℃である。加圧により
接合温度の低温化がなされるからである。
板10および20の両側から特に加えることなく接合を
行なったが、N- 基板10および20の両側から圧力を
加えながら接合を行なうことが好ましい。接合温度が下
がり、熱拡散が抑えられ非接触部位が減少するからであ
る。圧力は0.1kg/cm2 〜100kg/cm2の
範囲で加えることが好ましい。0.1kg/cm2 以下
だと接触が不十分となり、100kg/cm2 以上だと
変形による位置ずれが生じるからである、このとき、接
合温度は、好ましくは、400℃〜1100℃であり、
より好ましくは500〜1000℃である。加圧により
接合温度の低温化がなされるからである。
【0105】なお、本実施例においては、N- 基板10
の下面に不純物拡散によりP+ 層12を形成し、その後
N- 基板10の上面にP+ のゲート領域14を形成した
が、図3に示すように、厚さ300〜500μm程度の
P基板11の一方の表面にN層13、N- 層17を形成
したPNN- 構造にし、その後N- 層17の上面にP +
のゲート領域14を形成してもよい。
の下面に不純物拡散によりP+ 層12を形成し、その後
N- 基板10の上面にP+ のゲート領域14を形成した
が、図3に示すように、厚さ300〜500μm程度の
P基板11の一方の表面にN層13、N- 層17を形成
したPNN- 構造にし、その後N- 層17の上面にP +
のゲート領域14を形成してもよい。
【0106】図4は、本発明の第2の実施例の静電誘導
サイリスタおよびその製造方法を説明するための断面図
である。
サイリスタおよびその製造方法を説明するための断面図
である。
【0107】P+ のゲート領域14間に露出するN- 基
板10の上面19およびN- 基板20の下面に設けられ
た凸部29の下面にそれぞれN+ 領域15およびN+ 領
域25を設けた点が第1の実施例と異なるが、他の構成
や製造方法は第1の実施例と同様である。
板10の上面19およびN- 基板20の下面に設けられ
た凸部29の下面にそれぞれN+ 領域15およびN+ 領
域25を設けた点が第1の実施例と異なるが、他の構成
や製造方法は第1の実施例と同様である。
【0108】このN+ 領域15および25はN- 基板1
0および20の接合前に設けておく。
0および20の接合前に設けておく。
【0109】このように、N+ 領域15、25を設ける
ことにより、P+ のゲート領域14間に露出するN- 基
板10の上面19とN- 基板20の下面に設けられた凸
部29の下面との電気的な接続を良好にすることができ
る。このN+ 領域15、25の深さは、本実施例におい
ては、それぞれ10Å、30Åとした。本実施例におい
ては、N+ 領域15および25の両方を設けたが、いず
れか一方でもよい。
ことにより、P+ のゲート領域14間に露出するN- 基
板10の上面19とN- 基板20の下面に設けられた凸
部29の下面との電気的な接続を良好にすることができ
る。このN+ 領域15、25の深さは、本実施例におい
ては、それぞれ10Å、30Åとした。本実施例におい
ては、N+ 領域15および25の両方を設けたが、いず
れか一方でもよい。
【0110】図5は、本発明の第3の実施例の静電誘導
サイリスタおよびその製造方法を説明するための平面図
であり、図6は、本発明の第3の実施例の静電誘導サイ
リスタにおいて、カソード電極50、N+ 層22、およ
びN- 基板20を取り除いた場合の平面図であり、図7
は、図5のX−X線断面図である。
サイリスタおよびその製造方法を説明するための平面図
であり、図6は、本発明の第3の実施例の静電誘導サイ
リスタにおいて、カソード電極50、N+ 層22、およ
びN- 基板20を取り除いた場合の平面図であり、図7
は、図5のX−X線断面図である。
【0111】N- 基板10の外周部にはガードリング7
1を二重に配して電界集中を緩和するとともに、N- 基
板10の最外周にはN+ のチャンネルストッパ73を設
けて、空乏層がN- 基板10の外端部に拡がるのを防止
している。外側のガードリング71とチャンネルストッ
パ73との距離は、N- 基板10の厚さ以上としてい
る。 N- 基板10の外周部はSiO2 からなる絶縁層
75によって覆われている。絶縁層75はN- 基板20
およびN+ 層22の側面にも設けられ、N+ 層22の上
面上の周辺部にまで延在して設けられている。カソード
電極50が、N+層22上に設けられ、その周辺部はN
+ 層22の周辺部上に設けられた絶縁層75上に延在し
ている。
1を二重に配して電界集中を緩和するとともに、N- 基
板10の最外周にはN+ のチャンネルストッパ73を設
けて、空乏層がN- 基板10の外端部に拡がるのを防止
している。外側のガードリング71とチャンネルストッ
パ73との距離は、N- 基板10の厚さ以上としてい
る。 N- 基板10の外周部はSiO2 からなる絶縁層
75によって覆われている。絶縁層75はN- 基板20
およびN+ 層22の側面にも設けられ、N+ 層22の上
面上の周辺部にまで延在して設けられている。カソード
電極50が、N+層22上に設けられ、その周辺部はN
+ 層22の周辺部上に設けられた絶縁層75上に延在し
ている。
【0112】ガードリング71の内側のN- 基板10の
上面上には、環状のゲート電極取出部70が設けられて
いる。ゲート電極取出部70の下のN- 基板10の上面
には環状のP+ 層72が設けられている。P+ 層72の
深さはガードリング71の深さと同じである。ゲート電
極取出部70は外部リード部(図示せず)と接続されて
いる。ゲート電極取出部70は、N- 基板10およびN
- 基板20を接着後、N- 基板20の周辺部をエッチン
グ除去してN- 基板10の周辺部の表面を露出した後、
絶縁層75を形成した後に、形成する。
上面上には、環状のゲート電極取出部70が設けられて
いる。ゲート電極取出部70の下のN- 基板10の上面
には環状のP+ 層72が設けられている。P+ 層72の
深さはガードリング71の深さと同じである。ゲート電
極取出部70は外部リード部(図示せず)と接続されて
いる。ゲート電極取出部70は、N- 基板10およびN
- 基板20を接着後、N- 基板20の周辺部をエッチン
グ除去してN- 基板10の周辺部の表面を露出した後、
絶縁層75を形成した後に、形成する。
【0113】ゲート電極取出部70の内側のN- 基板1
0の上面には、100〜400μm幅の幅広のP+ のゲ
ート領域9、およびその上のタングステンからなる幅広
のゲート電極32が同心円状に設けられている。図6に
おいては、これらは2本しか示されていないが、実際に
は20〜30本程度設けている。
0の上面には、100〜400μm幅の幅広のP+ のゲ
ート領域9、およびその上のタングステンからなる幅広
のゲート電極32が同心円状に設けられている。図6に
おいては、これらは2本しか示されていないが、実際に
は20〜30本程度設けている。
【0114】幅広のゲート電極32と幅広のゲート電極
32との間730および幅広のゲート電極32とゲート
電極取出部70との間732のN- 基板10の上面に
は、10〜20μm幅の幅狭のP+ のゲート領域14が
それぞれ同心円状に設けられている。図6においては、
数本しか示していないが、実際には、これらの間73
0、732にはそれぞれ50〜100本程度設けられて
いる。各幅狭のP+ のゲート領域14上にはタングステ
ンからなる幅狭のゲート電極30が同心円状に設けられ
ている。
32との間730および幅広のゲート電極32とゲート
電極取出部70との間732のN- 基板10の上面に
は、10〜20μm幅の幅狭のP+ のゲート領域14が
それぞれ同心円状に設けられている。図6においては、
数本しか示していないが、実際には、これらの間73
0、732にはそれぞれ50〜100本程度設けられて
いる。各幅狭のP+ のゲート領域14上にはタングステ
ンからなる幅狭のゲート電極30が同心円状に設けられ
ている。
【0115】同心円状のゲート電極30およびゲート電
極32並びにゲート電極取出部70は、半径方向に延在
する幅広のゲート電極33によって接続されている。こ
のように幅広の同心円状のゲート電極32および半径方
向に延在するゲート電極33を設けることによって、幅
狭のゲート電極30とゲート電極取出部70とを低抵抗
で接続できる。
極32並びにゲート電極取出部70は、半径方向に延在
する幅広のゲート電極33によって接続されている。こ
のように幅広の同心円状のゲート電極32および半径方
向に延在するゲート電極33を設けることによって、幅
狭のゲート電極30とゲート電極取出部70とを低抵抗
で接続できる。
【0116】また、幅狭のP+ のゲート領域14とN-
基板10とのPN接合部をSiO2からなる絶縁層35
によって覆い、幅広のP+ のゲート領域9とN- 基板1
0とのPN接合部をSiO2 からなる絶縁層36によっ
て覆っている。このように、幅狭のP+ のゲート領域1
4とN- 基板10とのPN接合部を覆う絶縁層35およ
び幅広のP+ のゲート領域9とN- 基板10とのPN接
合部を覆う絶縁層36を設けることにより、P+ のゲー
ト領域14とN- 基板10とのPN接合およびP+ のゲ
ート領域9とN- 基板10とのPN接合部のパッシベー
ション効果が得られ、その結果、ゲート、カソード間の
耐圧を向上させることができる。
基板10とのPN接合部をSiO2からなる絶縁層35
によって覆い、幅広のP+ のゲート領域9とN- 基板1
0とのPN接合部をSiO2 からなる絶縁層36によっ
て覆っている。このように、幅狭のP+ のゲート領域1
4とN- 基板10とのPN接合部を覆う絶縁層35およ
び幅広のP+ のゲート領域9とN- 基板10とのPN接
合部を覆う絶縁層36を設けることにより、P+ のゲー
ト領域14とN- 基板10とのPN接合およびP+ のゲ
ート領域9とN- 基板10とのPN接合部のパッシベー
ション効果が得られ、その結果、ゲート、カソード間の
耐圧を向上させることができる。
【0117】N- 基板20の下面には幅狭のゲート電極
30および絶縁層35を収容する凹部26および幅広の
ゲート電極32および絶縁層36を収容する凹部28を
同心円状に設けている。
30および絶縁層35を収容する凹部26および幅広の
ゲート電極32および絶縁層36を収容する凹部28を
同心円状に設けている。
【0118】本実施例において設けた、幅広のP+ ゲー
ト領域9、幅広のゲート電極32、幅広のゲート電極3
2を収容するための凹部28、幅広のゲート電極33、
ゲート電極取出部70、ゲート電極取出部70の下のP
+ 層72、ガードリング71、チャンネルストッパ7
3,絶縁層75、カソード電極50等の具体的な構造
は、本実施例に限られるものではなく、上述した第1、
第2の実施例や、後述する他の実施例の半導体装置に適
用できる。
ト領域9、幅広のゲート電極32、幅広のゲート電極3
2を収容するための凹部28、幅広のゲート電極33、
ゲート電極取出部70、ゲート電極取出部70の下のP
+ 層72、ガードリング71、チャンネルストッパ7
3,絶縁層75、カソード電極50等の具体的な構造
は、本実施例に限られるものではなく、上述した第1、
第2の実施例や、後述する他の実施例の半導体装置に適
用できる。
【0119】また、本実施例の静電誘導サイリスタは、
第1の実施例の場合とほぼ同様にして製造できる。
第1の実施例の場合とほぼ同様にして製造できる。
【0120】図8、図9は、本発明の第4の実施例の静
電誘導サイリスタおよびその製造方法を説明するための
斜視断面図である。
電誘導サイリスタおよびその製造方法を説明するための
斜視断面図である。
【0121】本実施例においては、まず、図8に示すよ
うに、N- 基板20の下面に凹部26を設けるのみなら
ず、N- 基板10の上面にも凹部16を設け、P+ のゲ
ート領域14を凹部16の底面部に選択的に形成し、そ
の後、図9に示すように、N - 基板20の下面の凸部2
9とP+ のゲート領域14間に露出するN- 基板10の
上面19(凸部19)とを接合している点が第1の実施
例と異なるが、他の構成や製造方法は第1の実施例と同
様である。本実施例においては、N- 基板20の下面に
凹部26を設けるだけでなく、N - 基板10の上面にも
凹部16を設け、これらの凹部26および16により、
ゲート電極30を収容しているから、凹部26のみによ
ってゲート電極30を収容する第1の実施例に比べて、
凹部26、16の加工のアスペクト比は小さくなり、凹
部16、26の形成がより容易となる。
うに、N- 基板20の下面に凹部26を設けるのみなら
ず、N- 基板10の上面にも凹部16を設け、P+ のゲ
ート領域14を凹部16の底面部に選択的に形成し、そ
の後、図9に示すように、N - 基板20の下面の凸部2
9とP+ のゲート領域14間に露出するN- 基板10の
上面19(凸部19)とを接合している点が第1の実施
例と異なるが、他の構成や製造方法は第1の実施例と同
様である。本実施例においては、N- 基板20の下面に
凹部26を設けるだけでなく、N - 基板10の上面にも
凹部16を設け、これらの凹部26および16により、
ゲート電極30を収容しているから、凹部26のみによ
ってゲート電極30を収容する第1の実施例に比べて、
凹部26、16の加工のアスペクト比は小さくなり、凹
部16、26の形成がより容易となる。
【0122】図10、図11は、本発明の第5の実施例
の静電誘導サイリスタおよびその製造方法を説明するた
めの斜視断面図である。
の静電誘導サイリスタおよびその製造方法を説明するた
めの斜視断面図である。
【0123】まず、第1の実施例の場合と同様に、少な
くとも互いに接合される面が鏡面研磨されたN- 基板1
0、20を準備する。
くとも互いに接合される面が鏡面研磨されたN- 基板1
0、20を準備する。
【0124】次に、図10に示すように、N- 基板10
の上面に、ホトリソグラフィ法により、ゲート電極30
を収容可能な凹部18を設ける。次に、P型不純物を選
択的に拡散することによりP+ のゲート領域14を、ゲ
ート領域14間にN- 基板10の上面19を露出して、
40μm間隔で選択的に形成する。次に、ホトリソグラ
フィ法により、P+ のゲート領域14上に、タングステ
ンからなるゲート電極30を選択的に形成する。また、
ゲート領域14間に露出するN- 基板10の上面19に
は深さ20ÅのN+ 領域15を設ける。
の上面に、ホトリソグラフィ法により、ゲート電極30
を収容可能な凹部18を設ける。次に、P型不純物を選
択的に拡散することによりP+ のゲート領域14を、ゲ
ート領域14間にN- 基板10の上面19を露出して、
40μm間隔で選択的に形成する。次に、ホトリソグラ
フィ法により、P+ のゲート領域14上に、タングステ
ンからなるゲート電極30を選択的に形成する。また、
ゲート領域14間に露出するN- 基板10の上面19に
は深さ20ÅのN+ 領域15を設ける。
【0125】一方、N- 基板20の下面27であって、
N- 基板10の上面19に設けられたN+ 領域15と対
応する位置に、深さ50ÅのN+ 領域25を設ける。N
- 基板20の上面には不純物拡散によりN+ 層22があ
らかじめ形成されている。
N- 基板10の上面19に設けられたN+ 領域15と対
応する位置に、深さ50ÅのN+ 領域25を設ける。N
- 基板20の上面には不純物拡散によりN+ 層22があ
らかじめ形成されている。
【0126】次に、硫酸+過酸化水素水溶液によってN
- 基板10、20の超音波洗浄処理を行なって有機物や
金属を除去する。
- 基板10、20の超音波洗浄処理を行なって有機物や
金属を除去する。
【0127】次に、N- 基板10、20を純水で洗浄
し、室温でスピンナ乾燥する。
し、室温でスピンナ乾燥する。
【0128】次に、図11に示すように、P+ のゲート
領域14間に露出するN- 基板10の上面19と、N-
基板20の下面27とを接触させた状態で、水素雰囲気
中、800℃で加熱することにより、N- 基板10およ
びN- 基板20を接合する。
領域14間に露出するN- 基板10の上面19と、N-
基板20の下面27とを接触させた状態で、水素雰囲気
中、800℃で加熱することにより、N- 基板10およ
びN- 基板20を接合する。
【0129】次に、N- 基板10の下面に形成されたP
層12の下面およびN- 基板20の上面に形成されたN
+ 層22の上面にアノード電極40およびカソード電極
50をそれぞれ形成する。
層12の下面およびN- 基板20の上面に形成されたN
+ 層22の上面にアノード電極40およびカソード電極
50をそれぞれ形成する。
【0130】このようにして形成された静電誘導サイリ
スタ100においては、P層12はアノード、N+ 層2
2はカソード、N- 基板10およびN- 基板20は共に
Nベース60として機能し、P+ のゲート領域14およ
びゲート電極30はアノード電極40とカソード電極5
0との間を流れるアノード電流を制御するゲートとして
機能する。
スタ100においては、P層12はアノード、N+ 層2
2はカソード、N- 基板10およびN- 基板20は共に
Nベース60として機能し、P+ のゲート領域14およ
びゲート電極30はアノード電極40とカソード電極5
0との間を流れるアノード電流を制御するゲートとして
機能する。
【0131】本実施例においても、P+ のゲート領域1
4が埋め込まれるNベース60はN - 基板10およびN
- 基板20の接合によって形成されるから、均一で高品
質な結晶性を有するNベース60を得ることができると
ともに、P+ のゲート領域14間のNベース60の領域
の導電型がP型に変わってしまいアノード電流の制御が
不可能となることもなくなる。
4が埋め込まれるNベース60はN - 基板10およびN
- 基板20の接合によって形成されるから、均一で高品
質な結晶性を有するNベース60を得ることができると
ともに、P+ のゲート領域14間のNベース60の領域
の導電型がP型に変わってしまいアノード電流の制御が
不可能となることもなくなる。
【0132】さらに、P+ のゲート領域14上にタング
ステンからなるゲート電極30を設けているから、ゲー
ト横方向の抵抗が小さくなって最大遮断電流を大きくで
きる。また、ゲート電極30はN- 基板10の凹部18
内に収容されているから、このようにゲート電極30を
設けてもN+ 層22およびN- 基板20が微細に分割さ
れて高抵抗となることがなく、また、アスペクト比の大
きい溝内にゲート電極30を形成する必要もなくなる。
ステンからなるゲート電極30を設けているから、ゲー
ト横方向の抵抗が小さくなって最大遮断電流を大きくで
きる。また、ゲート電極30はN- 基板10の凹部18
内に収容されているから、このようにゲート電極30を
設けてもN+ 層22およびN- 基板20が微細に分割さ
れて高抵抗となることがなく、また、アスペクト比の大
きい溝内にゲート電極30を形成する必要もなくなる。
【0133】また、N- 基板10の上面に設けられた凹
部18はゲート電極30を収容可能であればよいから、
その形成に時間がかかりすぎることもない。
部18はゲート電極30を収容可能であればよいから、
その形成に時間がかかりすぎることもない。
【0134】さらに、ゲート電極30は、N- 基板10
の上面に設けられた凹部18に収容されているから、ゲ
ート電極30間に露出するN- 基板10の上面19と接
合されるN- 基板20の下面27には、もはや凹部を設
ける必要もなくなり、N- 基板20の下面27は平面状
であってもよくなる。従って、ゲート電極30間に露出
するN- 基板10の上面19とN- 基板20の下面27
とを接合させる場合に特別な目合わせを行なう必要がな
くなり、製造が容易となる。
の上面に設けられた凹部18に収容されているから、ゲ
ート電極30間に露出するN- 基板10の上面19と接
合されるN- 基板20の下面27には、もはや凹部を設
ける必要もなくなり、N- 基板20の下面27は平面状
であってもよくなる。従って、ゲート電極30間に露出
するN- 基板10の上面19とN- 基板20の下面27
とを接合させる場合に特別な目合わせを行なう必要がな
くなり、製造が容易となる。
【0135】また、N+ 領域15、25を設けることに
より、P+ のゲート領域14間に露出するN- 基板10
の上面19とN- 基板20の下面27との電気的な接続
を良好にすることができる。
より、P+ のゲート領域14間に露出するN- 基板10
の上面19とN- 基板20の下面27との電気的な接続
を良好にすることができる。
【0136】図12、図13は、本発明の第6の実施例
の静電誘導サイリスタおよびその製造方法を説明するた
めの斜視断面図である。
の静電誘導サイリスタおよびその製造方法を説明するた
めの斜視断面図である。
【0137】上述した第5の実施例においては、N- 基
板20の下面27にN+ 領域25を設け、N- 基板20
の上面にN+ 層22を設けたが、本実施例においては、
N-基板20に変えてN+ 基板21を使用している点が
第5の実施例と異なるが他の構成は同一であり、製造方
法も同様である。
板20の下面27にN+ 領域25を設け、N- 基板20
の上面にN+ 層22を設けたが、本実施例においては、
N-基板20に変えてN+ 基板21を使用している点が
第5の実施例と異なるが他の構成は同一であり、製造方
法も同様である。
【0138】このように、N- 基板20に変えてN+ 基
板21を使用することにより、N-基板20の下面27
にN+ 領域25を設けなくとも、N- 基板10の上面1
9との電気的な接続を良好なものとすることができ、N
- 基板20の上面にN+ 層22を設けなくとも、カソー
ド電極50との間に良好なオーミックコンタクトを形成
することができる。
板21を使用することにより、N-基板20の下面27
にN+ 領域25を設けなくとも、N- 基板10の上面1
9との電気的な接続を良好なものとすることができ、N
- 基板20の上面にN+ 層22を設けなくとも、カソー
ド電極50との間に良好なオーミックコンタクトを形成
することができる。
【0139】図14、図15は、本発明の第7の実施例
のGTOサイリスタおよびその製造方法を説明するため
の斜視断面図である。
のGTOサイリスタおよびその製造方法を説明するため
の斜視断面図である。
【0140】まず、少なくとも互いに接合される面が鏡
面研磨されたN- 基板110およびP基板120を準備
する。
面研磨されたN- 基板110およびP基板120を準備
する。
【0141】次に、図14に示すように、N- 基板11
0の上面に不純物拡散により、P層116を形成し、次
に、P型不純物を選択的に拡散することによりP+ のゲ
ート領域114を、ゲート領域114間にP層116の
上面119を露出して、30μm間隔で選択的に形成
し、次に、ホトリソグラフィ法により、P+ のゲート領
域114上に、タングステンからなるゲート電極130
を選択的に形成する。N - 基板110の下面には不純物
拡散によりP層112を形成する。
0の上面に不純物拡散により、P層116を形成し、次
に、P型不純物を選択的に拡散することによりP+ のゲ
ート領域114を、ゲート領域114間にP層116の
上面119を露出して、30μm間隔で選択的に形成
し、次に、ホトリソグラフィ法により、P+ のゲート領
域114上に、タングステンからなるゲート電極130
を選択的に形成する。N - 基板110の下面には不純物
拡散によりP層112を形成する。
【0142】一方、P基板120の下面には、ホトリソ
グラフィ法により、ゲート電極130を収容可能な凹部
126を設ける。凹部126が設けられていない部分
が、P + のゲート領域114間に露出するP層116の
上面119と接合される凸部129となる。P基板12
0の上面には不純物拡散によりN層122が形成され
る。
グラフィ法により、ゲート電極130を収容可能な凹部
126を設ける。凹部126が設けられていない部分
が、P + のゲート領域114間に露出するP層116の
上面119と接合される凸部129となる。P基板12
0の上面には不純物拡散によりN層122が形成され
る。
【0143】次に、硫酸+過酸化水素水溶液、さらにそ
れに引き続き塩酸+過酸化水素水溶液によってN- 基板
110およびP基板120の超音波洗浄を行って有機物
および金属不純物除去処理を行う。
れに引き続き塩酸+過酸化水素水溶液によってN- 基板
110およびP基板120の超音波洗浄を行って有機物
および金属不純物除去処理を行う。
【0144】次に、N- 基板110およびP基板120
を純水で超音波洗浄し、必要に応じてフッ素酸水溶液に
て自然酸化膜除去後純水で超音波洗浄し、室温でスピン
ナ乾燥する。
を純水で超音波洗浄し、必要に応じてフッ素酸水溶液に
て自然酸化膜除去後純水で超音波洗浄し、室温でスピン
ナ乾燥する。
【0145】次に、図15に示すように、P+ のゲート
領域114間に露出するP層116の上面119と、P
基板120の凸部129とを接触させた状態で、H2 雰
囲気中、800℃で加熱することにより、N- 基板11
0およびP基板120を接合する。
領域114間に露出するP層116の上面119と、P
基板120の凸部129とを接触させた状態で、H2 雰
囲気中、800℃で加熱することにより、N- 基板11
0およびP基板120を接合する。
【0146】次に、P層112の下面およびN層122
の上面にアノード電極140およびカソード電極150
をそれぞれ形成する。
の上面にアノード電極140およびカソード電極150
をそれぞれ形成する。
【0147】このようにして形成されたGTOサイリス
タ200においては、P層112はPエミッタ、N層1
22はNエミッタ、N- 基板110はNベースとしてそ
れぞれ機能し、P層116およびP基板120は共にP
ベース160として機能し、P+ のゲート領域114お
よびゲート電極130はアノード電極140とカソード
電極150との間を流れるアノード電流を制御するゲー
トとして機能する。
タ200においては、P層112はPエミッタ、N層1
22はNエミッタ、N- 基板110はNベースとしてそ
れぞれ機能し、P層116およびP基板120は共にP
ベース160として機能し、P+ のゲート領域114お
よびゲート電極130はアノード電極140とカソード
電極150との間を流れるアノード電流を制御するゲー
トとして機能する。
【0148】本実施例においては、P+ のゲート領域1
14が埋め込まれるPベース160はP層116および
P基板120の接合によって形成されるから、均一で高
品質な結晶性を有するPベース160を得ることができ
るとともに、P+ のゲート領域114間のPベース16
0の不純物濃度が高くなりすぎてアノード電流が流れに
くくなることもなくなる。
14が埋め込まれるPベース160はP層116および
P基板120の接合によって形成されるから、均一で高
品質な結晶性を有するPベース160を得ることができ
るとともに、P+ のゲート領域114間のPベース16
0の不純物濃度が高くなりすぎてアノード電流が流れに
くくなることもなくなる。
【0149】さらに、P+ のゲート領域114上にタン
グステンからなるゲート電極130を設けているから、
ゲート横方向の抵抗が小さくなって最大遮断電流を大き
くできる。また、ゲート電極130はP基板120の凹
部126内に収容されているから、このようにゲート電
極130を設けてもN層122およびP基板120が微
細に分割されて高抵抗となることがなく、また、アスペ
クト比の大きい溝内にゲート電極130を形成する必要
もなくなる。
グステンからなるゲート電極130を設けているから、
ゲート横方向の抵抗が小さくなって最大遮断電流を大き
くできる。また、ゲート電極130はP基板120の凹
部126内に収容されているから、このようにゲート電
極130を設けてもN層122およびP基板120が微
細に分割されて高抵抗となることがなく、また、アスペ
クト比の大きい溝内にゲート電極130を形成する必要
もなくなる。
【0150】また、P基板120の下面に設けられた凹
部126はゲート電極130を収容可能であればよいか
ら、その形成に時間がかかりすぎることもない。
部126はゲート電極130を収容可能であればよいか
ら、その形成に時間がかかりすぎることもない。
【0151】さらに、本実施例においては、ゲート電極
130にタングステンを使用したから、良質な接合界面
が得られる高温での接合ができる。
130にタングステンを使用したから、良質な接合界面
が得られる高温での接合ができる。
【0152】なお、本実施例においては、800℃で接
合を行なったが、400℃以上で接合を行なうことがで
きる。しかしながら、1100℃以上となるとP+ のゲ
ート領域114の不純物がP層116およびP基板12
0内に拡散し、サイリスタの特性に悪影響を与えるから
好ましくない。なお、接合は、より好ましくは、常圧に
て700〜1100℃の範囲で行なう。不純物の熱拡散
が少なく、かつ接合結晶格子の歪が小さくできるからで
ある。
合を行なったが、400℃以上で接合を行なうことがで
きる。しかしながら、1100℃以上となるとP+ のゲ
ート領域114の不純物がP層116およびP基板12
0内に拡散し、サイリスタの特性に悪影響を与えるから
好ましくない。なお、接合は、より好ましくは、常圧に
て700〜1100℃の範囲で行なう。不純物の熱拡散
が少なく、かつ接合結晶格子の歪が小さくできるからで
ある。
【0153】また、本実施例においては、圧力をN- 基
板110およびP基板120の両側から特に加えること
なく接合を行なったが、N- 基板110およびP基板1
20の両側から圧力を加えながら接合を行なうことが好
ましい。接合温度が下がり、熱拡散が抑えられ、非接触
部位が減少するからである。圧力は0.1kg/cm 2
〜100kg/cm2 の範囲で加えることが好ましい。
0.1kg/cm2 以下だと接触が不十分となり、10
0kg/cm2 以上だと変形による位置ずれが生じるか
らである、このとき、接合温度は、好ましくは、400
〜1100℃であり、より好ましくは500〜1000
℃である。加圧により接合部の物質移動が促進されるか
らである。
板110およびP基板120の両側から特に加えること
なく接合を行なったが、N- 基板110およびP基板1
20の両側から圧力を加えながら接合を行なうことが好
ましい。接合温度が下がり、熱拡散が抑えられ、非接触
部位が減少するからである。圧力は0.1kg/cm 2
〜100kg/cm2 の範囲で加えることが好ましい。
0.1kg/cm2 以下だと接触が不十分となり、10
0kg/cm2 以上だと変形による位置ずれが生じるか
らである、このとき、接合温度は、好ましくは、400
〜1100℃であり、より好ましくは500〜1000
℃である。加圧により接合部の物質移動が促進されるか
らである。
【0154】図16は,本発明の第8の実施例のGTO
サイリスタおよびその製造方法を説明するための斜視断
面図である。
サイリスタおよびその製造方法を説明するための斜視断
面図である。
【0155】P+ のゲート領域114間に露出するP層
116の上面119およびP基板120の下面に設けら
れた凸部129の下面にそれぞれP+ 領域118および
P+領域128を設けた点が第5の実施例と異なるが、
他の構成や製造方法は第6の実施例と同様である。
116の上面119およびP基板120の下面に設けら
れた凸部129の下面にそれぞれP+ 領域118および
P+領域128を設けた点が第5の実施例と異なるが、
他の構成や製造方法は第6の実施例と同様である。
【0156】このP+ 領域118および128はN- 基
板110およびP基板120の接合前に設けておく。こ
のように、P+ 領域118、128を設けることによ
り、P + のゲート領域114間に露出するP層116の
上面119とP基板120の下面に設けられた凸部12
9の下面との電気的な接続を良好にすることができる。
このP+ 領域118、128の深さは、本実施例におい
ては、100Åとした。本実施例においても、P+ 領域
118および128の両方を設けたが、いずれか一方で
もよい。
板110およびP基板120の接合前に設けておく。こ
のように、P+ 領域118、128を設けることによ
り、P + のゲート領域114間に露出するP層116の
上面119とP基板120の下面に設けられた凸部12
9の下面との電気的な接続を良好にすることができる。
このP+ 領域118、128の深さは、本実施例におい
ては、100Åとした。本実施例においても、P+ 領域
118および128の両方を設けたが、いずれか一方で
もよい。
【0157】図17は、本発明の第9の実施例のGTO
サイリスタおよびその製造方法を説明するための断面図
である。
サイリスタおよびその製造方法を説明するための断面図
である。
【0158】本実施例においては、ゲート電極130を
P+ のゲート領域114とP層116との界面を覆うよ
うに設けている点が第5の実施例と異なるが、他の構成
や製造方法は第1の実施例と同様である。
P+ のゲート領域114とP層116との界面を覆うよ
うに設けている点が第5の実施例と異なるが、他の構成
や製造方法は第1の実施例と同様である。
【0159】このように、ゲート電極130をP+ のゲ
ート領域114とP層116との界面を覆うように設け
ることにより、ゲート抵抗をより有効に下げ動作周波数
を高めることができる。
ート領域114とP層116との界面を覆うように設け
ることにより、ゲート抵抗をより有効に下げ動作周波数
を高めることができる。
【0160】なお、上記の実施例においては、本発明を
サイリスタに適用した場合について説明したが、本発明
は、図1乃至図6を参照して説明した第1乃至第4の実
施例の静電誘導サイリスタにおいて、P+ 層12をN+
ドレインに変えた静電誘導トランジスタにも同様に適用
できる。
サイリスタに適用した場合について説明したが、本発明
は、図1乃至図6を参照して説明した第1乃至第4の実
施例の静電誘導サイリスタにおいて、P+ 層12をN+
ドレインに変えた静電誘導トランジスタにも同様に適用
できる。
【0161】さらに、本発明は、上記実施例に限られる
ものではなく、例えば、pin構造あるいは、アノード
ショート構造の静電誘導サイリスタおよびアノードショ
ート型のGTOサイリスタにも当然に応用可能である。
ものではなく、例えば、pin構造あるいは、アノード
ショート構造の静電誘導サイリスタおよびアノードショ
ート型のGTOサイリスタにも当然に応用可能である。
【0162】
【発明の効果】本発明の製造方法においては、一導電型
の第1の半導体基板の一主面に、不純物をドーピングし
た半導体からなるゲート領域を、ゲート領域間に第1の
半導体基板の一主面を露出して、選択的に形成するとと
もに、一導電型の第2の半導体基板の一主面に、ゲート
領域間に露出する第1の半導体基板の一主面と当接可能
な凸部を設け、その後、ゲート領域間に露出する第1の
半導体基板の一主面と、第2の半導体基板の凸部とを接
触させているから、ゲート領域が埋め込まれるベース領
域は、エピタキシャル成長を行なうことなく、第1の半
導体基板および第2の半導体基板の接触によって形成さ
れる。従って、高品質な結晶性を有するベース領域を得
ることができるとともに、ゲート領域間のベース領域の
導電型が変わってしまってゲート領域によるアノード電
流の制御が不可能となることもなくなる。また、ゲート
領域の高濃度のドーピングも可能となる。
の第1の半導体基板の一主面に、不純物をドーピングし
た半導体からなるゲート領域を、ゲート領域間に第1の
半導体基板の一主面を露出して、選択的に形成するとと
もに、一導電型の第2の半導体基板の一主面に、ゲート
領域間に露出する第1の半導体基板の一主面と当接可能
な凸部を設け、その後、ゲート領域間に露出する第1の
半導体基板の一主面と、第2の半導体基板の凸部とを接
触させているから、ゲート領域が埋め込まれるベース領
域は、エピタキシャル成長を行なうことなく、第1の半
導体基板および第2の半導体基板の接触によって形成さ
れる。従って、高品質な結晶性を有するベース領域を得
ることができるとともに、ゲート領域間のベース領域の
導電型が変わってしまってゲート領域によるアノード電
流の制御が不可能となることもなくなる。また、ゲート
領域の高濃度のドーピングも可能となる。
【0163】また、本発明の製造方法においては、一導
電型の第1の半導体基板の一主面に、不純物をドーピン
グした半導体からなるゲート領域を、ゲート領域間に第
1の半導体基板の一主面を露出して、選択的に形成する
とともに、一導電型の第2の半導体基板の一主面に、ゲ
ート領域間に露出する第1の半導体基板の一主面と当接
可能な凸部を設け、その後、ゲート領域間に露出する第
1の半導体基板の一主面と、第2の半導体基板の凸部と
を接触させて加熱することにより、ゲート領域間に露出
する第1の半導体基板の一主面と、第2の半導体基板の
凸部とを接合しているから、ゲート領域が埋め込まれる
ベース領域は、エピタキシャル成長を行なうことなく、
第1の半導体基板および第2の半導体基板の接合によっ
て形成される。従って、均一で高品質な結晶性を有する
ベース領域を得ることができるとともに、ゲート領域間
のベース領域の導電型が変わってしまってゲート領域に
よるアノード電流の制御が不可能となることもなくな
る。また、ゲート領域の高濃度のドーピングも可能とな
る。
電型の第1の半導体基板の一主面に、不純物をドーピン
グした半導体からなるゲート領域を、ゲート領域間に第
1の半導体基板の一主面を露出して、選択的に形成する
とともに、一導電型の第2の半導体基板の一主面に、ゲ
ート領域間に露出する第1の半導体基板の一主面と当接
可能な凸部を設け、その後、ゲート領域間に露出する第
1の半導体基板の一主面と、第2の半導体基板の凸部と
を接触させて加熱することにより、ゲート領域間に露出
する第1の半導体基板の一主面と、第2の半導体基板の
凸部とを接合しているから、ゲート領域が埋め込まれる
ベース領域は、エピタキシャル成長を行なうことなく、
第1の半導体基板および第2の半導体基板の接合によっ
て形成される。従って、均一で高品質な結晶性を有する
ベース領域を得ることができるとともに、ゲート領域間
のベース領域の導電型が変わってしまってゲート領域に
よるアノード電流の制御が不可能となることもなくな
る。また、ゲート領域の高濃度のドーピングも可能とな
る。
【0164】また、本発明においては、一導電型の第1
の半導体基板の一主面に、ゲート領域を選択的に形成
し、ゲート領域上に良導体からなるゲート電極を設ける
とともに、一導電型の第2の半導体基板の一主面にゲー
ト電極を収容可能な第1の凹部と、ゲート領域間に露出
する第1の半導体基板の一主面と当接可能な凸部とを設
け、その後、ゲート領域間に露出する第1の半導体基板
の一主面と、第2の半導体基板の凸部とを接触または接
合しているから、ゲート領域上に金属等の良導体からな
るゲート電極が設けられることになり、ゲート横方向の
抵抗が小さくなり、最大遮断電流を大きくできる。ま
た、ゲート電極は、第2の半導体基板の一主面に設けら
れた第1の凹部内に収容されるから、ゲート電極を収容
するのに、第2の半導体基板の一主面とは反対側の主面
から深い溝を掘り込む必要もなくなる。従って、カソー
ドが微細に分割されて高抵抗となることもない。また、
第2の半導体基板の一主面に設けられる第1の凹部は、
ゲート電極を収容できればよいから、深く形成する必要
もなくなり、その結果、例えエッチング速度の小さいド
ライエッチング法によって第1の凹部を形成しても、そ
の形成に時間がかかりすぎるということもなくなる。さ
らに、ゲート電極は、第2の半導体基板の一主面に形成
された第1の凹部内に収容されるから、アスペクト比の
大きい溝内にゲート電極を形成する必要もなくなる。
の半導体基板の一主面に、ゲート領域を選択的に形成
し、ゲート領域上に良導体からなるゲート電極を設ける
とともに、一導電型の第2の半導体基板の一主面にゲー
ト電極を収容可能な第1の凹部と、ゲート領域間に露出
する第1の半導体基板の一主面と当接可能な凸部とを設
け、その後、ゲート領域間に露出する第1の半導体基板
の一主面と、第2の半導体基板の凸部とを接触または接
合しているから、ゲート領域上に金属等の良導体からな
るゲート電極が設けられることになり、ゲート横方向の
抵抗が小さくなり、最大遮断電流を大きくできる。ま
た、ゲート電極は、第2の半導体基板の一主面に設けら
れた第1の凹部内に収容されるから、ゲート電極を収容
するのに、第2の半導体基板の一主面とは反対側の主面
から深い溝を掘り込む必要もなくなる。従って、カソー
ドが微細に分割されて高抵抗となることもない。また、
第2の半導体基板の一主面に設けられる第1の凹部は、
ゲート電極を収容できればよいから、深く形成する必要
もなくなり、その結果、例えエッチング速度の小さいド
ライエッチング法によって第1の凹部を形成しても、そ
の形成に時間がかかりすぎるということもなくなる。さ
らに、ゲート電極は、第2の半導体基板の一主面に形成
された第1の凹部内に収容されるから、アスペクト比の
大きい溝内にゲート電極を形成する必要もなくなる。
【0165】また、ゲート領域間に露出する第1の半導
体基板の一主面と、第2の半導体基板の凸部とを接触ま
たは接合する前に、ゲート領域間に露出する第1の半導
体基板の一主面および第2の半導体基板の凸部であって
第1の半導体基板の一主面と接合される部分の少なくと
も一方に、第1の半導体基板の一主面に設ける場合には
第1の半導体基板よりも高不純物濃度であり、第2の半
導体基板の凸部に設ける場合には第2の半導体基板より
も高不純物濃度である一導電型の高濃度半導体領域を設
けることによって、ゲート領域間に露出する第1の半導
体基板の一主面と、第2の半導体基板の凸部との電気的
な接続を良好にすることができる。
体基板の一主面と、第2の半導体基板の凸部とを接触ま
たは接合する前に、ゲート領域間に露出する第1の半導
体基板の一主面および第2の半導体基板の凸部であって
第1の半導体基板の一主面と接合される部分の少なくと
も一方に、第1の半導体基板の一主面に設ける場合には
第1の半導体基板よりも高不純物濃度であり、第2の半
導体基板の凸部に設ける場合には第2の半導体基板より
も高不純物濃度である一導電型の高濃度半導体領域を設
けることによって、ゲート領域間に露出する第1の半導
体基板の一主面と、第2の半導体基板の凸部との電気的
な接続を良好にすることができる。
【0166】さらに、また、第1の半導体基板の一主面
に第1の凹部を設け、第2の半導体基板の一主面にも第
2の凹部を設けることにより、ゲート電極は第1の凹部
および第2の凹部の両方によって収容すればよくなる。
従って、ゲート電極を第1の凹部のみによって収容する
場合に比べて凹部の加工のアスペクト比はより小さくな
り、凹部の形成がより容易となる。
に第1の凹部を設け、第2の半導体基板の一主面にも第
2の凹部を設けることにより、ゲート電極は第1の凹部
および第2の凹部の両方によって収容すればよくなる。
従って、ゲート電極を第1の凹部のみによって収容する
場合に比べて凹部の加工のアスペクト比はより小さくな
り、凹部の形成がより容易となる。
【0167】また、本発明において、一導電型の第1の
半導体基板の一主面に、凹部を設け、この凹部の少なく
とも底面に、不純物をドーピングした半導体からなるゲ
ート領域を、ゲート領域間に第1の半導体基板の一主面
を露出して選択的に設け、ゲート領域間に露出する第1
の半導体基板の一主面と一導電型の第2の半導体基板の
一主面とを接触または接合させることにより、ゲート領
域が埋め込まれるベース領域は、エピタキシャル成長を
行なうことなく、第1の半導体基板および第2の半導体
基板の接合によって形成される。従って、均一で高品質
な結晶性を有するベース領域を得ることができるととも
に、ゲート領域間のベース領域の導電型が変わってしま
って、ゲート領域によるアノード電流の制御が不可能と
なることもなくなる。また、ゲート領域の高濃度のドー
ピングも可能となる。
半導体基板の一主面に、凹部を設け、この凹部の少なく
とも底面に、不純物をドーピングした半導体からなるゲ
ート領域を、ゲート領域間に第1の半導体基板の一主面
を露出して選択的に設け、ゲート領域間に露出する第1
の半導体基板の一主面と一導電型の第2の半導体基板の
一主面とを接触または接合させることにより、ゲート領
域が埋め込まれるベース領域は、エピタキシャル成長を
行なうことなく、第1の半導体基板および第2の半導体
基板の接合によって形成される。従って、均一で高品質
な結晶性を有するベース領域を得ることができるととも
に、ゲート領域間のベース領域の導電型が変わってしま
って、ゲート領域によるアノード電流の制御が不可能と
なることもなくなる。また、ゲート領域の高濃度のドー
ピングも可能となる。
【0168】また、第1の半導体基板の一主面に、ゲー
ト電極を収容可能な凹部を設け、凹部の少なくとも底面
に、不純物をドーピングした半導体からなるゲート領域
を、ゲート領域間に第1の半導体基板の一主面を露出し
て選択的に設け、ゲート領域上に良導体からなるゲート
電極を凹部内に収容して設け、ゲート領域間に露出する
第1の半導体基板の一主面と第2の半導体基板の一主面
とを接触または接合させることにより、ゲート領域上に
金属等の良導体からなるゲート電極が設けられることに
なり、ゲート横方向の抵抗が小さくなり、最大遮断電流
を大きくできる。また、ゲート電極は、第1の半導体基
板の一主面に設けられた凹部内に収容されるから、ゲー
ト電極を収容するのに、第2の半導体基板の一主面とは
反対側の主面から深い溝を掘り込む必要もなくなる。従
って、カソードが微細に分割されて高抵抗となることも
ない。また、第1の半導体基板の一主面に設けられる凹
部は、ゲート電極を収容できればよいから、深く形成す
る必要もなくなり、その結果、例えエッチング速度の小
さいドライエッチング法によって凹部を形成しても、そ
の形成に時間がかかりすぎるということもなくなる。さ
らに、ゲート電極は、第1の半導体基板の一主面に設け
られた凹部に収容されているから、ゲート領域間に露出
する第1の半導体基板の一主面と接触または接合される
第2の半導体基板の一主面には、もはや凹部を設ける必
要もなくなり、第2の半導体基板の一主面は平面状であ
ってもよくなる。従って、ゲート領域間に露出する第1
の半導体基板の一主面と第2の半導体基板の一主面とを
接触または接合させる場合に特別な目合わせを行なう必
要がなくなる。
ト電極を収容可能な凹部を設け、凹部の少なくとも底面
に、不純物をドーピングした半導体からなるゲート領域
を、ゲート領域間に第1の半導体基板の一主面を露出し
て選択的に設け、ゲート領域上に良導体からなるゲート
電極を凹部内に収容して設け、ゲート領域間に露出する
第1の半導体基板の一主面と第2の半導体基板の一主面
とを接触または接合させることにより、ゲート領域上に
金属等の良導体からなるゲート電極が設けられることに
なり、ゲート横方向の抵抗が小さくなり、最大遮断電流
を大きくできる。また、ゲート電極は、第1の半導体基
板の一主面に設けられた凹部内に収容されるから、ゲー
ト電極を収容するのに、第2の半導体基板の一主面とは
反対側の主面から深い溝を掘り込む必要もなくなる。従
って、カソードが微細に分割されて高抵抗となることも
ない。また、第1の半導体基板の一主面に設けられる凹
部は、ゲート電極を収容できればよいから、深く形成す
る必要もなくなり、その結果、例えエッチング速度の小
さいドライエッチング法によって凹部を形成しても、そ
の形成に時間がかかりすぎるということもなくなる。さ
らに、ゲート電極は、第1の半導体基板の一主面に設け
られた凹部に収容されているから、ゲート領域間に露出
する第1の半導体基板の一主面と接触または接合される
第2の半導体基板の一主面には、もはや凹部を設ける必
要もなくなり、第2の半導体基板の一主面は平面状であ
ってもよくなる。従って、ゲート領域間に露出する第1
の半導体基板の一主面と第2の半導体基板の一主面とを
接触または接合させる場合に特別な目合わせを行なう必
要がなくなる。
【0169】また、この場合においても、ゲート領域間
に露出する第1の半導体基板の一主面と、第2の半導体
基板の一主面とを接触または接合する工程の前に、ゲー
ト領域間に露出する第1の半導体基板の一主面および第
2の半導体基板の一主面であって第1の半導体基板の一
主面と接触または接合される部分の少なくとも一方に、
第1の半導体基板の一主面に設ける場合には第1の半導
体基板よりも高不純物濃度であり、第2の半導体基板の
一主面に設ける場合には第2の半導体基板よりも高不純
物濃度である一導電型の高濃度半導体領域を設けること
により、ゲート領域間に露出する第1の半導体基板の一
主面と、第2の半導体基板の一主面との電気的な接続を
良好にすることができる。
に露出する第1の半導体基板の一主面と、第2の半導体
基板の一主面とを接触または接合する工程の前に、ゲー
ト領域間に露出する第1の半導体基板の一主面および第
2の半導体基板の一主面であって第1の半導体基板の一
主面と接触または接合される部分の少なくとも一方に、
第1の半導体基板の一主面に設ける場合には第1の半導
体基板よりも高不純物濃度であり、第2の半導体基板の
一主面に設ける場合には第2の半導体基板よりも高不純
物濃度である一導電型の高濃度半導体領域を設けること
により、ゲート領域間に露出する第1の半導体基板の一
主面と、第2の半導体基板の一主面との電気的な接続を
良好にすることができる。
【0170】また、本発明において、一導電型の第1お
よび第2の半導体基板を準備し、第1の半導体基板の一
主面に、他の導電型の半導体からなるゲート領域を、ゲ
ート領域間に第1の半導体基板の前記一主面を露出し
て、選択的に形成し、ゲート領域間に露出する第1の半
導体基板の一主面と第2の半導体基板の一主面とを接合
することにより、本発明を静電誘導トランジスタや静電
誘導サイリスタの製造方法に適用でき、ゲート領域が埋
め込まれるベース領域は、エピタキシャル成長を行なう
ことなく、第1の半導体基板および第2の半導体基板の
接合によって形成されるから、均一で高品質な結晶性を
有するベース領域を得ることができるとともに、ゲート
領域間のベース領域の導電型が変わってしまって、ゲー
ト領域によるアノード電流の制御が不可能となることも
なくなる。また、ゲート領域の高濃度のドーピングも可
能となる。
よび第2の半導体基板を準備し、第1の半導体基板の一
主面に、他の導電型の半導体からなるゲート領域を、ゲ
ート領域間に第1の半導体基板の前記一主面を露出し
て、選択的に形成し、ゲート領域間に露出する第1の半
導体基板の一主面と第2の半導体基板の一主面とを接合
することにより、本発明を静電誘導トランジスタや静電
誘導サイリスタの製造方法に適用でき、ゲート領域が埋
め込まれるベース領域は、エピタキシャル成長を行なう
ことなく、第1の半導体基板および第2の半導体基板の
接合によって形成されるから、均一で高品質な結晶性を
有するベース領域を得ることができるとともに、ゲート
領域間のベース領域の導電型が変わってしまって、ゲー
ト領域によるアノード電流の制御が不可能となることも
なくなる。また、ゲート領域の高濃度のドーピングも可
能となる。
【0171】また、本発明において、一導電型の第1お
よび第2の半導体基板を準備し、第1の半導体基板の一
主面に、他の導電型の半導体からなるゲート領域を、ゲ
ート領域間に第1の半導体基板の一主面を露出して、選
択的に形成し、ゲート領域上に良導体からなるゲート電
極を設け、第2の半導体基板の一主面にゲート電極を収
容可能な凹部と、ゲート領域間に露出する第1の半導体
基板の一主面と当接可能な凸部とを設け、ゲート領域間
に露出する第1の半導体基板の前記一主面と、第2の半
導体基板の凸部とを接合することにより、本発明は、静
電誘導トランジスタに適用でき、ゲート領域が埋め込ま
れるベース領域は第1の半導体基板および第2の半導体
基板の接合によって形成されるから、均一で高品質な結
晶性を有するベース領域を得ることができるとともに、
ゲート領域間のベース領域の導電型が変わってしまいア
ノード電流の制御が不可能となることもなくなる。ま
た、ゲート領域の高濃度のドーピングも可能となる。さ
らに、ゲート横方向の抵抗が小さくなって最大遮断電流
を大きくできるとともに、このようにゲート電極を設け
てもカソードが微細に分割されて高抵抗となることがな
い。また、第2の半導体基板の一主面に設けられる凹部
はゲート電極を収容可能であればよいから、その形成に
時間がかかりすぎることもない。さらに、ゲート電極が
第2の半導体基板の一主面に形成される凹部内に収容さ
れるから、アスペクト比の大きい溝内にゲート電極を形
成する必要もなくなる。
よび第2の半導体基板を準備し、第1の半導体基板の一
主面に、他の導電型の半導体からなるゲート領域を、ゲ
ート領域間に第1の半導体基板の一主面を露出して、選
択的に形成し、ゲート領域上に良導体からなるゲート電
極を設け、第2の半導体基板の一主面にゲート電極を収
容可能な凹部と、ゲート領域間に露出する第1の半導体
基板の一主面と当接可能な凸部とを設け、ゲート領域間
に露出する第1の半導体基板の前記一主面と、第2の半
導体基板の凸部とを接合することにより、本発明は、静
電誘導トランジスタに適用でき、ゲート領域が埋め込ま
れるベース領域は第1の半導体基板および第2の半導体
基板の接合によって形成されるから、均一で高品質な結
晶性を有するベース領域を得ることができるとともに、
ゲート領域間のベース領域の導電型が変わってしまいア
ノード電流の制御が不可能となることもなくなる。ま
た、ゲート領域の高濃度のドーピングも可能となる。さ
らに、ゲート横方向の抵抗が小さくなって最大遮断電流
を大きくできるとともに、このようにゲート電極を設け
てもカソードが微細に分割されて高抵抗となることがな
い。また、第2の半導体基板の一主面に設けられる凹部
はゲート電極を収容可能であればよいから、その形成に
時間がかかりすぎることもない。さらに、ゲート電極が
第2の半導体基板の一主面に形成される凹部内に収容さ
れるから、アスペクト比の大きい溝内にゲート電極を形
成する必要もなくなる。
【0172】また、本発明において、一導電型の第1お
よび第2の半導体基板を準備し、第1の半導体基板の一
主面に、ゲート電極を収容可能な凹部を設け、凹部の少
なくとも底面に、他の導電型の半導体からなるゲート領
域を、ゲート領域間に第1の半導体基板の一主面を露出
して、選択的に形成し、ゲート領域上に良導体からなる
ゲート電極を凹部内に収容して設け、ゲート領域間に露
出する第1の半導体基板の一主面と、第2の半導体基板
の一主面とを接合することにより、本発明は、静電誘導
トランジスタに適用でき、ゲート領域が埋め込まれるベ
ース領域は第1の半導体基板および第2の半導体基板の
接合によって形成されるから、均一で高品質な結晶性を
有するベース領域を得ることができるとともに、ゲート
領域間のベース領域の導電型が変わってしまいアノード
電流の制御が不可能となることもなくなる。また、ゲー
ト領域の高濃度のドーピングも可能となる。さらに、ゲ
ート横方向の抵抗が小さくなって最大遮断電流を大きく
できるとともに、このようにゲート電極を設けてもカソ
ードが微細に分割されて高抵抗となることがない。ま
た、第1の半導体基板の一主面に設けられる凹部はゲー
ト電極を収容可能であればよいから、その形成に時間が
かかりすぎることもない。さらに、ゲート電極は、第1
の半導体基板の一主面に設けられた凹部に収容されてい
るから、ゲート領域間に露出する第1の半導体基板の一
主面と接合される第2の半導体基板の一主面には、もは
や凹部を設ける必要もなくなり、第2の半導体基板の一
主面は平面状であってもよくなる。従って、ゲート領域
間に露出する第1の半導体基板の一主面と第2の半導体
基板の一主面とを接合させる場合に特別な目合わせを行
なう必要がなくなる。
よび第2の半導体基板を準備し、第1の半導体基板の一
主面に、ゲート電極を収容可能な凹部を設け、凹部の少
なくとも底面に、他の導電型の半導体からなるゲート領
域を、ゲート領域間に第1の半導体基板の一主面を露出
して、選択的に形成し、ゲート領域上に良導体からなる
ゲート電極を凹部内に収容して設け、ゲート領域間に露
出する第1の半導体基板の一主面と、第2の半導体基板
の一主面とを接合することにより、本発明は、静電誘導
トランジスタに適用でき、ゲート領域が埋め込まれるベ
ース領域は第1の半導体基板および第2の半導体基板の
接合によって形成されるから、均一で高品質な結晶性を
有するベース領域を得ることができるとともに、ゲート
領域間のベース領域の導電型が変わってしまいアノード
電流の制御が不可能となることもなくなる。また、ゲー
ト領域の高濃度のドーピングも可能となる。さらに、ゲ
ート横方向の抵抗が小さくなって最大遮断電流を大きく
できるとともに、このようにゲート電極を設けてもカソ
ードが微細に分割されて高抵抗となることがない。ま
た、第1の半導体基板の一主面に設けられる凹部はゲー
ト電極を収容可能であればよいから、その形成に時間が
かかりすぎることもない。さらに、ゲート電極は、第1
の半導体基板の一主面に設けられた凹部に収容されてい
るから、ゲート領域間に露出する第1の半導体基板の一
主面と接合される第2の半導体基板の一主面には、もは
や凹部を設ける必要もなくなり、第2の半導体基板の一
主面は平面状であってもよくなる。従って、ゲート領域
間に露出する第1の半導体基板の一主面と第2の半導体
基板の一主面とを接合させる場合に特別な目合わせを行
なう必要がなくなる。
【0173】また、本発明において、一導電型の第1お
よび第2の半導体基板を準備し、第1の半導体基板の一
主面に、他の導電型の半導体からなるゲート領域を、ゲ
ート領域間に第1の半導体基板の一主面を露出して、選
択的に形成し、ゲート領域上に良導体からなるゲート電
極を設け、第1の半導体基板の一主面とは反対側の他の
主面または第2の半導体基板の一主面とは反対側の他の
主面の一方に、他の導電型の第1の半導体層を設け、第
2の半導体基板の一主面にゲート電極を収容可能な凹部
と、ゲート領域間に露出する第1の半導体基板の一主面
と当接可能な凸部とを設け、ゲート領域間に露出する第
1の半導体基板の一主面と、第2の半導体基板の凸部と
を接合することにより、本発明は、静電誘導サイリスタ
に適用でき、ゲート領域が埋め込まれるベース領域は第
1の半導体基板および第2の半導体基板の接合によって
形成されるから、均一で高品質な結晶性を有するベース
領域を得ることができるとともに、ゲート領域間のベー
ス領域の導電型が変わってしまいアノード電流の制御が
不可能となることもなくなる。また、ゲート領域の高濃
度のドーピングも可能となる。さらに、ゲート横方向の
抵抗が小さくなって最大遮断電流を大きくできるととも
に、このようにゲート電極を設けてもカソードが微細に
分割されて高抵抗となることがない。また、第2の半導
体基板の一主面に設けられる凹部はゲート電極を収容可
能であればよいから、その形成に時間がかかりすぎるこ
ともない。さらに、ゲート電極が第2の半導体基板の一
主面に形成される凹部内に収容されるから、アスペクト
比の大きい溝内にゲート電極を形成する必要もなくな
る。
よび第2の半導体基板を準備し、第1の半導体基板の一
主面に、他の導電型の半導体からなるゲート領域を、ゲ
ート領域間に第1の半導体基板の一主面を露出して、選
択的に形成し、ゲート領域上に良導体からなるゲート電
極を設け、第1の半導体基板の一主面とは反対側の他の
主面または第2の半導体基板の一主面とは反対側の他の
主面の一方に、他の導電型の第1の半導体層を設け、第
2の半導体基板の一主面にゲート電極を収容可能な凹部
と、ゲート領域間に露出する第1の半導体基板の一主面
と当接可能な凸部とを設け、ゲート領域間に露出する第
1の半導体基板の一主面と、第2の半導体基板の凸部と
を接合することにより、本発明は、静電誘導サイリスタ
に適用でき、ゲート領域が埋め込まれるベース領域は第
1の半導体基板および第2の半導体基板の接合によって
形成されるから、均一で高品質な結晶性を有するベース
領域を得ることができるとともに、ゲート領域間のベー
ス領域の導電型が変わってしまいアノード電流の制御が
不可能となることもなくなる。また、ゲート領域の高濃
度のドーピングも可能となる。さらに、ゲート横方向の
抵抗が小さくなって最大遮断電流を大きくできるととも
に、このようにゲート電極を設けてもカソードが微細に
分割されて高抵抗となることがない。また、第2の半導
体基板の一主面に設けられる凹部はゲート電極を収容可
能であればよいから、その形成に時間がかかりすぎるこ
ともない。さらに、ゲート電極が第2の半導体基板の一
主面に形成される凹部内に収容されるから、アスペクト
比の大きい溝内にゲート電極を形成する必要もなくな
る。
【0174】また、本発明において、一導電型の第1お
よび第2の半導体基板を準備し、第1の半導体基板の一
主面に、ゲート電極を収容可能な凹部を設け、凹部の少
なくとも底面に、他の導電型の半導体からなるゲート領
域を、ゲート領域間に第1の半導体基板の一主面を露出
して、選択的に形成し、ゲート領域上に良導体からなる
ゲート電極を凹部内に収容して設け、第1の半導体基板
の一主面とは反対側の他の主面または第2の半導体基板
の一主面とは反対側の他の主面の一方に、他の導電型の
第1の半導体層を設け、ゲート領域間に露出する第1の
半導体基板の一主面と、第2の半導体基板の一主面とを
接合することによって、本発明は、静電誘導サイリスタ
に適用でき、ゲート領域が埋め込まれるベース領域は第
1の半導体基板および第2の半導体基板の接合によって
形成されるから、均一で高品質な結晶性を有するベース
領域を得ることができるとともに、ゲート領域間のベー
ス領域の導電型が変わってしまいアノード電流の制御が
不可能となることもなくなる。また、ゲート領域の高濃
度のドーピングも可能となる。さらに、ゲート横方向の
抵抗が小さくなって最大遮断電流を大きくできるととも
に、このようにゲート電極を設けてもカソードが微細に
分割されて高抵抗となることがない。また、第1の半導
体基板の一主面に設けられる凹部はゲート電極を収容可
能であればよいから、その形成に時間がかかりすぎるこ
ともない。さらに、ゲート電極は、第1の半導体基板の
一主面に設けられた凹部に収容されているから、ゲート
領域間に露出する第1の半導体基板の一主面と接合され
る第2の半導体基板の一主面には、もはや凹部を設ける
必要もなくなり、第2の半導体基板の一主面は平面状で
あってもよくなる。従って、ゲート領域間に露出する第
1の半導体基板の一主面と第2の半導体基板の一主面と
を接合させる場合に特別な目合わせを行なう必要がなく
なる。
よび第2の半導体基板を準備し、第1の半導体基板の一
主面に、ゲート電極を収容可能な凹部を設け、凹部の少
なくとも底面に、他の導電型の半導体からなるゲート領
域を、ゲート領域間に第1の半導体基板の一主面を露出
して、選択的に形成し、ゲート領域上に良導体からなる
ゲート電極を凹部内に収容して設け、第1の半導体基板
の一主面とは反対側の他の主面または第2の半導体基板
の一主面とは反対側の他の主面の一方に、他の導電型の
第1の半導体層を設け、ゲート領域間に露出する第1の
半導体基板の一主面と、第2の半導体基板の一主面とを
接合することによって、本発明は、静電誘導サイリスタ
に適用でき、ゲート領域が埋め込まれるベース領域は第
1の半導体基板および第2の半導体基板の接合によって
形成されるから、均一で高品質な結晶性を有するベース
領域を得ることができるとともに、ゲート領域間のベー
ス領域の導電型が変わってしまいアノード電流の制御が
不可能となることもなくなる。また、ゲート領域の高濃
度のドーピングも可能となる。さらに、ゲート横方向の
抵抗が小さくなって最大遮断電流を大きくできるととも
に、このようにゲート電極を設けてもカソードが微細に
分割されて高抵抗となることがない。また、第1の半導
体基板の一主面に設けられる凹部はゲート電極を収容可
能であればよいから、その形成に時間がかかりすぎるこ
ともない。さらに、ゲート電極は、第1の半導体基板の
一主面に設けられた凹部に収容されているから、ゲート
領域間に露出する第1の半導体基板の一主面と接合され
る第2の半導体基板の一主面には、もはや凹部を設ける
必要もなくなり、第2の半導体基板の一主面は平面状で
あってもよくなる。従って、ゲート領域間に露出する第
1の半導体基板の一主面と第2の半導体基板の一主面と
を接合させる場合に特別な目合わせを行なう必要がなく
なる。
【0175】また、本発明において、一導電型の第1の
半導体基板と他の導電型の第2の半導体基板とを準備
し、第1の半導体基板の一主面に、他の導電型の第1の
半導体層を形成し、第1の半導体層の一主面および第2
の半導体基板の一主面の一方に、第1の半導体層に形成
する場合には第1の半導体層よりも高不純物濃度であ
り、第2の半導体基板に形成する場合には第2の半導体
基板よりも高不純物濃度である他の導電型の半導体から
なるゲート領域を、ゲート領域間に第1の半導体層の一
主面または第2の半導体基板の一主面を露出して、選択
的に形成し、ゲート領域上に良導体からなるゲート電極
を設け、第1の半導体層の一主面および第2の半導体基
板の一主面の他方に、ゲート電極を収容可能な凹部と、
ゲート領域間に露出する第2の半導体基板の一主面また
は第1の半導体層の一主面と当接可能な凸部とを設け、
第1の半導体基板の一主面とは反対側の他の主面に他の
導電型の第2の半導体層を設け、第2の半導体基板の一
主面とは反対側の他の主面に、一導電型の第3の半導体
層を設け、ゲート領域間に露出する第1の半導体層の一
主面または第2の半導体基板の一主面と、第2の半導体
基板の凸部または第1の半導体層の凸部とを接合するこ
とにより、本発明は、GTOサイリスタに適用でき、ゲ
ート領域が埋め込まれるベース領域は第1の半導体層お
よび第2の半導体基板の接合によって形成されるから、
均一で高品質な結晶性を有するベース領域を得ることが
できる。また、ゲート領域の高濃度のドーピングも可能
となる。さらに、ゲート横方向の抵抗が小さくなって最
大遮断電流を大きくできるとともに、このようにゲート
電極を設けてもカソードが微細に分割されて高抵抗とな
ることがない。また、第1の半導体基板の一主面または
第2の半導体基板の一主面に設けられる凹部はゲート電
極を収容可能であればよいから、その形成に時間がかか
りすぎることもない。さらに、ゲート電極が第1の半導
体基板の一主面または第2の半導体基板の一主面に形成
される凹部内に収容されるから、アスペクト比の大きい
溝内にゲート電極を形成する必要もなくなる。
半導体基板と他の導電型の第2の半導体基板とを準備
し、第1の半導体基板の一主面に、他の導電型の第1の
半導体層を形成し、第1の半導体層の一主面および第2
の半導体基板の一主面の一方に、第1の半導体層に形成
する場合には第1の半導体層よりも高不純物濃度であ
り、第2の半導体基板に形成する場合には第2の半導体
基板よりも高不純物濃度である他の導電型の半導体から
なるゲート領域を、ゲート領域間に第1の半導体層の一
主面または第2の半導体基板の一主面を露出して、選択
的に形成し、ゲート領域上に良導体からなるゲート電極
を設け、第1の半導体層の一主面および第2の半導体基
板の一主面の他方に、ゲート電極を収容可能な凹部と、
ゲート領域間に露出する第2の半導体基板の一主面また
は第1の半導体層の一主面と当接可能な凸部とを設け、
第1の半導体基板の一主面とは反対側の他の主面に他の
導電型の第2の半導体層を設け、第2の半導体基板の一
主面とは反対側の他の主面に、一導電型の第3の半導体
層を設け、ゲート領域間に露出する第1の半導体層の一
主面または第2の半導体基板の一主面と、第2の半導体
基板の凸部または第1の半導体層の凸部とを接合するこ
とにより、本発明は、GTOサイリスタに適用でき、ゲ
ート領域が埋め込まれるベース領域は第1の半導体層お
よび第2の半導体基板の接合によって形成されるから、
均一で高品質な結晶性を有するベース領域を得ることが
できる。また、ゲート領域の高濃度のドーピングも可能
となる。さらに、ゲート横方向の抵抗が小さくなって最
大遮断電流を大きくできるとともに、このようにゲート
電極を設けてもカソードが微細に分割されて高抵抗とな
ることがない。また、第1の半導体基板の一主面または
第2の半導体基板の一主面に設けられる凹部はゲート電
極を収容可能であればよいから、その形成に時間がかか
りすぎることもない。さらに、ゲート電極が第1の半導
体基板の一主面または第2の半導体基板の一主面に形成
される凹部内に収容されるから、アスペクト比の大きい
溝内にゲート電極を形成する必要もなくなる。
【0176】また、本発明において、一導電型の第1の
半導体基板と他の導電型の第2の半導体基板とを準備
し、第1の半導体基板の一主面に、他の導電型の第1の
半導体層を形成し、第1の半導体層の一主面および第2
の半導体基板の一主面の一方に、ゲート電極を収容可能
な凹部を設け、凹部の少なくとも底面に、第1の半導体
層に形成する場合には第1の半導体層よりも高不純物濃
度であり、第2の半導体基板に形成する場合には第2の
半導体基板よりも高不純物濃度である他の導電型の半導
体からなるゲート領域を、ゲート領域間に第1の半導体
層の一主面または第2の半導体基板の一主面を露出し
て、選択的に形成し、ゲート領域上に良導体からなるゲ
ート電極を凹部内に収容して設け、第1の半導体基板の
一主面とは反対側の他の主面に他の導電型の第2の半導
体層を設け、第2の半導体基板の一主面とは反対側の他
の主面に、一導電型の第3の半導体層を設け、ゲート領
域間に露出する第1の半導体層の一主面または第2の半
導体基板の一主面と、第1の半導体層の一主面および第
2の半導体基板の一主面の他方とを接合することによ
り、本発明は、GTOサイリスタに適用でき、ゲート領
域が埋め込まれるベース領域は第1の半導体基板および
第2の半導体基板の接合によって形成されるから、均一
で高品質な結晶性を有するベース領域を得ることができ
る。また、ゲート領域の高濃度のドーピングも可能とな
る。さらに、ゲート横方向の抵抗が小さくなって最大遮
断電流を大きくできるとともに、このようにゲート電極
を設けてもカソードが微細に分割されて高抵抗となるこ
とがない。また、第1の半導体基板の一主面および第2
の半導体基板の一主面の一方に設けられる凹部はゲート
電極を収容可能であればよいから、その形成に時間がか
かりすぎることもない。さらに、ゲート電極は、第1の
半導体基板の一主面および第2の半導体基板の一主面の
一方に設けられた凹部に収容されているから、ゲート領
域間に露出する第1の半導体基板の一主面または第2の
半導体基板の一主面と接合される第1の半導体基板の一
主面および第2の半導体基板の一主面の他方には、もは
や凹部を設ける必要もなくなり、第1の半導体基板の一
主面および第2の半導体基板の一主面の他方は、平面状
であってもよくなる。従って、ゲート領域間に露出する
第1の半導体基板の一主面または第2の半導体基板の一
主面と、第1の半導体基板の一主面および第2の半導体
基板の一主面の他方とを接合させる場合に特別な目合わ
せを行なう必要がなくなる。
半導体基板と他の導電型の第2の半導体基板とを準備
し、第1の半導体基板の一主面に、他の導電型の第1の
半導体層を形成し、第1の半導体層の一主面および第2
の半導体基板の一主面の一方に、ゲート電極を収容可能
な凹部を設け、凹部の少なくとも底面に、第1の半導体
層に形成する場合には第1の半導体層よりも高不純物濃
度であり、第2の半導体基板に形成する場合には第2の
半導体基板よりも高不純物濃度である他の導電型の半導
体からなるゲート領域を、ゲート領域間に第1の半導体
層の一主面または第2の半導体基板の一主面を露出し
て、選択的に形成し、ゲート領域上に良導体からなるゲ
ート電極を凹部内に収容して設け、第1の半導体基板の
一主面とは反対側の他の主面に他の導電型の第2の半導
体層を設け、第2の半導体基板の一主面とは反対側の他
の主面に、一導電型の第3の半導体層を設け、ゲート領
域間に露出する第1の半導体層の一主面または第2の半
導体基板の一主面と、第1の半導体層の一主面および第
2の半導体基板の一主面の他方とを接合することによ
り、本発明は、GTOサイリスタに適用でき、ゲート領
域が埋め込まれるベース領域は第1の半導体基板および
第2の半導体基板の接合によって形成されるから、均一
で高品質な結晶性を有するベース領域を得ることができ
る。また、ゲート領域の高濃度のドーピングも可能とな
る。さらに、ゲート横方向の抵抗が小さくなって最大遮
断電流を大きくできるとともに、このようにゲート電極
を設けてもカソードが微細に分割されて高抵抗となるこ
とがない。また、第1の半導体基板の一主面および第2
の半導体基板の一主面の一方に設けられる凹部はゲート
電極を収容可能であればよいから、その形成に時間がか
かりすぎることもない。さらに、ゲート電極は、第1の
半導体基板の一主面および第2の半導体基板の一主面の
一方に設けられた凹部に収容されているから、ゲート領
域間に露出する第1の半導体基板の一主面または第2の
半導体基板の一主面と接合される第1の半導体基板の一
主面および第2の半導体基板の一主面の他方には、もは
や凹部を設ける必要もなくなり、第1の半導体基板の一
主面および第2の半導体基板の一主面の他方は、平面状
であってもよくなる。従って、ゲート領域間に露出する
第1の半導体基板の一主面または第2の半導体基板の一
主面と、第1の半導体基板の一主面および第2の半導体
基板の一主面の他方とを接合させる場合に特別な目合わ
せを行なう必要がなくなる。
【0177】また、前記ゲート領域上に良導体からなる
ゲート電極を設ける工程を、前記ゲート領域上に高融点
金属からなるゲート電極を設ける工程とすることによ
り、良質な接合界面が得られる高温接合処理ができる。
ゲート電極を設ける工程を、前記ゲート領域上に高融点
金属からなるゲート電極を設ける工程とすることによ
り、良質な接合界面が得られる高温接合処理ができる。
【0178】また、本発明の半導体装置においては、ゲ
ートが、不純物をドーピングした半導体からなるゲート
領域と、ゲート領域上に設けられ金属からなるゲート電
極とを備えているから、ゲート横方向の抵抗が小さくな
り、最大遮断電流を大きくできる。また、このように、
不純物をドーピングした半導体からなるゲート領域のみ
ならず、ゲート領域上に設けられ金属からなるゲート電
極も半導体基板内に埋め込まれているから、カソードが
微細に分割されて高抵抗となることもない。
ートが、不純物をドーピングした半導体からなるゲート
領域と、ゲート領域上に設けられ金属からなるゲート電
極とを備えているから、ゲート横方向の抵抗が小さくな
り、最大遮断電流を大きくできる。また、このように、
不純物をドーピングした半導体からなるゲート領域のみ
ならず、ゲート領域上に設けられ金属からなるゲート電
極も半導体基板内に埋め込まれているから、カソードが
微細に分割されて高抵抗となることもない。
【0179】この場合に、アノード電極とカソード電極
との間に設けられる半導体基板が、一導電型の第1の半
導体層と、前記第1の半導体層上に設けられた他の導電
型の第2の半導体層と、前記第2の半導体層上に設けら
れ、前記第2の半導体層よりも高不純物濃度の前記他の
導電型の第3の半導体層とを備えるようにし、前記アノ
ード電極および前記カソード電極の一方が前記第1の半
導体層と電気的に接続して設けられ、前記アノード電極
および前記カソード電極の他方が前記第3の半導体層と
電気的に接続して設けられ、前記ゲート領域の半導体が
前記一導電型の半導体であり、前記ゲート領域および前
記ゲート電極が前記第2の半導体層内に埋め込まれてい
るようにすることにより、本発明が静電誘導サイリスタ
に適用される。
との間に設けられる半導体基板が、一導電型の第1の半
導体層と、前記第1の半導体層上に設けられた他の導電
型の第2の半導体層と、前記第2の半導体層上に設けら
れ、前記第2の半導体層よりも高不純物濃度の前記他の
導電型の第3の半導体層とを備えるようにし、前記アノ
ード電極および前記カソード電極の一方が前記第1の半
導体層と電気的に接続して設けられ、前記アノード電極
および前記カソード電極の他方が前記第3の半導体層と
電気的に接続して設けられ、前記ゲート領域の半導体が
前記一導電型の半導体であり、前記ゲート領域および前
記ゲート電極が前記第2の半導体層内に埋め込まれてい
るようにすることにより、本発明が静電誘導サイリスタ
に適用される。
【0180】この場合に、前記ゲート領域と第2の半導
体層との接合部が絶縁層によって覆われているようにす
ることにより、ゲート領域と第2の半導体層とのPN接
合部のパッシベーション効果が得られ、その結果、ゲー
ト、カソード間の耐圧を向上させることができる。
体層との接合部が絶縁層によって覆われているようにす
ることにより、ゲート領域と第2の半導体層とのPN接
合部のパッシベーション効果が得られ、その結果、ゲー
ト、カソード間の耐圧を向上させることができる。
【0181】また、アノード電極とカソード電極との間
に設けられる半導体基板が、一導電型の第1の半導体層
と、前記第1の半導体層上に設けられた他の導電型の第
2の半導体層と、前記第2の半導体層上に設けられた前
記一導電型の第3の半導体層と、前記第3の半導体層上
に設けられた前記他の導電型の第4の半導体層とを備え
るようにし、前記アノード電極および前記カソード電極
の一方が前記第1の半導体層と電気的に接続して設けら
れ、前記アノード電極および前記カソード電極の他方が
前記第4の半導体層と電気的に接続して設けられ、前記
ゲート領域が前記一導電型であって前記第3の半導体層
よりも高不純物濃度の半導体であり、前記ゲート領域お
よび前記ゲート電極が前記第3の半導体層内に埋め込ま
れているようにすることにより、本発明がGTOサイリ
スタに適用される。
に設けられる半導体基板が、一導電型の第1の半導体層
と、前記第1の半導体層上に設けられた他の導電型の第
2の半導体層と、前記第2の半導体層上に設けられた前
記一導電型の第3の半導体層と、前記第3の半導体層上
に設けられた前記他の導電型の第4の半導体層とを備え
るようにし、前記アノード電極および前記カソード電極
の一方が前記第1の半導体層と電気的に接続して設けら
れ、前記アノード電極および前記カソード電極の他方が
前記第4の半導体層と電気的に接続して設けられ、前記
ゲート領域が前記一導電型であって前記第3の半導体層
よりも高不純物濃度の半導体であり、前記ゲート領域お
よび前記ゲート電極が前記第3の半導体層内に埋め込ま
れているようにすることにより、本発明がGTOサイリ
スタに適用される。
【0182】この場合に、前記ゲート電極を、前記ゲー
ト領域と前記第3の半導体層との接合部を覆うように設
けることができ、このようにすることによって、ゲート
抵抗をより有効に下げ、動作周波数を高めることができ
る。
ト領域と前記第3の半導体層との接合部を覆うように設
けることができ、このようにすることによって、ゲート
抵抗をより有効に下げ、動作周波数を高めることができ
る。
【0183】さらに、また、前記ゲート電極が高融点金
属からなるようにすれば、良質の接合面が得られる接合
温度高温化ができる。
属からなるようにすれば、良質の接合面が得られる接合
温度高温化ができる。
【図1】本発明の第1の実施例の静電誘導サイリスタの
製造方法を説明するための斜視断面図である。
製造方法を説明するための斜視断面図である。
【図2】本発明の第1の実施例の静電誘導サイリスタお
よびその製造方法を説明するための斜視断面図である。
よびその製造方法を説明するための斜視断面図である。
【図3】本発明の第1の実施例の一変形例の静電誘導サ
イリスタおよびその製造方法を説明するための斜視断面
図である。
イリスタおよびその製造方法を説明するための斜視断面
図である。
【図4】本発明の第2の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
よびその製造方法を説明するための断面図である。
【図5】本発明の第3の実施例の静電誘導サイリスタお
よびその製造方法を説明するための平面図である。
よびその製造方法を説明するための平面図である。
【図6】本発明の第3の実施例の静電誘導サイリスタお
よびその製造方法を説明するための平面図である。
よびその製造方法を説明するための平面図である。
【図7】図5のX−X線断面図ある。
【図8】本発明の第4の実施例の静電誘導サイリスタお
よびその製造方法を説明するための斜視断面図である。
よびその製造方法を説明するための斜視断面図である。
【図9】本発明の第4の実施例の静電誘導サイリスタお
よびその製造方法を説明するための斜視断面図である。
よびその製造方法を説明するための斜視断面図である。
【図10】本発明の第5の実施例の静電誘導サイリスタ
およびその製造方法を説明するための斜視断面図であ
る。
およびその製造方法を説明するための斜視断面図であ
る。
【図11】本発明の第5の実施例の静電誘導サイリスタ
およびその製造方法を説明するための斜視断面図であ
る。
およびその製造方法を説明するための斜視断面図であ
る。
【図12】本発明の第6の実施例の静電誘導サイリスタ
およびその製造方法を説明するための斜視断面図であ
る。
およびその製造方法を説明するための斜視断面図であ
る。
【図13】本発明の第6の実施例の静電誘導サイリスタ
およびその製造方法を説明するための斜視断面図であ
る。
およびその製造方法を説明するための斜視断面図であ
る。
【図14】本発明の第7の実施例のGTOサイリスタの
製造方法を説明するための斜視断面図である。
製造方法を説明するための斜視断面図である。
【図15】本発明の第7の実施例のGTOサイリスタお
よびその製造方法を説明するための斜視断面図である。
よびその製造方法を説明するための斜視断面図である。
【図16】本発明の第8の実施例のGTOサイリスタお
よびその製造方法を説明するための断面図である。
よびその製造方法を説明するための断面図である。
【図17】本発明の第9の実施例のGTOサイリスタお
よびその製造方法を説明するための断面図である。
よびその製造方法を説明するための断面図である。
【図18】従来の静電誘導サイリスタの製造方法を説明
するための斜視断面図である。
するための斜視断面図である。
【図19】従来の静電誘導サイリスタの製造方法を説明
するための斜視断面図である。
するための斜視断面図である。
【図20】従来の静電誘導サイリスタの製造方法を説明
するための斜視断面図である。
するための斜視断面図である。
【図21】従来のGTOサイリスタの製造方法を説明す
るための斜視断面図である。
るための斜視断面図である。
【図22】従来のGTOサイリスタの製造方法を説明す
るための斜視断面図である。
るための斜視断面図である。
【図23】従来のGTOサイリスタの製造方法を説明す
るための斜視断面図である。
るための斜視断面図である。
【図24】従来の静電誘導サイリスタの製造方法を説明
するための斜視断面図である。
するための斜視断面図である。
【図25】従来の静電誘導サイリスタの製造方法を説明
するための斜視断面図である。
するための斜視断面図である。
【図26】従来のGTOサイリスタの製造方法を説明す
るための斜視断面図である。
るための斜視断面図である。
【図27】従来のGTOサイリスタの製造方法を説明す
るための斜視断面図である。
るための斜視断面図である。
9…ゲート領域、10…N- 基板、11…P基板、12
…P+ 層、13…N層、14…ゲート領域、15…N+
領域、16…凹部、17…N- 層、18…凹部、19…
上面、20…N- 基板、21…N+ 基板、22…N
+ 層、25…N+ 領域、26…凹部、27…下面、28
…凹部、30…ゲート電極、32…ゲート電極、33…
ゲート電極、35…絶縁層、36…絶縁層、40…アノ
ード電極、50…カソード電極、60…Nベース、70
…ゲート電極取出部、71…ガードリング、72…P+
層、73…チャンネルストッパ、75…絶縁層、110
…N- 基板、112…P層、114…ゲート領域、11
6…P層、118…P+ 領域、120…P基板、122
…N層、126…凹部、128…P+ 領域、130…ゲ
ート電極、140…アノード電極、150…カソード電
極、160…Pベース、730…間、732…間
…P+ 層、13…N層、14…ゲート領域、15…N+
領域、16…凹部、17…N- 層、18…凹部、19…
上面、20…N- 基板、21…N+ 基板、22…N
+ 層、25…N+ 領域、26…凹部、27…下面、28
…凹部、30…ゲート電極、32…ゲート電極、33…
ゲート電極、35…絶縁層、36…絶縁層、40…アノ
ード電極、50…カソード電極、60…Nベース、70
…ゲート電極取出部、71…ガードリング、72…P+
層、73…チャンネルストッパ、75…絶縁層、110
…N- 基板、112…P層、114…ゲート領域、11
6…P層、118…P+ 領域、120…P基板、122
…N層、126…凹部、128…P+ 領域、130…ゲ
ート電極、140…アノード電極、150…カソード電
極、160…Pベース、730…間、732…間
Claims (22)
- 【請求項1】一導電型の第1および第2の半導体基板を
準備する工程と、 前記第1の半導体基板の一主面に、不純物をドーピング
した半導体からなるゲート領域を、前記ゲート領域間に
前記第1の半導体基板の前記一主面を露出して、選択的
に形成する工程と、 前記ゲート領域上に良導体からなるゲート電極を設ける
工程と、 前記第2の半導体基板の一主面に前記ゲート電極を収容
可能な第1の凹部と、前記ゲート領域間に露出する前記
第1の半導体基板の前記一主面と当接可能な凸部とを設
ける工程と、 前記ゲート領域間に露出する前記第1の半導体基板の前
記一主面と、前記第2の半導体基板の前記凸部とを接触
させる工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項2】一導電型の第1および第2の半導体基板を
準備する工程と、 前記第1の半導体基板の一主面に、不純物をドーピング
した半導体からなるゲート領域を、前記ゲート領域間に
前記第1の半導体基板の前記一主面を露出して、選択的
に形成する工程と、 前記ゲート領域上に良導体からなるゲート電極を設ける
工程と、 前記第2の半導体基板の一主面に前記ゲート電極を収容
可能な第1の凹部と、前記ゲート領域間に露出する前記
第1の半導体基板の前記一主面と当接可能な凸部とを設
ける工程と、 前記ゲート領域間に露出する前記第1の半導体基板の前
記一主面と、前記第2の半導体基板の前記凸部とを接触
させて加熱することにより、前記ゲート領域間に露出す
る前記第1の半導体基板の前記一主面と、前記第2の半
導体基板の前記凸部とを接合する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項3】前記ゲート領域間に露出する前記第1の半
導体基板の前記一主面と、前記第2の半導体基板の前記
凸部とを接触または接合する工程の前に、前記ゲート領
域間に露出する前記第1の半導体基板の前記一主面およ
び前記第2の半導体基板の前記凸部であって前記第1の
半導体基板の前記一主面と接触または接合される部分の
少なくとも一方に、前記第1の半導体基板の前記一主面
に設ける場合には前記第1の半導体基板よりも高不純物
濃度であり、前記第2の半導体基板の前記凸部に設ける
場合には前記第2の半導体基板よりも高不純物濃度であ
る前記一導電型の高濃度半導体領域を設ける工程をさら
に有することを特徴とする請求項1または2記載の半導
体装置の製造方法。 - 【請求項4】一導電型の第1および第2の半導体基板を
準備する工程と、 前記第1の半導体基板の一主面に第1の凹部を設ける工
程と、 前記第1の半導体基板の一主面に、不純物をドーピング
した半導体からなるゲート領域を、前記第1の凹部の少
なくとも底面に、前記ゲート領域間に前記第1の半導体
基板の前記一主面を露出して、選択的に形成する工程
と、 前記ゲート領域上に良導体からなるゲート電極を設ける
工程と、 前記第2の半導体基板の一主面に前記第1の凹部と共に
前記ゲート電極を収容可能な第2の凹部と、前記ゲート
領域間に露出する前記第1の半導体基板の前記一主面と
当接可能な凸部とを設ける工程と、 前記ゲート領域間に露出する前記第1の半導体基板の前
記一主面と、前記第2の半導体基板の前記凸部とを接合
させる工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項5】一導電型の第1および第2の半導体基板を
準備する工程と、 前記第1の半導体基板の一主面に、ゲート電極を収容可
能な凹部を設ける工程と、 前記凹部の少なくとも底面に、不純物をドーピングした
半導体からなるゲート領域を、前記ゲート領域間に前記
第1の半導体基板の前記一主面を露出して選択的に設け
る工程と、 前記ゲート領域上に良導体からなる前記ゲート電極を前
記凹部内に収容して設ける工程と、 前記ゲート領域間に露出する前記第1の半導体基板の前
記一主面と前記第2の半導体基板の一主面とを接触させ
る工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項6】一導電型の第1および第2の半導体基板を
準備する工程と、 前記第1の半導体基板の一主面に、ゲート電極を収容可
能な凹部を設ける工程と、 前記凹部の少なくとも底面に、不純物をドーピングした
半導体からなるゲート領域を、前記ゲート領域間に前記
第1の半導体基板の前記一主面を露出して選択的に設け
る工程と、 前記ゲート領域上に良導体からなる前記ゲート電極を前
記凹部内に収容して設ける工程と、 前記ゲート領域間に露出する前記第1の半導体基板の前
記一主面と前記第2の半導体基板の一主面とを接触させ
て加熱することにより、前記ゲート電極間に露出する前
記第1の半導体基板の前記一主面と、前記第2の半導体
基板の前記一主面とを接合する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項7】前記ゲート領域間に露出する前記第1の半
導体基板の前記一主面と、前記第2の半導体基板の前記
一主面とを接触または接合する工程の前に、前記ゲート
領域間に露出する前記第1の半導体基板の前記一主面お
よび前記第2の半導体基板の前記一主面であって前記第
1の半導体基板の前記一主面と接触または接合される部
分の少なくとも一方に、前記第1の半導体基板の前記一
主面に設ける場合には前記第1の半導体基板よりも高不
純物濃度であり、前記第2の半導体基板の前記一主面に
設ける場合には前記第2の半導体基板よりも高不純物濃
度である前記一導電型の高濃度半導体領域を設ける工程
をさらに有することを特徴とする請求項5または6記載
の半導体装置の製造方法。 - 【請求項8】一導電型の第1および第2の半導体基板を
準備する工程と、 前記第1の半導体基板の一主面に、他の導電型の半導体
からなるゲート領域を、前記ゲート領域間に前記第1の
半導体基板の前記一主面を露出して、選択的に形成する
工程と、 前記ゲート領域間に露出する前記第1の半導体基板の前
記一主面および前記第2の半導体基板の前記一主面であ
って前記第1の半導体基板の前記一主面と接触または接
合される部分の少なくとも一方に、前記第1の半導体基
板の前記一主面に設ける場合には前記第1の半導体基板
よりも高不純物濃度であり、前記第2の半導体基板の前
記一主面に設ける場合には前記第2の半導体基板よりも
高不純物濃度である前記一導電型の高濃度半導体領域を
設ける工程と、 前記ゲート領域間に露出する前記第1の半導体基板の前
記一主面と前記第2の半導体基板の一主面とを接合する
工程と、 アノード電極およびカソード電極の一方を前記第1の半
導体基板の前記一主面とは反対側の他の主面と電気的に
接続して設ける工程と、 前記アノード電極および前記カソード電極の他方を前記
第2の半導体基板の前記一主面とは反対側の他の主面と
電気的に接続して設ける工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項9】一導電型の第1および第2の半導体基板を
準備する工程と、 前記第1の半導体基板の一主面に、他の導電型の半導体
からなるゲート領域を、前記ゲート領域間に前記第1の
半導体基板の前記一主面を露出して、選択的に形成する
工程と、 前記ゲート領域上に良導体からなるゲート電極を設ける
工程と、 前記第2の半導体基板の一主面に前記ゲート電極を収容
可能な凹部と、前記ゲート領域間に露出する前記第1の
半導体基板の前記一主面と当接可能な凸部とを設ける工
程と、 前記ゲート領域間に露出する前記第1の半導体基板の前
記一主面と、前記第2の半導体基板の前記凸部とを接合
する工程と、 アノード電極およびカソード電極の一方を前記第1の半
導体基板の前記一主面とは反対側の他の主面と電気的に
接続して設ける工程と、 前記アノード電極および前記カソード電極の他方を前記
第2の半導体基板の前記一主面とは反対側の他の主面と
電気的に接続して設ける工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項10】一導電型の第1および第2の半導体基板
を準備する工程と、 前記第1の半導体基板の一主面に、ゲート電極を収容可
能な凹部を設ける工程と、 前記凹部の少なくとも底面に、他の導電型の半導体から
なるゲート領域を、前記ゲート領域間に前記第1の半導
体基板の前記一主面を露出して、選択的に形成する工程
と、 前記ゲート領域上に良導体からなるゲート電極を前記凹
部内に収容して設ける工程と、 前記ゲート領域間に露出する前記第1の半導体基板の前
記一主面と、前記第2の半導体基板の前記一主面とを接
合する工程と、 アノード電極およびカソード電極の一方を前記第1の半
導体基板の前記一主面とは反対側の他の主面と電気的に
接続して設ける工程と、 前記アノード電極および前記カソード電極の他方を前記
第2の半導体基板の前記一主面とは反対側の他の主面と
電気的に接続して設ける工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項11】一導電型の第1および第2の半導体基板
を準備する工程と、 前記第1の半導体基板の一主面に、他の導電型の半導体
からなるゲート領域を、前記ゲート領域間に前記第1の
半導体基板の前記一主面を露出して、選択的に形成する
工程と、 前記ゲート領域上に良導体からなるゲート電極を設ける
工程と、 前記第1の半導体基板の前記一主面とは反対側の他の主
面または前記第2の半導体基板の一主面とは反対側の他
の主面の一方に、前記他の導電型の第1の半導体層を設
ける工程と、 前記第2の半導体基板の前記一主面に前記ゲート電極を
収容可能な凹部と、前記ゲート領域間に露出する前記第
1の半導体基板の前記一主面と当接可能な凸部とを設け
る工程と、 前記ゲート領域間に露出する前記第1の半導体基板の前
記一主面と、前記第2の半導体基板の前記凸部とを接合
する工程と、 アノード電極およびカソード電極の一方を前記第1の半
導体基板の前記他の主面または前記第1の半導体層と電
気的に接続して設ける工程と、 前記アノード電極および前記カソード電極の他方を前記
第2の半導体基板の前記他の主面または前記第1の半導
体層と電気的に接続して設ける工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項12】一導電型の第1および第2の半導体基板
を準備する工程と、 前記第1の半導体基板の一主面に、ゲート電極を収容可
能な凹部を設ける工程と、 前記凹部の少なくとも底面に、他の導電型の半導体から
なるゲート領域を、前記ゲート領域間に前記第1の半導
体基板の前記一主面を露出して、選択的に形成する工程
と、 前記ゲート領域上に良導体からなるゲート電極を前記凹
部内に収容して設ける工程と、 前記第1の半導体基板の前記一主面とは反対側の他の主
面または前記第2の半導体基板の一主面とは反対側の他
の主面の一方に、前記他の導電型の第1の半導体層を設
ける工程と、 前記ゲート領域間に露出する前記第1の半導体基板の前
記一主面と、前記第2の半導体基板の前記一主面とを接
合する工程と、 アノード電極およびカソード電極の一方を前記第1の半
導体基板の前記他の主面または前記第1の半導体層と電
気的に接続して設ける工程と、 前記アノード電極および前記カソード電極の他方を前記
第2の半導体基板の前記他の主面または前記第1の半導
体層と電気的に接続して設ける工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項13】前記ゲート領域間に露出する前記第1の
半導体基板の前記一主面と、前記第2の半導体基板の前
記一主面とを接触または接合する工程の前に、前記ゲー
ト領域間に露出する前記第1の半導体基板の前記一主面
および前記第2の半導体基板の前記一主面であって前記
第1の半導体基板の前記一主面と接触または接合される
部分の少なくとも一方に、前記第1の半導体基板の前記
一主面に設ける場合には前記第1の半導体基板よりも高
不純物濃度であり、前記第2の半導体基板の前記一主面
に設ける場合には前記第2の半導体基板よりも高不純物
濃度である前記一導電型の高濃度半導体領域を設ける工
程をさらに有することを特徴とする請求項12記載の半
導体装置の製造方法。 - 【請求項14】一導電型の第1の半導体基板と他の導電
型の第2の半導体基板とを準備する工程と、 前記第1の半導体基板の一主面に、前記他の導電型の第
1の半導体層を形成する工程と、 前記第1の半導体層の一主面および前記第2の半導体基
板の一主面の一方に、前記第1の半導体層に形成する場
合には前記第1の半導体層よりも高不純物濃度であり、
前記第2の半導体基板に形成する場合には前記第2の半
導体基板よりも高不純物濃度である前記他の導電型の半
導体からなるゲート領域を、前記ゲート領域間に前記第
1の半導体層の前記一主面または前記第2の半導体基板
の前記一主面を露出して、選択的に形成する工程と、 前記ゲート領域上に良導体からなるゲート電極を設ける
工程と、 前記第1の半導体層の前記一主面および前記第2の半導
体基板の前記一主面の他方に、前記ゲート電極を収容可
能な凹部と、前記ゲート領域間に露出する前記第2の半
導体基板の前記一主面または前記第1の半導体層の前記
一主面と当接可能な凸部とを設ける工程と、 前記第1の半導体基板の前記一主面とは反対側の他の主
面に前記他の導電型の第2の半導体層を設ける工程と、 前記第2の半導体基板の前記一主面とは反対側の他の主
面に、前記一導電型の第3の半導体層を設ける工程と、 前記ゲート領域間に露出する前記第1の半導体層の前記
一主面または前記第2の半導体基板の前記一主面と、前
記第2の半導体基板の前記凸部または前記第1の半導体
層の前記凸部とを接合する工程と、 アノード電極およびカソード電極の一方を前記第2の半
導体層と電気的に接続して設ける工程と、 前記アノード電極および前記カソード電極の他方を前記
第3の半導体層と電気的に接続して設ける工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項15】一導電型の第1の半導体基板と他の導電
型の第2の半導体基板とを準備する工程と、 前記第1の半導体基板の一主面に、前記他の導電型の第
1の半導体層を形成する工程と、 前記第1の半導体層の一主面および前記第2の半導体基
板の一主面の一方に、ゲート電極を収容可能な凹部を設
ける工程と、 前記凹部の少なくとも底面に、前記第1の半導体層に形
成する場合には前記第1の半導体層よりも高不純物濃度
であり、前記第2の半導体基板に形成する場合には前記
第2の半導体基板よりも高不純物濃度である前記他の導
電型の半導体からなるゲート領域を、前記ゲート領域間
に前記第1の半導体層の前記一主面または前記第2の半
導体基板の前記一主面を露出して、選択的に形成する工
程と、 前記ゲート領域上に良導体からなるゲート電極を前記凹
部内に収容して設ける工程と、 前記第1の半導体基板の前記一主面とは反対側の他の主
面に前記他の導電型の第2の半導体層を設ける工程と、 前記第2の半導体基板の前記一主面とは反対側の他の主
面に、前記一導電型の第3の半導体層を設ける工程と、 前記ゲート領域間に露出する前記第1の半導体層の前記
一主面または前記第2の半導体基板の前記一主面と、前
記第1の半導体層の前記一主面および前記第2の半導体
基板の前記一主面の他方とを接合する工程と、 アノード電極およびカソード電極の一方を前記第2の半
導体層と電気的に接続して設ける工程と、 前記アノード電極および前記カソード電極の他方を前記
第3の半導体層と電気的に接続して設ける工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項16】前記ゲート領域上に良導体からなるゲー
ト電極を設ける工程が、前記ゲート領域上に高融点金属
からなるゲート電極を設ける工程であることを特徴とす
る請求項1乃至7並びに9乃至15のいずれかに記載の
半導体装置の製造方法。 - 【請求項17】アノード電極とカソード電極との間に設
けられた半導体基板内に、前記アノード電極と前記カソ
ード電極との間を流れる電流を制御するためのゲートを
有する半導体装置において、一主面に不純物をドーピングした半導体からなるゲート
領域が選択的に形成され、かつ、該ゲート領域上に良導
体からなるゲート電極が設けられた第1の半導体基板
と、一主面に前記ゲート電極が収容可能とされた凹部を
有する第2の半導体基板とがそれぞれ各一主面を対向さ
せて接合され、 前記第2の半導体基板における前記凹部と前記第1の半
導体基板における前記一主面にて空隙が形成され、 前記ゲートは、前記空隙の底部に形成された前記ゲート
領域と、前記空隙内の前記ゲート領域上に設けられた前
記ゲート電極とを備えていることを特徴とする半導体装
置。 - 【請求項18】前記第1の半導体基板と前記第2の半導
体基板との前記接合によって構成される半導体基板は、
一導電型の第1の半導体層と、前記第1の半導体層上に
設けられた他の導電型の第2の半導体層と、前記第2の
半導体層上に設けられ、前記第2の半導体層よりも高不
純物濃度の前記他の導電型の第3の半導体層とを備え、
前記アノード電極および前記カソード電極の一方が前記
第1の半導体層と電気的に接続して設けられ、前記アノ
ード電極および前記カソード電極の他方が前記第3の半
導体層と電気的に接続して設けられ、前記ゲート領域の
半導体が前記一導電型の半導体であり、前記ゲート領域
および前記ゲート電極が前記第2の半導体層内に埋め込
まれていることを特徴とする請求項17記載の半導体装
置。 - 【請求項19】前記ゲート領域と第2の半導体層との接
合部が絶縁層によって覆われていることを特徴とする請
求項18記載の半導体装置。 - 【請求項20】前記第1の半導体基板と前記第2の半導
体基板との前記接合によって構成される半導体基板は、
一導電型の第1の半導体層と、前記第1の半導体層上に
設けられた他の導電型の第2の半導体層と、前記第2の
半導体層上に設けられた前記一導電型の第3の半導体層
と、前記第3の半導体層上に設けられた前記他の導電型
の第4の半導体層とを備え、前記アノード電極および前
記カソード電極の一方が前記第1の半導体層と電気的に
接続して設けられ、前記アノード電極および前記カソー
ド電極の他方が前記第4の半導体層と電気的に接続して
設けられ、前記ゲート領域が前記一導電型であって前記
第3の半導体層よりも高不純物濃度の半導体であり、前
記ゲート領域および前記ゲート電極が前記第3の半導体
層内に埋め込まれていることを特徴とする請求項17記
載の半導体装置。 - 【請求項21】前記ゲート電極が、前記ゲート領域と前
記第3の半導体層との界面を覆って設けられていること
を特徴とする請求項20記載の半導体装置。 - 【請求項22】前記ゲート電極が高融点金属からなるこ
とを特徴とする請求項17〜21のいずれか1項に記載
の半導体装置。
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