JPS615580A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS615580A JP59126175A JP12617584A JPS615580A JP S615580 A JPS615580 A JP S615580A JP 59126175 A JP59126175 A JP 59126175A JP 12617584 A JP12617584 A JP 12617584A JP S615580 A JPS615580 A JP S615580A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔゛発明の技術分野〕 本発明は半導体装置の製造方法に係わり、特に優れた素
子特性を持つＭＯ８型半導体装置の製造方法に関する。
（発明の技術的背景とその問題点） 従来、半導体素子あるいは集積回路素子の特性向上と高
集積化のため、スケーリング則による素子の縮小化が行
なわれてい・る。例えばＭＯ８ＦＴ゛では、素子の寸法
を小さくし、チャネル領域の不純物濃度を増し、駆動゛
電圧を小さくすることで、元の素子を比例縮小・した高
性能の新しい素子を得ることができる。しかし集積回路
素子の高速、高集積化は、素子を形成する電極配線、拡
散層領域あるいは層間絶縁膜等を単にスケーリングする
だけでは実現することができない。スケーリングによる
素子の寸法縮小だけでなく数多い回路素子パターンの加
工精度及゛び相互の合せ精度も同時に向上する必要があ
る。これら素子パターンの加工精度及び合°せ精度は、
素子の最小寸法に大きく依存している。例えば最小寸法
が４μｍ程度の素子では加工精度１合せ精度共に０．４
μｍと約１／１０の精度であった。これに対し最近のＭ
Ｏ８型メモリの代表である６４Ｋｂ　ｉ　ｔ、２５Ｋｂ
　ｉ　ｔダイナミックメモリ素子では２〜３μｍの最小
寸法に対し〜０．２μ兜と１／１０以下の精度が要求さ
れる。更に最小寸法が１μｍあるいはサブミクロン領域
に入ると、これらの精度は０．１μｍ以下が要求される
。。
この合せ精度について従来技術の間−を詳述する。例え
ば、ＭＯ８型トランジスタ素子におけるコンタクトホー
ル形成において、第３図（ａ）に示す如く写真蝕剣法で
合せずれの状態が生じ加工が終了する。ここで、３１は
ｐ型Ｓｉ基板、３２はフィールド絶縁膜、３３は反転防
止のためのイオン注入層であり、素子形成領域にゲーー
ト絶縁膜３４を介してゲート電極３５が形成されている
。
ゲート電極側壁には絶縁膜３７が残され、ソース。
ドレイン領域がＬＤＤ構造となるように、ｎ一層３６ａ
、３６ｂとｎ＋層３８ａ、３８ｂが拡散形成されている
。こうして素子形成された基板上全面に絶縁膜３９を堆
積し、これにコンタクトホール４０ａ、４’Ｏｂ、４０
ｃを開孔した状態が第３図（ａ）である。引続き配線材
料のアルミニウム（ＡＪ２）膜を堆積し、第３図（ｂ）
のようにソース、ド・レイン、ゲートの電極配置１４１
ａ、４１ｂ。
４１ｃを施すことにより素子は動作可能となる。
しかし、合せずれにより次のような問題が発生する。即
ち、第４図に示すようにコンタクト孔４０ａ、４０ｂが
ソース、ドレイン領域からずれ′ることにより、配線材
であるＡｎとソース、ドレインとの接触面積が減少し抵
抗が増大する。更に、第５図に示すように、コンタクト
孔加工時にオーバーエツチングが発生すると、ソース、
ドレイン領域周辺のフィールド絶縁膜３２の減少からＡ
２の接合突抜けによる接合不良等の欠陥を引き起こす。
以上のような問題に対し、例えば加工精度では溶液によ
るウェットエツチングから活性ガスを用いたドライエツ
チングへ、更には、方向性を持つた反応性イオンによる
エツチング（ＲＩＥ−Ｒｅａｃｔｉｖｅ　　Ｉｏｎ　　
Ｅｔｃｈｉｎｇ）技術の　　　　　１導入で０．１μｍ
の加工精度が達成されるに至った。一方合せ精度は、装
置の機械的精度に頼る割合いが大きく０．１μｍの精度
は得がたい。従って合せずれが生じた場合にも素子機能
が損われない構造成いは修復工程を開発することが強く
望まれている。
〔発明の目的） 本発明は上記事情に鑑みてなされたもので、素子パター
ンの合せ精度の余裕度を大きくし、しかも高集積化と信
頼性向上を図り得る半導体装置の製造方法を提供するこ
とを目的とするものである。
（発明の概要） 本発明はＭＯ８型半導体装置の製造方法において、まず
素子領域を形成した後、ゲート電極を形成し、ソース、
ドレイン領域を開孔して不純物拡散によりソース、トレ
イン領域を形成する。この後露出しているゲート電極と
ソース、ドレイン領域及びその周辺の一部を覆うように
導電性物質膜を形成し、この後従来と同様、絶縁膜堆積
、コンタ・クトホール形成工程を経て、電極配線を形成
する。
〔発明の効果〕
本発明によれば、素子の微細化により高精度のパターン
合せが要兼される場合、特にソース、ドレインへのコン
タクトホールが合せずれにをもって形成されたとしても
、ソース、ドレイン領域の周辺まで覆うように導電物質
膜が形成されているため、コンタクト抵抗の増大が防止
され、またフィールド絶縁膜がエツチングされることな
く、素子への悪影響を防止することが出来る。
従って合せ精度の余裕がある高集積の半導体装置が得ら
れる。
〔発明の実施例〕
以下、本発明の実施例を第１図（ａ）〜（ｉ）を用いて
説明する。　、 先ず、第１図（−ａ）に示すように、面方位（１００）
、比抵抗５〜１０Ω−αのｐ型シリコン基板１１上に耐
エツチング兼耐イオン注入マスクとして例えば０．４μ
′ｍの二酸化硅素膜（熱酸化膜）１２を形成し、これを
素子領域にのみ残して、反応性イオンエツチング法によ
り、フィールド領域に０．６μｍ程度の凹部を形成する
。続いて８４″イオンを加速電圧５０ＫｅＶ、注入量１
Ｘ１０１３／ｃＩＩでイオン注入し、チャンネルストッ
パとなるｐ′″層１３を形成する。次に熱酸化膜１２を
除去した後第１図（ｂ）に示すように、基板全面にＣＶ
Ｄ法による二酸化硅素１１１１４を約０．６μｍ又はこ
れにより厚く堆積する。この後、この二酸化硅素膜１４
表面の凹部に、スペーサ膜としてレジスト１１１１５を
写真蝕刻法により選択的に形成する。その後、流動性物
質膜として、ＰＭＡＨ型レジストとポジ型フォトレジス
トの混合レジスト膜１６を全面に塗布して表面をなだら
かにする。次にフレオン系ガスを用いた反応法イオンエ
ツチング法により全面エツチングを行う。この時のエツ
チング条件は、二酸化硅素膜１４のエツチング速度が混
合レジスト１６及びレジスト膜１５のエツチング速度と
同等か又はそれより大きく、例えば２倍程度によるよう
に設定する。この結果、フィールド領域ではレジスト膜
１５がエツチングに対するストッパの役割をし、素子形
成領域の基轡表面を露出するまでエツチングして不要な
レジスト膜を除去すると、第１図（Ｃ）のように二酸化
硅素１１．１４がフィールド領域に埋込まれた構造が得
られる。
この後第１図（ｄ）のように、例えば２５０人のゲート
酸化膜１７を形成し、更にＣＶＤ法により厚さ４０００
人の多結晶シリコン族１８を堆積する。次に写真蝕刻法
により形成されたレジスト膜１９をマスクに塩素＜ＣＲ
２）系ガスを用いた反応性イオンエツチング法で多結晶
シリコン１１１８を加工してゲート電極を形成する。こ
の後例えば硅素イオン（Ａｓ”）を加速電圧４０ＫｅＶ
。
注入量１Ｘ１０１”／ｃｄでイオン注入し、ソース。
ドレイン領域に浅いｎ−拡散層２０ａ、２０ｂを形成す
る。その後レジスト膜１９を残したまま全面に例えばｃ
ｖｏｔにより厚さ０．５ｕｍの二酸化硅素膜を堆積し、
この表面をフレオン系ガスを用いた反応性イオンエツチ
ング法でエツチングを行ない、第１図（ｅ）のように多
結晶シリコン膜　　　　　（１８とレジスト膜１９の段
差側壁部にのみ選択的に二酸化硅素膜２１を残置させた
後、例えば燐イオン（Ｐ＋）を加速電圧２００ＫｅＶ、
注入ｆ１１８Ｘ１０１Ｂ／ｃｄでイオン注入を行いソー
ス、ドレイン領域その他配線層となる深いｎ＋拡散層２
２ａ、２２ｂを形成する。これにより、ゲート領域の周
辺には浅い拡散層２０ａ、２０ｂが、ゲート領域から離
れた位置には、濃度が高く深い拡散層２２ａ、２２ｂが
形成されたＬＤＤ　（Ｌ　＋　ｏｈｔＩｙ　　Ｄｏｐｅ
ｄ　　Ｄｒａｉｎ＞構造が得られる。
この後第１図（ｆ）に示すように、レジスト膜１９を除
去して多結晶シリコンｌｌ１１８を露出させ、この側壁
に二酸化硅素膜２１が上方に突出した形で残された状態
を得る。しかる後第１図（Ｑ）に示すように、例えばＷ
Ｆｓ／Ａｒガスを用い温度４００℃と真空度０．３５ｔ
ｏｒｒの条件で気相成長を行って多結晶シリコン膜１８
及びソース、ドレイン領域上にＷＩＩ２３ａ〜２３Ｇを
形成する。このときＷＳの形成時間を充分長くすること
によりＷＩＩの横方向への成長が進行する。この結果Ｗ
膜２３ａ、２３ｂはソース、ドレイン領域周辺のフィー
ルド酸化膜１４上にも一部延在するように形成される。
多結晶シリコン膜１８上では、図示のように二酸化硅素
膜２１によりＷＩＩ！２３ｃが埋込まれた状態となる。
この状態を平面図で示すと第２図の通りである。この後
第１図（ｈ）に示すように絶縁膜として、例えばＣＶＤ
法により厚さ０゜８μｍの二酸化硅素膜２４を堆積した
後、電極配線の為のコンタクトホールを加工形成する。
引続き配線材料として例えばアルミニウム（Ａ℃）膜を
０．８μｍの厚さスパッタ法により堆積、これを加工し
て配線２５ａ〜２５Ｃを形成し第１図（＋）に示すよう
な半導体装置を得る。
このようにして形成された半導体装置は、第１図（＋）
から判かるように、ゲート電極及びソース、ドレイン拡
散廟上及びこれらの周辺にＷＳを形成している為、配線
抵抗及びコンタクト抵抗が小さく、高速の回路動作が可
能である。さらにこの実施例によれば、従来コンタクト
ホール形成時の合せずれから生じるフ、イールド酸化膜
のオーバ−エツチングはＷ膜により防止される。従って
ソース、ドレイン周辺部の絶縁不良によるアルミニウム
との接合不良を解決し、同時にソース、ドレインとアル
ミニウム配線との実効コンタクト面積の低下を無くし接
触抵抗増加防止にも効果がある。
尚、上記実施例では、選択成長させる導電性物質膜とし
てＷＦｓ／Ａｒ系によるＷ膜について述べたが、反応ガ
スにＳｉＨ＋を加えることによりＷＳｉ２膜を形成して
も本発明は有効に作用した。
また選択成長させる導電性物質膜は上記実施例に限らず
反応ガスを変えることによりＡｆｌ、ＭＯ。
Ｔａ、Ｔｉ及びＭＯ８＋２　、ＴａＳ　＋２．Ｔ　１ｓ
ｉ２等を形成する場合にも本発明を適用することができ
る。
【図面の簡単な説明】
第１図（ａ）〜（ｉ）は、本発明における一実施例の製
造工程を示す断面図、第２図は第１図（ｇ）工程での平
面図、第３図（ａｊ（ｂ）は従来の製造工程を示す断面
図、第４図は従来法の問題を説明するための平面図、−
第５図は同じ〈従来法の問題を説明するための断面図で
ある。 １１・・・ｐ型シリコン基板、１２・・・二酸化硅素膜
、１３・・・ｐ＋層、１４・・・二酸化硅素膜、１５・
・・レジスト膜、１６・・・混合レジスト膜、１７・・
・ゲート酸化膜、１８・・・多結晶シリコン膜（ゲート
電極〉、１９・・・レジスト膜、２０ａ、２０ｂ・・・
ｎ−拡散層（ソース、ドレイン）、２１・・・二酸化硅
素膜、２２ａ、２２ｂ−ｎ＋拡散層（ソース、トレイン
）、２３ａ、２３ｂ、２３ｃｍＷ膜、２４−・・二酸化
硅素膜、２５ａ、２５ｂ、２５ｃ・・・ＡＭ配線。 出願人代理人−弁理士　鈴江武彦 第１− 第２図

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板のフィールド絶縁膜で囲まれた素子形
    成領域にゲート絶縁膜を介してゲート電極を形成する工
    程と、不純物を拡散してソース及びドレイン領域を形成
    する工程と、前記ゲート電極の側壁に選択的に絶縁膜を
    形成する工程と、この後、前記ゲート電極とソース、ド
    レイン領域およびその周辺の前記フィールド絶縁膜上に
    及ぶ領域上に選択的に導電性物質膜を形成する工程と、
    全面に絶縁膜を堆積しこれにコンタクトホールを開けて
    電極配線を形成する工程とを具備することを特徴とする
    半導体装置の製造方法。
  2. （２）前記導電性物質膜はＣＶＤ法によって形成される
    金属膜或いは金属の硅化物である特許請求の範囲第１項
    記載の半導体装置の製造方法。
JP59126175A 1984-06-19 1984-06-19 半導体装置の製造方法 Pending JPS615580A (ja)

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