KR20230066662A - 세라믹스 회로 기판 - Google Patents

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KR20230066662A
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silver
ceramic circuit
ceramic
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KR1020237015540A
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료타 아오노
후미히로 나카하라
고우지 니시무라
유타 츠가와
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덴카 주식회사
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Abstract

[과제] 반도체 소자의 은 나노 입자 접합에 바람직하고, 파워 모듈 봉지 수지와의 밀착성이 우수한 세라믹스 회로 기판을 얻는 것.
[해결 수단] 질화알루미늄 또는 질화규소를 사용하여 이루어지는 세라믹스 기판의 양 주면에, 구리판이 브레이징재를 개재하여 접합되고, 적어도 일방의 주면의 구리판 상에 은 도금이 실시된 세라믹스 회로 기판으로서, 구리판 측면은 은 도금이 실시되어 있지 않고, 은 도금의 두께가 0.1 ㎛ 내지 1.5 ㎛ 이고, 은 도금 후의 회로 기판의 표면 조도의 산술 평균 조도 Ra 가 0.1 ㎛ 내지 1.5 ㎛ 인 것을 특징으로 하는 세라믹스 회로 기판.

Description

세라믹스 회로 기판{CERAMIC CIRCUIT SUBSTRATE}
본 발명은, 세라믹스 회로 기판에 관한 것이다.
파워 모듈 등에 이용되는 회로용 기판으로서, 열전도율이나 비용, 안전성 등의 면에서, 알루미나, 베릴리아, 질화규소, 질화알루미늄 등의 세라믹스 기판이 이용되고 있다. 이러한 세라믹스 기판은, 구리나 알루미늄 등의 금속 회로판이나 방열판을 접합하여 회로 기판으로서 사용된다. 이들은, 수지 기판이나 수지층을 절연재로 하는 금속 기판에 대해, 우수한 절연성 및 방열성 등을 갖는 점에서, 고방열성 전자 부품을 탑재하기 위한 기판으로서 사용되고 있다.
엘리베이터, 차량, 하이브리드 카 등과 같은 파워 모듈 용도에는, 세라믹스 기판의 표면에, 금속 회로판을 브레이징재로 접합하고, 또한 금속 회로판의 소정의 위치에 반도체 소자를 탑재한 세라믹 회로 기판이 사용되고 있다. 최근에는, 반도체 소자의 고집적화, 고주파화, 고출력화 등에 수반하는 반도체 소자로부터의 발열량의 증가에 대해, 높은 열전도율을 갖는 질화알루미늄 소결체나 질화규소 소결체의 세라믹스 기판이 사용되고 있다.
또, 세라믹스 회로 기판과 반도체 소자는 종래 Sn 계 땜납을 사용한 접합법으로 접합되어 있기 때문에, 고출력화 등의 발열량 증대에 수반하여, 땜납의 재용융에 의한 신뢰성 저하가 문제가 될 것이 예상된다. 또한, 장래의 고효율 디바이스로서 기대되고 있는 SiC 는 구동 온도가 250 ℃ 이상으로 Si 보다 더욱 고온화가 예상되고 있어, 추가적인 고온 대응 실장 기술의 적용이 필요해지고 있다.
이러한 기술 과제들을 해결하기 위하여, 은 등의 나노 입자에 의한 접합 기술의 검토가 이루어져 왔다. 금속 입자를 수 ㎚ 사이즈로 하면, 외관상의 융점이 벌크재의 그것보다 낮아지는 것이 알려져 있고, 융점 이하에서 접합할 수 있고, 또한, 접합 후에는 입자재의 융점까지 용융하는 것은 불가역적인 현상이 될 수 있는 것으로 생각된다 (특허문헌 1).
반도체 소자의 은 나노 입자 접합에 의해 고내열성이나 고방열성을 타깃으로 한 디바이스로의 적용을 기대할 수 있다.
은 나노 입자 접합의 피접합물은 순구리의 표면보다 은 도금된 표면이 용이하게 접합할 수 있어 접합 강도가 높은 것이 알려져 있다.
세라믹스 회로 기판의 구리부 전체면에 은 도금을 실시하는 것은 용이하게 가능하지만, 은은 황과의 반응성이 매우 높다.
또한, 은 도금면은 EMC 등의 파워 모듈 봉지 수지와의 밀착성이 우수하지 않기 때문에, 파워 모듈의 성능, 신뢰성 저하로 이어질 가능성이 있다.
일본 공개특허공보 2011-80147호
본 발명의 과제는, 내(耐)마이그레이션성 및 모듈용 봉지 수지와의 밀착성 향상을 구비한 회로 기판을 제공하는 것이다.
본 발명자는, 상기의 목적을 달성하기 위하여 예의 검토한 결과, 도체 측면에 은 도금이 실시되어 있는 경우, 은의 마이그레이션에 의한 도체간 쇼트가 발생할 가능성이 있는 것, 또 도체 측면은 경사 형상이 되기 때문에, 수지에 기공이 발생하기 쉬운 것을 알아내어, 측면으로부터 은 도금이 제거된 구조로 함으로써, 내마이그레이션성 및 모듈용 봉지 수지와의 밀착성을 향상시키는 기술을 확립하였다.
즉, 본 발명은, 질화알루미늄 또는 질화규소를 사용하여 이루어지는 세라믹스 기판의 양 주면에, 구리판이 브레이징재를 개재하여 접합되고, 적어도 일방의 주면의 구리판 상에 은 도금이 실시된 세라믹스 회로 기판으로서, 구리판 측면은 은 도금이 실시되어 있지 않고, 은 도금의 두께가 0.1 ㎛ 내지 1.5 ㎛ 이고, 은 도금 후의 회로 기판의 표면 조도의 산술 평균 조도 Ra 가 0.1 ㎛ 내지 1.5 ㎛ 인 것을 특징으로 하는 세라믹스 회로 기판이다.
본 발명은, 반도체 소자의 은 나노 입자 접합이 용이하고 또한 내마이그레이션성 및 모듈용 봉지 수지와의 고밀착성을 갖는 세라믹스 회로 기판을 제공한다.
도 1 은 세라믹스 회로 기판의 단면도의 일례이다.
도 2 는 세라믹스 회로 기판의 단면도의 일례이다.
도 3 은 세라믹스 회로 기판의 평면도 (도 1 의 평면도) 이다.
[세라믹스 회로 기판]
본 발명은, 질화알루미늄 또는 질화규소를 사용하여 이루어지는 세라믹스 기판의 양 주면에, 구리판이 브레이징재를 개재하여 접합되고, 적어도 일방의 주면의 구리판 상에 은 도금이 실시된 세라믹스 회로 기판으로서, 구리판 측면은 은 도금이 실시되어 있지 않고, 은 도금의 두께가 0.1 ㎛ 내지 1.5 ㎛ 이고, 은 도금 후의 회로 기판의 표면 조도의 산술 평균 조도 Ra 가 0.1 ㎛ 내지 1.5 ㎛ 인 것을 특징으로 하는 세라믹스 회로 기판이다.
본 발명의 세라믹스 회로 기판에 사용되는 세라믹스 기판으로는, 특별히 한정되는 것이 아니고, 질화규소, 질화알루미늄 등의 질화물계 세라믹스, 산화알루미늄, 산화지르코늄 등의 산화물계 세라믹스, 탄화규소 등의 탄화물계 세라믹스, 붕화란탄 등의 붕화물계 세라믹스 등으로 사용할 수 있다. 단, 금속판을 활성 금속법으로 세라믹스 기판에 접합하기 때문에, 질화알루미늄, 질화규소 등의 비산화물계 세라믹스가 바람직하고, 또한, 우수한 기계 강도, 파괴 인성의 관점에서, 질화규소 기판이 바람직하다.
본 발명의 일 실시형태에 있어서, 세라믹스 기판의 두께는 특별히 한정되지 않지만, 0.1 ∼ 3.0 ㎜ 정도인 것이 일반적이고, 특히, 회로 기판 전체의 열저항률 저감을 고려하면, 1.0 ㎜ 이하가 바람직하다.
본 발명의 일 실시형태에 있어서, 금속판에 사용하는 금속은, 구리, 알루미늄, 철, 니켈, 크롬, 은, 몰리브덴, 코발트의 단체 또는 그 합금 등, 활성 금속법을 적용할 수 있는 금속이면 특별히 한정은 없지만, 특히 도전성, 방열성의 관점에서 구리가 바람직하다.
본 발명의 일 실시형태에 있어서, 구리판의 순도는, 90 ％ 이상인 것이 바람직하다. 순도를 90 ％ 이상으로 함으로써, 세라믹스 기판과 구리판을 접합할 때, 구리판과 브레이징재의 반응이 불충분해지거나, 구리판이 딱딱해져 회로 기판의 신뢰성이 저하되는 것을 억제할 수 있다.
본 발명의 일 실시형태에 있어서, 구리판의 두께는 특별히 한정되지 않지만, 0.1 ∼ 1.5 ㎜ 인 것 일반적이고, 특히, 방열성의 관점에서, 0.3 ㎜ 이상이 바람직하고, 보다 바람직하게는 0.5 ㎜ 이상이고, 더욱 바람직하게는 0.8 ㎜ 이상이다.
은 도금의 두께는 0.1 ㎛ 내지 1.5 ㎛ 가 바람직하고, 보다 바람직하게는 0.3 ㎛ 내지 1.0 ㎛ 이다. 0.1 ㎛ 보다 얇으면 부분적으로 은이 도금되어 있지 않은 부분이 발생하여, 반도체 소자 접합시에 반도체와 구리체 사이에 공극이 발생하여, 열저항이 저하된다. 또, 1.5 ㎛ 이상에서는 은 도금의 밀착성이 저하될 가능성이 있다.
은 도금 표면의 산술 평균 조도 Ra 는, 0.1 ㎛ 내지 1.5 ㎛ 가 바람직하고, 보다 바람직하게는, 0.1 ㎛ 내지 1.0 ㎛ 이하이다. 0.1 ㎛ 보다 작으면 구리 표면의 가공이 필요해져, 제조 비용이 고액이 된다. 1.5 ㎛ 초과하게 되면, 반도체 소자와 은 도금의 밀착성이 저하될 가능성이 있다.
또, 본 발명의 일 실시형태의 세라믹스 회로 기판의, 패턴간 거리 0.5 ㎜ 로 이루어지는 빗살형 전극 형성 기판을 사용하고, 항온 항습조에서 85 ℃, 93 ％RH 의 분위기 하에서 DC 1 ㎸ 를 500 Hr 인가한 후의 패턴간의 절연 저항치는, 1 × 106 Ω 이하가 바람직하다.
또한, 본 발명의 일 실시형태의 세라믹스 회로 기판의, 2 장의 회로 기판 사이에 EMC 수지를 끼워넣어 경화시킨 후의 인장 시험기에서 전단 응력을 측정한 값은, 20 ㎏/㎠ 이상인 것이 바람직하다.
[세라믹스 회로 기판의 제조 방법]
본 발명의 세라믹스 회로 기판의 제조 방법은, 무전해의 은 도금을 실시하는 것을 포함하는, 제조 방법이다.
은 도금은 박막 성형이 가능하지만, 추가로 표면 내의 막두께 편차를 저감시킬 수 있는 무전해 도금인 것이 바람직하다.
도체 표면의 은 도금이 실시되는 지점은, 도 1 에 나타내는 부분적인 은 도금이어도 되고, 도 2 에 나타내는 전체면 은 도금이어도 되지만, 도금 비용의 관점에서 부분적인 것이 바람직하다.
도체 측면에 은 도금이 실시되어 있지 않은 구조로 하는 수법은, 은 도금 처리 후에 회로 형성을 실시하는 수법이나 회로 형성 후에 탈은 처리하는 수법을 채용할 수 있다.
EMC 수지는 금속의 표면 산화막과의 밀착성이 우수하기 때문에, 산화막이 잘 형성되지 않는 은 등의 귀금속보다 구리 표면의 쪽이 밀착되기 쉽다.
실시예
이하, 실시예에 의해 본 발명을 상세하게 설명한다. 그러나, 본 발명의 범위는 이하의 실시예에 한정되는 것은 아니다.
[실시예]
두께 0.32 ㎜, 외형 사이즈 50 ㎜ × 50 ㎜ 의 질화규소 기판의 양 주면에 은과 구리를 주성분으로 하는 접합재를 도포 후, 무산소동 C1020 의 판을 사이에 두고 적층하였다. 이 적층체를 가압하면서, 진공 중에서 가열하고, 구리-세라믹스 접합체를 제조하였다.
얻어진 접합체의 표리 구리판의 은 도금을 실시하지 않은 부분에 자외선 경화형 도금 레지스트를 도포하였다. 구리 노출부에 은 도금의 전처리를 실시함으로써, 은 도금 후의 표면 조도를 조정하였다. 그 후, 무전해의 은 도금을 소정의 시간 처리함으로써, 0.1 ㎛ ∼ 1.5 ㎛ 의 두께의 은 도금을 실시하였다. 도금 레지스트는 알칼리 용액에 의해 제거함으로써, 은이 부분적으로 배치된 구리-세라믹스 접합체를 제조하였다.
얻어진 접합체의 표측 구리판 상에 자외선 경화형의 에칭 레지스트를 스크린 인쇄로 회로 패턴에 도포하였다. 또, 이측 (裏側) 구리판에 대해서는, 에칭되지 않도록, 스크린 인쇄로, 전체면을 마스킹하도록 에칭 레지스트를 도포하였다. 에칭은, CuCl2 액을 사용하여 에칭 처리를 실시하여 불요 부분을 용해 제거하고, 구리 회로 패턴을 형성하였다.
얻어진 구리 회로 기판을 알칼리 용액에 침지시키고, 에칭 레지스트를 제거함으로써, 도체 표면에 은 도금이 실시되고 또한 그 측면은 은 도금이 실시되지 않은 구조를 갖는 회로 기판을 제조하였다.
얻어진 세라믹스 회로 기판의 은 도금 상에, Si 칩을 은 나노 입자로 접합한 후, 기판 이면측에 구리 베이스판을 납땜하여 모듈화하였다.
[비교예]
실시예의 무전해 은 도금의 처리 시간을 짧게 함으로써, 박막 은 도금을 제조하고, 처리 시간을 길게 함으로써 후막 은 도금의 회로 기판을 제조하였다.
실시예의 도금 레지스트를 도포하지 않고, 은 도금을 구리 표면 전체에 실시한 회로 기판을 제작하였다.
회로 형성 후에 은 도금 처리하고, 도체 측면에 은 도금이 실시된 회로 기판을 제조하였다.
＜은 도금 두께의 측정＞
은 도금 두께는, 5000 배 내지 10000 배의 배율에서의 단면 SEM 관찰에 의해 길이 50 ㎛ 의 범위에서 두께를 복수 장 측정하고, 그 평균치로 하였다.
＜표면 조도의 산술 평균 조도의 측정＞
표면 조도의 산술 평균 조도는, 장치 SJ-301 (주식회사 미츠토요 제조) 을 사용하여, 기준 길이 0.8 ㎜ 로 은 도금 표면에 대해 복수 지점 측정하고, 그 평균치로 하였다.
＜금 도금 밀착성의 평가＞
은 도금 밀착성은 예리한 날로 도금면에 2 ㎜ 의 정방형이 되도록 소지 (素地) 까지 도달하는 절입을 넣어, 점착력이 있는 테이프를 첩부하고, 이것을 급속히, 또한 강하게 박리함으로써 박리의 유무를 조사하였다.
＜마이그레이션 평가＞
마이그레이션 평가는 패턴간 거리 0.5 ㎜ 로 이루어지는 빗살형 전극 형성 기판을 사용하고, 항온 항습조에서 85 ℃, 93 ％RH 의 분위기 하에서 DC 1 ㎸ 를 500 Hr 인가하였다. 그 후, 패턴 사이의 절연 저항치를 측정하고, 이하의 2 개로 랭크 분류하였다.
○ : ≥ 1 × 106 Ω, × : ＜ 1 × 106 Ω
＜EMC 수지와의 밀착성 평가＞
EMC 수지와의 밀착성 평가는, 2 장의 회로 기판의 사이에 EMC 수지를 끼워넣어 경화시킨 후, 인장 시험기로 전단 응력을 측정하고, 이하의 2 개로 랭크 분류하였다.
○ : ≥ 20 ㎏/㎠, × : ＜ 20 ㎏/㎠
평가 결과를 표 1 에 정리하였다.
Figure pat00001
표 1 에 나타내는 바와 같이, 도체 표면에 은 도금이 실시되고 또한 그 측면은 은 도금이 실시되어 있지 않은 구조로 함으로써, 내마이그레이션성 및 모듈용 봉지 수지와의 고밀착성을 갖는 것을 확인하였다.
1 : 세라믹스 기판
2 : 구리판
3 : 은 도금

Claims (3)

  1. 질화알루미늄 또는 질화규소를 사용하여 이루어지는 세라믹스 기판의 양 주면에, 구리판이 브레이징재를 개재하여 접합되고, 적어도 일방의 주면의 구리판 상에 은 도금이 실시된 세라믹스 회로 기판으로서, 구리판 측면은 은 도금이 실시되어 있지 않고, 은 도금의 두께가 0.1 ㎛ 내지 1.5 ㎛ 이고, 은 도금 후의 회로 기판의 표면 조도의 산술 평균 조도 Ra 가 0.1 ㎛ 내지 1.5 ㎛ 인 것을 특징으로 하는 세라믹스 회로 기판.
  2. 무전해의 은 도금을 실시하는 것을 포함하는, 제 1 항에 기재된 세라믹스 회로 기판의 제조 방법.
  3. 제 1 항에 기재된 세라믹스 회로 기판의 은 도금 위에 은 나노 입자를 사용하여 반도체 소자가 접합된 파워 모듈.
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