KR20160095448A - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들을 관통하는 셀 스트링들이 포함된 메모리 블록들의 소거 동작에 있어서, 상기 메모리 블록들 중 선택된 메모리 블록에 포함된 메모리 셀들을 동시에 소거하는 단계; 및 상기 메모리 셀들을 동시에 소거 검증하는 단계를 포함하며, 상기 소거 검증 동작시, 상기 선택된 메모리 블록에 연결된 상기 비트라인들, 상기 드레인 셀렉트 라인들 및 상기 소오스 셀렉트 라인들 중 일부 라인들에 설정된 전압들보다 낮은 양전압들을 인가하는 반도체 장치 및 이의 동작 방법을 포함한다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operating method thereof}
본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 3차원 반도체 장치의 소프트 프로그램 동작에 관한 것이다.
반도체 장치는 데이터가 저장되는 메모리 셀들이 포함된 다수의 메모리 블록들을 포함한다. 3차원 반도체 장치의 메모리 블록들은 기판 상에 수직 방향으로 배열된 다수의 셀 스트링들을 포함한다. I자 형태 또는 U자 형태로 구현될 수 있다. I자 형태의 셀 스트링들은 비트라인들과 소오스 라인 사이에서 I자 형태로 연결된 메모리 셀들을 포함하며, U자 형태의 셀 스트링들은 비트라인들과 소오스 라인 사이에서 U자 형태로 연결된 메모리 셀들을 포함한다.
이러한 3차원 반도체 장치의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 소거 동작은 메모리 셀들의 문턱전압을 낮추는 단계와, 메모리 셀들을 검증하는 단계, 그리고 메모리 셀들의 문턱전압 분포 폭을 좁히는 단계를 포함할 수 있다.
이 중에서, 메모리 셀들을 검증하는 단계에서는, 워드라인들에 검증전압을 인가하고 비트라인들을 프리차지한 후, 메모리 셀들의 문턱전압에 따라 변하는 비트라인들의 전위에 따라 메모리 셀들의 상태를 판단할 수 있다.
본 발명의 실시예는 반도체 장치의 소거 동작 시간을 단축할 수 있는 반도체 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들을 관통하는 셀 스트링들이 포함된 메모리 블록들의 소거 동작에 있어서, 상기 메모리 블록들 중 선택된 메모리 블록에 포함된 메모리 셀들을 동시에 소거하는 단계; 및 상기 메모리 셀들을 동시에 소거 검증하는 단계를 포함하며, 상기 소거 검증 동작시, 상기 선택된 메모리 블록에 연결된 상기 비트라인들, 상기 드레인 셀렉트 라인들 및 상기 소오스 셀렉트 라인들 중 일부 라인들에 설정된 전압들보다 낮은 양전압들을 인가한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들을 관통하는 셀 스트링들이 포함된 메모리 블록들의 소거 동작에 있어서, 상기 메모리 블록들 중 선택된 메모리 블록에 포함된 메모리 셀들을 동시에 소거하는 단계; 및 상기 소오스 셀렉트 라인들 중, 동일한 소오스 셀렉트 라인에 연결된 셀 스트링들의 그룹별로 상기 메모리 셀들을 소거 검증하는 단계를 포함하며, 상기 소거 검증 동작시, 상기 선택된 메모리 블록에 연결된 상기 비트라인들, 상기 드레인 셀렉트 라인들 및 상기 소오스 셀렉트 라인들 중 일부 라인들에 설정된 전압들보다 낮은 양전압들을 인가한다.
본 발명의 실시예에 따른 반도체 장치는, 비트라인들을 서로 공유하고, 워드라인들, 드레인 및 소오스 셀렉트 라인들이 각각 연결된 다수의 메모리 블록들; 상기 메모리 블록들 중, 선택된 메모리 블록의 소거 동작을 수행하도록 구성된 회로그룹; 및 상기 선택된 메모리 블록의 소거 동작 시, 상기 선택된 메모리 블록에 연결된 비트라인들, 상기 워드라인들 및 상기 드레인 및 소오스 셀렉트 라인들 중 일부 라인들에 설정된 전압들보다 낮은 전압들을 인가하여 상기 선택된 메모리 블록에 포함된 메모리 셀들을 동시에 소거 검증하도록 상기 회로그룹을 제어하는 제어회로를 포함한다.
본 기술은 반도체 장치의 소거 동작 시간을 단축할 수 있으며, 소거 동작의 신뢰도를 개선할 수 있다.
도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 블록을 구체적으로 설명하기 위한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 소거 동작을 설명하기 위한 메모리 블록의 레이아웃도이다.
도 4는 본 발명의 제1 실시예에 따른 소거 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 제2 실시예에 따른 소거 동작을 설명하기 위한 메모리 블록의 레이아웃도이다.
도 6은 본 발명의 제2 실시예에 따른 소거 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 8은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 9는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치(1000)는 데이터가 저장되는 메모리 셀 어레이(110), 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 회로그룹(120) 및 회로그룹(120)을 제어하도록 구성된 제어회로(130)를 포함한다.
메모리 셀 어레이(110)는 서로 동일하게 구성된 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록들은 다수의 셀 스트링들(cell strings)을 포함한다. 다수의 셀 스트링들은 데이터가 저장되는 다수의 메모리 셀들을 포함하며, 기판으로부터 수직하게 배열되는 3차원 구조로 이루어질 수 있다. 메모리 셀들은 1 비트의 데이터가 저장될 수 있는 싱글 레벨 셀들(single level cells; SLC)로 이루어지거나, 2 비트 이상의 데이터가 저장될 수 있는 멀티 레벨 셀들(multi level cells; MLC), 트리플 레벨 셀들(triple level cell; TLC) 또는 쿼드러플 레벨 셀들(quadruple level cell; QLC)로 이루어질 수 있다. 예를 들면, 멀티 레벨 셀들(MLC)은 하나의 메모리 셀에 2 비트의 데이터가 저장되는 셀이고, 트리플 레벨 셀들(TLC)은 하나의 메모리 셀에 3 비트의 데이터가 저장되는 셀이고, 쿼드러플 레벨 셀들(QLC)은 하나의 메모리 셀에 4 비트의 데이터가 저장되는 셀이다.
회로그룹(120)은 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함한다.
전압 생성 회로(21)는, 동작명령신호(OP_CMD)에 응답하여 다양한 레벨의 동작전압들을 생성한다. 예를 들면, 전압 생성 회로(21)는 미리 설정된 제1 턴온전압(VON), 제1 턴온전압(VON)보다 낮은 양전압의 제2 또는 제3 턴온전압(VON-Vb 또는 VON_Vc), 그리고 검증전압(Vf) 등을 생성할 수 있다. 전압 생성 회로(21)는 이 외에도 프로그램 전압, 패스전압, 소거 전압 등의 다양한 레벨을 갖는 전압들을 생성할 수 있다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 연결된 워드라인들(WL), 드레인 셀렉트 라인들(DSL), 소오스 셀렉트 라인들(SSL) 및 소오스 라인(SL) 등에 동작전압들을 전달한다. 셀 스트링들에 더미 셀들이 포함된 경우, 로우 디코더(22)는 더미 셀들에 연결된 더미 워드라인들(DWL)에도 동작전압들을 전달할 수 있다.
페이지 버퍼(23)는 비트라인들(BL)을 통해 메모리 블록들에 연결되며, 프로그램, 리드 및 소거 동작시 선택된 메모리 블록과 데이터를 주고 받으며, 전달받은 데이터를 임시로 저장한다. 또한, 페이지 버퍼(23)는 소거 검증 동작시 비트라인들(BL)에 미리 설정된 전압보다 낮은 양전압을 인가하여 비트라인들(BL)을 프리차지하고, 메모리 셀들의 상태가 반영된 비트라인들(BL)의 전압 또는 전류를 센싱한다. 비트라인들(BL)이 제1 방향(I-I')으로 배열된 경우, 비트라인들(BL)을 공유하는 메모리 블록들은 제1 방향(I-I')에 직교하는 제2 방향(Ⅱ-Ⅱ')으로 배열될 수 있다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 데이터를 주고받는다.
입출력 회로(25)는 외부로부터 전달받은 명령신호(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부로 출력하거나 제어회로(130)에 전달한다.
제어회로(130)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 회로그룹(120)을 제어한다. 특히, 제어회로(130)는 선택된 메모리 셀들의 소거 동작 시간을 단축하고 소거 동작의 신뢰도를 개선하기 위하여, 선택된 메모리 블록의 메모리 셀들을 동시에 소거한 후, 선택된 메모리 블록에 포함된 메모리 셀들을 동시에 소거 검증하거나, 소오스 셀렉트 라인을 공유하는 셀 스트링들의 그룹 단위로 소거 검증하도록 회로그룹(120)을 제어한다.
상술한 메모리 블록을 구체적으로 설명하면 다음과 같다.
도 2는 도 1의 메모리 블록을 구체적으로 설명하기 위한 단면도이다.
도 2를 참조하면, 메모리 블록들은 서로 동일한 구조로 구성되므로, 일부 메모리 블록들을 예를 들어 설명하도록 한다.
메모리 블록은 반도체 기판 상에 수직으로 형성된 다수의 셀 스트링들(ST)을 포함한다. 서로 인접한 셀 스트링들(ST)은 서로 대칭 구조로 형성된다. 셀 스트링들(ST) 중에서, 어느 하나의 셀 스트링(ST)을 구체적으로 설명하면 다음과 같다.
셀 스트링(ST)은 기판 상에 형성된 파이프 게이트(PG)와, 파이프 게이트(PG) 상에 수직으로 연장된 메모리막들(MLA)과, 메모리막들(MLA)을 따라 적층되며 서로 이격된 다수의 워드라인들(WL), 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)을 포함한다. 워드라인들(WL)과 메모리막들(MLA)이 서로 접하는 부분에 메모리 셀들이 형성되며,
도 2에 도시된 바와 같이, U자 구조를 갖는 셀 스트링들(ST)은 드레인 셀렉트 트랜지스터가 형성된 메모리막들(MLA)과 소오스 셀렉트 트랜지스터가 형성된 메모리막들(MLA)이 하나의 셀 스트링(ST)을 이룬다. 드레인 셀렉트 트랜지스터는 메모리막(MLA)과 드레인 셀렉트 라인(DSL)이 서로 접하는 부분에 형성되고, 소오스 셀렉트 트랜지스터는 메모리막(MLA)과 소오스 셀렉트 라인(SSL)이 서로 접하는 부분에 형성된다. 서로 인접한 한 쌍의 셀 스트링들(ST)은 소오스 라인(SL)을 서로 공유한다. 셀 스트링들(ST)은 U자 구조 외에도 다양한 구조로 구현될 수도 있다. U자 구조를 갖는 셀 스트링들(ST)에서, 드레인 셀렉트 트랜지스터와 소오스 셀렉트 트랜지스터는 각각의 메모리막들(MLA)의 상부에 형성된다.
비트라인들(BLe 및 BLo)은 드레인 셀렉트 트랜지스터들이 형성된 메모리막들에 플러그들을 통해 연결되고, 소오스 라인(SL)은 소오스 셀렉트 트랜지스터들이 형성된 메모리막들에 플러그들을 통해 연결될 수 있다. 비트라인들(BLe 및 BLo)은 배열된 순서에 따라 이븐 비트라인들(BLe)과 오드 비트라인들(BLo)로 구분될 수 있다.
도 3은 본 발명의 제1 실시예에 따른 소거 동작을 설명하기 위한 메모리 블록의 레이아웃도이다.
도 3을 참조하면, 메모리 블록에는 다수의 드레인 셀렉트 라인들(DSL1~DSLi; i는 양의 정수)과 다수의 소오스 셀렉트 라인들(SSL1~SSLj; j는 양의 정수)이 포함된다. 소오스 셀렉트 라인들(SSL1~SSLj)은 같은 층에서 서로 평행하게 배열된 두 개의 드레인 셀렉트 라인들(DSL1~DSLi) 사이에 배열된다. 예를 들면, 제1 드레인 셀렉트 라인(DSL1)과 제2 드레인 셀렉트 라인(DSL2) 사이에 제1 소오스 셀렉트 라인(SSL1)이 배열된다. 즉, 두 개의 드레인 셀렉트 라인들과 하나의 소오스 셀렉트 라인이 쌍을 이루고, 다수의 쌍들이 메모리 블록에 포함된다.
도면에는 도시되지 않았으나, 드레인 셀렉트 라인들(DSL1~DSLi)과 소오스 셀렉트 라인들(SSL1~SSLj)의 하부에는 다수의 워드라인들이 배열된다. 드레인 셀렉트 라인들(DSL1~DSLi)과 드레인 셀렉트 라인들(DSL1~DSLi)의 하부에 배열된 워드라인들을 관통하는 서브 스트링들 및 소오스 셀렉트 라인들(SSL1~SSLj)과 소오스 셀렉트 라인들(SSL1~SSLj)의 하부에 배열된 워드라인들을 관통하는 서브 스트링들이 쌍을 이루어 셀 스트링들이 된다. 예를 들면, 제1 드레인 셀렉트 라인(DSL1)을 관통하는 서브 스트링과 제1 소오스 셀렉트 라인(SSL1)을 관통하는 서브 스트링이 서로 연결되어 제1 셀 스트링(ST1)을 이룰 수 있고, 제1 소오스 셀렉트 라인(SSL1)을 관통하는 다른 서브 스트링과 제2 드레인 셀렉트 라인(DSL2)을 관통하는 서브 스트링이 서로 연결되어 제2 셀 스트링(ST2)을 이룰 수 있다.
드레인 셀렉트 라인들(DSL1~DSLi)과 소오스 셀렉트 라인들(SSL1~SSLj)의 상부에는 다수의 비트라인들(BL)과 다수의 소오스 라인들(미도시)이 배열될 수 있다. 드레인 셀렉트 라인들(DSL1~DSLi)을 관통하는 서브 스트링들은 비트라인들(BL)에 연결되고, 소오스 셀렉트 라인들(SSL1~SSLj)을 관통하는 서브 스트링들은 소오스 라인들(미도시)에 각각 연결된다.
본 발명의 제1 실시예에 따른 소거 동작에서는, 선택된 메모리 블록의 비트라인들(BL)에 연결된 모든 메모리 셀들을 동시에 소거 검증하여, 소거 동작 시간을 단축할 수 있다. 제1 실시예에 따른 소거 동작을 구체적으로 설명하면 다음과 같다.
도 4는 본 발명의 제1 실시예에 따른 소거 동작을 설명하기 위한 순서도이다.
도 4를 참조하면, 소거 동작은 ISPE(Incremental Step Pulse Erase) 방식으로 수행될 수 있다. 이를 위해, 소거 동작은 소거 루프(410)와 소프트 프로그램 루프(420)를 포함할 수 있다. 예를 들면, 소거 루프(410)에서는 선택된 메모리 블록의 메모리 셀들을 소거하고, 소프트 프로그램 루프(420)에서는 소거된 메모리 셀들의 문턱전압 분포 폭을 좁힌다.
소거 루프(410)는 선택된 메모리 블록을 소거하는 단계(411)와 선택된 메모리 블록에 포함된 메모리 셀들을 소거 검증하는 단계(412)를 포함할 수 있다.
선택된 메모리 블록을 소거하는 단계(411)에서는, 선택된 메모리 블록에 연결된 모든 비트라인들(BL)에 소거전압을 인가하여, 선택된 메모리 블록에 포함된 메모리 셀들을 동시에 소거한다.
선택된 메모리 블록에 포함된 메모리 셀들을 소거 검증하는 단계(412)에서는, 선택된 메모리 블록의 모든 비트라인들에 연결된 메모리 셀들을 동시에 검증한다. 선택된 메모리 블록에 포함된 모든 메모리 셀들을 동시에 소거 검증하는 경우, 비트라인들과 소오스 라인들에 흐르는 전류가 증가할 수 있으므로, 비트라인들에 인가되는 비트라인 전압을 설정된 전압보다 감소시키거나, 워드라인들에 인가되는 검증 전압을 설정된 전압보다 감소시키거나, 드레인 또는 소오스 셀렉트 라인들에 인가되는 턴온 전압을 설정된 전압보다 감소 시킬 수 있으며, 상술한 비트라인 전압 감소, 검증 전압 감소 및 턴온 전압 감소 중 하나 이상의 방법을 사용할 수 있다. 상술한 라인들 중, 일부 라인들에만 설정된 전압보다 낮은 전압이 인가되는 경우, 나머지 라인들에는 각각의 설정된 전압들이 인가된다. 또한, 상술한 방법 외에도 셀 스트링들의 전류(I-trip)를 증가시키는 방법을 사용할 수도 있다.
라인 전압
BL VBL 또는 VBL-Va
SL 0V 또는 VSL
DSL VON 또는 VON-Vb
SSL VON 또는 VON-Vc
WL Vf 또는 Vf-Vd
'표 1'을 참조하면, 소거 검증 동작은 비트라인들(BL)을 프리차지하고 소오스 라인들(SL)에 소오스 전압을 인가하는 단계와, 워드라인들(WL)에 검증 전압을 인가하는 단계와, 드레인 및 소오스 셀렉트 라인들(DSL 및 SSL)에 턴온 전압을 인가하여 메모리 셀들의 문턱전압에 따라 변경되는 비트라이들의 전압을 센싱하는 단계를 포함할 수 있다. 비트라인들(BL)을 프리차지할 때, 비트라인들(BL)에는 미리 설정된 제1 프리차지 전압(VBL)보다 제1 레벨(Va)만큼 낮은 제2 프리차지 전압(VBL-Va)이 인가될 수 있다. 드레인 및 소오스 셀렉트 라인들(DSL 및 SSL)에 턴온 전압이 인가될 때, 드레인 셀렉트 라인들(DSL)에는 미리 설정된 제1 턴온 전압(VON)보다 제2 레벨(Vb)만큼 낮은 제2 턴온 전압(VON-Vb)이 인가될 수 있고, 소오스 셀렉트 라인들(SSL)에는 미리 설정된 제1 턴온 전압(VON)보다 제3 레벨(Vc)만큼 낮은 제3 턴온 전압(VON-Vc)이 인가될 수 있다. 또는, 드레인 및 소오스 셀렉트 라인들(DSL 및 SSL)에 제2 턴온 전압(VON-Vb) 또는 제3 턴온 전압(VON-Vc)이 공통으로 인가될 수도 있다. 즉, 셀 스트링들에 흐르는 전류(I-trip)를 높이기 위하여, 비트라인들(BL)과 드레인 및 소오스 셀렉트 라인들(DSL 및 SSL)에 인가되는 전압들의 전위를 미리 설정된 전압들(VBL, VON 및 Vf)보다 낮춘다. 소오스 라인들(SL)에 인가되는 소오스 전압은 0V 또는 제2 프리차지 전압(VBL-Va)보다 낮은 양전압(VSL)이 될 수 있다. 또한, 워드라인들(WL)에 인가되는 검증 전압도 미리 설정된 전압(Vf)보다 낮은 전압(Vf-Vd)으로 인가될 수 있다. 또는, 소거 검증 동작시, 비트라인들(BL), 워드라인들(WL), 드레인 및 소오스 셀렉트 라인들(DSL 및 SSL) 중 일부 라인들에는 설정된 전압들(VBL, VON 또는 Vf)이 인가되고, 나머지 다른 동일한 라인들에는 설정된 전압들(VBL, VON 또는 Vf)보다 낮은 전압들(VBL-Va, VON-Vb, VON-Vc 또는 Vf-Vd)이 인가될 수도 있다.
'단계412'에서 소거 검증 동작이 페일되면, '단계 411'이 다시 수행된다. 이때, 소거 전압을 스텝전압만큼 높일 수 있다. '단계412'에서 소거 검증 동작이 패스되면, 선택된 메모리 블록의 소프트 프로그램 루프(620)가 수행된다. 소프트 프로그램 루프(420)는 소거된 메모리 셀들의 문턱전압 분포 폭을 좁히기 위하여 수행되는 프로그램 동작으로써, 선택된 메모리 블록에 포함된 메모리 셀들에 동시에 수행될 수 있다.
상술한 바와 같이, 선택된 메모리 블록에 포함된 모든 메모리 셀들을 동시에 소거 검증함으로써, 소거 동작 시간을 단축할 수 있다. 또한, 선택된 메모리 블록에 연결된 비트라인들(BL), 드레인 셀렉트 라인들(DSL), 소오스 셀렉트 라인들(SSL) 및 워드라인들(WL)에 인가되는 전압들을 설정된 전압보다 낮추고, 소오스 라인들(SL)에 인가되는 전압을 높이면, 셀 스트링들에 흐르는 전류(I-trip)가 높아지므로, 소거 검증 동작의 신뢰성을 개선할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 소거 동작을 설명하기 위한 메모리 블록의 레이아웃도이다.
도 5를 참조하면, 메모리 블록에는 다수의 드레인 셀렉트 라인들(DSL1~DSLi; i는 양의 정수)과 다수의 소오스 셀렉트 라인들(SSL1~SSLj; j는 양의 정수)이 포함된다. 소오스 셀렉트 라인들(SSL1~SSLj)은 같은 층에서 서로 평행하게 배열된 두 개의 드레인 셀렉트 라인들(DSL1~DSLi) 사이에 배열된다. 예를 들면, 제1 드레인 셀렉트 라인(DSL1)과 제2 드레인 셀렉트 라인(DSL2) 사이에 제1 소오스 셀렉트 라인(SSL1)이 배열된다. 즉, 두 개의 드레인 셀렉트 라인들과 하나의 소오스 셀렉트 라인이 쌍을 이루고, 다수의 쌍들이 메모리 블록에 포함된다.
도면에는 도시되지 않았으나, 드레인 셀렉트 라인들(DSL1~DSLi)과 소오스 셀렉트 라인들(SSL1~SSLj)의 하부에는 다수의 워드라인들이 배열된다. 드레인 셀렉트 라인들(DSL1~DSLi)과 드레인 셀렉트 라인들(DSL1~DSLi)의 하부에 배열된 워드라인들을 관통하는 서브 스트링들 및 소오스 셀렉트 라인들(SSL1~SSLj)과 소오스 셀렉트 라인들(SSL1~SSLj)의 하부에 배열된 워드라인들을 관통하는 서브 스트링들이 쌍을 이루어 셀 스트링들이 된다. 예를 들면, 제1 드레인 셀렉트 라인(DSL1)을 관통하는 서브 스트링과 제1 소오스 셀렉트 라인(SSL1)을 관통하는 서브 스트링이 서로 연결되어 제1 셀 스트링(ST1)을 이룰 수 있고, 제1 소오스 셀렉트 라인(SSL1)을 관통하는 다른 서브 스트링과 제2 드레인 셀렉트 라인(DSL2)을 관통하는 서브 스트링이 서로 연결되어 제2 셀 스트링(ST2)을 이룰 수 있다.
드레인 셀렉트 라인들(DSL1~DSLi)과 소오스 셀렉트 라인들(SSL1~SSLj)의 상부에는 다수의 비트라인들(BL)과 다수의 소오스 라인들(미도시)이 배열될 수 있다. 드레인 셀렉트 라인들(DSL1~DSLi)을 관통하는 서브 스트링들은 비트라인들(BL)에 연결되고, 소오스 셀렉트 라인들(SSL1~SSLj)을 관통하는 서브 스트링들은 소오스 라인들(미도시)에 각각 연결된다.
본 발명의 제2 실시예에 따른 소거 동작에서는, 소오스 셀렉트 라인들(SSL1~SSLj)을 공유하는 스트링들을 그룹(GR1~G꺼)화하고, 각 그룹별로 소거 검증 동작을 수행함으로써, 이븐 비트라인들과 오드 비트라인들로 구분하여 수행되는 소거 동작보다 소거 동작 시간을 단축할 수 있다. 제2 실시예에 따른 소거 동작을 구체적으로 설명하면 다음과 같다.
도 6은 본 발명의 제2 실시예에 따른 소거 동작을 설명하기 위한 순서도이다.
도 6을 참조하면, 소거 동작은 ISPE(Incremental Step Pulse Erase) 방식으로 수행될 수 있다. 이를 위해, 소거 동작은 소거 루프(610)와 소프트 프로그램 루프(620)를 포함할 수 있다. 예를 들면, 소거 루프(610)에서는 선택된 메모리 블록의 메모리 셀들을 소거하고, 소프트 프로그램 루프(620)에서는 소거된 메모리 셀들의 문턱전압 분포 폭을 좁힌다.
소거 루프(610)는 선택된 메모리 블록을 소거하는 단계(611)와 선택된 메모리 블록에 포함된 메모리 셀들을 셀 스트링들의 그룹 단위로 소거 검증하는 단계(612)를 포함할 수 있다.
선택된 메모리 블록을 소거하는 단계(611)에서는, 선택된 메모리 블록에 연결된 모든 비트라인들(BL)에 소거전압을 인가하여, 선택된 메모리 블록에 포함된 메모리 셀들을 동시에 소거한다.
선택된 메모리 블록에 포함된 메모리 셀들을 소거 검증하는 단계(612)에서는, 셀 스트링들의 그룹 단위로 구분되는 메모리 셀들을 검증한다. 예를 들면, 메모리 셀들을 소거 검증하는 단계(612)는 제1 스트링 그룹(도 5의 GR1)에 포함된 메모리 셀들을 동시에 검증한 후, 제2 스트링 그룹(도 5의 GR2)에 포함된 메모리 셀들을 동시에 검증하고, 제j 스트링 그룹(도 5의 GRj)까지 순차적으로 수행될 수 있다. 여기서, 제1 스트링 그룹(GR1)은 제1 소오스 셀렉트 라인(도 5의 SSL1)을 공유하는 셀 스트링들의 그룹이고, 제2 스트링 그룹(GR2)은 제2 소오스 셀렉트 라인(도 5의 SSL2)을 공유하는 셀 스트링들의 그룹이고, 제j 스트링 그룹(GRj)은 제j 소오스 셀렉트 라인(도 5의 SSLj)을 공유하는 셀 스트링들의 그룹이다.
선택된 스트링 그룹에 포함된 모든 메모리 셀들을 동시에 소거 검증하는 경우, 비트라인들과 소오스 라인들에 흐르는 전류가 증가할 수 있으므로, 비트라인들에 인가되는 비트라인 전압을 설정된 전압보다 감소시키거나, 워드라인들에 인가되는 검증 전압을 설정된 전압보다 감소시키거나, 드레인 또는 소오스 셀렉트 라인들에 인가되는 턴온 전압을 설정된 전압보다 감소시킬 수 있으며, 상술한 비트라인 전압 감소, 검증 전압 감소 및 턴온 전압 감소 중 하나 이상의 방법을 사용할 수 있다. 상술한 라인들 중, 일부 라인들에만 설정된 전압보다 낮은 전압이 인가되는 경우, 나머지 라인들에는 각각의 설정된 전압들이 인가된다. 또한, 상술한 방법 외에도 셀 스트링들의 전류(I-trip)를 증가시키는 방법을 사용할 수도 있다.
라인 전압
BL VBL 또는 VBL-Va
SL 0V 또는 VSL
DSL VON 또는 VON-Vb
SSL VON 또는 VON-Vb
WL Vf 또는 Vf-Vd
'표 2'를 참조하면, 소거 검증 동작은 비트라인들(BL)을 프리차지하고 소오스 라인들(SL)에 소오스 전압을 인가하는 단계와, 워드라인들(WL)에 검증 전압을 인가하는 단계와, 드레인 및 소오스 셀렉트 라인들(DSL 및 SSL)에 턴온 전압을 인가하여 메모리 셀들의 문턱전압에 따라 변경되는 비트라인들의 전압을 센싱하는 단계를 포함할 수 있다. 비트라인들(BL)을 프리차지할 때, 비트라인들(BL)에는 미리 설정된 제1 프리차지 전압(VBL)보다 제1 레벨(Va)만큼 낮은 제2 프리차지 전압(VBL-Va)이 인가될 수 있다. 드레인 및 소오스 셀렉트 라인들(DSL 및 SSL)에 턴온 전압이 인가될 때, 드레인 셀렉트 라인들(DSL)에는 미리 설정된 제1 턴온 전압(VON)보다 제2 레벨(Vb)만큼 낮은 제2 턴온 전압(VON-Vb)이 인가되고, 소오스 셀렉트 라인들(SSL)에는 미리 설정된 제1 턴온 전압(VON)보다 제3 레벨(Vc)만큼 낮은 제3 턴온 전압(VON-Vc)이 인가된다. 또는, 드레인 및 소오스 셀렉트 랄인들(DSL 및 SSL)에 제2 턴온 전압(VON-Vb) 또는 제3 턴온 전압(VON-Vc)이 공통으로 인가될 수도 있다. 즉, 셀 스트링들에 흐르는 전류(I-trip)를 높이기 위하여, 비트라인들(BL)과 드레인 및 소오스 셀렉트 라인들(DSL 및 SSL)에 인가되는 전압들의 전위를 미리 설정된 전압들(VBL, VON 및 Vf)보다 낮춘다. 소오스 라인들(SL)에 인가되는 소오스 전압은 0V 또는 제2 프리차지 전압(VBL-Va)보다 낮은 양전압(VSL)이 될 수 있다. 또한, 워드라인들(WL)에 인가되는 검증 전압도 미리 설정된 전압(Vf)보다 낮은 전압(Vf-Vd)으로 인가될 수 있다. 또는, 소거 검증 동작시, 비트라인들(BL), 워드라인들(WL), 드레인 및 소오스 셀렉트 라인들(DSL 및 SSL) 중 일부 라인들에는 설정된 전압들(VBL, VON 또는 Vf)이 인가되고, 나머지 다른 동일한 라인들에는 설정된 전압들(VBL, VON 또는 Vf)보다 낮은 전압들(VBL-Va, VON-Vb, VON-Vc 또는 Vf-Vd)이 인가될 수도 있다. 선택된 스트링 그룹의 소거 검증 동작이 수행되는 동안, 나머지 비선택된 스트링 그룹들의 워드라인들은 플로팅된다.
제2 실시예와 같이, 스트링 그룹 단위로 소거 검증 동작이 수행되는 경우, 소거 검증 동작은 스트링 그룹 단위로 순차적으로 수행될 수 있다. 예를 들면, 제1 스트링 그룹(GR1)의 소거 검증 동작이 패스되면 다음 그룹인 제2 스트링 그룹(GR2)의 소거 검증 동작이 수행된다. 하지만, 제1 스트링 그룹(GR1)의 소거 검증 동작이 페일되면, '단계 611'이 다시 수행된다. '단계 611'이 다시 수행될 때, 소거 전압은 스텝전압만큼 상승될 수 있다. 즉, 소거 검증 동작은 소거 검증이 페일되는 스트링 그룹이 검출될 때까지 제1 내지 제j 스트링 그룹들(GR1~GRj)에 대하여 순차적으로 수행되며, 소거 검증 동작이 페일된 스트링 그룹이 검출되면 다음 스트링 그룹의 소거 검증 동작을 수행하지 않고 선택된 메모리 블록을 소거하는 단계(611)를 수행한다.
제1 내지 제j 스트링 그룹들(GR1~GRj)의 소거 검증 동작이 모두 패스되면, 선택된 메모리 블록의 소프트 프로그램 루프(620)가 수행된다. 소프트 프로그램 루프(620)는 소거된 메모리 셀들의 문턱전압 분포 폭을 좁히기 위하여 수행되는 프로그램 동작으로써, 선택된 메모리 블록에 포함된 메모리 셀들에 동시에 수행될 수 있다.
상술한 바와 같이, 선택된 메모리 블록에 포함된 모든 메모리 셀들을 동시에 소거 검증함으로써, 소거 동작 시간을 단축할 수 있다. 또한, 선택된 메모리 블록에 연결된 비트라인들(BL), 드레인 셀렉트 라인들(DSL), 소오스 셀렉트 라인들(SSL) 및 워드라인들(WL)에 인가되는 전압들을 중 하나 이상의 전압들을 설정된 전압보다 낮추거나, 소오스 라인들(SL)에 인가되는 전압을 높이면, 셀 스트링들에 흐르는 전류(I-trip)가 높아지므로, 소거 검증 동작의 신뢰성을 개선할 수 있다.
또한, 상술한 제1 및 제2 실시예들에서는, U자 형태의 셀 스트링들이 포함된 반도체 장치의 소거 동작에 대하여 설명되었으나, I자 형태 또는 다양한 형태의 셀 스트링들이 포함된 3차원 구조의 반도체 장치에도 적용될 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 7을 참조하면, 드라이브 장치(2000)는 호스트(2100; Host)와 SSD(2200)를 포함한다. SSD(2200)는 SSD 제어부(2210; SSD Controller), 버퍼 메모리(2220; Buffer Memory) 및 반도체 장치(1000)를 포함한다.
SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 장치(1000)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이터 또는 반도체 장치(1000)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 장치(1000)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이터를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.
반도체 장치(1000)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 장치(1000)는 도 1에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 8을 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 장치(1000)를 포함할 수 있다.
반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(3100)는 반도체 장치(1000)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 장치(1000)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 장치(1000)와 인터페이싱 할 수 있다. CPU(3120)는 도 8에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 9는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 9를 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 장치(1000), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(4100)와 반도체 장치(1000)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 반도체 장치 110: 메모리 셀 어레이
120: 회로그룹 130: 제어회로
21: 전압 생성 회로 22: 로우 디코더
23: 페이지 버퍼 24: 컬럼 디코더
25: 입출력 회로

Claims (20)

  1. 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들을 관통하는 셀 스트링들이 포함된 메모리 블록들의 소거 동작에 있어서,
    상기 메모리 블록들 중 선택된 메모리 블록에 포함된 메모리 셀들을 동시에 소거하는 단계; 및
    상기 메모리 셀들을 동시에 소거 검증하는 단계를 포함하며,
    상기 소거 검증 동작시, 상기 선택된 메모리 블록에 연결된 상기 비트라인들, 상기 드레인 셀렉트 라인들 및 상기 소오스 셀렉트 라인들 중 일부 라인들에 설정된 전압들보다 낮은 양전압들을 인가하는 반도체 장치의 동작 방법.
  2. 제1항에 있어서, 상기 설정된 전압들보다 낮은 양전압들은 상기 비트라인들을 포함하는 그룹, 상기 드레인 셀렉트 라인들을 포함하는 그룹 및 상기 소오스 셀렉트 라인들을 포함하는 그룹 중 하나 이상의 그룹에 인가되는 반도체 장치의 동작 방법.
  3. 제1항에 있어서, 상기 메모리 셀들을 동시에 소거 검증하는 단계는,
    상기 선택된 메모리 블록에 연결된 상기 비트라인들에 설정된 제1 비트라인 전압 또는 상기 제1 비트라인 전압보다 낮은 제2 비트라인 전압을 인가하는 단계;
    상기 선택된 메모리 블록에 연결된 상기 워드라인들에 설정된 제1 검증 전압 또는 상기 제1 검증 전압보다 낮은 제2 검증 전압을 인가하는 단계;
    상기 선택된 메모리 블록에 연결된 상기 드레인 또는 소오스 셀렉트 라인들에 설정된 제1 턴온 전압 또는 상기 제1 턴온 전압보다 낮은 제2 또는 제3 턴온 전압을 인가하는 단계; 및
    상기 비트라인들의 전위를 센싱하는 단계를 포함하는 반도체 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 제2 비트라인 전압, 상기 제2 검증 전압, 상기 제2 및 제3 턴온 전압은 0V보다 높은 반도체 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 소오스 셀렉트 라인들을 관통하는 셀 스트링들이 연결된 소오스 라인들에는 상기 비트라인들에 인가되는 전압보다 낮은 양전압 또는 0V가 인가되는 반도체 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 메모리 셀들을 동시에 소거 검증하는 단계가 페일되면,
    소거 전압을 상승시키고, 상기 메모리 셀들을 동시에 소거하는 단계를 재수행하는 반도체 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 메모리 셀들을 동시에 소거 검증하는 단계가 패스되면,
    상기 선택된 메모리 블록의 소프트 프로그램 동작을 수행하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  8. 드레인 셀렉트 라인들, 워드라인들 및 소오스 셀렉트 라인들을 관통하는 셀 스트링들이 포함된 메모리 블록들의 소거 동작에 있어서,
    상기 메모리 블록들 중 선택된 메모리 블록에 포함된 메모리 셀들을 동시에 소거하는 단계; 및
    상기 소오스 셀렉트 라인들 중, 동일한 소오스 셀렉트 라인에 연결된 셀 스트링들의 그룹별로 상기 메모리 셀들을 소거 검증하는 단계를 포함하며,
    상기 소거 검증 동작시, 상기 선택된 메모리 블록에 연결된 상기 비트라인들, 상기 드레인 셀렉트 라인들 및 상기 소오스 셀렉트 라인들 중 일부 라인들에 설정된 전압들보다 낮은 양전압들을 인가하는 반도체 장치의 동작 방법.
  9. 제8항에 있어서, 상기 설정된 전압들보다 낮은 양전압들은 상기 비트라인들을 포함하는 그룹, 상기 드레인 셀렉트 라인들을 포함하는 그룹 및 상기 소오스 셀렉트 라인들을 포함하는 그룹 중 하나 이상의 그룹에 인가되는 반도체 장치의 동작 방법.
  10. 제8항에 있어서,
    상기 셀 스트링들의 그룹별로 상기 메모리 셀들을 소거 검증하는 단계는, 상기 셀 스트링들의 그룹들을 순차적으로 소거 검증하도록 수행되는 반도체 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 선택된 셀 스트링 그룹의 소거 검증이 패스되면, 다음 셀 스트링 그룹에 포함된 메모리 셀들을 동시에 소거 검증하고,
    상기 선택된 셀 스트링 그룹의 소거 검증이 페일되면, 상기 선택된 메모리 블록에 포함된 상기 메모리 셀들을 동시에 소거하는 단계를 수행하는 반도체 장치의 동작 방법.
  12. 제8항에 있어서, 상기 셀 스트링들의 그룹들 중 선택된 셀 스트링들의 그룹에 포함된 메모리 셀들을 소거 검증하는 단계는,
    상기 선택된 메모리 블록에 연결된 상기 비트라인들에 설정된 제1 비트라인 전압 또는 상기 제1 비트라인 전압보다 낮은 제2 비트라인 전압을 인가하는 단계;
    상기 선택된 셀 스트링들의 그룹에 연결된 상기 워드라인들에 설정된 제1 검증 전압 또는 상기 제1 검증 전압보다 낮은 제2 검증 전압을 인가하는 단계;
    상기 셀 스트링들의 그룹에 연결된 상기 드레인 또는 소오스 셀렉트 라인들에 설정된 제1 턴온 전압 또는 상기 제1 턴온 전압보다 낮은 제2 또는 제3 턴온 전압을 인가하는 단계; 및
    상기 비트라인들의 전위를 센싱하는 단계를 포함하는 반도체 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 제2 비트라인 전압, 상기 제2 검증 전압, 상기 제2 및 제3 턴온 전압은 0V보다 높은 반도체 장치의 동작 방법.
  14. 제8항에 있어서,
    상기 소오스 셀렉트 라인들을 관통하는 셀 스트링들이 연결된 소오스 라인들에는 상기 비트라인들에 인가되는 전압보다 낮은 양전압 또는 0V가 인가되는 반도체 장치의 동작 방법.
  15. 비트라인들을 서로 공유하고, 워드라인들, 드레인 및 소오스 셀렉트 라인들이 각각 연결된 다수의 메모리 블록들;
    상기 메모리 블록들 중, 선택된 메모리 블록의 소거 동작을 수행하도록 구성된 회로그룹; 및
    상기 선택된 메모리 블록의 소거 동작 시, 상기 선택된 메모리 블록에 연결된 비트라인들, 상기 워드라인들 및 상기 드레인 및 소오스 셀렉트 라인들 중 일부 라인들에 설정된 전압들보다 낮은 전압들을 인가하여 상기 선택된 메모리 블록에 포함된 메모리 셀들을 동시에 소거 검증하도록 상기 회로그룹을 제어하는 제어회로를 포함하는 반도체 장치.
  16. 제15항에 있어서, 상기 메모리 블록들 각각은,
    기판 상에 적층된 워드라인들, 상기 워드라인들의 상부에 배열된 상기 드레인 셀렉트 라인 및 소오스 셀렉트 라인, 상기 드레인 및 소오스 셀렉트 라인들의 상부에 배열된 상기 비트라인들 및 소오스 라인들이 연결된 반도체 장치.
  17. 제16항에 있어서,
    상기 드레인 셀렉트 라인과 상기 워드라인들을 관통하는 서브 스트링들은 상기 비트라인들에 연결되고,
    상기 소오스 셀렉트 라인과 상기 워드라인들을 관통하는 서브 스트링들은 상기 소오스 라인에 연결되는 반도체 장치.
  18. 제15항에 있어서,
    상기 제어회로는, 상기 선택된 메모리 블록의 소거 검증 동작시,
    상기 선택된 메모리 블록에 연결된 상기 비트라인들에 설정된 제1 비트라인 전압 또는 상기 제1 비트라인 전압보다 낮은 제2 비트라인 전압을 인가하고, 상기 선택된 메모리 블록에 연결된 상기 워드라인들에 설정된 제1 검증 전압 또는 상기 제1 검증 전압보다 낮은 제2 검증 전압을 인가하고, 상기 선택된 메모리 블록에 연결된 상기 드레인 또는 소오스 셀렉트 라인들에 설정된 제1 턴온 전압 또는 상기 제1 턴온 전압보다 낮은 제2 또는 제3 턴온 전압을 인가하고, 상기 비트라인들의 전위를 센싱하도록 상기 회로그룹을 제어하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제2 비트라인 전압, 상기 제2 검증 전압, 상기 제2 및 제3 턴온 전압은 0V보다 높게 설정되는 반도체 장치.
  20. 제16항에 있어서,
    상기 제어회로는, 상기 선택된 메모리 블록에 포함된 메모리 셀들이 동시에 소거 검증될 때, 상기 비트라인들에 인가되는 전압보다 낮은 양전압 또는 0V가 상기 소오스 라인들에 인가되도록 상기 회로그룹을 제어하는 반도체 장치.
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