KR20230001623A - 데이터 구동부 및 이를 포함하는 표시 장치 - Google Patents

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KR20230001623A
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임태곤
이종재
장대광
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Abstract

표시 장치는 데이터 라인들 및 데이터 라인들에 연결되는 화소들을 포함하는 표시 패널을 포함한다. 데이터 구동부는 데이터 라인들에 데이터 신호들을 공급한다. 데이터 구동부는, 데이터 라인들에 포함된 제1 데이터 라인에 전기적으로 연결되며 제1 데이터 라인에 제1 데이터 신호를 출력하는 제1 출력 버퍼와, 제1 출력 버퍼의 출력단에 전기적으로 연결되고 제1 데이터 신호의 제1 슬루레이트(slew rate)와 제1 기준 슬루레이트를 비교하는 제1 비교기를 포함한다.

Description

데이터 구동부 및 이를 포함하는 표시 장치{DATA DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 데이터 구동부 및 이를 포함하는 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
최근 표시 패널의 비표시 영역(또는, 베젤(bezel) 영역)이 최소화되고 있으며, 이에 따라 비표시 영역에서 표시 패널과 데이터 구동부간의 본딩에 불량(예를 들어, 표시 패널의 데이터 라인과 데이터 구동부 간의 컨택 저항의 상승)이 발생할 수 있다. 표시 패널과 데이터 구동부간의 본딩 불량에 의해 데이터 신호가 정상적으로 표시 패널에 제공되지 못하고, 표시 패널에 표시되는 영상의 표시 품질을 저하시킬 수 있다.
본 발명의 일 목적은 데이터 구동부 및 표시 패널 사이의 컨택 저항을 모니터링할 수 있는 데이터 구동부 및 표시 장치를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는, 데이터 라인들 및 상기 데이터 라인들에 연결되는 화소들을 포함하는 표시 패널; 및 상기 데이터 라인들에 데이터 신호들을 공급하는 데이터 구동부를 포함한다. 상기 데이터 구동부는, 상기 데이터 라인들에 포함된 제1 데이터 라인에 전기적으로 연결되며, 상기 제1 데이터 라인에 제1 데이터 신호를 출력하는 제1 출력 버퍼; 및 상기 제1 출력 버퍼의 출력단에 전기적으로 연결되고 상기 제1 데이터 신호의 제1 슬루레이트(slew rate)와 제1 기준 슬루레이트를 비교하는 제1 비교기를 포함한다.
일 실시예에 의하면, 상기 제1 데이터 신호의 상기 제1 슬루레이트는 상기 제1 출력 버퍼와 상기 제1 데이터 라인 사이의 저항에 따라 달라질 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 상기 제1 비교기의 비교 결과에 기초하여 상기 저항이 정상 범위 이내인지 여부를 판단하는 제어부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 데이터 신호는 제1 전압 레벨 및 제2 전압 레벨을 가지는 구형파이며, 상기 제1 비교기는 상기 제1 전압 레벨로부터 상기 제2 전압 레벨로의 천이 시간을 상기 제1 데이터 신호의 상기 제1 슬루레이트로 결정할 수 있다.
일 실시예에 의하면, 상기 제1 비교기는, 기준 클럭 신호에 기초하여 상기 천이 시간을 산출하는 제1 카운터; 및 상기 제1 카운터의 출력을 상기 제1 기준 슬루레이트에 대응하는 기준 천이 시간과 비교하는 디지털 비교기를 포함할 수 있다.
일 실시예에 의하면, 상기 데이터 구동부는, 상기 데이터 라인들에 포함된 제2 데이터 라인에 전기적으로 연결되며 상기 제2 데이터 라인에 제2 데이터 신호를 출력하는 제2 출력 버퍼; 및 상기 제1 출력 버퍼의 출력과 상기 제2 출력 버퍼의 출력을 선택적으로 상기 제1 비교기에 전달하는 멀티플렉서를 더 포함할 수 있다.
일 실시예에 의하면, 제1 구간에서, 상기 멀티플렉서는 상기 제1 출력 버퍼의 출력단의 출력을 상기 제1 비교기에 전달하며, 상기 제1 비교기는 상기 제1 출력 버퍼와 상기 제1 데이터 라인 사이의 제1 저항에 대응하는 제1 비교 결과를 출력하며, 제2 구간에서, 상기 멀티플렉서는 상기 제2 출력 버퍼의 출력단의 출력을 상기 제1 비교기에 전달하며, 상기 제1 비교기는 상기 제2 출력 버퍼와 상기 제2 데이터 라인 사이의 제2 저항에 대응하는 제2 비교 결과를 출력할 수 있다.
일 실시예에 의하면, 상기 데이터 구동부는, 상기 데이터 라인들에 포함된 제2 데이터 라인에 전기적으로 연결되며 상기 제2 데이터 라인에 제2 데이터 신호를 출력하는 제2 출력 버퍼; 제2 비교기; 및 상기 제1 출력 버퍼의 출력단의 출력을 상기 제1 비교기에 전달하며 상기 제2 출력 버퍼의 출력을 상기 제2 비교기에 전달하는 멀티플렉서를 더 포함하고, 상기 제2 비교기는 상기 제2 데이터 신호의 제2 슬루레이트를 제2 기준 슬루레이트와 비교할 수 있다.
일 실시예에 의하면, 상기 제2 기준 슬루레이트는 상기 제1 기준 슬루레이트와 다를 수 있다.
일 실시예에 의하면, 상기 데이터 구동부는, 상기 데이터 라인들에 포함된 제3 데이터 라인에 전기적으로 연결되며 상기 제3 데이터 라인에 제3 데이터 신호를 출력하는 제3 출력 버퍼; 상기 데이터 라인들에 포함된 제4 데이터 라인에 전기적으로 연결되며 상기 제4 데이터 라인에 제4 데이터 신호를 출력하는 제4 출력 버퍼; 및 상기 제1 출력 버퍼 또는 상기 제3 출력 버퍼를 상기 멀티플렉서에 전기적으로 연결시키고, 상기 제2 출력 버퍼 또는 상기 제4 출력 버퍼를 상기 멀티플렉서에 전기적으로 연결시키는 스위칭부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 화소들 중 동일한 행에 포함된 화소들에 대해, 상기 제1 출력 버퍼가 상기 제1 데이터 신호를 출력하는 제1 출력 타이밍은 상기 제2 출력 버퍼가 상기 제2 데이터 신호를 출력하는 제2 출력 타이밍과 같고, 상기 제3 출력 버퍼가 상기 제3 데이터 신호를 출력하는 제3 출력 타이밍은 상기 출력 버퍼의 상기 제1 출력 타이밍과 다를 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는, 데이터 라인들 및 상기 데이터 라인들에 연결되는 화소들을 포함하는 표시 패널; 및 상기 데이터 라인들에 데이터 신호들을 공급하는 데이터 구동부를 포함한다. 상기 데이터 구동부는, 복수의 데이터 드라이버 IC들을 포함한다. 상기 데이터 드라이버 IC들 각각은, 각각이 상기 데이터 라인들 중 대응되는 데이터 라인에 데이터 신호를 출력하는 출력 버퍼들; 입력단에 제공되는 신호의 슬루레이트(slew rate)를 기준 슬루레이트와 비교하는 비교부; 및 상기 출력 버퍼들과 상기 비교부 사이에 연결되고 상기 출력 버퍼들에서 출력되는 데이터 신호들을 상기 비교부에 순차적으로 제공하는 멀티플렉서를 포함한다.
일 실시예에 의하면, 상기 표시 장치는, 피드백 라인을 통해 상기 데이터 드라이버 IC들에 전기적으로 연결되는 타이밍 제어부를 더 포함하고, 상기 비교부는 상기 신호의 상기 슬루레이트와 상기 기준 슬루레이트와 비교하여 피드백 신호를 생성하며, 상기 데이터 드라이브 IC들은 상기 피드백 신호를 상기 피드백 라인을 통해 상기 타이밍 제어부에 순차적으로 제공할 수 있다.
일 실시예에 의하면, 상기 슬루레이트는 상기 출력 버퍼들 중 상기 신호를 출력하는 출력 버퍼와 상기 데이터 라인들 중 대응되는 데이터 라인 사이의 저항에 따라 달라질 수 있다.
일 실시예에 의하면, 상기 타이밍 제어부는 상기 피드백 신호가 수신되는 시점에 기초하여 데이터 라인들 각각의 상기 저항이 정상 범위 이내인지 여부를 판단할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 데이터 구동부는, 영상 데이터에 포함된 계조값들에 대응하는 제1 데이터 신호를 생성하는 디지털-아날로그 변환기; 상기 제1 데이터 신호를 외부로 출력하는 제1 출력 버퍼; 및 상기 제1 출력 버퍼의 출력단에 전기적으로 연결되고 상기 제1 데이터 신호의 제1 슬루레이트(slew rate)와 제1 기준 슬루레이트를 비교하는 제1 비교기를 포함한다.
일 실시예에 의하면, 상기 제1 데이터 신호는 제1 전압 레벨 및 제2 전압 레벨을 가지는 구형파이며, 상기 제1 비교기는 상기 제1 전압 레벨로부터 상기 제2 전압 레벨로의 천이 시간을 상기 제1 데이터 신호의 상기 제1 슬루레이트로 결정할 수 있다.
일 실시예에 의하면, 상기 제1 비교기는, 기준 클럭 신호에 기초하여 상기 천이 시간을 산출하는 제1 카운터; 및 상기 제1 카운터의 출력을 상기 제1 기준 슬루레이트에 대응하는 기준 천이 시간과 비교하는 디지털 비교기를 포함할 수 있다.
일 실시예에 의하면, 상기 데이터 구동부는, 상기 디지털-아날로그 변환기에서 생성된 제2 데이터 신호를 외부로 출력하는 제2 출력 버퍼; 및 상기 제1 출력 버퍼의 출력단의 출력과 상기 제2 출력 버퍼의 출력단의 출력을 선택적으로 상기 제1 비교기에 전달하는 멀티플렉서를 더 포함할 수 있다.
일 실시예에 의하면, 제1 구간에서, 상기 멀티플렉서는 상기 제1 출력 버퍼의 출력단의 출력을 상기 제1 비교기에 전달하며, 상기 제1 비교기는 상기 제1 출력 버퍼에 대응하는 제1 비교 결과를 출력하며, 제2 구간에서, 상기 멀티플렉서는 상기 제2 출력 버퍼의 출력단의 출력을 상기 제1 비교기에 전달하며, 상기 제1 비교기는 상기 제2 출력 버퍼에 대응하는 제2 비교 결과를 출력할 수 있다.
본 발명의 실시예들에 따른 데이터 구동부 및 표시 장치는 데이터 라인들 각각에 인가되는 데이터 신호의 슬루레이트를 측정하고, 기준 슬루레이트와 측정된 슬루레이트를 비교함으로써, 데이터 라인들 각각에 대한 컨택 저항을 모니터링할 수 있다. 이를 통해 컨택 저항이 비정상인 부분이 검출될 수 있으며, 해당 부분에 대한 수리 또는 대응되는 데이터 신호에 대한 보상을 통해, 표시 패널에 표시되는 영상의 표시 품질의 저하가 방지될 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 개략적으로 나타내는 도면이다.
도 2는 도 1의 표시 장치에 포함된 타이밍 제어부 및 데이터 드라이브 IC를 연결하는 신호 라인들을 일 실시예에 따라 나타낸 도면이다.
도 3은 도 1의 표시 장치에 포함된 데이터 드라이브 IC 및 표시 패널간의 연결 관계를 일 실시예에 따라 나타낸 도면이다.
도 4는 도 1의 표시 장치에 포함된 데이터 드라이브 IC의 일 실시예를 나타내는 도면이다.
도 5는 도 4의 데이터 드라이브 IC에 포함된 비교부의 연결 구성을 설명하는 도면이다.
도 6은 도 5의 제1 지점에서 측정된 데이터 신호를 나타내는 파형도이다.
도 7은 도 4의 데이터 드라이브 IC에 포함된 비교부의 동작을 설명하는 파형도이다.
도 8a 및 도 8b는 도 5의 비교부의 일 실시예를 나타내는 도면들이다.
도 9a, 도 9b, 및 도 9c는 도 1의 표시 장치에 포함된 데이터 드라이브 IC의 일 실시예를 나타내는 도면들이다.
도 10은 도 9a의 데이터 드라이브 IC로부터 타이밍 제어부에 제공되는 비교 결과를 설명하는 파형도이다.
도 11 및 도 12는 도 9c의 데이터 드라이브 IC에서 데이터 신호를 출력하는 타이밍을 설명하는 도면들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 어떤 부분이 다른 부분과 “연결된다”고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
일부 실시예가 기능 블록, 유닛 및/또는 모듈과 관련하여 첨부된 도면에서 설명된다. 당업자는 이러한 블록, 유닛 및/또는 모듈이 논리 회로, 개별 구성 요소, 마이크로 프로세서, 하드 와이어 회로, 메모리 소자, 배선 연결, 및 기타 전자 회로에 의해 물리적으로 구현된다는 것을 이해할 것이다. 이는 반도체 기반 제조 기술 또는 기타 제조 기술을 사용하여 형성 될 수 있다. 마이크로 프로세서 또는 다른 유사한 하드웨어에 의해 구현되는 블록, 유닛 및/또는 모듈의 경우, 소프트웨어를 사용하여 프로그래밍 및 제어되어 본 발명에서 논의되는 다양한 기능을 수행할 수 있으며, 선택적으로 펌웨어 및/또는 또는 소프트웨어에 의해 구동될 수 있다. 또한, 각각의 블록, 유닛 및/또는 모듈은 전용 하드웨어에 의해 구현 될 수 있거나, 일부 기능을 수행하는 전용 하드웨어와 다른 기능을 수행하는 프로세서(예를 들어, 하나 이상의 프로그래밍된 마이크로 프로세서 및 관련 회로)의 조합으로 구현 될 수 있다. 또한, 일부 실시예에서 블록, 유닛 및/또는 모듈은 본 발명의 개념의 범위를 벗어나지 않는 범주 내에서 상호 작용하는 둘 이상의 개별 블록, 유닛 및/또는 모듈로 물리적으로 분리 될 수도 있다. 또한, 일부 실시예서 블록, 유닛 및/또는 모듈은 본 발명의 개념의 범위를 벗어나지 않는 범주 내에서 물리적으로 더 복잡한 블록, 유닛 및/또는 모듈로 결합 될 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 개략적으로 나타내는 도면이다. 도 1에서는 본 발명을 적용할 수 있는 실시예의 하나로서, 복수의 게이트 드라이브 IC들 및 데이터 드라이브 IC들을 구비한 표시 장치를 도시하였다. 다만, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 본 발명은 하나의 게이트 드라이브 IC 및 하나의 데이터 드라이브 IC를 구비하는 표시 장치에도 적용될 수도 있다.
도 1을 참조하면, 표시 장치(10)는, 표시 패널(100)(또는, 표시부, 화소부), 게이트 구동부(200), 데이터 구동부(300)(또는, 소스 구동부), 및 타이밍 제어부(410)를 포함한다. 게이트 구동부(200)는 게이트 드라이브 집적회로(210)(이하, 집적회로는 “IC”라 함)(또는, 게이트 구동 회로)를 포함하고, 데이터 구동부(300)는 데이터 드라이브 IC(310)(또는, 소스 드라이브 IC, 데이터 구동 회로)를 포함할 수 있다.
표시 패널(100)은, 영상을 표시하는 표시 영역(110) 및 표시 영역(110) 외곽의 비표시 영역(120)을 포함할 수 있다. 표시 패널(100)은 게이트 라인(GL), 데이터 라인(DL) 및 화소(PXL)를 포함할 수 있다.
게이트 라인(GL)은 제2 방향(DR2)으로 연장하고, 제1 방향(DR1)을 따라 배열될 수 있다. 데이터 라인(DL)은 제1 방향(DR1)으로 연장하고, 제2 방향(DR2)을 따라 배열될 수 있다. 화소(PXL)는 게이트 라인(GL) 및 데이터 라인(DL)이 교차하는 영역에 위치하거나, 게이트 라인(GL) 및 데이터 라인(DL)에 의해 구획되거나 정의되는 영역에 위치할 수 있다. 화소(PXL)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되며, 게이트 신호에 응답하여 데이터 신호(또는, 데이터 전압)에 대응하는 휘도를 가지고 발광할 수 있다. 게이트 신호는 게이트 라인(GL)을 통해 제공되며, 데이터 신호는 데이터 라인(DL)을 통해 제공될 수 있다. 이를 위해, 화소(PXL)는 적어도 하나의 발광 소자, 게이트 신호에 응답하여 데이터 신호를 전달하는 스위칭 트랜지스터, 스위칭 트랜지스터를 통해 전달되는 데이터 신호를 저장하는 스토리지 커패시터, 저장된 데이터 신호에 대응하여 구동 전류를 적어도 하나의 발광 소자에 제공하는 구동 트랜지스터를 포함할 수 있다. 여기서, 발광 소자는 유기 발광 다이오드 또는 무기 발광 다이오드로 구성될 수 있으며, 무기 발광 다이오드는 마이크로 발광 다이오드, 양자점 발광 다이오드 등을 포함할 수 있다. 또한, 발광 소자는 유기물과 무기물이 복합적으로 구성될 수도 있다. 화소(PXL)가 복수의 발광 소자들을 포함하는 경우, 복수의 발광 소자들은 상호 직렬, 병렬, 또는, 직병렬로 연결될 수 있다.
타이밍 제어부(410)는 게이트 드라이브 IC(210) 및 데이터 드라이브 IC(310)를 제어할 수 있다. 타이밍 제어부(410)는 외부로부터 제어 신호를 수신하고, 제어 신호에 기초하여 게이트 제어 신호 및 데이터 제어 신호를 생성할 수 있다. 제어 신호는 수직 동기 신호, 수평 동기 신호, 외부 클럭 신호 등을 포함할 수 있다. 타이밍 제어부(410)는 게이트 제어 신호를 게이트 드라이브 IC(210)에 제공하고, 데이터 제어 신호를 데이터 드라이브 IC(310)에 제공할 수 있다.
또한, 타이밍 제어부(410)는 외부(예를 들어, 그래픽 프로세서)로부터 제공된 입력 데이터(또는, 원시 영상 데이터)를 재정렬하여 영상 데이터를 생성하고, 영상 데이터를 데이터 드라이브 IC(310)에 제공할 수 있다. 타이밍 제어부(410)는 컨트롤 보드(400)에 실장될 수 있다.
게이트 드라이브 IC(210) 및 데이터 드라이브 IC(310)는 표시 패널(100)을 구동할 수 있다.
게이트 드라이브 IC(210)는 타이밍 제어부(410)로부터 게이트 제어 신호를 수신하고, 게이트 제어 신호에 기초하여 게이트 신호들을 생성하며, 게이트 드라이브 IC(210)는 게이트 신호들을 표시 패널(100)에 제공할 수 있다. 게이트 제어 신호는 스타트 펄스 및 클럭 신호(예를 들어, 스캔 클럭 신호, 캐리 클럭 신호)를 포함할 수 있다. 게이트 드라이브 IC(210)는 클럭 신호를 이용하여 스타트 펄스에 대응하는 게이트 신호를 생성하고, 게이트 신호를 게이트 라인(GL)에 제공할 수 있다. 예를 들어, 게이트 드라이브 IC(210)는 스타트 펄스를 순차적으로 시프트시켜 출력하는 시프트 레지스터(shift register)로 구현될 수 있다.
게이트 드라이브 IC(210)는 게이트 드라이브 회로필름(220)에 실장되고, 적어도 하나의 데이터 드라이브 회로필름(320)(또는, 소스 드라이브 회로필름, 연성회로기판), 데이터 인쇄회로기판(330)(또는, 소스 인쇄회로기판) 및/또는 케이블(500) (또는, 연성회로기판)을 경유하여, 컨트롤 보드(400)에 실장된 타이밍 제어부(410)에 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 예를 들어, 게이트 드라이브 IC(210)는 표시 패널(100) 상에 화소(PXL)와 함께 형성될 수도 있다. 또한, 게이트 드라이브 IC(210)는 표시 영역(110) 내에서 화소(PXL)들 사이에 분산 배치될 수도 있다.
데이터 드라이브 IC(310)는 타이밍 제어부(410)로부터 데이터 제어 신호 및 영상 데이터를 수신하고, 영상 데이터에 대응하는 데이터 신호를 생성할 수 있다. 데이터 드라이브 IC(310)는 데이터 신호를 표시 패널(100)에 제공할 수 있다. 데이터 드라이브 IC(310)의 보다 구체적인 구성에 대해서는 도 2를 참조하여 후술하기로 한다. 데이터 드라이브 IC(310)는 데이터 드라이브 회로필름(320)에 실장되고, 적어도 하나의 데이터 인쇄회로기판(330) 및/또는 케이블(500)을 경유하여, 타이밍 제어부(410)에 연결될 수 있다.
일 실시예에서, 데이터 드라이브 IC(310)는 데이터 라인(DL)에 제공되는 데이터 신호의 슬루레이트(slew rate) 또는 상기 데이터 신호를 출력하는 데이터 드라이브 IC(310)의 채널의 슬루레이트를 측정하거나 산출할 수 있다. 예를 들어, 슬루레이트 테스트 모드(즉, 슬루레이트를 측정하기 위해 할당된 모드 또는 구간)에서, 데이터 드라이브 IC(310)는 데이터 라인(DL)에 제공되는 데이터 신호의 슬루레이트를 측정하거나 산출할 수 있다. 여기서, 슬루레이트는 출력 신호(즉, 데이터 신호)가 입력 신호를 따라가는 비율을 의미할 수 있다. 데이터 신호가 주기적으로 제1 레벨과 제2 레벨을 가지는 경우, 슬루레이트는 데이터 신호가 제1 레벨로부터 제2 레벨로 천이되는데 걸리는 시간, 즉, 천이 시간으로 정의되거나 표현될 수 있다. 예를 들어, 제1 레벨은 제1 계조(예를 들어, 블랙 색상에 대응하는 최소 계조값, 0의 계조값) 및 제2 계조(예를 들어, 화이트 색상에 대응하는 최대 계조값, 255의 계조값) 중 하나에 대응하는 전압 레벨을 가지며, 제2 레벨은 제1 계조 및 제2 계조 중 다른 하나에 대응하는 전압 레벨을 가질 수 있다. 데이터 신호의 슬루레이트는 데이터 드라이브 IC(310)와 데이터 라인(DL) 사이의 컨택 저항에 따라 달라질 수 있다. 예를 들어, 컨택 저항은 데이터 드라이브 IC(310)가 실장된 데이터 드라이브 회로필름(320)과 표시 패널(100) 사이의 본딩 저항(예를 들어, OLB(outer lead bonding) 저항)일 수 있다. 예를 들어, 컨택 저항이 커질수록 슬루레이트가 빨라질 수 있다.
또한, 데이터 드라이브 IC(310)는 데이터 신호의 슬루레이트를 기준 슬루레이트(또는, 기준 값)와 비교할 수 있다. 비교 결과(또는, 피드백 신호)는 타이밍 제어부(410)에 제공될 수 있다. 여기서, 기준 슬루레이트는 정상적인 컨택 저항을 고려하여 기 설정된 슬루레이트 값을 가질 수 있다. 예를 들어, 데이터 신호의 슬루레이트가 기준 슬루레이트와 동일하거나 유사한 경우, 또는 데이터 신호의 슬루레이트가 기준 슬루레이트를 기준으로 오차 허용 범위 내에 속하는 경우, 데이터 드라이브 IC(310)는 제1 값(예를 들어, 1의 값, 또는 논리 하이 레벨)을 가지는 비교 결과를 출력할 수 있다. 예를 들어, 데이터 신호의 슬루레이트가 기준 슬루레이트와 다른 경우, 또는 데이터 신호의 슬루레이트가 기준 슬루레이트를 기준으로 오차 허용 범위를 벗어난 경우, 데이터 드라이브 IC(310)는 제2 값(예를 들어, 0의 값, 또는 논리 로우 레벨)을 가지는 비교 결과를 출력할 수 있다. 즉, 비교 결과에 기초하여 해당 데이터 라인(DL)(또는, 데이터 드라이브 IC(310)의 해당 채널)에 대한 컨택 저항이 정상인지(또는, 정상 범위 이내인지) 여부가 판단될 수 있다. 또한, 데이터 드라이브 IC(310)는 복수의 데이터 라인(DL)들 각각에 대하여 슬루레이트를 측정함으로써, 복수의 데이터 라인(DL)들 각각에 대한 컨택 저항이 정상인지 여부를 판단할 수 있다. 즉, 복수의 데이터 라인(DL)들 각각에 대한 컨택 저항이 모니터링 될 수 있다.
데이터 라인(DL)이 복수 개 구비된 경우, 데이터 드라이브 IC(310)는 복수의 데이터 라인(DL)들에 대한 비교 결과들을 순차적으로 출력할 수 있다. 따라서, 데이터 라인들(또는, 데이터 드라이브 IC(310)의 채널들) 중 컨택 저항에 이상이 있는 데이터 라인(또는, 채널)이 식별될 수 있다.
케이블(500)은 상부 및 하부 커넥터들(510, 520)을 통해 컨트롤 보드(400)와 적어도 하나의 데이터 인쇄회로기판(330)을 전기적으로 연결할 수 있다. 여기서, 케이블(500)이라 함은, 컨트롤 보드(400)와 데이터 인쇄회로기판(330) 등을 전기적으로 연결할 수 있는 배선을 구비한 장치를 포괄적으로 의미한다. 예를 들어, 케이블(500)은 연성회로 기판으로 구현될 수 있다.
상술한 바와 같이, 표시 장치(10)는 데이터 드라이브 IC(310)를 이용하여 데이터 신호의 슬루레이트를 측정하고, 데이터 신호의 슬루레이트를 기준 슬루레이트와 비교하며, 비교 결과에 기초하여 해당 데이터 라인의 컨택 저항이 정상인지 여부를 판단할 수 있다. 달리 말해, 컨택 저항이 비정상인 부분(예를 들어, 채널)이 용이하게 검출될 수 있다. 상기 부분(예를 들어, 데이터 드라이브 회로필름(320)과 표시 패널(100)이 본딩되는 부분들 중에서 상기 채널에 대응하는 부분)에 대한 수리 또는 대응되는 데이터 신호에 대한 보상을 통해, 표시 패널에 표시되는 영상의 품질이 향상될 수 있다.
도 2는 도 1의 표시 장치에 포함된 타이밍 제어부 및 데이터 드라이브 IC를 연결하는 신호 라인들을 일 실시예에 따라 나타낸 도면이다.
도 1 및 도 2를 참조하면, 데이터 구동부(300)는 데이터 드라이브 IC(310)들을 포함할 수 있다. 여기서, 데이터 드라이브 IC(310)들 각각은 드라이브 IC(Driver IC, D-IC) 또는 소스 IC(Source IC)로 불릴 수도 있다.
데이터 드라이브 IC(310)들은 데이터 라인들(D1 내지 Dm, 단 m은 양의 정수) 중 적어도 하나의 데이터 라인과 연결될 수 있다. 예를 들어, 데이터 구동부(300)가 하나의 데이터 드라이브 IC(310)만 포함하는 경우, 데이터 드라이브 IC(310)는 데이터 구동부(300)와 동일할 수 있다. 이때, 데이터 라인들(D1 내지 Dm)은 모두 하나의 데이터 드라이브 IC(310)와 연결될 수 있다. 다른 예로, 데이터 구동부(300)가 복수의 데이터 드라이브 IC(310)들을 포함하는 경우, 데이터 라인들(D1 내지 Dm)은 그룹화될 수 있고, 각각의 데이터 라인 그룹은 대응되는 데이터 드라이브 IC(310)에 연결될 수 있다. 예를 들어, 데이터 라인 그룹은 j개의 데이터 라인들을 포함하며(단, j는 양의 정수), 데이터 드라이브 IC(310)들 각각은 j개의 데이터 라인들에 연결될 수 있다. 예를 들어, j는 960, 320 등일 수 있다. 예를 들어, 첫번째 데이터 드라이브 IC(310)는 제1 데이터 라인(DL1) 내지 제j 데이터 라인(DLj)에 연결되고, 마지막 데이터 드라이브 IC(310)는 제m-j+1 데이터 라인(DLm-j+1) 내지 제m 데이터 라인(DLm)에 연결될 수 있다. 예를 들어, 8k의 해상도를 기준으로 m은 7680일 수 있으며, 데이터 구동부(300)는 24개의 데이터 드라이브 IC(310)들을 포함할 수 있다.
타이밍 제어부(410)와 데이터 구동부(300)는 데이터 클럭 신호 라인(DCSL) 및 공유 신호 라인(SSL)(또는, 피드백 라인)을 통해 연결될 수 있다.
타이밍 제어부(410)는 데이터 클럭 신호 라인(DCSL)을 통해 데이터 드라이브 IC(310)들과 각각 연결될 수 있다. 예를 들어, 타이밍 제어부(410)가 데이터 클럭 신호 라인(DCSL)을 통해 데이터 드라이브 IC(310)들과 연결되는 방식은 포인트-투-포인트(point-to-point) 방식일 수 있다. 여기서, 데이터 클럭 신호 라인(DCSL)은 데이터 드라이브 IC(310)들의 개수에 대응되는 서브 데이터 클럭 신호 라인들을 포함할 수 있다. 이에 따라, 타이밍 제어부(410)는 서브 데이터 클럭 신호 라인들을 통해 데이터 드라이브 IC(310)들과 각각 연결될 수 있다.
데이터 클럭 신호 라인(DCSL)은 타이밍 제어부(410)로부터 데이터 구동부(300)(또는, 데이터 드라이브 IC(310)들)로 제공되는 데이터 제어 신호(DCS)의 전송을 위한 인터페이스(예를 들어, USI 또는 USI-T)에 해당할 수 있다. 여기서, 데이터 제어 신호(DCS)는 클럭이 임베디드(embedded)된 데이터일 수 있다. 예를 들어, 데이터 제어 신호(DCS)는 클럭 트레이닝 신호 및 영상 데이터를 포함할 수 있다. 타이밍 제어부(410)와 데이터 드라이브 IC(310)들은 데이터 클럭 신호 라인(DCSL)을 통해 각각 연결되므로, 타이밍 제어부(410)는 데이터 클럭 신호 라인(DCSL)을 통해 데이터 드라이브 IC(310)들 각각에 대응되는 데이터 제어 신호(DCS)에 제공할 수 있다.
타이밍 제어부(410)는 공유 신호 라인(SSL)을 통해 데이터 구동부(300)에 포함되는 데이터 드라이브 IC(310)들과 공통으로 연결될 수 있다. 예를 들어, 타이밍 제어부(410)가 공유 신호 라인(SSL)을 통해 데이터 구동부(300)에 포함되는 데이터 드라이브 IC(310)들과 연결되는 방식은 멀티 드랍(multi drop) 방식일 수 있다.
공유 신호 라인(SSL)은 타이밍 제어부(410)와 데이터 구동부(300)(또는, 데이터 드라이브 IC(310)들) 사이에 형성되는 양방향 신호 전송 채널에 해당할 수 있다. 공유 신호 라인(SSL)은 타이밍 제어부(410)로부터 데이터 구동부(300)(또는, 데이터 드라이브 IC(310)들)로 제공되는 제1 제어 신호(SFC)(예를 들어, 클럭 트레이닝 알림 신호), 및 데이터 구동부(300)(또는, 데이터 드라이브 IC(310)들)로부터 타이밍 제어부(410)로 제공되는 제2 제어 신호(SBC)(예를 들어, 비교 결과를 포함하는 피드백 신호)의 전송을 위한 신호 전송 채널에 해당할 수 있다. 예를 들어, 타이밍 제어부(410)는 클럭 트레이닝 신호의 공급 알림을 위해 공유 신호 라인(SSL)을 통해 제1 레벨(또는, 논리 로우 레벨)의 제1 제어 신호(SFC)를 데이터 구동부(300)로 공급할 수 있다. 또한, 데이터 구동부(300)는, 데이터 구동부(300)의 수신 상태를 나타내는 제2 제어 신호(SBC)를 제1 제어 신호(SFC)의 전송 채널과 동일한 공유 신호 라인(SSL)을 통해 타이밍 제어부(410)로 공급할 수 있다.
실시예들에서, 데이터 드라이브 IC(310)들 각각은 비교 결과를 포함하는 피드백 신호(또는, 제2 제어 신호(SBC))를 공유 신호 라인(SSL)을 통해 타이밍 제어부(410)에 제공할 수 있다. 여기서, 비교 결과는 데이터 라인들(DL1 내지 DLm) 각각에 대한 데이터 신호의 슬루레이트와 기준 슬루레이트 간의 비교 결과일 수 있다.
하나의 공유 신호 라인(SSL)을 통해 비교 결과를 전송하므로, 데이터 드라이브 IC(310)들은 데이터 라인들(DL1 내지 DLm)에 대한 비교 결과들을 순차적으로 출력할 수 있다. 예를 들어, 데이터 드라이브 IC(310)들은 적어도 하나의 수평 시간 단위로(예를 들어, 1 수평 시간 단위로), 제1 데이터 라인(DL1)에 대한 비교 결과부터 제m 데이터 라인(DLm)에 대한 비교 결과까지를 순차적으로 출력할 수 있다. 예를 들어, 데이터 드라이브 IC(310)들은 프레임 단위로 비교 결과들을 순차적으로 출력할 수 있다. 예를 들어, 제1 프레임에서 첫번째 데이터 드라이브 IC(310)가 비교 결과들을 출력하되, 첫번째 데이터 드라이브 IC(310)는 제1 데이터 라인(DL1)에 대한 비교 결과부터 제j 데이터 라인(DLj)에 대한 비교 결과까지를 순차적으로 출력할 수 있다. 유사하게, 제m/j 프레임에서(또는, 마지막 프레임에서) 마지막 데이터 드라이브 IC(310)가 비교 결과들을 출력하되, 제m-j+1 데이터 라인(DLm-j+1)에 대한 비교 결과부터 제m 데이터 라인(DLm)에 대한 비교 결과까지를 순차적으로 출력할 수 있다.
즉, 데이터 구동부(300)는 시분할 방식을 이용하여 비교 결과(또는, 비교 결과를 포함하는 피드백 신호)를 공유 신호 라인(SSL)을 통해 타이밍 제어부(410)에 제공할 수 있다. 따라서, 데이터 라인들(DL1 내지 DLm)에 대한 비교 결과들을 전송하기 위한 별도의 인터페이스(또는, 채널)가 불필요할 수 있으며, 표시 장치(10)의 제조 비용이 절감될 수 있다.
도 3은 도 1의 표시 장치에 포함된 데이터 드라이브 IC 및 표시 패널간의 연결 관계를 일 실시예에 따라 나타낸 도면이다.
도 1 및 도 3을 참조하면, 데이터 드라이브 회로필름(320)은 베이스 필름(BSF), 입력단들(IN), 입력 라인들(L_IN), 출력 라인들(L_OUT1 내지 L_OUTj)(또는, 채널들(CH1 내지 CHj)), 및 출력단들(OUT1 내지 OUTj)(또는, 범프(BUMP))을 포함할 수 있다.
베이스 필름(BSF)은 연성의 기판일 수 있다. 베이스 필름(BSF)의 일 영역(예를 들어, 중앙 영역)에 데이터 드라이브 IC(310)가 실장될 수 있다.
입력단들(IN)은 베이스 필름(BSF)의 일측(예를 들어, 상측)에 배치되며, 도 1을 참조하여 설명한 데이터 인쇄회로기판(330)에 직접적으로 연결되며, 데이터 인쇄회로기판(330)의 라인들을 통해 타이밍 제어부(410, 도 1 참고)에 연결될 수 있다.
입력 라인들(L_IN)은 입력단들(IN)로부터 데이터 드라이브 IC(310)가 실장되는 영역까지 연장할 수 있다. 입력 라인들(L_IN)은 입력단들(IN)을 데이터 드라이브 IC(310)에 연결할 수 있다. 입력 라인들(L_IN)은 데이터 제어 신호 및 영상 데이터를 타이밍 제어부(410, 도 1 참고)로부터 데이터 드라이브 IC(310)에 전송할 수 있다.
출력 라인들(L_OUT1 내지 L_OUTj)은 데이터 드라이브 IC(310)가 실장되는 영역으로부터 출력단들(OUT1 내지 OUTj)까지 각각 연장할 수 있다. 출력 라인들(L_OUT1 내지 L_OUTj)은 데이터 드라이브 IC(310)를 출력단들(OUT1 내지 OUTj)에 연결할 수 있다.
출력단들(OUT1 내지 OUTj)은 표시 패널(100)과 연결되는 베이스 필름(BSF)의 타측(예를 들어, 하측)에 배치될 수 있다. 출력단들(OUT1 내지 OUTj) 각각은 범프(BUMP)로 구현될 수 있다. 실시예에 따라, 출력단들(OUT1 내지 OUTj)은 출력 라인들(L_OUT1 내지 L_OUTj)과 각각 일체로 형성될 수 있다. 출력단들(OUT1 내지 OUTj)은 표시 패널(100) 내 데이터 라인들(DL1 내지 DLj)에 각각 연결될 수 있다. 출력 라인들(L_OUT1 내지 L_OUTj)은 출력단들(OUT1 내지 OUTj)을 통해 데이터 라인들(DL1 내지 DLj)에 각각 연결될 수 있다. 데이터 드라이브 IC(310)에서 생성된 데이터 신호들을 출력 라인들(L_OUT1 내지 L_OUTj) 및 출력단들(OUT1 내지 OUTj)을 통해 표시 패널(100) 내 데이터 라인들(DL1 내지 DLj)에 전송될 수 있다.
예를 들어, 출력 라인들(L_OUT1 내지 L_OUTj) 각각에 연결된 범프(BUMP)(또는, 출력단들(OUT1 내지 OUTj)을 구성하는 범프(BUMP))는 이방성 도전 필름(anisotropic conductive film; ACF)과 같은 연결 필름을 통해, 데이터 라인들(DL1 내지 DLj) 각각에 연결되는 패드(PAD)(또는, 표시 패널(100)의 기판(SUB) 상에 형성된 패드(PAD))와 연결될 수 있다. 패드(PAD)는 표시 패널(100)의 비표시 영역(120, 도 1 참고)에 배치될 수 있다.
도 1을 참조하여 설명한 컨택 저항은 데이터 드라이브 회로필름(320)과 표시 패널(100) 간의 본딩 상태에 따라 달라질 수 있으며, 예를 들어, 범프(BUMP)와 패드(PAD)간의 정렬(align) 상태와, 이방성 도전 필름(ACF) 내 도전 입자들(즉, 범프(BUMP)와 패드(PAD) 사이에 도전 경로를 형성하는 입자들)의 연결 상태에 따라 달라질 수 있다. 범프(BUMP)와 패드(PAD)가 정렬되더라도, 이방성 도전 필름(ACF) 내 도전 입자들이 정상적으로 연결되지 않거나 도전 입자들에 결함이 발생하는 경우, 컨택 저항이 달라질 수 있다. 예를 들어, 도전 입자들의 압흔에 의해 컨택 저항이 커질 수 있다.
도전 입자들의 압흔은 스코프(scope) 등을 이용하여 시각적으로 확인될 수 있으나, 모든 데이터 라인들(DL1 내지 DLj)을 대상으로 도전 입자들의 압흔을 확인하는데 상대적으로 많은 시간이 소요되며, 또한, 도전 입자의 압흔에 기초하여 컨택 저항이 예측될 수 있을 뿐이다. 따라서, 데이터 드라이브 IC(310)는 데이터 라인들(DL1 내지 DLj) 각각에 대해 슬루레이트를 측정하고 측정된 슬루레이트를 기준 슬루레이트와 비교함으로써, 데이터 라인들(DL1 내지 DLj) 각각의 컨택 저항을 모니터링할 수 있다.
도 4는 도 1의 표시 장치에 포함된 데이터 드라이브 IC의 일 실시예를 나타내는 도면이다.
도 1 및 도 4를 참조하면, 데이터 드라이브 IC(310)는 제어부(311)(또는, 제어 블록), 감마 전압 생성부(312)(또는, 감마 전압 생성 블록), 시프트 레지스터(314), 래치(315), 디코더(316)(또는, 디지털-아날로그 컨버터, 디지털-아날로그 변환 블록), 출력 버퍼부(317)(또는, 출력 버퍼 블록), 및 비교부(318)(또는, 비교 블록, 측정부)를 포함할 수 있다.
제어부(311)는 타이밍 제어부(410)로부터 데이터 제어 신호(DCS)를 수신할 수 있다. 제어부(311)는 타이밍 제어부(410, 도 1 참고)로부터 수신된 직렬화된 데이터를 병렬화된 데이터(DATA)로 변경시킬 수 있다. 제어부(311)는 병렬화된 데이터(DATA)를 시프트 레지스터(314)(또는, 래치(315))에 제공할 수 있다.
제어부(311)는 데이터 제어 신호(DCS)에 기초하여 감마 인에이블 신호(G_EN)를 생성할 수 있다. 감마 인에이블 신호(G_EN)는, 감마 전압 생성부(312)로 하여금 감마 전압들(VG)을 생성하도록, 감마 전압 생성부(312)를 제어할 수 있다. 여기서, 감마 전압들(VG)은 병렬화된 데이터(DATA)를 데이터 신호(예를 들어, 계조 전압(gray scale voltage))로 변환시키는데 사용될 수 있다. 감마 전압들(VG)은 8비트 데이터, 11비트 데이터 등에 대응하는 복수의 감마 전압들을 포함할 수 있다.
감마 전압 생성부(312)는 감마 인에이블 신호(G_EN)를 수신하여 다양한 전압 레벨들을 갖는 감마 전압들(VG)을 생성할 수 있다.
시프트 레지스터(314)는 병렬화된 데이터(DATA)를 래치(315)에 제공할 수 있다. 시프트 레지스터(314)는 래치 클럭 신호를 생성하여 래치(315)에 제공할 수 있으며, 래치 클럭 신호는 병렬화된 데이터(DATA)가 출력되는 타이밍을 제어하는데 이용될 수 있다.
래치(315)는 시프트 레지스터(314)로부터 순차적으로 수신한 데이터를 래치하거나 임시적으로 저장하여, 디코더(316)에 전달할 수 있다.
디코더(316)는 감마 전압들(VG)을 이용하여 디지털 형태의 데이터(즉, 병렬화된 데이터(DATA)의 계조값)를 아날로그 형태의 데이터 신호(또는, 데이터 전압)로 변환할 수 있다. 즉, 디코더(316)는 영상 데이터에 포함된 계조값에 대응하는 데이터 신호를 생성할 수 있다.
출력 버퍼부(317)는 데이터 신호를 수신하여 외부(예를 들어, 데이터 라인(DL))에 출력할 수 있다. 출력 버퍼부(317)는 데이터 라인(DL)에 연결되는 소스 버퍼(또는, 출력 버퍼)를 포함할 수 있다. 예를 들어, 도 2 및 도 3을 참조하여 설명한 바와 같이, 데이터 드라이브 IC(310)가 데이터 라인들(DL1 내지 DLj)에 연결되는 경우, 출력 버퍼부(317)는 데이터 라인들(DL1 내지 DLj)에 대응하는 복수의 소스 버퍼들을 포함할 수 있다.
비교부(318)는 출력 버퍼부(317)의 출력단에 전기적으로 연결되고, 데이터 라인(DL)에 제공되는 데이터 신호의 슬루레이트 또는 상기 데이터 신호를 출력하는 데이터 드라이브 IC(310)의 채널의 슬루레이트를 측정하거나 산출할 수 있다. 또한, 비교부(318)는 데이터 신호의 슬루레이트를 기준 슬루레이트(또는, 기준 값)와 비교할 수 있다.
비교부(318)에 대한 보다 구체적인 설명을 위해, 도 5 내지 도 8b가 참조될 수 있다.
도 5는 도 4의 데이터 드라이브 IC에 포함된 비교부의 연결 구성을 설명하는 도면이다. 도 5에는 하나의 데이터 라인(DL)을 기준으로 비교부(318)가 간략하게 도시되었다. 도 6은 도 5의 소스 버퍼의 출력단에서 측정된 데이터 신호를 나타내는 파형도이다. 도 7은 도 4의 데이터 드라이브 IC에 포함된 비교부의 동작을 설명하는 파형도이다. 도 8a 및 도 8b는 도 5의 비교부의 일 실시예를 나타내는 도면들이다.
도 1 내지 도 7을 참조하면, 비교부(318)는 비교기(COMP)(또는, 비교 회로)를 포함할 수 있다. 비교기(COMP)는 출력 버퍼부(317)의 소스 버퍼(AMP)(또는, 출력 버퍼)의 출력단에 연결될 수 있다. 소스 버퍼(AMP)는 증폭기를 포함할 수 있다. 도 3을 참조하여 설명한 바와 같이, 출력 버퍼부(317)와 데이터 라인(DL) 사이에는 컨택 저항(R_C)이 존재하며, 출력 버퍼부(317)는 컨택 저항(R_C)을 통해 데이터 라인(DL)에 연결되는 것으로 간략하게 표현될 수 있다. 데이터 라인(DL)에 연결된 저항들 및 커패시터들은 화소(PXL, 도 1 참고) 및 이에 연결된 배선들에 의한 저항 성분 및 커패시터 성분을 나타낸다.
비교기(COMP)는 출력 버퍼부(317)의 소스 버퍼(AMP)의 출력단으로부터 데이터 신호(S_DATA)를 수신할 수 있다. 슬루레이트 테스트 모드에서, 데이터 신호(S_DATA)는 제1 레벨과 제2 레벨을 주기적으로(또는, 반복적으로) 가지는 구형파일 수 있다. 이러한 구형파 형태의 데이터 신호(S_DATA)는 H-stripe 패턴으로 불릴 수 있다. 예를 들어, 제1 레벨은 제1 계조(예를 들어, 블랙 색상에 대응하는 최소 계조값, 0의 계조값) 및 제2 계조(예를 들어, 화이트 색상에 대응하는 최대 계조값, 255의 계조값) 중 하나에 대응하는 제1 전압 레벨(V1)을 가지며, 제2 레벨은 제1 계조 및 제2 계조 중 다른 하나에 대응하는 제2 전압 레벨을 가질 수 있다.
도 6에 도시된 바와 같이, 데이터 신호(S_DATA)가 제1 전압 레벨(V1)로부터 제2 전압 레벨(V2)로 변하는 구간에서, 컨택 저항(R_C)에 따라 데이터 신호(S_DATA)의 슬루레이트가 달라질 수 있다.
예를 들어, 컨택 저항(R_C)의 저항값이 정상 범위 이내인 경우, 정상적인 데이터 신호(S_DATA_N)가 제1 전압 레벨(V1)로부터 제2 전압 레벨(V2)로 천이되는데 걸리는 시간(즉, 천이 시간(T_SR), 도 7 참고)은 약 346ns 일 수 있다. 예를 들어, 컨택 저항(R_C)의 저항값이 정상 범위를 벗어난 경우(예를 들어, 컨택 저항(R_C)이 상대적으로 큰 저항값을 가지거나 컨택 저항(R_C)이 불량인 경우), 비정상적인 데이터 신호(S_DATA_ABN)가 제1 전압 레벨(V1)로부터 제2 전압 레벨(V2)로 천이되는데 걸리는 시간은 약 384ns 일 수 있다. 즉, 비정상적인 데이터 신호(S_DATA_ABN)의 슬루레이트는 정상적인 데이터 신호(S_DATA_N)의 슬루레이트와 다를 수 있다.
일 실시예에서, 비교기(COMP)는 데이터 신호(S_DATA)의 슬루레이트를 측정하거나 산출할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 데이터 신호(S_DATA)가 제1 전압 레벨(V1)로부터 제2 전압 레벨(V2)을 향해 변하기 시작하는 시점부터 데이터 신호(S_DATA)가 제2 전압 레벨(V2)에 도달한 시점까지의 시간, 즉, 천이 시간(T_SR)을 데이터 신호(S_DATA)의 슬루레이트로서 산출하거나 결정할 수 있다.
또한, 비교기(COMP)는 기준 슬루레이트(S_REF)를 수신하며, 데이터 신호(S_DATA)의 슬루레이트를 기준 슬루레이트(S_REF)와 비교할 수 있다. 기준 슬루레이트(S_REF)는 기 설정되고, 기준 슬루레이트(S_REF)는 데이터 드라이브 IC(310) 내 메모리 장치에 저장되거나, 외부로부터 제공될 수 있다. 비교기(COMP)의 비교 결과는 도 2를 참조하여 설명한 바와 같이, 공유 신호 라인(SSL)을 통해 타이밍 제어부(410)에 제공될 수 있다.
일 실시예에서, 도 8a에 도시된 바와 같이, 비교기(COMP)는 카운터(COUNT) 및 디지털 비교기(D_COMP)를 포함할 수 있다.
카운터(COUNT)는 기준 클럭 신호(CLK_REF), 및 데이터 신호(S_DATA)를 수신하고, 기준 클럭 신호(CLK_REF)에 기초하여 데이터 신호(S_DATA)의 천이 시간(T_SR)을 산출할 수 있다. 예를 들어, 카운터(COUNT)는 데이터 신호(S_DATA)가 제1 전압 레벨(V1)로부터 제2 전압 레벨(V2)로 천이하는 동안, 기준 클럭 신호(CLK_REF)의 펄스들의 개수를 카운팅하여 천이 시간(T_SR)을 산출할 수 있다.
여기서, 기준 클럭 신호(CLK_REF)는 외부로부터 제공될 수 있으며, 예를 들어, 타이밍 제어부(410)와 데이터 드라이브 IC(310)간의 데이터 클럭 신호 라인(DCSL, 도 2 참고)에서 사용되는 클럭 신호일 수 있다. 예를 들어, 데이터 클럭 신호 라인(DCSL)의 데이터 전송 속도가 2.6Gbps인 경우, 기준 클럭 신호(CLK_REF)의 주기는 약 384ps 일 수 있다(즉, 1s / 2.6G). 즉, 기준 클럭 신호(CLK_REF)의 하나의 펄스가 카운팅되는 시간은 약 384ps일 수 있으며, 기준 클럭 신호(CLK_REF)의 하나의 펄스가 카운팅되는 시간을 1 UI(단위 시간)로 정의될 수 있다. 도 6을 참조하여 설명한 바와 같이, 비정상적인 데이터 신호(S_DATA_ABN)의 천이 시간(T_SR)이 약 384ns인 경우, 비정상적인 데이터 신호(S_DATA_ABN)의 천이 시간(T_SR)은 1000 UI로 표현될 수 있다. 유사하게, 정상적인 데이터 신호(S_DATA_N)의 천이 시간(T_SR)이 약 346ns인 경우, 정상적인 데이터 신호(S_DATA_N)의 천이 시간(T_SR)은 약 900 UI로 표현될 수 있다. 즉, 데이터 클럭 신호 라인(DCSL, 도 2 참고)에서 사용되는 클럭 신호를 기준 클럭 신호(CLK_REF)로 이용하는 경우, 1ns 이하의 슬루레이트 차이(또는, 천이 시간 차이)도 비교가 가능할 수 있다.
일 실시예에서, 카운터(COUNT)는 카운터 제어 신호(S_CON)를 더 수신하고, 카운터 제어 신호(S_CON)에 응답하여 데이터 신호(S_DATA)가 제2 전압 레벨(V2)에 도달할 때까지, 기준 클럭 신호(CLK_REF)의 펄스들의 개수를 카운팅하여 천이 시간(T_SR)을 산출할 수 있다. 카운터 제어 신호(S_CON)는 카운터(COUNT)의 카운트 동작을 제어하기 위한 신호로, 외부로부터 제공될 수 있으며, 예를 들어, 제어부(311)로부터 제공될 수 있다.
디지털 비교기(D_COMP)는 카운터(COUNT)의 출력(즉, 데이터 신호(S_DATA)의 슬루레이트, 천이 시간(T_SR))을 기준 슬루레이트(S_REF)(즉, 기준 천이 시간)와 비교할 수 있다. 예를 들어, 정상적인 데이터 신호(S_DATA_N)의 천이 시간(T_SR)에 기초하여, 기준 슬루레이트(또는, 기준 값)는 약 900 UI로 설정될 수 있다.
예를 들어, 데이터 신호(S_DATA)의 슬루레이트가 기준 슬루레이트(S_REF)와 동일하거나 유사한 경우, 또는 데이터 신호(S_DATA)의 슬루레이트가 기준 슬루레이트(S_REF)를 기준으로 오차 허용 범위 내에 속하는 경우, 디지털 비교기(D_COMP)는 제1 값(예를 들어, 1의 값, 또는 논리 하이 레벨)을 가지는 비교 결과를 공유 신호 라인(SSL)에 출력할 수 있다. 예를 들어, 데이터 신호(S_DATA)의 슬루레이트가 기준 슬루레이트(S_REF)와 다른 유사한 경우, 또는 데이터 신호(S_DATA)의 슬루레이트가 기준 슬루레이트(S_REF)를 기준으로 오차 허용 범위를 벗어난 경우, 디지털 비교기(D_COMP)는 제2 값(예를 들어, 0의 값, 또는 논리 로우 레벨)을 가지는 비교 결과를 공유 신호 라인(SSL)에 출력할 수 있다.
한편, 도 8a에서 비교기(COMP)가 기 설정된 기준 슬루레이트(S_REF)를 수신하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 비교기(COMP)는 기준 데이터 신호(S_DATA_REF)에 기초하여 기준 슬루레이트(S_REF) 대신에 기준 데이터 신호(S_DATA_REF)를 수신할 수도 있다.
다른 실시예에서, 도 8b에 도시된 바와 같이, 비교기(COMP)는 제1 카운터(COUNT1), 제2 카운터(COUNT2), 및 디지털 비교기(D_COMP)를 포함할 수 있다. 제1 카운터(COUNT1) 및 제2 카운터(COUNT2) 각각은 도 8a의 카운터(COUNT)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 카운터(COUNT1)는 기준 데이터 신호(S_DATA_REF)를 수신하고, 기준 데이터 신호(S_DATA_REF)가 제1 전압 레벨(V1)로부터 제2 전압 레벨(V2)로 천이하는 동안, 기준 클럭 신호(CLK_REF)의 펄스들의 개수를 카운팅하여 기준 천이 시간, 즉, 기준 슬루레이트를 산출할 수 있다. 여기서, 기준 데이터 신호(S_DATA_REF)는, 도 5에 도시된 소스 버퍼(AMP)와 유사하게, 이상적인 컨택 저항에 연결된 더미 소스 버퍼로부터 제공될 수 있다.
제2 카운터(COUNT2)는 데이터 신호(DATA_REF)가 제1 전압 레벨(V1)로부터 제2 전압 레벨(V2)로 천이하는 동안, 기준 클럭 신호(CLK_REF)의 펄스들의 개수를 카운팅하여 기준 천이 시간, 즉, 기준 슬루레이트를 산출할 수 있다. 여기서, 기준 데이터 신호(S_DATA_REF)는, 도 5에 도시된 소스 버퍼(AMP)와 유사하게, 이상적인 컨택 저항에 연결된 더미 소스 버퍼로부터 제공될 수 있다.
디지털 비교기(D_COMP)는 제1 카운터(COUNT1)의 출력(즉, 기준 데이터 신호(S_DATA_REF)의 슬루레이트)을 제2 카운터(COUNT2)의 출력(즉, 데이터 신호(S_DATA)의 슬루레이트)과 비교할 수 있다.
상술한 바와 같이, 데이터 드라이브 IC(310)는 기준 클럭 신호(CLK_REF)를 이용하여 데이터 신호(S_DATA)의 슬루레이트(또는, 천이 시간(T_SR))을 산출하고, 데이터 신호(S_DATA)의 슬루레이트(또는, 천이 시간(T_SR))과 기준 슬루레이트(S_REF)(또는, 기준 천이 시간)을 비교하며, 비교 결과를 공유 신호 라인(SSL)을 통해 타이밍 제어부(410)에 제공할 수 있다. 따라서, 타이밍 제어부(410)는 비교 결과에 기초하여 컨택 저항(R_C)이 정상 범위 이내인지 여부를 판단할 수 있다.
도 9a, 도 9b, 및 도 9c는 도 1의 표시 장치에 포함된 데이터 드라이브 IC의 일 실시예를 나타내는 도면들이다. 도 9a 내지 도 9c에는 데이터 드라이브 IC(310)와 연결되는 표시 패널(100)의 일부와 타이밍 제어부(410)가 더 도시되었다.
먼저 도 1 내지 도 9a를 참조하면, 데이터 드라이브 IC(310)는 소스 버퍼들(AMP1 내지 AMPk)(또는, 출력 버퍼들), 스위치부(SWU), 멀티플렉서(MUX), 및 비교기들(COMP1 내지 COMPk)을 포함할 수 있다. 여기서, k는 양의 정수이다.
소스 버퍼들(AMP1 내지 AMPk) 각각은 도 5를 참조하여 설명한 소스 버퍼(AMP)와 실질적으로 동일하거나 유사할 수 있다. 소스 버퍼들(AMP1 내지 AMPk)은 패드들(PAD1 내지 PADk)을 통해 데이터 라인들(DL1 내지 DLk)에 각각 전기적으로 연결될 수 있다. 패드들(PAD1 내지 PADk) 및 데이터 라인들(DL1 내지 DLk)은 표시 패널(100)에 포함될 수 있다. 예를 들어, 제1 소스 버퍼(AMP1)는 제1 패드(PAD1)를 통해 제1 데이터 라인(DL1)에 전기적으로 연결될 수 있다. 제2 소스 버퍼(AMP2)는 제2 패드(PAD2)를 통해 제2 데이터 라인(DL2)에 전기적으로 연결될 수 있다. 제2 패드(PAD2)는 제1 패드(PAD1)보다 표시 패널(100)의 내측에 위치하며, 제1 패드(PAD1)가 패드들(PAD1 내지 PADk) 중에서 가장 외곽에 위치할 수 있다. 제3 소스 버퍼(AMP3)는 제3 패드(PAD3)를 통해 제3 데이터 라인(DL3)에 전기적으로 연결될 수 있다. 제k 소스 버퍼(AMPk)는 제k 패드(PADk)를 통해 제k 데이터 라인(DLk)에 전기적으로 연결될 수 있다.
스위치부(SWU)는 멀티플렉서(MUX)와 소스 버퍼들(AMP1 내지 AMPk) 사이에 배치되며, 소스 버퍼들(AMP1 내지 AMPk)을 멀티플렉서(MUX)에 전기적으로 연결시킬 수 있다. 예를 들어, 스위치부(SWU)는 스위치 제어 신호(C_SW)에 응답하여 소스 버퍼들(AMP1 내지 AMPk)의 출력단들을 멀티플렉서(MUX)에 전기적으로 연결시킬 수 있다. 예를 들어, 스위치부(SWU)는 슬루레이트 테스트 모드에서 소스 버퍼들(AMP1 내지 AMPk)의 출력단들을 멀티플렉서(MUX)에 전기적으로 연결시킬 수 있다.
스위치부(SWU)는 스위치들(SW1 내지 SWk)을 포함할 수 있다. 예를 들어, 제1 스위치(SW1)는 제1 소스 버퍼(AMP1)의 출력단과 멀티플렉서(MUX)의 입력단 사이에 연결될 수 있다. 제2 스위치(SW2)는 제2 소스 버퍼(AMP2)의 출력단과 멀티플렉서(MUX)의 입력단 사이에 연결될 수 있다. 제3 스위치(SW3)는 제3 소스 버퍼(AMP3)의 출력단과 멀티플렉서(MUX)의 입력단 사이에 연결될 수 있다. 제k 스위치(SWk)는 제k 소스 버퍼(AMPk)의 출력단과 멀티플렉서(MUX)의 입력단 사이에 연결될 수 있다. 실시예에 따라, 스위치부(SWU)는 생략될 수도 있다.
멀티플렉서(MUX)는 비교기들(COMP1 내지 COMPk)와 스위치부(SWU)(또는, 소스 버퍼들(AMP1 내지 AMPk) 사이에 배치되고, 소스 버퍼들(AMP1 내지 AMPk)의 출력들을 선택적으로 비교기들(COMP1 내지 COMPk)에 전달할 수 있다.
예를 들어, 멀티플렉서(MUX)는 제1 구간에서 제1 소스 버퍼(AMP1)의 출력을 제1 비교기(COMP1)에 전달할 수 있다. 멀티플렉서(MUX)는 제2 구간에서 제2 소스 버퍼(AMP2)의 출력을 제2 비교기(COMP2)에 전달할 수 있다. 멀티플렉서(MUX)는 제3 구간에서 제3 소스 버퍼(AMP3)의 출력을 제3 비교기(COMP3)에 전달할 수 있다. 멀티플렉서(MUX)는 제k 구간에서 제k 소스 버퍼(AMPk)의 출력을 제k 비교기(COMPk)에 전달할 수 있다.
비교기들(COMP1 내지 COMPk) 각각은 도 5, 도 8a, 및 도 8b를 참조하여 설명한 비교기(COMP)와 실질적으로 동일하거나 유사할 수 있다.
비교기들(COMP1 내지 COMPk)은 기준 슬루레이트들(S_REF1 내지 S_REFk)(또는, 기준 값들)을 각각 수신할 수 있다. 예를 들어, 제1 비교기(COMP1)는 제1 기준 슬루레이트(S_REF1)(또는, 제1 기준 값)을 수신하고, 제2 비교기(COMP2)는 제2 기준 슬루레이트(S_REF2)(또는, 제2 기준 값)을 수신하며, 제3 비교기(COMP3)는 제3 기준 슬루레이트(S_REF3)(또는, 제3 기준 값)을 수신하고, 제k 비교기(COMPk)는 제k 기준 슬루레이트(S_REFk)(또는, 제k 기준 값)을 수신할 수 있다. 기준 슬루레이트들(S_REF1 내지 S_REFk) 중 적어도 일부는 상호 다를 수 있다.
참고로, 화소들(데이터 라이들(DL1 내지 DLk)에 연결되는 화소들)이 상호 다른 색상으로 발광하는 발광 소자들을 포함할 수 있다. 예를 들어, 제1 데이터 라인(DL1)에 연결되는 제1 화소는 제1 색(예를 들어, 적색)으로 발광하는 제1 발광 소자를 포함할 수 있다. 제2 데이터 라인(DL2)에 연결되는 제2 화소는 제2 색(예를 들어, 녹색)으로 발광하는 제2 발광 소자를 포함할 수 있다. 제1 데이터 라인(DL1)(및 제k 데이터 라인(DLk))에 연결되는 제3 화소는 제3 색(예를 들어, 청색)으로 발광하는 제3 발광 소자를 포함할 수 있다. 동일한 계조값(예를 들어, 화이트 색상에 대응하는 최대 계조값)에 대응하는 데이터 신호의 전압 레벨(예를 들어, 제1 전압 레벨(V1) 또는 제2 전압 레벨(V2))은, 화소별로 다를 수 있으며, 또한, 천이 시간(T_SR)이 화소별로 다를 수 있다. 따라서, 복수의 비교기들(COMP1 내지 COMPk)이 구비되고, 비교기들(COMP1 내지 COMPk) 중 적어도 일부는 상호 다른 기준 슬루레이트들(S_REF1 내지 S_REFk)을 각각 수신할 수 있다.
비교기들(COMP1 내지 COMPk) 각각은 멀티플렉서(MUX)를 통해 제공되는 데이터 신호의 슬루레이트를 측정하거나 산출하고, 슬루레이트를 대응되는 기준 슬루레이트와 비교하며, 비교 결과(또는, 피드백 신호)를 공유 신호 라인(SSL)을 통해 타이밍 제어부(410)에 제공할 수 있다.
예를 들어, 제1 구간에서, 제1 비교기(COMP1)는 제1 데이터 신호의 제1 슬루레이트를 산출하고, 제1 슬루레이트와 제1 기준 슬루레이트(S_REF1)를 비교하며, 제1 비교 결과를 공유 신호 라인(SSL)을 통해 타이밍 제어부(410)에 제공할 수 있다. 제1 데이터 신호는 제1 소스 버퍼(AMP1)로부터 제1 데이터 라인(DL1)에 제공되며, 제1 비교 결과는 제1 소스 버퍼(AMP1) 및 제1 데이터 라인(DL1) 사이의 컨택 저항에 대응할 수 있다. 예를 들어, 제2 구간에서, 제2 비교기(COMP2)는 제2 데이터 신호의 제2 슬루레이트를 산출하고, 제2 슬루레이트와 제2 기준 슬루레이트(S_REF2)를 비교하며, 제2 비교 결과를 공유 신호 라인(SSL)을 통해 타이밍 제어부(410)에 제공할 수 있다. 제2 데이터 신호는 제2 소스 버퍼(AMP2)로부터 제2 데이터 라인(DL2)에 제공되며, 제2 비교 결과는 제2 소스 버퍼(AMP2) 및 제2 데이터 라인(DL2) 사이의 컨택 저항에 대응할 수 있다. 예를 들어, 제3 구간에서, 제3 비교기(COMP3)는 제3 데이터 신호의 제3 슬루레이트를 산출하고, 제3 슬루레이트와 제3 기준 슬루레이트(S_REF3)를 비교하며, 제3 비교 결과를 공유 신호 라인(SSL)을 통해 타이밍 제어부(410)에 제공할 수 있다. 제3 데이터 신호는 제3 소스 버퍼(AMP3)로부터 제3 데이터 라인(DL3)에 제공되며, 제3 비교 결과는 제3 소스 버퍼(AMP3) 및 제3 데이터 라인(DL3) 사이의 컨택 저항에 대응할 수 있다. 예를 들어, 제k 구간에서, 제k 비교기(COMPk)는 제k 데이터 신호의 제k 슬루레이트를 산출하고, 제k 슬루레이트와 제k 기준 슬루레이트(S_REFk)를 비교하며, 제k 비교 결과를 공유 신호 라인(SSL)을 통해 타이밍 제어부(410)에 제공할 수 있다. 제k 데이터 신호는 제k 소스 버퍼(AMPk)로부터 제k 데이터 라인(DLk)에 제공되며, 제k 비교 결과는 제k 소스 버퍼(AMPk) 및 제k 데이터 라인(DLk) 사이의 컨택 저항에 대응할 수 있다.
한편, 도 9a에서 데이터 드라이브 IC(310)는 복수의 비교기들(COMP1 내지 COMPk)을 포함하는 것으로 설명하였으나, 이에 한정되는 것은 아니다.
예를 들어, 화소들(데이터 라이들(DL1 내지 DLk)에 연결되는 화소들)이 상호 동일한 색상으로 발광하는 발광 소자를 포함하는 경우, 도 9b에 도시된 바와 같이, 데이터 드라이브 IC(310)는 하나의 비교기(COMP)를 포함할 수도 있다. 도 9b의 비교기(COMP)는 멀티플렉서(MUX)에서 순차적으로 제공되는 데이터 신호들을 기준 슬루레이트(S_REF)(또는, 기준 값)과 순차적으로 비교하며, 비교 결과들을 공유 신호 라인(SSL)을 통해 타이밍 제어부(410)에 순차적으로 제공할 수 있다.
실시예들에서, 소스 버퍼들(AMP1 내지 AMPk, AMPk+1 내지 AMP2k)은 그룹들(또는, 채널 그룹들)로 구분되고, 스위치부(SWU)는 그룹들을 선택적으로 멀티플렉서(MUX)에 연결시킬 수 있다.
도 9c를 참조하면, 데이터 드라이브 IC(310)의 제k+1 내지 제2k 소스 버퍼들(AMPk+1 내지 AMP2k)이 더 도시되었다. 제k+1 내지 제2k 소스 버퍼들(AMPk+1 내지 AMP2k)은 제k+1 내지 제2k 패드들(PADk+1 내지 PAD2k)을 통해 제k+1 내지 제2k 데이터 라인들(DLk+1 내지 DL2k)에 각각 전기적으로 연결될 수 있다.
이 경우, 제1 내지 제k 소스 버퍼들(AMP1 내지 AMPk)은 제1 그룹으로 구분되고, 제k+1 내지 제2k 소스 버퍼들(AMPk+1 내지 AMP2k)은 제2 그룹으로 구분될 수 있다. 즉, 하나의 그룹이 k개의 소스 버퍼들을 포함하도록 설정됨으로써, 데이터 드라이브 IC(310)에 포함된 소스 버퍼들이 복수 개의 그룹들로 구분될 수 있다.
예를 들어, 스위치부(SWU)는 제1 그룹 구간에서 제1 그룹(즉, 제1 내지 제k 소스 버퍼들(AMP1 내지 AMPk))을 멀티플렉서(MUX)에 전기적으로 연결시키고, 스위치부(SWU)는 제2 그룹 구간에서 제2 그룹(즉, 제k+1 내지 제2k 소스 버퍼들(AMPk+1 내지 AMP2k))을 멀티플렉서(MUX)에 전기적으로 연결시킬 수 있다.
예를 들어, 제1 스위치(SW1)는 제1 그룹 구간에서 제1 소스 버퍼(AMP1)의 출력단과 멀티플렉서(MUX)의 입력단을 전기적으로 연결하고, 제2 그룹 구간에서 제k+1 소스 버퍼(AMPk+1)의 출력단과 멀티플렉서(MUX)의 입력단을 전기적으로 연결할 수 있다. 유사하게, 제2 스위치(SW2)는 제1 그룹 구간에서 제2 소스 버퍼(AMP2)의 출력단과 멀티플렉서(MUX)의 입력단을 전기적으로 연결하고, 제2 그룹 구간에서 제k+1 소스 버퍼(AMPk+1)의 출력단과 멀티플렉서(MUX)의 입력단을 전기적으로 연결할 수 있다. 제k 스위치(SWk)는 제1 그룹 구간에서 제k 소스 버퍼(AMPk)의 출력단과 멀티플렉서(MUX)의 입력단을 전기적으로 연결하고, 제2 그룹 구간에서 제2k 소스 버퍼(AMP2k)의 출력단과 멀티플렉서(MUX)의 입력단을 전기적으로 연결할 수 있다.
예를 들어, 데이터 드라이브 IC(310)가 960개의 소스 버퍼들을 포함하고, 12개의 소스 버퍼들이 하나의 그룹을 구성하며, 이 경우, 960개의 소스 버퍼들은 80개의 그룹들로 구분될 수 있다. 이 경우, 스위치부(SWU)는 상호 다른 80개의 그룹 구간들에서 80개의 그룹들을 멀티플렉서(MUX)에 순차적으로 연결할 수 있다.
스위치부(SWU)를 이용하여 그룹들(즉, 각각이 k개의 소스 버퍼들을 포함하는 그룹들)을 멀티플렉서(MUX)에 전기적으로 연결하고, 또한, 멀티플렉서(MUX)를 이용하여 데이터 신호를 비교기들(COMP1 내지 COPMk)(또는, 비교기(COMP))에 선택적으로 제공함으로써, 비교기들(COMP1 내지 COPMk)(또는, 비교기(COMP))의 개수가 감소될 수 있다.
상술한 바와 같이, 데이터 드라이브 IC(310) 내 소스 버퍼들(AMP1 내지 AMP2k)은 복수의 그룹들로 구분되고, 스위치부(SWU)는 그룹들을 멀티플렉서(MUX)에 선택적으로/순차적으로 연결하며, 멀티플렉서(MUX)는 연결된 그룹에서 제공되는 데이터 신호들을 적어도 하나의 비교기(COMP, 또는 COMP1 내지 COMPk)에 순차적으로 제공하고, 적어도 하나의 비교기(COMP, 또는 COMP1 내지 COMPk)는 적어도 하나의 기준 슬루레이트(S_REF, 또는 S_REF1 내지 S_REFk)와 데이터 신호들을 비교하고, 적어도 하나의 비교기(COMP, 또는 COMP1 내지 COMPk)는 비교 결과들을 공유 신호 라인(SSL)을 통해 타이밍 제어부(410)에 순차적으로 제공할 수 있다. 따라서, 복수의 데이터 라인들(DL1 내지 DL2k) 각각에 대한 컨택 저항이 모니터링 될 수 있다.
도 10은 도 9a의 데이터 드라이브 IC로부터 타이밍 제어부에 제공되는 비교 결과를 설명하는 파형도이다.
도 9a 내지 도 9c 및 도 10을 참조하면, 프레임 시작 신호(FSTR)는 프레임(또는, 프레임 구간)의 시작을 나타내는 신호이다. 프레임 시작 신호(FSTR)가 논리 하이 레벨의 펄스는 해당 프레임의 시작 시점에 대응할 수 있다. 프레임 시작 신호(FSTR)는 수직 동기화(vertical synchroziation; VSync) 신호에 대응할 수 있다.
예를 들어, 슬루레이트 테스트 모드에서, 프레임 시작 신호(FSTR)의 X번째 펄스(Xth)는 X번째 프레임의 시작을 나타내며, X번째 프레임에서 도 1에 도시된 복수의 데이터 드라이브 IC(310)들 중에서 X번째 데이터 드라이브 IC가 비교 결과(즉, 데이터 신호의 슬루레이트와 기준 슬루레이트를 비교한 결과)를 출력할 수 있다. 비교 결과는 도 2를 참조하여 설명한 제2 제어 신호(SBC)(또는, 피드백 신호)에 포함되며, 공유 신호 라인(SSL, 도 9a 참고)을 통해 타이밍 제어부(410, 도 9a 참고)에 제공될 수 있다. 달리 말해, 복수의 데이터 드라이브 IC(310)들 각각은 대응되는 프레임에서 비교 결과를 순차적으로 출력할 수 있다.
클럭 신호(CLK)는 데이터 라인들(DL1 내지 DLk)에 대응하는 비교 결과들을 각각 출력되는 타이밍을 정의하며, 클럭 신호(CLK)의 펄스들 각각은 비교 결과들이 출력되는 타이밍에 대응될 수 있다. 클럭 신호(CLK)는 수평 동기화(horizontal synchroziation; HSync) 신호에 대응할 수 있다.
예를 들어, 클럭 신호(CLK)의 첫번째 펄스는 제1 데이터 라인(DL1)(또는, 제1 소스 버퍼(AMP1) 및 제1 데이터 라인(DL1) 사이의 첫번째 컨택 저항)에 대응하는 비교 결과가 출력되는 타이밍에 대응할 수 있다. 클럭 신호(CLK)의 Y번째 펄스는 Y번째 데이터 라인(또는, Y번째 컨택 저항)에 대응하는 비교 결과가 출력되는 타이밍에 대응하며, 클럭 신호(CLK)의 Y+1번째 펄스는 Y+1번째 데이터 라인(또는, Y+1번째 컨택 저항)에 대응하는 비교 결과가 출력되는 타이밍에 대응할 수 있다.
제2 제어 신호(SBC)(또는, 피드백 신호)는 도 9a를 참조하여 설명한 비교 결과를 포함할 수 있다. 제2 제어 신호(SBC)가 논리 하이 레벨(또는, 제1 값)을 가지는 경우, 해당 비교 결과는 컨택 저항이 정상임을 나타낼 수 있다. 제2 제어 신호(SBC)가 논리 로우 레벨(또는, 제2 값)을 가지는 경우, 해당 비교 결과는 컨택 저항이 비정상임을 나타낼 수 있다. 다만, 제2 제어 신호(SBC)가 이에 한정되는 것은 아니며, 예를 들어, 논리 하이 레벨이 비정상 상태를, 논리 로우 레벨이 정상 상태를 나타낼 수도 있다.
도 10에 도시된 바와 같이, 클럭 신호(CLK)의 Y번째 펄스와 Y+1번째 펄스에 대응하여 제2 제어 신호(SBC)가 논리 로우 레벨을 가지는 경우, Y번째 데이터 라인(또는, Y번째 소스 버퍼)에 대응하는 Y번째 컨택 저항과, Y+1번째 데이터 라인(또는, Y+1번째 소스 버퍼)에 대응하는 Y+1번째 컨택 저항이 비정상임을 나타낼 수 있다. 즉, 제2 제어 신호(SBC)의 상태에 기초하여 표시 패널(100, 도 9a 참고)의 모든 데이터 라인들에 대응하는 컨택 저항들이 모니터링될 수 있으며, 제2 제어 신호(SBC)가 논리 로우 레벨(또는, 제2 값)을 가지는 시점(또는, 구간)에 기초하여 컨택 저항이 불량인 부분들의 위치가 확인될 수 있다.
도 11 및 도 12는 도 9c의 데이터 드라이브 IC에서 데이터 신호를 출력하는 타이밍을 설명하는 도면들이다.
도 2, 도 9a 내지 도 9c, 도 11, 및 도 12를 참조하면, 데이터 드라이브 회로필름(320, 도 3 참고)의 출력 라인들(L_OUT1 내지 L_OUTj)의 길이들이 상호 다르므로, 출력 라인들(L_OUT1 내지 L_OUTj)에서 저항-커패시턴스 지연(즉, RC 지연)의 편차가 발생할 수 있다.
이러한 저항-커패시턴스 지연의 편차를 보상하기 위해, 데이터 드라이브 IC(310)는 채널들(CH1 내지 CHj)(또는, 출력 라인들(L_OUT1 내지 L_OUTj), 데이터 라인들(DL1 내지 DLj))을 채널 그룹들로 구분하고, 채널 그룹들별로 데이터 신호의 출력 타이밍을 다르게 설정할 수 있다. 예를 들어, 하나의 채널 그룹들은 k개의 채널들(k CHs)(또는, k개의 출력 라인들, k개의 데이터 라인들)을 포함할 수 있다.
출력 라인들(L_OUT1 내지 L_OUTj)의 길이들은 데이터 드라이브 회로필름(320) 내에서 데이터 드라이브 IC(310)가 배치되는 위치에 따라 다르게 설정될 수 있다.
예를 들어, 도 3에 도시된 바와 같이, 데이터 드라이브 회로필름(320)의 중앙 영역에 데이터 드라이브 IC(310)가 실장되는 경우, 제1 출력 라인(L_OUT1)의 길이 및 제j 출력 라인(L_OUTj)의 길이가 가장 길 수 있다. 이 경우, 데이터 드라이브 IC(310)는 V 확산(V spread) 방식을 이용하여 채널들(CH1 내지 CHj)에 데이터 신호를 출력할 수 있다. 예를 들어, 출력 라인들(L_OUT1 내지 L_OUTj) 중에서 길이가 가장 긴 제1 출력 라인(L_OUT1) 및 제j 출력 라인(L_OUTj), 즉, 제1 채널(CH1) 및 제j 채널(CHj)에 데이터 신호를 가장 먼저 출력하고, 제1 출력 라인(L_OUT1) 및 제j 출력 라인(L_OUTj)으로부터 멀어질수록 데이터 신호를 지연시켜 출력할 수 있다.
또한, 이 경우에도, 도 12에 도시된 바와 같이, 제1 채널(CH1)을 포함하는 제1 채널 그룹(1st Group)에는 데이터 신호가 지연 없이 출력되고, 제2 채널 그룹(2nd Group)에는 1 UI(단위 시간)만큼 지연되어 데이터 신호가 출력되며, 제3 채널 그룹(3rd Group)에는 2 UI(단위 시간)만큼 지연되어 데이터 신호가 출력될 수 있다. 이후 채널 그룹들 각각에는 이전 채널 그룹보다 1 UI(단위 시간)만큼 지연되어 데이터 신호가 출력될 수 있다. 여기서, UI(단위 시간)은 도 6을 참조하여 설명한 바와 같이, 기준 클럭 신호(CLK_REF)의 하나의 펄스가 카운팅되는 시간일 수 있다. 예를 들어, 데이터 드라이브 IC(310)는 래치들을 이용하여 기준 클럭 신호(CLK_REF)를 채널 그룹 단위로 순차적으로 래치하거나 저장하면서, 래치된 기준 클럭 신호를 이용하여 채널 그룹에 포함된 소스 버퍼의 출력 타이밍을 지연시킬 수 있다.
예를 들어, 도 9c에 도시된 제1 내지 제k 소스 버퍼들(AMP1 내지 AMPk)이 데이터 신호를 출력하는 제1 타이밍은 동일하며, 제1 타이밍은 지연을 포함하지 않을 수 있다. 도 9c에 도시된 제k+1 내지 제2k 소스 버퍼들(AMPk+1 내지 AMP2k)이 데이터 신호를 출력하는 제2 타이밍은 제1 타이밍보다 1 UI(단위 시간)만큼 지연될 수 있다.
하나의 채널 그룹에 포함된 채널들에 대한 출력 타이밍이 동일한 점을 고려하여, 도 9a를 참조하여 설명한 멀티플렉서(MUX)의 입력 개수(및/또는 스위치부(SWU) 내 스위치들(SW1 내지 SWk)의 개수, 비교기들(COMP1 내지 COMPk)의 개수)가 결정될 수 있다. 즉, 멀티플렉서(MUX)의 입력 개수(및/또는 스위치부(SWU) 내 스위치들(SW1 내지 SWk)의 개수, 비교기들(COMP1 내지 COMPk)의 개수)는 하나의 채널 그룹에 포함된 채널들(CHs)의 개수와 동일할 수 있다.
다른 예로, 데이터 드라이브 회로필름(320, 도 3 참고)의 우측 영역에 데이터 드라이브 IC(310)가 실장되는 경우, 제1 출력 라인(L_OUT1)의 길이가 가장 길고, 제j 출력 라인(L_OUTj)의 길이가 가장 짧게 설정될 수 있다. 이 경우, 데이터 드라이브 IC(310)는 L 확산(L spread) 방식을 이용하여 채널들(CH1 내지 CHj)에 데이터 신호를 출력할 수 있다. 예를 들어, 출력 라인들(L_OUT1 내지 L_OUTj) 중에서 길이가 가장 긴 제1 출력 라인(L_OUT1), 즉, 제1 채널(CH1)에 데이터 신호를 가장 먼저 출력하고, 제j 출력 라인(L_OUTj), 즉, 제j 채널(CHj)에 데이터 신호를 가장 늦게 출력할 수 있다. 또한, 이 경우에도, 도 12에 도시된 바와 같이, 채널 그룹별로 데이터 신호가 지연되어 출력될 수 있다.
또 다른 예로, 데이터 드라이브 회로필름(320, 도 3 참고)의 좌측 영역에 데이터 드라이브 IC(310)가 실장되는 경우, 제1 출력 라인(L_OUT1)의 길이가 가장 짧고, 제j 출력 라인(L_OUTj)의 길이가 가장 길게 설정될 수 있다. 이 경우, 데이터 드라이브 IC(310)는 R 확산(R spread) 방식을 이용하여 채널들(CH1 내지 CHj)에 데이터 신호를 출력할 수 있다. 예를 들어, 제j 출력 라인(L_OUTj), 즉, 제j 채널(CHj)에 데이터 신호를 가장 먼저 출력하고, 제1 출력 라인(L_OUT1), 즉, 제1 채널(CH1)에 데이터 신호를 가장 늦게 출력할 수 있다. 또한, 이 경우에도, 도 12에 도시된 바와 같이, 채널 그룹별로 데이터 신호가 지연되어 출력될 수 있다.
상술한 바와 같이, 데이터 드라이브 IC(310)가 채널들(CH1 내지 CHj)(또는, 데이터 라인들(DL1 내지 DLj)) 중 적어도 일부에 상호 다른 시점들에 데이터 신호를 출력하는 경우, 또한, 하나의 채널 그룹에 포함된 채널들(CHs)에 데이터 신호를 동시에 출력하는 경우, 도 9a를 참조하여 설명한 멀티플렉서(MUX)의 입력 개수(및/또는 스위치부(SWU) 내 스위치들(SW1 내지 SWk)의 개수, 비교기들(COMP1 내지 COMPk)의 개수)는 하나의 채널 그룹에 포함된 채널들(CHs)의 개수와 동일하게 설정될 수 있다.
한편, 도 11 및 도 12에서 도 3의 데이터 드라이브 회로필름(320) 내 출력 라인들(L_OUT1 내지 L_OUTj)을 이용하여 데이터 신호의 출력 타이밍을 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 표시 패널(100) 내에서 데이터 라인들(DL1 내지 DLj)의 길이들이 상호 다를 수 있으며, 상기 데이터 라인들(DL1 내지 DLj)에 기초하여 데이터 신호의 출력 타이밍이 결정될 수도 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
10: 표시 장치
100: 표시 패널
110: 표시 영역
120: 비교시 영역
200: 게이트 구동부
210: 게이트 드라이브 집적회로
220: 게이트 드라이브 회로필름
300: 데이터 구동부
310: 데이터 드라이브 IC
311: 제어부
312: 감마 전압 생성부
314: 시프트 레지스터
315: 래치
316: 디코더
317: 출력 버퍼부
318: 비교부
320: 데이터 드라이브 회로필름
330: 데이터 인쇄회로기판
400: 컨트롤 보드
410: 타이밍 제어부
500: 케이블
510, 520: 상부 및 하부 커넥터들
AMP: 소스 버퍼
COMP: 비교기
COUNT: 카운터
DCSL: 데이터 클럭 신호 라인
D_COMP: 디지털 비교기
DL: 데이터 라인
GL: 게이트 라인
MUX: 멀티플렉서
PXL: 화소
R_C: 컨택 저항
SSL: 공유 신호 라인
SWU: 스위치부
S_REF: 기준 슬루레이트

Claims (20)

  1. 데이터 라인들 및 상기 데이터 라인들에 연결되는 화소들을 포함하는 표시 패널; 및
    상기 데이터 라인들에 데이터 신호들을 공급하는 데이터 구동부를 포함하고,
    상기 데이터 구동부는,
    상기 데이터 라인들에 포함된 제1 데이터 라인에 전기적으로 연결되며, 상기 제1 데이터 라인에 제1 데이터 신호를 출력하는 제1 출력 버퍼; 및
    상기 제1 출력 버퍼의 출력단에 전기적으로 연결되고 상기 제1 데이터 신호의 제1 슬루레이트(slew rate)와 제1 기준 슬루레이트를 비교하는 제1 비교기를 포함하는, 표시 장치.
  2. 제1 항에 있어서, 상기 제1 데이터 신호의 상기 제1 슬루레이트는 상기 제1 출력 버퍼와 상기 제1 데이터 라인 사이의 저항에 따라 달라지는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 비교기의 비교 결과에 기초하여 상기 저항이 정상 범위 이내인지 여부를 판단하는 제어부를 더 포함하는, 표시 장치.
  4. 제1 항에 있어서, 상기 제1 데이터 신호는 제1 전압 레벨 및 제2 전압 레벨을 가지는 구형파이며,
    상기 제1 비교기는 상기 제1 전압 레벨로부터 상기 제2 전압 레벨로의 천이 시간을 상기 제1 데이터 신호의 상기 제1 슬루레이트로 결정하는, 표시 장치.
  5. 제4 항에 있어서, 상기 제1 비교기는,
    기준 클럭 신호에 기초하여 상기 천이 시간을 산출하는 제1 카운터; 및
    상기 제1 카운터의 출력을 상기 제1 기준 슬루레이트에 대응하는 기준 천이 시간과 비교하는 디지털 비교기를 포함하는, 표시 장치.
  6. 제1 항에 있어서, 상기 데이터 구동부는,
    상기 데이터 라인들에 포함된 제2 데이터 라인에 전기적으로 연결되며 상기 제2 데이터 라인에 제2 데이터 신호를 출력하는 제2 출력 버퍼; 및
    상기 제1 출력 버퍼의 출력과 상기 제2 출력 버퍼의 출력을 선택적으로 상기 제1 비교기에 전달하는 멀티플렉서를 더 포함하는, 표시 장치.
  7. 제6 항에 있어서, 제1 구간에서, 상기 멀티플렉서는 상기 제1 출력 버퍼의 출력단의 출력을 상기 제1 비교기에 전달하며, 상기 제1 비교기는 상기 제1 출력 버퍼와 상기 제1 데이터 라인 사이의 제1 저항에 대응하는 제1 비교 결과를 출력하며,
    제2 구간에서, 상기 멀티플렉서는 상기 제2 출력 버퍼의 출력단의 출력을 상기 제1 비교기에 전달하며, 상기 제1 비교기는 상기 제2 출력 버퍼와 상기 제2 데이터 라인 사이의 제2 저항에 대응하는 제2 비교 결과를 출력하는, 표시 장치.
  8. 제1 항에 있어서, 상기 데이터 구동부는,
    상기 데이터 라인들에 포함된 제2 데이터 라인에 전기적으로 연결되며 상기 제2 데이터 라인에 제2 데이터 신호를 출력하는 제2 출력 버퍼;
    제2 비교기; 및
    상기 제1 출력 버퍼의 출력단의 출력을 상기 제1 비교기에 전달하며 상기 제2 출력 버퍼의 출력을 상기 제2 비교기에 전달하는 멀티플렉서를 더 포함하고,
    상기 제2 비교기는 상기 제2 데이터 신호의 제2 슬루레이트를 제2 기준 슬루레이트와 비교하는, 표시 장치.
  9. 제8 항에 있어서, 상기 제2 기준 슬루레이트는 상기 제1 기준 슬루레이트와 다른, 표시 장치.
  10. 제8 항에 있어서, 상기 데이터 구동부는,
    상기 데이터 라인들에 포함된 제3 데이터 라인에 전기적으로 연결되며 상기 제3 데이터 라인에 제3 데이터 신호를 출력하는 제3 출력 버퍼;
    상기 데이터 라인들에 포함된 제4 데이터 라인에 전기적으로 연결되며 상기 제4 데이터 라인에 제4 데이터 신호를 출력하는 제4 출력 버퍼; 및
    상기 제1 출력 버퍼 또는 상기 제3 출력 버퍼를 상기 멀티플렉서에 전기적으로 연결시키고, 상기 제2 출력 버퍼 또는 상기 제4 출력 버퍼를 상기 멀티플렉서에 전기적으로 연결시키는 스위칭부를 더 포함하는, 표시 장치.
  11. 제10 항에 있어서, 상기 화소들 중 동일한 행에 포함된 화소들에 대해, 상기 제1 출력 버퍼가 상기 제1 데이터 신호를 출력하는 제1 출력 타이밍은 상기 제2 출력 버퍼가 상기 제2 데이터 신호를 출력하는 제2 출력 타이밍과 같고, 상기 제3 출력 버퍼가 상기 제3 데이터 신호를 출력하는 제3 출력 타이밍은 상기 출력 버퍼의 상기 제1 출력 타이밍과 다른, 표시 장치.
  12. 데이터 라인들 및 상기 데이터 라인들에 연결되는 화소들을 포함하는 표시 패널; 및
    상기 데이터 라인들에 데이터 신호들을 공급하는 데이터 구동부를 포함하고,
    상기 데이터 구동부는, 복수의 데이터 드라이버 IC들을 포함하고,
    상기 데이터 드라이버 IC들 각각은,
    각각이 상기 데이터 라인들 중 대응되는 데이터 라인에 데이터 신호를 출력하는 출력 버퍼들;
    입력단에 제공되는 신호의 슬루레이트(slew rate)를 기준 슬루레이트와 비교하는 비교부; 및
    상기 출력 버퍼들과 상기 비교부 사이에 연결되고 상기 출력 버퍼들에서 출력되는 데이터 신호들을 상기 비교부에 순차적으로 제공하는 멀티플렉서를 포함하는, 표시 장치.
  13. 제12 항에 있어서,
    피드백 라인을 통해 상기 데이터 드라이버 IC들에 전기적으로 연결되는 타이밍 제어부를 더 포함하고,
    상기 비교부는 상기 신호의 상기 슬루레이트와 상기 기준 슬루레이트와 비교하여 피드백 신호를 생성하며,
    상기 데이터 드라이브 IC들은 상기 피드백 신호를 상기 피드백 라인을 통해 상기 타이밍 제어부에 순차적으로 제공하는, 표시 장치.
  14. 제13 항에 있어서, 상기 슬루레이트는 상기 출력 버퍼들 중 상기 신호를 출력하는 출력 버퍼와 상기 데이터 라인들 중 대응되는 데이터 라인 사이의 저항에 따라 달라지는, 표시 장치.
  15. 제14 항에 있어서, 상기 타이밍 제어부는 상기 피드백 신호가 수신되는 시점에 기초하여 데이터 라인들 각각의 상기 저항이 정상 범위 이내인지 여부를 판단하는, 표시 장치.
  16. 영상 데이터에 포함된 계조값들에 대응하는 제1 데이터 신호를 생성하는 디지털-아날로그 변환기;
    상기 제1 데이터 신호를 외부로 출력하는 제1 출력 버퍼; 및
    상기 제1 출력 버퍼의 출력단에 전기적으로 연결되고 상기 제1 데이터 신호의 제1 슬루레이트(slew rate)와 제1 기준 슬루레이트를 비교하는 제1 비교기를 포함하는, 데이터 구동부.
  17. 제16 항에 있어서, 상기 제1 데이터 신호는 제1 전압 레벨 및 제2 전압 레벨을 가지는 구형파이며,
    상기 제1 비교기는 상기 제1 전압 레벨로부터 상기 제2 전압 레벨로의 천이 시간을 상기 제1 데이터 신호의 상기 제1 슬루레이트로 결정하는, 데이터 구동부.
  18. 제17 항에 있어서, 상기 제1 비교기는,
    기준 클럭 신호에 기초하여 상기 천이 시간을 산출하는 제1 카운터; 및
    상기 제1 카운터의 출력을 상기 제1 기준 슬루레이트에 대응하는 기준 천이 시간과 비교하는 디지털 비교기를 포함하는, 데이터 구동부.
  19. 제16 항에 있어서, 상기 데이터 구동부는,
    상기 디지털-아날로그 변환기에서 생성된 제2 데이터 신호를 외부로 출력하는 제2 출력 버퍼; 및
    상기 제1 출력 버퍼의 출력단의 출력과 상기 제2 출력 버퍼의 출력단의 출력을 선택적으로 상기 제1 비교기에 전달하는 멀티플렉서를 더 포함하는, 데이터 구동부.
  20. 제19 항에 있어서, 제1 구간에서, 상기 멀티플렉서는 상기 제1 출력 버퍼의 출력단의 출력을 상기 제1 비교기에 전달하며, 상기 제1 비교기는 상기 제1 출력 버퍼에 대응하는 제1 비교 결과를 출력하며,
    제2 구간에서, 상기 멀티플렉서는 상기 제2 출력 버퍼의 출력단의 출력을 상기 제1 비교기에 전달하며, 상기 제1 비교기는 상기 제2 출력 버퍼에 대응하는 제2 비교 결과를 출력하는, 데이터 구동부.
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