KR100817302B1

KR100817302B1 - 데이터 드라이버 및 이를 갖는 표시장치

Info

Publication number: KR100817302B1
Application number: KR1020070039875A
Authority: KR
Inventors: 최승필; 김도윤; 권재욱; 서기원
Original assignee: 삼성전자주식회사
Priority date: 2007-04-24
Filing date: 2007-04-24
Publication date: 2008-03-27
Also published as: US20080266276A1; US8054280B2

Abstract

데이터 드라이버 및 이를 갖는 표시장치에서, 컨버터부는 디지털 형태의 영상 데이터 신호를 아날로그 형태의 데이터 전압들로 변환한 후 출력 버퍼들로 제공한다. 출력 버퍼들 각각은 바이어스 전압을 근거로하여 데이터 전압을 버퍼링하여 표시부로 제공한다. 출력 버퍼로부터 출력된 데이터 전압이 표시부로 제공되기 이전에, 바이어스 전압 조절부는 출력 버퍼로부터 데이터 전압을 입력받아서 데이터 전압의 슬루 레이트를 카운팅하고, 슬루 레이트의 카운팅 결과를 근거로하여 바이어스 전압의 전압레벨을 가변시켜 출력 버퍼로 피드백시킨다. 따라서, 출력 버퍼들에서 출력되는 데이터 전압들 사이의 슬루 레이트 편차를 감소시킬 수 있다.

Description

데이터 드라이버 및 이를 갖는 표시장치{DATA DRIVER AND DISPLAY APPARATUS HAVING THE SAME}

도 1은 본 발명의 일 실시예에 따른 데이터 드라이버의 블럭도이다.

도 2는 도 1에 도시된 바이어스 전압 조절부의 블럭도이다.

도 3은 도 2에 도시된 바이어스 전압 조절부의 상세 블럭도이다.

도 4는 도 3에 도시된 신호들의 파형도이다.

도 5는 카운팅 횟수와 슬루 레이트의 관계를 나타낸 그래프이다.

도 6은 카운팅 횟수와 바이어스 저항값의 관계를 나타낸 그래프이다.

도 7은 바이어스 저항값과 슬루 레이트의 관계를 나타낸 그래프이다.

도 8은 본 발명의 다른 실시예에 따른 액정표시장치의 블럭도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 : 데이터 드라이버 140 : 입력부

150 : D/A 컨버터부 160 : 출력 버퍼부

170 : 바이어스 전압 조절부 171 : 비교부

172 : 레벨 쉬프터부 173 : 카운터부

174 : 래치부 175 : 바이어스 회로부

본 발명은 데이터 드라이버 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 출력 버퍼들 사이의 슬루 레이트 편차를 제거할 수 있는 데이터 드라이버 및 이를 갖는 표시장치에 관한 것이다.

평판표시장치의 하나인 액정표시장치는 경박단소 및 저전력 소모의 장점을 가져, 최근 노트북 컴퓨터, TV 및 휴대폰 등에 널리 이용되고 있다.

일반적으로, 액정표시장치는 영상을 표시하는 액정표시패널, 액정표시패널을 구동하기 위한 데이터 드라이버 및 게이트 드라이버를 포함한다. 액정표시패널에는 데이터 드라이버로부터 데이터 전압을 입력받는 다수의 데이터 라인과 게이트 드라이버로부터 게이트 전압을 입력받는 다수의 게이트 라인이 구비된다. 액정표시패널에는 다수의 데이터 라인과 다수의 게이트 라인에 의해서 다수의 화소영역이 정의되고, 각 화소영역에는 박막 트랜지스터 및 화소전극을 포함하는 화소가 구비된다. 데이터 드라이버 및 게이트 드라이버는 각각 다수의 칩으로 이루어져 액정표시패널 또는 별로의 필름 상에 실장된다.

데이터 드라이버는 데이터 라인들에 일대일 대응하여 연결되고, D/A 컨버터로부터 제공된 데이터 전압을 버퍼링하여 데이터 라인들로 제공하는 다수의 출력 버퍼를 구비한다. 상술한 바와 같이 액정표시패널의 각 화소를 구동하는 데이터 전압이 출력 버퍼들을 통해 출력되므로, 출력 버퍼들의 특성은 액정표시장치의 화질에 많은 영향을 미치게 된다. 여기서, 출력 버퍼들의 특성을 결정짓는 파라미터로 는 슬루 레이트, 게인 및 위상 마진을 들 수 있다.

특히, 출력 버퍼들의 슬루 레이트는 액정표시장치의 화질을 결정짓는 중요한 요인으로 작용한다. 즉, 출력 버퍼들 사이 및 데이터 드라이버를 구성하는 칩들 사이에서 슬루 레이트의 편차가 발생하면, 편차가 심하게 발생하는 출력 버퍼들 및 칩들 사이의 경계영역에서 세로줄이 시인되어 액정표시장치의 표시품질이 저하된다.

따라서, 본 발명의 목적은 출력 버퍼들 사이의 슬루 레이트 편차를 제거하기 위한 데이터 드라이버를 제공하는 것이다.

또한, 본 발명의 다른 목적은 상기한 데이터 드라이버를 채용하는 표시장치를 제공하는 것이다.

본 발명에 따른 데이터 드라이버는 입력부, 컨버터부, 출력 버퍼부 및 바이어스전압 조절부를 포함한다.

상기 입력부는 외부로부터 디지털 형태의 영상 데이터 신호를 입력받고, 상기 컨버터부는 상기 입력부로부터의 상기 영상 데이터 신호를 아날로그 형태의 데이터 전압으로 변환한다. 상기 출력 버퍼부는 바이어스 전압을 근거로하여 상기 컨버터부로부터의 상기 데이터 전압을 버퍼링한다. 상기 바이어스 전압 조절부는 상기 출력 버퍼부로부터 상기 데이터 전압을 입력받고, 상기 데이터 전압과 기 설정된 기준전압을 비교하여 상기 데이터 전압의 슬루 레이트를 카운팅하고, 상기 슬루 레이트의 카운팅 결과를 근거로하여 상기 바이어스 전압의 전압레벨을 가변시켜 상기 출력 버퍼부로 피드백시킨다.

본 발명에 따른 표시장치는 타이밍 제어부, 게이트 드라이버, 데이터 드라이버 및 표시부를 포함한다. 상기 타이밍 제어부는 디지털 형태의 영상 데이터 신호를 출력하고, 게이트측 제어신호 및 데이터측 제어신호를 출력한다. 상기 게이트 드라이버는 상기 게이트측 제어신호에 응답하여 게이트 전압을 순차적으로 발생하고, 상기 데이터 드라이버는 상기 데이터측 제어신호에 응답하여 데이터 전압을 출력한다. 상기 표시부는 상기 게이트 전압에 응답하여 상기 데이터 전압에 대응하는 영상을 표시한다.

상기 데이터 드라이버는 입력부, 컨버터부, 출력 버퍼부 및 바이어스 전압 조절부를 포함한다.

상기 입력부는 상기 타이밍 제어부로부터 상기 디지털 형태의 영상 데이터 신호를 입력받고, 상기 컨버터부는 상기 입력부로부터의 상기 영상 데이터 신호를 아날로그 형태의 상기 데이터 전압으로 변환한다. 상기 출력 버퍼부는 바이어스 전압을 근거로하여 상기 컨버터부로부터의 상기 데이터 전압을 버퍼링하여 상기 표시부로 제공한다.

상기 바이어스 회로부는 상기 데이터 전압이 상기 표시부로 제공되기 이전에 상기 출력 버퍼부로부터 상기 데이터 전압을 입력받고, 상기 데이터 전압과 기 설정된 기준전압을 비교하여 상기 데이터 전압의 슬루 레이트를 카운팅하며, 상기 슬루 레이트의 카운팅 결과를 근거로하여 상기 바이어스 전압의 전압레벨을 가변시켜 상기 출력 버퍼부로 피드백시킨다.

이러한 데이터 드라이버 및 이를 갖는 표시장치에 따르면, 데이터 드라이버에 구비된 출력 버퍼들로 제공되는 바이어스 전압의 전압레벨을 출력 버퍼들로부터 출력되는 데이터 전압의 슬루 레이트에 따라서 조절하고, 조절된 바이어스 전압을 상기 출력 버퍼들로 피드백시킴으로써, 출력 버퍼들 사이에 슬루 레이트에 편차가 발생하는 것을 방지할 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1을 참조하면, 데이터 드라이버(100)는 입력부(140), D/A 컨버터부(150), 출력 버퍼부(160) 및 바이어스 전압 조절부(170)를 포함한다.

상기 입력부(140)는 쉬프트 레지스터(110), 입력 레지스터(120) 및 스토리지 레지스터(130)로 이루어진다. 상기 쉬프트 레지스터(110)는 서로 직렬 연결된 다수의 스테이지로 이루어지고, 상기 데이터 드라이버(100)의 외부로부터 수평 동기 신호(Hsync) 및 수평 클럭 신호(H_CLK)를 입력받는다. 상기 쉬프트 레지스터(110)는 상기 수평 동기 신호(Hsync)에 응답하여 동작을 개시하고, 상기 다수의 스테이지는 순차적으로 턴-온되어 상기 수평 클럭 신호(H_CLK)의 하이 구간을 출력신호로써 상기 입력 레지스터(120)로 순차적으로 제공한다.

상기 입력 레지스터(120)는 상기 데이터 드라이버(100)의 외부로부터 디지털 형태의 영상 데이터 신호(R, G, B)를 입력받는다. 상기 입력 레지스터(120)는 상기 수평 클럭 신호(H_CLK)에 동기하여 상기 영상 데이터 신호(R, G, B)를 순차적으로 저장한다. 결과적으로, 상기 입력 레지스터(120)에는 한 라인 분량의 영상 데이터 신호(이하, 제1 내지 제n 영상 데이터 신호)(D1 ~ Dn)가 저장된다. 본 발명의 일 예로, 상기 제1 내지 제n 영상 데이터 신호(D1 ~ Dn) 각각은 10 비트로 이루어진다.

이후, 상기 입력 레지스터(120)에 저장된 제1 내지 제n 영상 데이터 신호(D1 ~ Fn)는 동시에 출력되어 상기 스토리지 레지스터(130)에 저장된다.

상기 D/A 컨버터부(150)는 상기 스토리지 레지스터(130)로부터 상기 제1 내지 제n 영상 데이터 신호(D1 ~ Dn)를 입력받고, 상기 데이터 드라이버(100)의 외부로부터 제1 내지 제i 감마 기준 전압(V_GMMA1 ~ V_GMMAi)을 입력받는다. 상기 D/A 컨버터부(150)는 상기 제1 내지 제i 감마 기준 전압(V_GMMA1 ~ V_GMMAi)을 근거로하여 상기 제1 내지 제n 영상 데이터 신호(D1 ~ Dn)를 아날로그 형태의 제1 내지 제n 데이터 전압(Vd1 ~ Vdn)으로 변환한다.

상기 제1 내지 제n 데이터 전압(Vd1 ~ Vdn)은 상기 출력 버퍼부(160)로 제공된다. 상기 출력 버퍼부(160)는 상기 제1 내지 제n 데이터 전압(Vd1 ~ Vdn)를 각각 입력받는 제1 내지 제n 오피 엠프(미도시)로 이루어지고, 상기 제1 내지 제n 오피 엠프는 각각 제1 내지 제n 바이어스 전압(Vbias1 ~ Vbiasn)을 근거로하여 상기 제1 내지 제n 데이터 전압(Vd1 ~ Vdn)을 버퍼링한다.

상기 바이어스 전압 조절부(170)는 상기 출력 버퍼부(160)로부터 버퍼링된 상기 제1 내지 제n 데이터 전압(Vd1 ~ Vdn)을 입력받고, 상기 제1 내지 제n 데이터 전압 (Vd1 ~ Vdn)과 기 설정된 기준전압을 비교한다. 비교 결과를 근거로하여 상기 출력 버퍼부(160)에 구비된 제1 내지 제n 오피 엠프들 각각의 슬루 레이트를 카운팅하고 카운팅 횟수에 따라서 상기 제1 내지 제n 오피 엠프들로 제공되는 상기 제1 내지 제n 바이어스 전압(Vbias1 ~ Vbiasn)의 전압레벨을 조절한다.

즉, 대응하는 오피 엠프로부터 출력되는 데이터 전압의 상기 슬루 레이트에 대응하는 카운팅한 횟수가 기 설정된 값보다 크면 상기 대응하는 오피 엠프로 제공되는 바이어스 전압의 전압레벨을 레벨업시키고, 기 설정된 값보다 작으면 상기 바이어스 전압의 전압레벨을 레벨다운시킨다. 이로써, 상기 제1 내지 제n 오피 엠프로부터 출력되는 제1 내지 제n 데이터 전압들(Vd1 ~ Vdn) 사이의 슬루 레이트 편차를 감소시킬 수 있다.

도 2는 도 1에 도시된 바이어스 전압 조절부의 블럭도이다.

도 2를 참조하면, 바이어스 전압 조절부(170)는 제1 내지 제n 오피 엠프에 일대일 대응하여 연결된 다수의 바이어스 전압 조절유닛을 포함한다. 상기 다수의 바이어스 전압 조절유닛 각각은 서로 동일한 구조로 이루어지므로, 도 2에서는 제1 오피 엠프(161)에 연결된 제1 바이어스 전압 조절유닛의 구조를 설명하고, 나머지 바이어스 전압 조절유닛에 대한 설명은 생략한다.

도 2에 도시된 바와 같이, 상기 제1 바이어스 전압 조절유닛은 비교부(171), 레벨 쉬프터부(172), 카운터부(173), 래치부(174) 및 바이어스 회로부(175)를 포함한다.

상기 비교부(171)는 상기 제1 오피 엠프(161)로부터 출력된 제1 데이터 전압(Vd1) 및 기 설정된 기준전압을 입력받고, 상기 제1 데이터 전압(Vd1)과 상기 기준전압을 비교하여 제1 비교전압(Va1)을 출력한다. 상기 기준전압은 데이터 전압의 최대 라이징 구간의 중간 지점에 대응하는 전압으로 정의될 수 있다. 상기 비교부(171)는 도 1에 도시된 제1 내지 제n 감마기준전압(V_GMMA1 ~ V_GMMAn) 중 선택된 어느 하나의 감마기준전압을 상기 기준전압으로써 입력받을 수 있다. 본 발명의 일 예로, 상기 제2 감마기준전압(V_GMMA2)이 상기 비교부(171)의 기준전압으로써 제공될 수 있다.

상기 비교부(171)는 제1 클럭(CK1)과 제1 인에이블 신호(EN1)에 응답하여 상기 제1 오피 엠프(161)로부터 상기 제1 데이터 전압(Vd1)을 입력받는다. 상기 비교부(171)로 전송된 상기 제1 데이터 전압(Vd1)은 기준전압인 상기 제2 감마기준전압(V_GMMA2)과 비교되고, 상기 비교부(171)는 비교 결과에 따라서 전압레벨이 변화되는 상기 제1 비교전압(Va1)을 출력한다.

상기 제1 비교전압(Va1)은 상기 레벨 쉬프터(172)로 제공되고, 상기 레벨 쉬프터(172)는 상기 제1 비교전압(Va1)을 레벨을 다운시켜 상기 카운터부(173)로 제공한다. 상기 카운터부(173)는 제2 인에이블 신호(EN2)에 응답하여 턴-온되고, 상기 제2 클럭(CK2)을 이용하여 상기 제1 비교전압(Va1)의 하이구간을 카운팅한다. 상기 카운터부(173)가 j비트의 카운터를 포함하면, 상기 카운터부(173)는 상기 제1 비교전압(Va1)의 하이구간의 카운팅 횟수에 대응하는 제1 내지 제k 카운팅 전 압(Vb1 ~ Vbk)을 출력하여 상기 래치부(174)로 전송된다. 본 발명의 일 예로, 상기 'k'는 '2^j'와 동일한 값을 갖는다.

상기 래치부(174)는 상기 제1 인에이블 신호(EN1) 및 출력개시신호(TP)에 응답하여 상기 카운터부(173)로부터 제공된 상기 제1 내지 제i 카운팅 전압(Vb1 ~ Vbi)을 래치하여 상기 레벨 쉬프터부(174)로 공급한다. 상기 레벨 쉬프터부(174)는 상기 제1 내지 제i 카운팅 전압(Vb1 ~ Vbk)을 제1 내지 제i 스위칭 전압(Vs1 ~ Vsk)으로 각각 승압시켜 상기 바이어스 회로부(175)로 제공한다.

상기 바이어스 회로부(175)는 상기 제1 내지 제i 스위칭 전압(Vs1 ~ Vsk)에 응답하여 상기 카운팅 횟수에 대응하는 전압레벨을 갖는 제1 바이어스 전압(Vbias1)을 출력하고, 상기 바이어스 회로부(175)로부터 출력된 상기 제1 바이어스 전압(Vbias1)은 상기 제1 오피 엠프(161)로 제공된다. 구체적으로, 상기 제1 데이터 전압(Vd1)의 슬루 레이트에 대응하는 상기 카운팅 횟수가 증가할수록 상기 제1 바이어스 전압(Vbias1)을 레벨다운시키고, 상기 카운팅 횟수가 감소할수록 상기 제1 바이어스 전압(Vbias1)을 레벨업시킨다.

이와 같이, 상기 제1 오피 엠프(161)로부터 출력되는 상기 제1 데이터 전압(Vd1)의 슬루 레이트에 따라서 상기 제1 바이어스 전압(Vbias1)을 조절하고, 상기 제1 오피 엠프(161)는 조절된 상기 제1 바이어스 전압(Vbias1)을 피드백 받아서 상기 제1 데이터 전압(Vd1)의 슬루 레이트를 기설정된 표준값으로 맞춰준다. 따라서, 상기 데이터 드라이버(100)에 구비된 오피 엠프의 슬루 레이트는 항상 표준값 으로 유지될 수 있고, 이로써 데이터 드라이버(100)에 구비된 다수의 오피 엠프들 사이의 슬루 레이트 편차를 제거할 수 있다.

도 3은 도 2에 도시된 바이어스 전압 조절부의 상세 블럭도이고, 도 4는 도 3에 도시된 신호들의 파형도이다.

도 3 및 도 4를 참조하면, 바이어스 전압 조절부(170, 도 2에 도시됨)에서 비교부(171)는 제1 앤드 게이트(171a), 전송 게이트(171b) 및 비교기(171c)를 포함한다.

상기 제1 앤드 게이트(171a)는 제1 클럭(CK1)에 반전된 신호 및 제1 인에이블 신호(EN1)를 입력받아서 제1 제어신호(CS1)를 출력하고, 상기 전송 게이트(171b)는 상기 제1 제어신호(CS1)에 응답하여 제1 오피 엠프(161)로부터 출력된 제1 데이터 전압(Vd1)을 상기 비교기(171c)로 전송한다.

상기 비교기(171c)는 상기 제1 데이터 전압(Vd1)과 기 설정된 기준전압인 제2 감마기준전압(V_GMMA2)을 입력받아서, 상기 제1 데이터 전압(Vd1)과 상기 제2 감마기준전압(V_GMMA2)을 서로 비교한다. 비교결과 상기 제1 데이터 전압(Vd1)이 상기 제2 감마기준전압(V_GMMA2)보다 작은 구간에서 하이 레벨을 갖고, 큰 구간에서 로우 레벨을 갖는 비교전압(Va1)을 출력한다.

여기서, 상기 비교전압(Val)의 하이 구간은 상기 제1 데이터 전압(Vd1)의 슬루 레이트에 따라서 달라진다. 즉, 상기 제1 데이터 전압(Vd1)의 슬루 레이트가 증가하면, 상기 제1 데이터 전압(Vd1)의 라이징 타임은 감소하게 되고, 그 결과 상기 비교전압(Va1)의 하이 구간은 짧아진다. 반면에 상기 제1 데이터 전압(Vd1)의 슬루 레이트가 감소하면, 상기 제1 데이터 전압(Vd1)의 라이징 타임은 증가하게 되고, 그 결과 상기 비교전압(Va1)의 하이 구간은 길어진다.

상기 바이어스 전압 조절부(170)에서 레벨 쉬프터부(172)는 제1 레벨 쉬프터(172a) 및 제2 레벨 쉬프터(172b)를 포함한다. 상기 제1 레벨 쉬프터(171a)는 상기 비교기(171c)로부터 출력된 상기 비교전압(Va1)을 레벨 다운시킨다. 이후, 레벨 다운된 상기 비교전압(Va1)은 카운터부(173)로 제공된다.

상기 카운터부(173)는 4bit 카운터(173a) 및 디코더(173b)로 이루어진다. 상기 4bit 카운터(173a)는 제2 인에이블 신호(EN2)에 반전된 신호에 응답하여 인에이블되고, 제2 클럭(CK2)을 근거로하여 상기 비교전압(Va1)의 하이구간을 카운팅한다. 본 발명의 일 예로, 상기 제2 인에이블 신호(EN2)는 상기 제1 인에에블 신호(EN1)에 반전된 신호이고, 상기 제2 클럭(CK1)은 도 1에 도시된 수평 클럭 신호(H_CLK)보다 작은 주파수를 갖는다.

본 발명의 일 예로, 데이터 드라이버(100)에 구비되는 오피 엠프들 사이에서 데이터 전압들의 라이징 타임의 편차가 최대 200ns로 발생한다고 가정하면, 상기 데이터 전압들 각각의 라이징 타임을 카운팅하기 위해서 상기 수평 클럭 신호(H_CLK)을 분주하여 약 54MHz의 주파수를 갖는 상기 제2 클럭(CK2)을 생성하여 상기 4bit 카운터(173a)로 제공한다.

상기 4bit 카운터(173a)는 상기 제2 클럭(CK2)을 이용하여 상기 로직 전 압(VL1)의 하이 구간을 카운팅하고, 카운팅 횟수에 대응하는 제1 내지 제4 카운팅 전압(Vc1 ~ Vc4)을 출력한다. 상기 디코더(173b)는 상기 제1 내지 제4 카운팅 전압(Vc1 ~ Vc4)을 입력받아서 제1 내지 제16 전압(Vb1 ~ Vb16)으로 디코딩하여 래치부(174)로 제공한다.

상기 래치부(174)는 제2 앤드 게이트(174a) 및 래치(174b)로 이루어진다. 상기 제2 앤드 게이트(174a)는 제1 인에이블 신호(EN1) 및 출력개시신호(TP)를 입력받아서 제2 제어신호(CS2)를 출력한다. 여기서, 상기 출력개시신호(TP)는 상기 데이터 드라이버(100)로부터 제1 내지 제n 데이터 전압들이 출력되는 시점을 제어하는 신호이고, 상기 출력개시신호(TP)의 하이구간은 상기 제1 인에이블 신호(EN1)의 하이구간 내에서 발생된다.

상기 래치(174b)는 상기 디코더(173b)로부터 입력된 제1 내지 제16 전압(Vb1 ~ Vb16)을 저장하고, 상기 출력개시신호(TP)를 근거로하여 상기 제1 내지 제16 전압을 순차적으로 상기 제2 레벨 쉬프터(172b)로 출력한다. 상기 제2 레벨 쉬프터(172b)는 상기 제1 내지 제16 전압(Vb1 ~ Vb16)의 전압레벨을 레벨업시켜 제1 내지 제16 스위칭 전압(Vs1 ~ Vs16)으로 변환하여 출력한다.

상기 바이어스 회로부(175)는 전류 미러 형태로 연결된 제1 및 제2 엔모스 트랜지스터(NT1, NT2), 상기 제1 엔모스 트랜지스터(NT1)의 출력단자에 연결된 저항부(175a)로 이루어진다.

상기 저항부(175a)는 제1 내지 제16 스위치(S1 ~ S16) 및 서로 직렬 연결된 제1 내지 제16 저항(R1 ~ R16)을 포함한다. 여기서, 상기 제1 내지 제16 저항(R1 ~ R16) 각각의 크기는 서로 동일하다.

상기 제2 레벨 쉬프터(172b)로부터 출력된 상기 제1 내지 제16 스위칭 전압(Vs1 ~ Vs16)은 상기 저항부(175a)의 상기 제1 내지 제16 스위치(S1 ~ S16)로 각각 전달되어 상기 제1 내지 제16 스위치(S1 ~ S16)의 온/오프 동작을 제어한다. 즉, 상기 4bit 카운터(173a)로부터 출력된 카운팅 횟수를 근거로하여 상기 제1 내지 제16 스위치(S1 ~ S16)의 온/오프를 제어함으로써, 상기 저항부(175a)의 토탈 저항값이 결정된다. 예를 들어, 상기 4bit 카운터(173a)로부터 출력된 상기 카운팅 횟수가 16이면 상기 제1 내지 제16 스위치(S1 ~ S16)가 모두 온되어 상기 저항부(175a)의 토탈 저항값은 제1 내지 제16 저항(R1 ~ R16)의 합으로 결정되고, 상기 카운팅 횟수가 10이면 상기 제1 내지 제10 스위치(S1 ~ S10)가 온되어 상기 저항부(175a)의 토탈 저항은 상기 제1 내지 제10 저항(R1 ~ R10)의 합으로 결정된다.

상기 저항부(175a)에 구비되는 저항 한 개의 크기가 2㏀이라고 가정할 때, 상기 제1 내지 제16 스위치(S1 ~ S16)가 모두 온되면 상기 저항부(175a)는 최대 32㏀을 갖고, 상기 제1 내지 제10 스위치(S1 ~ S10)가 온되면 상기 저항부(175a)는 20㏀의 저항값을 갖는다. 본 발명의 일 예로, 상기 저항부(175a)의 표준 저항값이 20㏀으로 설정된다고 가정할 때, 상기 제1 데이터 전압(Vd1)의 슬루 레이트에 대응하는 정상 카운팅 횟수는 10이 된다.

그러나, 상기 제1 오피 엠프(161)로부터 출력된 제1 데이터 전압(Vd1)의 슬루 레이트에 대응하는 카운팅 횟수를 측정한 결과 정상 카운팅 횟수인 10와 다르게 출력될 수 있다. 즉, 카운팅 결과 카운팅 횟수가 9로 출력되면, 상기 제1 데이터 전압(Vd1)의 슬루 레이트는 정상 수치보다 큰 값을 갖는다. 따라서, 상기 저항부(175a)는 카운팅 횟수 9에 대응하는 저항값, 즉 표준 저항값인 20㏀보다 큰 22㏀의 저항값을 출력한다. 따라서, 상기 바이어스 회로부(175)로부터 출력되는 제1 바이어스 전압(Vbias1)의 전압레벨은 상기 22㏀의 저항값에 대응하는 전압레벨로 상승한다. 상기 바이어스 회로부(175)로부터로 출력된 상기 제1 바이어스 전압(Vbias1)은 상기 제1 오피 엠프(161)로 피드백되어 상기 제1 오피 엠프(161)로부터 출력되는 상기 제1 데이터 전압(Vd1)이 정상 슬루 레이트를 가질 수 있도록 제어한다.

반면에, 상기 제1 오피 엠프(161)로부터 출력된 제1 데이터 전압(Vd1)의 슬루 레이트에 대응하는 카운팅 횟수를 측정한 결과 정상 카운팅 횟수인 10보다 큰 11이 출력되면, 상기 제1 데이터 전압(Vd1)의 슬루 레이트는 정상 수치보다 작은 값을 갖는다. 따라서, 상기 저항부(175a)는 11의 카운팅 횟수에 대응하는 저항값, 즉 표준 저항값인 20㏀보다 작은 18㏀의 저항값을 출력한다. 따라서, 상기 바이어스 회로부(175)로부터 출력되는 제1 바이어스 전압(Vbias1)의 전압레벨은 상기 18㏀의 저항값에 대응하는 전압레벨로 감소한다. 상기 바이어스 회로부(175)로부터 출력된 상기 제1 바이어스 전압(Vbias1)은 상기 제1 오피 엠프(161)로 피드백되어 상기 제1 오피 엠프(161)로부터 출력되는 상기 제1 데이터 전압(Vd1)이 정상 슬루 레이트를 가질 수 있도록 제어한다.

도 1 내지 도 4에 도시된 바와 같이, 상기 데이터 드라이버(100)는 상기 바이어스 전압 조절부(170)를 이용하여 오피 엠프로부터 출력되는 데이터 전압의 슬 루 레이트에 대응하는 카운팅 횟수를 측정하고, 측정된 카운팅 횟수에 대응하는 저항값으로 바이어스 전압의 전압레벨을 조절하여 상기 오피 엠프로 피드백함으로써, 상기 오피 엠프로부터 출력되는 데이터 전압이 정상 슬루 레이트를 가질 수 있도록 제어한다. 이로써, 상기 데이터 드라이버(100)에 구비되는 오피 엠프들 사이의 슬루 레이트 편차를 제거할 수 있다.

도 5는 카운팅 횟수와 슬루 레이트의 관계를 나타낸 그래프이고, 도 6은 카운팅 횟수와 바이어스 저항의 관계를 나타낸 그래프이며, 도 7은 바이어스 저항과 슬루 레이트의 관계를 나타낸 그래프이다. 도 5에서 x축은 카운팅 횟수를 나타내고, y축은 슬루 레이트를 나타내며, 도 6에서 x축은 카운팅 횟수를 나타내고, y축은 바이어스 저항을 나타낸다. 도 7에서 x축은 바이어스 저항을 나타내고, y축은 슬루 레이트를 나타낸다.

도 5에 도시된 바와 같이, 오피 엠프로부터 출력되는 데이터 전압의 라이징 타임은 감소할수록 슬루 레이트가 커지므로, 4bit 카운터로부터 출력된 카운팅 횟수가 증가할수록 상기 데이터 전압의 슬루 레이트는 감소한다. 즉, 오피 엠프로부터 출력되는 데이터 전압의 슬루 레이트가 정상 수치보다 크면, 상기 카운팅 횟수는 정상 슬루 레이트에 대응하는 카운팅 횟수보다 감소하고, 반면에 오피 엠프로부터 출력되는 데이터 전압의 슬루 레이트가 정상 수치보다 작으면, 상기 카운팅 횟수는 정상 슬루 레이트에 대응하는 카운팅 횟수보다 증가한다.

도 6을 참조하면, 상기 4bit 카운터로부터 출력된 카운팅 횟수가 증가할수록 바이어스 회로부의 저항값은 감소한다. 즉, 카운팅 횟수가 정상 카운팅 횟수보다 크면 상기 바이어스 회로부의 저항값은 작아지고, 상기 카운팅 횟수가 정상 카운팅 횟수보다 작으면 상기 바이어스 회로부의 저항값은 증가한다.

도 7에 도시된 바와 같이, 바이어스 회로부의 저항값이 증가할수록 상기 슬루 레이트는 감소한다. 따라서, 상기 오피 엠프로부터 출력되는 데이터 전압의 슬루 레이트를 감소시키기 위해서는 상기 바이어스 회로부의 저항값을 증가시키고, 상기 오프 엠프로부터 출력되는 데이터 전압의 슬루 레이트를 증가시키기 위해서는 상기 바이어스 회로부의 저항값을 감소시킨다.

상기 데이터 드라이버(100, 도 1에 도시됨)로부터 데이터 전압이 출력되기 이전에 오피 엠프로부터 출력되는 데이터 전압의 슬루 레이트가 정상적으로 출력되는가를 판별하고, 그 결과에 따라서 오피 엠프로 피드백되는 바이어스 전압의 전압레벨을 조정함으로써, 상기 데이터 드라이버(100)로부터 출력되는 데이터 전압들 사이의 슬루 레이트 편차를 제거할 수 있다.

도 8을 참조하면, 액정표시장치(600)는 타이밍 제어부(300), 데이터 구동부(105), 감마전압 발생부(400), 게이트 구동부(500) 및 표시부(200)를 포함한다.

상기 타이밍 제어부(300)는 외부로부터 디지털 형태의 영상 데이터 신호(R, G, B)와 각종 제어신호를 입력받는다. 상기 타이밍 제어부(300)는 상기 영상 데이터 신호(R, G, B)를 RSDS 디지털 신호전송 방식으로 상기 데이터 구동부(105)로 제공한다. 상기 타이밍 제어부(300)는 상기 각종 제어신호를 근거로하여 상기 데이터 구동부(105)와 상기 게이트 구동부(500)를 동작시키는데 필요한 제어신호(예를 들 어, 수평동기신호(Hsync), 수평클럭신호(H_CLK), 수직개시신호(STV), 클럭(SKV) 및 클럭바(CKVB) 신호)를 출력한다.

상기 감마전압 발생부(400)는 저항 스트링 구조로 이루어지고, 구동전압(VDD)을 입력받아서 순차적으로 동일한 전압레벨만큼 증가되는 제1 내지 제i 감마기준전압(V_GMMA1 ~ V_GMMAi)을 출력한다. 상기 감마기준전압 발생부(400)로부터 출력된 상기 제1 내지 제i 감마기준전압(V_GMMA1 ~ V_GMMAi)은 상기 데이터 구동부(105)로 제공된다.

상기 타이밍 제어부(300)로부터 생성된 수평동기신호(Hsync) 및 수평클럭신호(H_CLK)는 상기 데이터 구동부(105)로 인가되고, 상기 데이터 구동부(105)는 상기 수평동기신호(Hsync) 및 수평클럭신호(H_CLK)에 동기하여 상기 타이밍 컨트롤러(300)로부터 상기 영상 데이터 신호(R, G, B)를 입력받는다.

상기 데이터 구동부(105)는 상기 타이밍 제어부(300)로부터 한 라인 분량의 영상 데이터 신호(R, G, B, 여기서, 한 라인 분량의 영상 데이터 신호는 n개의 영상 데이터 신호임)를 입력받아서 n개의 데이터 전압을 출력한다.

상기 데이터 구동부(105)는 도 1에 도시된 데이터 드라이버(100)와 동일한 구성으로 이루어지므로, 도 8에 도시된 데이터 구동부(105)에 대한 구체적인 설명은 생략하기로 한다.

상기 게이트 구동부(500)는 상기 수직개시신호(STV)에 응답하여 동작을 개시 하는 쉬프트 레지스터를 포함한다. 상기 쉬프트 레지스터의 각 스테이지는 상기 클럭 및 클럭바 신호(CKV, CKVB)에 응답하여 순차적으로 턴-온되면서 게이트 온 전압(Von) 레벨을 갖는 게이트 신호를 순차적으로 출력한다.

상기 표시부(200)는 두 개의 기판과 상기 두 기판 사이에 개재된 액정층으로 이루어진 액정표시패널(미도시)을 구비하여 영상을 표시한다. 상기 두 기판 중 어느 하나의 기판 상에는 제1 내지 제n 데이터 라인(DL1 ~ DLn), 제1 내지 제m 게이트 라인(GL1 ~ GLm)이 구비된다. 상기 제1 내지 제n 데이터 라인(DL1 ~ DLn)은 상기 제1 내지 제m 게이트 라인(GL1 ~ GLm)과 절연되게 교차한다. 상기 기판 상에는 상기 제1 내지 제n 데이터 라인(DL1 ~ DLn), 제1 내지 제m 게이트 라인(GL1 ~ GLm)에 의해서 매트릭스 형태로 다수의 화소영역이 정의된다.

상기 다수의 화소영역에는 다수의 화소가 일대일 대응하여 구비되고, 각 화소는 대응하는 게이트 신호에 응답하여 대응하는 데이터 전압을 입력받는다. 상기 데이터 전압의 전압레벨에 따라서 액정층의 투과율이 제어되고, 그 결과 원하는 계조를 갖는 영상이 표시된다.

한편, 상기 데이터 구동부(105)는 다수의 데이터 구동칩으로 이루어져, 상기 액정표시패널 상에 직접적으로 실장되거나, 상기 액정표시패널에 부착된 필름(미도시) 상에 실장될 수 있다.

도 1 내지 도 4에 도시된 바와 같이, 본 발명에 따른 데이터 구동칩들에는 오피 엠프로부터 출력되는 데이터 전압들의 슬루 레이트를 측정하고, 측정된 슬루 레이트에 대응하여 바이어스 전압의 전압레벨을 조절하여 오피 엠프로 피드백시킴 으로써, 오피 엠프로부터 출력되는 데이터 전압들의 슬루 레이트를 기 설정된 표준 수치에 대응하도록 조절하기 위한 바이어스 전압 조절부가 구비된다. 이로써, 오피 엠프들 사이 및 데이터 구동칩들 사이에서 슬루 레이트 편차가 발생하는 것을 방지할 수 있다.

본 발명의 일 예로, 측정된 상기 슬루 레이트를 근거로하여 생성되어 상기 오피 엠프로 피드백되는 상기 바이어스 전압은 상기 수직개시신호(STV)에 응답하여 리프레쉬된다. 즉, 상기 바이어스 전압은 한 프레임 단위로 리프레쉬되는 것이다. 이 경우, 도 2에 도시된 비교부 및 래치부로 제공되는 제1 인에이블 신호는 상기 수직개시신호와 동일한 주파수를 갖는다.

한편, 상기 바이어스 전압은 하나 이상의 수평라인(즉, 게이트 라인) 단위로 리프레쉬될 수 있다. 이때, 상기 제1 인에이블 신호의 주파수는 상기 리프레쉬 구간이 몇 개의 수평라인 단위로 설정되었는가에 따라서 달라질 수 있다.

이와 같은 데이터 드라이버 및 이를 갖는 표시장치에 따르면, 데이터 드라이버에 구비된 출력 버퍼들로 제공되는 바이어스 전압의 전압레벨을 출력 버퍼들로부터 출력되는 데이터 전압의 슬루 레이트에 따라서 조절하고, 조절된 바이어스 전압을 상기 출력 버퍼들로 피드백시키기 위한 바이어스 전압 조절부가 구비된다.

따라서, 출력 버퍼들 사이에 발생하는 슬루 레이트 편차를 감소시킬 수 있고, 그 결과 슬루 레이트 편차로 인해 출력 버퍼들 사이의 경계영역에서 세로줄이 시인되는 것을 방지하여 표시장치의 전체적인 표시품질을 개선할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

외부로부터 디지털 형태의 영상 데이터 신호를 입력받는 입력부;

상기 입력부로부터의 상기 영상 데이터 신호를 아날로그 형태의 데이터 전압으로 변환하는 컨버터부;

바이어스 전압을 근거로하여 상기 컨버터부로부터의 상기 데이터 전압을 버퍼링하는 출력 버퍼부; 및

상기 출력 버퍼부로부터 상기 데이터 전압을 입력받고, 상기 데이터 전압과 기 설정된 기준전압을 비교하여 상기 데이터 전압의 슬루 레이트를 카운팅하고, 상기 슬루 레이트의 카운팅 결과를 근거로하여 상기 바이어스 전압의 전압레벨을 가변시켜 상기 출력 버퍼부로 피드백시키는 바이어스 전압 조절부를 포함하는 것을 특징으로 하는 데이터 드라이버.
제1항에 있어서, 상기 바이어스 전압 조절부는,

제1 클럭 및 제1 인에이블 신호에 응답하여 상기 데이터 전압과 상기 기준전압을 비교하고, 비교 결과에 상응하는 비교전압을 출력하는 비교부;

상기 비교전압을 레벨 다운시키는 제1 레벨 쉬프터;

레벨 다운된 상기 비교전압을 입력받고, 제2 클럭 및 제2 인에이블 신호에 응답하여 상기 비교전압의 하이구간을 카운팅하여 카운팅 횟수에 대응하는 제1 내지 제k 전압을 출력하는 카운터부;

출력개시신호 및 상기 제1 인에이블 신호에 응답하여 상기 카운터부로부터 출력된 상기 제1 내지 제k 전압을 래치하는 래치부;

상기 래치부로부터 출력된 상기 제1 내지 제k 전압을 레벨 업 시켜 제1 내지 제k 스위칭 전압을 출력하는 제2 레벨 쉬프터; 및

상기 제1 내지 제k 스위칭 전압에 응답하여 상기 바이어스 전압의 전압레벨을 조절하여 상기 출력 버퍼부로 피드백시키는 바이어스 회로부를 포함하는 것을 특징으로 하는 데이터 드라이버.
제2항에 있어서, 상기 비교부는,

상기 제1 클럭에 반전된 클럭신호 및 상기 제1 인에이블 신호를 입력받아서 제1 제어신호를 출력하는 앤트 게이트;

상기 제1 제어신호에 응답하여 출력 버퍼부로부터 데이터 전압을 출력하는 전송 게이트; 및

상기 전송 게이트로부터 상기 데이터 전압을 입력받고, 기 설정된 기준전압과 상기 데이터 전압을 비교하여 상기 데이터 전압이 상기 기준전압보다 낮은 구간에서 하이 레벨을 갖고, 높은 구간에서 로우 레벨을 갖는 상기 비교전압을 출력하는 비교기를 포함하는 것을 특징으로 하는 데이터 드라이버.
제3항에 있어서, 상기 제1 클럭은 상기 제1 인에이블 신호의 하이 구간 내에서 발생되고,

상기 제1 클럭과 상기 제1 인에이블 신호는 동일한 주파수를 갖는 것을 특징으로 하는 데이터 드라이버.
제2항에 있어서, 상기 카운터부는,

상기 제2 인에이블 신호에 반전된 신호에 응답하여 인에이블되고, 상기 제2 클럭을 이용하여 상기 비교전압의 하이구간을 카운팅하여 카운팅 횟수에 대한 정보를 포함하는 제1 내지 제j 카운팅 전압을 출력하는 j비트 카운터; 및

상기 제1 내지 제j 카운팅 전압을 디코딩하여 상기 제1 내지 제k 전압(여기서, k는 2^j로 정의됨)을 출력하는 디코더를 포함하는 것을 특징으로 하는 데이터 드라이버.
제5항에 있어서, 상기 제2 인에이블 신호는 상기 제1 인에에블 신호에 반전된 신호인 것을 특징으로 하는 데이터 드라이버.
제6항에 있어서, 상기 데이터 전압의 라이징 타임이 감소할수록 슬루 레이트가 증가하고, 상기 슬루 레이트가 감소할수록 상기 카운팅 횟수가 증가하는 것을 특징으로 하는 데이터 드라이버.
제5항에 있어서, 상기 j비트 카운터는 4비트 카운터인 것을 특징으로 하는 데이터 드라이버.
제2항에 있어서, 상기 래치부는,

상기 제1 인에이블 신호 및 상기 출력개시신호를 입력받아서 제2 제어신호를 출력하는 제2 앤드 게이트; 및

상기 카운터로부터 출력된 상기 제1 내지 제16 전압을 저장하고, 상기 출력개시신호를 근거로하여 상기 제1 내지 제16 전압을 순차적으로 출력하는 래치를 포함하는 것을 특징으로 하는 데이터 드라이버.
제9항에 있어서, 상기 출력개시신호는 상기 제1 인에이블 신호의 하이 구간 내에서 발생되고,

상기 제1 클럭은 상기 출력개시신호보다 앞서서 발생되는 것을 특징으로 하는 데이터 드라이버.
제2항에 있어서, 상기 바이어스 회로부는,

전류 미러 형태로 연결된 제1 및 제2 앤모스 트랜지스터; 및

상기 제1 앤모스 트랜지스터의 출력단자와 접지전압이 제공되는 접지전압단자 사이에 구비되고, 상기 제1 내지 제k 스위칭 전압에 응답하여 상기 바이어스 전압의 전압레벨을 조정하는 저항부를 포함하는 것을 특징으로 하는 데이터 드라이버.
제11항에 있어서, 상기 저항부는,

서로 직렬 연결된 제1 내지 제k 저항; 및

상기 제1 내지 제k 저항 각각에 연결되고, 상기 제1 내지 제k 스위칭 전압에 각각 응답하여 대응하는 저항을 상기 제1 앤모스 트랜지스터의 출력단자에 연결시키는 제1 내지 제k 스위치를 포함하는 것을 특징으로 하는 데이터 드라이버.
제12항에 있어서, 상기 제1 내지 제k 저항 각각의 크기는 서로 동일하고,

상기 저항부의 토탈 저항값은 상기 비교전압의 카운팅 횟수가 증가할수록 감소하는 것을 특징으로 하는 데이터 드라이버.
디지털 형태의 영상 데이터 신호를 출력하고, 게이트측 제어신호 및 데이터측 제어신호를 출력하는 타이밍 제어부;

상기 게이트측 제어신호에 응답하여 게이트 전압을 순차적으로 발생하는 게이트 드라이버;

상기 데이터측 제어신호에 응답하여 데이터 전압을 출력하는 데이터 드라이버; 및

상기 게이트 전압에 응답하여 상기 데이터 전압에 대응하는 영상을 표시하는 표시부를 포함하고,

상기 데이터 드라이버는,

상기 타이밍 제어부로부터 상기 디지털 형태의 영상 데이터 신호를 입력받는 입력부;

상기 입력부로부터의 상기 영상 데이터 신호를 아날로그 형태의 상기 데이터 전압으로 변환하는 컨버터부;

바이어스 전압을 근거로하여 상기 컨버터부로부터의 상기 데이터 전압을 버퍼링하여 상기 표시부로 제공하는 출력 버퍼부; 및

상기 데이터 전압이 상기 표시부로 제공되기 이전에 상기 출력 버퍼부로부터 상기 데이터 전압을 입력받고, 상기 데이터 전압과 기 설정된 기준전압을 비교하여 상기 데이터 전압의 슬루 레이트를 카운팅하고, 상기 슬루 레이트의 카운팅 결과를 근거로하여 상기 바이어스 전압의 전압레벨을 가변시켜 상기 출력 버퍼부로 피드백시키는 바이어스 전압 조절부를 포함하는 것을 특징으로 하는 표시장치.
제14항에 있어서, 상기 바이어스 전압 조절부는,

제1 클럭 및 제1 인에이블 신호에 응답하여 상기 데이터 전압과 상기 기준전압을 비교하고, 비교 결과에 상응하는 비교전압을 출력하는 비교부;

상기 비교전압을 레벨 다운시키는 제1 레벨 쉬프터;

레벨 다운된 상기 비교전압을 입력받고, 제2 클럭 및 제2 인에이블 신호에 응답하여 상기 비교전압의 하이구간을 카운팅하여 카운팅 횟수에 대응하는 제1 내지 제k 전압을 출력하는 카운터부;

출력개시신호 및 상기 제1 인에이블 신호에 응답하여 상기 카운터부로부터 출력된 상기 제1 내지 제k 전압을 래치하는 래치부;

상기 래치부로부터 출력된 상기 제1 내지 제k 전압을 레벨 업 시켜 제1 내지 제k 스위칭 전압을 출력하는 제2 레벨 쉬프터; 및

상기 제1 내지 제k 스위칭 전압에 응답하여 상기 바이어스 전압의 전압레벨을 조절하여 상기 출력 버퍼부로 피드백시키는 바이어스 회로부를 포함하는 것을 특징으로 하는 표시장치.
제14항에 있어서, 상기 바이어스 전압의 전압레벨은 상기 바이어스 전압 조절부에 의해서 한 프레임 단위로 리프레쉬되는 것을 특징으로 하는 표시장치.