KR20220132728A - 표시 장치 - Google Patents

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KR20220132728A
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박주찬
김선호
이자은
김건희
김지은
이선희
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Abstract

표시 장치는 표시 영역, 표시 영역의 일측에 위치하며 제1 서브 영역 및 제2 서브 영역을 포함하는 제1 표시 영역 및 표시 영역의 타측에 위치하며 제3 서브 영역 및 제4 서브 영역을 포함하는 제2 표시 영역을 포함하는 표시 장치에 있어서, 기판 및 기판 상의 표시 영역, 제1 표시 영역 및 제2 표시 영역에 배치되는 복수의 제1, 제2 및 제3 서브 화소들을 포함하고, 표시 영역과 제1 서브 영역의 제1 경계와 인접한 표시 영역의 제1 열에는 제1 및 제2 서브 화소들이 반복적으로 배열되고, 표시 영역의 제2 열에는 제3 서브 화소들이 배열되며, 표시 영역과 제3 서브 영역의 제2 경계와 인접한 표시 영역의 제3 열에는 제2 및 제1 서브 화소들이 반복적으로 배열되고, 표시 영역의 제4 열에는 제3 서브 화소들이 배열되며, 제1 경계와 인접한 제1 서브 영역의 제1 열에는 제3 서브 화소들이 배열되고, 제1 경계와 제1 서브 영역의 제1 열 사이에 제1 서브 영역의 제2 열이 위치하며, 제2 경계와 인접한 제3 서브 영역의 제1 열에는 제1 및 제2 서브 화소들이 배열되고, 제2 경계와 제3 서브 영역의 제1 열 사이에 제3 서브 영역의 제2 열이 위치하며, 제1 서브 영역의 제2 열 및 제3 서브 영역의 제2 열에는 제1 내지 제3 서브 화소들이 배치되지 않을 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 서브 화소들을 포함하는 표시 장치에 관한 것이다.
평판 표시 장치는 경량 및 박형 등의 특성으로 인하여, 음극선관 표시 장치를 대체하는 표시 장치로써 사용되고 있다. 이러한 평판 표시 장치의 대표적인 예로서 액정 표시 장치와 유기 발광 표시 장치가 있다.
이러한 표시 장치는 영상이 표시되는 표시 영역 및 영상이 표시되지 않는 주변 영역을 포함할 수 있다. 예를 들면, 표시 영역에는 서브 화소들이 배치될 수 있다. 여기서, 행 방향으로 적녹-청녹(RG-BG) 서브 화소들이 반복적으로 배열되는 펜타일 방식으로 서브 화소들이 표시 영역에 배열될 수 있다. 한편, 주변 영역은 표시 영역의 양측부에 위치할 수 있다. 예를 들면, 주변 영역에는 게이트 구동부, 발광 신호 구동부 등이 배치될 수 있다.
최근 주변 영역에 서브 화소들을 형성하여 주변 영역에서도 영상이 표시되는 표시 장치가 개발되고 있다. 여기서, 상기 표시 장치에 있어서, 표시 영역에 배치되는 서브 화소들의 크기와 상기 주변 영역에 배치되는 서브 화소들의 크기가 상이할 수 있다.
본 발명의 목적은 서브 화소들을 포함하는 표시 장치를 제공하는 것이다.
그러나, 본 발명이 상술한 목적에 의해 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는 표시 영역, 상기 표시 영역의 일측에 위치하며 제1 서브 영역 및 제2 서브 영역을 포함하는 제1 표시 영역 및 상기 표시 영역의 타측에 위치하며 제3 서브 영역 및 제4 서브 영역을 포함하는 제2 표시 영역을 포함하는 표시 장치에 있어서, 기판 및 상기 기판 상의 상기 표시 영역, 상기 제1 표시 영역 및 상기 제2 표시 영역에 배치되는 복수의 제1, 제2 및 제3 서브 화소들을 포함하고, 상기 표시 영역과 상기 제1 서브 영역의 제1 경계와 인접한 상기 표시 영역의 제1 열에는 상기 제1 및 제2 서브 화소들이 반복적으로 배열되고, 상기 표시 영역의 제2 열에는 상기 제3 서브 화소들이 배열되며, 상기 표시 영역과 상기 제3 서브 영역의 제2 경계와 인접한 상기 표시 영역의 제3 열에는 상기 제2 및 제1 서브 화소들이 반복적으로 배열되고, 상기 표시 영역의 제4 열에는 상기 제3 서브 화소들이 배열되며, 상기 제1 경계와 인접한 상기 제1 서브 영역의 제1 열에는 상기 제3 서브 화소들이 배열되고, 상기 제1 경계와 상기 제1 서브 영역의 상기 제1 열 사이에 상기 제1 서브 영역의 제2 열이 위치하며, 상기 제2 경계와 인접한 상기 제3 서브 영역의 제1 열에는 상기 제1 및 제2 서브 화소들이 배열되고, 상기 제2 경계와 상기 제3 서브 영역의 상기 제1 열 사이에 상기 제3 서브 영역의 제2 열이 위치하며, 상기 제1 서브 영역의 상기 제2 열 및 상기 제3 서브 영역의 상기 제2 열에는 상기 제1 내지 제3 서브 화소들이 배치되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 서브 영역의 상기 제1 열과 인접하여 상기 제1 서브 영역의 제3 열이 위치하고, 상기 제1 서브 영역의 상기 제1 및 제3 열들 사이에 상기 제1 서브 영역의 제4 열이 위치하며, 상기 제1 서브 영역의 상기 제3 열에는 상기 제2 및 제1 서브 화소들이 배열될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 서브 영역의 상기 제4 열에는 상기 제1 내지 제3 서브 화소들이 배치되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 표시 영역의 상기 제1 및 제2 열들에서 상기 제1 내지 제3 서브 화소들은 상기 제1 서브 화소, 상기 제3 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소의 순서로 지그재그 형상으로 배열될 수 있다
예시적인 실시예들에 있어서, 상기 제3 서브 영역의 상기 제1 열과 인접하여 상기 제3 서브 영역의 제3 열이 위치하고, 상기 제3 서브 영역의 상기 제1 및 제3 열들 사이에 상기 제3 서브 영역의 제4 열이 위치하며, 상기 제3 서브 영역의 상기 제3 열에는 상기 제3 서브 화소들이 배열될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 서브 영역의 상기 제4 열에는 상기 제1 내지 제3 서브 화소들이 배치되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 표시 영역의 상기 제3 및 제4 열들에서 상기 제1 내지 제3 서브 화소들은 상기 제2 서브 화소, 상기 제3 서브 화소, 상기 제1 서브 화소 및 상기 제3 서브 화소의 순서로 지그재그 형상으로 배열될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상의 상기 제2 서브 영역에 배치되는 제1 회로 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 영역, 상기 제1 표시 영역 및 상기 제2 표시 영역에 배치되는 상기 제1 내지 제3 서브 화소들과 각기 연결되는 복수의 제1, 제2 및 제3 화소 회로들을 더 포함하고, 상기 제2 서브 영역에 배치되는 상기 제1 내지 제3 서브 화소들 각각과 연결되는 상기 제1 내지 제3 화소 회로들은 상기 제1 서브 영역에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상의 상기 제4 서브 영역에 배치되는 제2 회로 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 영역, 상기 제1 표시 영역 및 상기 제2 표시 영역에 배치되는 상기 제1 내지 제3 서브 화소들과 각기 연결되는 복수의 제1, 제2 및 제3 화소 회로들을 더 포함하고, 상기 제4 서브 영역에 배치되는 상기 제1 내지 제3 서브 화소들 각각과 연결되는 상기 제1 내지 제3 화소 회로들은 상기 제3 서브 영역에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 표시 영역의 상기 제1 열에 배열되는 상기 제1 및 제2 서브 화소들의 개수와 상기 표시 영역의 상기 제2 열에 배열되는 상기 제3 서브 화소들의 개수는 동일하고, 상기 제1 서브 영역의 상기 제1 열에 배열되는 상기 제3 서브 화소들의 개수는 상기 표시 영역의 상기 제1 열에 배열되는 상기 제1 및 제2 서브 화소들의 개수보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 서브 영역의 상기 제1 열에 배열되는 상기 제3 서브 화소들의 개수는 상기 표시 영역의 상기 제1 열에 배열되는 상기 제1 및 제2 서브 화소들의 개수에 절반일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 표시 영역과 상기 제2 표시 영역은 마주보도록, 서로 평행하게 위치하고, 상기 표시 영역의 상기 제1 및 제4 열들 사이에 상기 제2 및 제3 열들이 위치하고, 상기 표시 영역의 상기 제1 열과 상기 제1 서브 영역의 상기 제1 열 사이에 상기 제1 서브 영역의 상기 제2 열이 위치하며, 상기 표시 영역의 상기 제4 열과 상기 제3 서브 영역의 상기 제1 열 사이에 상기 제3 서브 영역의 상기 제2 열이 위치하고, 상기 표시 영역에 배치되는 상기 제1 내지 제3 서브 화소들의 크기보다 상기 제1 및 제2 표시 영역들에 배치되는 상기 제1 내지 제3 서브 화소들의 크기가 더 클 수 있다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는 표시 영역, 상기 표시 영역의 일측에 위치하며 제1 서브 영역 및 제2 서브 영역을 포함하는 제1 표시 영역 및 상기 표시 영역의 타측에 위치하며 제3 서브 영역 및 제4 서브 영역을 포함하는 제2 표시 영역을 포함하는 표시 장치에 있어서, 기판 및 상기 기판 상의 상기 표시 영역, 상기 제1 표시 영역 및 상기 제2 표시 영역에 배치되는 복수의 제1, 제2 및 제3 서브 화소들을 포함하고, 상기 표시 영역과 상기 제1 서브 영역의 제1 경계와 인접한 상기 표시 영역의 제1 열에는 상기 제1 및 제2 서브 화소들이 반복적으로 배열되고, 상기 표시 영역의 제2 열에는 상기 제3 서브 화소들이 배열되며, 상기 표시 영역과 상기 제3 서브 영역의 제2 경계와 인접한 상기 표시 영역의 제3 열에는 상기 제2 및 제1 서브 화소들이 반복적으로 배열되고, 상기 표시 영역의 제4 열에는 상기 제3 서브 화소들이 배열되며, 상기 제1 경계와 인접한 상기 제1 서브 영역에는 상기 제3 서브 화소들로 구성된 제1 서브 화소열이 배치되고, 상기 제2 경계와 인접한 상기 제3 서브 영역에는 상기 제3 서브 화소들로 구성된 제2 서브 화소열이 배치되며, 상기 표시 영역의 상기 제2 열로부터 이격된 상기 제1 서브 화소열의 거리와 상기 표시 영역의 상기 제4 열로부터 이격된 상기 제2 서브 화소열의 거리는 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 서브 영역에서 상기 표시 영역으로부터 상기 제1 표시 영역으로의 방향으로 상기 제1 서브 화소열로부터 이격되고, 상기 제2 및 제1 서브 화소들로 구성된 제3 서브 화소열, 상기 제1 서브 영역에서 상기 제3 서브 화소열로부터 상기 방향으로 이격되고, 상기 제3 서브 화소들로 구성된 제4 서브 화소열 및 상기 제1 서브 영역에서 상기 제4 서브 화소열로부터 상기 방향으로 이격되고, 상기 제1 및 제2 서브 화소들로 구성된 제5 서브 화소열을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 서브 화소열과 상기 제3 서브 화소열이 상기 방향으로 이격된 거리는 상기 제3 서브 화소열과 상기 제4 서브 화소열이 상기 방향으로 이격된 거리보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제3 서브 영역에서 상기 표시 영역의 상기 제4 열과 상기 제2 서브 화소열 사이에 배치되고, 상기 제1 및 제2 서브 화소들로 구성된 제6 서브 화소열, 상기 제3 서브 영역에서 상기 표시 영역으로부터 상기 제3 서브 영역으로의 방향으로 상기 제2 서브 화소열로부터 이격되고, 상기 제2 및 제1 서브 화소들로 구성된 제7 서브 화소열 및 상기 제3 서브 영역에서 상기 방향으로 상기 제7 서브 화소열로부터 이격되고, 상기 제3 서브 화소들로 구성된 제8 서브 화소열을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 서브 화소열과 상기 제6 서브 화소열이 상기 방향으로 이격된 거리는 상기 제2 서브 화소열과 상기 제7 서브 화소열이 상기 방향으로 이격된 거리보다 작을 수 있다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는 표시 영역, 상기 표시 영역의 일측에 위치하며 제1 서브 영역 및 제2 서브 영역을 포함하는 제1 표시 영역 및 상기 표시 영역의 타측에 위치하며 제3 서브 영역 및 제4 서브 영역을 포함하는 제2 표시 영역을 포함하는 표시 장치에 있어서, 기판 및 상기 기판 상의 상기 표시 영역, 상기 제1 표시 영역 및 상기 제2 표시 영역에 배치되는 복수의 제1, 제2 및 제3 서브 화소들을 포함하고, 상기 표시 영역과 상기 제1 서브 영역의 제1 경계와 인접한 상기 표시 영역의 제1 열에는 상기 제1 및 제2 서브 화소들이 반복적으로 배열되고, 상기 표시 영역의 제2 열에는 상기 제3 서브 화소들이 배열되며, 상기 표시 영역과 상기 제3 서브 영역의 제2 경계와 인접한 상기 표시 영역의 제3 열에는 상기 제3 서브 화소들이 반복적으로 배열되고, 상기 표시 영역의 제4 열에는 상기 제1 및 제2 서브 화소들이 반복적으로 배열되며, 상기 제1 경계와 인접한 상기 제1 서브 영역의 제1 열에는 상기 제3 서브 화소들이 배열되고, 상기 제1 경계와 상기 제1 서브 영역의 상기 제1 열 사이에 상기 제1 서브 영역의 제2 열이 위치하며, 상기 제2 경계와 인접한 상기 제3 서브 영역의 제1 열에는 상기 제3 서브 화소들이 배열되고, 상기 제2 경계와 상기 제3 서브 영역의 상기 제1 열 사이에 상기 제3 서브 영역의 제2 열이 위치하며, 상기 제1 서브 영역의 상기 제2 열 및 상기 제3 서브 영역의 상기 제2 열에는 상기 제1 내지 제3 서브 화소들이 배치되지 않을 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치에 있어서, 제1 서브 영역의 제2 열 및 제3 서브 영역의 제2 열에는 제1 내지 제3 서브 화소들이 배치되지 않음으로써, 상기 제1 및 제2 경계들과 인접하여 배치된 제1 내지 제3 서브 화소들의 발광층을 형성하는 공정에서 불량이 발생하지 않을 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치에 있어서, 표시 영역의 제2 열로부터 이격된 상기 제1 서브 화소열의 거리와 표시 영역의 제4 열로부터 이격된 상기 제2 서브 화소열의 거리가 실질적으로 동일해짐으로써, R-index의 값이 상대적으로 낮아질 수 있고, 표시 장치의 화질이 상대적으로 개선될 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치에 있어서, 표시 영역에서 첫 번째 열과 마지막 열의 서브 화소의 배열이 동일하고, 제1 표시 영역에 배치된 서브 화소의 배열과 제2 표시 영역에 배치된 서브 화소의 배열이 대칭일 경우, R-index의 값이 상대적으로 낮아질 수 있고, 표시 장치의 화질이 상대적으로 개선될 수 있다. 또한. 상기 제1 및 제2 경계들과 인접하여 배치된 제1 내지 제3 서브 화소들의 발광층을 형성하는 공정에서 불량이 발생하지 않을 수 있다.
다만, 본 발명의 효과가 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 장치에 포함된 회로 구조물의 일 예를 나타내는 회로도이다.
도 3은 도 1의 표시 장치에 포함된 회로 구조물의 다른 예를 나타내는 회로도이다.
도 4는 도 1의 표시 장치에 포함된 서브 화소 및 화소 회로를 나타내는 회로도이다.
도 5는 도 1의 'A'영역을 확대 도시한 부분 확대 평면도이다.
도 6은 도 1의 'B'영역을 확대 도시한 부분 확대 평면도이다.
도 7은 도 5의 I-I'라인을 자른 단면도이다.
도 8은 도 5의 II-II'라인을 자른 단면도이다.
도 9는 도 5의 III-III'라인을 자른 단면도이다.
도 10은 도 5의 IV-IV'라인을 자른 단면도이다.
도 11 및 12는 도 5 및 6에 도시된 연결 전극의 일 예를 나타내는 평면도들이다.
도 13 및 14는 도 5 및 6에 도시된 연결 전극의 다른 예를 나타내는 평면도들이다.
도 15 및 16은 도 1의 표시 장치에 포함된 서브 화소들의 배열의 일 예를 나타내는 평면도들이다.
도 17 및 18은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 평면도들이다.
도 19 및 20은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 평면도들이다.
도 21은 도 19 및 20의 표시 장치에 포함된 서브 화소들의 배열의 일 예를 나타내는 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 따른 표시 장치들에 대하여 상세하게 설명한다. 첨부한 도면들에 있어서, 동일하거나 유사한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 표시 장치(100)는 기판(110), 제1 내지 제3 서브 화소들(R, B, G)(예를 들어, 적색 서브 화소(R), 청색 서브 화소(B) 및 녹색 서브 화소(G)), 제1 회로 구조물(800), 제2 회로 구조물(900) 등을 포함할 수 있다. 또한, 표시 장치(100)는 표시 영역(10), 제1 표시 영역(20) 및 제2 표시 영역(30)을 포함할 수 있다. 여기서, 제1 표시 영역(20)은 제1 서브 영역(21) 및 제2 서브 영역(22)을 포함할 수 있고, 제2 표시 영역(30)은 제3 서브 영역(31) 및 제4 서브 영역(32)을 포함할 수 있다. 도 1에 도시되지는 않았지만, 표시 장치(100)는 제1 내지 제3 서브 화소들(R, B, G)과 각기 연결되는 제1 내지 제3 화소 회로들을 더 포함할 수 있다.
표시 영역(10)의 일측에 제1 표시 영역(20)이 위치할 수 있고, 표시 영역(10)의 타측에 제2 표시 영역(30)이 위치할 수 있다. 다시 말하면, 표시 영역(10)이 제1 표시 영역(20)과 제2 표시 영역(30) 사이에 위치할 수 있다. 제1 표시 영역(20)과 제2 표시 영역(30)은 서로 마주볼 수 있고, 실질적으로 서로 평행하게 위치할 수 있다. 또한, 제2 서브 영역(22)보다 제1 서브 영역(21)이 표시 영역(10)에 인접하여 위치할 수 있고, 제3 서브 영역(31)이 제4 서브 영역(32)보다 표시 영역(10)에 인접하여 위치할 수 있다.
기판(110) 상의 표시 영역(10), 제1 표시 영역(20) 및 제2 표시 영역(30)에는 제1 내지 제3 서브 화소들(R, B, G)이 배치될 수 있다. 제1 내지 제3 서브 화소들(R, B, G)은 표시 장치(100)의 상면에 평행한 제1 방향(D1)(예를 들어 행 방향)으로 적녹-청녹(RG-BG) 서브 화소들이 반복적으로 배열(예를 들어, 펜타일 방식)될 수 있다.
예를 들면, 제1 내지 제3 서브 화소들(R, B, G) 각각은 도 4에 도시된 유기 발광 다이오드(OLED)에 대응될 수 있고, 상기 제1 내지 제3 화소 회로들이 도 4에 도시된 화소 회로(PC)에 대응될 수 있다. 제1 내지 제3 서브 화소들(R, B, G) 및 상기 제1 내지 제3 화소 회로들을 통해 표시 영역(10), 제1 표시 영역(20) 및 제2 표시 영역(30)에 영상이 표시될 수 있다.
표시 영역(10)에 있어서, 제1 서브 화소(R)는 제1 서브 화소(R)와 연결되는 상기 제1 화소 회로와 중첩하여 배치될 수 있고, 제2 서브 화소(B)는 제2 서브 화소(B)와 연결되는 상기 제2 화소 회로와 중첩하여 배치될 수 있으며, 제3 서브 화소(G)는 제3 서브 화소(G)와 연결되는 상기 제3 화소 회로와 중첩하여 배치될 수 있다.
제1 서브 영역(21) 및 제3 서브 영역(31)에 있어서, 제1 서브 화소(R)는 제1 서브 화소(R)와 연결되는 상기 제1 화소 회로와 중첩하여 배치될 수 있고, 제2 서브 화소(B)는 제2 서브 화소(B)와 연결되는 상기 제2 화소 회로와 중첩하여 배치될 수 있으며, 제3 서브 화소(G)는 제3 서브 화소(G)와 연결되는 상기 제3 화소 회로와 중첩하여 배치될 수 있다.
제2 서브 영역(22) 및 제4 서브 영역(32)에 있어서, 제1 서브 화소(R)는 제1 서브 화소(R)와 연결되는 상기 제1 화소 회로와 중첩하지 않을 수 있고, 제2 서브 화소(B)는 제2 서브 화소(B)와 연결되는 상기 제2 화소 회로와 중첩하지 않을 수 있으며, 제3 서브 화소(G)는 제3 서브 화소(G)와 연결되는 상기 제3 화소 회로와 중첩하지 않을 수 있다. 예를 들면, 제2 서브 영역(22) 및 제4 서브 영역(32)에는 제1 및 제2 회로 구조물들(800, 900)이 배치되기 때문에 제1 내지 제3 서브 화소들(R, B, G)과 연결되는 상기 제1 내지 제3 화소 회로들이 배치될 공간이 부족할 수 있다. 따라서, 제2 서브 영역(22)에 배치된 제1 내지 제3 서브 화소들(R, B, G)과 연결된 상기 제1 내지 제3 화소 회로들은 제1 서브 영역(21)에 배치될 수 있고, 제4 서브 영역(32)에 배치된 제1 내지 제3 서브 화소들(R, B, G)과 연결된 상기 제1 내지 제3 화소 회로들은 제3 서브 영역(31)에 배치될 수 있다(도 5 참조).
상기 제1 내지 제3 화소 회로들 각각은 적어도 하나의 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 적어도 하나의 커패시터 등이 배치될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 내지 제3 화소 회로들 각각은 하나의 구동 트랜지스터(예를 들어, 도 4의 제1 트랜지스터(TR1)) 및 6개의 스위칭 트랜지스터들(예를 들어, 도 4의 제2 내지 제7 트랜지스터들(TR2, TR3, TR4, TR5, TR6, TR7)), 하나의 스토리지 커패시터(예를 들어, 도 4의 스토리지 커패시터(CST)) 등이 배치될 수 있다.
예시적인 실시예들에 있어서, 표시 영역(10)에 배치되는 제1 내지 제3 서브 화소들(R, B, G) 각각의 크기와 제1 및 제2 표시 영역들(20, 30)에 배치되는 제1 내지 제3 서브 화소들(R, B, G) 각각의 크기가 상이할 수 있다. 예를 들면, 표시 영역(10)에 배치되는 제1 내지 제3 서브 화소들(R, B, G) 각각의 크기보다 제1 및 제2 표시 영역들(20, 30)에 배치되는 제1 내지 제3 서브 화소들(R, B, G) 각각의 크기가 더 클 수 있다. 이러한 경우, 표시 영역(10)에 배치되는 상기 제1 내지 제3 화소 회로들의 구성(예를 들어, 트랜지스터의 개수 및 커패시터의 개수)과 제1 및 제2 표시 영역들(20, 30)에 배치되는 상기 제1 내지 제3 화소 회로들의 구성이 다를 수 있다.
또한, 표시 장치(100)는 표시 영역(10)의 하측에 위치하는 패드 영역을 더 포함할 수도 있다. 상기 패드 영역에는 패드 전극들이 배치될 수 있다. 표시 장치(100)에 신호 및 전원을 제공하는 외부 장치가 상기 패드 전극에 연성 인쇄 회로 기판 또는 인쇄 회로 기판을 통해 전기적으로 연결될 수 있다. 상기 외부 장치는 데이터 신호, 게이트 신호, 발광 제어 신호, 게이트 초기화 신호, 초기화 전압, 전원 전압 등을 생성할 수 있고, 상기 데이터 신호, 상기 게이트 신호, 상기 발광 제어 신호, 상기 게이트 초기화 신호, 상기 초기화 전압, 상기 전원 전압 등이 상기 패드 전극들 및 상기 연성 인쇄 회로 기판을 통해 제1 회로 구조물(800), 제2 회로 구조물(900), 상기 제1 내지 제3 화소 회로들 및 제1 내지 제3 서브 화소들(R, B, G)에 제공될 수 있다. 또한, 상기 연성 인쇄 회로 기판에는 구동 집적 회로가 실장될 수 있다. 다른 예시적인 실시예들에 있어서, 상기 구동 집적 회로가 상기 패드 전극들과 인접하여 표시 장치(100)에 실장될 수도 있다.
기판(110) 상의 제2 서브 영역(22)에는 제1 회로 구조물(800)이 배치될 수 있고, 기판(110) 상의 제4 서브 영역(32)에는 제2 회로 구조물(900)이 배치될 수 있다. 제1 회로 구조물(800) 및 제2 회로 구조물(900)은 게이트 구동부, 발광 신호 구동부 등을 포함할 수 있다.
상기 게이트 구동부는 상기 외부 장치로부터 상기 게이트 신호를 수신할 수 있고, 상기 게이트 신호가 상기 게이트 구동부를 통해 상기 제1 내지 제3 화소 회로들에 제공될 수 있다. 또한, 상기 발광 신호 구동부는 상기 외부 장치로부터 상기 발광 제어 신호를 수신할 수 있고, 상기 발광 제어 신호가 상기 발광 신호 구동부를 통해 상기 제1 내지 제3 화소 회로들에 제공될 수 있다.
예시적인 실시예들에 있어서, 제1 회로 구조물(800) 및 제2 회로 구조물(900)이 제2 서브 영역(22) 및 제4 서브 영역(32)에 각기 배치되더라도, 표시 장치(100)는 표시 영역(10), 제1 표시 영역(20) 및 제2 표시 영역(30) 모두에 배치되는 제1 내지 제3 서브 화소들(R, B, G)을 포함함으로써 표시 장치(100)의 상면에 전체적으로 영상이 표시될 수 있다. 다른 예시적인 실시예들에 있어서, 제1 표시 영역(20)이 존재하지 않고, 제2 서브 영역(22)에 배치되는 제1 회로 구조물(800)이 제4 서브 영역(32)에 제2 회로 구조물(900)과 함께 배치될 수도 있다.
다만, 본 발명의 표시 영역(10), 제1 표시 영역(20) 및 제2 표시 영역(30) 각각의 형상이 사각형의 평면 형상을 갖는 것으로 설명하였지만, 상기 형상이 이에 한정되는 것은 아니다. 예를 들면, 표시 영역(10), 제1 표시 영역(20) 및 제2 표시 영역(30) 각각의 형상은 삼각형의 평면 형상, 마름모의 평면 형상, 다각형의 평면 형상, 원형의 평면 형상, 트랙형의 평면 형상 또는 타원형의 평면 형상을 가질 수도 있다.
도 2는 도 1의 표시 장치에 포함된 회로 구조물의 일 예를 나타내는 회로도이다. 도 2에 도시된 회로 구조물은 게이트 구동부에 포함된 하나의 게이트 스테이지에 해당될 수 있다.
도 2를 참조하면, 제1 회로 구조물(800)(또는 제2 회로 구조물(900))은 제1 구동부(1210), 제2 구동부(1220), 출력부(1230) 및 제1 트랜지스터(M1)를 포함할 수 있다.
출력부(1230)는 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)를 포함할 수 있다. 출력부(1230)는 제1 노드(N1) 및 제2 노드(N2) 전압에 기초하여 출력 단자(1004)로 공급되는 전압을 제어할 수 있다. 제5 트랜지스터(M5)는 제1 구동 전원(VGH) 배선(예를 들어, 고전원 전압 배선)과 출력 단자(1004) 사이에 연결될 수 있고, 제5 트랜지스터(M5)의 게이트 전극이 제1 노드(N1)에 연결될 수 있다. 제5 트랜지스터(M5)는 제1 노드(N1)에 인가되는 전압에 기초하여 제1 구동 전원(VGH) 배선과 출력 단자(1004)의 연결을 제어할 수 있다. 제6 트랜지스터(M6)는 출력 단자(1004)와 제3 입력 단자(1003) 사이에 연결될 수 있고, 제6 트랜지스터(M6)의 게이트 전극이 제2 노드(N2)에 연결될 수 있다. 제6 트랜지스터(M6)는 제2 노드(N2)에 인가되는 전압에 기초하여 출력 단자(1004)와 제3 입력 단자(1003)의 연결을 제어할 수 있다. 출력부(1230)는 버퍼로 구동될 수 있다. 선택적으로, 제5 트랜지스터(M5) 및/또는 제6 트랜지스터(M6)는 복수의 트랜지스터가 병렬로 연결되는 구성을 가질 수도 있다.
제1 구동부(1210)는 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 포함할 수 있다. 제1 구동부(1210)는 제1 입력 단자(1001), 제2 입력 단자(1002) 및 제3 입력 단자(1003)로 공급되는 클럭 신호들에 기초하여 제3 노드(N3)의 전압을 제어할 수 있다. 제2 트랜지스터(M2)는 제1 입력 단자(1001)와 제3 노드(N3) 사이에 연결될 수 있고, 제2 트랜지스터(M2)의 게이트 전극이 제2 입력 단자(1002)에 연결될 수 있다. 제2 트랜지스터(M2)는 제2 입력 단자(1002)로 공급되는 클럭 신호에 기초하여 제1 입력 단자(1001)와 제3 노드(N3)의 연결을 제어할 수 있다. 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 제3 노드(N3)와 제1 구동 전원(VGH) 배선 사이에서 직렬로 연결될 수 있다. 제3 트랜지스터(M3)는 제4 트랜지스터(M4)와 제3 노드(N3) 사이에 연결될 수 있고, 제3 트랜지스터(M3)의 게이트 전극이 제3 입력 단자(1003)에 연결될 수 있다. 제3 트랜지스터(M3)는 제3 입력 단자(1003)로 공급되는 클럭 신호에 기초하여 제4 트랜지스터(M4)와 제3 노드(N3)의 연결을 제어할 수 있다. 제4 트랜지스터(M4)는 제3 트랜지스터(M3)와 제1 구동 전원(VGH) 배선 사이에 연결될 수 있고, 제4 트랜지스터(M4)의 게이트 전극이 제1 노드(N1)에 연결될 수 있다. 제4 트랜지스터(M4)는 제1 노드(N1)의 전압에 기초하여 제3 트랜지스터(M3)와 제1 구동 전원(VGH) 배선의 연결을 제어할 수 있다.
제2 구동부(1220)는 제7 트랜지스터(M7), 제8 트랜지스터(M8), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다. 제2 구동부(1220)는 제2 입력 단자(1002) 및 제3 노드(N3)의 전압에 기초하여 제1 노드(N1)의 전압을 제어할 수 있다. 제1 커패시터(C1)는 제2 노드(N2)와 출력 단자(1004) 사이에 연결될 수 있다. 제1 커패시터(C1)는 제6 트랜지스터(M6)의 턴-온 및 턴-오프에 기초하는 전압을 충전할 수 있다. 제2 커패시터(C2)는 제1 노드(N1)와 제1 구동 전원(VGH) 배선 사이에 연결될 수 있다. 제2 커패시터(C2)는 제1 노드(N1)에 인가되는 전압을 충전할 수 있다. 제7 트랜지스터(M7)는 제1 노드(N1)와 제2 입력 단자(1002) 사이에 연결될 수 있고, 제7 트랜지스터(M7)의 게이트 전극이 제3 노드(N3)에 연결 될 수 있다. 제7 트랜지스터(M7)는 제3 노드(N3)의 전압에 기초하여 제1 노드(N1)와 제2 입력 단자(1002)의 연결을 제어할 수 있다. 제8 트랜지스터(M8)는 제1 노드(N1)와 제2 구동 전원(VGL) 배선(예를 들어, 저전원 전압 배선) 사이에 연결될 수 있고, 제8 트랜지스터(M8)의 게이트 전극이 제2 입력 단자(1002)에 연결될 수 있다. 제8 트랜지스터(M8)는 제2 입력 단자(1002)의 클럭 신호에 기초하여 제1 노드(N1)와 제2 구동 전원(VGL) 배선의 연결을 제어할 수 있다. 제1 트랜지스터(M1)는 제3 노드(N3)와 제2 노드(N2) 사이에 연결될 수 있고, 제1 트랜지스터(M1)의 게이트 전극이 제2 구동전원(VGL)에 연결될 수 있다. 제1 트랜지스터(M1)는 턴-온 상태를 유지하면서 제3 노드(N3) 및 제2 노드(N2)의 전기적 연결을 유지할 수 있다. 선택적으로, 제1 트랜지스터(M1)는 제2 노드(N2)의 전압에 기초하여 제3 노드(N3)의 전압 하강 폭을 제한할 수도 있다. 다시 말하면, 제2 노드(N2)의 전압이 제2 구동전원(VGL)보다 낮은 전압으로 하강하더라도 제3 노드(N3)의 전압은 제2 구동전원(VGL)에서 제1 트랜지스터(M1)의 문턱 전압을 감한 전압보다 낮아지지 않을 수 있다.
이에 따라, 제1 회로 구조물(800)은 출력 단자(1004)로 게이트 신호(예를 들어, 도 4의 게이트 신호(GW))를 출력할 수 있다.
다만, 제1 회로 구조물(800)이 9개의 트랜지스터들 및 2개의 커패시터들을 포함하는 것으로 설명하였으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 제1 회로 구조물(800)은 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 갖는 구성을 가질 수도 있다.
도 3은 도 1의 표시 장치에 포함된 회로 구조물의 다른 예를 나타내는 회로도이다. 도 3에 도시된 회로 구조물은 발광 신호 구동부에 포함된 하나의 발광 신호 스테이지에 해당될 수 있다.
도 3을 참조하면, 제1 회로 구조물(800)(또는 제2 회로 구조물(900))은 제1 신호 처리부(2100), 제2 신호 처리부(2200), 제3 신호 처리부(2300) 및 출력부(2400)를 포함할 수 있다.
제1 신호 처리부(2100)는 제11 트랜지스터(M11), 제12 트랜지스터(M12) 및 제13 트랜지스터(M13)를 포함할 수 있다. 제1 신호 처리부(2100)는 제1 입력 단자(2001) 및 제2 입력 단자(2002)로 공급되는 신호들에 기초하여 제22 노드(N22) 및 제21 노드(N21)의 전압을 제어할 수 있다. 제11 트랜지스터(M11)는 제1 입력 단자(2001)와 제21 노드(N21) 사이에 연결될 수 있고, 제11 트랜지스터(M11)의 게이트 전극이 제2 입력 단자(2002)에 연결될 수 있다. 제11 트랜지스터(M11)는 제2 입력 단자(2002)로 클럭 신호가 공급될 때 턴-온될 수 있다. 제12 트랜지스터(M12)는 제2 입력 단자(2002)와 제22 노드(N22) 사이에 연결될 수 있고, 제12 트랜지스터(M12)의 게이트 전극이 제21 노드(N21)에 연결 수 있다. 제12 트랜지스터(M12)는 제21 노드(N21)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제13 트랜지스터(M13)는 제2 구동 전원(VGL) 배선과 제22 노드(N22) 사이에 연결될 수 있고, 제13 트랜지스터(M13)의 게이트 전극이 제2 입력 단자(2002)에 연결될 수 있다. 제13 트랜지스터(M13)는 제2 입력 단자(2002)로 상기 클럭 신호가 공급될 때 턴-온될 수 있다.
제2 신호 처리부(2200)는 제14 트랜지스터(M14), 제15 트랜지스터(M15), 제16 트랜지스터(M16), 제17 트랜지스터(M17), 제11 커패시터(C11) 및 제12 커패시터(C12)를 포함할 수 있다. 제2 신호 처리부(2200)는 제3 입력 단자(2003)로 공급되는 클럭 신호 및 제22 노드(N22)의 전압에 기초하여 제21 노드(N21) 및 제23 노드(N23)의 전압을 제어할 수 있다. 제14 트랜지스터(M14)는 제15 트랜지스터(M15)와 제21 노드(N21) 사이에 연결될 수 있고, 제14 트랜지스터(M14)의 게이트 전극이 제3 입력 단자(2003)에 연결될 수 있다. 제14 트랜지스터(M14)는 제3 입력 단자(2003)로 클럭 신호가 공급될 때 턴-온될 수 있다. 제15 트랜지스터(M15)는 제1 구동 전원(VGH) 배선과 제14 트랜지스터(M14) 사이에 연결될 수 있고, 제15 트랜지스터(M15)의 게이트 전극이 제22 노드(N22)에 연결될 수 있다. 제15 트랜지스터(M15)는 제22 노드(N22)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제16 트랜지스터(M16)는 제17 트랜지스터(M17)의 제1 전극과 제3 입력 단자(2003) 사이에 연결될 수 있고, 제16 트랜지스터(M16)의 게이트 전극이 제22 노드(N22)에 연결될 수 있다. 제16 트랜지스터(M16)는 제22 노드(N22)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제17 트랜지스터(M17)는 제16 트랜지스터(M16)의 제1 전극과 제23 노드(N23) 사이에 연결될 수 있고, 제17 트랜지스터(M17)의 게이트 전극이 제3 입력 단자(2003)에 연결될 수 있다. 제17 트랜지스터(M17)는 제3 입력 단자(2003)로 클럭 신호가 공급될 때 턴-온될 수 있다. 제11 커패시터(C11)는 제21 노드(N21)와 제3 입력 단자(2003) 사이에 연결될 수 있다. 제12 커패시터(C12)는 제22 노드(N22)와 제17 트랜지스터(M17)의 제1 전극 사이에 연결될 수 있다.
제3 신호 처리부(2003)는 제18 트랜지스터(M18) 및 제13 커패시터(C13)를 포함할 수 있다. 제3 신호 처리부(2003)는 제21 노드(N21)의 전압에 기초하여 제23 노드(N23)의 전압을 제어할 수 있다. 제18 트랜지스터(M18)는 제1 구동 전원(VGH) 배선과 제23 노드(N23) 사이에 연결될 수 있고, 제18 트랜지스터(M18)의 게이트 전극이 제21 노드(N21)에 연결될 수 있다. 제18 트랜지스터(M18)는 제21 노드(N21)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제13 커패시터(C13)는 제3 구동전원(VGH1)과 제23 노드(N23) 사이에 연결될 수 있다.
출력부(2400)는 제19 트랜지스터(M19) 및 제20 트랜지스터(M20)를 포함할 수 있다. 출력부(2400)는 제21 노드(N21) 및 제23 노드(N23)의 전압에 기초하여 출력 단자(2004)로 공급되는 전압을 제어할 수 있다. 제19 트랜지스터(M19)는 제1 구동 전원(VGH) 배선과 출력 단자(2004) 사이에 연결될 수 있고, 제19 트랜지스터(M19)의 게이트 전극이 제23 노드(N23)에 연결될 수 있다. 제19 트랜지스터(M19)는 제23 노드(N23)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 제20 트랜지스터(M20)는 출력 단자(2004)와 제2 구동 전원(VGL) 배선 사이에 연결될 수 있고, 제20 트랜지스터(M20)의 게이트 전극이 제21 노드(N21)에 연결될 수 있다. 제20 트랜지스터(M20)는 제21 노드(N21)의 전압에 기초하여 턴-온 또는 턴-오프될 수 있다. 출력부(2400)는 버퍼로 구동될 수 있다. 선택적으로, 제19 트랜지스터(M19) 및/또는 제20 트랜지스터(M20)는 복수의 트랜지스터가 병렬로 연결되는 구성을 가질 수도 있다.
이에 따라, 제2 회로 구조물(600)은 출력 단자(2004)로 발광 제어 신호(예를 들어, 도 4의 발광 제어 신호(EM))를 출력할 수 있다.
다만, 제2 회로 구조물(600)이 10개의 트랜지스터들 및 3개의 커패시터들을 포함하는 것으로 설명하였으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 제2 회로 구조물(600)은 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 갖는 구성을 가질 수도 있다.
예시적인 실시예들에 있어서, 표시 장치(100)는 제2 서브 영역(22) 및 제4 서브 영역(32) 각각에 도 2의 회로 구조물 및 도 3의 회로 구조물이 모두 배치되는 구성 또는 제2 서브 영역(22) 및 제4 서브 영역(32) 각각에 도 2의 회로 구조물 또는 도 3의 회로 구조물이 배치되는 구성을 가질 수 있다.
도 4는 도 1의 표시 장치에 포함된 서브 화소 및 화소 회로를 나타내는 회로도이다.
도 4를 참조하면, 표시 장치(100)에 포함된 제1 내지 제3 서브 화소들(R, B, G) 각각이 유기 발광 다이오드(OLED)에 대응될 수 있고, 표시 장치(100)에 포함된 제1 내지 제3 화소 회로들 각각이 화소 회로(PC)에 대응될 수 있다. 도시하지는 않았지만, 표시 장치(100)의 단면 상에서 기판(110) 상에 화소 회로(PC)가 배치될 수 있고, 화소 회로(PC) 상에 유기 발광 다이오드(OLED)가 배치될 수 있다.
화소 회로(PC)는 제1 내지 제7 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7) 및 스토리지 커패시터(CST) 등을 포함할 수 있다. 제1 트랜지스터(TR1)는 구동 트랜지스터에 해당될 수 있고, 제2 내지 제7 트랜지스터들(TR2, TR3, TR4, TR5, TR6, TR7)은 스위칭 트랜지스터에 해당될 수 있다. 제1 내지 제7 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7) 각각은 제1 단자, 제2 단자, 채널 및 게이트 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 단자가 소스 단자이고 상기 제2 단자가 드레인 단자일 수 있다. 선택적으로, 상기 제1 단자가 드레인 단자일 수 있고, 상기 제2 단자가 소스 단자일 수도 있다.
유기 발광 다이오드(OLED)는 구동 전류(ID)에 기초하여 광을 출력할 수 있다. 유기 발광 다이오드(OLED)는 제1 단자 및 제2 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 유기 발광 다이오드(OLED)의 제2 단자는 저전원 전압(ELVSS)을 공급받을 수 있고, 유기 발광 다이오드(OLED)의 제1 단자는 고전원 전압(ELVDD)을 공급받을 수 있다. 예를 들면, 유기 발광 다이오드(OLED)의 제1 단자는 애노드 단자이고, 유기 발광 다이오드(OLED)의 제2 단자는 캐소드 단자일 수 있다. 선택적으로, 유기 발광 다이오드(OLED)의 제1 단자는 캐소드 단자이고, 유기 발광 다이오드(OLED)의 제2 단자는 애노드 단자일 수도 있다.
제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 예시적인 실시예들에 있어서, 제1 트랜지스터(TR1)는 포화 영역에서 동작할 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 상기 게이트 단자와 상기 소스 단자 사이의 전압 차에 기초하여 구동 전류(ID)를 생성할 수 있다. 또한, 유기 발광 다이오드(OLED)에 공급되는 구동 전류(ID)의 크기에 기초하여 계조가 표현될 수 있다. 선택적으로, 제1 트랜지스터(TR1)는 선형 영역에서 동작할 수도 있다. 이러한 경우, 일 프레임 내에서 유기 발광 다이오드(OLED)에 구동 전류가 공급되는 시간의 합에 기초하여 계조가 표현될 수 있다.
제2 트랜지스터(TR2)의 게이트 단자는 게이트 신호(GW)를 공급받을 수 있다. 예를 들면, 도 2에 도시된 게이트 스테이지로부터 게이트 신호(GW)가 제공될 수 있고, 게이트 신호(GW)가 게이트 신호(GW) 배선을 통해 제2 트랜지스터(TR2)의 게이트 단자에 인가될 수 있다. 제2 트랜지스터(TR2)의 제1 단자는 데이터 신호(DATA)를 공급받을 수 있다. 제2 트랜지스터(TR2)의 제2 단자는 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다. 예를 들면, 도 2에 도시된 상기 게이트 스테이지로부터 게이트 신호(GW)가 제공될 수 있고, 게이트 신호(GW)가 게이트 신호(GW) 배선을 통해 제2 트랜지스터(TR2)의 게이트 단자에 인가될 수 있다. 제2 트랜지스터(TR2)는 게이트 신호(GW)의 활성화 구간 동안 데이터 신호(DATA)를 제1 트랜지스터(TR1)의 제1 단자로 공급할 수 있다. 이러한 경우, 제2 트랜지스터(TR2)는 선형 영역에서 동작할 수 있다.
제3 트랜지스터(TR3)의 게이트 단자는 게이트 신호(GW)를 공급받을 수 있다. 예를 들면, 도 2에 도시된 상기 게이트 스테이지로부터 게이트 신호(GW)가 제공될 수 있고, 게이트 신호(GW)가 게이트 신호(GW) 배선을 통해 제3 트랜지스터(TR3)의 게이트 단자에 인가될 수 있다. 제3 트랜지스터(TR3)의 제1 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다. 제3 트랜지스터(TR3)의 제2 단자는 제1 트랜지스터(TR1)의 제2 단자에 연결될 수 있다. 제3 트랜지스터(TR3)는 게이트 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자와 제1 트랜지스터(TR1)의 제2 단자를 연결할 수 있다. 이러한 경우, 제3 트랜지스터(TR3)는 선형 영역에서 동작할 수 있다. 즉, 제3 트랜지스터(TR3)는 게이트 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)를 다이오드 연결시킬 수 있다.
초기화 전압(VINT)이 제공되는 초기화 전압 배선의 입력단은 제4 트랜지스터(TR4)의 제1 단자 및 제7 트랜지스터(TR7)의 제1 단자와 연결될 수 있고, 상기 초기화 전압 배선의 출력단은 제4 트랜지스터(TR4)의 제2 단자 및 스토리지 커패시터(CST)의 제1 단자와 연결될 수 있다.
제4 트랜지스터(TR4)의 게이트 단자는 게이트 초기화 신호(GI)를 공급받을 수 있다. 제4 트랜지스터(TR4)의 제1 단자는 초기화 전압(VINT)을 공급받을 수 있다. 제4 트랜지스터(TR4)의 제2 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다.
제4 트랜지스터(TR4)는 게이트 초기화 신호(GI)의 활성화 구간 동안 초기화 전압(VINT)을 제1 트랜지스터(TR1)의 게이트 단자에 공급할 수 있다. 이러한 경우, 제4 트랜지스터(TR4)는 선형 영역에서 동작할 수 있다. 즉, 제4 트랜지스터(TR4)는 게이트 초기화 신호(GI)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다. 예시적인 실시예들에 있어서, 초기화 전압(VINT)의 전압 레벨은 이전 프레임에서 스토리지 커패시터(CST)에 의해 유지된 데이터 신호(DATA)의 전압 레벨보다 충분히 낮은 전압 레벨을 가질 수 있고, 상기 초기화 전압(VINT)이 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 다른 예시적인 실시예들에 있어서, 초기화 전압의 전압 레벨은 이전 프레임에서 스토리지 커패시터에 의해 유지된 데이터 신호의 전압 레벨보다 충분히 높은 전압 레벨을 가질 수 있고, 상기 초기화 전압이 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다.
제5 트랜지스터(TR5)의 게이트 단자는 발광 제어 신호(EM)를 공급받을 수 있다. 예를 들면, 도 3에 도시된 발광 신호 스테이지로부터 발광 제어 신호(EM)가 제공될 수 있고, 발광 제어 신호(EM)가 발광 제어 신호(EM) 배선을 통해 제5 트랜지스터(TR5)의 게이트 단자에 인가될 수 있다. 제5 트랜지스터(TR5)의 제1 단자는 고전원 전압(ELVDD) 배선에 연결될 수 있다. 제5 트랜지스터(TR5)의 제2 단자는 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다. 제5 트랜지스터(TR5)는 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 고전원 전압(ELVDD)을 공급할 수 있다. 이와 반대로, 제5 트랜지스터(TR5)는 발광 제어 신호(EM)의 비활성화 구간 동안 고전원 전압(ELVDD)의 공급을 차단시킬 수 있다. 이러한 경우, 제5 트랜지스터(TR5)는 선형 영역에서 동작할 수 있다. 제5 트랜지스터(TR5)가 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 고전원 전압(ELVDD)을 공급함으로써, 제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 또한, 제5 트랜지스터(TR5)가 발광 제어 신호(EM)의 비활성화 구간 동안 고전원 전압(ELVDD)의 공급을 차단함으로써, 제1 트랜지스터(TR1)의 제1 단자에 공급된 데이터 신호(DATA)가 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
제6 트랜지스터(TR6)의 게이트 단자는 발광 제어 신호(EM)를 공급받을 수 있다. 예를 들면, 도 3에 도시된 발광 신호 스테이지로부터 발광 제어 신호(EM)가 제공될 수 있고, 발광 제어 신호(EM)가 발광 제어 신호(EM) 배선을 통해 제6 트랜지스터(TR6)의 게이트 단자에 인가될 수 있다. 제6 트랜지스터(TR6)의 제1 단자는 제1 트랜지스터(TR1)의 제2 단자에 연결될 수 있다. 제6 트랜지스터(TR6)의 제2 단자는 유기 발광 다이오드(OLED)의 제1 단자에 연결될 수 있다. 제6 트랜지스터(TR6)는 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 유기 발광 다이오드(OLED)에 공급할 수 있다. 이러한 경우, 제6 트랜지스터(TR6)는 선형 영역에서 동작할 수 있다. 즉, 제6 트랜지스터(TR6)가 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 유기 발광 다이오드(OLED)에 공급함으로써, 유기 발광 다이오드(OLED)는 광을 출력할 수 있다. 또한, 제6 트랜지스터(TR6)가 발광 제어 신호(EM)의 비활성화 구간 동안 제1 트랜지스터(TR1)와 유기 발광 다이오드(OLED)를 전기적으로 서로 분리시킴으로써, 제1 트랜지스터(TR1)의 제2 단자에 공급된 데이터 신호(DATA)(정확히 말하면, 문턱 전압 보상이 된 데이터 신호)가 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
제7 트랜지스터(TR7)의 게이트 단자는 다이오드 초기화 신호(GB)를 공급받을 수 있다. 제7 트랜지스터(TR7)의 제1 단자는 초기화 전압(VINT)을 공급받을 수 있다. 제7 트랜지스터(TR7)의 제2 단자는 유기 발광 다이오드(OLED)의 제1 단자에 연결될 수 있다. 제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)의 활성화 구간 동안 초기화 전압(VINT)을 유기 발광 다이오드(OLED)의 제1 단자에 공급할 수 있다. 이러한 경우, 제7 트랜지스터(TR7)는 선형 영역에서 동작할 수 있다. 즉, 제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)의 활성화 구간 동안 유기 발광 다이오드(OLED)의 제1 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다.
스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 스토리지 커패시터(CST)는 고전원 전압(ELVDD) 배선과 제1 트랜지스터(TR1)의 게이트 단자 사이에 연결될 수 있다. 예를 들면, 스토리지 커패시터(CST)의 제1 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있고, 스토리지 커패시터(CST)의 제2 단자는 고전원 전압(ELVDD) 배선에 연결될 수 있다. 스토리지 커패시터(CST)는 게이트 신호(GW)의 비활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자의 전압 레벨을 유지할 수 있다. 게이트 신호(GW)의 비활성화 구간은 발광 제어 신호(EM)의 활성화 구간을 포함할 수 있고, 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)는 유기 발광 다이오드(OLED)에 공급될 수 있다. 따라서, 스토리지 커패시터(CST)가 유지하는 전압 레벨에 기초하여 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)가 유기 발광 다이오드(OLED)에 공급될 수 있다.
다만, 본 발명의 화소 회로(PC)가 7개의 트랜지스터들 및 하나의 스토리지 커패시터를 포함하는 것으로 설명하였지만, 본 발명의 구성이 이에 한정되는 것을 아니다. 예를 들면, 화소 회로(PC)는 적어도 하나의 트랜지스터 및 적어도 하나의 스토리지 커패시터를 포함하는 구성을 가질 수도 있다.
도 5는 도 1의 'A'영역을 확대 도시한 부분 확대 평면도이고, 도 6은 도 1의 'B'영역을 확대 도시한 부분 확대 평면도이다. 설명의 편의를 위해 표시 영역(10)에 배치된 제1 내지 제3 서브 화소들(R, B, G)을 제1 서브 화소(101), 제2 서브 화소(102) 및 제3 서브 화소(103)로 정의하고, 제1 표시 영역(20) 및 제2 표시 영역(30)에 배치된 제1 내지 제3 서브 화소들(R, B, G)을 제1 서브 화소(201), 제2 서브 화소(202) 및 제3 서브 화소(203)로 정의한다.
도 5 및 6을 참조하면, 제1 내지 제3 서브 화소들(101, 102, 103)은 기판(110) 상에 전체적으로 배열될 수 있다. 전술한 바와 같이, 제1 내지 제3 서브 화소들(101, 102, 103)은 펜타일 방식으로 배열될 수 있다.
표시 영역(10)과 제1 서브 영역(21)의 제1 경계와 인접한 표시 영역(10)의 제1 열(10a)(예를 들어, 제1 방향(D1)에 직교하는 제2 방향(D2)에 대응)에는 제1 및 제2 서브 화소들(101, 102)이 반복적으로 배열될 수 있다. 예를 들면, 표시 영역(10)의 제1 행 및 제1 열(10a)에서 제1 서브 화소(101)는 상단에 배치될 수 있고, 표시 영역(10)의 제2 행 및 제1 열(10a)에서 제2 서브 화소(102)는 상단에 배치될 수 있으며, 표시 영역(10)의 제3 행 및 제1 열(10a)에서 제1 서브 화소(101)는 상단에 배치될 수 있고, 표시 영역(10)의 제4 행 및 제1 열(10a)에서 제2 서브 화소(102)는 상단에 배치될 수 있다.
또한, 표시 영역(10)의 제2 열(10b)에는 제3 서브 화소들(103)이 반복적으로 배열될 수 있다. 예를 들면, 표시 영역(10)의 상기 제1 행 및 제2 열(10b)에서 제3 서브 화소(103)는 하단에 배치될 수 있고, 표시 영역(10)의 상기 제2 행 및 제2 열(10b)에서 제3 서브 화소(103)는 하단에 배치될 수 있으며, 표시 영역(10)의 상기 제3 행 및 제2 열(10b)에서 제3 서브 화소(103)는 하단에 배치될 수 있고, 표시 영역(10)의 상기 제4 행 및 제2 열(10b)에서 제3 서브 화소(103)는 하단에 배치될 수 있다. 예를 들면, 제1 열(10a)은 제2 열(10b)과 상기 제1 경계 사이에 위치할 수 있다.
유사하게, 표시 영역(10)과 제3 서브 영역(31)의 제2 경계와 인접한 표시 영역(10)의 제3 열(10c)에는 제2 및 제1 서브 화소들(102, 101)이 반복적으로 배열될 수 있다. 예를 들면, 표시 영역(10)의 상기 제1 행 및 제3 열(10c)에서 제2 서브 화소(102)는 상단에 배치될 수 있고, 표시 영역(10)의 상기 제2 행 및 제3 열(10c)에서 제1 서브 화소(101)는 상단에 배치될 수 있으며, 표시 영역(10)의 상기 제3 행 및 제3 열(10c)에서 제2 서브 화소(102)는 상단에 배치될 수 있고, 표시 영역(10)의 상기 제4 행 및 제3 열(10c)에서 제1 서브 화소(101)는 상단에 배치될 수 있다.
또한, 표시 영역(10)의 제4 열(10d)에는 제3 서브 화소들(103)이 반복적으로 배열될 수 있다. 예를 들면, 표시 영역(10)의 상기 제1 행 및 제4 열(10d)에서 제3 서브 화소(103)는 하단에 배치될 수 있고, 표시 영역(10)의 상기 제2 행 및 제4 열(10d)에서 제3 서브 화소(103)는 하단에 배치될 수 있으며, 표시 영역(10)의 상기 제3 행 및 제4 열(10d)에서 제3 서브 화소(103)는 하단에 배치될 수 있고, 표시 영역(10)의 상기 제4 행 및 제4 열(10d)에서 제3 서브 화소(103)는 하단에 배치될 수 있다. 예를 들면, 제4 열(10d)은 제3 열(10c)과 상기 제2 경계 사이에 위치할 수 있다.
이와 같은 방법으로, 제1 내지 제3 서브 화소들(101, 102, 103)이 표시 영역(10)에 펜타일 방식으로 전체적으로 배열될 수 있다. 다시 말하면, 표시 영역(10)의 제1 및 제2 열들(10a, 10b)에서 제1 내지 제3 서브 화소들(101, 102, 103)은 제1 서브 화소(101), 제3 서브 화소(103), 제2 서브 화소(102) 및 제3 서브 화소(103)의 순서로 지그재그 형상으로 배열될 수 있다. 또한, 표시 영역(10)의 제3 및 제4 열들(10c, 10d)에서 제1 내지 제3 서브 화소들(101, 102, 103)은 제2 서브 화소(102), 제3 서브 화소(103), 제1 서브 화소(101) 및 제3 서브 화소(103)의 순서로 지그재그 형상으로 배열될 수 있다.
제1 내지 제3 서브 화소들(202, 202, 203)은 제1 표시 영역(20) 및 제2 표시 영역(30)에 전체적으로 배열될 수 있다. 전술한 바와 같이, 제1 내지 제3 서브 화소들(202, 202, 203)은 펜타일 방식으로 배열될 수 있다.
상기 제1 경계와 인접한 제1 서브 영역(21)의 제1 열(20a)에는 제3 서브 화소들(103)이 반복적으로 배열될 수 있다. 예를 들면, 제1 서브 영역(21)의 제2 행(예를 들어, 표시 영역(10)의 상기 제2 행에 대응) 및 제1 열(20a)에서 제3 서브 화소(203)는 상단에 배치될 수 있고, 제1 서브 영역(21)의 제4 행(예를 들어, 표시 영역(10)의 상기 제4 행에 대응) 및 제1 열(20a)에서 제3 서브 화소(203)는 상단에 배치될 수 있다.
또한, 상기 제1 경계와 제1 서브 영역(21)의 제1 열(20a) 사이에 제1 서브 영역(21)의 제2 열(20b)이 위치할 수 있다. 제1 서브 영역(21)의 제1 열(20a)과 인접하여 제1 서브 영역(21)의 제3 열(20c)이 위치할 수 있고, 제1 서브 영역(21)의 제1 열(20a)과 제3 열(20c) 사이에 제1 서브 영역(21)의 제4 열(20d)이 위치할 수 있다.
제1 서브 영역(21)의 제3 열(20c)에는 제2 및 제1 서브 화소들(202, 201)이 반복적으로 배열될 수 있다. 예를 들면, 제1 서브 영역(21)의 제1 행(예를 들어, 표시 영역(10)의 상기 제1 행에 대응) 및 제3 열(20c)에서 제2 서브 화소(202)는 상단에 배치될 수 있고, 제1 서브 영역(21)의 제3 행(예를 들어, 표시 영역(10)의 상기 제3 행에 대응) 및 제3 열(20c)에서 제1 서브 화소(201)는 상단에 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 서브 영역(21)의 제2 열(20b) 및 제4 열(20d)에는 제1 내지 제3 서브 화소들(202, 202, 203)이 배치되지 않을 수 있다.
예를 들면, 제1 내지 제3 서브 화소들(202, 202, 203)의 크기가 제1 내지 제3 서브 화소들(101, 102, 103)의 크기보다 상대적으로 클 수 있다. 이러한 경우, 제1 내지 제3 서브 화소들(202, 202, 203) 각각에 포함된 발광층을 형성하는 공정에서 사용되는 파인 메탈 마스크의 공정 마진을 고려하여 제1 내지 제3 서브 화소들(202, 202, 203)은 제1 내지 제3 서브 화소들(101, 102, 103)의 서로 이격된 거리보다 상대적으로 큰 거리로 서로 이격되어야 한다. 이에 따라, 제1 서브 영역(21)의 제2 열(20b) 및 제4 열(20d)에는 제1 내지 제3 서브 화소들(202, 202, 203)이 배치되지 않음으로써, 제1 내지 제3 서브 화소들(202, 202, 203)의 상기 발광층을 형성하는 공정에서 불량이 발생하지 않을 수 있다. 반면, 표시 영역(10)에는 모든 열에 제1 내지 제3 서브 화소들(101, 102, 103)이 배치될 수 있고, 제1 내지 제3 서브 화소들(101, 102, 103)이 배치되지 않는 열은 없을 수 있다.
이와 같은 방법으로, 제1 서브 영역(21) 및 제2 서브 영역(22)에 제1 내지 제3 서브 화소들(202, 202, 203)이 펜타일 방식으로 전체적으로 배열될 수 있다. 다시 말하면, 제1 서브 영역(21)의 제1 내지 제4 열들(20a, 20b, 20c, 20d)에서 제1 내지 제3 서브 화소들(202, 202, 203)은 제2 서브 화소(202), 제3 서브 화소(203), 제1 서브 화소(201) 및 제3 서브 화소(203)의 순서로 지그재그 형상으로 배열될 수 있다. 참고적으로, 표시 영역(10)으로부터 제1 표시 영역(20)으로의 방향으로 제1 서브 영역(21)에는 상기 제1 경계로부터 제2 열(20b), 제1 열(20a), 제4 열(20d) 및 제3 열(20c)이 순서대로 배열될 수 있다.
유사하게, 상기 제2 경계와 인접한 제3 서브 영역(31)의 제1 열(30a)에는 제1 및 제2 서브 화소들(101, 102)이 반복적으로 배열될 수 있다. 예를 들면, 제3 서브 영역(31)의 제1 행(예를 들어, 표시 영역(10)의 상기 제1 행에 대응) 및 제1 열(30a)에서 제1 서브 화소(201)는 상단에 배치될 수 있고, 제3 서브 영역(31)의 제3 행(예를 들어, 표시 영역(10)의 상기 제3 행에 대응) 및 제1 열(30a)에서 제2 서브 화소(202)는 상단에 배치될 수 있다.
또한, 상기 제2 경계와 제3 서브 영역(31)의 제1 열(30a) 사이에 제3 서브 영역(31)의 제2 열(30b)이 위치할 수 있다. 제3 서브 영역(31)의 제1 열(30a)과 인접하여 제3 서브 영역(21)의 제3 열(30c)이 위치할 수 있고, 제3 서브 영역(31)의 제1 열(30a)과 제3 열(30c) 사이에 제3 서브 영역(31)의 제4 열(30d)이 위치할 수 있다.
제2 서브 영역(31)의 제3 열(30c)에는 제3 서브 화소들(203)이 반복적으로 배열될 수 있다. 예를 들면, 제3 서브 영역(31)의 제2 행(예를 들어, 표시 영역(10)의 상기 제2 행에 대응) 및 제3 열(30c)에서 제3 서브 화소(203)는 상단에 배치될 수 있고, 제3 서브 영역(23)의 제4행(예를 들어, 표시 영역(10)의 상기 제4 행에 대응) 및 제3 열(30c)에서 제3 서브 화소(203)는 상단에 배치될 수 있다.
예시적인 실시예들에 있어서, 제3 서브 영역(31)의 제2 열(30b) 및 제4 열(30d)에는 제1 내지 제3 서브 화소들(202, 202, 203)이 배치되지 않을 수 있다.
예를 들면, 제1 내지 제3 서브 화소들(202, 202, 203)의 크기가 제1 내지 제3 서브 화소들(101, 102, 103)의 크기보다 상대적으로 클 수 있다. 이러한 경우, 제1 내지 제3 서브 화소들(202, 202, 203) 각각에 포함된 발광층을 형성하는 공정에서 사용되는 파인 메탈 마스크의 공정 마진을 고려하여 제1 내지 제3 서브 화소들(202, 202, 203)은 제1 내지 제3 서브 화소들(101, 102, 103)의 서로 이격된 거리보다 상대적으로 큰 거리로 서로 이격되어야 한다. 이에 따라, 제3 서브 영역(31)의 제2 열(30b) 및 제4 열(30d)에는 제1 내지 제3 서브 화소들(202, 202, 203)이 배치되지 않음으로써, 제1 내지 제3 서브 화소들(202, 202, 203)의 상기 발광층을 형성하는 공정에서 불량이 발생하지 않을 수 있다. 반면, 표시 영역(10)에는 모든 열에 제1 내지 제3 서브 화소들(101, 102, 103)이 배치될 수 있고, 제1 내지 제3 서브 화소들(101, 102, 103)이 배치되지 않는 열은 없을 수 있다.
이와 같은 방법으로, 제3 서브 영역(31) 및 제4 서브 영역(32)에 제1 내지 제3 서브 화소들(202, 202, 203)이 펜타일 방식으로 전체적으로 배열될 수 있다. 다시 말하면, 제3 서브 영역(31)의 제1 내지 제4 열들(30a, 30b, 30c, 30d)에서 제1 내지 제3 서브 화소들(202, 202, 203)은 제1 서브 화소(201), 제3 서브 화소(203), 제2 서브 화소(202) 및 제3 서브 화소(203)의 순서로 지그재그 형상으로 배열될 수 있다. 참고적으로, 표시 영역(10)으로부터 제2 표시 영역(30)으로의 방향으로 제3 서브 영역(31)에는 상기 제2 경계로부터 제2 열(30b), 제1 열(30a), 제4 열(30d) 및 제3 열(30c)이 순서대로 배열될 수 있다. 또한, 표시 영역(10)의 제1 열(10a)과 제4 열(10d) 사이에 제2 열(10b) 및 제3 열(10c)이 위치할 수 있고, 표시 영역(10)의 제1 열(10a)과 제1 서브 영역(21)의 제1 열(20a) 사이에 제1 서브 영역(21)의 제2 열(20b)이 위치할 수 있으며, 표시 영역(10)의 제4 열(10d)과 제3 서브 영역(31)의 제1 열(30a) 사이에 제3 서브 영역(31)의 제2 열(30b)이 위치할 수 있다.
예시적인 실시예들에 있어서, 표시 영역(10)의 제1 열(10a)에 배열되는 제1 및 제2 서브 화소들(101, 102)의 개수와 표시 영역(10)의 제2 열(20b)에 배열되는 제3 서브 화소들(103)의 개수는 동일할 수 있다. 또한, 제1 서브 영역(21)의 제1 열(20a)에 배열되는 제3 서브 화소들(203)의 개수는 표시 영역(10)의 제1 열(10a)에 배열되는 제1 및 제2 서브 화소들(101, 102)의 개수보다 작을 수 있다. 예를 들면, 제1 서브 영역(21)의 제1 열(20a)에 배열되는 제3 서브 화소들(203)의 개수는 표시 영역(10)의 제1 열(10a)에 배열되는 제1 및 제2 서브 화소들(101, 102)의 개수에 절반일 수 있다.
전술한 바와 같이, 표시 장치(100)는 제1 내지 제3 화소 회로들을 포함할 수 있다. 예시적인 실시예들에 있어서, 표시 영역(10)에 배치된 제1 내지 제3 서브 화소들(101, 102, 103)과 연결되는 제1 내지 제3 화소 회로들은 표시 영역(10)에서 기판(110)과 제1 내지 제3 서브 화소들(101, 102, 103) 사이에 배치될 수 있다(도 7 참조).
예를 들면, 표시 영역(10)의 제1 행 및 제1 열(10a)에 배치된 제1 서브 화소(101)(예를 들어, 도 7의 제1 서브 화소(101))와 연결된 제1 화소 회로(예를 들어, 도 7의 제1 화소 회로(PC11))는 상기 제1 행 및 제1 열(10a)에서 상기 제1 서브 화소(101)와 중첩하여 배치될 수 있고, 표시 영역(10)의 제2 행 및 제1 열(10a)에 배치된 제2 서브 화소(102)와 연결된 제2 화소 회로는 상기 제2 행 및 제1 열(10a)에서 상기 제2 서브 화소(102)와 중첩하여 배치될 수 있으며, 표시 영역(10)의 제3 행 및 제1 열(10a)에 배치된 제1 서브 화소(101)와 연결된 제1 화소 회로는 상기 제3 행 및 제1 열(10a)에서 상기 제1 서브 화소(101)와 중첩하여 배치될 수 있고, 표시 영역(10)의 제4 행 및 제1 열(10a)에 배치된 제2 서브 화소(102)와 연결된 제2 화소 회로는 상기 제4 행 및 제1 열(10a)에서 상기 제2 서브 화소(102)와 중첩하여 배치될 수 있다. 또한, 표시 영역(10)의 상기 제1 행 및 제2 열(10b)에 배치된 제3 서브 화소(103)와 연결된 제3 화소 회로는 상기 제1 행 및 제2 열(10b)에서 상기 제3 서브 화소(103)와 중첩하여 배치될 수 있고, 표시 영역(10)의 상기 제2 행 및 제2 열(10b)에 배치된 제3 서브 화소(103)와 연결된 제3 화소 회로는 상기 제2 행 및 제2 열(10b)에서 상기 제3 서브 화소(103)와 중첩하여 배치될 수 있으며, 표시 영역(10)의 상기 제3 행 및 제2 열(10b)에 배치된 제3 서브 화소(103)와 연결된 제3 화소 회로는 상기 제3 행 및 제2 열(10b)에서 상기 제3 서브 화소(103)와 중첩하여 배치될 수 있고, 표시 영역(10)의 상기 제4 행 및 제2 열(10b)에 배치된 제3 서브 화소(103)와 연결된 제3 화소 회로는 상기 제4 행 및 제2 열(10b)에서 상기 제3 서브 화소(103)와 중첩하여 배치될 수 있다.
또한, 제1 표시 영역(20)에 배치된 제1 내지 제3 서브 화소들(202, 202, 203)과 연결되는 제1 내지 제3 화소 회로들은 제1 서브 영역(21)에서 기판(110)과 제1 서브 영역(21)에 배치된 제1 내지 제3 서브 화소들(202, 202, 203) 사이에 배치될 수 있다. 다시 말하면, 상기 제1 내지 제3 화소 회로들은 제1 서브 영역(21)에만 배치될 수 있고, 제3 서브 영역(22)에 배치된 제1 내지 제3 서브 화소들(202, 202, 203)과 기판(110) 사이에는 제1 회로 구조물(800)(예를 들어, 도 9에 도시된 제1 회로 구조물(800))이 배치될 수 있다.
예를 들면, 제1 서브 영역(21)의 제2 행 및 제1 열(20a)에 배치된 제3 서브 화소(203)(예를 들어, 도 8에 도시된 제3 서브 화소(203))와 연결된 제3 화소 회로(예를 들어, 도 8의 제3 화소 회로(PC23))는 상기 제2 행 및 제1 열(20a)에서 상기 제3 서브 화소(203)와 중첩하여 배치될 수 있다. 여기서, 상기 제2 행 및 제1 열(20a)에 배치된 제3 서브 화소(203)는 연결 전극(621) 및 콘택홀(721)을 통해 상기 제3 화소 회로와 연결될 수 있다. 선택적으로, 상기 제3 화소 회로는 상기 제2 행 제2 열(20b)에도 배치되거나(즉, 상기 제2 행 및 제1 열(20a)과 상기 제2 행 제2 열(20b)에 모두 배치), 상기 제2 행 제2 열(20b)에만 배치될 수도 있다.
또한, 제1 서브 영역(21)의 제4 행 및 제1 열(20a)에 배치된 제3 서브 화소(203)와 연결된 제3 화소 회로는 상기 제4 행 및 제1 열(20a)에서 상기 제3 서브 화소(203)와 중첩하여 배치될 수 있다. 여기서, 상기 제4 행 및 제1 열(20a)에 배치된 제3 서브 화소(203)는 연결 전극(641) 및 콘택홀(741)을 통해 상기 제3 화소 회로와 연결될 수 있다. 선택적으로, 상기 제3 화소 회로는 상기 제4 행 제2 열(20b)에도 배치되거나(즉, 제4 행 및 제1 열(20a)과 상기 제4 행 제2 열(20b)에 모두 배치), 상기 제4 행 제2 열(20b)에만 배치될 수도 있다.
또한, 제1 서브 영역(21)의 제1 행 및 제3 열(20c)에 배치된 제2 서브 화소(202)와 연결된 제2 화소 회로는 상기 제1 행 및 제3 열(20c)에서 상기 제2 서브 화소(202)와 중첩하여 배치될 수 있다. 여기서, 상기 제1 행 및 제3 열(20c)에 배치된 제2 서브 화소(202)는 연결 전극(611) 및 콘택홀(711)을 통해 상기 제2 화소 회로와 연결될 수 있다. 선택적으로, 상기 제2 화소 회로는 상기 제1 행 제4 열(20d)에도 배치되거나(즉, 상기 제1 행 및 제3 열(20c)과 상기 제1 행 제4 열(20d)에 모두 배치), 상기 제1 행 제4 열(20d)에만 배치될 수도 있다.
더욱이, 제1 서브 영역(21)의 제3 행 및 제3 열(20c)에 배치된 제1 서브 화소(201)와 연결된 제1 화소 회로는 상기 제3 행 및 제3 열(20c)에서 상기 제1 서브 화소(201)와 중첩하여 배치될 수 있다. 여기서, 상기 제3 행 및 제3 열(20c)에 배치된 제1 서브 화소(201)는 연결 전극(631) 및 콘택홀(731)을 통해 상기 제1 화소 회로와 연결될 수 있다. 선택적으로, 상기 제1 화소 회로는 상기 제3 행 제4 열(20d)에도 배치되거나(즉, 제3 행 및 제3 열(20c)과 상기 제3 행 제4 열(20d)에 모두 배치), 상기 제3 행 제4 열(20d)에만 배치될 수도 있다.
이러한 방법으로 제1 서브 영역(21)의 제5 내지 제8 열들에 배치된 제1 내지 제3 서브 화소들(202, 202, 203)과 연결된 제1 내지 제3 화소 회로들도 상기 제5 내지 제8 열들에서 상기 제1 내지 제3 서브 화소들(202, 202, 203)과 각기 중첩하여 배치될 수 있다. 다시 말하면, 상기 제5 내지 제8 열들에 배치된 제1 내지 제3 서브 화소들(202, 202, 203)은 연결 전극들(612, 622, 632, 642) 및 콘택홀들(713, 722, 732, 742)을 통해 상기 제1 내지 제3 화소 회로들에 각기 연결될 수 있다.
제2 서브 영역(22)의 제1 행 및 제7 열에 배치된 제1 서브 화소(201) (예를 들어, 도 9에 도시된 제1 서브 화소(201))와 연결된 제1 화소 회로(예를 들어, 도 10에 도시된 제1 화소 회로(PC21))는 제1 서브 영역(21)의 상기 제1 행 및 제1 열(20a)에 배치될 수 있다. 여기서, 상기 제1 행 및 제7 열에 배치된 제1 서브 화소(201)는 연결 전극(614) 및 콘택홀(714)을 통해 상기 제1 화소 회로와 연결될 수 있다. 선택적으로, 상기 제1 화소 회로는 제1 서브 영역(21)의 상기 제1 행 및 제2 열(20b)에도 배치되거나(즉, 상기 제1 행 및 제2 열(20b)과 상기 제1 행 및 제2 열(20b)에 모두 배치), 상기 제1 행 및 제2 열(20b)에만 배치될 수도 있다.
또한, 제2 서브 영역(22)의 상기 제1 행 및 제3 열에 배치된 제2 서브 화소(202)와 연결된 제2 서브 화소는 제1 서브 영역(21)의 상기 제1 행 및 제5 열에 배치될 수 있다. 여기서, 상기 제1 행 및 제3 열에 배치된 제2 서브 화소(202)는 연결 전극(613) 및 콘택홀(713)을 통해 상기 제2 화소 회로와 연결될 수 있다. 선택적으로, 상기 제2 서브 화소는 제1 서브 영역(21)의 상기 제1 행 및 제6 열에도 배치되거나(즉, 상기 제1 행 및 제5 열과 상기 제1 행 및 제6 열에 모두 배치), 상기 제1 행 및 제6 열에만 배치될 수도 있다.
또한, 제2 서브 영역(22)의 제2 행 및 제5 열에 배치된 제3 서브 화소(203)와 연결된 제3 화소 회로는 제1 서브 영역(21)의 상기 제2 행 및 제3 열(20c)에 배치될 수 있다. 여기서, 상기 제2 행 및 제5 열에 배치된 제3 서브 화소(203)는 연결 전극(624) 및 콘택홀(724)을 통해 상기 제1 화소 회로와 연결될 수 있다. 선택적으로, 상기 제3 화소 회로는 제1 서브 영역(21)의 상기 제2 행 및 제4 열(20d)에도 배치되거나(즉, 상기 제2 행 및 제3 열(20c)과 상기 제2 행 및 제4 열(20d)에 모두 배치), 상기 제2 행 및 제4 열(20d)만 배치될 수도 있다.
더욱이, 제2 서브 영역(22)의 상기 제2 행 및 제1 열에 배치된 제3 서브 화소(203)와 연결된 제3 화소 회로는 제1 서브 영역(21)의 상기 제2 행 및 제7 열에 배치될 수 있다. 여기서, 상기 제2 행 및 제1 열에 배치된 제3 서브 화소(203)는 연결 전극(623) 및 콘택홀(723)을 통해 상기 제3 화소 회로와 연결될 수 있다. 선택적으로, 상기 제3 화소 회로는 제1 서브 영역(21)의 상기 제2 행 및 제8 열에도 배치되거나(즉, 상기 제2 행 및 제1 열과 상기 제2 행 및 제8 열에 모두 배치), 상기 제2 행 및 제8 열에만 배치될 수도 있다.
이러한 방법으로 제2 서브 영역(22)의 제3 및 제4 행들에 배치된 제1 내지 제3 서브 화소들(202, 202, 203)과 연결된 제1 내지 제3 화소 회로들도 제1 서브 영역(21)의 제1 열(20a), 제3 열(20c), 상기 제5 열 및 상기 제7 열에 배치될 수 있다. 다시 말하면, 상기 제3 및 제4 행들에 배치된 제1 내지 제3 서브 화소들(202, 202, 203)은 연결 전극들(633, 634, 643, 644) 및 콘택홀들(733, 734, 743, 744)을 통해 상기 제1 내지 제3 화소 회로들에 각기 연결될 수 있다.
한편, 제2 표시 영역(30)에 배치된 제1 내지 제3 서브 화소들(202, 202, 203)과 연결되는 제1 내지 제3 화소 회로들은 제3 서브 영역(31)에서 기판(110)과 제3 서브 영역(31)에 배치된 제1 내지 제3 서브 화소들(202, 202, 203) 사이에 배치될 수 있다. 다시 말하면, 상기 제1 내지 제3 화소 회로들은 제3 서브 영역(31)에만 배치될 수 있고, 제4 서브 영역(32)에 배치된 제1 내지 제3 서브 화소들(202, 202, 203)과 기판(110) 사이에는 제2 회로 구조물(900)이 배치될 수 있다.
제2 표시 영역(30)에 배치된 제1 내지 제3 서브 화소들(202, 202, 203)과 연결되는 상기 제1 내지 제3 화소 회로들이 배치되는 방법은 제1 표시 영역(20)에 배치된 제1 내지 제3 서브 화소들(202, 202, 203)과 연결된 상기 제1 내지 제3 화소 회로들이 배치되는 방법과 유사하므로, 이에 대한 설명은 생략한다. 다시 말하면, 제3 서브 영역(31)의 제1 내지 제8 열들에 배치된 제1 내지 제3 서브 화소들(202, 202, 203)은 연결 전극들(811, 812, 821, 822, 831, 832, 841, 842) 및 콘택홀들(911, 912, 921, 922, 931, 932, 941, 942)을 통해 상기 제1 내지 제3 화소 회로들에 각기 연결될 수 있다. 또한, 제4 서브 영역(32)의 제1 내지 제8 열들에 배치된 제1 내지 제3 서브 화소들(202, 202, 203)은 연결 전극들(813, 814, 823, 824, 833, 834, 843, 844) 및 콘택홀들(913, 914, 923, 924, 933, 934, 943, 944)을 통해 상기 제1 내지 제3 화소 회로들에 각기 연결될 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치(100)에 있어서, 제1 서브 영역(21)의 제2 열(20b) 및 제3 서브 영역(31)의 제2 열(30b)에는 제1 내지 제3 서브 화소들(202, 202, 203)이 배치되지 않음으로써, 상기 제1 및 제2 경계들과 인접하여 배치된 제1 내지 제3 서브 화소들(202, 202, 203)의 발광층을 형성하는 공정에서 불량이 발생하지 않을 수 있다.
다만, 본 발명의 표시 장치(100)가 유기 발광 표시 장치를 한정하여 설명하고 있지만, 본 발명의 구성이 이에 한정되는 것을 아니다. 다른 예시적인 실시예들에 있어서, 표시 장치(100)는 액정 표시 장치(liquid crystal display device LCD), 전계 방출 표시 장치(field emission display device FED), 플라즈마 표시 장치(plasma display device PDP) 및 전기 영동 표시 장치(electrophoretic display device EPD)를 포함할 수 있다.
도 7은 도 5의 I-I'라인을 자른 단면도이고, 도 8은 도 5의 II-II'라인을 자른 단면도이다. 도 9는 도 5의 III-III'라인을 자른 단면도이고, 도 10은 도 5의 IV-IV'라인을 자른 단면도이다.
도 5, 7, 8, 9 및 10을 참조하면, 표시 장치(100)는 기판(110), 표시 영역(10)의 제1 화소 회로(PC11), 표시 영역(10)의 제1 서브 화소(101), 제1 표시 영역(20)의 제3 화소 회로(PC23), 제1 표시 영역(20)의 제3 서브 화소(203), 제1 표시 영역(20)의 제1 화소 회로(PC21), 제1 표시 영역(20)의 제1 서브 화소(201), 제1 회로 구조물(800), 제2 서브 영역(22)의 제1 회로 구조물(800), 게이트 절연층(150), 층간 절연층(190), 제1 평탄화층(270), 제2 평탄화층(275), 연결 전극들(530, 614, 622, 624), 화소 정의막(310) 등을 포함할 수 있다.
여기서, 제1 화소 회로(PC11)는 액티브층(135a), 게이트 전극(175a), 소스 전극(215a) 및 드레인 전극(235a)을 포함하는 제1 트랜지스터(255a) 및 액티브층(130a), 게이트 전극(170a), 소스 전극(210a) 및 드레인 전극(230a)을 포함하는 제2 트랜지스터(250a)를 포함할 수 있고, 제1 서브 화소(101)는 하부 전극(290a), 발광층(330a) 및 상부 전극(340)을 포함할 수 있다. 제1 화소 회로(PC11)는 도 4의 화소 회로(PC)에 대응될 수 있고, 제1 서브 화소(101)는 도 4의 유기 발광 다이오드(OLED)에 대응될 수 있다. 예를 들면, 제1 트랜지스터(255a)는 화소 회로(PC)의 제1 트랜지스터(TR1)에 대응될 수 있고, 제2 트랜지스터(250a)는 화소 회로(PC)의 제2 내지 제7 트랜지스터들(TR2, TR3, TR4, TR5, TR6, TR7) 중 하나에 대응될 수 있다.
또한, 제3 화소 회로(PC23)는 액티브층(135b), 게이트 전극(175b), 소스 전극(215b) 및 드레인 전극(235b)을 포함하는 제3 트랜지스터(255b) 및 액티브층(130b), 게이트 전극(170b), 소스 전극(210b) 및 드레인 전극(230b)을 포함하는 제4 트랜지스터(250b)를 포함할 수 있고, 제3 서브 화소(203)는 하부 전극(290b), 발광층(330b) 및 상부 전극(340)을 포함할 수 있다. 제1 화소 회로(PC23)는 도 4의 화소 회로(PC)에 대응될 수 있고, 제3 서브 화소(203)는 도 4의 유기 발광 다이오드(OLED)에 대응될 수 있다. 예를 들면, 제3 트랜지스터(255b)는 화소 회로(PC)의 제1 트랜지스터(TR1)에 대응될 수 있고, 제4 트랜지스터(250b)는 화소 회로(PC)의 제2 내지 제7 트랜지스터들(TR2, TR3, TR4, TR5, TR6, TR7) 중 하나에 대응될 수 있다.
또한, 제1 화소 회로(PC21)는 액티브층(135c), 게이트 전극(175c), 소스 전극(215c) 및 드레인 전극(235b)을 포함하는 제5 트랜지스터(255c) 및 액티브층(130c), 게이트 전극(170c), 소스 전극(210c) 및 드레인 전극(230c)을 포함하는 제6 트랜지스터(250c)를 포함할 수 있고, 제1 서브 화소(201)는 하부 전극(290c), 발광층(330c) 및 상부 전극(340)을 포함할 수 있다. 제1 화소 회로(PC21)는 도 4의 화소 회로(PC)에 대응될 수 있고, 제1 서브 화소(201)는 도 4의 유기 발광 다이오드(OLED)에 대응될 수 있다. 예를 들면, 제5 트랜지스터(255c)는 화소 회로(PC)의 제1 트랜지스터(TR1)에 대응될 수 있고, 제6 트랜지스터(250c)는 화소 회로(PC)의 제2 내지 제7 트랜지스터들(TR2, TR3, TR4, TR5, TR6, TR7) 중 하나에 대응될 수 있다.
더욱이, 제1 회로 구조물(800)은 액티브층(735), 게이트 전극(775), 소스 전극(815) 및 드레인 전극(835)을 포함하는 제1 회로 트랜지스터(855) 및 액티브층(730), 게이트 전극(770), 소스 전극(810) 및 드레인 전극(830)을 포함하는 제2 회로 트랜지스터(850)를 포함할 수 있다. 제1 회로 구조물(800)은 도 2의 게이트 구동부 또는 도 3의 발광 신호 구동부에 대응될 수 있다. 예를 들면, 제1 회로 트랜지스터(855) 또는 제2 회로 트랜지스터(850)는 도 2의 제1 내지 제8 트랜지스터들(M1, M2, M3, M4, M5, M6, M7, M8) 중 하나에 대응되거나, 도 3의 제11 내지 제20 트랜지스터(M11, M12, M13, M14, M15, M16, M17, M18, M19, M20) 중 하나에 대응될 수 있다.
한편, 표시 장치(100)는 도 5 및 6에 도시된 표시 영역(10)의 제2 및 제3 화소 회로들, 표시 영역(10)의 제2 및 제3 서브 화소들(102, 103), 제1 표시 영역(20)의 제2 화소 회로, 제1 표시 영역(20)의 제2 서브 화소(202), 제2 표시 영역(30)의 제1 내지 제3 화소 회로들, 제2 표시 영역(30)의 제1 내지 제3 서브 화소들(201, 202, 203) 및 제4 서브 영역(32)의 제2 회로 구조물(900)을 더 포함할 수 있다.
투명한 또는 불투명한 재료를 포함하는 기판(110)이 제공될 수 있다. 기판(110)은 석영(quartz) 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘(calcium fluoride) 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수 있다.
다른 예시적인 실시예들에 있어서, 기판(110)은 연성을 갖는 투명 수지 기판으로 이루어질 수도 있다. 기판(110)으로 이용될 수 있는 투명 수지 기판의 예로는 폴리이미드 기판을 들 수 있다. 이러한 경우, 상기 폴리이미드 기판은 제1 폴리이미드층, 베리어 필름층, 제2 폴리이미드층 등을 포함하는 적층 구조를 가질 수 있다.
표시 장치(100)가 표시 영역(10), 제1 표시 영역(20) 및 제2 표시 영역(30)을 포함함에 따라, 기판(110)도 표시 영역(10), 제1 표시 영역(20) 및 제2 표시 영역(30)으로 구분될 수 있다.
도 7에 도시된 바와 같이, 제1 트랜지스터(255a) 및 제2 트랜지스터(250a)는 기판(110) 상의 표시 영역(10)에 배치될 수 있다. 다시 말하면, 제1 화소 회로(PC11)가 제1 서브 화소(101)와 적어도 일부 중첩하여 표시 영역(10)에서 기판(110)과 제2 평탄화층(275) 사이에 배치될 수 있다.
제1 화소 회로(PC11) 상의 표시 영역(10)에 연결 전극(530)이 배치될 수 있다. 연결 전극(530)은 제1 평탄화층(270)에 형성된 콘택홀을 통해 드레인 전극(230a)에 접속될 수 있다.
제1 화소 회로(PC11) 상에 제1 서브 화소(101)가 배치될 수 있다. 제1 서브 화소(101)는 연결 전극(530)을 통해 제1 화소 회로(PC11)와 전기적으로 연결될 수 있다. 다시 말하면, 하부 전극(290a)이 제2 평탄화층(275)에 형성된 콘택홀을 통해 연결 전극(530)에 접속될 수 있다. 예시적인 실시예들에 있어서, 하부 전극(290a)은 제1 폭(a1)을 가질 수 있고, 제1 평탄화층(270)에 형성된 상기 콘택홀은 하부 전극(290a)과 중첩할 수 있다.
도 8에 도시된 바와 같이, 제3 트랜지스터(255b) 및 제4 트랜지스터(250b)는 기판(110) 상의 제1 서브 영역(21)에 배치될 수 있다. 다시 말하면, 제3 화소 회로(PC23)가 제3 서브 화소(203)와 적어도 일부 중첩하여 제1 서브 영역(21)에서 기판(110)과 제2 평탄화층(275) 사이에 배치될 수 있다.
제3 화소 회로(PC23) 상의 제1 서브 영역(21)에 연결 전극들(622, 624)이 배치될 수 있다. 연결 전극(622)은 제1 평탄화층(270)에 형성된 콘택홀(722)을 통해 드레인 전극(230b)에 접속될 수 있다. 또한, 연결 전극(624)은 제1 평탄화층(270) 상에서 제1 방향(D1)으로 연장할 수 있다.
제3 화소 회로(PC23) 상에 제3 서브 화소(203)가 배치될 수 있다. 제3 서브 화소(203)는 연결 전극(622)을 통해 제3 화소 회로(PC23)와 전기적으로 연결될 수 있다. 다시 말하면, 하부 전극(290b)이 제2 평탄화층(275)에 형성된 콘택홀을 통해 연결 전극(622)에 접속될 수 있다. 예시적인 실시예들에 있어서, 하부 전극(290b)은 제1 폭(a1)보다 큰 제2 폭(a2)을 가질 수 있고, 제1 평탄화층(270)에 형성된 콘택홀(722)은 하부 전극(290b)과 중첩하지 않을 수 있다.
도 9 및 10에 도시된 바와 같이, 제1 회로 트랜지스터(855) 및 제2 회로 트랜지스터(850)는 기판(110) 상의 제2 서브 영역(22)에 배치될 수 있다. 다시 말하면, 제1 회로 구조물(800)이 제1 서브 화소(201)와 적어도 일부 중첩하여 제2 서브 영역(22)에서 기판(110)과 제2 평탄화층(275) 사이에 배치될 수 있다.
제1 회로 구조물(800) 상의 제2 서브 영역(22)에 연결 전극(614)이 배치될 수 있다. 연결 전극(614)은 제1 회로 구조물(800)과 전기적으로 연결되지 않는다.
제5 트랜지스터(255c) 및 제6 트랜지스터(250c)는 기판(110) 상의 제1 서브 영역(21)에 배치될 수 있다. 다시 말하면, 제1 화소 회로(PC21)가 제2 서브 영역(22)에 배치된 제1 서브 화소(201)와 중첩하지 않고, 제1 서브 영역(21)에서 기판(110)과 제2 평탄화층(275) 사이에 배치될 수 있다
제1 화소 회로(PC21) 상의 제1 서브 영역(21)에 연결 전극(614)이 배치될 수 있다. 연결 전극(614)은 제1 평탄화층(270)에 형성된 콘택홀(714)을 통해 드레인 전극(230c)에 접속될 수 있다. 다시 말하면, 연결 전극(614)은 제1 평탄화층(270) 상의 제2 서브 영역(22) 및 제1 서브 영역(21)에 배치될 수 있고, 연결 전극(614)은 제1 평탄화층(270) 상에서 제1 방향(D1) 및 제2 방향(D2)으로 연장할 수 있다.
제1 회로 구조물(800) 상에 제1 서브 화소(201)가 배치될 수 있다. 제1 서브 화소(201)는 연결 전극(614)을 통해 제1 서브 영역(21)에 배치된 제1 화소 회로(PC21)와 전기적으로 연결될 수 있다. 다시 말하면, 하부 전극(290c)이 제2 평탄화층(275)에 형성된 콘택홀을 통해 연결 전극(614)에 접속될 수 있다. 예시적인 실시예들에 있어서, 하부 전극(290c)은 제2 폭(a2)을 가질 수 있고, 제1 평탄화층(270)에 형성된 콘택홀(714)은 하부 전극(290c)과 중첩하지 않을 수 있다.
기판(110) 상에 액티브층들(130a, 135a, 130b, 135b, 130c, 135c, 730, 735)이 배치될 수 있다. 액티브층들(130a, 135a, 130b, 135b, 130c, 135c, 730, 735) 각각은 금속 산화물 반도체, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon) 또는 유기물 반도체 등을 포함할 수 있다.
액티브층들(130a, 135a, 130b, 135b, 130c, 135c, 730, 735) 상에 게이트 절연층(150)이 배치될 수 있다. 게이트 절연층(150)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 게이트 절연층(150)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN), 탄탈륨 산화물(TaO), 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 티타늄 산화물(TiO) 등을 포함할 수 있다. 선택적으로, 게이트 절연층(150)은 서로 상이한 물질로 구성된 복수의 절연층들 포함하는 다층 구조를 가질 수도 있다.
게이트 절연층(150) 상에 게이트 전극들(170a, 175a, 170b, 175b, 170c, 175c, 770, 775)이 배치될 수 있다. 게이트 전극들(170a, 175a, 170b, 175b, 170c, 175c, 770, 775) 각각은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 게이트 전극들(170a, 175a, 170b, 175b, 170c, 175c, 770, 775) 각각은 금(Au), 은(Ag), 알루미늄(Al), 백금(Pt), 니켈(Ni), 티타늄(Ti), 팔라듐(Pd), 마그네슘(Mg), 칼슘(Ca), 리튬(Li), 크롬(Cr), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 몰리브데늄(Mo), 스칸듐(Sc), 네오디뮴(Nd), 이리듐(Ir), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 은을 함유하는 합금, 텅스텐 질화물(WN), 구리를 함유하는 합금, 몰리브데늄을 함유하는 합금, 티타늄 질화물(TiN), 크롬 질화물(CrN), 탄탈륨 질화물(TaN), 스트론튬 루테늄 산화물(SrRuO), 아연 산화물(ZnO), 인듐 주석 산화물(ITO), 주석 산화물(SnO), 인듐 산화물(InO), 갈륨 산화물(GaO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 게이트 전극들(170a, 175a, 170b, 175b, 170c, 175c, 770, 775) 각각은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다.
게이트 전극들(170a, 175a, 170b, 175b, 170c, 175c, 770, 775) 상에 층간 절연층(190)이 배치될 수 있다. 층간 절연층(190)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 선택적으로, 층간 절연층(190)은 서로 상이한 물질로 구성된 복수의 절연층들 포함하는 다층 구조를 가질 수도 있다.
소스 전극들(210a, 215a, 210b, 215b, 210c, 210c, 810, 815) 및 드레인 전극들(230a, 235a, 230b, 235b, 230c, 235c, 830, 835)이 층간 절연층(190) 상에 배치될 수 있다. 소스 전극들(210a, 215a, 210b, 215b, 210c, 210c, 810, 815) 및 드레인 전극들(230a, 235a, 230b, 235b, 230c, 235c, 830, 835) 각각은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 선택적으로, 소스 전극들(210a, 215a, 210b, 215b, 210c, 210c, 810, 815) 및 드레인 전극들(230a, 235a, 230b, 235b, 230c, 235c, 830, 835) 각각은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다.
소스 전극들(210a, 215a, 210b, 215b, 210c, 210c, 810, 815) 및 드레인 전극들(230a, 235a, 230b, 235b, 230c, 235c, 830, 835) 상에 제1 평탄화층(270)이 배치될 수 있다. 평탄화층(270)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 평탄화층(270)은 포토레지스트(photoresist), 폴리아크릴계 수지(polyacryl-based resin), 폴리이미드계 수지(polyimide-based resin), 폴리아미드계 수지(polyamide-based resin), 실록산계 수지(siloxane-based resin), 아크릴계 수지(acryl-based resin), 에폭시계 수지(epoxy-based resin) 등을 포함할 수 있다.
제1 평탄화층(270) 상에 제2 평탄화층(275)이 배치될 수 있다. 제2 평탄화층(275)은 유기 절연 물질을 포함할 수 있다.
제2 평탄화층(275) 상에 화소 정의막(310)이 배치될 수 있다. 화소 정의막(310)은 유기 절연 물질을 포함할 수 있다.
도 11 및 12는 도 5 및 6에 도시된 연결 전극의 일 예를 나타내는 평면도들이다.
도 11 및 12를 참조하면, 연결 전극(614)은 제1 서브 영역(21)의 제1 행 및 제1 열(20a)에서 제2 방향(D2)으로 연장할 수 있고, 상기 제1 행 및 제1 열(20a)의 상단에 콘택홀(714)이 위치할 수 있다. 또한, 연결 전극(613)은 제1 서브 영역(21)의 제1 행 및 제5 열에서 제2 방향(D2)으로 연장할 수 있고, 상기 제1 행 및 제5 열의 상단에 콘택홀(713)이 위치할 수 있다.
연결 전극(624)은 제1 서브 영역(21)의 제2 행 및 제3 열(20c)에서 제2 방향(D2)으로 연장할 수 있고, 상기 제2 행 및 제3 열(20c)의 상단에 콘택홀(724)이 위치할 수 있다. 또한, 연결 전극(623)은 제1 서브 영역(21)의 제2 행 및 제7 열에서 제2 방향(D2)으로 연장할 수 있고, 상기 제2 행 및 제7 열의 상단에 콘택홀(723)이 위치할 수 있다.
연결 전극(634)은 제1 서브 영역(21)의 제3 행 및 제1 열(20a)에서 제2 방향(D2)으로 연장할 수 있고, 상기 제3 행 및 제1 열(20a)의 상단에 콘택홀(734)이 위치할 수 있다. 또한, 연결 전극(633)은 제1 서브 영역(21)의 제3 행 및 제5 열에서 제2 방향(D2)으로 연장할 수 있고, 상기 제3 행 및 제5 열의 상단에 콘택홀(733)이 위치할 수 있다.
연결 전극(644)은 제1 서브 영역(21)의 제4 행 및 제3 열(20c)에서 제2 방향(D2)으로 연장할 수 있고, 상기 제4 행 및 제3 열(20c)의 상단에 콘택홀(744)이 위치할 수 있다. 또한, 연결 전극(643)은 제1 서브 영역(21)의 제4 행 및 제7 열에서 제2 방향(D2)으로 연장할 수 있고, 상기 제4 행 및 제7 열의 상단에 콘택홀(743)이 위치할 수 있다.
이러한 방법으로, 제2 표시 영역(30)의 제1 내지 제4 행에 배치된 연결 전극들(813, 814, 823, 824, 833, 834, 843, 844) 각각은 제2 방향(D2)으로 연장될 수 있고, 콘택홀들(913, 914, 923, 924, 933, 934, 943, 944)이 상단에 위치할 수 있다.
도 13 및 14는 도 5 및 6에 도시된 연결 전극의 다른 예를 나타내는 평면도들이다.
도 13 및 14를 참조하면, 연결 전극(611)은 제1 서브 영역(21)의 제1 행 및 제4 열(20d)로 연장할 수 있고, 상기 제1 행 및 제4 열(20d)에서 제2 방향(D2)으로 연장하여 상기 제1 행 및 제4 열(20d)의 상단에 콘택홀(711)이 위치할 수 있다. 또한, 연결 전극(612)은 제1 서브 영역(21)의 제1 행 및 제8 열로 연장할 수 있고, 상기 제1 행 및 제8 열에서 제2 방향(D2)으로 연장하여 상기 제1 행 및 제8 열의 상단에 콘택홀(712)이 위치할 수 있다.
연결 전극(621)은 제1 서브 영역(21)의 제2 행 및 제2 열(20b)로 연장할 수 있고, 상기 제2 행 및 제2 열(20b)에서 제2 방향(D2)으로 연장하여 상기 제2 행 및 제2 열(20b)의 상단에 콘택홀(721)이 위치할 수 있다. 또한, 연결 전극(622)은 제1 서브 영역(21)의 제2 행 및 제6 열로 연장할 수 있고, 상기 제2 행 및 제6 열에서 제2 방향(D2)으로 연장하여 상기 제2 행 및 제6 열의 상단에 콘택홀(722)이 위치할 수 있다.
연결 전극(631)은 제1 서브 영역(21)의 제3 행 및 제4 열(20d)로 연장할 수 있고, 상기 제3 행 및 제4 열(20d)에서 제2 방향(D2)으로 연장하여 상기 제3 행 및 제4 열(20d)의 상단에 콘택홀(731)이 위치할 수 있다. 또한, 연결 전극(632)은 제1 서브 영역(21)의 제3 행 및 제8 열로 연장할 수 있고, 상기 제3 행 및 제8 열에서 제2 방향(D2)으로 연장하여 상기 제3 행 및 제8 열의 상단에 콘택홀(732)이 위치할 수 있다.
연결 전극(641)은 제1 서브 영역(21)의 제4 행 및 제2 열(20b)로 연장할 수 있고, 상기 제4 행 및 제2 열(20b)에서 제2 방향(D2)으로 연장하여 상기 제4 행 및 제2 열(20b)의 상단에 콘택홀(741)이 위치할 수 있다. 또한, 연결 전극(642)은 제1 서브 영역(21)의 제4 행 및 제6 열로 연장할 수 있고, 상기 제4 행 및 제6 열에서 제2 방향(D2)으로 연장하여 상기 제4 행 및 제6 열의 상단에 콘택홀(742)이 위치할 수 있다.
이러한 방법으로, 제2 표시 영역(30)의 제1 내지 제4 행에 배치된 연결 전극들(811, 812, 821, 822, 831, 832, 841, 842) 각각은 제1 방향(D1)과 반대되는 방향 및 제2 방향(D2)으로 연장될 수 있고, 콘택홀들(911, 912, 921, 922, 931, 932, 941, 942)이 상단에 위치할 수 있다.
도 15 및 16은 도 1의 표시 장치에 포함된 서브 화소들의 배열의 일 예를 나타내는 평면도들이다.
도 15 및 16을 참조하면, 제1 내지 제3 서브 화소들(R, B, G)은 제1 방향(D1)으로 적녹-청녹(RG-BG) 서브 화소들이 반복적으로 배열될 수 있다. 예를 들면, 도 5 및 6의 하나의 펜타일 구조와 비교했을 때, 도 15 및 16의 하나의 펜타일 구조는 제2 방향(D2)으로 대칭일 수 있다. 다른 예시적인 실시예들에 있어서, 하나의 펜타일 구조는 제1 방향(D1)으로 대칭인 구조로 구현될 수도 있다.
도 17 및 18은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 평면도들이다. 도 17 및 18에 예시한 표시 장치(1000)는 도 1 내지 6을 참조하여 설명한 표시 장치(100)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 17 및 18에 있어서, 도 1 내지 6을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다. 예를 들면, 도 17은 도 1의 'A'영역을 확대 도시한 부분 확대 평면도에 해당되고, 도 18은 도 1의 'B'영역을 확대 도시한 부분 확대 평면도에 해당될 수 있다.
도 17 및 18을 참조하면, 도 5 및 6에 도시된 표시 장치(100)와 비교했을 때, 표시 장치(1000)에는 제1 표시 영역(20) 및 제2 표시 영역(30)에 배치된 제3 서브 화소들(203)의 위치가 상이할 수 있다.
예를 들면, 제1 표시 영역(20)에서 제2 행 및 제4 행에 배치된 제3 서브 화소들(203)이 상대적으로 제1 방향(D1)과 반대되는 방향(예를 들어, 제2 표시 영역(30)으로부터 제1 표시 영역(20)으로의 방향)으로 시프트될 수 있고, 제2 표시 영역(30)에서 제2 행 및 제4 행에 배치된 제3 서브 화소들(203)이 상대적으로 상기 방향으로 시프트될 수 있다.
표시 영역(10)에 배치되는 제1 내지 제3 서브 화소들(101, 102, 103) 및 제1 및 제2 표시 영역들(20, 30)에 배치되는 제1 내지 제3 서브 화소들(202, 202, 203)은 펜타일 방식으로 배열되기 때문에 R-index(roughness index)를 고려해야 한다. 상기 R-index가 높을 경우, 표시 장치(1000)에는 얼룩, 줄무늬 등과 같은 화질 불량이 발생할 수 있다. 특히, 녹색 서브 화소가 R-index에 큰 영향을 주기 때문에 표시 영역(10)과 제1 서브 영역(21)의 제1 경계 및 표시 영역(10)과 제3 서브 영역(31)의 제2 경계에서 R-index에 가장 큰 영향을 주는 제3 서브 화소(103)와 제3 서브 화소(203)의 간격을 실질적으로 동일하게 또는 유사하게 해야 한다.
예시적인 실시예들에 있어서, 도 17에 도시된 바와 같이, 상기 제1 경계와 인접한 제1 서브 영역(21)에 제3 서브 화소들(203)로 구성된 제1 서브 화소열(예를 들어, 제1 열(20a)과 제4 열(20d)의 경계에 배치된 제3 서브 화소들(203))이 배치될 수 있다. 도 18에 도시된 바와 같이, 상기 제2 경계와 인접한 제3 서브 영역(31)에는 제3 서브 화소들(203)로 구성된 제2 서브 화소열(예를 들어, 제3 열(30c)과 제4 열(30d)의 경계에 배치된 제3 서브 화소들(203))이 배치될 수 있다. 표시 영역(10)의 제2 열(10b)로부터 이격된 상기 제1 서브 화소열의 거리(g1)와 표시 영역(10)의 제4 열(10d)로부터 이격된 상기 제2 서브 화소열의 거리(g2)는 실질적으로 동일할 수 있다.
또한, 제1 서브 영역(21)에서 제2 및 제1 서브 화소들(202, 201)로 구성된 제3 서브 화소열(예를 들어, 제3 열(20c)에 배치된 제2 및 제1 서브 화소들(202, 201))은 표시 영역(10)으로부터 제1 표시 영역(20)으로의 방향으로 상기 제1 서브 화소열로부터 이격될 수 있다. 제1 서브 영역(21)에서 제3 서브 화소들(203)로 구성된 제4 서브 화소열(예를 들어, 제5 열 및 제8 열의 경계에 배치된 제3 서브 화소들(203))은 상기 제3 서브 화소열로부터 상기 방향으로 이격될 수 있다. 제1 서브 영역(21)에서 제1 및 제2 서브 화소들(201, 203)로 구성된 제5 서브 화소열(예를 들어, 제7 열에 배치된 제1 및 제2 서브 화소들(201, 203))은 상기 제4 서브 화소열로부터 상기 방향으로 이격될 수 있다.
더욱이, 상기 제1 서브 화소열과 상기 제3 서브 화소열이 상기 방향으로 이격된 거리는 상기 제3 서브 화소열과 상기 제4 서브 화소열이 상기 방향으로 이격된 거리보다 작을 수 있다.
유사하게, 제3 서브 영역(31)에서 제1 및 제2 서브 화소들(201, 202)로 구성된 제6 서브 화소열(예를 들어, 제1 열(30a)에 배치된 제1 및 제2 서브 화소들(201, 202))은 표시 영역(10)의 제4 열(10d)과 상기 제2 서브 화소열 사이에 배치될 수 있다. 제3 서브 영역(31)에서 제2 및 제1 서브 화소들(202, 201)로 구성된 제7 서브 화소열(예를 들어, 제5 열에 배치된 제2 및 제1 서브 화소들(202, 201))은 표시 영역(10)으로부터 제3 서브 영역(31)으로의 방향으로 상기 제2 서브 화소열로부터 이격될 수 있다. 제3 서브 영역(31)에서 제3 서브 화소들(203)로 구성된 제8 서브 화소열(예를 들어, 제7 및 제8 열들의 경계에 배치된 제3 서브 화소들(203))은 상기 방향으로 상기 제7 서브 화소열로부터 이격될 수 있다. 상기 제2 서브 화소열과 상기 제6 서브 화소열이 상기 방향으로 이격된 거리는 상기 제2 서브 화소열과 상기 제7 서브 화소열이 상기 방향으로 이격된 거리보다 작을 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치(1000)에 있어서, 표시 영역(10)의 제2 열(10b)로부터 이격된 상기 제1 서브 화소열의 거리(g1)와 표시 영역(10)의 제4 열(10d)로부터 이격된 상기 제2 서브 화소열의 거리(g2)가 실질적으로 동일해짐으로써, R-index의 값이 상대적으로 낮아질 수 있고, 표시 장치(1000)의 화질이 상대적으로 개선될 수 있다.
도 19 및 20은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 평면도들이다. 도 19 및 20에 예시한 표시 장치(1100)는 도 1 내지 6을 참조하여 설명한 표시 장치(100)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 19 및 20에 있어서, 도 1 내지 6을 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다. 예를 들면, 도 19는 도 1의 'A'영역을 확대 도시한 부분 확대 평면도에 해당되고, 도 20은 도 1의 'B'영역을 확대 도시한 부분 확대 평면도에 해당될 수 있다.
도 19 및 20을 참조하면, 도 5 및 6에 도시된 표시 장치(100)와 비교했을 때, 표시 장치(1100)에는 표시 영역(10)의 제1 열(10a)에 배치된 제1 및 제2 서브 화소들(101, 102)과 동일한 서브 화소 배열이 제3 서브 영역(31)의 제2 열(30b)에 동일하게 적용될 수 있다. 다시 말하면, 표시 영역(10)에서 첫 번째 열(예를 들어 제1 열(10a))과 마지막 열(제2 열(30b))의 서브 화소의 배열이 동일할 수 있다. 또한, 제1 표시 영역(20)에 배치된 제1 내지 제3 서브 화소들(202, 202, 203)의 배열과 제2 표시 영역(30)에 배치된 제1 내지 제3 서브 화소들(202, 202, 203)의 배열이 대칭일 수 있다.
이러한 경우, 제3 서브 영역(31)의 제2 열(30b)도 표시 영역(10)에 포함시킬 수 있고, 제3 서브 영역(31)의 제2 열(30b)과 제1 열(30a)이 표시 영역(10)과 제3 서브 영역(31)의 제2 경계로 정의될 수 있다. 또한, 표시 영역(10)의 제4 열(10d)이 표시 영역(10)의 제3 열로 정의될 수 있고, 제3 서브 영역(31)의 제2 열(30b)이 표시 영역(10)의 제4 열로 정의될 수 있다. 더욱이, 제3 서브 영역(31)의 제4 열(30d)이 제1 열로 정의될 수 있고, 제3 서브 영역(31)의 제1 열(30a)이 제2 열로 정의될 수 있다.
제3 서브 화소들(103)이 배치된 표시 영역(10)의 제2 열(10b)과 제3 서브 화소들(203)이 배치된 제1 서브 영역(21)의 제1 열(20a)의 간격과 제3 서브 화소들(103)이 배치된 표시 영역(10)의 제4 열(10d)(즉, 새로 정의된 상기 표시 영역(10)의 제3 열)과 제3 서브 화소들(203)이 배치된 제3 서브 영역(31)의 제4 열(30d)(예를 들어, 새로 정의된 제3 서브 영역(31)의 상기 제1 열)의 간격이 동일해 질 수 있다.
또한. 제1 서브 영역(21)의 제2 열(20b)과 제3 서브 영역(31)의 제1 열(30a)(예를 들어, 새로 정의된 상기 제2 열)에는 제1 내지 제3 서브 화소들(202, 202, 203)이 배치되지 않을 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치(1100)에 있어서, 표시 영역(10)에서 첫 번째 열과 마지막 열의 서브 화소의 배열이 동일하고, 제1 표시 영역(20)에 배치된 서브 화소의 배열과 제2 표시 영역(30)에 배치된 서브 화소의 배열이 대칭일 경우, R-index의 값이 상대적으로 낮아질 수 있고, 표시 장치(1100)의 화질이 상대적으로 개선될 수 있다. 또한. 상기 제1 및 제2 경계들과 인접하여 배치된 제1 내지 제3 서브 화소들(202, 202, 203)의 발광층을 형성하는 공정에서 불량이 발생하지 않을 수 있다.
도 21은 도 19 및 20의 표시 장치에 포함된 서브 화소들의 배열의 일 예를 나타내는 평면도이다.
도 21을 참조하면, 도 19 및 20의 표시 장치(1100)의 제3 서브 영역(31)의 제2 열(30b)에 배치된 서브 화소 배열과 비교했을 때, 도 21에는 제3 서브 영역(31)에서 제1 행 및 제2 열(30b)에 제1 서브 화소(101)가 배치될 수 있고, 제3 서브 영역(31)에서 제4행 및 제2 열(30b)에 제2 서브 화소(102)가 배치될 수 있다. 즉, 제2 열(30b)에서 제2 및 제3 행에는 서브 화소가 배치되지 않을 수도 있다. 다른 예시적인 실시예들에 있어서, 제2 열(30b)에서 제1 내지 제4 행들 중 적어도 하나에만 서브 화소가 배치될 수도 있다.
본 발명은 표시 장치를 구비할 수 있는 다양한 전자 기기들에 적용될 수 있다. 예를 들면, 본 발명은 차량용, 선박용 및 항공기용 디스플레이 장치들, 휴대용 통신 장치들, 전시용 또는 정보 전달용 디스플레이 장치들, 의료용 디스플레이 장치들 등과 같은 수많은 전자 기기들에 적용 가능하다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
10: 표시 영역 20: 제1 표시 영역
21: 제1 서브 영역 22: 제2 서브 영역
30: 제2 표시 영역 31: 제3 서브 영역
32: 제4 서브 영역 100, 1000, 1100: 표시 장치
101, 102, 103: 제1 내지 제3 서브 화소들
110: 기판
202, 202, 203: 제1 내지 제3 서브 화소들
800: 제1 회로 구조물 900: 제2 회로 구조물

Claims (20)

  1. 표시 영역, 상기 표시 영역의 일측에 위치하며 제1 서브 영역 및 제2 서브 영역을 포함하는 제1 표시 영역 및 상기 표시 영역의 타측에 위치하며 제3 서브 영역 및 제4 서브 영역을 포함하는 제2 표시 영역을 포함하는 표시 장치에 있어서,
    기판; 및
    상기 기판 상의 상기 표시 영역, 상기 제1 표시 영역 및 상기 제2 표시 영역에 배치되는 복수의 제1, 제2 및 제3 서브 화소들을 포함하고,
    상기 표시 영역과 상기 제1 서브 영역의 제1 경계와 인접한 상기 표시 영역의 제1 열에는 상기 제1 및 제2 서브 화소들이 반복적으로 배열되고, 상기 표시 영역의 제2 열에는 상기 제3 서브 화소들이 배열되며,
    상기 표시 영역과 상기 제3 서브 영역의 제2 경계와 인접한 상기 표시 영역의 제3 열에는 상기 제2 및 제1 서브 화소들이 반복적으로 배열되고, 상기 표시 영역의 제4 열에는 상기 제3 서브 화소들이 배열되며,
    상기 제1 경계와 인접한 상기 제1 서브 영역의 제1 열에는 상기 제3 서브 화소들이 배열되고, 상기 제1 경계와 상기 제1 서브 영역의 상기 제1 열 사이에 상기 제1 서브 영역의 제2 열이 위치하며,
    상기 제2 경계와 인접한 상기 제3 서브 영역의 제1 열에는 상기 제1 및 제2 서브 화소들이 배열되고, 상기 제2 경계와 상기 제3 서브 영역의 상기 제1 열 사이에 상기 제3 서브 영역의 제2 열이 위치하며,
    상기 제1 서브 영역의 상기 제2 열 및 상기 제3 서브 영역의 상기 제2 열에는 상기 제1 내지 제3 서브 화소들이 배치되지 않는 것을 특징으로 하는 표시 장치.
  2. 제 1 항에 있어서, 상기 제1 서브 영역의 상기 제1 열과 인접하여 상기 제1 서브 영역의 제3 열이 위치하고, 상기 제1 서브 영역의 상기 제1 및 제3 열들 사이에 상기 제1 서브 영역의 제4 열이 위치하며,
    상기 제1 서브 영역의 상기 제3 열에는 상기 제2 및 제1 서브 화소들이 배열되는 것을 특징으로 하는 표시 장치.
  3. 제 2 항에 있어서, 상기 제1 서브 영역의 상기 제4 열에는 상기 제1 내지 제3 서브 화소들이 배치되지 않는 것을 특징으로 하는 표시 장치.
  4. 제 1 항에 있어서, 상기 표시 영역의 상기 제1 및 제2 열들에서 상기 제1 내지 제3 서브 화소들은 상기 제1 서브 화소, 상기 제3 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소의 순서로 지그재그 형상으로 배열되는 것을 특징으로 하는 표시 장치.
  5. 제 1 항에 있어서, 상기 제3 서브 영역의 상기 제1 열과 인접하여 상기 제3 서브 영역의 제3 열이 위치하고, 상기 제3 서브 영역의 상기 제1 및 제3 열들 사이에 상기 제3 서브 영역의 제4 열이 위치하며,
    상기 제3 서브 영역의 상기 제3 열에는 상기 제3 서브 화소들이 배열되는 것을 특징으로 하는 표시 장치.
  6. 제 5 항에 있어서, 상기 제3 서브 영역의 상기 제4 열에는 상기 제1 내지 제3 서브 화소들이 배치되지 않는 것을 특징으로 하는 표시 장치.
  7. 제 1 항에 있어서, 상기 표시 영역의 상기 제3 및 제4 열들에서 상기 제1 내지 제3 서브 화소들은 상기 제2 서브 화소, 상기 제3 서브 화소, 상기 제1 서브 화소 및 상기 제3 서브 화소의 순서로 지그재그 형상으로 배열되는 것을 특징으로 하는 표시 장치.
  8. 제 1 항에 있어서,
    상기 기판 상의 상기 제2 서브 영역에 배치되는 제1 회로 구조물을 더 포함하는 것을 특징으로 하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 표시 영역, 상기 제1 표시 영역 및 상기 제2 표시 영역에 배치되는 상기 제1 내지 제3 서브 화소들과 각기 연결되는 복수의 제1, 제2 및 제3 화소 회로들을 더 포함하고,
    상기 제2 서브 영역에 배치되는 상기 제1 내지 제3 서브 화소들 각각과 연결되는 상기 제1 내지 제3 화소 회로들은 상기 제1 서브 영역에 배치되는 것을 특징으로 하는 표시 장치.
  10. 제 1 항에 있어서,
    상기 기판 상의 상기 제4 서브 영역에 배치되는 제2 회로 구조물을 더 포함하는 것을 특징으로 하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 표시 영역, 상기 제1 표시 영역 및 상기 제2 표시 영역에 배치되는 상기 제1 내지 제3 서브 화소들과 각기 연결되는 복수의 제1, 제2 및 제3 화소 회로들을 더 포함하고,
    상기 제4 서브 영역에 배치되는 상기 제1 내지 제3 서브 화소들 각각과 연결되는 상기 제1 내지 제3 화소 회로들은 상기 제3 서브 영역에 배치되는 것을 특징으로 하는 표시 장치.
  12. 제 1 항에 있어서, 상기 표시 영역의 상기 제1 열에 배열되는 상기 제1 및 제2 서브 화소들의 개수와 상기 표시 영역의 상기 제2 열에 배열되는 상기 제3 서브 화소들의 개수는 동일하고,
    상기 제1 서브 영역의 상기 제1 열에 배열되는 상기 제3 서브 화소들의 개수는 상기 표시 영역의 상기 제1 열에 배열되는 상기 제1 및 제2 서브 화소들의 개수보다 작은 것을 특징으로 하는 표시 장치.
  13. 제 12 항에 있어서, 상기 제1 서브 영역의 상기 제1 열에 배열되는 상기 제3 서브 화소들의 개수는 상기 표시 영역의 상기 제1 열에 배열되는 상기 제1 및 제2 서브 화소들의 개수에 절반인 것을 특징으로 하는 표시 장치.
  14. 제 1 항에 있어서, 상기 제1 표시 영역과 상기 제2 표시 영역은 마주보도록, 서로 평행하게 위치하고,
    상기 표시 영역의 상기 제1 및 제4 열들 사이에 상기 제2 및 제3 열들이 위치하고, 상기 표시 영역의 상기 제1 열과 상기 제1 서브 영역의 상기 제1 열 사이에 상기 제1 서브 영역의 상기 제2 열이 위치하며, 상기 표시 영역의 상기 제4 열과 상기 제3 서브 영역의 상기 제1 열 사이에 상기 제3 서브 영역의 상기 제2 열이 위치하고,
    상기 표시 영역에 배치되는 상기 제1 내지 제3 서브 화소들의 크기보다 상기 제1 및 제2 표시 영역들에 배치되는 상기 제1 내지 제3 서브 화소들의 크기가 더 큰 것을 특징으로 하는 표시 장치.
  15. 표시 영역, 상기 표시 영역의 일측에 위치하며 제1 서브 영역 및 제2 서브 영역을 포함하는 제1 표시 영역 및 상기 표시 영역의 타측에 위치하며 제3 서브 영역 및 제4 서브 영역을 포함하는 제2 표시 영역을 포함하는 표시 장치에 있어서,
    기판; 및
    상기 기판 상의 상기 표시 영역, 상기 제1 표시 영역 및 상기 제2 표시 영역에 배치되는 복수의 제1, 제2 및 제3 서브 화소들을 포함하고,
    상기 표시 영역과 상기 제1 서브 영역의 제1 경계와 인접한 상기 표시 영역의 제1 열에는 상기 제1 및 제2 서브 화소들이 반복적으로 배열되고, 상기 표시 영역의 제2 열에는 상기 제3 서브 화소들이 배열되며,
    상기 표시 영역과 상기 제3 서브 영역의 제2 경계와 인접한 상기 표시 영역의 제3 열에는 상기 제2 및 제1 서브 화소들이 반복적으로 배열되고, 상기 표시 영역의 제4 열에는 상기 제3 서브 화소들이 배열되며,
    상기 제1 경계와 인접한 상기 제1 서브 영역에는 상기 제3 서브 화소들로 구성된 제1 서브 화소열이 배치되고,
    상기 제2 경계와 인접한 상기 제3 서브 영역에는 상기 제3 서브 화소들로 구성된 제2 서브 화소열이 배치되며,
    상기 표시 영역의 상기 제2 열로부터 이격된 상기 제1 서브 화소열의 거리와 상기 표시 영역의 상기 제4 열로부터 이격된 상기 제2 서브 화소열의 거리는 동일한 것을 특징으로 하는 표시 장치.
  16. 제 15 항에 있어서,
    상기 제1 서브 영역에서 상기 표시 영역으로부터 상기 제1 표시 영역으로의 방향으로 상기 제1 서브 화소열로부터 이격되고, 상기 제2 및 제1 서브 화소들로 구성된 제3 서브 화소열;
    상기 제1 서브 영역에서 상기 제3 서브 화소열로부터 상기 방향으로 이격되고, 상기 제3 서브 화소들로 구성된 제4 서브 화소열; 및
    상기 제1 서브 영역에서 상기 제4 서브 화소열로부터 상기 방향으로 이격되고, 상기 제1 및 제2 서브 화소들로 구성된 제5 서브 화소열을 더 포함하는 것을 특징으로 하는 표시 장치.
  17. 제 16 항에 있어서, 상기 제1 서브 화소열과 상기 제3 서브 화소열이 상기 방향으로 이격된 거리는 상기 제3 서브 화소열과 상기 제4 서브 화소열이 상기 방향으로 이격된 거리보다 작은 것을 특징으로 하는 표시 장치.
  18. 제 15 항에 있어서,
    상기 제3 서브 영역에서 상기 표시 영역의 상기 제4 열과 상기 제2 서브 화소열 사이에 배치되고, 상기 제1 및 제2 서브 화소들로 구성된 제6 서브 화소열;
    상기 제3 서브 영역에서 상기 표시 영역으로부터 상기 제3 서브 영역으로의 방향으로 상기 제2 서브 화소열로부터 이격되고, 상기 제2 및 제1 서브 화소들로 구성된 제7 서브 화소열; 및
    상기 제3 서브 영역에서 상기 방향으로 상기 제7 서브 화소열로부터 이격되고, 상기 제3 서브 화소들로 구성된 제8 서브 화소열을 더 포함하는 것을 특징으로 하는 표시 장치.
  19. 제 18 항에 있어서, 상기 제2 서브 화소열과 상기 제6 서브 화소열이 상기 방향으로 이격된 거리는 상기 제2 서브 화소열과 상기 제7 서브 화소열이 상기 방향으로 이격된 거리보다 작은 것을 특징으로 하는 표시 장치.
  20. 표시 영역, 상기 표시 영역의 일측에 위치하며 제1 서브 영역 및 제2 서브 영역을 포함하는 제1 표시 영역 및 상기 표시 영역의 타측에 위치하며 제3 서브 영역 및 제4 서브 영역을 포함하는 제2 표시 영역을 포함하는 표시 장치에 있어서,
    기판; 및
    상기 기판 상의 상기 표시 영역, 상기 제1 표시 영역 및 상기 제2 표시 영역에 배치되는 복수의 제1, 제2 및 제3 서브 화소들을 포함하고,
    상기 표시 영역과 상기 제1 서브 영역의 제1 경계와 인접한 상기 표시 영역의 제1 열에는 상기 제1 및 제2 서브 화소들이 반복적으로 배열되고, 상기 표시 영역의 제2 열에는 상기 제3 서브 화소들이 배열되며,
    상기 표시 영역과 상기 제3 서브 영역의 제2 경계와 인접한 상기 표시 영역의 제3 열에는 상기 제3 서브 화소들이 반복적으로 배열되고, 상기 표시 영역의 제4 열에는 상기 제1 및 제2 서브 화소들이 반복적으로 배열되며,
    상기 제1 경계와 인접한 상기 제1 서브 영역의 제1 열에는 상기 제3 서브 화소들이 배열되고, 상기 제1 경계와 상기 제1 서브 영역의 상기 제1 열 사이에 상기 제1 서브 영역의 제2 열이 위치하며,
    상기 제2 경계와 인접한 상기 제3 서브 영역의 제1 열에는 상기 제3 서브 화소들이 배열되고, 상기 제2 경계와 상기 제3 서브 영역의 상기 제1 열 사이에 상기 제3 서브 영역의 제2 열이 위치하며,
    상기 제1 서브 영역의 상기 제2 열 및 상기 제3 서브 영역의 상기 제2 열에는 상기 제1 내지 제3 서브 화소들이 배치되지 않는 것을 특징으로 하는 표시 장치.
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