KR20220029233A - 페이지 버퍼 회로 및 이를 포함하는 메모리 장치 - Google Patents

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KR20220029233A
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조용성
박진우
윤현준
최윤희
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삼성전자주식회사
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Abstract

메모리 장치는 메모리 셀들을 포함하는 메모리 셀 어레이, 각각 다단 구조로 배치된 페이지 버퍼 유닛들을 포함하는 제1 및 제2 페이지 버퍼 칼럼들을 포함하고, 제1 페이지 버퍼 칼럼에서 제1 단의 제1 페이지 버퍼 유닛은 제1 센싱 신호에 따라 제1 센싱 동작을 수행하고, 제2 페이지 버퍼 칼럼에서 제1 단의 제2 페이지 버퍼 유닛은 제2 센싱 신호에 따라 제2 센싱 동작을 수행하는 페이지 버퍼 회로, 그리고 제1 센싱 동작의 결과로부터 제1 문턱 전압 영역에 포함된 메모리 셀들의 제1 개수를 카운팅하고 제2 센싱 동작의 결과로부터 제2 문턱 전압 영역에 포함된 메모리 셀들의 제2 개수를 카운팅하는 카운팅 회로를 포함한다.

Description

페이지 버퍼 회로 및 이를 포함하는 메모리 장치{Page buffer circuit and memory device including the same}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 페이지 버퍼 회로 및 상기 페이지 버퍼 회로를 포함하는 메모리 장치에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 메모리 장치는 메모리 셀들에 데이터를 저장하거나 메모리 셀들로부터 데이터를 출력하기 위한 복수의 페이지 버퍼들을 포함할 수 있고, 복수의 페이지 버퍼들은 다단 구조들(multi-stages structures)로 배치될 수 있다. 메모리 장치의 독출 신뢰성을 향상시키기 위하여, 메모리 셀들의 문턱 전압 산포에 대한 밸리 서치 동작이 수행될 수 있다. 이때, 밸리 서치 동작의 수행에 따라 독출 시간이 증가할 수 있고, 이로써, 메모리 장치의 독출 성능이 저하될 수 있다.
본 개시의 기술적 사상은, 메모리 셀들의 문턱 전압 산포에 대한 밸리 서치 동작에 소요되는 시간을 감소시키면서 메모리 장치의 독출 신뢰성을 향상시킬 수 있는 메모리 장치를 제공한다.
본 개시의 기술적 사상에 따른 메모리 장치는, 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이에 연결된 제1 및 제2 페이지 버퍼 칼럼들을 포함하고, 상기 제1 및 제2 페이지 버퍼 칼럼들 각각은 다단 구조(multi-stage structure)로 배치된 페이지 버퍼 유닛들을 포함하며, 상기 제1 페이지 버퍼 칼럼에서 제1 단의 제1 페이지 버퍼 유닛은 제1 센싱 신호에 따라 제1 센싱 동작을 수행하고, 상기 제2 페이지 버퍼 칼럼에서 상기 제1 단의 제2 페이지 버퍼 유닛은 제2 센싱 신호에 따라 제2 센싱 동작을 수행하는, 페이지 버퍼 회로, 및 상기 제1 센싱 동작의 결과로부터 제1 문턱 전압 영역에 포함된 메모리 셀들의 제1 개수를 카운팅하고, 상기 제2 센싱 동작의 결과로부터 제2 문턱 전압 영역에 포함된 메모리 셀들의 제2 개수를 카운팅하는 카운팅 회로를 포함한다.
또한, 본 개시의 기술적 사상에 따른 메모리 장치는, 복수의 메모리 셀 그룹들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀 그룹들에 각각 연결된 복수의 페이지 버퍼 그룹들을 포함하고, 상기 복수의 페이지 버퍼 그룹들 각각은 매트릭스 형태로 배치된 복수의 페이지 버퍼 유닛들을 포함하며, 각 페이지 버퍼 그룹에서 제1 단의 페이지 버퍼 유닛들은 제1 센싱 신호에 따라 제1 센싱 동작을 수행하는 제1 그룹 및 제2 센싱 신호에 따라 제2 센싱 동작을 수행하는 제2 그룹으로 구분되는, 페이지 버퍼 회로, 상기 제1 센싱 동작의 결과로부터 제1 문턱 전압 영역에 포함된 메모리 셀들의 제1 개수를 카운팅하고, 상기 제2 센싱 동작의 결과로부터 제2 문턱 전압 영역에 포함된 메모리 셀들의 제2 개수를 카운팅하는 카운팅 회로, 및 상기 제1 개수와 상기 제2 개수의 비교 결과에 기초하여, 상기 제1 및 제2 그룹들의 페이지 버퍼 유닛들의 다음 디벨롭 타임을 가변시키는 제어 회로를 포함한다.
또한, 본 개시의 기술적 사상에 따른 메모리 장치는, 복수의 메모리 셀들 및 제1 메탈 패드를 포함하는 메모리 셀 영역, 및 제2 메탈 패드를 포함하고, 상기 제1 메탈 패드 및 상기 제2 메탈 패드를 통해 상기 메모리 셀 영역에 수직으로 연결되는 주변 회로 영역을 포함하고, 상기 주변 회로 영역은, 제1 및 제2 페이지 버퍼 칼럼들을 포함하고, 상기 제1 및 제2 페이지 버퍼 칼럼들 각각은 다단 구조로 배치된 페이지 버퍼 유닛들을 포함하며, 상기 제1 페이지 버퍼 칼럼에서 제1 단의 제1 페이지 버퍼 유닛은 제1 센싱 신호에 따라 제1 센싱 동작을 수행하고, 상기 제2 페이지 버퍼 칼럼에서 상기 제1 단의 제2 페이지 버퍼 유닛은 제2 센싱 신호에 따라 제2 센싱 동작을 수행하는, 페이지 버퍼 회로, 및 상기 제1 센싱 동작의 결과로부터 제1 문턱 전압 영역에 포함된 메모리 셀들의 제1 개수를 카운팅하고, 상기 제2 센싱 동작의 결과로부터 제2 문턱 전압 영역에 포함된 메모리 셀들의 제2 개수를 카운팅하는 카운팅 회로를 포함한다.
본 개시의 기술적 사상에 따르면, 동일 단의 페이지 버퍼들은 제1 및 제2 그룹들로 구분될 수 있고, 제1 및 제2 그룹들에 서로 다른 제1 및 제2 센싱 신호들을 각각 인가함으로써, 동일 단의 페이지 버퍼들을 이용하여 서로 다른 제1 및 제2 문턱 전압 영역들에 각각 포함되는 메모리 셀들의 개수들을 카운팅할 수 있다. 이에 따라, 서로 다른 두 개의 단들에 각각 포함된 페이지 버퍼들의 센싱 결과들에 대한 순차적인 카운팅 동작을 수행하지 않고, 하나의 단에 포함된 페이지 버퍼들의 센싱 결과들에 대한 카운팅 동작을 수행할 수 있으므로, 밸리 서치 동작에 소요되는 시간을 감소시킬 수 있다. 또한, 밸리 서치 동작의 결과에 따른 최적 디벨롭 시간을 이용하여 파인 센싱을 수행할 수 있으므로, 메모리 장치의 독출 신뢰성을 향상시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따라, 도 1의 메모리 장치의 구조를 개략적으로 나타낸다.
도 3은 본 개시의 일 실시예에 따라, 도 1의 메모리 셀 어레이를 예시적으로 나타낸다.
도 4는 본 개시의 일 실시예에 따른 메모리 블록을 나타내는 사도이다.
도 5는 본 개시의 일 실시예에 따른 페이지 버퍼를 상세하게 나타낸다.
도 6은 본 개시의 일 실시예에 따른 페이지 버퍼 회로 및 페이지 버퍼 디코더를 나타내는 회로도이다.
도 7은 본 개시의 일 실시예에 따른 페이지 버퍼를 상세하게 나타낸다.
도 8은 본 개시의 일 실시예에 따른 페이지 버퍼 회로 및 페이지 버퍼 디코더를 나타내는 회로도이다.
도 9는 본 개시의 일 실시예에 따른 페이지 버퍼 유닛을 나타내는 회로도이다.
도 10은 본 개시의 일 실시예에 따른 페이지 버퍼 유닛을 상세하게 나타내는 회로도이다.
도 11은 본 개시의 일 실시예에 따른 페이지 버퍼 회로 및 페이지 버퍼 디코더를 나타내는 회로도이다.
도 12는 본 개시의 일 실시예에 따른 페이지 버퍼 회로를 나타낸다.
도 13은 본 개시의 일 실시예에 따른 메모리 장치의 독출 동작을 나타내는 타이밍도이다.
도 14는 본 개시의 일 실시예에 따른 메모리 장치의 문턱 전압 산포를 나타낸다.
도 15는 본 개시의 일 실시예에 따라, 페이지 버퍼 회로의 상부에 배치된 신호 라인들을 예시적으로 나타낸다.
도 16은 본 개시의 일 실시예에 따라, 도 15의 페이지 버퍼 회로의 일부를 더욱 상세하게 나타낸다.
도 17 및 도 18은 본 개시의 일부 실시예들에 따라, 페이지 버퍼 회로의 상부에 배치된 신호 라인들을 각각 예시적으로 나타낸다.
도 19는 본 개시의 일 실시예에 따른 페이지 버퍼 회로를 나타낸다.
도 20은 본 개시의 일 실시예에 따른 메모리 장치를 나타낸다.
도 21은 본 개시의 일 실시예에 따른 페이지 버퍼 회로를 예시적으로 나타낸다.
도 22는 본 개시의 일 실시예에 따른 제1 내지 제4 페이지 버퍼 그룹들, 제1 및 제2 페이지 버퍼 디코더들, 및 제1 내지 제4 매스 비트 카운터들의 연결 관계를 예시적으로 나타낸다.
도 23은 본 개시의 일 실시예에 따른 제1 내지 제4 페이지 버퍼 그룹들, 제1 및 제2 페이지 버퍼 디코더들, 및 제1 내지 제4 매스 비트 카운터들을 더욱 상세하게 나타낸다.
도 24는 본 개시의 일 실시예에 따른 제1 페이지 버퍼 디코더 및 제1 매스 비트 카운터를 예시적으로 나타낸다.
도 25는 본 개시의 일 실시예에 따른 제1 매스 비트 카운터의 디지털 출력 신호를 예시적으로 나타내는 그래프이다.
도 26은 본 개시의 일 실시예에 따른 메모리 장치의 독출 동작을 나타내는 타이밍도이다.
도 27은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.
도 28은 본 개시의 일부 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치(10)를 나타내는 블록도이다. 도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(100) 및 주변 회로(200)를 포함할 수 있고, 주변 회로(200)는 페이지 버퍼 회로(210), 제어 회로(220), 전압 생성부(230), 로우 디코더(240) 및 카운팅 회로(260)를 포함할 수 있다. 도 1에는 도시되지 않았으나, 주변 회로(200)는 데이터 입출력 회로 또는 입출력 인터페이스 등을 더 포함할 수 있다.
메모리 셀 어레이(100)는 비트라인들(BL)을 통해 페이지 버퍼 회로(210)에 연결되고, 워드라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(240)에 연결될 수 있다. 메모리 셀 어레이(100)는 메모리 셀들을 포함할 수 있고, 예를 들어, 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
일 실시예에서, 메모리 셀 어레이(100)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드라인들 및/또는 비트라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 메모리 셀 어레이(100)는 2차원 메모리 셀 어레이를 포함할 수 있다.
제어 회로(220)는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(100)에 데이터를 프로그램, 메모리 셀 어레이(100)로부터 데이터를 독출, 또는 메모리 셀 어레이(100)에 저장된 데이터를 소거하기 위한 각종 제어 신호, 예를 들어, 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR) 및 칼럼 어드레스(Y-ADDR)를 출력할 수 있다. 이로써, 제어 회로(220)는 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다.
전압 생성부(230)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(100)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(230)는 워드라인 전압(VWL), 예를 들어, 프로그램 전압, 독출 전압, 패스 전압, 소거 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있고, 또한, 스트링 선택 라인 전압 및 그라운드 선택 라인 전압을 더 생성할 수 있다.
로우 디코더(240)는 로우 어드레스(X-ADDR)에 응답하여, 복수의 메모리 블록들 중 하나를 선택할 수 있고, 선택된 메모리 블록의 워드라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 페이지 버퍼 회로(210)는 칼럼 어드레스(Y-ADDR)에 응답하여 비트라인들(BL) 중 일부 비트라인을 선택할 수 있다. 구체적으로, 페이지 버퍼 회로(210)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작한다.
페이지 버퍼 회로(210)는 복수의 비트라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 일 실시예에서, 복수의 페이지 버퍼들(PB)은 복수의 칼럼들 및 복수의 로우들을 포함하는 매트릭스 형태로 배치될 수 있다. 다시 말해, 복수의 페이지 버퍼들(PB)은 복수의 다단 구조들(multi-stage structures)로 배치될 수 있다. 이하에서는, 페이지 버퍼 회로(210)에 대한 설명에서, 로우(row)와 단(stage)이 서로 대응하는 의미로 사용될 수 있다.
일 실시예에서, 복수의 로우들 중 적어도 하나의 로우에 포함되는 페이지 버퍼들(PB)은 서로 다른 센싱 신호들에 따라 센싱 동작들을 각각 수행할 수 있다. 다시 말해, 복수의 단들 중 적어도 하나의 단에 포함되는 페이지 버퍼들(PB)은 서로 다른 센싱 신호들에 따라 센싱 동작들을 각각 수행할 수 있다. 구체적으로, 복수의 단들 중 하나의 단의 페이지 버퍼들(PB)은 적어도 제1 그룹 및 제2 그룹으로 구분될 수 있고, 제1 그룹의 페이지 버퍼들(PB)은 제1 센싱 신호에 따라 제1 센싱 동작을 수행하고, 제2 그룹의 페이지 버퍼들(PB)은 제2 센싱 신호에 따라 제2 센싱 동작을 수행할 수 있다. 이때, 제1 센싱 신호가 인에이블되는 제1 인에이블 시점은, 제2 센싱 신호가 인에이블되는 제2 인에이블 시점과 다를 수 있다.
일 실시예에서, 복수의 페이지 버퍼들(PB) 각각에 포함된 페이지 버퍼 유닛들(예를 들어, 도 6의 PBU0a 내지 PBU7a)과, 복수의 페이지 버퍼들(PB) 각각에 포함된 캐시 유닛들(예를 들어, 도 6의 CU0a 내지 CU7a)은 서로 이격되어 분리된 구조를 가질 수 있다. 이에 따라, 페이지 버퍼 유닛들 상부의 배치되는 배선들에 대한 자유도가 향상되고 레이아웃의 복잡도가 감소될 수 있다. 또한, 캐시 유닛들은 데이터 입출력 라인들과 인접하게 배치됨으로써, 캐시 유닛들과 데이터 입출력 라인들 사이의 거리가 감소하여 데이터 입출력 속도가 향상될 수 있다.
카운팅 회로(260)는 제1 그룹의 페이지 버퍼들(PB)의 제1 센싱 동작의 결과로부터 제1 문턱 전압 영역에 포함된 메모리 셀들의 제1 개수를 카운팅하고, 제2 그룹의 페이지 버퍼들(PB)의 제2 센싱 동작의 결과로부터 제2 문턱 전압 영역에 포함된 메모리 셀들의 제2 개수를 카운팅할 수 있다. 카운팅 회로(260)는 제1 개수 및 제2 개수에 대응하는 카운팅 결과(CNT)를 제어 회로(220)에 제공할 수 있다.
제어 회로(220)는 제1 개수와 제2 개수에 대응하는 카운팅 결과(CNT)를 수신하고, 제1 개수와 제2 개수를 비교함으로써 메모리 셀들의 문턱 전압 산포에 대한 밸리 서치(valley search) 동작을 수행할 수 있다. 이와 같이, 메모리 장치(10)에서 수행되는 밸리 서치 동작은 '온-칩 밸리 서치(on-chip valley search, OVS)'라고 지칭할 수 있다. 또한, 제어 회로(220)는 밸리 서치 동작의 결과에 따라 페이지 버퍼들(PB)의 디벨롭 시간을 가변시킬 수 있다. 구체적으로, 제어 회로(220)는 제1 그룹의 페이지 버퍼들(PB) 및 제2 그룹의 페이지 버퍼들(PB)에 대한 다음 디벨롭 시간을 가변시킬 수 있다. 또한, 제어 회로(220)는 하나의 단의 페이지 버퍼들(PB)을 이용한 밸리 서치 동작의 결과에 따라, 다른 단들의 페이지 버퍼들(PB)에 대한 디벨롭 시간을 가변시킬 수 있다.
도 2는 본 개시의 일 실시예에 따라, 도 1의 메모리 장치(10)의 구조를 개략적으로 나타낸다. 도 2를 참조하면, 메모리 장치(10)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함할 수 있고, 제1 반도체 층(L1)은 제2 반도체 층(L2)에 대해 수직 방향(VD)으로 적층될 수 있다. 구체적으로, 제2 반도체 층(L2)은 제1 반도체 층(L1)에 대해 수직 방향(VD)으로 하부에 배치될 수 있고, 이에 따라, 제2 반도체 층(L2)은 기판에 가깝게 배치될 수 있다. 일 실시예에서, 도 1의 메모리 셀 어레이(100)는 제1 반도체 층(L1)에 형성될 수 있고, 도 1의 주변 회로(200)는 제2 반도체 층(L2)에 형성될 수 있다. 이에 따라, 메모리 장치(10)는 메모리 셀 어레이(100)가 주변 회로(200)의 상부에 배치된 구조, 즉 COP(Cell Over Periphery) 구조를 가질 수 있다. COP 구조는 수평 방향 면적을 효과적으로 감소시킬 수 있고, 메모리 장치(10)의 집적도를 향상시킬 수 있다.
일 실시예에서, 제2 반도체 층(L2)은 기판을 포함할 수 있고, 기판 상에 트랜지스터들 및 트랜지스터들을 배선하기 위한 메탈 패턴들을 형성함으로써 제2 반도체 층(L2)에 주변 회로(200)를 형성할 수 있다. 제2 반도체 층(L2)에 주변 회로(200)가 형성된 후, 메모리 셀 어레이(100)를 포함하는 제1 반도체 층(L1)이 형성될 수 있고, 메모리 셀 어레이(100)의 워드라인들(WL) 및 비트라인들(BL)과 제2 반도체 층(L2)에 형성된 주변 회로(200)를 전기적으로 연결하기 위한 메탈 패턴들이 형성될 수 있다. 예를 들어, 비트라인들(BL)은 제1 수평 방향(HD1)으로 연장되고, 워드라인들(WL)은 제2 수평 방향(HD2)으로 연장될 수 있다.
반도체 공정의 발달에 따라, 메모리 셀 어레이(100)에 배치되는 메모리 셀들의 단수가 높아질수록, 다시 말해, 워드라인들(WL)의 적층 개수가 증가할수록, 메모리 셀 어레이(100)의 면적이 줄어들게 되고, 이에 따라, 주변 회로(200)의 면적도 줄어들게 된다. 본 실시예에 따르면, 페이지 버퍼 회로(210)가 차지하는 영역의 면적을 감소시키기 위하여, 페이지 버퍼 회로(210)는 페이지 버퍼 유닛과 캐시 래치가 분리된 구조를 가질 수 있다. 이에 대해, 도 6을 참조하여 자세하게 설명하기로 한다.
도 3은 본 개시의 일 실시예에 따라, 도 1의 메모리 셀 어레이(100)를 예시적으로 나타낸다. 도 3을 참조하면, 메모리 셀 어레이(100)는 메모리 블록들(BLK0 내지 BLKi)을 포함할 수 있고(i는 양의 정수), 메모리 블록들(BLK0 내지 BLKi) 각각은 3차원 구조(또는 수직 구조)를 가질 수 있다. 메모리 블록들(BLK0 내지 BLKi) 각각은 수직 방향(VD)을 따라 신장된 복수의 낸드 스트링들을 포함할 수 있다. 메모리 블록들(BLK0 내지 BLKi)은 로우 디코더(도 1의 240)에 의해 선택될 수 있다.
도 4는 본 개시의 일 실시예에 따른 메모리 블록(BLKa)을 나타내는 사시도이다. 도 4를 참조하면, 메모리 블록(BLKa)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 기판(SUB) 상에 제2 수평 방향(HD2)을 따라 신장된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제2 수평 방향(HD2)을 따라 신장되는 복수의 절연막들(IL)이 수직 방향(VD)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 수직 방향(VD)을 따라 특정 거리만큼 이격된다. 인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 수평 방향(HD1)을 따라 순차적으로 배치되며, 수직 방향(VD)을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드라인들(WL0 내지 WL7)과 같은 게이트 전극(GE)이 제공된다. 복수의 필라들(P) 상에는 드레인들(DR)이 각각 제공된다. 드레인들(DR) 상에, 제1 수평 방향(HD1)으로 신장된 비트라인들(BL1 내지 BL3)이 제공된다.
도 5는 본 개시의 일 실시예에 따른 페이지 버퍼(PB)를 상세하게 나타낸다.
도 5를 참조하면, 페이지 버퍼(PB)는 페이지 버퍼 유닛(PBU) 및 캐시 유닛(CU)을 포함할 수 있고, 도 1의 페이지 버퍼(PB)의 일 예에 대응할 수 있다. 캐시 유닛(CU)은 캐시 래치(C-LATCH)(CL)를 포함하고, 캐시 래치(CL)는 데이터 입출력 라인에 연결되므로, 캐시 유닛(CU)은 데이터 입출력 라인에 인접하게 배치될 수 있다. 이에 따라, 페이지 버퍼 유닛(PBU)과 캐시 유닛(CU)은 서로 이격되어 배치될 수 있고, 페이지 버퍼(PB)는 페이지 버퍼 유닛(PBU)-캐시 유닛(CU)의 분리 구조를 가질 수 있다.
페이지 버퍼 유닛(PBU)은 메인 유닛(Main Unit)(MU)을 포함할 수 있다. 메인 유닛(MU)은 페이지 버퍼(PB) 내의 주요 트랜지스터들을 포함할 수 있다. 페이지 버퍼 유닛(PBU)은 비트라인(BL)에 연결되고 비트라인 선택 신호(BLSLT)에 의해 구동되는 비트라인 선택 트랜지스터(TR_hv)를 더 포함할 수 있다. 비트라인 선택 트랜지스터(TR_hv)는 고전압 트랜지스터로 구현될 수 있고, 이에 따라, 비트라인 선택 트랜지스터(TR_hv)는 메인 유닛(MU)과 다른 웰 영역, 즉, 고전압 유닛(High Voltage Unit)(HVU)에 배치될 수 있다.
메인 유닛(MU)은 센싱 래치(SL), 포스 래치(FL), 상위 비트 래치(ML) 및 하위 비트 래치(LL)를 포함할 수 있다. 센싱 래치(SL)는 독출 또는 프로그램 검증(verify) 동작 시, 메모리 셀에 저장된 데이터 또는 메모리 셀의 문턱 전압의 센싱 결과를 저장할 수 있다. 또한, 센스 래치(SL)는 프로그램 동작 시, 비트라인(BL)에 프로그램 비트라인 전압 또는 프로그램 금지 전압을 인가하는데 활용될 수 있다. 포스 래치(FL)는 프로그램 동작 시 문턱 전압 산포를 개선하기 위해 활용될 수 있다. 상위 비트 래치(ML), 하위 비트 래치(LL), 및 캐시 래치(CL)는 프로그램 동작 시 외부에서 입력된 데이터를 저장하기 위해 활용될 수 있다. 또한, 메인 유닛(MU)은 비트라인 클램핑 제어 신호(BLCLAMP)에 기초하여 비트라인(BL) 또는 센싱 노드(SO)에 대한 프리차지 동작을 제어할 수 있는 프리차지 회로(PC)를 더 포함할 수 있고, 비트라인 셋업 신호(BLSETUP)에 의해 구동되는 트랜지스터(PM')를 더 포함할 수 있다.
메인 유닛(MU)은 제1 내지 제4 트랜지스터들(NM1 내지 NM4)을 더 포함할 수 있다. 제1 트랜지스터(NM1)는 그라운드 제어 신호(SOGND)에 의해 구동될 수 있고, 제2 트랜지스터(NM2)는 포싱 모니터링 신호(MON_F)에 의해 구동될 수 있다. 제3 트랜지스터(NM3)는 상위 비트 모니터링 신호(MON_M)에 의해 구동될 수 있고, 제4 트랜지스터(NM4)는 하위 비트 모니터링 신호(MON_L)에 의해 구동될 수 있다. 또한, 메인 유닛(MU)은 비트라인 선택 트랜지스터(TV_hv)와 센싱 노드(SO) 사이에 직렬로 연결된 제5 및 제6 트랜지스터들(NM5, NM6)을 더 포함할 수 있다. 제5 트랜지스터(NM5)는 비트라인 셧-오프(shut-off) 신호(BLSHF)에 의해 구동될 수 있고, 제6 트랜지스터(NM6)는 비트라인 연결 제어 신호(CLBLK)에 의해 구동될 수 있다. 또한, 메인 유닛(MU)은 프리차지 트랜지스터(PM)를 더 포함할 수 있다. 프리차지 트랜지스터(PM)는 센싱 노드(SO)에 연결되고, 로드 신호(LOAD)에 의해 구동될 수 있다.
메인 유닛(MU)은 센싱 노드(SO)에 연결되는 한 쌍의 패스 트랜지스터들, 즉, 제1 및 제2 패스 트랜지스터들(TR, TR')을 더 포함할 수 있다. 제1 및 제2 패스 트랜지스터들(TR, TR')은 패스 제어 신호(SO_PASS)에 따라 구동될 수 있다. 제1 패스 트랜지스터(TR)는 제1 단자(SOC_U)와 센싱 노드(SO) 사이에 연결되고, 제2 패스 트랜지스터(TR')는 센싱 노드(SO)와 제2 단자(SOC_D) 사이에 연결될 수 있다.
도 6은 본 개시의 일 실시예에 따른 페이지 버퍼 회로(210a) 및 페이지 버퍼 디코더(250)를 나타내는 회로도이다.
도 6을 참조하면, 페이지 버퍼 회로(210a)는 도 1의 페이지 버퍼 회로(210)의 일 예에 대응할 수 있다. 페이지 버퍼 회로(210a)는 제2 수평 방향(HD2)을 따라 배치된 제1 및 제2 페이지 버퍼 칼럼들(PGBUFa, PGBUFb)을 포함하는 복수의 페이지 버퍼 칼럼들을 포함할 수 있고, 복수의 페이지 버퍼 칼럼들 각각은 다단 구조로 배치된 복수의 페이지 버퍼들을 포함할 수 있다. 예를 들어, 제1 페이지 버퍼 칼럼(PGBUFa)은 제1 수평 방향(HD1)을 따라 배치된 제1 내지 제8 페이지 버퍼 유닛들(PBU0a 내지 PBU7a) 및 제1 수평 방향(HD1)을 따라 배치된 제1 내지 제8 캐시 유닛들(CU0a 내지 CU7a)을 포함할 수 있고, 제2 페이지 버퍼 칼럼(PGBUFb)은 제1 수평 방향(HD1)을 따라 배치된 제1 내지 제8 페이지 버퍼 유닛들(PBU0b 내지 PBU7b) 및 제1 수평 방향(HD1)을 따라 배치된 제1 내지 제8 캐시 유닛들(CU0b 내지 CU7b)을 포함할 수 있다. 예를 들어, 제1 내지 제8 페이지 버퍼 유닛들(PBU0a 내지 PBU7b) 각각은 도 5의 페이지 버퍼 유닛(PBU)과 실질적으로 유사하게 구현될 수 있고, 제1 내지 제8 캐시 유닛들(CU0a 내지 CU7b) 각각은 도 5의 캐시 유닛(CU)과 실질적으로 유사하게 구현될 수 있으며, 도 5를 참조하여 상술된 내용은 본 실시예에 적용될 수 있다. 이하에서는, 제1 페이지 버퍼 칼럼(PGBUFa)의 구성을 상세하게 설명하기로 하며, 제1 페이지 버퍼 칼럼(PGBUFa)에 대한 설명은 제2 페이지 버퍼 칼럼(PGBUFb)에 대해서도 적용될 수 있다.
제1 페이지 버퍼 유닛(PBU0a)은 직렬 연결된 제1 및 제2 패스 트랜지스터들(TR0, TR0')을 포함할 수 있고, 제2 페이지 버퍼 유닛(PBU1a)은 직렬 연결된 제1 및 제2 패스 트랜지스터들(TR1, TR1')을 포함할 수 있다. 제1 및 제2 패스 트랜지스터들(TR0, TR0', TR1, TR1')의 게이트들에는 패스 제어 신호(SO_PASS[7:0])가 인가될 수 있다. 본 실시예에 따르면, 패스 제어 신호(SO_PASS)가 활성화되면, 제1 및 제2 패스 트랜지스터들(TR0 내지 TR7, TR0' 내지 TR7')이 턴온되고, 이에 따라, 제1 내지 제8 페이지 버퍼 유닛들(PBU0a 내지 PBU7a)에 각각 포함된 제1 및 제2 패스 트랜지스터들(TR0 내지 TR7')은 서로 직렬로 연결될 수 있고, 제1 내지 제8 센싱 노드들(SO0 내지 SO7)은 결합 센싱 노드(SOCa)에 모두 연결될 수 있다.
제1 내지 제8 페이지 버퍼 유닛들(PBU0a 내지 PBU7a) 각각은 프리차지 트랜지스터(PM0 내지 PM7)를 더 포함할 수 있다. 제1 페이지 버퍼 유닛(PBU0a)에서, 프리차지 트랜지스터(PM0)는 제1 센싱 노드(SO0a)과 프리차지 레벨이 인가되는 전압 단자 사이에 연결되고, 로드 신호(LOAD)가 인가되는 게이트를 가질 수 있다. 프리차지 트랜지스터(PM0)는 로드 신호(LOAD)에 응답하여, 제1 센싱 노드(SO0a)를 프리차지 레벨로 프리차지할 수 있다.
제1 캐시 유닛(CU0a)은 모니터 트랜지스터(NM7a)를 포함할 수 있고, 예를 들어, 모니터 트랜지스터(NM7a)는 도 5의 트랜지스터(NM7)에 대응할 수 있다. 모니터 트랜지스터(NM7a)의 소스(S)는 제1 결합 센싱 노드(SOCa)와 연결될 수 있고, 모니터 트랜지스터(NM7a)의 게이트에는 캐시 모니터링 신호(MON_C[7:0])가 인가될 수 있다. 제1 내지 제8 캐시 유닛들(CU0a 내지 CU7a) 각각에 포함된 모니터 트랜지스터들(NM7a 내지 NM7h)은 제1 결합 센싱 노드(SOCa)에 공통으로 병렬 연결될 수 있다. 구체적으로, 모니터 트랜지스터들(NM7a 내지 NM7h) 각각의 소스는 제1 결합 센싱 노드(SOCa)에 공통으로 연결될 수 있다.
페이지 버퍼 회로(210a)는 제8 페이지 버퍼 유닛(PBU7a)과 제1 캐시 유닛(CU0a) 사이의 프리차지 회로(SOC_PREa) 및 제8 페이지 버퍼 유닛(PBU7b)과 제1 캐시 유닛(CU0b) 사이의 프리차지 회로(SOC_PREb)를 더 포함할 수 있다. 프리차지 회로(SOC_PREa)는 제1 결합 센싱 노드(SOCa)를 프리차지하기 위한 프리차지 트랜지스터(PMa) 및 쉴딩 트랜지스터(NMa)을 포함할 수 있다. 프리차지 트랜지스터(PMa)는 결합 센싱 노드 로드 신호(SOC_LOAD)에 의해 구동될 수 있다. 쉴딩 트랜지스터(NMa)는 결합 센싱 노드 쉴딩 신호(SOC_SHLD)에 의해 구동될 수 있다.페이지 버퍼 디코더(250)는 페이지 버퍼 회로(210a)에 대해 제1 수평 방향(HD1)으로 인접하게 배치될 수 있고, 제2 수평 방향(HD2)을 따라 배치된 제1 및 제2 페이지 버퍼 디코더들(PBDECa, PBDECb)을 포함하는 복수의 페이지 버퍼 디코더들을 포함할 수 있다. 제1 및 제2 페이지 버퍼 디코더들(PBDECa, PBDECb)은 제1 및 제2 페이지 버퍼 칼럼들(PGBUFa, PGBUFb)에 각각 연결될 수 있다. 예를 들어, 제1 페이지 버퍼 디코더(PBDECa)는 제1 페이지 버퍼 칼럼(PGBUFa)에 포함된 제1 페이지 버퍼 유닛(PBU0a)의 센싱 래치에 저장된 센싱 결과에 따른 디코더 출력 신호를 생성할 수 있다.
제1 페이지 버퍼 디코더(PBDECa)는 인버터(251) 및 직렬 연결된 트랜지스터들(N0, N0', NO")를 포함하고, 제2 페이지 버퍼 디코더(PBDECb)는 인버터(252) 및 직렬 연결된 트랜지스터들(N0a, N0a', NOa")을 포함할 수 있다. 인버터(251)는 제1 페이지 버퍼 칼럼(PGBUFa)으로부터 제1 페이지 버퍼 신호(PBSa)를 수신하고, 트랜지스터(N0")의 게이트에는 기준 전류 신호(REF_CUR)가 인가된다. 인버터(252)는 제2 페이지 버퍼 칼럼(PGBUFb)으로부터 제2 페이지 버퍼 신호(PBSb)를 수신하고, 트랜지스터(N0a")의 게이트에는 기준 전류 신호(REF_CUR)가 인가된다.
예를 들어, 제1 및 제2 페이지 버퍼 디코더들(PBDECa, PBDECb)은 페이지 버퍼 유닛들(PBU0a, PBU0b)로부터 제1 및 제2 페이지 버퍼 신호들(PBSa, PBSb)을 각각 수신할 수 있다. 예를 들어, 페이지 버퍼 유닛(PBU0a)의 센싱 래치에는 로직 로우가 저장된 경우, 제1 센싱 노드(SO0a)와 제1 결합 센싱 노드(SOCa)의 전압 레벨은 로직 로우일 수 있고, 제1 페이지 버퍼 신호(PBS1)는 제1 센싱 노드(SO0a)의 전압 레벨인 로직 로우에 대응할 수 있다. 이때, 인버터(251)는 로직 하이 신호를 출력하고, 이에 따라, 트랜지스터(N0)는 턴온되고, 제1 페이지 버퍼 디코더(PBDECa)는 전류 싱크(sink)로 동작할 수 있다.
트랜지스터(NO")는 기준 전류 신호(REF_CUR)를 기초로 와이어드 오어 단자(WOR_OUT)에 제1 신호, 즉, 기준 전류를 출력할 수 있다. 여기서, 기준 전류는 기준 전류 신호(REF_CUR)에 따라 트랜지스터(NO")가 턴온된 경우, 트랜지스터(N0")에 흐르는 전류에 대응할 수 있다. 마찬가지로, 트랜지스터(N0a")는 기준 전류 신호(REF_CUR)를 기초로 와이어드 오어 단자(WOR_OUT)에 제2 신호, 즉, 기준 전류를 출력할 수 있다. 와이어드 오어 단자(WOR_OUT)는 제1 및 제2 페이지 버퍼 디코더들(PBDECa, PBDECb)에 공통으로 연결될 수 있고, 이에 따라, 제1 및 제2 페이지 버퍼 디코더들(PBDECa, PBDECb)로부터 출력되는 제1 신호 및 제2 신호는 와이어드 오어 단자(WOR_OUT)에 누적되어 출력 신호로 생성될 수 있다. 예를 들어, 출력 신호는 와이어드 오어 단자(WOR_OUT)에 흐르는 전류 신호에 대응할 수 있다.
도 7은 본 개시의 일 실시예에 따른 페이지 버퍼(PB')를 상세하게 나타낸다. 도 7을 참조하면, 페이지 버퍼(PB')는 페이지 버퍼 유닛(PBU') 및 캐시 유닛(CU)을 포함할 수 있고, 페이지 버퍼 유닛(PBU')은 메인 유닛(MU') 및 고전압 유닛(HVU)을 포함할 수 있다. 페이지 버퍼(PB')는 도 5의 페이지 버퍼(PB)의 변형 예에 대응할 수 있고, 도 5를 참조하여 상술된 내용은 본 실시예에 적용될 수 있다. 도 5의 페이지 버퍼 유닛(PBU)는 제1 및 제2 패스 트랜지스터들(TR, TR')을 포함하는 반면, 본 실시예에 따른 페이지 버퍼 유닛(PBU')는 하나의 패스 트랜지스터(TR")를 포함할 수 있다. 패스 트랜지스터(TR")는 패스 제어 신호(SO_PASS)에 따라 구동될 수 있고, 제1 단자(SOC_U)와 제2 단자(SOC_D) 사이에 연결될 수 있다.
도 8은 본 개시의 일 실시예에 따른 페이지 버퍼 회로(210b) 및 페이지 버퍼 디코더(250)를 나타내는 회로도이다.
도 8을 참조하면, 페이지 버퍼 회로(210b)는 제2 수평 방향(HD2)을 따라 배치된 제1 및 제2 페이지 버퍼 칼럼들(PGBUFa', PGBUFb')을 포함하는 복수의 페이지 버퍼 칼럼들을 포함할 수 있고, 복수의 페이지 버퍼 칼럼들 각각은 다단 구조로 배치된 복수의 페이지 버퍼들을 포함할 수 있다. 예를 들어, 제1 페이지 버퍼 칼럼(PGBUFa')은 제1 수평 방향(HD1)을 따라 배치된 제1 내지 제8 페이지 버퍼 유닛들(PBU0a' 내지 PBU7a') 및 제1 수평 방향(HD1)을 따라 배치된 제1 내지 제8 캐시 유닛들(CU0a 내지 CU7a)을 포함할 수 있고, 제2 페이지 버퍼 칼럼(PGBUFb')은 제1 수평 방향(HD1)을 따라 배치된 제1 내지 제8 페이지 버퍼 유닛들(PBU0b' 내지 PBU7b') 및 제1 수평 방향(HD1)을 따라 배치된 제1 내지 제8 캐시 유닛들(CU0b 내지 CU7b)을 포함할 수 있다. 이하에서는, 제1 페이지 버퍼 칼럼(PGBUFa')의 구성을 상세하게 설명하기로 하며, 제1 페이지 버퍼 칼럼(PGBUFa')에 대한 설명은 제2 페이지 버퍼 칼럼(PGBUFb')에 대해서도 적용될 수 있다.
제1 내지 제8 페이지 버퍼 유닛들(PBU0a' 내지 PBU7a')은 하나의 패스 트랜지스터(TR0" 내지 TR7")를 각각 포함할 수 있고, 제1 페이지 버퍼 칼럼(PGBUFa')는 네 개의 패스 트랜지스터들(TR_A 내지 TR_D)을 더 포함할 수 있다. 이에 따라, 제1 페이지 버퍼 칼럼(PGBUFa')는 직렬 연결 가능한 12개 패스 트랜지스터들(TR0" 내지 TR7", TR_A 내지 TR_D)을 포함할 수 있다. 패스 트랜지스터(TR_A)는 제2 및 제3 페이지 버퍼 유닛들(PBU1a' 내지 PBU2a') 사이에 배치되고, 패스 트랜지스터(TR_B)는 제4 및 제5 페이지 버퍼 유닛들(PBU3a' 내지 PBU4a') 사이에 배치되며, 패스 트랜지스터(TR_C)는 제6 및 제7 페이지 버퍼 유닛들(PBU5a' 내지 PBU6a') 사이에 배치되고, 패스 트랜지스터(TR_D)는 제8 페이지 버퍼 유닛(PBU7a')과 프리차지 회로(SOC_PREa) 사이에 배치될 수 있다.
패스 트랜지스터들(TR0", TR1")의 게이트들(G0", G1")에는 제1 패스 제어 신호(SO_PASS<0>)가 인가될 수 있고, 패스 트랜지스터(TR_A)의 게이트(G_A)에는 제2 패스 제어 신호(SO_PASS<1>)가 인가될 수 있다. 패스 트랜지스터들(TR2", TR3")의 게이트들(G2", G3")에는 제3 패스 제어 신호(SO_PASS<2>)가 인가될 수 있고, 패스 트랜지스터(TR_B)의 게이트에는 제4 패스 제어 신호(SO_PASS<3>)가 인가될 수 있다. 패스 트랜지스터들(TR4", TR5")의 게이트들(G4", G5")에는 제5 패스 제어 신호(SO_PASS<4>)가 인가될 수 있고, 패스 트랜지스터(TR_C)의 게이트에는 제6 패스 제어 신호(SO_PASS<5>)가 인가될 수 있다. 패스 트랜지스터들(TR6", TR7")의 게이트들(G6", G7")에는 제7 패스 제어 신호(SO_PASS<6>)가 인가될 수 있고, 패스 트랜지스터(TR_D)의 게이트(G_D)에는 제8 패스 제어 신호(SO_PASS<7>)가 인가될 수 있다.
페이지 버퍼 디코더(250)는 페이지 버퍼 회로(210b)에 대해 제1 수평 방향(HD1)으로 인접하게 배치될 수 있고, 제2 수평 방향(HD2)을 따라 배치된 제1 및 제2 페이지 버퍼 디코더들(PBDECa, PBDECb)을 포함하는 복수의 페이지 버퍼 디코더들을 포함할 수 있다. 제1 및 제2 페이지 버퍼 디코더들(PBDECa, PBDECb)은 도 6의 제1 및 제2 페이지 버퍼 디코더들(PBDECa, PBDECb)과 실질적으로 유사하게 구현될 수 있고, 이에 따라, 중복된 설명은 생략하기로 한다.
도 9는 본 개시의 일 실시예에 따른 페이지 버퍼 유닛(91)을 나타내는 회로도이다.
도 9를 참조하면, 페이지 버퍼 유닛(91)은 예를 들어, 도 5의 페이지 버퍼 유닛(PBU)에 대응할 수 있고, 도 5를 참조하여 상술한 내용은 본 실시예에도 적용될 수 있다. 센싱 래치(SL)는 인버터들(IV11, IV12), 트랜지스터들(NM11 내지 NM14)을 포함할 수 있다. 트랜지스터(NM12)의 게이트에는 셋 신호(S_SET)가 인가되고, 트랜지스터(NM13)의 게이트에는 리셋 신호(S_RST)가 인가되며, 트랜지스터(NM14)의 게이트에는 리프레쉬 신호(REFRESH)가 인가될 수 있다. 일 실시예에서, 페이지 버퍼 유닛(PBU)의 센싱 동작을 인에이블시키는 센싱 신호는, 센싱 래치(SL)에 인가되는 셋 신호(S_SET) 및 리셋 신호(S_RST)를 포함할 수 있다.
포스 래치(FL)는 인버터들(IV21, IV22), 트랜지스터들(NM21 내지 NM24)을 포함하고, 트랜지스터(NM22)의 게이트에는 셋 신호(F_SET)가 인가되고, 트랜지스터(NM23)의 게이트에는 리셋 신호(F_RST)가 인가되며, 트랜지스터(NM24)의 게이트는 센싱 노드(SO)와 연결될 수 있다. 상위 비트 래치(ML)는 인버터들(IV31, IV32), 트랜지스터들(NM31 내지 NM34)을 포함하고, 트랜지스터(NM32)의 게이트에는 셋 신호(M_SET)가 인가되고, 트랜지스터(NM33)의 게이트에는 리셋 신호(M_RST)가 인가되며, 트랜지스터(NM34)의 게이트는 센싱 노드(SO)와 연결될 수 있다. 하위 비트 래치(LL)는 인버터들(IV41, IV42), 트랜지스터들(NM41 내지 NM43)을 포함하고, 트랜지스터(NM42)의 게이트에는 셋 신호(L_SET)가 인가되고, 트랜지스터(NM43)의 게이트에는 리셋 신호(L_RST)가 인가될 수 있다.
또한, 페이지 버퍼 유닛(PBU)은 센싱 래치(SL)에 연결되는 트랜지스터(PM"), 비트 라인 그라운드 신호(BLGND)에 의해 구동되는 제8 트랜지스터(NM8), 비트라인 클램핑 선택 신호(BLCLAMP_SEL)에 의해 구동되는 제9 트랜지스터(NM9), 비트 라인 클램핑 신호(BLCLAMP_ALL)에 의해 구동되는 제10 트랜지스터(NM10), 및 쉴딩 신호(SHLD)에 의해 구동되는 트랜지스터(NM)를 더 포함할 수 있다.
도 10은 본 개시의 일 실시예에 따른 페이지 버퍼 유닛(101)을 상세하게 나타내는 회로도이다. 도 10을 참조하면, 페이지 버퍼 유닛(101)은 도 9의 페이지 버퍼 유닛(91)의 변형 예에 대응할 수 있다. 페이지 버퍼 유닛(101)은 와이어드 오어 단자(WOR)에 연결되는 트랜지스터(NM')를 더 포함할 수 있다. 구체적으로, 트랜지스터(NM')는 제1 트랜지스터(NM1)와 와이어드 오어 단자(WOR) 사이에 배치될 수 있고, 제어 신호(PF)에 의해 구동될 수 있다.
도 11은 본 개시의 일 실시예에 따른 페이지 버퍼 회로(210c) 및 페이지 버퍼 디코더(250)를 나타내는 회로도이다.
도 11을 참조하면, 페이지 버퍼 회로(210c)는 제2 수평 방향(HD2)을 따라 배치된 제1 및 제2 페이지 버퍼 칼럼들(PGBUFa", PGBUFb")을 포함하는 복수의 페이지 버퍼 칼럼들을 포함할 수 있고, 복수의 페이지 버퍼 칼럼들 각각은 다단 구조로 배치된 복수의 페이지 버퍼들을 포함할 수 있다. 예를 들어, 제1 페이지 버퍼 칼럼(PGBUFa")은 제1 수평 방향(HD1)을 따라 배치된 제1 내지 제8 페이지 버퍼 유닛들(PBU0a" 내지 PBU7a") 및 제1 수평 방향(HD1)을 따라 배치된 제1 내지 제8 캐시 유닛들(CU0a 내지 CU7a)을 포함할 수 있고, 제2 페이지 버퍼 칼럼(PGBUFb")은 제1 수평 방향(HD1)을 따라 배치된 제1 내지 제8 페이지 버퍼 유닛들(PBU0b" 내지 PBU7b") 및 제1 수평 방향(HD1)을 따라 배치된 제1 내지 제8 캐시 유닛들(CU0b 내지 CU7b)을 포함할 수 있다.
와이어드 오어 단자(WORa)는 제1 내지 제8 페이지 버퍼 유닛들(PBU0a" 내지 PBU7a")에 각각에 포함된 트랜지스터(NM")에 병렬로 연결될 수 있다. 와이어드 오어 단자(WORb)는 제1 내지 제8 페이지 버퍼 유닛들(PBU0b" 내지 PBU7b")에 각각에 포함된 트랜지스터(NM")에 병렬로 연결될 수 있다. 트랜지스터들(NM") 각각의 게이트에는 제어 신호(PF[7:0])가 인가될 수 있다. 본 실시예에 따르면, 제어 신호(PF[7:0])가 활성화되면, 트랜지스터들(NM")이 턴온될 수 있다. 이때, 와이어드 오어 단자(WORa)는 제1 내지 제8 캐시 유닛들(CU0a 내지 CU7a)에 연결되지 않고, 제1 페이지 버퍼 디코더(PBDECa)에 연결될 수 있다. 마찬가지로, 와이어드 오어 단자(WORb)는 제1 내지 제8 캐시 유닛들(CU0b 내지 CU7b)에 연결되지 않고, 제2 페이지 버퍼 디코더(PBDECb)에 연결될 수 있다.
페이지 버퍼 디코더(250)는 페이지 버퍼 회로(210c)에 대해 제1 수평 방향(HD1)으로 인접하게 배치될 수 있고, 제2 수평 방향(HD2)을 따라 배치된 제1 및 제2 페이지 버퍼 디코더들(PBDECa, PBDECb)을 포함하는 복수의 페이지 버퍼 디코더들을 포함할 수 있다. 제1 및 제2 페이지 버퍼 디코더들(PBDECa, PBDECb)은 도 6의 제1 및 제2 페이지 버퍼 디코더들(PBDECa, PBDECb)과 실질적으로 유사하게 구현될 수 있고, 이에 따라, 중복된 설명은 생략하기로 한다.
도 12는 본 개시의 일 실시예에 따른 페이지 버퍼 회로(210)를 나타낸다.
도 12를 참조하면, 페이지 버퍼 회로(210)는 제2 수평 방향(HD2)으로 배치된 제1 내지 제4 페이지 버퍼 칼럼들(PGBUFa 내지 PGBUFd)을 포함할 수 있고, 제1 내지 제4 페이지 버퍼 칼럼들(PGBUFa 내지 PGBUFd) 각각은 제1 내지 제8 단들(STAGE0 내지 STAGE7)을 포함하는 8단 구조를 가질 수 있다. 제1 셋 신호 라인들(S_SET_O[0] 내지 S_SET_O[3]) 및 제2 셋 신호 라인들(S_SET_E_[0] 내지 S_SET_E_[3])은, 제1 내지 제4 단들(STAGE0 내지 STAGE3)의 페이지 버퍼 유닛들(PBU0a 내지 PBU3d)에 대해 수직 방향(VD)으로 상부에서, 제2 수평 방향(HD2)으로 연장되도록 배치될 수 있다. 셋 신호 라인들(S_SET[4] 내지 S_SET[7])은, 제5 내지 제8 단들(STAGE4 내지 STAGE7)의 페이지 버퍼 유닛들(PBU4a 내지 PBU7d)에 대해 수직 방향(VD)으로 상부에서, 제2 수평 방향(HD2)으로 연장되도록 배치될 수 있다.
제1 단(STAGE0)에서, 페이지 버퍼 유닛들(PBU0a, PBU0b)은 제1 셋 신호 라인(S_SET_0[0])에 연결될 수 있고, 제1 셋 신호(S_SET_0)에 따라 센싱 동작을 수행할 수 있다. 제1 단(STAGE0)에서, 페이지 버퍼 유닛들(PBU0c, PBU0d)은 제2 셋 신호 라인(S_SET_E[0])에 연결될 수 있고, 제2 셋 신호(S_SET_E)에 따라 센싱 동작을 수행할 수 있다. 한편, 제5 단(STAGE4)의 페이지 버퍼 유닛들(PBU4a 내지 PBU4d)은 모두 셋 신호 라인(S_SET[4])에 연결될 수 있고, 셋 신호(S_SET)에 따라 센싱 동작을 수행할 수 있다.
그러나, 본 발명은 이에 한정되지 않으며, 제1 내지 제8 단들(STAGE0 내지 STAGE7) 중 적어도 하나의 페이지 버퍼 유닛들에 대해, 제1 및 제2 셋 신호들(S_SET_O, S_SET_E)을 이용한 제1 및 제2 센싱 동작들이 수행될 수 있다. 이때, 제1 및 제2 센싱 동작들이 수행되는 페이지 버퍼들은 제1 내지 제4 단들(STAGE0 내지 STAGE3)에 한정되지 않으며, 제1 내지 제8 단들(STAGE0 내지 STAGE7) 중 어느 하나일 수 있다.
도 13은 본 개시의 일 실시예에 따른 메모리 장치(10)의 독출 동작을 나타내는 타이밍도이다. 도 1, 도 9, 도 12 및 도 13을 함께 참조하면, 메모리 장치(10)의 독출 동작은 프리 센싱(pre-sensing) 구간(P_SEN) 및 파인 센싱(fine-sensing) 구간(F_SEN)을 포함할 수 있고, 프리 센싱 구간(P_SEN)은 제1 비트라인 프리차지 구간(BLPRECH1), 제2 비트라인 프리차지 구간(BLPRECH2), 덤프 클로징 구간(CLOSING), 제1 디벨롭 구간(SODEV1), 및 제1 센싱 구간(SEN1)을 포함할 수 있고, 파인 센싱 구간(F_SEN)은 센싱 노드 리-프리차지 구간(SOREPRECH), 제2 디벨롭 구간(SODEV2), 및 제2 센싱 구간(SEN2)을 포함할 수 있다.
프리 센싱 구간(P_SEN)에서, 제어 회로(220)는 제1 그룹의 페이지 버퍼들에 대한 제1 디벨롭 시간(DT1)과 제2 그룹의 페이지 버퍼들에 대한 제2 디벨롭 시간(DT2)을 서로 다르게 결정할 수 있다. 또한, 제어 회로(220)는 제1 디벨롭 시간(DT1)에 따라 제1 리셋 신호(S_RST_O) 및 제1 셋 신호(S_SET_O)의 인에이블 시점들을 결정하고, 제2 디벨롭 시간(DT2)에 따라 제2 리셋 신호(S_RST_E) 및 제2 셋 신호(S_SET_E)의 인에이블 시점들을 결정할 수 있다.
제1 비트라인 프리차지 구간(BLPRECH1)에서, 로드 신호(LOAD), 비트라인 셋업 신호(BLSETUP), 비트라인 클램핑 신호(BLCLAMP_ALL), 및 비트라인 셧오프 신호(BLSHF)는 논리 하이 레벨을 갖고, 비트라인 그라운드 신호(BLGND), 쉴딩 신호(SHLD), 및 비트라인 연결 제어 신호(CLBLK)는 논리 로우 레벨을 가질 수 있다. 또한, 제1 셋 신호(S_SET_O), 제2 셋 신호(S_SET_E) 및 리프레쉬 신호(REFRESH)가 인에이블될 수 있고, 이에 따라, 센싱 래치(SL)는 리셋될 수 있다. 제2 비트라인 프리차지 구간(BLPRECH2)에서, 비트라인 클램핑 신호(BLCLAMP_ALL) 및 비트라인 셧오프 신호(BLSHF)의 전압 레벨이 감소할 수 있다. 덤프 클로징 구간(CLOSING)에서, 로드 신호(LOAD)는 논리 로우 레벨을 갖고, 비트라인 연결 제어 신호(CLBLK)는 논리 하이 레벨을 가질 수 있고, 이에 따라, 비트 라인(BL)과 센싱 노드(SO)가 연결될 수 있다.
예를 들어, 제1 그룹은 제1 및 제2 페이지 버퍼 칼럼들(PGBUFa, PGBUFb)을 포함하고, 제2 그룹은 제3 및 제4 페이지 버퍼 칼럼들(PGBUFc, PGBUFd)을 포함할 수 있다. 또한, 예를 들어, 메모리 장치(10)의 독출 동작은 제1 단(STAGE0)에 포함되는 페이지 버퍼 유닛들(PBU0a 내지 PUB0d)의 센싱 동작에 대응할 수 있다. 이하에서는, 제1 단(STAGE0)의 페이지 버퍼 유닛들(PBU0a 내지 PBU0d)에 대한 EOS(Even Odd Sensing) 동작을 예시적으로 설명하기로 한다.
제1 디벨롭 구간(SODEV1) 및 제1 센싱 구간(SEN1)에서, 제1 그룹에 포함되는 페이지 버퍼 유닛들(PBU0a, PBU0b)에 대한 제1 디벨롭 시간(DT1) 및 센싱 시간은, 제2 그룹의 페이지 버퍼 유닛들(PBU0c, PBU0d)에 대한 제2 디벨롭 시간(DT2) 및 센싱 시간과 상이할 수 있다. 예를 들어, 제1 리셋 신호(S_RST_O)가 먼저 인에이블되고, 이어서, 제1 셋 신호(S_SET_O) 및 제2 리셋 신호(S_RST_E)가 인에이블될 수 있다.
제1 그룹에 포함되는 페이지 버퍼 유닛들(PBU0a, PBU0b)의 센싱 노드들(예를 들어, 도 16의 SO0a, SO0b)은 제1 디벨롭 시간(DT1) 동안 디벨롭될 수 있고, 제1 그룹에 포함되는 페이지 버퍼 유닛들(PBU0a, PBU0b)은 제1 리셋 신호(S_RST_0)의 인에이블 시점부터 제1 셋 신호(S_SET_O)의 인에이블 시점까지 제1 센싱 동작(SEN_O)을 수행할 수 있다. 한편, 제2 그룹의 페이지 버퍼 유닛들(PBU0c, PBU0d)의 센싱 노드들(예를 들어, 도 16의 SO0c, SO0d)은 제2 디벨롭 시간(DT2) 동안 디벨롭될 수 있고, 제2 그룹에 포함되는 페이지 버퍼 유닛들(PBU0c, PBU0d)은 제2 리셋 신호(S_RST_E)의 인에이블 시점부터 제2 셋 신호(S_SET_E)의 인에이블 시점까지 제2 센싱 동작(SEN_E)을 수행할 수 있다. 이와 같이, 제1 단(STAGE0)의 페이지 버퍼 유닛들(PBU0a 내지 PBU0d)에 대한 EOS를 수행할 수 있다. 메모리 장치(10)의 프리 센싱 동작은 이하에서 도 14를 참조하여 더욱 상세하게 설명하기로 한다.
센싱 노드 리-프리차지 구간(SOREPRECH)에서, 카운팅 회로(260)는 제1 센싱 동작(SEN_O)의 결과로부터 제1 문턱 전압 영역에 포함되는 메모리 셀들의 제1 개수를 카운팅하는 제1 카운팅 동작(MBC_O) 및 제2 센싱 동작(SEN_E)의 결과로부터 제2 문턱 전압 영역에 포함되는 메모리 셀들의 제2 개수를 카운팅하는 제2 카운팅 동작(MBC_E)을 수행할 수 있다. 제1 카운팅 동작(MBC_O)과 제2 카운팅 동작(MBC_E)은 동시에 수행될 수 있고, 이에 따라, 카운팅 동작에 소요되는 시간을 감소시킬 수 있다.
제어 회로(220)는 제1 문턱 전압 영역에 포함된 메모리 셀들의 제1 개수와 제2 문턱 전압 영역에 포함된 메모리 셀들의 제2 개수를 비교함으로써 문턱 전압 산포의 밸리를 검색할 수 있다. 또한, 제어 회로(220)는 검색된 밸리에 기초하여 최적화된 제3 디벨롭 시간(DT3)을 결정할 수 있고, 결정된 제3 디벨롭 시간(DT3)에 따라 제1 리셋 신호(S_RST_O) 및 제2 리셋 신호(S_RST_E)의 인에이블 시점들을 결정할 수 있다.
제1 내지 제8 단들(STAGE0 내지 STAGE7) 각각이 하나의 센싱 신호에 따라 센싱 동작을 수행할 경우에는, 서로 다른 문턱 전압 영역들에 포함되는 메모리 셀들의 개수들을 카운팅하기 위하여 적어도 두 개의 단들, 예를 들어, 제1 및 제5 단들(STAGE0, STAGE4)에 대해 센싱 동작들을 수행해야 할 것이다. 이때, 카운팅 회로(260)은 제1 단(STAGE0)의 페이지 버퍼 유닛들의 센싱 동작의 결과에 대한 카운팅 동작과, 제5 단(STAGE4)의 페이지 버퍼 유닛들의 센싱 동작의 결과에 대한 카운팅 동작을 순차적으로 수행해야 하므로, 카운팅 동작에 소요되는 시간이 길어질 수 있다.
그러나, 본 실시예에 따르면, 제1 내지 제8 단들(STAGE0 내지 STAGE7) 중 적어도 하나의 단, 예를 들어, 제1 단(STAGE0)에 대해 서로 다른 센싱 신호들에 따라 센싱 동작들을 수행할 수 있다. 카운팅 회로(260)는 제1 단(STAGE0)의 제1 그룹의 페이지 버퍼 유닛들의 제1 센싱 동작의 결과에 대한 제1 카운팅 동작(MBC_O)과 제1 단(STAGE0)의 제2 그룹의 페이지 버퍼 유닛들의 제2 센싱 동작의 결과에 대한 제2 카운팅 동작(MBC_E)을 동시에 수행함으로써, 카운팅 동작에 소요되는 시간을 크게 감소시킬 수 있다.
제2 디벨롭 구간(SODEV2) 및 제2 센싱 구간(SEN2)에서, 제1 그룹에 포함되는 페이지 버퍼 유닛들(PBU0a, PBU0b)에 대한 제3 디벨롭 시간(DT3) 및 센싱 시간은, 제2 그룹의 페이지 버퍼 유닛들(PBU0c, PBU0d)에 대한 제3 디벨롭 시간(DT3) 및 센싱 시간과 동일할 수 있다. 예를 들어, 제1 및 제2 리셋 신호들(S_RST_0, S_RST_E)이 동시에 인에이블될 수 있다. 제1 그룹에 포함되는 페이지 버퍼 유닛들(PBU0a, PBU0b)의 센싱 노드들(SO0a, SO0b)은 제3 디벨롭 시간(DT3) 동안 디벨롭될 수 있고, 제1 그룹에 포함되는 페이지 버퍼 유닛들(PBU0a, PBU0b)은 제1 리셋 신호(S_RST_0)의 인에이블 시점부터 제1 셋 신호(S_SET_O)의 인에이블 시점까지 파인 센싱 동작을 수행할 수 있다. 한편, 제2 그룹의 페이지 버퍼 유닛들(PBU0c, PBU0d)의 센싱 노드들(SO0c, SO0d)은 제3 디벨롭 시간(DT3) 동안 디벨롭될 수 있고, 제2 그룹에 포함되는 페이지 버퍼 유닛들(PBU0c, PBU0d)은 제2 리셋 신호(S_RST_E)의 인에이블 시점부터 제2 셋 신호(S_SET_E)의 인에이블 시점까지 파인 센싱 동작을 수행할 수 있다.
도 14는 본 개시의 일 실시예에 따른 메모리 장치(10)의 문턱 전압 산포를 나타낸다.
도 14를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 메모리 장치(10)의 문턱 전압 산포는 제1 프로그램 상태(ST1) 및 제2 프로그램 상태(ST2)를 포함하는 복수의 프로그램들을 가질 수 있다. 이하에서는 도 1, 도 13 및 도 14를 함께 참조하여 제1 그룹(GR1) 및 제2 그룹(GR2)에 대한 프리 센싱 동작을 설명하기로 한다. 예를 들어, 제1 그룹(GR1)은 페이지 버퍼 유닛들(PBU0a, PBU0b)을 포함하는 복수의 페이지 버퍼 유닛들을 포함할 수 있고, 제2 그룹(GR2)은 페이지 버퍼 유닛들(PBU0c, PBU0d)을 포함하는 복수의 페이지 버퍼 유닛들을 포함할 수 있다.
제1 그룹(GR1)의 페이지 버퍼 유닛들(PBU0a, PBU0b)의 센싱 노드들(SO0a, SO0b)은 제1 디벨롭 시간(DT1) 동안 디벨롭될 수 있고, 제1 그룹(GR1)의 페이지 버퍼 유닛들(PBU0a, PBU0b)은 제1 리셋 신호(S_RST_0)의 인에이블 시점부터 제1 셋 신호(S_SET_O)의 인에이블 시점까지 제1 센싱 동작(SEN_O)을 수행할 수 있다. 이때, 제1 리셋 신호(S_RST_O)의 인에이블 시점에서의 센싱은 제1 전압 레벨(V1)에서의 센싱에 대응할 수 있고, 제1 셋 신호(S_SET_O)의 인에이블 시점에서의 센싱은 제2 전압 레벨(V2)에서의 센싱에 대응할 수 있다. 이에 따라, 카운팅 회로(260)는 제1 그룹(GR1)의 페이지 버퍼 유닛들(PBU0a, PBU0b)에 대해 제1 전압 레벨(V1)과 제2 전압 레벨(V2) 사이의 제1 문턱 전압 영역에 포함되는 메모리 셀들의 제1 개수를 카운팅할 수 있다.
제2 그룹(GR2)의 페이지 버퍼 유닛들(PBU0c, PBU0d)의 센싱 노드들(SO0c, SO0d)은 제2 디벨롭 시간(DT2) 동안 디벨롭될 수 있고, 제2 그룹(GR2)에 포함되는 페이지 버퍼 유닛들(PBU0c, PBU0d)은 제2 리셋 신호(S_RST_E)의 인에이블 시점부터 제2 셋 신호(S_SET_E)의 인에이블 시점까지 제2 센싱 동작(SEN_E)을 수행할 수 있다. 이때, 제2 리셋 신호(S_RST_E)의 인에이블 시점에서의 센싱은 제2 전압 레벨(V2)에서의 센싱에 대응할 수 있고, 제2 셋 신호(S_SET_E)의 인에이블 시점에서의 센싱은 제3 전압 레벨(V3)에서의 센싱에 대응할 수 있다. 이에 따라, 카운팅 회로(260)는 제2 그룹(GR2)의 페이지 버퍼 유닛들(PBU0c, PBU0d)에 대해 제2 전압 레벨(V2)과 제3 전압 레벨(V3) 사이의 제2 문턱 전압 영역에 포함되는 메모리 셀들의 제2 개수를 카운팅할 수 있다.
제어 회로(220)는 제1 단(STAGE0)의 페이지 버퍼 유닛들(PBU0a 내지 PBU0d)을 제1 그룹(GR1) 및 제2 그룹(GR2)으로 구분하고, 프리 센싱 구간에서 제1 그룹(GR1)에 인가되는 제1 리셋 신호(S_RST_O) 및 제1 셋 신호(S_SET_O)와 제2 그룹(GR2)에 인가되는 제2 리셋 신호(S_RST_E) 및 제2 셋 신호(S_SET_E)의 인에이블 시점들을 가변시킴으로써, 제1 문턱 전압 영역에 포함되는 메모리 셀들의 제1 개수 및 제2 문턱 전압 영역에 포함되는 메모리 셀들의 제2 개수를 획득하고, 획득된 제1 및 제2 개수들로부터 OVS를 수행할 수 있다. 또한, 제어 회로(220)는 OVS의 결과를 제1 단(STAGE0)의 페이지 버퍼 유닛들(PBU0a 내지 PBU0d)의 파인 센싱 동작에 적용할 수 있다. 또한, 제어 회로(220)는 OVS의 결과를 제2 내지 제8 단들(STAGE1 내지 STAGE7)의 페이지 버퍼 유닛들에 대한 센싱 동작에도 적용할 수 있다. 이와 같이, 본 실시예에 따르면, 페이지 버퍼 회로(210)가 복수의 다단 구조들을 포함하는 경우 서로 다른 단들에 대해 센싱 동작들을 수행하지 않고, 하나의 단, 예를 들어, 제1 단(STAGE0)에 포함된 페이지 버퍼 유닛들을 제1 및 제2 그룹들(GR1, GR2)을 포함하는 적어도 두 개의 그룹들로 구분함으로써 OVS를 수행할 수 있다.
도 15는 본 개시의 일 실시예에 따라, 페이지 버퍼 회로(210A)의 상부에 배치된 신호 라인들을 예시적으로 나타낸다.
도 15를 참조하면, 페이지 버퍼 회로(210A)의 제1 내지 제8 단들(STAGE0 내지 STAGE7) 중 일부 단들 각각에 대해서는 서로 다른 센싱 신호들에 의한 센싱 동작들이 수행될 수 있고, 다른 단들 각각에 대해서는 동일한 센싱 신호에 의한 센싱 동작이 수행될 수 있다. 예를 들어, 제1 내지 제4 단들(STAGE0 내지 STAGE3)에 대해서는 EOS가 적용될 수 있고, 제1 내지 제4 단들(STAGE0 내지 STAGE3) 각각에 대해 서로 다른 센싱 신호들이 인가될 수 있다. 예를 들어, 제5 내지 제8 단들(STAGE4 내지 STAGE7)에 대해서는 EOS가 적용되지 않을 수 있고, 제5 내지 제8 단들(STAGE4 내지 STAGE7) 각각에 대해 동일한 센싱 신호가 인가될 수 있다.
제1 단(STAGE0)의 페이지 버퍼 유닛들(PBU0a 내지 PBU0d)에 대해 수직 방향(VD)으로 상부에 제1 및 제2 셋 신호 라인들(S_SET_O[0], S_SET_E[0]) 및 제1 및 제2 리셋 신호 라인들(S_RST_O[0], S_RST_O[0])이 배치될 수 있다. 제1 및 제2 셋 신호 라인들(S_SET_O[0], S_SET_E[0]) 및 제1 및 제2 리셋 신호 라인들(S_RST_O[0], S_RST_O[0])은 제2 수평 방향(HD2)으로 연장되고, 제1 수평 방향(HD1)으로 서로 이격될 수 있다. 제2 단(STAGE1)의 페이지 버퍼 유닛들(PBU1a 내지 PBU1d)에 대해 수직 방향(VD)으로 상부에 제1 및 제2 셋 신호 라인들(S_SET_O[1], S_SET_E[1]) 및 제1 및 제2 리셋 신호 라인들(S_RST_O[1], S_RST_O[1])이 배치될 수 있다. 제1 및 제2 셋 신호 라인들(S_SET_O[1], S_SET_E[1]) 및 제1 및 제2 리셋 신호 라인들(S_RST_O[0], S_RST_O[0])은 제2 수평 방향(HD2)으로 연장되고, 제1 수평 방향(HD1)으로 서로 이격될 수 있다. 제8 단(STAGE7)의 페이지 버퍼 유닛들(PBU7a 내지 PBU7d)에 대해 수직 방향(VD)으로 상부에 셋 신호 라인(S_SET[7]) 및 리셋 신호 라인(S_RST[7])이 배치될 수 있다. 셋 신호 라인(S_SET[7]) 및 리셋 신호 라인(S_RST[7])은 제2 수평 방향(HD2)으로 연장되고, 제1 수평 방향(HD1)으로 서로 이격될 수 있다.
제1 내지 제3 메탈 패턴들(MP1, MP2, MP3)이 페이지 버퍼 회로(210A) 및 페이지 버퍼 디코더(250)에 대해 수직 방향(VD)으로 상부에 배치될 수 있다. 예를 들어, 제1 메탈 패턴(MP1)은 각 페이지 버퍼 유닛의 센싱 노드(예를 들어, 도 5의 SO)에 대응할 수 있고, 제2 메탈 패턴(MP2)은 인접한 페이지 버퍼 유닛들 사이의 제1 또는 제2 단자(SOC_U, SOC_D)에 대응할 수 있고, 제3 메탈 패턴(MP3)은 결합 센싱 노드(예를 들어, 도 5의 SOC)에 대응할 수 있다. 구체적으로, 제1 내지 제4 페이지 버퍼 칼럼들(PGBUFa 내지 PGBUFd) 각각의 상부에 배치된 제3 메탈 패턴들(MP3)은 제1 내지 제4 결합 센싱 노드들(SOCa 내지 SOCd)에 각각 대응할 수 있다. 와이어드 오어 출력 라인들(WOR_OUT_A, WOR_OUT_B)은 페이지 버퍼 디코더(250)에 대해 수직 방향(VD)으로 상부에 배치될 수 있고, 제2 수평 방향(HD2)으로 연장되고, 제1 수평 방향(HD1)으로 서로 이격될 수 있다.
도 16은 본 개시의 일 실시예에 따라, 도 15의 페이지 버퍼 회로(210A)의 일부를 더욱 상세하게 나타낸다. 도 16을 참조하면, 페이지 버퍼 유닛들(PUB0a 내지 PBU1d) 각각은 제1 영역(MR) 및 제2 영역(HV)을 포함할 수 있다. 예를 들어, 제1 영역(MR)에는 도 5의 메인 유닛(MU) 또는 도 7의 메인 유닛(MU')이 배치되고, 제2 영역(HV)에는 도 5 또는 도 7의 고전압 유닛(HVU)이 배치될 수 있다. 제1 단(STAGE0)과 제2 단(STAGE1) 사이에는 컨택 영역(THV)이 배치될 수 있고, 컨택 영역(THV)에는 비트 라인 컨택들이 배치될 수 있다.
페이지 버퍼 유닛(PBU0a)에 배치되는 제1 메탈 패턴(MP1)은 센싱 노드(SO0a)에 대응할 수 있고, 페이지 버퍼 유닛(PBU1a)에 배치되는 제1 메탈 패턴(MP1)은 센싱 노드(SO1a)에 대응할 수 있으며, 페이지 버퍼 유닛들(PBU0a, PBU1a) 사이의 제2 메탈 패턴(MP2)은 페이지 버퍼 유닛(PBU0a)의 제2 단자(SOC_D) 및 페이지 버퍼 유닛(PBU1a)의 제1 단자(SOC_U)에 대응할 수 있다. 마찬가지로, 페이지 버퍼 유닛(PBU0b)에 배치되는 제1 메탈 패턴(MP1)은 센싱 노드(SO0b)에 대응할 수 있고, 페이지 버퍼 유닛(PBU1b)에 배치되는 제1 메탈 패턴(MP1)은 센싱 노드(SO1b)에 대응할 수 있으며, 페이지 버퍼 유닛들(PBU0b, PBU1b) 사이의 제2 메탈 패턴(MP2)은 페이지 버퍼 유닛(PBU0b)의 제2 단자(SOC_D) 및 페이지 버퍼 유닛(PBU1b)의 제1 단자(SOC_U)에 대응할 수 있다.
도 17은 본 개시의 일 실시예에 따라, 페이지 버퍼 회로(210A')의 상부에 배치된 신호 라인들을 예시적으로 나타낸다. 도 17을 참조하면, 페이지 버퍼 회로(210A')는 도 15의 페이지 버퍼 회로(210A)의 변형 예에 대응하며, 제1 내지 제8 단들(STAGE0 내지 STAGE7) 각각에 대해 서로 다른 센싱 신호들에 의한 센싱 동작들이 수행될 수 있다. 이에 따라, 제1 내지 제8 단들(STAGE0 내지 STAGE7) 각각에 대해 서로 다른 센싱 신호들이 인가될 수 있다. 예를 들어, 제8 단(STAGE7)의 페이지 버퍼 유닛들(PBU7a 내지 PBU7d)에 대해 수직 방향(VD)으로 상부에 제1 및 제2 셋 신호 라인들(S_SET_O[7], S_SET_E[7]) 및 제1 및 제2 리셋 신호 라인들(S_RST_O[7], S_RST_O[7])이 배치될 수 있다. 제1 및 제2 셋 신호 라인들(S_SET_O[7], S_SET_E[7]) 및 제1 및 제2 리셋 신호 라인들(S_RST_O[7], S_RST_O[7])은 제2 수평 방향(HD2)으로 연장되고, 제1 수평 방향(HD1)으로 서로 이격될 수 있다.
도 18은 본 개시의 일 실시예에 따라, 페이지 버퍼 회로(210A")의 상부에 배치된 신호 라인들을 예시적으로 나타낸다. 도 18을 참조하면, 페이지 버퍼 회로(210A")는 도 17의 페이지 버퍼 회로(210A')의 변형 예에 대응할 수 있다. 본 실시예에 따르면, 페이지 버퍼 회로(210A")에 포함되는 각 페이지 버퍼 유닛은 도 10의 페이지 버퍼 유닛(PBU")에 대응할 수 있다. 와이어드 오어 라인들(WOR_0 내지 WOR_3)은 페이지 버퍼 회로(210A") 및 페이지 버퍼 디코더(250)에 대해 수직 방향(VD)으로 상부에 배치될 수 있고, 제1 수평 방향(HD1)으로 연장되고, 제2 수평 방향(HD2)으로 서로 이격될 수 있다.
도 19는 본 개시의 일 실시예에 따른 페이지 버퍼 회로(210')를 나타낸다.
도 19를 참조하면, 페이지 버퍼 회로(210')에서 제1 내지 제4 단들(STAGE0 내지 STAGE3)에 대해서는 EOS가 적용될 수 있고, 제5 내지 제8 단들(STAGE4 내지 STAGE7)에 대해서는 EOS가 적용되지 않을 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 내지 제8 단들(STAGE0 내지 STAGE7) 중 적어도 하나의 단에 대해 EOS가 적용되고, 나머지 단들에 대해서는 EOS가 적용되지 않을 수 있다. 이때, 제1 내지 제4 단들(STAGE0 내지 STAGE3)에서 홀수 번째 페이지 버퍼 유닛들은 제1 그룹으로, 짝수 번째 페이지 버퍼 유닛들은 제2 그룹으로 구분될 수 있다.
제1 단(STAGE0)에서, 제1 그룹의 페이지 버퍼 유닛들(PBU0a, PBU0c)에는 제1 셋 신호 라인(S_SET_O[0]) 및 제1 리셋 신호 라인(S_RST_O[0])이 연결되고, 제2 그룹의 페이지 버퍼 유닛들(PBU0b, PBU0d)에는 제2 셋 신호 라인(S_SET_E[0]) 및 제2 리셋 신호 라인(S_RST_E[0])이 연결될 수 있다. 제2 단(STAGE1)에서, 제1 그룹의 페이지 버퍼 유닛들(PBU1a, PBU1c)에는 제1 셋 신호 라인(S_SET_O[1]) 및 제1 리셋 신호 라인(S_RST_O[1])이 연결되고, 제2 그룹의 페이지 버퍼 유닛들(PBU1b, PBU1d)에는 제2 셋 신호 라인(S_SET_E[1]) 및 제2 리셋 신호 라인(S_RST_E[1])이 연결될 수 있다. 이와 같이, EOS 방식에 따르면, 제1 내지 제4 단들(STAGE0 내지 STAGE3)에서, 홀수 번째 페이지 버퍼 유닛들과 짝수 번째 페이지 버퍼 유닛들은 서로 다른 센싱 신호들을 이용하여 센싱 동작을 수행할 수 있다.
도 20은 본 개시의 일 실시예에 따른 메모리 장치(20)를 나타낸다.
도 20을 참조하면, 메모리 장치(20)는 메모리 셀 어레이(100a), 페이지 버퍼 회로(300), 페이지 버퍼 디코더(400), 카운팅 회로(500) 및 제어 회로(220)를 포함할 수 있다. 메모리 장치(20)는 도 1의 메모리 장치(10)의 변형 예에 대응하며, 도 1 내지 도 19를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 메모리 셀 어레이(100a)는 제1 내지 제4 메모리 셀 그룹들(110 내지 140)을 포함할 수 있다. 예를 들어, 제1 내지 제4 메모리 셀 그룹들(110 내지 140)은 칼럼 어드레스에 따라 구분될 수 있다.
페이지 버퍼 회로(300)는 제1 내지 제4 페이지 버퍼 그룹들(310 내지 340)을 포함할 수 있다. 예를 들어, 제1 내지 제4 페이지 버퍼 그룹들(310 내지 340) 각각은 도 12의 페이지 버퍼 회로(210), 도 15의 페이지 버퍼 회로(210A), 도 16의 페이지 버퍼 회로(210A'), 도 18의 페이지 버퍼 회로(210A") 또는 도 19의 페이지 버퍼 회로(210')와 같이 구현될 수 있다. 페이지 버퍼 디코더(400)는 제1 및 제2 페이지 버퍼 디코더들(410, 420)을 포함할 수 있다. 제1 페이지 버퍼 디코더(410)는 제1 및 제2 페이지 버퍼 그룹들(310, 320)에 연결될 수 있고, 제2 페이지 버퍼 디코더(420)는 제3 및 제4 페이지 버퍼 그룹들(330, 340)에 연결될 수 있다.
카운팅 회로(500)는 제1 내지 제4 카운터들(510 내지 540)을 포함할 수 있다. 제1 카운터(510)는 제1 페이지 버퍼 디코더(410)에 연결되어, 제1 그룹에 대응하는 메모리 셀들의 개수를 카운팅할 수 있고, 제2 카운터(520)는 제1 페이지 버퍼 디코더(410)에 연결되어 제2 그룹에 대응하는 메모리 셀들의 개수를 카운팅할 수 있다. 제3 카운터(530)는 제2 페이지 버퍼 디코더(420)에 연결되어, 제1 그룹에 대응하는 메모리 셀들의 제1 개수를 카운팅할 수 있고, 제4 카운터(540)는 제2 페이지 버퍼 디코더(420)에 연결되어 제2 그룹에 대응하는 메모리 셀들의 제2 개수를 카운팅할 수 있다. 제어 회로(220)는 카운팅 회로(500)로부터 제1 그룹에 대응하는 메모리 셀들의 제1 개수와 제2 그룹에 대응하는 메모리 셀들의 제2 개수에 대응하는 카운팅 결과(CNT)를 수신하고, 제1 개수와 제2 개수를 비교함으로써 메모리 셀들의 문턱 전압 산포에 대한 밸리 서치 동작을 수행할 수 있다.
도 21은 본 개시의 일 실시예에 따른 페이지 버퍼 회로(300)를 예시적으로 나타낸다.
도 21을 참조하면, 제1 내지 제4 페이지 버퍼 그룹들(310 내지 340) 각각은 복수의 칼럼들 및 복수의 로우들을 포함하는 매트릭스 구조로 배치된 복수의 페이지 버퍼 유닛들을 포함할 수 있다. 예를 들어, 제1 내지 제4 페이지 버퍼 그룹들(310 내지 340)은 제2 수평 방향(HD)을 따라 배치된 비트 라인들에 연결될 수 있다.
예를 들어, 제1 내지 제4 페이지 버퍼 그룹들(310 내지 340) 각각은 8단 구조를 가질 수 있다. 예를 들어, 제1 내지 제4 단들(STAGE0 내지 STAGE3) 각각의 상부에는, 서로 다른 두 개의 센싱 신호들이 각각 인가되는 두 개의 센싱 신호 라인들이 배치될 수 있고, 제5 내지 제8 단들(STAGE4 내지 STAGE7) 각각의 상부에는, 동일한 센싱 신호가 인가되는 센싱 신호 라인이 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 내지 제8 단들(STAGE0 내지 STAGE7) 중 적어도 하나의 단의 상부에 두 개의 센싱 신호 라인들이 배치되고, 나머지 단들 각각의 상부에는 하나의 센싱 신호 라인이 배치될 수 있다. 제1 단(STAGE0)에서, 제1 내지 제4 페이지 버퍼 그룹들(310 내지 340) 각각은 복수의 페이지 버퍼 유닛들(PBU0)을 포함할 수 있다.
이하에서는 도 13 및 도 21을 함께 참조하여 설명하기로 한다. 예를 들어, 칼럼 어드레스에 따라 제1 단(STAGE0)과 제4단(STAGE3)이 선택될 수 있다. 구체적으로, 프리 센싱 구간(P_SEN)의 제1 디벨롭 구간(SODEV1) 및 제1 센싱 구간(SEN1)에서, 제1 단(STAGE0)에 대해 서로 다른 제1 및 제2 디벨롭 시간들(DT1, DT2)을 이용하여 제1 센싱 동작(SEN_O) 및 제2 센싱 동작(SEN_E)을 수행하고, 센싱 노드 리-프리차지 구간(SOREPRECH)에서, 제1 센싱 동작(SEN_O)의 결과로부터 제1 문턱 전압 영역에 포함되는 메모리 셀들의 제1 개수를 카운팅하는 제1 카운팅 동작(MBC_O) 및 제2 센싱 동작(SEN_E)의 결과로부터 제2 문턱 전압 영역에 포함되는 메모리 셀들의 제2 개수를 카운팅하는 제2 카운팅 동작(MBC_E)을 수행하며, 제1 및 제2 카운팅 동작들(MBC_O, MBC_E)에 따른 OVS를 수행할 수 있다. 이어서, OVS의 결과에 따라, 제2 디벨롭 구간(SODEV2) 및 제2 센싱 구간(SEN2)에서, 제1 단(STAGE0) 및 제5 단(STAGE4)에 대한 센싱 동작을 수행할 수 있다.
예를 들어, 칼럼 어드레스에 따라 제2 단(STAGE1)과 제6 단(STAGE5)이 선택되는 경우, 제2 단(STAGE1)에 대한 EOS 센싱을 통해 OVS를 수행하고, OVS의 결과에 따라 제2 단(STAGE1) 및 제6 단(STAGE5)에 대한 센싱 동작을 수행할 수 있다. 예를 들어, 칼럼 어드레스에 따라 제3 단(STAGE2)과 제7 단(STAGE6)이 선택되는 경우, 제3 단(STAGE2)에 대한 EOS 센싱을 통해 OVS를 수행하고, OVS의 결과에 따라 제3 단(STAGE2) 및 제7 단(STAGE6)에 대한 센싱 동작을 수행할 수 있다. 예를 들어, 칼럼 어드레스에 따라 제4 단(STAGE3)과 제8 단(STAGE7)이 선택되는 경우, 제4 단(STAGE3)에 대한 EOS 센싱을 통해 OVS를 수행하고, OVS의 결과에 따라 제4 단(STAGE5) 및 제8 단(STAGE7)에 대한 센싱 동작을 수행할 수 있다.
도 22는 본 개시의 일 실시예에 따른 제1 내지 제4 페이지 버퍼 그룹들(310 내지 340), 제1 및 제2 페이지 버퍼 디코더들(410, 420) 및 제1 내지 제4 매스 비트 카운터들(510a 내지 510d)의 연결 관계를 예시적으로 나타낸다. 제1 내지 제4 매스 비트 카운터들(510a 내지 510d)은 도 20의 제1 내지 제4 카운터들(510 내지 540)의 일 예에 대응할 수 있다.
도 22를 참조하면, 제1 내지 제4 페이지 버퍼 그룹들(310 내지 340)은 제2 수평 방향(HD2)으로 서로 인접하게 배치될 수 있다. 제1 내지 제4 페이지 버퍼 그룹들(310 내지 340)은 칼럼 드라이버(350)에 연결될 수 있다. 제1 및 제2 페이지 버퍼 디코더들(410, 420)은 제2 수평 방향(HD2)으로 서로 인접하게 배치될 수 있다. 제1 페이지 버퍼 디코더(410)는 제1 및 제2 페이지 버퍼 그룹들(310, 320)에 대해 제1 수평 방향(HD1)으로 인접하고, 제2 페이지 버퍼 디코더(420)는 제3 및 제4 페이지 버퍼 그룹들(330, 340)에 대해 제1 수평 방향(HD1)으로 인접할 수 있다.
기준 전류 신호 라인들(REF_CUR_0_D, REF_CUR_0_U, REF_CUR_1_D, REF_CUR_1_U) 및 와이어드 오어 출력 라인들(WOR_OUT_A0, WOR_OUT_B0)이 제1 페이지 버퍼 디코더(410)에 대해 수직 방향(VD)으로 상부에서 제2 수평 방향(HD2)으로 연장되도록 배치될 수 있다. 기준 전류 신호 라인들(REF_CUR_2_D, REF_CUR_2_U, REF_CUR_3_D, REF_CUR_3_U) 및 와이어드 오어 출력 라인들(WOR_OUT_A0, WOR_OUT_B0)이 제2 페이지 버퍼 디코더(420)에 대해 수직 방향(VD)으로 상부에서 제2 수평 방향(HD2)으로 연장되도록 배치될 수 있다.
기준 전류 신호 라인들(REF_CUR_0_D', REF_CUR_0_U') 및 와이어드 오어 출력 라인(WOR_OUT_A0')은, 제1 및 제2 페이지 버퍼 그룹들(310, 320) 및 제1 페이지 버퍼 디코더(410)에 대해 수직 방향(VD)으로 상부에서 제1 수평 방향(HD1)으로 연장되도록 배치될 수 있고, 제1 페이지 버퍼 디코더(410)와 제1 매스 비트 카운터(510a)를 연결시킬 수 있다. 기준 전류 신호 라인들(REF_CUR_1_D', REF_CUR_1_U') 및 와이어드 오어 출력 라인(WOR_OUT_B0')이 제1 및 제2 페이지 버퍼 그룹들(310, 320) 및 제1 페이지 버퍼 디코더(410)에 대해 수직 방향(VD)으로 상부에서 제1 수평 방향(HD1)으로 연장되도록 배치될 수 있고, 제1 페이지 버퍼 디코더(410)와 제2 매스 비트 카운터(520a)를 연결시킬 수 있다.
기준 전류 신호 라인들(REF_CUR_2_D', REF_CUR_2_U') 및 와이어드 오어 출력 라인(WOR_OUT_A1')이 제3 및 제4 페이지 버퍼 그룹들(330, 340) 및 제2 페이지 버퍼 디코더(420)에 대해 수직 방향(VD)으로 상부에서 제1 수평 방향(HD1)으로 연장되도록 배치될 수 있고, 제2 페이지 버퍼 디코더(420)와 제3 매스 비트 카운터(530a)를 연결시킬 수 있다. 기준 전류 신호 라인들(REF_CUR_3_D', REF_CUR_3_U') 및 와이어드 오어 출력 라인(WOR_OUT_B1')이 제3 및 제4 페이지 버퍼 그룹들(330, 340) 및 제2 페이지 버퍼 디코더(420)에 대해 수직 방향(VD)으로 상부에서 제1 수평 방향(HD1)으로 연장되도록 배치될 수 있고, 제2 페이지 버퍼 디코더(420)와 제4 매스 비트 카운터(540a)를 연결시킬 수 있다.
도 23은 본 개시의 일 실시예에 따른 제1 내지 제4 페이지 버퍼 그룹들(310 내지 340), 제1 및 제2 페이지 버퍼 디코더들(410, 420) 및 제1 내지 제4 매스 비트 카운터들(510a 내지 510d)을 더욱 상세하게 나타낸다.
도 23을 참조하면, 제1 페이지 버퍼 디코더(410)는 제1 및 제2 페이지 버퍼 그룹들(310, 320)에 포함된 제1 그룹의 페이지 버퍼 유닛들로부터 제1 문턱 전압 영역에 포함되는 메모리 셀들의 개수에 대응하는 제1 전류를 생성하고, 생성된 제1 전류를 와이어드 오어 출력 라인(WOR_OUT_A0)에 제공할 수 있다. 또한, 제1 페이지 버퍼 디코더(410)는 제1 및 제2 페이지 버퍼 그룹들(310, 320)에 포함된 제2 그룹의 페이지 버퍼 유닛들로부터 제2 문턱 전압 영역에 포함되는 메모리 셀들의 개수에 대응하는 제2 전류를 생성하고, 생성된 제2 전류를 와이어드 오어 출력 라인(WOR_OUT_B0)에 제공할 수 있다. 제1 매스 비트 카운터(510a)는 와이어드 오어 출력 라인(WOR_OUT_A0)을 통해 수신한 제1 전류로부터 제1 디지털 출력 신호(MOUT_A0)를 생성할 수 있고, 제2 매스 비트 카운터(520a)는 와이어드 오어 출력 라인(WOR_OUT_B0)을 통해 수신한 제2 전류로부터 제2 디지털 출력 신호(MOUT_B0)를 생성할 수 있다.
제2 페이지 버퍼 디코더(420)는 제3 및 제4 페이지 버퍼 그룹들(330, 340)에 포함된 제1 그룹의 페이지 버퍼 유닛들로부터 제1 문턱 전압 영역에 포함되는 메모리 셀들의 개수에 대응하는 제3 전류를 생성하고, 생성된 제3 전류를 와이어드 오어 출력 라인(WOR_OUT_A1)에 제공할 수 있다. 또한, 제2 페이지 버퍼 디코더(420)는 제3 및 제4 페이지 버퍼 그룹들(330, 340)에 포함된 제2 그룹의 페이지 버퍼 유닛들로부터 제2 문턱 전압 영역에 포함되는 메모리 셀들의 개수에 대응하는 제4 전류를 생성하고, 생성된 제4 전류를 와이어드 오어 출력 라인(WOR_OUT_B1)에 제공할 수 있다. 제3 매스 비트 카운터(530a)는 와이어드 오어 출력 라인(WOR_OUT_A1)을 통해 수신한 제3 전류로부터 제3 디지털 출력 신호(MOUT_A1)를 생성할 수 있고, 제4 매스 비트 카운터(540a)는 와이어드 오어 출력 라인(WOR_OUT_B1)을 통해 수신한 제4 전류로부터 제4 디지털 출력 신호(MOUT_B1)를 생성할 수 있다.
도 24는 본 개시의 일 실시예에 따른 제1 페이지 버퍼 디코더(410) 및 제1 매스 비트 카운터(510a)를 나타낸다.
도 23 및 도 24를 함께 참조하면, 제1 페이지 버퍼 디코더(410)는 N개의 페이지 버퍼 디코더들을 포함할 수 있다. 예를 들어, N개의 페이지 버퍼 디코더들은 도 6의 제1 및 제2 페이지 버퍼 디코더들(PBDECa, PBDECb)을 포함할 수 있다. 여기서, N은 양의 정수이며, 제1 및 제2 페이지 버퍼 그룹들(310, 320)에 포함되는 제1 그룹의 칼럼들의 개수에 대응할 수 있다. 예를 들어, 제1 페이지 버퍼 디코더(410)는 인버터(411) 및 트랜지스터들(N0, N0', N0")을 포함할 수 있고, 트랜지스터(N0')는 칼럼 인에이블 트랜지스터라고 지칭할 수 있다. 예를 들어, 인버터(411)에 입력되는 페이지 버퍼 신호(PBS1)는 도 6의 제1 또는 제2 페이지 버퍼 신호(PBSa, PBSb)에 대응할 수 있다. 제1 매스 비트 카운터(510a)는 N개의 페이지 버퍼 디코더들에 연결된 와이어드 오어 출력 라인(WOR_OUT_A0)와 연결될 수 있다.
제1 매스 비트 카운터(510a)는 전류 신호(IWOR)로부터 페일 비트 개수에 대응하는 제1 디지털 출력 신호(MOUT_A0), 예를 들어, OUT<0> 내지 OUT<9>를 생성할 수 있다. 구체적으로, 제1 매스 비트 카운터(510a)는 기준 전류 생성부를 구성하는 복수의 트랜지스터들(P11, P12, P21, P22, P31, P32, N11, N12, N21, N22, N23), 저항(R) 및 차동 증폭기(511)를 포함할 수 있다. 또한, 제1 매스 비트 카운터(510a)는 카운팅부를 구성하는 복수의 트랜지스터들(P1, P1a, P2, P2a, P9, P9a, N1, N1a, N2, N2a, N2b, N2c, N9, N9a, N9b, N9c) 및 복수의 비교기들(512, 513)을 더 포함할 수 있다. 제1 매스 비트 카운터(510a)의 동작이 인에이블되는 구간에서, 트랜지스터들(P11, P21, P31, N12, N23, P1a, P2a, P9a, N1a, N2a, N2c, N9a, N9c)이 턴온될 수 있다. 한편, 제1 매스 비트 카운터(510a)의 동작이 디스에이블되는 구간에서, 트랜지스터들(P11, P21, P31, N12, N23, P1a, P2a, P9a, N1a, N2a, N2c, N9a, N9c)이 턴오프될 수 있다.
차동 증폭기(511)의 제1 입력 단자에는 기준 전압(Vref)이 입력되고, 제2 입력 단자에는 저항(R)의 양단 전압이 입력될 수 있다. 트랜지스터들(P11, P12) 및 저항(R)은 피드백 가변 저항부를 구성할 수 있고, 저항(R)을 통해 바이어스 전류(Ibias)가 흐를 수 있다. 트랜지스터들(P21, P22, N12, N21)은 제1 기준 전류(Iref1)를 생성하는 제1 기준 전류 생성부를 구성할 수 있으며, 트랜지스터들(P31, P32, N21, N22, N23)은 제2 기준 전류(Iref2)를 생성하는 제2 기준 전류 생성부를 구성할 수 있다. 제2 기준 전류 생성부에서 트랜지스터들(P32, N21) 사이의 노드 전압이 기준 전류 신호(REF_CUR)로서 제1 페이지 버퍼 디코더(410)에 제공될 수 있다.
도 25는 본 개시의 일 실시예에 따른 제1 매스 비트 카운터(510a)의 디지털 출력 신호(OUT<9:0>)를 예시적으로 나타내는 그래프이다.
도 23 내지 도 25를 함께 참조하면, 트랜지스터들(P1, P2)은 전류 미러를 구성할 수 있고, 트랜지스터(P1)를 통해 흐르는 전류는 와이어드 오어 출력 라인(WOR_OUT_A0)에 흐르는 전류 신호(IWOR)와 트랜지스터(N1)를 통해 흐르는 전류 신호(ICR)의 합에 대응할 수 있다. 비교기(512)는 와이어드 오어 출력 라인(WOR_OUT_A0)의 전압(VWOR)과 트랜지스터들(P2, N2) 사이의 노드 전압(VR0)을 비교함으로써, 비교 결과(OUT<0>)를 출력할 수 있다. 비교기(513)는 와이어드 오어 출력 라인(WOR_OUT_A0)의 전압(VWOR)과 트랜지스터들(P9, N9) 사이의 노드 전압(VR9)을 비교함으로써, 비교 결과(OUT<9>)를 출력할 수 있다. 페일 카운트의 개수가 증가함에 따라 제1 매스 비트 카운터(510a)의 디지털 출력 신호(OUT<9:0>)가 증가할 수 있다. 이와 같이, 제1 매스 비트 카운터(510a)는 비교기들(512, 513)을 이용하여, 제1 페이지 버퍼 디코더(410)로부터 출력되는 전류 신호(IWOR)로부터 디지털 출력 신호(OUT<9:0>)를 생성할 수 있다.
다시 도 23을 참조하면, 제1 내지 제4 매스 비트 카운터들(510a 내지 510d)은 제1 내지 제4 디지털 출력 신호들(MOUT_A0 내지 MOUT_B1)을 각각 생성하고, 생성된 제1 내지 제4 디지털 출력 신호들(MOUT_A0 내지 MOUT_B1)을 제1 내지 제4 디코더들(551 내지 554)에 각각 제공할 수 있다. 제1 내지 제4 디코더들(551 내지 554)은 제1 제어 신호(pMassAcc)에 따라 인에이블되고, 제1 내지 제4 디지털 출력 신호들(MOUT_A0 내지 MOUT_B1)을 각각 디코딩할 수 있고, 제1 내지 제4 비트 카운트 출력들(BCNT_A0, BCNT_B0, BCNT_A1, BCNT_B1) 및 제1 내지 제4 오버플로우들(MOF_A0, MOF_B0, MOF_A1, MOF_B1)을 각각 생성할 수 있다. 구체적으로, 제1 디코더(551)는 제1 디지털 출력 신호(MOUT_A0)를 디코딩하여 제1 비트 카운트 출력(BCNT_A0) 및 제1 오버플로우(MOF_A0)를 출력할 수 있다. 예를 들어, 제1 디지털 출력 신호(MOUT_A0)는 10비트 신호이고, 제1 비트 카운트 출력(BCNT_A0)은 5비트 신호일 수 있다.
제1 합산기(adder)(561)는 제1 및 제3 비트 카운트 출력들(BCNT_A0, BCNT_A1)을 합산함으로써 제1 합산 신호(BCNT_A)를 생성할 수 있다. 제2 합산기(562)는 제2 및 제4 비트 카운트 출력들(BCNT_B0, BCNT_B1)을 합산함으로써 제2 합산 신호(BCNT_B)를 생성할 수 있다. 예를 들어, 제1 및 제2 합산 신호들(BCNT_A, BCNT_B) 각각은 6비트 신호일 수 있다. 제1 누산기(accumulator)(571)는 제2 제어 신호(pMassLatch)에 따라 인에이블되고, 제1 합산 신호(BCNT_A)와 제1 및 제3 오버플로우들(MOF_A0, MOF_A1)를 누산함으로써, 제1 매스 비트 출력 신호(MB_A)를 생성할 수 있다. 제2 누산기(572)는 제2 제어 신호(pMassLatch)에 따라 인에이블되고, 제2 합산 신호(BCNT_B)와 제2 및 제4 오버플로우들(MOF_B0, MOF_B1)를 누산함으로써, 제2 매스 비트 출력 신호(MB_B)를 생성할 수 있다. 제3 합산기(580)는 제1 및 제2 매스 비트 출력 신호들(MB_A, MB_B)을 합산함으로써 매스 비트 합산 신호(MB_SUM)를 생성할 수 있다. 예를 들어, 제1 및 제2 매스 비트 출력 신호(MB_A, MB_B) 및 매스 비트 합산 신호(MB_SUM) 각각은 11비트 신호일 수 있다.
여기서, 제1 매스 비트 출력 신호(MB_A)는 제1 센싱 동작(예를 들어, 도 13의 SEN_O)의 결과로부터 획득된 제1 문턱 전압 영역(예를 들어, 도 14의 제1 전압 레벨(V1)과 제2 전압 레벨(V2) 사이의 영역)에 포함된 메모리 셀들의 제1 개수에 대응할 수 있다. 여기서, 제2 매스 비트 출력 신호(MB_B)는 제2 센싱 동작(예를 들어, 도 13의 SEN_E)의 결과로부터 획득된 제2 문턱 전압 영역(예를 들어, 도 14의 제2 전압 레벨(V2)과 제3 전압 레벨(V3) 사이의 영역)에 포함된 메모리 셀들의 제2 개수에 대응할 수 있다. 제1 내지 제4 매스 비트 카운터들(510a 내지 510d), 제1 내지 제4 디코더들(551 내지 554), 제1 내지 제3 합산기들(561, 562, 580) 및 제1 및 제2 누산기들(571, 572)은 도 20의 카운팅 회로(500)를 구성할 수 있다. 이에 따라, 제어 회로는 제1 매스 비트 출력 신호(MB_A)와 제2 매스 비트 출력 신호(MB_B)를 비교함으로써 메모리 셀들의 문턱 전압 산포에 대한 밸리 서치 동작을 수행할 수 있고, 밸리 서치 동작의 결과에 따라 페이지 버퍼 유닛들에 대한 다음 디벨롭 시간을 가변시킬 수 있다.
도 26는 본 개시의 일 실시예에 따른 메모리 장치의 독출 동작을 타이밍도이다. 도 9, 도 23 및 도 26을 함께 참조하면, t1 내지 t2의 시간 구간에서, 로드 신호들(LOAD, SOC_LOAD)이 논리 로우 레벨을 갖고, 이에 따라, 센싱 노드들 및 결합 센싱 노드가 프리차지될 수 있다. t3 내지 t4의 시간 구간에서, 그라운드 제어 신호(SOGND)가 논리 하이 레벨을 갖고, 매스 비트 카운터들은 카운팅 동작을 수행할 수 있다. 서로 다른 단들에 대응하는 제1 및 제2 센싱 결과들에 대한 제1 및 제2 카운팅 동작들을 순차적으로 수행할 경우, t1 내지 t4의 구간은 두 번 수행될 수 있으나, 본 개시의 실시예들에 따르며, 동일 단에 대응하는 제1 및 제2 센싱 결과들에 대한 제1 및 제2 카운팅 동작들을 동시에 수행하므로, 종래에 비해 제1 및 제2 카운팅 동작들, 즉, 매스 비트 카운팅(MOUT) 연산에 소요되는 시간을 줄일 수 있다.
또한, 본 실시예에 따르면, 그라운드 제어 신호(SOGND)는 t4에서 디스에이블되고, 비트라인 연결 제어 신호(CLBLK)는 t6에서 인에이블될 수 있다. 이와 같이, 그라운드 제어 신호(SOGND)와 비트라인 연결 제어 신호(CLBLK)가 동시에 인에이블되지 않도록 제어함으로써, 비트 라인에서 접지 단자로 숏 패스(short path)가 형성되는 것을 방지할 수 있다. t5에서, 제1 제어 신호(pMassAcc)가 논리 하이 레벨을 갖고, 매스 비트 카운팅 결과에 대한 디코딩 동작이 수행될 수 있다. t6에서, 비트 라인 연결 제어 신호(CLBLK)가 논리 하이 레벨을 갖고, t7에서, 제2 제어 신호(pPassLatch)가 논리 하이 레벨을 갖고, 디코딩 결과에 대한 누산 동작이 수행될 수 있다.
도 27은 본 개시의 일 실시예에 따른 메모리 장치(900)를 나타내는 단면도이다.
도 27을 참조하면, 메모리 장치(900)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다. 도 1 내지 도 26에 예시된 실시예들은 메모리 장치(900)에 구현될 수 있고, 예를 들어, 도 1 내지 도 26을 참조하여 상술된 페이지 버퍼 회로는 주변 회로 영역(PERI)에 배치될 수 있다.
메모리 장치(900)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다. 주변 회로 영역(PERI)은 제1 기판(710), 층간 절연층(715), 제1 기판(710)에 형성되는 복수의 회로 소자들(720a, 720b, 720c), 복수의 회로 소자들(720a, 720b, 720c) 각각과 연결되는 제1 메탈층(730a, 730b, 730c), 제1 메탈층(730a, 730b, 730c) 상에 형성되는 제2 메탈층(740a, 740b, 740c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(730a, 730b, 730c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(740a, 740b, 740c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(730a, 730b, 730c)과 제2 메탈층(740a, 740b, 740c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(740a, 740b, 740c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(740a, 740b, 740c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(740a, 740b, 740c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다. 층간 절연층(715)은 복수의 회로 소자들(720a, 720b, 720c), 제1 메탈층(730a, 730b, 730c), 및 제2 메탈층(740a, 740b, 740c)을 커버하도록 제1 기판(710) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(740b) 상에 하부 본딩 메탈(771b, 772b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(771b, 772b)과 상부 본딩 메탈(871b, 872b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)은 제1 메탈 패드들이라고 지칭될 수 있고, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 제2 메탈 패드들이라고 지칭할 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(810)과 공통 소스 라인(820)을 포함할 수 있다. 제2 기판(810) 상에는, 제2 기판(810)의 상면에 수직하는 방향(VD)을 따라 복수의 워드라인들(831-838; 830)이 적층될 수 있다. 워드라인들(830)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(830)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(810)의 상면에 수직하는 방향으로 연장되어 워드라인들(830), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(850c) 및 제2 메탈층(860c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(850c)은 비트라인 컨택일 수 있고, 제2 메탈층(860c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(860c)은 제2 기판(810)의 상면에 평행한 제1 수평 방향(HD1)을 따라 연장될 수 있다.
도 27에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(860c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(860c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(893)를 제공하는 회로 소자들(720c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(860c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(871c, 872c)과 연결되며, 상부 본딩 메탈(871c, 872c)은 페이지 버퍼(893)의 회로 소자들(720c)에 연결되는 하부 본딩 메탈(771c, 772c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(830)은 제2 기판(810)의 상면에 평행한 제2 수평 방향(HD2)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(841-847; 840)와 연결될 수 있다. 워드라인들(830)과 셀 컨택 플러그들(840)은, 제2 수평 방향을 따라 워드라인들(830) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(830)에 연결되는 셀 컨택 플러그들(840)의 상부에는 제1 메탈층(850b)과 제2 메탈층(860b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(840)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(840)은 주변 회로 영역(PERI)에서 로우 디코더(894)를 제공하는 회로 소자들(720b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(894)를 제공하는 회로 소자들(720b)의 동작 전압은, 페이지 버퍼(893)를 제공하는 회로 소자들(720c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(893)를 제공하는 회로 소자들(720c)의 동작 전압이 로우 디코더(894)를 제공하는 회로 소자들(720b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(880)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(880)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(820)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(880) 상부에는 제1 메탈층(850a)과 제2 메탈층(860a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(880), 제1 메탈층(850a), 및 제2 메탈층(860a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(705, 805)이 배치될 수 있다. 도 27을 참조하면, 제1 기판(710)의 하부에는 제1 기판(710)의 하면을 덮는 하부 절연막(701) 이 형성될 수 있으며, 하부 절연막(701) 상에 제1 입출력 패드(705)가 형성될 수 있다. 제1 입출력 패드(705)는 제1 입출력 컨택 플러그(703)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(720a, 720b, 720c) 중 적어도 하나와 연결되며, 하부 절연막(701)에 의해 제1 기판(710)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(703)와 제1 기판(710) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(703)와 제1 기판(710)을 전기적으로 분리할 수 있다.
도 27을 참조하면, 제2 기판(810)의 상부에는 제2 기판(810)의 상면을 덮는 상부 절연막(801)이 형성될 수 있으며, 상부 절연막(801) 상에 제2 입출력 패드(805)가 배치될 수 있다. 제2 입출력 패드(805)는 제2 입출력 컨택 플러그(803)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(720a, 720b, 720c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(803)가 배치되는 영역에는 제2 기판(810) 및 공통 소스 라인(820) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(805)는 제3 방향(Z축 방향)에서 워드라인들(830)과 오버랩되지 않을 수 있다. 도 27을 참조하면, 제2 입출력 컨택 플러그(803)는 제2 기판(810)의 상면에 평행한 방향에서 제2 기판(810)과 분리되며, 셀 영역(CELL)의 층간 절연층(815)을 관통하여 제2 입출력 패드(805)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(705)와 제2 입출력 패드(805)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(800)는 제1 기판(710)의 상부에 배치되는 제1 입출력 패드(705)만을 포함하거나, 또는 제2 기판(810)의 상부에 배치되는 제2 입출력 패드(805)만을 포함할 수 있다. 또는, 메모리 장치(800)가 제1 입출력 패드(705)와 제2 입출력 패드(805)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(800)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(872a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(872a)과 동일한 형태의 하부 메탈 패턴(773a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(773a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(740b) 상에는 하부 본딩 메탈(771b, 772b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(752)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(752)과 동일한 형태의 상부 메탈 패턴(892)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(892) 상에는 콘택을 형성하지 않을 수 있다.
도 28은 본 개시의 일부 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다. 도 28을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 메모리 장치들(1230, 1240, 1250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(1200)는 도 1 내지 도 27을 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 연결된 제1 및 제2 페이지 버퍼 칼럼들을 포함하고, 상기 제1 및 제2 페이지 버퍼 칼럼들 각각은 다단 구조(multi-stage structure)로 배치된 페이지 버퍼 유닛들을 포함하며, 상기 제1 페이지 버퍼 칼럼에서 제1 단의 제1 페이지 버퍼 유닛은 제1 센싱 신호에 따라 제1 센싱 동작을 수행하고, 상기 제2 페이지 버퍼 칼럼에서 상기 제1 단의 제2 페이지 버퍼 유닛은 제2 센싱 신호에 따라 제2 센싱 동작을 수행하는, 페이지 버퍼 회로; 및
    상기 제1 센싱 동작의 결과로부터 제1 문턱 전압 영역에 포함된 메모리 셀들의 제1 개수를 카운팅하고, 상기 제2 센싱 동작의 결과로부터 제2 문턱 전압 영역에 포함된 메모리 셀들의 제2 개수를 카운팅하는 카운팅 회로를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 개수와 상기 제2 개수를 비교함으로써 상기 메모리 셀들의 문턱 전압 산포에 대한 밸리 서치(valley search) 동작을 수행하고, 상기 밸리 서치 동작의 결과에 따라 상기 제1 및 제2 페이지 버퍼 유닛들에 대한 다음 디벨롭 시간을 가변시키는 제어 회로를 더 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    제1 디벨롭 구간에서, 상기 제1 페이지 버퍼 유닛의 제1 센싱 노드는 제1 디벨롭 시간 동안 디벨롭되고, 상기 제2 페이지 버퍼 유닛의 제2 센싱 노드는 상기 제1 디벨롭 시간과 상이한 제2 디벨롭 시간 동안 디벨롭되며,
    제2 디벨롭 구간에서, 상기 제1 및 제2 센싱 노드들은 상기 밸리 서치 동작의 수행 결과에 기초한 제3 디벨롭 시간 동안 디벨롭되는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 센싱 신호는 제1 인에이블 시점에서 인에이블되고,
    상기 제2 센싱 신호는 상기 제1 인에이블 시점과 다른 제2 인에이블 시점에서 인에이블되는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 센싱 신호는, 상기 제1 페이지 버퍼 유닛에 포함된 제1 센싱 래치에 인가되는 제1 셋 신호를 포함하고,
    상기 제2 센싱 신호는, 상기 제2 페이지 버퍼 유닛에 포함된 제2 센싱 래치에 인가되는 제2 셋 신호를 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 센싱 신호는, 상기 제1 페이지 버퍼 유닛에 포함된 제1 센싱 래치에 인가되는 제1 리셋 신호를 포함하고,
    상기 제2 센싱 신호는, 상기 제2 페이지 버퍼 유닛에 포함된 제2 센싱 래치에 인가되는 제2 리셋 신호를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서,
    상기 제1 센싱 신호가 인가되는 제1 센싱 신호 라인 및 상기 제2 센싱 신호가 인가되는 제2 센싱 신호 라인은, 상기 제1 및 제2 페이지 버퍼 유닛들에 대해 수직 방향으로 상부에서 제2 수평 방향으로 연장되도록 배치되는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 페이지 버퍼 칼럼에서 제2 단의 제3 페이지 버퍼 유닛은, 제3 센싱 신호에 따라 센싱 동작을 수행하고,
    상기 제2 페이지 버퍼 칼럼에서 상기 제2 단의 제4 페이지 버퍼 유닛은, 상기 제3 센싱 신호에 따라 센싱 동작을 수행하는 것을 특징으로 하는 메모리 장치.
  9. 제1항에 있어서,
    상기 제1 페이지 버퍼 칼럼 및 상기 제2 페이지 버퍼 칼럼은 상기 제2 수평 방향으로 인접한 것을 특징으로 하는 메모리 장치.
  10. 제1항에 있어서,
    상기 제1 페이지 버퍼 칼럼 및 상기 제2 페이지 버퍼 칼럼은 상기 제2 수평 방향으로 서로 인접하지 않은 것을 특징으로 하는 메모리 장치.
  11. 제1항에 있어서,
    상기 제1 및 제2 페이지 버퍼 칼럼들 각각은, 상기 페이지 버퍼 유닛들에 각각 대응하는 캐시 래치들을 더 포함하고,
    상기 페이지 버퍼 유닛들은 메인 영역에서 제1 수평 방향을 따라 배치되고,
    상기 캐시 래치들은 캐시 영역에서 상기 제1 수평 방향을 따라 배치되는 것을 특징으로 하는 메모리 장치.
  12. 제11항에 있어서,
    상기 페이지 버퍼 유닛들 각각은, 각 센싱 노드에 연결되고 패스 제어 신호에 따라 구동되는 패스 트랜지스터를 포함하고,
    상기 페이지 버퍼 유닛들과 상기 캐시 래치들 사이의 데이터 전달 구간에서, 상기 페이지 버퍼 유닛들에 각각 포함된 패스 트랜지스터들은 서로 직렬로 연결되고, 이에 따라, 상기 페이지 버퍼 유닛들에 각각 포함된 센싱 노드들은 서로 전기적으로 연결되는 것을 특징으로 하는 메모리 장치.
  13. 제12항에 있어서,
    데이터 센싱 구간에서, 상기 패스 트랜지스터가 턴오프되고, 이에 따라, 상기 페이지 버퍼 유닛들에 각각 포함된 상기 센싱 노드들은 서로 전기적으로 연결되지 않는 것을 특징으로 하는 메모리 장치.
  14. 복수의 메모리 셀 그룹들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀 그룹들에 각각 연결된 복수의 페이지 버퍼 그룹들을 포함하고, 상기 복수의 페이지 버퍼 그룹들 각각은 매트릭스 형태로 배치된 복수의 페이지 버퍼 유닛들을 포함하며, 각 페이지 버퍼 그룹에서 제1 단의 페이지 버퍼 유닛들은 제1 센싱 신호에 따라 제1 센싱 동작을 수행하는 제1 그룹 및 제2 센싱 신호에 따라 제2 센싱 동작을 수행하는 제2 그룹으로 구분되는, 페이지 버퍼 회로;
    상기 제1 센싱 동작의 결과로부터 제1 문턱 전압 영역에 포함된 메모리 셀들의 제1 개수를 카운팅하고, 상기 제2 센싱 동작의 결과로부터 제2 문턱 전압 영역에 포함된 메모리 셀들의 제2 개수를 카운팅하는 카운팅 회로; 및
    상기 제1 개수와 상기 제2 개수의 비교 결과에 기초하여, 상기 제1 및 제2 그룹들의 페이지 버퍼 유닛들의 다음 디벨롭 타임을 가변시키는 제어 회로를 포함하는 메모리 장치.
  15. 제14항에 있어서,
    상기 복수의 페이지 버퍼 그룹들은, 제1 페이지 버퍼 그룹, 제2 페이지 버퍼 그룹, 제3 페이지 버퍼 그룹, 및 제4 페이지 버퍼 그룹을 포함하고,
    상기 메모리 장치는,
    상기 제1 및 제2 페이지 버퍼 그룹들에서 상기 제1 그룹의 페이지 버퍼 유닛들로부터 상기 제1 문턱 전압 영역에 포함되는 메모리 셀들의 개수에 대응하는 제1 전류를 생성하고, 상기 제1 및 제2 페이지 버퍼 그룹들에서 상기 제2 그룹의 페이지 버퍼 유닛들로부터 상기 제2 문턱 전압 영역에 포함되는 메모리 셀들의 개수에 대응하는 제2 전류를 생성하는 제1 페이지 버퍼 디코더; 및
    상기 제3 및 제4 페이지 버퍼 그룹들에서 상기 제1 그룹의 페이지 버퍼 유닛들로부터 상기 제1 문턱 전압 영역에 포함되는 메모리 셀들의 개수에 대응하는 제3 전류를 생성하고, 상기 제3 및 제4 페이지 버퍼 그룹들에서 상기 제2 그룹의 페이지 버퍼 유닛들로부터 상기 제2 문턱 전압 영역에 포함되는 메모리 셀들의 개수에 대응하는 제4 전류를 생성하는 제2 페이지 버퍼 디코더를 더 포함하는 것을 특징으로 하는 메모리 장치.
  16. 제15항에 있어서, 상기 카운팅 회로는,
    상기 제1 전류로부터 제1 디지털 출력 신호를 생성하는 제1 매스 비트 카운터;
    상기 제2 전류로부터 제2 디지털 출력 신호를 생성하는 제2 매스 비트 카운터;
    상기 제3 전류로부터 제3 디지털 출력 신호를 생성하는 제3 매스 비트 카운터; 및
    상기 제4 전류로부터 제4 디지털 출력 신호를 생성하는 제4 매스 비트 카운터를 포함하는 것을 특징으로 하는 메모리 장치.
  17. 제16항에 있어서, 상기 카운팅 회로는,
    상기 제1 디지털 출력 신호로부터 제1 비트 카운트 출력 및 제1 오버플로우를 생성하는 제1 디코더;
    상기 제2 디지털 출력 신호로부터 제2 비트 카운트 출력 및 제2 오버플로우를 생성하는 제2 디코더;
    상기 제3 디지털 출력 신호로부터 제3 비트 카운트 출력 및 제3 오버플로우를 생성하는 제3 디코더; 및
    상기 제4 디지털 출력 신호로부터 제4 비트 카운트 출력 및 제4 오버플로우를 생성하는 제4 디코더를 더 포함하는 것을 특징으로 하는 메모리 장치.
  18. 제14항에 있어서, 제1 디벨롭 구간에서, 상기 제1 그룹의 페이지 버퍼 유닛들 각각의 제1 센싱 노드들은 제1 디벨롭 시간 동안 디벨롭되고, 상기 제2 그룹의 페이지 버퍼 유닛들 각각의 제2 센싱 노드들은 상기 제1 디벨롭 시간과 상이한 제2 디벨롭 시간 동안 디벨롭되며,
    제2 디벨롭 구간에서, 상기 제1 및 제2 센싱 노드들은 상기 밸리 서치 동작의 수행 결과에 기초한 제3 디벨롭 시간 동안 디벨롭되는 것을 특징으로 하는 메모리 장치.
  19. 제14항에 있어서,
    상기 제1 센싱 신호는 제1 인에이블 시점에서 인에이블되고,
    상기 제2 센싱 신호는 상기 제1 인에이블 시점과 다른 제2 인에이블 시점에서 인에이블되는 것을 특징으로 하는 메모리 장치.
  20. 복수의 메모리 셀들 및 제1 메탈 패드를 포함하는 메모리 셀 영역; 및
    제2 메탈 패드를 포함하고, 상기 제1 메탈 패드 및 상기 제2 메탈 패드를 통해 상기 메모리 셀 영역에 수직으로 연결되는 주변 회로 영역을 포함하고,
    상기 주변 회로 영역은,
    제1 및 제2 페이지 버퍼 칼럼들을 포함하고, 상기 제1 및 제2 페이지 버퍼 칼럼들 각각은 다단 구조로 배치된 페이지 버퍼 유닛들을 포함하며, 상기 제1 페이지 버퍼 칼럼에서 제1 단의 제1 페이지 버퍼 유닛은 제1 센싱 신호에 따라 제1 센싱 동작을 수행하고, 상기 제2 페이지 버퍼 칼럼에서 상기 제1 단의 제2 페이지 버퍼 유닛은 제2 센싱 신호에 따라 제2 센싱 동작을 수행하는, 페이지 버퍼 회로; 및
    상기 제1 센싱 동작의 결과로부터 제1 문턱 전압 영역에 포함된 메모리 셀들의 제1 개수를 카운팅하고, 상기 제2 센싱 동작의 결과로부터 제2 문턱 전압 영역에 포함된 메모리 셀들의 제2 개수를 카운팅하는 카운팅 회로를 포함하는 메모리 장치.
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