CN114121102A - 页面缓冲器电路及包括其的存储器件 - Google Patents

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CN114121102A CN202110735179.5A CN202110735179A CN114121102A CN 114121102 A CN114121102 A CN 114121102A CN 202110735179 A CN202110735179 A CN 202110735179A CN 114121102 A CN114121102 A CN 114121102A
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朴镇宇
尹铉竣
崔允熙
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Abstract

一种存储器件包括存储单元阵列、页面缓冲器电路和计数电路。所述页面缓冲器电路包括连接到所述存储单元阵列的第一页面缓冲器列和第二页面缓冲器列。在第一级中，所述第一页面缓冲器列包括第一页面缓冲器单元，所述第二页面缓冲器列包括第二页面缓冲器单元。所述第一页面缓冲器单元响应于第一感测信号执行第一感测操作，所述第二页面缓冲器单元响应于第二感测信号执行第二感测操作。所述计数电路根据所述第一感测操作的结果对第一阈值电压区域中包括的存储单元的第一数目进行计数，以及根据所述第二感测操作的结果对第二阈值电压区域中包括的存储单元的第二数目进行计数。

Description

页面缓冲器电路及包括其的存储器件
相关申请的交叉引用
本申请基于并要求于2020年9月1日在韩国知识产权局提交的韩国专利申请No.10-2020-0111281的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明构思涉及一种存储器件，更具体地，涉及一种页面缓冲器电路和包括其的存储器件。
背景技术
近来，根据信息通信设备的多功能性，使用了大容量和高集成度的存储器件。存储器件可以包括用于在存储单元中存储数据或从存储单元输出数据的多个页面缓冲器，并且可以以多级(multi-stage)结构布置多个页面缓冲器。为了提高存储器件的读取可靠性，可以对存储单元的阈值电压分布执行谷搜索(valley search)操作。在这种情况下，由于执行谷搜索操作，导致读取时间会增加，因此，存储器件的读取性能会下降。
发明内容
一种根据本发明构思的技术方面的存储器件包括：存储单元阵列、页面缓冲器电路、以及计数电路；所述存储单元阵列包括多个存储单元；所述页面缓冲器电路包括连接到所述存储单元阵列的第一页面缓冲器列和第二页面缓冲器列，其中：所述第一页面缓冲器列和所述第二页面缓冲器列均包括以多级结构布置的页面缓冲器单元，所述第一页面缓冲器列包括第一级中的第一页面缓冲器单元，所述第一页面缓冲器单元响应于第一感测信号执行第一感测操作，所述第二页面缓冲器列包括所述第一级中的第二页面缓冲器单元，所述第二页面缓冲器单元响应于第二感测信号执行第二感测操作；所述计数电路被配置为：根据所述第一感测操作的结果对第一阈值电压区域中包括的存储单元的第一数目进行计数，以及根据所述第二感测操作的结果对第二阈值电压区域中包括的存储单元的第二数目进行计数。
另外，一种根据本发明构思的技术方面的存储器件包括：存储单元阵列、页面缓冲器电路、计数电路、以及控制电路；所述存储单元阵列包括多个存储单元组；所述页面缓冲器电路包括分别连接到所述多个存储单元组的多个页面缓冲器组，其中：所述多个页面缓冲器组均包括以矩阵形式布置的多个页面缓冲器单元，每个页面缓冲器组的第一级中的多个第一页面缓冲器单元被划分为第一组和第二组，所述第一组被配置为根据第一感测信号执行第一感测操作，所述第二组被配置为根据第二感测信号执行第二感测操作；所述计数电路被配置为根据所述第一感测操作的结果对第一阈值电压区域中包括的存储单元的第一数目进行计数，并且根据所述第二感测操作的结果对第二阈值电压区域中包括的存储单元的第二数目进行计数；所述控制电路被配置为基于所述第一数目与所述第二数目的比较结果来确定所述多个第一页面缓冲器单元的产生时间段。
另外，一种根据本发明构思的技术方面的存储器件包括：存储单元区域以及***电路区域；所述存储单元区域包括多个存储单元和第一金属焊盘；所述***电路区域包括第二金属焊盘，所述***电路区域经由所述第一金属焊盘和所述第二金属焊盘垂直连接到所述存储单元区域；其中，所述***电路区域包括：页面缓冲器电路以及计数电路；所述页面缓冲器电路包括第一页面缓冲器列和第二页面缓冲器列，其中：所述第一页面缓冲器列和所述第二页面缓冲器列均包括以多级结构布置的页面缓冲器单元，所述第一页面缓冲器列包括第一级中的第一页面缓冲器单元，所述第一页面缓冲器单元响应于第一感测信号执行第一感测操作，所述第二页面缓冲器列包括所述第一级中的第二页面缓冲器单元，所述第二页面缓冲器单元响应于第二感测信号执行第二感测操作；所述计数电路被配置为：根据所述第一感测操作的结果对第一阈值电压区域中包括的存储单元的第一数目进行计数，并根据所述第二感测操作的结果对第二阈值电压区域中包括的存储单元的第二数目进行计数。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开的实施例，其中：
图1是根据本发明构思的实施例的存储器件的框图；
图2示意性地示出了根据本发明构思的实施例的图1的存储器件的结构；
图3示意性地示出了根据本发明构思的实施例的图1中的存储单元阵列；
图4是根据本发明构思的实施例的存储块的透视图；
图5详细示出了根据本发明构思的实施例的页面缓冲器；
图6示出了根据本发明构思的实施例的页面缓冲器和页面缓冲器译码器的电路图；
图7详细示出了根据本发明构思的实施例的页面缓冲器；
图8示出了根据本发明构思的实施例的页面缓冲器和页面缓冲器译码器的电路图；
图9是根据本发明构思的实施例的页面缓冲器单元的电路图；
图10是根据本发明构思的实施例的页面缓冲器单元的详细电路图；
图11示出了根据本发明构思的实施例的页面缓冲器和页面缓冲器译码器的电路图；
图12示出了根据本发明构思的实施例的页面缓冲器电路；
图13是根据本发明构思的实施例的存储器件的读取操作的定时图；
图14示出了根据本发明构思的实施例的存储器件的阈值电压分布；
图15示例性地示出了根据本发明构思的实施例的布置在页面缓冲器电路上方的信号线；
图16更详细地示出了根据本发明构思的实施例的图15中的页面缓冲器电路的一部分；
图17和图18分别示例性地示出了根据本发明构思的一些实施例的布置在页面缓冲器电路上方的信号线；
图19示出了根据本发明构思的实施例的页面缓冲器电路；
图20示出了根据本发明构思的实施例的存储器件；
图21详细地示例性地示出了根据本发明构思的实施例的图20中的页面缓冲器电路；
图22示例性地示出了根据本发明构思的实施例的第一至第四页面缓冲器组、第一和第二页面缓冲器译码器以及第一至第四质量位(mass bit)计数器之间的连接关系；
图23更详细地示出了根据本发明构思的实施例的第一至第四页面缓冲器组、第一和第二页面缓冲器译码器以及第一至第四质量位计数器；
图24示例性地示出了根据本发明构思的实施例的第一页面缓冲器译码器和第一质量位计数器；
图25是根据本发明构思的实施例的质量位计数器的数字输出信号的示例曲线图；
图26是根据本发明构思的实施例的存储器件的读取操作的定时图；
图27是根据本发明构思的实施例的存储器件的截面图；以及
图28是根据本发明构思的一些实施例的存储器件应用于固态硬盘(SSD)***的示例的框图。
具体实施方式
在下文中，参照附图详细描述本公开的实施例。
图1是根据本发明构思的实施例的存储器件10的框图。参照图1，存储器件10可以包括存储单元阵列100和***电路200，并且***电路200可以包括页面缓冲器电路210、控制电路220、电压发生器230、行译码器240和计数电路260。尽管图1中未示出，***电路200还可以包括数据输入/输出电路、输入/输出接口等。
存储单元阵列100可以经由位线BL连接到页面缓冲器电路210，并且可以经由字线WL、串选择线SSL和接地选择线GSL连接到行译码器240。存储单元阵列100可以包括多个存储块。每个存储块可以包括多个存储单元，并且存储单元可以包括例如闪存单元。以下，将针对多个存储单元包括NAND闪存单元的情况来描述本发明构思的实施例。然而，实施例不限于此。在一些实施例中，多个存储单元可以包括诸如电阻随机存取存储器(RRAM)、相变RAM(PRAM)和磁阻RAM(MRAM)的电阻存储单元。
在实施例中，存储单元阵列100可以包括三维(3D)存储单元阵列，3D存储单元阵列可以包括多个NAND串，并且每个NAND串可以包括分别连接到垂直堆叠在衬底上的字线WL的存储单元。美国专利No.7,679,133、美国专利No.8,553,466、美国专利No.8,654,587、美国专利No.8,559,235和美国专利申请公开No.2011/0233648公开了3D存储单元阵列的合适配置，其中3D存储单元阵列以多个层级(level)被配置，并在层级之间共享字线和/或位线，并且通过引用将其并入本文。然而，本发明构思不限于此，并且在一些实施例中，存储单元阵列100可以包括二维存储单元阵列。
控制电路220可以基于命令CMD、地址ADDR和控制信号CTRL，将数据编程在存储单元阵列100中，从存储单元阵列100读取数据，或者输出用于擦除存储在存储单元阵列100中的数据的各种控制信号，例如，电压控制信号CTRL_vol、行地址X-ADDR和列地址Y-ADDR。以这种方式，控制电路220可以控制存储器件10中的所有各种操作。
电压发生器230可以基于电压控制信号CTRL_vol生成用于在存储单元阵列100中执行编程、读取和擦除操作的各种电压。电压发生器230可以生成字线电压VWL(例如，编程电压、读取电压、通过电压、擦除验证电压或编程验证电压)，另外，可以生成串选择线电压和接地选择线电压。
行译码器240可以响应于行地址X-ADDR，选择存储块之一，选择选定存储块的字线WL之一，以及选择多条串选择线SSL之一。页面缓冲器电路210可以响应于列地址Y-ADDR来选择一些位线BL。根据存储器件10的操作模式，页面缓冲器电路210可以用作写入驱动器或读出放大器。
页面缓冲器电路210可以包括分别连接到多条位线BL中的对应位线的多个页面缓冲器PB。在实施例中，多个页面缓冲器PB可以以包括多个列和多个行的矩阵形式布置。换句话说，多个页面缓冲器PB可以布置为多个多级结构。在下文中，在页面缓冲器电路210的描述中，行和级可以表示相同的含义。
在实施例中，多个行中的至少一行中包括的页面缓冲器PB可以各自根据不同的感测信号执行感测操作。例如，多个级中的至少一级中包括的页面缓冲器PB可以各自根据不同的感测信号执行感测操作。多个级中的一个级的页面缓冲器PB可以至少被分为第一组和第二组，第一组页面缓冲器PB可以根据第一感测信号执行第一感测操作，第二组页面缓冲器PB可以根据第二感测信号执行第二感测操作。在这种情况下，启用第一感测信号的第一启用(enable)时间点可以不同于启用第二感测信号的第二启用时间点。
在实施例中，多个页面缓冲器PB中包括的页面缓冲器单元(例如，图6中的第一至第八页面缓冲器单元PBU0a至PBU7a)和多个页面缓冲器PB中包括的高速缓存单元(例如，图6中的第一至第八高速缓存单元CU0a至CU7a)可以彼此分开，并且可以具有单独的结构。因此，可以提高页面缓冲器单元上的布线的自由度，并且可以降低布局的复杂性。另外，由于高速缓存单元邻近数据输入/输出线布置，因此可以减小高速缓存单元与数据输入/输出线之间的距离，从而可以提高数据输入/输出速度。
计数电路260可以根据第一组页面缓冲器PB的第一感测操作的结果，对第一阈值电压区域中包括的存储单元的第一数目进行计数，以及根据第二组页面缓冲器PB的第二感测操作的结果对第二阈值电压区域中包括的存储单元的第二数目进行计数。计数电路260可以将与第一数目和第二数目相对应的计数结果CNT提供给控制电路220。
控制电路220可以接收与第一数目和第二数目相对应的计数结果CNT，并将第一数目与第二数目进行比较，然后对存储单元的阈值电压分布执行谷搜索操作。以这种方式，由存储器件10执行的谷搜索操作可以被称为“片上谷搜索(OVS)”。另外，控制电路220可以根据谷搜索操作的结果来改变页面缓冲器PB的产生(development)时间段。控制电路220可以改变第一组页面缓冲器PB和第二组页面缓冲器PB的下一产生时间段。另外，控制电路220可以根据使用一级的页面缓冲器PB的谷搜索操作的结果来改变其他级的页面缓冲器PB的产生时间段。
图2示意性地示出了根据本发明构思的实施例的图1的存储器件10的结构。参照图2，存储器件10可以包括第一半导体层L1和第二半导体层L2，并且第一半导体层L1可以相对于第二半导体层L2沿垂直方向VD堆叠。第二半导体层L2可以沿垂直方向VD布置在第一半导体层L1的下方，因此，第二半导体层L2可以被布置为靠近衬底。在实施例中，图1中的存储单元阵列100可以形成在第一半导体层L1中，图1中的***电路200可以形成在第二半导体层L2中。因此，存储器件10可以具有存储单元阵列100位于***电路200上的结构，即，***上方单元或***上单元(COP)结构。COP结构可以有效地减小水平方向上的面积，并提高存储器件10的集成度。
在实施例中，第二半导体层L2可以包括衬底，并且通过在衬底上形成晶体管和用于布线晶体管的金属图案，***电路200可以形成在第二半导体层L2中。在第二半导体层L2中形成***电路200之后，可以形成包括存储单元阵列100的第一半导体层L1，并且可以形成用于将存储单元阵列100的字线WL和位线BL连接到形成在第二半导体层L2中的***电路200的金属图案。例如，位线BL可以沿第一水平方向HD1延伸，并且字线WL可以沿第二水平方向HD2延伸。
随着存储单元阵列100中的存储单元的级数随着半导体工艺的发展而增加，即，随着堆叠的字线WL的数目增加，存储单元阵列100的面积可以减小，并且因此，***电路200的面积也可以减小。根据本实施例，为了减小页面缓冲器电路210所占据的区域的面积，页面缓冲器电路210可以具有其中页面缓冲器单元与高速缓存锁存器分开的结构。将参照图6对此进行详细说明。
图3示例性地示出了根据本发明构思的实施例的图1中的存储单元阵列100。参照图3，存储单元阵列100可以包括存储块BLK0至BLKi(i是正整数)，并且存储块BLK0至BLKi均可以具有三维结构(或垂直结构)。存储块BLK0至BLKi均可以包括沿垂直方向VD延伸的多个NAND串。可以由行译码器(图1中的240)选择存储块BLK0至BLKi中的每一个。
图4是根据本发明构思的实施例的存储块BLKa的透视图。参照图4，可以在垂直于衬底SUB的方向上形成存储块BLKa。可以在衬底SUB中设置沿第二水平方向HD2延伸的公共源极线CSL。在衬底SUB中的两条相邻的公共源极线CSL之间的区域中，可以在垂直方向VD上顺序地设置沿第二水平方向HD2延伸的多个绝缘层IL，并且多个绝缘层IL可以在垂直方向VD上彼此分开一定距离。可以在衬底SUB中的位于两条相邻的公共源极线CSL之间的区域上设置沿第一水平方向HD1顺序布置并在垂直方向VD上穿透多个绝缘层IL的多个柱状物P。每个柱状物P的表面层(surface layer)S可以包括第一类型的硅材料，并且可以用作沟道区域。每个柱状物P的内层I可以包括诸如氧化硅或气隙的绝缘材料。
在两条相邻的公共源极线CSL之间的区域中，可以沿着绝缘层IL、柱状物P和衬底SUB的暴露表面设置电荷存储层CS。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。另外，在两条相邻的公共源极线CSL之间的区域中，可以在电荷存储层CS的暴露表面上设置包括选择线(例如，GSL和SSL)以及字线WL0至WL7的栅电极GE。漏极DR可以分别设置在多个柱状物P上。可以在漏极DR上设置沿第一水平方向HD1延伸的位线BL0至BL2。
图5详细示出了根据本发明构思的实施例的页面缓冲器PB。
参照图5，页面缓冲器PB可以包括页面缓冲器单元PBU和高速缓存单元CU，并且可以对应于图1中的页面缓冲器PB的示例。由于高速缓存单元CU包括高速缓存锁存器(C-LATCH)CL，并且C-LATCH CL连接到数据输入/输出线(未示出)，因此高速缓存单元CU可以布置成与数据输入/输出线相邻。因此，页面缓冲器单元PBU可以与高速缓存单元CU分开，并且页面缓冲器PB可以具有其中页面缓冲器单元PBU与高速缓存单元CU分开的结构。
页面缓冲器单元PBU可以包括主单元MU。主单元MU可以在页面缓冲器PB中包括主晶体管。页面缓冲器单元PBU还可以包括位线选择晶体管TR_hv，该位线选择晶体管TR_hv连接到位线BL并且由位线选择信号BLSLT驱动。位线选择晶体管TR_hv可以被实现为高电压晶体管，并且因此，位线选择晶体管TR_hv可以被布置在与主单元MU不同的阱区域中，例如，被布置在高电压单元HVU中。
主单元MU可以包括感测锁存器(S-LATCH)SL、强制锁存器(F-LATCH)FL、高位锁存器或最高有效位锁存器(M-LATCH)ML和低位锁存器或最低有效位锁存器(L-LATCH)LL。S-LATCH SL可以在读取或编程验证操作期间对存储单元MC中存储的数据或存储单元MC的阈值电压的感测结果进行存储。另外，S-LATCH SL可以在编程操作期间用于向位线BL施加编程位线电压或编程禁止电压。F-LATCH FL可以用于在编程操作期间改善阈值电压分布。M-LATCH ML、L-LATCH LL和C-LATCH CL可以用于存储在编程操作期间从外部输入的数据。另外，主单元MU还可以包括预充电电路PC，其能够基于位线钳位(clamping)控制信号BLCLAMP来控制对位线BL或感测节点SO的预充电操作，并且主单元MU还可以包括由位线设置信号BLSETUP驱动的晶体管PM'。
主单元MU还可以包括第一至第四晶体管NM1至NM4。第一晶体管NM1可以由接地控制信号SOGND驱动，第二晶体管NM2可以由强制监测信号MON_F驱动。第三晶体管NM3可以由高位监测信号MON_M驱动，第四晶体管NM4可以由低位监测信号MON_L驱动。另外，主单元MU还可以包括：在位线选择晶体管TV_hv与感测节点SO之间彼此串联连接的第五晶体管NM5和第六晶体管NM6。第五晶体管NM5可以由位线切断(shut-off)信号BLSHF驱动，第六晶体管NM6可以由位线连接控制信号CLBLK驱动。另外，主单元MU还可以包括预充电晶体管PM。预充电晶体管PM可以连接到感测节点SO，并且可以由负载信号LOAD驱动。
主单元MU还可以包括连接到感测节点SO的一对传输晶体管(pass transistor)，即，第一传输晶体管TR和第二传输晶体管TR'。可以根据传输控制信号SO_PASS来驱动第一传输晶体管TR和第二传输晶体管TR'。第一传输晶体管TR可以连接在第一端SOC_U与感测节点SO之间，第二传输晶体管TR'可以连接在感测节点SO与第二端SOC_D之间。
图6是根据本发明构思的实施例的页面缓冲器电路210a和页面缓冲器译码器250的电路图。
参照图6，页面缓冲器电路210a可以对应于图1中的页面缓冲器电路210的示例。页面缓冲器电路210a可以包括多个页面缓冲器列，多个页面缓冲器列包括沿第二水平方向HD2布置的第一页面缓冲器列PGBUFa和第二页面缓冲器列PGBUFb，并且多个页面缓冲器列均可以包括以多级结构布置的多个页面缓冲器。例如，第一页面缓冲器列PGBUFa可以包括沿第一水平方向HD1布置的第一至第八页面缓冲器单元PBU0a至PBU7a以及沿第一水平方向布置的第一至第八高速缓存单元CU0a至CU7a，第二页面缓冲器列PGBUFb可以包括沿第一水平方向HD1布置的第一至第八页面缓冲器单元PBU0b至PBU7b以及沿第一水平方向布置的第一至第八高速缓存单元CU0b至CU7b。例如，第一至第八页面缓冲器单元PBU0a至PBU7a和PBU0b至PBU7b均可以被实现为基本上类似于图5中的页面缓冲器单元PBU，第一至第八高速缓存单元CU0a至CU7a和CU0b至CU7b均可以被实现为基本上类似于图5中的高速缓存单元CU，上面参照图5给出的描述可以应用于本实施例。在下文中，详细描述第一页面缓冲器列PGBUFa的配置，并且第一页面缓冲器列PGBUFa的描述也可以应用于第二页面缓冲器列PGBUFb。
第一页面缓冲器单元PBU0a可以包括彼此串联连接的第一传输晶体管TR0和第二传输晶体管TR0'，第二页面缓冲器单元PBU1a可以包括彼此串联连接的第一传输晶体管TR1和第二传输晶体管TR1'。可以将传输控制信号SO_PASS[7:0]中的第一传输控制信号SO_PASS<0>施加到第一传输晶体管TR0的栅极和第二传输晶体管TR0'的栅极，将第二传输控制信号SO_PASS<1>施加到第一通路晶体管TR1的栅极和第二传输晶体管TR1'的栅极。根据本实施例，当传输控制信号SO_PASS[7:0]被激活时，第一传输晶体管TR0至TR7和第二传输晶体管TR0'至TR7'可以导通，并且因此，第一至第八页面缓冲器单元PBU0a至PBU7a中的每个页面缓冲器单元中包括的第一传输晶体管TR0至TR7和第二传输晶体管TR0'至TR7'可以彼此串联连接，并且第一至第八感测节点SO0a至SO7a可以全部连接到组合感测节点SOCa。
第一至第八页面缓冲器单元PBU0a至PBU7a中的每个页面缓冲器单元还可以包括第一至第八预充电晶体管PM0至PM7。在第一页面缓冲器单元PBU0a中，第一预充电晶体管PM0可以连接在第一感测节点SO0a与被施加预充电电平的电压端之间，并且可以包括被施加负载信号LOAD的栅极。第一预充电晶体管PM0可以响应于负载信号LOAD而将第一感测节点SO0a预充电到预充电电平。
第一高速缓存单元CU0a可以包括监测晶体管NM7a，例如，监测晶体管NM7a可以对应于图5中的晶体管NM7。监测晶体管NM7a的源极S可以连接到第一组合感测节点SOCa，并且高速缓存监测信号MON_C[7:0]中的第一高速缓存监测信号MON_C<0>可以施加到监测晶体管NM7a的栅极。第一至第八高速缓存单元CU0a至CU7a中分别包括的监测晶体管NM7a至NM7h可以共同地并联连接到第一组合感测节点SOCa。监测晶体管NM7a至NM7h中的每一者的源极可以共同连接到第一组合感测节点SOCa。
页面缓冲器电路210a可以包括位于第八页面缓冲器单元PBU7a与第一高速缓存单元CU0a之间的预充电电路SOC_PREa，以及位于第八页面缓冲器单元PBU7b与第一高速缓存单元CU0b之间的预充电电路SOC_PREb。预充电电路SOC_PREa可以包括用于对第一组合感测节点SOCa进行预充电的预充电晶体管PMa和屏蔽晶体管(shielding transistor)NMa。预充电晶体管PMa可以由组合感测节点负载信号SOC_LOAD驱动。屏蔽晶体管NMa可以由组合感测节点屏蔽信号SOC_SHLD驱动。页面缓冲器译码器250可以被布置成在第一水平方向HD1上与页面缓冲器电路210a相邻，并且可以包括多个页面缓冲器译码器，多个页面缓冲器译码器包括沿第二水平方向HD2布置的第一页面缓冲器译码器PBDECa和第二页面缓冲器译码器PBDECb。第一页面缓冲器译码器PBDECa和第二页面缓冲器译码器PBDECb可以分别连接到第一页面缓冲器列PGBUFa和第二页面缓冲器列PGBUFb。例如，第一页面缓冲器译码器PBDECa可以根据包括在第一页面缓冲器列PGBUFa中的第一页面缓冲器单元PBU0a的感测锁存器中存储的感测结果来生成译码器输出信号。
第一页面缓冲器译码器PBDECa可以包括反相器251以及彼此串联连接的晶体管N0、N0'和N0”，第二页面缓冲器译码器PBDECb可以包括反相器252以及彼此串联连接的晶体管N0a、N0a'和N0a”。反相器251可以从第一页面缓冲器列PGBUFa接收第一页面缓冲器信号PBSa，并且参考电流信号REF_CUR可以施加到晶体管N0”的栅极。反相器252可以从第二页面缓冲器列PGBUFb接收第二页面缓冲器信号PBSb，并且参考电流信号REF_CUR可以施加到晶体管N0a”的栅极。
例如，第一页面缓冲器译码器PBDECa和第二页面缓冲器译码器PBDECb可以分别从第一页面缓冲器单元PBU0a和PBU0b接收第一页面缓冲器信号PBSa和第二页面缓冲器信PBSb。例如，当逻辑低存储在页面缓冲器单元PBU0a的感测锁存器中时，第一感测节点SO0a和第一组合感测节点SOCa的电压电平可以是逻辑低，并且第一页面缓冲器信号PBSa可以对应于作为第一感测节点SO0a的电压电平的逻辑低。在这种情况下，反相器251可以输出逻辑高信号，因此，晶体管N0可以导通，然后，第一页面缓冲器译码器PBDECa可以用作电流吸收器(current sink)。
晶体管N0”可以基于参考电流信号REF_CUR向有线OR输出线WOR_OUT输出作为参考电流的第一信号。在这种情况下，当晶体管N0”根据参考电流信号REF_CUR而导通时，参考电流可以对应于流经晶体管N0”的电流。类似地，晶体管N0a”可以基于参考电流信号REF_CUR向有线OR输出线WOR_OUT输出作为参考电流的第二信号。有线OR输出线WOR_OUT可以公共地连接到第一页面缓冲器译码器PBDECa和第二页面缓冲器译码器PBDECb，因此，从第一页面缓冲器译码器PBDECa和第二页面缓冲器译码器PBDECb输出的第一信号和第二信号可以累积在有线OR输出线WOR_OUT中，然后可以被生成为输出信号。例如，有线OR输出线WOR_OUT的输出信号可以对应于流经有线OR输出线WOR_OUT的电流信号。
图7详细示出了根据本发明构思的实施例的页面缓冲器PB'。参照图7，页面缓冲器PB'可以包括页面缓冲器单元PBU'和高速缓存单元CU，并且页面缓冲器单元PBU'可以包括主单元MU'和高电压单元HVU。页面缓冲器PB'可以对应于图5中的页面缓冲器PB的修改示例，上面参照图5给出的描述可以应用于本实施例。虽然图5中的页面缓冲器单元PBU包括第一传输晶体管TR和第二传输晶体管TR'，但是根据本实施例的页面缓冲器单元PBU'可以包括一个传输晶体管TR”。可以根据传输控制信号SO_PASS来驱动传输晶体管TR”，并且传输晶体管TR”可以连接在第一端SOC_U与第二端SOC_D之间。
图8是根据本发明构思的实施例的页面缓冲器电路210b和页面缓冲器译码器250的电路图。
根据图8，页面缓冲器电路210b可以包括多个页面缓冲器列，多个页面缓冲器列包括沿第二水平方向HD2布置的第一页面缓冲器列PGBUFa'和第二页面缓冲器列PGBUFb'，并且多个页面缓冲器列均可以包括以多级结构布置的多个页面缓冲器。例如，第一页面缓冲器列PGBUFa'可以包括沿第一水平方向HD1布置的第一至第八页面缓冲器单元PBU0a'至PBU7a'以及沿第一水平方向HD1布置的第一至第八高速缓存单元CU0a至CU7a，第二页面缓冲器列PGBUFb'可以包括沿第一水平方向HD1布置的第一至第八页面缓冲器单元PBU0b'至PBU7b'以及沿第一水平方向HD1布置的第一至第八高速缓存单元CU0b至CU7b。在下文中，详细描述第一页面缓冲器列PGBUFa'的配置，并且第一页面缓冲器列PGBUFa'的描述也可以应用于第二页面缓冲器列PGBUFb'。
第一至第八页面缓冲器单元PBU0a'至PBU7a'可以分别包括第一至第八传输晶体管TR0”至TR7”，并且第一页面缓冲器列PGBUFa'还可以包括四个传输晶体管TR_A至TR_D。因此，第一页面缓冲器列PGBUFa'可以包括可以彼此串联连接的十二个传输晶体管TR0”至TR7”和TR_A至TR_D。传输晶体管TR_A可以位于第二页面缓冲器单元PBU1a'与第三页面缓冲器单元PBU2a'之间，传输晶体管TR_B可以位于第四页面缓冲器单元PBU3a'与第五页面缓冲器单元PBU4a'之间，传输晶体管TR_C可以位于第六页面缓冲器单元PBU5a'与第七页面缓冲器单元PBU6a'之间，传输晶体管TR_D可以位于第八页面缓冲器单元PBU7a'与预充电电路SOC_PREa之间。
可以分别向传输晶体管TR0”和TR1”的栅极施加第一传输控制信号SO_PASS<0>，可以向传输晶体管TR_A的栅极施加第二传输控制信号SO_PASS<1>。可以分别向传输晶体管TR2”和TR3”的栅极施加第三传输控制信号SO_PASS<2>，可以向传输晶体管TR_B的栅极施加第四传输控制信号SO_PASS<3>。可以分别向传输晶体管TR4”和TR5”的栅极施加第五传输控制信号SO_PASS<4>，可以向传输晶体管TR_C的栅极施加第六传输控制信号SO_PASS<5>。可以分别向传输晶体管TR6”和TR7”的栅极施加第七传输控制信号SO_PASS<6>，可以向传输晶体管TR_D的栅极施加第八传输控制信号SO_PASS<7>。
页面缓冲器译码器250可以被布置成在第一水平方向HDl上与页面缓冲器电路210b相邻，并且可以包括多个页面缓冲器译码器，多个页面缓冲器译码器包括沿第二水平方向HD2布置的第一页面缓冲器译码器PBDECa和第二页面缓冲器译码器PBDECb。第一页面缓冲器译码器PBDECa和第二页面缓冲器译码器PBDECb可以被实现为基本上类似于图6中的第一页面缓冲器译码器PBDECa和第二页面缓冲器译码器PBDECb，因此省略重复的说明。
图9是根据本发明构思的实施例的页面缓冲器单元91的电路图。
参照图9，页面缓冲器单元91可以对应于例如图5中的页面缓冲器单元PBU，上面参照图5给出的描述也可以应用于本实施例。S-LATCH SL可以包括反相器IV11和IV12以及晶体管NM11至NM14。可以向晶体管NM12的栅极施加置位(set)信号S_SET，可以向晶体管NM13的栅极施加复位信号S_RST，可以向晶体管NM14的栅极施加刷新信号REFRESH。在实施例中，用于启用页面缓冲器单元91的感测操作的感测信号可以包括施加到S-LATCH SL的置位信号S_SET和复位信号S_RST。
F-LATCH FL可以包括反相器IV21和IV22以及晶体管NM21至NM24，置位信号F_SET可以施加到晶体管NM22的栅极，复位信号F_RST可以施加到晶体管NM23的栅极，晶体管NM24的栅极可以连接到感测节点SO。M-LATCH ML可以包括反相器IV31和IV32以及晶体管NM31至NM34，置位信号M_SET可以施加到晶体管NM32的栅极，复位信号M_RST可以施加到晶体管NM33的栅极，晶体管NM34的栅极可以连接到感测节点SO。L-LATCH LL可以包括反相器IV41和IV42以及晶体管NM41至NM43，置位信号L_SET可以施加到晶体管NM42的栅极，并且复位信号L_RST可以施加到晶体管NM43的栅极。
另外，页面缓冲器单元91还可以包括连接到S-LATCH SL的晶体管PM”、由位线接地信号BLGND驱动的第八晶体管NM8、由位线钳位选择信号BLCLAMP_SEL驱动的第九晶体管NM9、由位线钳位信号BLCLAMP_ALL驱动的第十晶体管NM10以及由屏蔽信号SHLD驱动的晶体管NM。
图10是根据本发明构思的实施例的页面缓冲器单元101的详细电路图。参照图10，页面缓冲器单元101可以对应于图9中的页面缓冲器单元91的修改示例。页面缓冲器单元101还可以包括连接到有线OR端WOR的晶体管NM'。晶体管NM'可以布置在第一晶体管NM1与有线OR端WOR之间，并且可以由控制信号PF驱动。虽然图9中的页面缓冲器单元91包括第一传输晶体管TR和第二传输晶体管TR'，但是根据本实施例的页面缓冲器单元101可以包括一个传输晶体管TR'。
图11是根据本发明构思的实施例的页面缓冲器电路210c和页面缓冲器译码器250的电路图。
根据图11，页面缓冲器电路210c可以包括多个页面缓冲器列，多个页面缓冲器列包括沿第二水平方向HD2布置的第一页面缓冲器列PGBUFa”和第二页面缓冲器列PGBUFb”，并且多个页面缓冲器列均可以包括以多级结构布置的多个页面缓冲器。例如，第一页面缓冲器列PGBUFa”可以包括沿第一水平方向HD1布置的第一至第八页面缓冲器单元PBU0a”至PBU7a”以及沿第一水平方向HD1布置的第一至第八高速缓存单元CU0a至CU7a，第二页面缓冲器列PGBUFb”可以包括沿第一水平方向HD1布置的第一至第八页面缓冲器单元PBU0b”至PBU7b”以及沿第一水平方向HD1布置的第一至第八高速缓存单元CU0b至CU7b。
有线OR端WORa可以并联连接到第一至第八页面缓冲器单元PBU0a”至PBU7a”中的每个页面缓冲器单元中包括的晶体管NM”。有线OR端WORb可以并联连接到第一至第八页面缓冲器单元PBU0b”至PBU7b”中的每个页面缓冲器单元中包括的晶体管NM”。可以向每个晶体管NM”的栅极施加控制信号PF[7:0]。根据本实施例，当激活了控制信号PF[7:0]时，晶体管NM”可以导通。在这种情况下，有线OR端WORa可以不连接到第一至第八高速缓存单元CU0a至CU7a，而是可以连接到第一页面缓冲器译码器PBDECa。类似地，有线OR端WORb可以不连接到第一至第八高速缓存单元CU0b至CU7b，而可以连接到第二页面缓冲器译码器PBDECb。
页面缓冲器译码器250可以被布置成在第一水平方向HDl上与页面缓冲器电路210c相邻，并且可以包括多个页面缓冲器译码器，多个页面缓冲器译码器包括沿第二水平方向HD2布置的第一页面缓冲器译码器PBDECa和第二页面缓冲器译码器PBDECb。第一页面缓冲器译码器PBDECa和第二页面缓冲器译码器PBDECb可以被实现为基本上类似于图6中的第一页面缓冲器译码器PBDECa和第二页面缓冲器译码器PBDECb，因此省略重复的说明。
图12示出了根据本发明构思的实施例的页面缓冲器电路210。
参照图12，页面缓冲器电路210可以包括沿第二水平方向HD2布置的第一至第四页面缓冲器列PGBUFa至PGBUFd，并且第一至第四页面缓冲器列PGBUFa至PGBUFd可以具有包括第一级STAGE0至第八级STAGE7的八级结构。第一置位信号线S_SET_O[0]至S_SET_O[3]和第二置位信号线S_SET_E_[0]至S_SET_E_[3]可以沿垂直方向VD分别布置在第一级STAGE0至第四级STAGE3的第一页面缓冲器单元PBU0a至PBU0d、第二页面缓冲器单元PBU1a至PBU1d、第三页面缓冲器单元PBU2a至PBU2d以及第四页面缓冲器单元PBU3a至PBU3d上方，并且可以沿第二水平方向HD2延伸。置位信号线S_SET[4]至S_SET[7]可以沿垂直方向VD分别布置在第五级STAGE4至第八级STAGE7的第五页面缓冲器单元PBU4a至PBU4d、第六页面缓冲器单元PBU5a至PBU5d、第七页面缓冲器单元PBU6a至PBU6d以及第八页面缓冲器单元PBU7a至PBU7d的上方，并且可以沿第二水平方向HD2延伸。
在第一级STAGE0中，第一页面缓冲器单元PBU0a和PBU0b可以连接到第一置位信号线S_SET_O[0]，并且可以根据第一置位信号S_SET_O执行第一感测操作。在第一级STAGE0中，第一页面缓冲器单元PBU0c和PBU0d可以连接到第二置位信号线S_SET_E[0]，并且可以根据第二置位信号S_SET_E执行第二感测操作。第五级STAGE4的第五页面缓冲器单元PBU4a至PBU4d全部可以连接到第五置位信号线S_SET[4]，并且可以根据置位信号S_SET执行感测操作。
然而，本发明构思不限于此，并且可以对第一级STAGE0至第八级STAGE7的至少一个页面缓冲器单元执行通过使用第一置位信号S_SET_O和第二置位信号S_SET_E的第一感测操作和第二感测操作。在这种情况下，对其执行第一感测操作和第二感测操作的页面缓冲器不限于第一级STAGE0至第四级STAGE3，并且可以包括第一级STAGE0至第八级STAGE7中的任何一者。
图13是根据本发明构思的实施例的存储器件10的读取操作的定时图。参照图1、图9、图12和图13，存储器件10的读取操作可以包括预感测时段P_SEN和精细感测时段F_SEN，预感测时段P_SEN可以包括第一位线预充电时段BLPRECH1、第二位线预充电时段BLPRECH2、转储(dump)关闭时段CLOSING、第一产生时段SODEV1和第一感测时段SEN1，而精细感测时段F_SEN可以包括感测节点再预充电(re-precharge)时段SOREPRECH、第二产生时段SODEV2和第二感测时段SEN2。在此，预感测时段P_SEN可以对应于预感测操作，并且精细感测时段F_SEN可以对应于精细感测操作。
在预感测时段P_SEN内，控制电路220可以不同地确定用于第一组页面缓冲器的第一产生时间段DTl和用于第二组页面缓冲器的第二产生时间段DT2。另外，控制电路220可以根据第一产生时间段DT1确定第一复位信号S_RST_O的启用时间点和第一置位信号S_SET_O的启用时间点，并且可以根据第二产生时间段DT2确定第二复位信号S_RST_E的启用时间点和第二置位信号S_SET_E的启用时间点。
在第一位线预充电时段BLPRECHl内，负载信号LOAD、位线设置信号BLSETUP、位线钳位信号BLCLAMP_ALL和位线切断信号BLSHF可以具有逻辑高电平，而位线接地信号BLGND、屏蔽信号SHLD和位线连接控制信号CLBLK可以具有逻辑低电平。另外，第一置位信号S_SET_O、第二置位信号S_SET_E和刷新信号REFRESH可以被启用，因此S-LATCH SL可以被置位。在第二位线预充电时段BLPRECH2内，位线钳位信号BLCLAMP_ALL的电压电平和位线切断信号BLSHF的电压电平可以降低。在转储关闭时段CLOSING内，负载信号LOAD可以具有逻辑低电平，并且位线连接控制信号CLBLK可以具有逻辑高电平，因此，位线BL可以连接到感测节点SO。
例如，第一组页面缓冲器可以包括第一页面缓冲器列PGBUFa和第二页面缓冲器列PGBUFb，第二组页面缓冲器可以包括第三页面缓冲器列PGBUFc和第四页面缓冲器列PGBUFd。另外，例如，存储器件10的读取操作可以对应于第一级STAGE0中包括的第一页面缓冲器单元PBU0a至PBU0d的感测操作。在下文中，示例性地描述了用于第一级STAGE0的第一页面缓冲器单元PBU0a至PBU0d的奇偶感测(even odd sensing，EOS)操作。
在第一产生时段SODEV1和第一感测时段SENl内，第一产生时间段DTl以及第一组页面缓冲器中包括的第一页面缓冲器单元PBU0a和PBU0b的感测时间可以不同于第二产生时间段DT2和第二组页面缓冲器中包括的第一页面缓冲器单元PBU0c和PBU0d的感测时间。例如，可以首先启用第一复位信号S_RST_O，然后可以启用第一置位信号S_SET_O和第二复位信号S_RST_E。
可以在第一产生时间段DTl期间产生第一组页面缓冲器中包括的第一页面缓冲器单元PBU0a和PBU0b的感测节点(例如，图16中的SO0a和SO0b)，并且第一组页面缓冲器中包括的第一页面缓冲器单元PBU0a和PBU0b可以从第一复位信号S_RST_O的启用时间点到第一置位信号S_SET_O的启用时间点执行第一感测操作SEN_O。产生第一页面缓冲器单元PBU0a和PBU0b的感测节点可以指：第一页面缓冲器单元PBU0a和PBU0b的感测节点的电压电平可以基于存储单元的阈值电压保持、减小或增大。同时，可以在第二产生时间段DT2期间产生第二组页面缓冲器的第一页面缓冲器单元PBU0c和PBU0d的感测节点(例如，图16中的SO0c和SO0d)，并且第二组页面缓冲器中包括的第一页面缓冲器单元PBU0c和PBU0d可以从第二复位信号S_RST_E的启用时间点到第二置位信号S_SET_E的启用时间点执行第二感测操作SEN_E。以这种方式，可以对第一级STAGE0的第一页面缓冲器单元PBU0a至PBU0d执行EOS操作。下面参照图14更详细地描述存储器件10的预感测操作。
在感测节点再预充电时段SOREPRECH内，计数电路260可以执行根据第一感测操作SEN_O的结果对第一阈值电压区域中包括的存储单元的第一数目进行计数的第一计数操作MBC_O，以及根据第二感测操作SEN_E的结果对第二阈值电压区域中包括的存储单元的第二数目进行计数的第二计数操作MBC_E。可以同时执行第一计数操作MBC_O和第二计数操作MBC_E，因此可以减少计数操作所需的时间。
控制电路220可以通过将第一阈值电压区域中包括的存储单元的第一数目与第二阈值电压区域中包括的存储单元的第二数目进行比较来搜索阈值电压分布的谷。另外，控制电路220可以确定基于搜索到的谷优化的第三产生时间段DT3，并且可以根据所确定的第三产生时间段DT3来确定第一复位信号S_RST_O的启用时间点和第二复位信号S_RST_E的启用时间点。
当第一级STAGE0至第八级STAGE7中的每一级根据一个感测信号执行感测操作时，应当对至少两个级(例如，第一级STAGE0和第五级STAGE4)执行感测操作，以对不同阈值电压区域中包括的存储单元的数目进行计数。在这种情况下，因为计数电路260需要顺序地执行对第一级STAGE0的页面缓冲器单元的感测操作的结果的计数操作，以及对第五级STAGE4的页面缓冲器单元的感测操作的结果的计数操作，所以计数操作所需的时间可能会延长。
然而，根据本实施例，可以根据不同的感测信号对第一级STAGE0至第八级STAGE7中的至少一者(例如，第一级STAGE0)执行感测操作。计数电路260通过同时执行对第一级STAGE0中的第一组的页面缓冲器单元的第一感测操作的结果的第一计数操作MBC_O以及对第一级STAGE0中的第二组的页面缓冲器单元的第二感测操作的结果的第二计数操作MBC_E，可以明显减少计数操作所需的时间。
在第二产生时段SODEV2和第二感测时段SEN2内，第三产生时间段DT3以及第一组页面缓冲器中包括的第一页面缓冲器单元PBU0a和PBU0b的感测时间可以与第三产生时间段DT3和第二组页面缓冲器中包括的第一页面缓冲器单元PBU0c和PBU0d的感测时间相同。例如，可以同时启用第一复位信号S_RST_0和第二复位信号S_RST_E。可以在第三产生时间段DT3期间产生第一组中包括的第一页面缓冲器单元PBU0a和PBU0b的感测节点SO0a和SO0b，并且第一组中包括的第一页面缓冲器单元PBU0a和PBU0b可以从第一复位信号S_RST_O的启用时间点到第一置位信号S_SET_O的启用时间点执行精细感测操作。同时，可以在第三产生时间段DT3期间产生第二组的第一页面缓冲器单元PBU0c和PBU0d的感测节点SO0c和SO0d，并且第二组中包括的第一页面缓冲器单元PBU0c和PBU0d可以从第二复位信号S_RST_E的启用时间点到第二置位信号S_SET_E的启用时间点执行精细感测操作。
图14示出了根据本发明构思的实施例的存储器件10的阈值电压分布。
参照图14，横轴可以表示阈值电压Vth，纵轴可以表示存储单元的数目。存储器件10的阈值电压分布可以具有包括第一编程状态ST1和第二编程状态ST2的多个编程状态。在下文中，一起参照图1、图13和图14描述对第一组GR1和第二组GR2的预感测操作。例如，第一组GR1可以包括具有页面缓冲器单元PBU0a和PBU0b的多个页面缓冲器单元，第二组GR2可以包括具有页面缓冲器单元PBU0c和PBU0d的多个页面缓冲器单元。
可以在第一产生时间段DT1期间产生第一组GR1中包括的页面缓冲器单元PBU0a和PBU0b的感测节点SO0a和SO0b，并且第一组GR1中包括的页面缓冲器单元PBU0a和PBU0b可以从第一复位信号S_RST_O的启用时间点到第一置位信号S_SET_O的启用时间点执行第一感测操作SEN_O。在这种情况下，在第一复位信号S_RST_O的启用时间点处的感测可以对应于在第一电压电平V1处的感测，在第一置位信号S_SET_O的启用时间点处的感测可以对应于在第二电压电平V2处的感测。因此，计数电路260可以针对第一组GR1中的页面缓冲器单元PBU0a和PBU0b，对位于第一电压电平V1与第二电压电平V2之间的第一阈值电压区域中包括的存储单元的第一数目进行计数。
可以在第二产生时间段DT2期间产生第二组GR2中包括的页面缓冲器单元PBU0c和PBU0d的感测节点SO0c和SO0d，并且第二组GR2中包括的页面缓冲器单元PBU0c和PBU0d可以从第二复位信号S_RST_E的启用时间点到第二置位信号S_SET_E的启用时间点执行第二感测操作SEN_E。在这种情况下，在第二复位信号S_RST_E的启用时间点处的感测可以对应于在第二电压电平V2处的感测，而在第二置位信号S_SET_E的启用时间点处的感测可以对应于在第三电压电平V3处的感测。因此，计数电路260可以针对第二组GR2的页面缓冲器单元PBU0c和PBU0d，对位于第二电压电平V2与第三电压电平V3之间的第二阈值电压区域中包括的存储单元的第二数目进行计数。
控制电路220可以将第一级STAGE0的页面缓冲器单元PBU0a至PBU0d划分为第一组GR1和第二组GR2，并且在预感测时段内改变施加到第一组GR1的第一复位信号S_RST_O的启用时间点和第一置位信号S_SET_O的启用时间点以及施加到第二组GR2的第二复位信号S_RST_E的启用时间点和第二置位信号S_SET_E的启用时间点，从而可以获得第一阈值电压区域中包括的存储单元的第一数目和第二阈值电压区域中包括的存储单元的第二数目，并且可以通过使用所获得的存储单元的第一数目和第二数目来执行OVS。另外，控制电路220可以将OVS的结果应用于第一级STAGE0的页面缓冲器单元PBU0a至PBU0d的精细感测操作。另外，控制电路220可以将OVS的结果应用于第二级STAGE1至第八级STAGE7的页面缓冲器单元的感测操作。以这种方式，根据本实施例，当页面缓冲器电路210包括多个多级结构时，页面缓冲器电路210可以不执行对不同级的感测操作，并且可以通过将一个级(例如，第一级STAGE0)中包括的页面缓冲器单元划分成包括第一组GR1和第二组GR2的至少两个组来执行OVS。
图15示例性地示出了根据本发明构思的实施例的布置在页面缓冲器电路210A的上部的信号线。
参照图15，可以对页面缓冲器电路210A的第一级STAGE0至第八级STAGE7中的一些级中的每一级执行通过不同的感测信号的感测操作，并且对于每个其他级，可以执行通过相同的感测信号的感测操作。例如，EOS可以应用于第一级STAGE0至第四级STAGE3，并且彼此不同的感测信号可以施加到第一级STAGE0至第四级STAGE3中的每一级。例如，EOS可以不应用于第五级STAGE4至第八级STAGE7，而相同的感测信号可以施加到第五级STAGE4至第八级STAGE7中的每一级。
第一置位信号线S_SET_O[0]和第二置位信号线S_SET_E[0]以及第一复位信号线S_RST_O[0]和第二复位信号线S_RST_E[0]可以沿垂直方向VD布置在第一级STAGE0的页面缓冲器单元PBU0a至PBU0d上方。第一置位信号线S_SET_O[0]和第二置位信号线S_SET_E[0]以及第一复位信号线S_RST_O[0]和第二复位信号线S_RST_E[0]可以沿第二水平方向HD2延伸，并且可以在第一水平方向HD1上彼此分开。第一置位信号线S_SET_O[1]和第二置位信号线S_SET_E[1]以及第一复位信号线S_RST_O[1]和第二复位信号线S_RST_E[1]可以沿垂直方向VD布置在第二级STAGE1的页面缓冲器单元PBU1a至PBU1d上方。第一置位信号线S_SET_O[1]和第二置位信号线S_SET_E[1]以及第一复位信号线S_RST_O[1]和第二复位信号线S_RST_E[1]可以沿第二水平方向HD2延伸，并且可以在第一水平方向HD1上彼此分开。置位信号线S_SET[7]和复位信号线S_RST[7]可以沿垂直方向VD布置在第八级STAGE7的页面缓冲器单元PBU7a至PBU7d上方。置位信号线S_SET[7]和复位信号线S_RST[7]可以沿第二水平方向HD2延伸，并且可以在第一水平方向HD1上彼此分隔开。
第一金属图案MP1、第二金属图案MP2和第三金属图案MP3可以沿垂直方向VD布置在页面缓冲器电路210A和页面缓冲器译码器250上方。例如，第一金属图案MP1可以对应于每个页面缓冲器单元的感测节点(例如，图5中的SO)，第二金属图案MP2可以对应于相邻页面缓冲器单元之间的第一端SOC_U或第二端SOC_D，第三金属图案MP3可以对应于组合感测节点(例如，图5中的SOC)。布置在第一至第四页面缓冲器列PGBUFa至PGBUFd中的每一者上方的第三金属图案MP3可以分别对应于第一至第四组合感测节点SOCa至SOCd。有线OR输出线WOR_OUT_A和WOR_OUT_B可以沿垂直方向VD布置在页面缓冲器译码器250上方，沿第二水平方向HD2延伸，并且在第一水平方向HD1上彼此分开。
图16更详细地示出了根据本发明构思的实施例的图15中的页面缓冲器电路210A的一部分。参照图16，页面缓冲器单元PBU0a至PBU0d和PBU1a至PBU1d均可以包括第一区域MR和第二区域HV。例如，图5中的主单元MU或图7中的主单元MU'可以布置在第一区域MR中，并且图5或图7中的高电压单元HVU可以布置在第二区域HV中。接触区域THV可以布置在第一级STAGE0与第二级STAGE1之间，并且位线接触可以布置在接触区域THV中。
布置在页面缓冲器单元PBU0a中的第一金属图案MP1可以对应于感测节点SO0a，布置在页面缓冲器单元PBU1a中的第一金属图案MP1可以对应于感测节点SO1a，位于页面缓冲器单元PBU0a与页面缓冲器单元PBU1a之间的第二金属图案MP2可以对应于页面缓冲器单元PBU0a的第二端SOC_D和页面缓冲器单元PBU1a的第一端SOC_U。类似地，布置在页面缓冲器单元PBU0b中的第一金属图案MP1可以对应于感测节点SO0b，布置在页面缓冲器单元PBU1b中的第一金属图案MP1可以对应于感测节点SO1b，并且位于页面缓冲器单元PBU0b与页面缓冲器单元PBU1b之间的第二金属图案MP2可以对应于页面缓冲器单元PBU0b的第二端SOC_D和页面缓冲器单元PBU1b的第一端SOC_U。
图17示例性地示出了根据本发明构思的实施例的布置在页面缓冲器电路210A'上方的信号线。参照图17，页面缓冲器电路210A'可以对应于图15的页面缓冲器电路210A的修改示例，可以通过使用彼此不同的感测信号对第一级STAGE0至第八级STAGE7中的每一级执行感测操作。因此，彼此不同的感测信号可以施加到第一级STAGE0至第八级STAGE7中的每一级。例如，第一置位信号线S_SET_O[7]和第二置位信号线S_SET_E[7]以及第一复位信号线S_RST_O[7]和第二复位信号线S_RST_E[7]可以布置在第八级STAGE7的页面缓冲器单元PBU7a至PBU7d上方。第一置位信号线S_SET_O[7]和第二置位信号线S_SET_E[7]以及第一复位信号线S_RST_O[7]和第二复位信号线S_RST_E[7]可以沿第二水平方向HD2延伸，并且可以在第一水平方向HD1上彼此分开。
图18示例性地示出了根据本发明构思的实施例的布置在页面缓冲器电路210A”上方的信号线。参照图18，页面缓冲器电路210A”可以对应于图17的页面缓冲器电路210A'的示例。根据本实施例，页面缓冲器电路210A”中包括的每个页面缓冲器单元可以对应于图10中的页面缓冲器单元101。与页面缓冲器单元PBU0a至PBU7a中的每一者并联连接的有线OR端WOR_0、与页面缓冲器单元PBU0b至PBU7b中的每一者并联连接的有线OR端WOR_1、与页面缓冲器单元PBU0c至PBU7c中的每一者并联连接的有线OR端WOR_2、以及与页面缓冲器单元PBU0d至PBU7d中的每一者并联连接的有线OR端WOR_3可以沿垂直方向VD布置在页面缓冲器电路210A”和页面缓冲器译码器250上方，沿第一水平方向HD1延伸，并且在第二水平方向HD2上彼此分开。
图19示出了根据本发明构思的实施例的页面缓冲器电路210'。
参照图19，在页面缓冲器电路210'中，EOS操作可以应用于第一级STAGE0至第四级STAGE3，但是可以不应用于第五级STAGE4至第八级STAGE7。然而，本发明构思不限于此，EOS操作可以应用于第一级STAGE0至第八级STAGE7中的至少一级，而EOS操作可以不应用于其他级。在这种情况下，在第一级STAGE0至第四级STAGE3中，奇数编号的页面缓冲器单元可以被划分为第一组，偶数编号的页面缓冲器单元可以被划分为第二组。
在第一级STAGE0中，第一置位信号线S_SET_O[0]和第一复位信号线S_RST_O[0](未示出)可以连接到第一组的页面缓冲器单元PBU0a和PBU0c，而第二置位信号线S_SET_E[0]和第二复位信号线S_RST_E[0](未示出)可以连接到第二组的页面缓冲器单元PBU0b和PBU0d。在第二级STAGE1中，第一置位信号线S_SET_O[1]和第一复位信号线S_RST_O[1](未示出)可以连接到第一组的页面缓冲器单元PBU1a和PBU1c，而第二置位信号线S_SET_E[1]和第二复位信号线S_RST_E[1](未示出)可以连接到第二组的页面缓冲器单元PBU1b和PBU1d。以这种方式，根据EOS方法，在第一级STAGE0至第四级STAGE3中，奇数编号的页面缓冲器单元和偶数编号的页面缓冲器单元可以通过使用彼此不同的感测信号来执行感测操作。
图20示出了根据本发明构思的实施例的存储器件20。
参照图20，存储器件20可以包括存储单元阵列100a、页面缓冲器电路300、页面缓冲器译码器400、计数电路500和控制电路220。存储器件20可以对应于图1的存储器件10的修改示例，并且参照图1至图19给出的描述也可以应用于本实施例。存储单元阵列100a可以包括第一至第四存储单元组110至140。例如，可以根据列地址对第一至第四存储单元组110至140进行分类。
页面缓冲器电路300可以包括第一至第四页面缓冲器组310至340。例如，第一至第四页面缓冲器组310至340均可以被实现为图12的页面缓冲器电路210、图15的页面缓冲器电路210A、图16的页面缓冲器电路210A、图17的页面缓冲器电路210A'、图18的页面缓冲器电路210A”、或图19的页面缓冲器电路210'。页面缓冲器译码器400可以包括第一页面缓冲器译码器410和第二页面缓冲器译码器420。第一页面缓冲器译码器410可以连接到第一页面缓冲器组310和第二页面缓冲器组320，第二页面缓冲器译码器420可以连接到第三页面缓冲器组330和第四页面缓冲器组340。
计数电路500可以包括第一至第四计数器510至540。第一计数器510可以连接到第一页面缓冲器译码器410，并对与第一组相对应的存储单元的第一数目进行计数，第二计数器520可以连接到第一页面缓冲器译码器410，并对与第二组相对应的存储单元的第二数目进行计数。第三计数器530可以连接到第二页面缓冲器译码器420，并对与第一组相对应的存储单元的第一数目进行计数，第四计数器540可以连接到第二页面缓冲器译码器420，并对与第二组相对应的存储单元的第二数目进行计数。控制电路220可以从计数电路500接收与对应于第一组的存储单元的第一数目和对应于第二组的存储单元的第二数目相对应的计数结果CNT，并且控制电路220可以通过将第一数目与第二数目进行比较，对存储单元的阈值电压分布执行谷搜索操作OVS。
图21详细地、示例性地示出了根据本发明构思的实施例的图20中的页面缓冲器电路300。
参照图21，第一至第四页面缓冲器组310至340均可以包括多个页面缓冲器单元，多个页面缓冲器单元以包括多个列和多个行的矩阵结构布置。例如，第一至第四页面缓冲器组310至340可以连接到在第二水平方向HD2上布置的位线BL。
例如，第一至第四页面缓冲器组310至340均可以具有八级结构。例如，分别被施加两个不同的感测信号的两条感测信号线可以布置在第一级STAGE0至第四级STAGE3中的每一级上方，并且被施加相同感测信号的感测信号线可以布置在第五级STAGE4至第八级STAGE7中的每一级上方。然而，本发明构思不限于此，并且两条感测信号线可以布置在第一级STAGE0至第八级STAGE7中的至少一级上方，并且一条感测信号线可以布置在其他每一级上方。在第一级STAGE0中，第一至第四页面缓冲器组310至340均可以包括多个页面缓冲器单元PBU0至PBU7。
在下文中，一起参照图13和图21给出描述。例如，可以根据列地址Y-ADDR选择第一级STAGE0和第五级STAGE4。在预感测时段P_SEN的第一产生时段SODEV1和第一感测时段SEN1内，可以通过使用不同的第一产生时间段DT1和第二产生时间段DT2对第一级STAGE0执行第一感测操作SEN_O和第二感测操作SEN_E，并且在感测节点再预充电时段SOREPRECH内，可以执行根据第一感测操作SEN_O的结果对第一阈值电压区域中包括的存储单元的第一数目进行计数的第一计数操作MBC_O、根据第二感测操作SEN_E的结果对第二阈值电压区域中包括的存储单元的第二数目进行计数的第二计数操作MBC_E，以及根据第一计数操作MBC_O和第二计数操作MBC_E的OVS操作。随后，根据OVS操作的结果，在第二产生时段SODEV2和第二感测时段SEN2内，可以对第一级STAGE0和第五级STAGE4执行感测操作。
例如，当根据列地址Y-ADDR选择了第二级STAGE1和第六级STAGE5时，可以通过使用EOS对第二级STAGE1执行OVS操作，并且根据OVS的结果，可以执行对第二级STAGE1和第六级STAGE5的感测操作。例如，当根据列地址Y-ADDR选择了第三级STAGE2和第七级STAGE6时，可以通过使用EOS对第三级STAGE2执行OVS操作，并且根据OVS的结果，可以执行对第三级STAGE2和第七级STAGE6的感测操作。例如，当根据列地址Y-ADDR选择了第四级STAGE3和第八级STAGE7时，可以通过使用EOS对第四级STAGE3执行OVS操作，并且根据OVS的结果，可以对第四级STAGE3和第八级STAGE7执行感测操作。
图22示例性地示出了根据本发明构思的实施例的第一至第四页面缓冲器组310至340、第一页面缓冲器译码器410和第二页面缓冲器译码器420以及第一至第四质量位计数器510a至540a之间的连接关系。第一至第四质量位计数器510a至540a可以对应于图20中的第一至第四计数器510至540的示例。
参照图22，第一至第四页面缓冲器组310至340可以沿第二水平方向HD2彼此相邻地布置。第一至第四页面缓冲器组310至340可以连接到列驱动器350。第一页面缓冲器译码器410和第二页面缓冲器译码器420可以在第二水平方向HD2上彼此相邻地布置。第一页面缓冲器译码器410可以在第一水平方向HD1上与第一页面缓冲器组310和第二页面缓冲器组320相邻，而第二页面缓冲器译码器420可以在第一水平方向HD1上与第三页面缓冲器组330和第四页面缓冲器组340相邻。
参考电流信号线REF_CUR_0_D、REF_CUR_0_U、REF_CUR_1_D和REF_CUR_1_U以及有线OR输出线WOR_OUT_A0和WOR_OUT_B0可以在垂直方向VD上位于第一页面缓冲器译码器410上方，并且沿第二水平方向HD2延伸。参考电流信号线REF_CUR_2_D、REF_CUR_2_U、REF_CUR_3_D和REF_CUR_3_U以及有线OR输出线WOR_OUT_A1和WOR_OUT_B1可以在垂直方向VD上位于第二页面缓冲器译码器420上方，并且沿第二水平方向HD2延伸。
参考电流信号线REF_CUR_0_D'和REF_CUR_0_U'以及有线OR输出线WOR_OUT_A0'可以在垂直方向VD上位于第一页面缓冲器组310和第二页面缓冲器组320以及第一页面缓冲器译码器410上方，沿第一水平方向HD1延伸，并且将第一页面缓冲器译码器410连接到第一质量位计数器510a。参考电流信号线REF_CUR_1_D'和REF_CUR_1_U'以及有线OR输出线WOR_OUT_B0'可以在垂直方向VD上位于第一页面缓冲器组310和第二页面缓冲器组320以及第一页面缓冲器译码器410上方，沿第一水平方向HD1延伸，并将第一页面缓冲器译码器410连接到第二质量位计数器520a。
参考电流信号线REF_CUR_2_D'和REF_CUR_2_U'以及有线OR输出线WOR_OUT_A1'可以在垂直方向VD上位于第三页面缓冲器组330和第四页面缓冲器组340以及第二页面缓冲器译码器420上方，沿第一水平方向HD1延伸，并将第二页面缓冲器译码器420连接到第三质量位计数器530a。参考电流信号线REF_CUR_3_D'和REF_CUR_3_U'以及有线OR输出线WOR_OUT_B1'可以在垂直方向VD上位于第三页面缓冲器组330和第四页面缓冲器组340以及第二页面缓冲器译码器420上方，沿第一水平方向HD1延伸，并将第二页面缓冲器译码器420连接到第四质量位计数器540a。
图23更详细地示出了根据本发明构思的实施例的第一至第四页面缓冲器组310至340、第一页面缓冲器译码器410和第二页面缓冲器译码器420以及第一至第四质量位计数器510a至540a。
参照图23，第一页面缓冲器译码器410可以从第一页面缓冲器组310和第二页面缓冲器组320中包括的第一组的页面缓冲器单元生成与第一阈值电压区域中包括的存储单元的数目相对应的第一电流，并将所生成的第一电流提供给有线OR输出线WOR_OUT_A0。另外，第一页面缓冲器译码器410可以从第一页面缓冲器组310和第二页面缓冲器组320中包括的第二组的页面缓冲器单元生成与第二阈值电压区域中包括的存储单元的数目相对应的第二电流，并将所生成的第二电流提供给有线OR输出线WOR_OUT_B0。第一质量位计数器510a可以从经由有线OR输出线WOR_OUT_A0接收的第一电流生成第一数字输出信号MOUT_A0，第二质量位计数器520a可以从经由有线OR输出线WOR_OUT_B0接收的第二电流生成第二数字输出信号MOUT_B0。
第二页面缓冲器译码器420可以从第三页面缓冲器组330和第四页面缓冲器组340中包括的第一组的页面缓冲器单元生成与第一阈值电压区域中包括的存储单元的数目相对应的第三电流，并将所生成的第三电流提供给有线OR输出线WOR_OUT_A1。另外，第二页面缓冲器译码器420可以从第三页面缓冲器组330和第四页面缓冲器组340中包括的第二组的页面缓冲器单元生成与第二阈值电压区域中包括的存储单元的数目相对应的第四电流，并将所生成的第四电流提供给有线OR输出线WOR_OUT_B1。第三质量位计数器530a可以从经由有线OR输出线WOR_OUT_A1接收的第三电流生成第三数字输出信号MOUT_A1，并且第四质量位计数器540a可以从经由有线OR输出线WOR_OUT_B1接收的第四电流生成第四数字输出信号MOUT_B1。
图24示出了根据本发明构思的实施例的第一页面缓冲器译码器410和第一质量位计数器510a。
一起参照图23和图24，第一页面缓冲器译码器410可以包括N个页面缓冲器译码器PBDEC。例如，N个页面缓冲器译码器可以包括图6中的第一页面缓冲器译码器PBDECa和第二页面缓冲器译码器PBDECb。在这种情况下，N可以是正整数，并且可以对应于第一页面缓冲器组310和第二页面缓冲器组320中包括的第一组的列数。例如，第一页面缓冲器译码器410可以包括反相器411以及晶体管N0、N0'和N0”，并且晶体管N0'可以被称为列使能晶体管。例如，输入到反相器411的页面缓冲器信号PBS1可以对应于图6中的第一或第二页面缓冲器信号PBSa或PBSb。第一质量位计数器510a可以连接到与N个页面缓冲器译码器连接的有线OR输出线WOR_OUT_A0。
第一质量位计数器510a可以从电流信号IWOR生成与故障位的数目相对应的第一数字输出信号MOUT_A0(例如，OUT<0>至OUT<9>)。第一质量位计数器510a可以包括：构成参考电流发生器的多个晶体管P11、P12、P21、P22、P31、P32、N11、N12、N21、N22和N23，电阻器R和差分放大器511。另外，第一质量位计数器510a还可以包括：构成计数单元的晶体管P1、P1a、P2、P2a、P9、P9a、N1、N1a、N2、N2a、N2b、N2c、N9、N9a、N9b和N9c，以及多个比较器512和513。在实施例中，在第一质量位计数器510a的操作被启用的时段内，晶体管P11、P21、P31、N12、N23、P1a、P2a、P9a、N1a、N2a、N2c、N9a和N9c可以导通。在实施例中，在第一质量位计数器510a的操作被停用的时段内，晶体管P11、P21、P31、N12、N23、P1a、P2a、P9a、N1a、N2a、N2c、N9a和N9c可以关断。
参考电压Vref可以被输入到差分放大器511的第一输入端，并且电阻器R两端的电压可以被输入到差分放大器511的第二输入端。晶体管P11和P12以及电阻器R可以构成反馈可变电阻器单元，并且偏置电流Ibias可以流过电阻器R。晶体管P21、P22、N11和N12可以构成生成第一参考电流Iref1的第一参考电流发生器，并且晶体管P31、P32、N21、N22和N23可以构成生成第二参考电流Iref2的第二参考电流发生器。第二参考电流发生器中的晶体管P32与晶体管N21之间的节点电压可以作为参考电流信号REF_CUR被提供给第一页面缓冲器译码器410。
图25是示例性示出根据本发明构思的实施例的第一质量位计数器510a的数字输出信号OUT<9:0>的曲线图。
一起参照图23至图25，晶体管P1和P2可以构成电流镜，并且流经晶体管P1的电流可以对应于流经有线OR输出线WOR_OUT_A0的电流信号IWOR和流经晶体管N1的电流信号ICR之和。比较器512可以通过将有线OR输出线WOR_OUT_A0的电压VWOR与晶体管P2和N2之间的节点电压VR0进行比较，输出比较结果OUT<0>。比较器513可以通过将有线OR输出线WOR_OUT_A0的电压VWOR与晶体管P9和N9之间的节点电压VR9进行比较，输出比较结果OUT<9>。随着故障计数的数目增加，第一质量位计数器510a的数字输出信号OUT<9:0>可以增大。以这种方式，第一质量位计数器510a可以使用比较器512和513，并且根据从第一页面缓冲器译码器410输出的电流信号IWOR生成数字输出信号OUT<9:0>。
再次参照图23，第一至第四质量位计数器510a至540a可以分别生成第一至第四数字输出信号MOUT_A0至MOUT_B1，并且可以将所生成的第一数字输出信号MOUT_A0、第二数字输出信号MOUT_B0、第三数字输出信号MOUT_A1和第四数字输出信号MOUT_B1分别提供给第一至第四译码器551至554。第一至第四译码器551至554可以根据第一控制信号pMassAcc被启用，分别对第一数字输出信号MOUT_A0、第二数字输出信号MOUT_B0、第三数字输出信号MOUT_A1和第四数字输出信号MOUT_B1进行译码，并生成第一位计数输出BCNT_A0、第二位计数输出BCNT_B0、第三位计数输出BCNT_A1和第四位计数输出BCNT_B1以及第一溢出MOF_A0、第二溢出MOF_B0、第三溢出MOF_A1和第四溢出MOF_B1。第一译码器551可以对第一数字输出信号MOUT_A0进行译码，并且输出第一位计数输出BCNT_A0和第一溢出MOF_A0。例如，第一数字输出信号MOUT_A0可以包括10位的信号，并且第一位计数输出BCNT_A0可以包括5位的信号。
第一加法器561可以通过将第一位计数输出BCNT_A0与第三位计数输出BCNT_A1相加来生成第一和信号BCNT_A。第二加法器562可以通过将第二位计数输出BCNT_B0与第四位计数输出BCNT_B1相加来生成第二和信号BCNT_B。例如，第一和信号BCNT_A以及第二和信号BCNT_B均可以包括6位的信号。第一累加器571可以根据第二控制信号pMassLatch被启用，并且通过将第一和信号BCNT_A以及第一溢出MOF_A0和第三溢出MOF_A1进行累加，可以生成第一质量位输出信号MB_A。第二累加器572可以根据第二控制信号pMassLatch被启用，并且通过将第二和信号BCNT_B以及第二溢出MOF_B0和第四溢出MOF_B1进行累加，可以生成第二质量位输出信号MB_B。第三加法器580可以通过将第一质量位输出信号MB_A与第二质量位输出信号MB_B相加来生成质量位和信号MB_SUM。例如，第一质量位输出信号MB_A和第二质量位输出信号MB_B以及质量位和信号MB_SUM均可以包括11位的信号。
在这种情况下，第一质量位输出信号MB_A可以对应于从第一感测操作的结果(例如，图13中的SEN_O)获得的第一阈值电压区域(例如，图14中的第一电压电平V1与第二电压电平V2之间的区域)中包括的存储单元的第一数目。在这种情况下，第二质量位输出信号MB_B可以对应于从第二感测操作(例如，图13中的SEN_E)的结果获得的第二阈值电压区域(例如，图14中的第二电压电平V2与第三电压电平V3之间的区域)中包括的存储单元的第二数目。第一至第四质量位计数器510a至540a、第一至第四译码器551至554、第一加法器561、第二加法器562和第三加法器580以及第一累加器571和第二累加器572可以构成图20的计数电路500。因此，控制电路可以通过将第一质量位输出信号MB_A与第二质量位输出信号MB_B进行比较来对存储单元的阈值电压分布执行谷搜索操作，并且可以根据谷搜索操作的结果改变页面缓冲器单元的下一产生时间段。
图26是根据本发明构思的实施例的存储器件的读取操作的定时图。一起参照图9、图23和图26，在时间间隔t1至t2内，负载信号LOAD和SOC_LOAD可以具有逻辑低电平，并且因此，感测节点和组合感测节点可以被预充电。在从t3到t4的时间段内，接地控制信号SOGND可以具有逻辑高电平，并且质量位计数器可以执行计数操作。当顺序地对与彼此不同的级相对应的第一感测结果和第二感测结果分别执行第一计数操作和第二计数操作时，t1至t4的时段可以执行两次，但是根据本发明构思的实施例，因为同时对与相同级相对应的第一感测结果和第二感测结果执行第一计数操作和第二计数操作，所以与现有技术相比，可以减少第一计数操作和第二计数操作(即，质量位计数MOUT操作)所需的时间。
另外，根据本实施例，可以在时间点t4停用接地控制信号SOGND，并且可以在时间点t6启用位线连接控制信号CLBLK。以这种方式，通过控制接地控制信号SOGND和位线连接控制信号CLBLK不同时启用，可以防止从位线到接地端形成短路(short path)。在时间点t5，第一控制信号pMassAcc可以具有逻辑高电平，并且可以对质量位计数结果执行译码操作。在时间点t6，位线连接控制信号CLBLK可以具有逻辑高电平，而在时间点t7，第二控制信号pMassLatch可以具有逻辑高电平，并且可以执行对译码结果的累加操作。
图27是根据本发明构思的实施例的存储器件900的截面图。
参照图27，存储器件900可以包括芯片对芯片(C2C)结构。C2C结构可以指这样的结构：在第一晶片上制造了包括单元区域CELL的上芯片之后，在不同于第一晶片的第二晶片上制造包括***电路区域PERI的下芯片，通过使用接合(bonding)方法将上芯片和下芯片彼此连接。例如，接合方法可以指将形成在上芯片的最上面的金属层上的接合金属电连接到形成在下芯片的最上面的金属层上的接合金属的方法。例如，当接合金属包括铜(Cu)时，接合方法可以是Cu-Cu接合方法，并且接合金属还可以包括铝或钨。图1至图26所示的实施例可以被实现在存储器件900中，例如，以上参照图1至图26描述的页面缓冲器电路可以布置在***电路区域PERI中。
存储器件900的***电路区域PERI和单元区域CELL均可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。***电路区域PERI可以包括：第一衬底710，层间绝缘层715，形成在第一衬底710上的多个电路元件720a、720b和720c，分别连接到多个电路元件720a、720b和720c的第一金属层730a、730b和730c，以及分别形成在第一金属层730a、730b和730c上的第二金属层740a、740b和740c。电路元件720a、720b和720c均可以包括一个或更多个晶体管。在实施例中，第一金属层730a、730b和730c可以包括具有相对高的电阻的钨，并且第二金属层740a、740b和740c可以包括具有相对低的电阻的Cu。
在本说明书中，仅示出和描述了第一金属层730a、730b和730c以及第二金属层740a、740b和740c，但是本发明不限于此，并且还可以在第二金属层740a、740b和740c上形成至少一个或更多个金属层。形成在第二金属层740a、740b和740c上的一个或更多个金属层中的至少一些可以包括电阻低于形成第二金属层740a、740b和740c的Cu的铝等。层间绝缘层715可以布置在第一衬底710上以覆盖多个电路元件720a、720b和720c、第一金属层730a、730b和730c以及第二金属层740a、740b和740c，并且层间绝缘层715可以包括诸如氧化硅和氮化硅的绝缘材料。
下接合金属771b和772b可以在字线接合区域WLBA中形成在第二金属层740b上。在字线接合区域WLBA中，***电路区域PERI的下接合金属771b和772b可以通过使用接合方法电连接到单元区域CELL的上接合金属871b和872b，下接合金属771b和772b以及上接合金属871b和872b可以包括铝、铜、钨等。单元区域CELL的上接合金属871b和872b可以被称为第一金属焊盘，***电路区域PERI的下接合金属771b和772b可以被称为第二金属焊盘。
单元区域CELL可以提供至少一个存储块。单元区域CELL可以包括第二衬底810和公共源极线820。在第二衬底810上，可以在垂直于第二衬底810的上表面的垂直方向VD上堆叠多条字线831至838(即，830)。可以在字线830上和字线830下方布置串选择线和接地选择线，并且可以在串选择线与接地选择线之间布置字线830。
在位线接合区域BLBA中，沟道结构CH可以在垂直于第二衬底810的上表面的方向上延伸，并且穿透字线830、串选择线和接地选择线。沟道结构CH可以包括数据存储层、沟道层和填充绝缘层，并且沟道层可以电连接到第一金属层850c和第二金属层860c。例如，第一金属层850c可以是位线接触，并且第二金属层860c可以是位线BL。在实施例中，第二金属层(即，位线860c)可以在平行于第二衬底810的上表面的第一水平方向HD1上延伸。沟道结构CH可以对应于图4中的柱状物P。
在图27所示的实施例中，其中布置有沟道结构CH和第二金属层(即，位线860c)的区域可以被定义为位线接合区域BLBA。第二金属层(即，位线860c)可以在位线接合区域BLBA中电连接到在***电路区域PERI中提供页面缓冲器893的电路元件720c。例如，第二金属层(即，位线860c)可以连接到***电路区域PERI中的上接合金属871c和872c，并且上接合金属871c和872c可以分别连接到与页面缓冲器893的电路元件720c连接的下接合金属771c和772c。页面缓冲器893可以是图1中的页面缓冲器电路210的一部分。
在字线接合区域WLBA中，字线830可以在平行于第二衬底810的上表面的第二水平方向HD2上延伸，并且可以连接到多个单元接触插塞841至847(即，840)。字线830和单元接触插塞840可以通过使用焊盘彼此连接，焊盘由在第二水平方向HD2上彼此延伸不同长度的某些字线830提供。第一金属层850b和第二金属层860b可以顺序地连接到与字线830连接的单元接触插塞840的上部。在字线接合区域WLBA中，单元接触插塞840可以经由单元区域CELL的上接合金属871b和872b以及***电路区域PERI的下接合金属771b和772b连接到***电路区域PERI。
单元接触插塞840可以电连接到在***电路区域PERI中提供行译码器894的电路元件720b。在实施例中，提供行译码器894的电路元件720b的工作电压可以不同于提供页面缓冲器893的电路元件720c的工作电压。例如，提供页面缓冲器893的电路元件720c的工作电压可以大于提供行译码器894的电路元件720b的工作电压。行译码器894可以是图1中的行译码器240的一部分。
公共源极线接触插塞880可以布置在外部焊盘接合区域PA中。公共源极线接触插塞880可以包括诸如金属、金属化合物和多晶硅的导电材料，并且可以电连接到公共源极线820。第一金属层850a和第二金属层860a可以顺序地堆叠在公共源极线接触插塞880上。例如，可以将布置有公共源极线接触插塞880、第一金属层850a和第二金属层860a的区域定义为外部焊盘接合区域PA。
第一输入/输出焊盘705和第二输入/输出焊盘805可以布置在外部焊盘接合区域PA中。参照图27，可以在第一衬底710下方形成覆盖第一衬底710的下表面的下绝缘层701，并且可以在下绝缘层701上形成第一输入/输出焊盘705。第一输入/输出焊盘705可以经由第一输入/输出接触插塞703连接到***电路区域PERI中的多个电路元件720a、720b和720c中的至少一个，并且可以通过下绝缘层701与第一衬底710分开。另外，侧绝缘层可以布置在第一输入/输出接触插塞703与第一衬底710之间，并且可以将第一输入/输出接触插塞703与第一衬底710电分开。
在示例实施例中，诸如在图27中所描述的存储器件900可以根据先前图1至图26中描述的一个或更多个示例实施例进行操作，并且可以包括根据先前图1至图26中描述的一个或更多个示例实施例的器件组件。在示例实施例中，单元区域CELL可以对应于图1的存储单元阵列100和图2的第一半导体层L1。在示例实施例中，***电路区域PERI可以对应于图1的***电路200和图2的第二半导体层L2。
参照图27，可以在第二衬底810上形成覆盖第二衬底810的上表面的上绝缘层801，并且可以在上绝缘层801上形成第二输入/输出焊盘805。第二输入/输出焊盘805可以经由第二输入/输出接触插塞803连接到布置在***电路区域PERI中的多个电路元件720a、720b和720c中的至少一个。
根据实施例，第二衬底810、公共源极线820等可以不布置在布置有第二输入/输出接触插塞803的区域中。另外，第二输入/输出焊盘805在第三方向(Z轴方向)上可以不与字线830交叠。参照图27，第二输入/输出接触插塞803可以在平行于第二衬底810的上表面的方向上与第二衬底810分开，并且可以通过穿透单元区域CELL的层间绝缘层815而连接到第二输入/输出焊盘805。
根据实施例，可以选择性地形成第一输入/输出焊盘705和第二输入/输出焊盘805。例如，存储器件800可以仅包括布置在第一衬底710上的第一输入/输出焊盘705，或者可以仅包括布置在第二衬底810上的第二输入/输出焊盘805。或者，存储器件800可以包括第一输入/输出焊盘705和第二输入/输出焊盘805两者。
在单元区域CELL和***电路区域PERI中的每一者中包括的外部焊盘接合区域PA和位线接合区域BLBA中的每一者中，可以存在作为虚设图案的最上面的金属层的金属图案，或最上面的金属层可以是空的。
在存储器件800的外部焊盘接合区域PA中，响应于形成在单元区域CELL中的上金属层上的上金属图案872a，可以在***电路区域PERI的上部金属层上形成与单元区域CELL中的上金属图案772a具有相同形状的下金属图案773a。形成在***电路区域PERI的最上面的金属层上的下金属图案773a可以不连接到***电路区域PERI中的单独的接触。类似于这种情况，响应于在外部焊盘接合区域PA中形成在***电路区域PERI的最上面的金属层上的下金属图案771a，可以在单元区域CELL的上金属层上形成与***电路区域PERI的下金属图案771a具有相同的形状的上金属图案871a。
下接合金属771b和772b可以形成在字线接合区域WLBA的第二金属层740b上。在字线接合区域WLBA中，***电路区域PERI的下接合金属771b和772b可以通过使用接合方法电连接到单元区域CELL的上接合金属871b和872b。在位线接合区域BLBA中，响应于形成在***电路区域PERI的最上面的金属层上的下金属图案752，可以在单元区域CELL的上金属层上形成与***电路区域PERI的下金属图案752具有相同形状的上金属图案892。下金属图案752可以通过接触751连接到第二金属层740c。可以不在形成在单元区域CELL的最上面的金属层上的上金属图案892上形成接触。
图28是根据本发明构思的一些实施例的将存储器件应用于固态硬盘(SSD)***的示例的框图。参照图28，SSD***1000可以包括主机1100和SSD 1200。SSD 1200可以包括SSD控制器1210、辅助电源1220以及存储器件1230、1240和1250。存储器件1230、1240和1250可以包括垂直堆叠的NAND闪存器件。在这种情况下，SSD 1200可以通过使用以上参照图1至图27描述的实施例来实现。
尽管已经参照本公开的实施例具体示出和描述了本公开，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种存储器件，包括：
存储单元阵列，所述存储单元阵列包括多个存储单元；
页面缓冲器电路，所述页面缓冲器电路包括连接到所述存储单元阵列的第一页面缓冲器列和第二页面缓冲器列，其中，所述第一页面缓冲器列和所述第二页面缓冲器列均包括以多级结构布置的页面缓冲器单元，所述第一页面缓冲器列包括第一级中的第一页面缓冲器单元，所述第一页面缓冲器单元被配置为响应于第一感测信号执行第一感测操作，并且所述第二页面缓冲器列包括所述第一级中的第二页面缓冲器单元，所述第二页面缓冲器单元被配置为响应于第二感测信号执行第二感测操作；以及
计数电路，所述计数电路被配置为：根据所述第一感测操作的结果对第一阈值电压区域中包括的存储单元的第一数目进行计数，以及根据所述第二感测操作的结果对第二阈值电压区域中包括的存储单元的第二数目进行计数。
2.根据权利要求1所述的存储器件，还包括：
控制电路，所述控制电路被配置为：通过将所述第一数目与所述第二数目进行比较，对与所述第一页面缓冲器单元和所述第二页面缓冲器单元相对应的存储单元的阈值电压分布执行谷搜索操作。
3.根据权利要求2所述的存储器件，其中：
所述第一页面缓冲器单元被配置为在第一产生时间段期间产生所述第一页面缓冲器单元的第一感测节点，
所述第二页面缓冲器单元被配置为在不同于所述第一产生时间段的第二产生时间段期间产生所述第二页面缓冲器单元的第二感测节点，
所述第一页面缓冲器单元和所述第二页面缓冲器单元分别被配置为在所述第一产生时间段和所述第二产生时间段之后的第三产生时间段期间产生所述第一感测节点和所述第二感测节点，并且
所述控制电路还被配置为基于所述谷搜索操作的结果来确定所述第三产生时间段。
4.根据权利要求1所述的存储器件，其中，所述第一感测信号在第一时间点被启用，并且所述第二感测信号在不同于所述第一时间点的第二时间点被启用。
5.根据权利要求1所述的存储器件，其中，所述第一页面缓冲器单元包括第一感测锁存器，所述第一感测锁存器被配置为响应于所述第一感测信号中的第一置位信号被置位，并且
其中，所述第二页面缓冲器单元包括第二感测锁存器，所述第二感测锁存器被配置为响应于所述第二感测信号中的第二置位信号被置位。
6.根据权利要求1所述的存储器件，其中，所述第一页面缓冲器单元包括第一感测锁存器，所述第一感测锁存器被配置为响应于所述第一感测信号中的第一复位信号被复位，以及
其中，所述第二页面缓冲器单元包括第二感测锁存器，所述第二感测锁存器被配置为响应于所述第二感测信号中的第二复位信号被复位。
7.根据权利要求1所述的存储器件，其中，被施加所述第一感测信号的第一感测信号线以及被施加所述第二感测信号的第二感测信号线沿垂直方向布置在所述第一页面缓冲器单元和所述第二页面缓冲器单元上方，并沿水平方向延伸。
8.根据权利要求1所述的存储器件，其中，所述第一页面缓冲器列和所述第二页面缓冲器列分别包括第二级中的第三页面缓冲器单元和第四页面缓冲器单元。
其中，所述第三页面缓冲器单元被配置为根据第三感测信号执行感测操作；并且
其中，所述第四页面缓冲器单元被配置为根据所述第三感测信号执行感测操作。
9.根据权利要求1所述的存储器件，其中，所述第一页面缓冲器列和所述第二页面缓冲器列在水平方向上彼此相邻。
10.根据权利要求1所述的存储器件，其中，所述第一页面缓冲器列和所述第二页面缓冲器列在水平方向上彼此不相邻。
11.根据权利要求1所述的存储器器件，其中，所述第一页面缓冲器列和所述第二页面缓冲器列中的每一者还包括分别对应于所述页面缓冲器单元的高速缓存锁存器，
其中，所述页面缓冲器单元在水平方向上布置在第一区域中，并且
其中，所述高速缓存锁存器在所述水平方向上布置在第二区域中。
12.根据权利要求11所述的存储器件，其中，每个所述页面缓冲器单元包括传输晶体管，所述传输晶体管连接到感测节点并且根据传输控制信号被驱动，
其中，在所述页面缓冲器单元与所述高速缓存锁存器之间传输数据的时段内，各个所述页面缓冲器单元中包括的所述传输晶体管彼此串联连接，并且
其中，各个所述页面缓冲器单元中包括的所述感测节点彼此电连接。
13.根据权利要求11所述的存储器件，其中，每个所述页面缓冲器单元包括传输晶体管，所述传输晶体管连接到感测节点并且根据传输控制信号被驱动，
其中，所述传输晶体管被配置为在数据感测时段内关断；
其中，各个所述页面缓冲器单元中包括的所述感测节点彼此不电连接。
14.一种存储器件，包括：
存储单元阵列，所述存储单元阵列包括多个存储单元组；
页面缓冲器电路，所述页面缓冲器电路包括分别连接到所述多个存储单元组的多个页面缓冲器组，其中，所述多个页面缓冲器组均包括以矩阵形式布置的多个页面缓冲器单元，并且每个页面缓冲器组的第一级中的多个第一页面缓冲器单元被划分为第一组和第二组，所述第一组被配置为根据第一感测信号执行第一感测操作，所述第二组被配置为根据第二感测信号执行第二感测操作；
计数电路，所述计数电路被配置为：根据所述第一感测操作的结果对第一阈值电压区域中包括的存储单元的第一数目进行计数，并且根据所述第二感测操作的结果对第二阈值电压区域中包括的存储单元的第二数目进行计数；以及
控制电路，所述控制电路被配置为基于所述第一数目与所述第二数目的比较结果来确定所述多个第一页面缓冲器单元的产生时间段。
15.根据权利要求14所述的存储器件，其中，所述多个页面缓冲器组包括第一页面缓冲器组、第二页面缓冲器组、第三页面缓冲器组和第四页面缓冲器组，并且
其中，所述存储器件还包括：
第一页面缓冲器译码器，所述第一页面缓冲器译码器被配置为：从所述第一页面缓冲器组和所述第二页面缓冲器组中的所述第一组的页面缓冲器单元生成与所述第一数目相对应的第一电流，并且从所述第一页面缓冲器组和所述第二页面缓冲器组中的所述第二组的页面缓冲器单元生成与所述第二数目相对应的第二电流；以及
第二页面缓冲器译码器，所述第二页面缓冲器译码器被配置为：从所述第三页面缓冲器组和所述第四页面缓冲器组中的所述第一组的页面缓冲器单元生成与所述第一数目相对应的第三电流，并且从所述第三页面缓冲器组和所述第四页面缓冲器组中的所述第二组的页面缓冲器单元生成与所述第二数目相对应的第四电流。
16.根据权利要求15所述的存储器件，其中，所述计数电路包括：
第一质量位计数器，所述第一质量位计数器被配置为从所述第一电流生成第一数字输出信号；
第二质量位计数器，所述第二质量位计数器被配置为从所述第二电流生成第二数字输出信号；
第三质量位计数器，所述第三质量位计数器被配置为从所述第三电流生成第三数字输出信号；以及
第四质量位计数器，所述第四质量位计数器被配置为从所述第四电流生成第四数字输出信号。
17.根据权利要求16所述的存储器件，其中，所述计数电路还包括：
第一译码器，所述第一译码器被配置为从所述第一数字输出信号生成第一位计数输出和第一溢出；
第二译码器，所述第二译码器被配置为从所述第二数字输出信号生成第二位计数输出和第二溢出；
第三译码器，所述第三译码器被配置为从所述第三数字输出信号生成第三位计数输出和第三溢出；以及
第四译码器，所述第四译码器被配置为从所述第四数字输出信号生成第四位计数输出和第四溢出。
18.根据权利要求14所述的存储器件，
其中，所述控制电路还被配置为：通过将所述第一数目与所述第二数目进行比较，对与所述第一组和所述第二组相对应的存储单元的阈值电压分布执行谷搜索操作，
其中，在第一产生时间段期间产生所述第一组的页面缓冲器单元中的每个页面缓冲器单元的第一感测节点，并且在不同于所述第一产生时间段的第二产生时间段期间产生所述第二组的页面缓冲器单元中的每个页面缓冲器单元的第二感测节点，并且
其中，在所述第一产生时段和所述第二产生时段之后的第三产生时间段期间，基于所述谷搜索操作的结果，产生所述第一感测节点和所述第二感测节点。
19.根据权利要求14所述的存储器件，其中，所述第一感测信号在第一时间点被启用，并且所述第二感测信号在不同于所述第一时间点的第二时间点被启用。
20.一种存储器件，包括：
存储单元区域，所述存储单元区域包括多个存储单元和第一金属焊盘；以及
***电路区域，所述***电路区域包括第二金属焊盘，所述***电路区域经由所述第一金属焊盘和所述第二金属焊盘垂直连接到所述存储单元区域；
其中，所述***电路区域包括：
页面缓冲器电路，所述页面缓冲器电路包括第一页面缓冲器列和第二页面缓冲器列，其中，所述第一页面缓冲器列和所述第二页面缓冲器列均包括以多级结构布置的页面缓冲器单元，所述第一页面缓冲器列包括第一级中的第一页面缓冲器单元，所述第一页面缓冲器单元被配置为响应于第一感测信号执行第一感测操作，并且所述第二页面缓冲器列包括所述第一级中的第二页面缓冲器单元，所述第二页面缓冲器单元被配置为响应于第二感测信号执行第二感测操作；以及
计数电路，所述计数电路被配置为：根据所述第一感测操作的结果对第一阈值电压区域中包括的存储单元的第一数目进行计数，并根据所述第二感测操作的结果对第二阈值电压区域中包括的存储单元的第二数目进行计数。
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