CN114078536A - 非易失性存储器装置和非易失性存储器装置的读取方法 - Google Patents

Abstract

公开了非易失性存储器装置和非易失性存储器装置的读取方法。非易失性存储器装置包括存储器单元阵列、行解码器电路以及包括第一锁存器和第二锁存器的页缓冲器电路。页缓冲器电路将基于存储在邻近的存储器单元中的数据的第一感测值分别锁存在第一锁存器并且将基于存储在选择的存储器单元中的数据的第二感测值分别锁存在第二锁存器至少两次。

Description

非易失性存储器装置和非易失性存储器装置的读取方法

相关申请的交叉引用

本申请要求于2020年8月11日在韩国知识产权局提交的韩国专利申请No.10-2020-0100381的优先权，该申请的公开内容以引用方式全文并入本文中。

技术领域

本文公开的本公开的实施例涉及一种半导体装置，并且更具体地说，涉及一种支持可靠性增强的读取操作并且具有更小的面积的非易失性存储器装置以及该非易失性存储器装置的读取方法。

背景技术

非易失性存储器装置可包括只读存储器(ROM)、可编程ROM

(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。

非易失性存储器装置被配置为将数据存储在存储器单元中。当执行将数据存储在连接至一条字线的存储器单元中的操作时，该操作可能影响预先存储数据的存储器单元。因此，提出了用于基于存储在邻近的存储器单元中的数据读取非易失性存储器装置的存储器单元的技术，以提高准确性。

发明内容

本公开的实施例提供了一种非易失性存储器装置和该非易失性存储器装置的读取方法，该非易失性存储器装置以提高的精度读取存储在非易失性存储器装置的存储器单元中的数据并且具有更小的面积。

根据一些实施例，一种非易失性存储器装置可包括：存储器单元阵列，其包括以行和列布置的存储器单元；行解码器电路，其通过字线连接至存储器单元的行，行解码器电路选择字线中的连接至邻近于选择的存储器单元的邻近的存储器单元的第一字线和字线中的连接至选择的存储器单元的第二字线；以及页缓冲器电路，其通过位线连接至存储器单元的列，并且包括第一锁存器和第二锁存器。页缓冲器电路可以将基于存储在邻近的存储器单元中的数据的第一感测值分别锁存在第一锁存器，并且可以将基于存储在选择的存储器单元中的数据的第二感测值分别锁存在第二锁存器至少两次。

根据一些实施例，一种非易失性存储器装置的读取方法可包括：对多个存储器单元中的连接至第一字线的第一存储器单元执行预先感测；将作为预先感测的结果的第一感测值分别存储在第一锁存器中；对多个存储器单元中的连接至第二字线的第二存储器单元执行第一感测；以及对第二存储器单元执行第二感测。执行第一感测可包括将作为第一感测的结果的第一感测值锁存在第二锁存器。执行第二感测可包括将作为第二感测的结果的第二感测值再次锁存在第二锁存器。

根据一些实施例，一种非易失性存储器装置可包括：存储器单元区，其包括第一金属焊盘和存储器单元阵列；以及***电路区，其包括第二金属焊盘并且通过第一金属焊盘和第二金属焊盘竖直地连接至存储器单元区。存储器单元阵列可包括各自包括多个存储器单元的多个单元串、连接至多个存储器单元的多条字线、连接至多个单元串的多条位线以及连接至多个单元串的地选择线。***电路区可包括：行解码器电路，其选择字线中的连接至邻近于多个存储器单元中的选择的存储器单元的邻近的存储器单元的第一字线和连接至选择的存储器单元的第二字线；以及页缓冲器电路，其连接至位线，并且包括第一锁存器和第二锁存器。页缓冲器电路可将基于存储在邻近的存储器单元中的数据第一感测值分别锁存在第一锁存器，并且可将基于存储在选择的存储器单元中的数据的第二感测值分别锁存在第二锁存器至少两次。

附图说明

通过参照附图详细描述本公开的实施例，本公开的以上和其它方面和特征将变得清楚。

图1示出了根据本公开的实施例的非易失性存储器装置的框图。

图2详细示出了图1的存储器块和页缓冲器电路的框图。

图3详细示出了根据示例实施例的图2的页缓冲器的框图。

图4是详细示出了根据示例实施例的图3的页缓冲器的一部分的框图。

图5A示出了根据本公开的实施例的在连接至邻近的字线的存储器单元被编程之前，连接至选择的字线的选择的存储器单元的阈电压分布。

图5B示出了根据本公开的实施例的在连接至邻近的字线的存储器单元被编程之后，连接至选择的字线的选择的存储器单元的阈电压分布。

图6示出了连接至邻近的字线的邻近的存储器单元的阈电压分布。

图7A和图7B示出了选择的存储器单元的阈电压分布。

图8A示出了根据本公开的实施例的在对选择的存储器单元执行读取操作时电压电平的改变。

图8B示出了根据本公开的另一实施例的在对选择的存储器单元执行读取操作时电压电平的改变。

图9示出了根据本公开的实施例的读取选择的存储器单元的方法的流程图。

图10详细示出了根据示例实施例的图9的操作S200。

图11详细示出了根据示例实施例的图10的操作S215。

图12示出了根据本公开的实施例的选择的存储器单元的阈电压分布。

图13详细示出了根据本公开的另一实施例的图9的操作S200。

图14详细示出了根据示例实施例的图13的操作S225。

图15A和图15B示出了根据本公开的实施例的选择的存储器单元的阈电压分布。

图16详细示出了根据本公开的另一实施例的图9的操作S200。

图17示出了包括图1的非易失性存储器装置的存储装置的框图。

图18示出了根据本公开的另一实施例的非易失性存储器装置。

图19示出了根据本公开的另一实施例的非易失性存储器装置的剖视图。

具体实施方式

下面，可以详细和清楚地描述本公开的实施例，使得本领域普通技术人员容易地实施本公开。

下文中，将参照附图详细描述本公开的实施例。关于本发明的描述，为了便于整体理解，将在附图中用类似的附图标记/数字来标记类似的部件，因此，将省略附加描述以避免冗余。

图1示出了根据本公开的实施例的非易失性存储器装置的框图。参照图1，非易失性存储器装置100可包括存储器单元阵列110、行解码器电路120、页缓冲器电路130、数据输入/输出电路140和控制逻辑电路150。

存储器单元阵列110可包括多个存储器块BLK1至BLKz(z是自然数)。多个存储器块BLK1至BLKz中的每一个可包括多个存储器单元。存储器块BLK1至BLKz中的每一个可以通过一条或多条地选择线GSL、字线WL以及一条或多条串选择线SSL连接至行解码器电路120。存储器块BLK1至BLKz中的每一个可以通过多条位线BL连接至页缓冲器电路130。存储器块BLK1至BLKz可以与多条位线BL共同连接。

行解码器电路120可以通过串选择线SSL、字线WL、地选择线GSL连接至存储器单元阵列110。行解码器电路120可以在控制逻辑电路150的控制下进行操作。

行解码器电路120可以接收非易失性存储器装置100的外部装置提供的行地址RA，并且可以对接收到的行地址RA进行解码。行解码器电路120可以响应于经过解码的行地址选择连接至存储器单元阵列110的字线WL中的一条。行解码器电路120可以基于经过解码的行地址调整将被施加至串选择线SSL、字线WL和地选择线GSL的电压。

页缓冲器电路130可以通过多条位线BL连接至存储器单元阵列110。页缓冲器电路130可以通过多条数据线DL连接至数据输入/输出电路140。页缓冲器电路130可以在控制逻辑电路150的控制下进行操作。

例如，当执行编程操作时，页缓冲器电路130可以存储将写入存储器单元阵列110的存储器单元中的数据。页缓冲器电路130可以基于存储的数据将电压施加至多条位线BL。当执行读取操作或者执行编程操作的验证读取操作或擦除操作时，页缓冲器电路130可以感测位线BL的电压，并且可以存储感测结果。

数据输入/输出电路140可以通过多条数据线DL连接至页缓冲器电路130。数据输入/输出电路140可以在控制逻辑电路150的控制下进行操作。数据输入/输出电路140可以从非易失性存储器装置100的外部装置接收列地址CA。数据输入/输出电路140可以基于列地址CA输出由页缓冲器电路130读取的数据。数据输入/输出电路140可以基于列地址CA通过数据线DL将从外部装置接收的数据发送至页缓冲器电路130。

控制逻辑电路150可以从外部装置(例如，图17的存储器控制器10)接收命令CMD。控制逻辑电路150可以与外部装置交换控制信号CTRL。控制逻辑电路150可以对接收到的命令CMD进行解码。控制逻辑电路150可以基于经过解码的命令控制行解码器电路120、页缓冲器电路130和数据输入/输出电路140。

控制逻辑电路150可包括电压生成器151。电压生成器151可以从外部装置接收驱动电压VDD。电压生成器151可以基于驱动电压VDD生成非易失性存储器装置100的编程操作、擦除操作或读取操作所需的各种电压。电压生成器151可以将生成的电压提供至非易失性存储器装置100的组件。

图2详细地示出了图1的存储器块和页缓冲器电路的框图。图2通过示例的方式示出了图1的存储器块BLK1至BLKz中的存储器块BLKy(y是1或更大且z或更小的自然数)和页缓冲器电路130。为了附图简单，省略了存储器单元阵列110的其余存储器块以及非易失性存储器装置100的其余组件。

参照图1和图2，存储器块BLKy可包括分别连接至多条位线BL0至BLn-1的多个单元串。多个单元串中的每一个可包括连接至串选择线SSL的串选择晶体管SST、分别连接至多条字线WL0至WLm-1(m是自然数)的存储器单元MC以及连接至地选择线GSL的地选择晶体管GST。分别被包括在多个单元串中的地选择晶体管GST的源极可以连接至共源极线CSL。

页缓冲器电路130可包括分别连接至多条位线BL0至BLn-1的多个页缓冲器PB0至PBn-1(n为自然数)。多个页缓冲器PB0至PBn-1中的每一个可以将电压施加至对应的位线(或与其连接的位线)。多个页缓冲器PB0至PBn-1可以感测存储在连接至对应的位线BL0至BLn-1的存储器单元中的数据，并且可以存储感测到的数据。

图3详细示出了根据示例实施例的图2的页缓冲器的框图。例如，详细示出了页缓冲器电路130的多个页缓冲器PB0至PBn-1中的页缓冲器PBr(r是小于n的自然数)的框图。其余的页缓冲器的配置和操作可以与页缓冲器PBr的配置和操作相同或相似。

参照图1和图3，页缓冲器PBr包括位线选择块310、位线预充电块320、晶体管MPASS、感测节点预充电块330、锁存块340、主感测锁存器350、邻近的感测锁存器360和数据块370。

位线选择块310可以连接在与页缓冲器PBr相对应的位线BLr与节点N1之间。位线选择块310可以从控制逻辑电路150接收位线选择信号BLSLT。响应于位线选择信号BLSLT，位线选择块310可以将位线BLr和节点N1电连接，或者可以将位线BLr与节点N1电断开。

位线预充电块320可以连接至节点N1。位线预充电块320可以从控制逻辑电路150接收位线预充电信号BLPRE。位线预充电块320可以响应于位线预充电信号BLPRE将位线预充电电压(例如，图8A的VPRCG)施加至节点N1。这样，可以以位线预充电电压为连接至位线选择块310的位线BLr充电。可以从电压生成器151供应位线预充电电压。

晶体管MPASS可包括连接至节点N1的第一端(例如，漏极)、被施加信号PASS的栅极和连接至感测节点SO的第二端(例如，源极)。晶体管MPASS可以响应于从控制逻辑电路150施加的信号PASS被导通或截止。随着控制逻辑电路150生成信号PASS并将信号PASS供应至晶体管MPASS，控制逻辑电路150可以将多个页缓冲器PB0至PBn-1的感测节点SO与对应的位线BL0至BLn-1电连接，或者可以将多个页缓冲器PB0至PBn-1的感测节点SO与对应的位线BL0至BLn-1断开。

当晶体管MPASS被导通时，位线BLr可以电连接至感测节点SO。这样，感测节点SO的电压电平可以根据位线BLr的电压电平变化。当晶体管MPASS被截止时，位线BLr可以与感测节点SO电断开。这样，感测节点SO的电压电平可以不受位线BLr的电压电平的影响。

感测节点预充电块330连接至感测节点SO。感测节点预充电块330可以从控制逻辑电路150接收感测节点预充电信号SOPRE。感测节点预充电块330可以响应于感测节点预充电信号SOPRE将感测节点预充电电压施加至感测节点SO。这样，可以以感测节点预充电电压为感测节点SO充电。可以从电压生成器151供应感测节点预充电电压。

锁存块340连接至感测节点SO并且连接至主感测锁存器350和邻近的感测锁存器360。锁存块340可以从控制逻辑电路150接收锁存信号SLAT。锁存块340可以响应于锁存信号SLAT将感测节点SO的电压电平传递至主感测锁存器350和邻近的感测锁存器360。锁存块340可以响应于锁存信号SLAT将感测节点SO的电压电平与参考电压进行比较。

在实施例中，锁存块340可包括第一晶体管和第二晶体管，第一晶体管包括被施加锁存信号SLAT的栅极和被施加地电压的源极，第二晶体管包括连接至第一晶体管的漏极的源极、连接至感测节点SO的栅极和连接至主感测锁存器350和邻近的感测锁存器360的漏极。第一晶体管可以响应于高电平的锁存信号SLAT被导通。第二晶体管可以响应于参考电压或更大的感测节点(SO)电压被导通。例如，参考电压可为第二晶体管的阈电压。从锁存块340传递至主感测锁存器350和邻近的感测锁存器360的电压可以基于第二晶体管是否被导通。这样，锁存块340可以设置或复位主感测锁存器350和邻近的感测锁存器360。

主感测锁存器350可以连接至感测节点SO和锁存块340。主感测锁存器350可以基于感测节点SO的电压电平的改变来锁存存储在选择的存储器单元中的数据。例如，主感测锁存器350可以基于由锁存块340执行的比较的结果来在节点NS1处锁存第一逻辑值和第二逻辑值中的一个。主感测锁存器350可包括偏压块351、转储(dump)块352、逆变器353和354、设置晶体管355、复位晶体管356以及复位块357。

偏压块351可以连接至感测节点SO和节点NS1。偏压块351可以从控制逻辑电路150接收偏压信号SLBS。偏压块351可以响应于偏压信号SLBS进行操作，并且可以基于节点NS1的数据将感测节点SO放电。

在实施例中，偏压块351可包括偏压晶体管，偏压晶体管包括连接至感测节点SO的第一端(例如，漏极)、被施加偏压信号SLBS的栅极和第二端(例如，源极)。偏压晶体管可以根据偏压信号SLBS的电压电平被导通或截止。偏压块351还可包括晶体管，该晶体管包括连接至偏压晶体管的第二端的第一端(例如，源极)、连接至节点NS1的栅极以及连接至地电压的第二端(例如，漏极)。这样，基于节点NS1的数据和偏压信号SLBS的电压电平，偏压块351可以将感测节点SO的电压电平放电至地电压，或者可以允许感测节点SO的电压电平保持不变(left alone)。然而，偏压块351的配置不限于此。

转储块352可以连接至感测节点SO和节点NS1。转储块352可以响应于转储信号SLDS将节点NS1的数据传递至数据块370或者邻近的感测锁存器360。

在实施例中，转储块352可包括转储晶体管，转储晶体管包括连接至感测节点SO的第一端(例如，源极)、被施加转储信号SLDS的栅极和连接至节点NS1的第二端(例如，漏极)。转储晶体管可以根据转储信号SLDS的电压电平被导通或截止。随着转储晶体管进行操作，可以通过感测节点SO将节点NS1的数据传递至数据块370或者邻近的感测锁存器360。然而，转储块352的配置不限于此。

逆变器353和354中的每一个可以连接在节点NS0与节点NS1之间。逆变器353的输入端子可以连接至节点NS0，并且逆变器353的输出端子可以连接至节点NS1。逆变器354的输入端子可以连接至节点NS1，并且逆变器354的输出端子可以连接至节点NS0。这样，节点NS0和NS1的电压电平可以分别对应于相反的逻辑值。下面，可以将由主感测锁存器350锁存的数据理解为与存储在连接至偏压块351的节点NS1上的数据相对应。

设置晶体管355可以连接在节点NS0与锁存块340之间。设置晶体管355可包括被施加从控制逻辑电路150接收的设置信号SET_S的栅极。设置晶体管355可以响应于设置信号SET_S的电压电平被导通或截止。当设置晶体管355被导通时，可以将基于从锁存块340传递的感测节点SO的电压或者从复位块357传递的电压的电压传递至节点NS0。

复位晶体管356可以连接在节点NS1与锁存块340之间。复位晶体管356可包括被施加从控制逻辑电路150接收的复位信号RST_S的栅极。复位晶体管356可以响应于复位信号RST_S的电压电平被导通或截止。当复位晶体管356被导通时，可以将基于从锁存块340传递的感测节点SO的电压或者从复位块357传递的电压的电压传递至节点NS1。

复位块357可以连接至设置晶体管355和复位晶体管356。复位块357可以从控制逻辑电路150接收锁存复位信号SRSTS。复位块357可以将地电压传递至设置晶体管355和复位晶体管356。

邻近的感测锁存器360可以连接至感测节点SO和锁存块340。邻近的感测锁存器360可以基于感测节点SO的电压电平的改变来锁存存储在邻近的存储器单元中的数据。邻近的感测锁存器360可包括偏压块361、转储块362、逆变器363和364、设置晶体管365、复位晶体管366和复位块367。下面，可以将由邻近的感测锁存器360锁存的数据理解为与存储在连接至偏压块361的节点NF1上的数据相对应。

实施邻近的感测锁存器360的组件361至367的方式可以类似于实施主感测锁存器350的组件351至357的方式，并且邻近的感测锁存器360的组件361至367的操作可以类似于主感测锁存器350的组件351至357的操作。例如，邻近的感测锁存器360的偏压块361、转储块362、逆变器363和364、晶体管365和366以及复位块367可以分别对应于主感测锁存器350的偏压块351、转储块352、逆变器353和354、晶体管355和356以及复位块357。信号SLBS、SLDS、SET_S、RST_S和SRSTS可以对应于信号SLBF、SLDF、SET_F、RST_F和SRSTF。节点NS0至NS1可以分别对应于节点NF0至NF1。

数据块370可以连接至感测节点SO。数据块370可以通过感测节点SO接收存储在主感测锁存器350和邻近的感测锁存器360中的数据。在实施例中，可以通过能够存储输入至其的数据的锁存器来实施数据块370。数据块370可以响应于锁存数据输出信号SLD将输入数据发送至数据输入/输出电路140。

与图3所示的示例不同，页缓冲器PBr还可包括连接至感测节点SO的两个或更多个锁存器。在实施例中，页缓冲器PBr还可包括用于积累存储在主感测锁存器350中的数据的锁存器。在这种情况下，转储块352和362可以通过感测节点SO将节点NS1和NF1的数据传递至锁存器(未示出)。数据块370可以通过感测节点SO从锁存器接收数据。

图4是详细示出根据示例实施例的图3的页缓冲器的一部分的框图。参照图1和图4，图4的感测节点预充电块330a可包括开关SW1和SW2。为了便于描述，省略了页缓冲器PBr的其余组件(例如，图3的位线预充电块320)。

图3的感测节点预充电信号SOPRE可包括图4的感测节点阻挡信号SOPRE1和SOPRE2。开关SW1可以响应于感测节点阻挡信号SOPRE1将电压VCC传递至感测节点SO。开关SW2可以响应于感测节点阻挡信号SOPRE2将电压VSS传递至感测节点SO。这样，在控制逻辑电路150的控制下，感测节点预充电块330a可以用电压VCC为感测节点SO充电，或者可以将感测节点SO的电压放电至电压VSS(例如，地电压)。然而，实施感测节点预充电块330的方式不限于图4的感测节点预充电块330a的配置。

图5A示出了根据本公开的实施例的在对连接至邻近的字线(例如，WLk-1)的存储器单元进行编程之前连接至选择的字线的选择的存储器单元的阈电压分布。图5B示出了根据本公开的实施例的在对连接至邻近的字线(例如，WLk-1)的存储器单元进行编程之后连接至选择的字线的选择的存储器单元的阈电压分布。在图5A所示的实施例中，可以将1比特数据存储在一个存储器单元中，但是本公开不限于此。例如，可以在一个存储器单元中存储X比特数据(X是1或更大的自然数)。

参照图1至图3、图5A和图5B，曲线500和曲线510可以分别指示在连接至选择的字线WLk的选择的存储器单元被编程之后和在连接至邻近的字线WLk-1的邻近的存储器单元被编程之前，选择的存储器单元中的与擦除状态“E”相对应的存储器单元的阈电压分布和选择的存储器单元中的与编程状态P1相对应的存储器单元的阈电压分布。当通过行解码器电路120将读取电压VRD施加至选择的字线WLk时，擦除状态“E”的存储器单元和被编程为编程状态P1的存储器单元可以彼此区分。

当连接至邻近的字线WLk-1的邻近的存储器单元被编程时，选择的存储器单元的阈电压分布可以改变为如图5B所示。例如，属于曲线500的存储器单元(即，擦除状态“E”的存储器单元)可以形成分别与曲线501和曲线502相对应的阈电压分布，并且属于曲线510的存储器单元(即，编程状态P1的存储器单元)可以形成分别与曲线511和曲线512相对应的阈电压分布。在这种情况下，选择的存储器单元的阈电压的改变的程度可能受邻近的存储器单元被编程到的状态影响。例如，属于曲线500的存储器单元中的不容易与邻近的存储器单元耦接的存储器单元可以属于曲线501，并且属于曲线500的存储器单元中的容易与邻近的存储器单元耦接的存储器单元可以属于曲线502。

参照图5A和图5B，选择的存储器单元的阈电压分布可以由于对连接至邻近的字线WLk-1的邻近的存储器单元执行的编程操作而变宽。在这种情况下，当将读取电压VRD用作验证电压时，与在对连接至邻近的字线WLk-1的邻近的存储器单元执行编程操作之前相比，在对连接至邻近的字线WLk-1的邻近的存储器单元执行编程操作之后的读取操作的精度可能更低。

在图5A和图5B所示的实施例中，分别连接至字线WL的存储器单元可以按照从最高值至最低值的降序(或者从最低值至最高值的升序)被编程。换句话说，在连接至选择的字线WLk(第k字线)的选择的存储器单元被编程之后，连接至邻近的字线WLk-1(第(k-1)字线)或者邻近的字线WLk+1(第(k+1)字线)的邻近的存储器单元可以被编程。这样，当连接至邻近的字线WLk-1或者WLk+1的存储器单元被编程时，连接至选择的字线WLk的选择的存储器单元的阈电压可能由于选择的存储器单元与邻近的存储器单元之间的充电耦接而变化。影响连接至选择的字线WLk的存储器单元的阈电压的字线可以根据字线WL的编程顺序而改变。

图6示出了连接至邻近的字线的邻近的存储器单元的阈电压分布。在图6所示的实施例中，可以在一个存储器单元中存储3比特数据，但是本公开不限于此。参照图1、图2、图5A、图5B和图6，连接至邻近的字线WLk-1的邻近的存储器单元中的每一个可以被编程为状态“E”和状态P1至P7中的一个。曲线600、610、620、630、640、650、660和670可以分别指示擦除状态“E”的邻近的存储器单元的阈电压分布和编程状态P1、P2、P3、P4、P5、P6和P7的邻近的存储器单元的阈电压分布。

在实施例中，连接至邻近的字线WLk-1的邻近的存储器单元中的每一个可以根据施加到选择的存储器单元的干扰的程度(或者施加到选择的存储器单元的耦接的程度)被分类为侵略单元或者非侵略单元。例如，侵略单元施加到选择的存储器单元的干扰的程度可以相对大于非侵略单元施加到选择的存储器单元的干扰的程度。

当邻近的存储器单元中的将被编程为具有相对大的阈电压的存储器单元被编程时，施加至存储器单元的控制栅极的电压可以相对大。因此，来自被编程为具有相对大的阈电压的存储器单元的耦接可以比来自被编程为具有相对小的阈电压的存储器单元的耦接更大。这样，在图6所示的实施例中，具有大于电压VSA的阈电压的存储器单元(例如，属于曲线640至670的存储器单元)可以被分类为侵略单元，具有小于电压VSA的阈电压的存储器单元(例如，属于曲线600至630的存储器单元)可以被分类为非侵略单元。

邻近的存储器单元能够被分类为的组别的数量不限于图6所示的实施例。例如，与图6所示的实施例不同，可以利用两个或更多个电压对邻近的存储器单元进行分类。这样，邻近的存储器单元可以被分类为三个或更多个组别(例如，侵略单元、中等侵略单元、非侵略单元)。

电压VSA的电平不限于图6所示的实施例。例如，与图6所示的实施例不同，电压VSA的电平可以被确定在曲线640与曲线650之间。在实施例中，邻近的存储器单元能够被分类为的组别的数量和用于对邻近的存储器单元进行分类的电压电平可以被控制逻辑电路150调整。

图7A和图7B示出了选择的存储器单元的阈电压分布。在图7A和图7B所示的实施例中，可以在一个存储器单元中存储2比特数据，但是本公开不限于此。将参照图1至图3、图5A、图5B、图6、图7A和图7B描述非易失性存储器装置100的读取操作。

在非易失性存储器装置100中，可以参考对邻近的存储器单元执行的读取操作的结果对选择的存储器单元执行读取操作(例如，数据恢复读取操作)。例如，当对选择的存储器单元执行读取操作时，首先，可以通过页缓冲器电路130感测存储在邻近的存储器单元中的数据。如以上参照图6描述的方式，邻近的存储器单元中的每一个可以基于邻近的存储器单元中的每一个的感测结果被分类为侵略单元或者非侵略单元。可以参照对邻近的存储器单元进行分类的结果通过页缓冲器电路130感测存储在选择的存储器单元中的数据。

在图7A和图7B所示的实施例中，选择的存储器单元中的每一个可为状态“E”和状态P1至P3中的一个。曲线700、710、720和730可以分别指示处于状态“E”、P1、P2和P3的存储器单元的阈电压分布。当连接至邻近的字线WLk-1的邻近的存储器单元被编程时，选择的存储器单元的阈电压分布可能根据邻近的存储器单元施加的影响的程度而改变。例如，属于曲线700的存储器单元可以形成与曲线701或者曲线702相对应的阈电压分布，属于曲线710的存储器单元可以形成与曲线711或者曲线712相对应的阈电压分布，属于曲线720的存储器单元可以形成与曲线721或者曲线722相对应的阈电压分布，并且属于曲线730的存储器单元可以形成与曲线731或者曲线732相对应的阈电压分布。

属于曲线701、711、721和731的存储器单元可为受来自邻近的存储器单元的耦接影响相对小的存储器单元，并且属于曲线702、712、722和732的存储器单元可为受来自邻近的存储器单元的耦接影响相对大的存储器单元。在图7A和图7B所示的实施例中，属于曲线721和731的存储器单元可以通过读取电压VRD11区分，并且属于曲线722和732的存储器单元可以通过读取电压VRD12区分。因此，随着通过使用不同的读取电压在不同的时间处感测选择的存储器单元中的邻近于非侵略单元的存储器单元(例如，与非侵略单元共享位线的存储器单元(下文中称作“非受害单元”))(例如，属于图7A中的由实线标记的曲线701、711、721和731的存储器单元)和邻近于侵略单元的存储器单元(例如，属于图7B中的由实线标记的曲线702、712、722和732的存储器单元(下文中称作“受害单元”))，可以更准确地执行对非易失性存储器装置100的读取操作。

图8A示出了根据本公开的实施例的在对选择的存储器单元执行读取操作时的电压电平的变化。将参照图1至图3、图5A、图5B、图6、图7A、图7B和图8A描述在对选择的存储器单元执行读取操作的同时，邻近的字线WLk-1、选择的字线WLk、不是邻近的字线的字线WLk+1以及位线BL的电压电平随时间的变化。在图8A和图8B所示的实施例中，可以在一个存储器单元中存储2比特数据，但是本公开不限于此。

在对选择的存储器单元执行读取操作时，非易失性存储器装置100首先可以读取存储在邻近的存储器单元中的数据，并且可以基于对邻近的存储器单元执行读取操作的结果将邻近的存储器单元分为侵略单元和非侵略单元。接着，非易失性存储器装置100可以在不同的时间处读取存储在选择的存储器单元中的连接至非侵略单元所连接的位线(下文中称作“第一位线”)的存储器单元(即，非受害单元)中的数据以及存储在选择的存储器单元中的连接至侵略单元所连接的位线(下文中称作“第二位线”)的存储器单元(即，受害单元)中的数据。另外，当对选择的存储器单元执行读取操作时，非易失性存储器装置100可以在页缓冲器PB0至PBn-1的主感测锁存器处至少两次锁存存储在选择的存储器单元中的数据。

在时间间隔T0中，可以感测存储在邻近的存储器单元中的数据。在时间间隔T0中，通过行解码器电路120，可以将电压VSA施加至字线WL中的邻近的字线WLk-1，并且可以将电压VREAD施加至其余字线。电压VREAD的电平可以高于被编程为最高编程状态(例如，P3)的存储器单元的阈电压的电平。页缓冲器电路130可以对所有位线BL预充电。这样，位线BL的电压电平可以从电压VSS增大至位线预充电电压VPRCG。

随着基于与字线WL连接的存储器单元的状态(例如，擦除状态或编程状态)，即，基于存储在与字线WL连接的存储器单元中的数据，通过行解码器电路120将对应的电压施加至字线WL，位线BL中的每一条的电压电平可以保持在位线预充电电压VPRCG，或者可以逐渐减小。例如，连接至具有大于电压VSA的阈电压的存储器单元的第一位线的电压可以保持在位线预充电电压VPRCG。相反，连接至具有等于或小于电压VSA的阈电压的存储器单元的第二位线的电压可以随着第二位线上的电荷被放电至共源极线CSL而逐渐减小。

随着位线BL的电压电平改变，连接至位线BL的感测节点的电压电平可以改变。基于感测节点的电压电平的改变的幅度，页缓冲器电路130可以锁存存储在邻近的存储器单元中的数据。例如，当感测节点的电压的电平变得比参考电压的电平小时，连接至相关位线的邻近的存储器单元可以被确定为导通单元。如果不是，则连接至相关位线的邻近的存储器单元可以被确定为截止单元。

连接至第一位线的页缓冲器的感测节点的电压可以变得小于参考电压。这样，可以在与电压变得小于参考电压的感测节点相对应的邻近的感测锁存器处锁存第一逻辑值(例如，逻辑“0”)作为邻近的感测值(或者在邻近的感测锁存器处可以保持作为初始值的第一逻辑值)。相反，可以在连接至第二位线的页缓冲器的邻近的感测锁存器处锁存第二逻辑值(例如，逻辑“1”)作为邻近的感测值。在这种情况下，第一逻辑值和第二逻辑值可以不同。下面，可以假设，在连接至均与导通单元相对应的邻近的感测锁存器的偏压块中的每一个的节点上锁存逻辑“0”，并且在连接至均与截止单元相对应的邻近的感测锁存器的偏压块中的每一个的节点上锁存逻辑“1”，但是本公开不限于此。

在时间间隔T11和T12中，可以基于存储在邻近的存储器单元中的数据来区分被编程为编程状态P3的选择的存储器单元和被编程为编程状态P2的选择的存储器单元。例如，在时间间隔T11中，可以区分非受害单元(例如，属于图7A的由实线标记的曲线721的存储器单元和属于图7A的由实线标记的曲线731的存储器单元)的阈电压。在时间间隔T12中，可以区分受害单元(例如，属于图7B的由实线标记的曲线722的存储器单元和属于图7B的由实线标记的曲线732的存储器单元)的阈电压。

在时间间隔T11中，行解码器电路120可以将读取电压VRD11施加至选择的字线WLk，并且可以将电压VREAD施加至不是选择的字线WLk的字线(例如，邻近的字线WLk-1和字线WLk+1)。页缓冲器电路130可以再次以位线预充电电压VPRCG对所有位线BL预充电。根据存储在连接至位线BL的选择的存储器单元中的数据，位线BL的电压电平可以保持在位线预充电电压VPRCG的电平，或者可以逐渐减小。例如，连接至具有大于电压VRD11的阈电压的存储器单元(例如，属于曲线731和732的存储器单元和属于曲线722的存储器单元中的具有大于电压VRD11的阈电压的存储器单元)的位线的电压可以不变，但是其余位线的电压可以减小。

页缓冲器电路130可以选择性地仅对感测节点中的与第一位线相对应的感测节点(在图7A和7B所示的实施例中，与连接至属于曲线701、711、721和731的存储器单元的位线相对应的感测节点)预充电。被选择性地预充电的感测节点的电压电平可以根据分别与被选择性地预充电的感测节点相对应的位线的电压电平的改变而改变。页缓冲器PB0至PBn-1可以分别在主感测锁存器(例如，图3的主感测锁存器350)处锁存分别与感测节点(例如，图3的感测节点SO)的电压改变相对应的数据值。

分别与第二位线(在图7A和7B所示的实施例中，连接至曲线702、712、722和732的位线)相对应的感测节点可以不被预充电。例如，未被预充电的感测节点可以保持地电压VSS。在这种情况下，第二位线中的连接至属于曲线732的存储器单元和属于曲线722的存储器单元中的具有大于电压VRD11的阈电压的存储器单元的位线(下文中，称作“特定位线”)的电压可以保持在位线预充电电压VPRCG。然而，即使以位线预充电电压对特定位线充电，未被预充电并且与特定位线相对应的感测节点(下文中称作“特定感测节点”)的电压可以不增大至参考电压。因此，可以将属于曲线732的存储器单元和属于曲线722的存储器单元中的具有大于电压VRD11的阈电压的存储器单元感测为导通单元。

例如，在感测节点与位线之间传递的电荷量在以下条件下可以相对小：(a)位线未连接至共源极线CSL，(b)位线预充电电压VPRCG与感测节点的地电压VSS之间的差相对不大，或者(c)感测节点的寄生电容小于位线的寄生电容。另外，控制逻辑电路150可以通过调整高电平的信号PASS被施加至晶体管MPASS的时间来调整感测节点的开发时间。这样，控制逻辑电路150可以允许与特定位线相对应的感测节点的电压不增大至参考电压或更大。

结果，可以将与逻辑“1”相对应的逻辑值锁存在连接至属于曲线731的存储器单元的页缓冲器的主感测锁存器处。相反，可以将与逻辑“0”相对应的逻辑值锁存在连接至属于曲线721、722和732的其余的存储器单元的页缓冲器的主感测锁存器处。第二位线中的连接至属于曲线732的存储器单元和属于曲线722的存储器单元中的具有大于电压VRD11的阈电压的存储器单元的位线的电压可以保持在位线预充电电压VPRCG。例如，可以使用电压VRD11将第二位线中的连接至属于曲线732的存储器单元和属于曲线722的存储器单元中的具有大于电压VRD11的阈电压的存储器单元的位线的电压从读取操作中排除。

在时间间隔T12中，行解码器电路120可以将读取电压VRD12施加至选择的字线WLk，并且可以将电压VREAD施加至不是选择的字线WLk的字线。这样，位线的电压电平中的在时间间隔T11中未减小的连接至属于曲线722的存储器单元的位线的电压电平可以逐渐减小。

页缓冲器电路130可以选择性地仅对感测节点中的与第二位线相对应的感测节点(在图7A和7B所示的实施例中，与连接至属于曲线702、712、722和732的存储器单元的位线相对应的感测节点)预充电。页缓冲器PB0至PBn-1可以在主感测锁存器处再一次锁存与感测节点的电压相对应的数据值。这样，作为主感测值，可以将逻辑“1”锁存在与属于曲线732的存储器单元相对应的主感测锁存器处。结果，连接至属于曲线731和732的存储器单元的页缓冲器的主感测锁存器可以存储逻辑“1”的逻辑值，其余的页缓冲器的主感测锁存器可以存储逻辑“0”的逻辑值。如在参照时间间隔T11和T12描述的以上方式中，在时间间隔T21和T22中，可以基于存储在邻近的存储器单元中的数据来区分被编程为编程状态P2的选择的存储器单元和被编程为编程状态P1的选择的存储器单元。类似地，在时间间隔T31和T32中，可以基于存储在邻近的存储器单元中的数据来区分被编程为编程状态P1的选择的存储器单元和被编程为擦除状态‘E’的选择的存储器单元。例如，时间间隔T21和T31中的每一个可以与时间间隔T11相对应，并且时间间隔T22和T32中的每一个可以与时间间隔T12相对应。读取电压VRD21和VRD31中的每一个可以与读取电压VRD11相对应，并且读取电压VRD22和VRD32中的每一个可以与读取电压VRD12相对应。

在时间间隔T4中，行解码器电路120可以将恢复电压VRCV施加至所有字线WL。在这种情况下，恢复电压VRCV可以等于地电压，或者可为大于地电压的电压。位线BL的电压的电平可以等于电压VSS的电平。

图8B示出了根据本公开的另一实施例的在对选择的存储器单元执行读取操作时的电压电平的改变。参照图1至图3、图5A、图5B、图6、图7A、图7B和图8A，下面将描述图8A和图8B的实施例之间的差异。

与图8A所示的实施例不同，在图8B的时间间隔T11和T12中，行解码器电路120可以将读取电压VRD1施加至选择的字线WLk。读取电压VRD1可以大于图8A的读取电压VRD11。例如，读取电压VRD1可以大于属于曲线722的存储器单元的阈电压，并且可以小于属于曲线732的存储器单元的阈电压。

时间间隔T11的长度和时间间隔T12的长度可以不同。例如，时间间隔T11的长度可以小于时间间隔T12的长度。因为时间间隔T11的长度小，所以在时间间隔T11中，可以不将第一位线的电压电平的改变充分施加至连接至第一位线的感测节点。换句话说，即使位线的电压电平减小，与位线相对应的感测节点的电压电平也可以不像位线的电压电平的减小那样充分减小。

例如，即使存储器单元的阈电压小于读取电压VRD1，随着阈电压变得更接近读取电压VRD1，位线的电压电平的变化可以变得相对较小。因此，在感测节点与连接至具有接近读取电压VRD1的阈电压的存储器单元的第一位线相对应的情况下，感测节点的电压电平可以不充分地减小。这样，在连接至具有接近读取电压VRD1的阈电压的存储器单元所连接的第一位线的主感测锁存器处锁存与逻辑“1”相对应的逻辑值而不锁存与逻辑“0”相对应的逻辑值。结果，即使读取电压VRD1被施加至选择的字线WLk，也可以获得与当图8A的读取电压VRD11(例如，具有小于读取电压VRD1的电平的电压)施加至选择的字线WLk时的结果基本相同的结果。

图9示出了根据本公开的实施例的读取选择的存储器单元的方法的流程图。参照图1至图3、图6、图8B和图9，非易失性存储器装置100读取选择的存储器单元的方法可包括操作S100和操作S200。

在操作S100中，非易失性存储器装置100可以读取连接至邻近的字线WLk-1的邻近的存储器单元。例如，非易失性存储器装置100的行解码器电路120可以选择(或者激活)邻近的字线WLk-1。非易失性存储器装置100的页缓冲器电路130可以感测存储在邻近的存储器单元中的数据，并且可以分别在邻近的感测锁存器处锁存感测到的数据。

在操作S200中，非易失性存储器装置100可以读取连接至选择的字线WLk的选择的存储器单元。例如，非易失性存储器装置100可以基于操作S100的结果执行操作S200。后面可以更完全地描述操作S200。

操作S100可包括操作S101至操作S105。在操作S101中，非易失性存储器装置100可以初始化页缓冲器电路130。例如，可以基于从控制逻辑电路150施加至页缓冲器电路130的页缓冲器PB0至PBn-1的信号(例如，图3的BLSLT、BLPRE、SOPRE、SLAT、SLBS、SLDS、SET_S、RST_S、SRSTS、SLBF、SLDF、SET_F、RST_F、SRSTF和SLD)初始化页缓冲器PB0至PBn-1的组件。这样，可以在主感测锁存器和邻近的感测锁存器处锁存初始值逻辑“0”。

在操作S102中，非易失性存储器装置100可以对位线BL预充电。例如，页缓冲器电路130的页缓冲器PB0至PBn-1可以响应于从控制逻辑电路150接收的高电平的位线预充电信号BLPRE和高电平的位线选择信号BLSLT，以位线预充电电压VPRCG对位线充电。

在操作S103中，非易失性存储器装置100可以对感测节点预充电。例如，页缓冲器PB0至PBn-1中的每一个可以响应于从控制逻辑电路150接收的高电平的感测节点预充电信号SOPRE，以感测节点预充电电压对感测节点SO充电。非易失性存储器装置100可以将电压VSA施加至邻近的字线WLk-1。

在操作S104中，非易失性存储器装置100可以开发感测节点。例如，页缓冲器PB0至PBn-1中的每一个可以响应于从控制逻辑电路150接收的信号PASS将感测节点SO电连接至对应的位线。在这种情况下，随着对应的位线的电压电平改变，感测节点的电压电平可以改变。

在操作S105中，非易失性存储器装置100可以在邻近的感测锁存器处锁存存储在邻近的存储器单元中的数据。例如，高电平的设置信号SET_F可以被施加至页缓冲器PB0至PBn-1。随着高电平的设置信号SET_F被施加至邻近的感测锁存器(例如，360)，邻近的感测锁存器中的每一个可以基于对应的感测节点的电压电平的改变来感测存储在对应的邻近的存储器单元中的数据，并且可以存储与感测到的数据相对应的逻辑值作为邻近的感测结果。下面，邻近的感测结果可以由“F”表示。

图10详细地示出了根据示例实施例的图9的操作S200。参照图1至图3、图8B、图9和图10，操作S200可包括操作S211至操作S218。

非易失性存储器装置100可以在时间间隔Ti1中执行操作S211至操作S214，并且可以在时间间隔Ti2中执行操作S215至操作S218。例如，时间间隔Ti1可以与时间间隔T11相对应，并且时间间隔Ti2可以与时间间隔T12相对应。在时间间隔Ti1中，非易失性存储器装置100可以执行读取操作，以集中于属于待区分状态(例如，编程状态P2)(下文中称作“目标状态”)的选择的存储器单元中的连接至第一位线的存储器单元(即，非受害单元)。在时间间隔Ti2中，非易失性存储器装置100可以执行读取操作，以集中于属于目标状态的选择的存储器单元中的连接至第二位线的存储器单元(即，受害单元)。在时间间隔Ti1中可以仅对与第一位线相对应的感测节点预充电，并且在时间间隔Ti2中可以仅对与第二位线相对应的感测节点预充电。

在操作S211中，非易失性存储器装置100可以对位线BL预充电。例如，非易失性存储器装置100可以按照与上述操作S102中的方式相似的方式执行操作S211。

在操作S212中，非易失性存储器装置100可以选择性地仅对感测节点中的与第一位线相对应的感测节点预充电。例如，可以将高电平的感测节点预充电信号SOPRE施加至页缓冲器PB0至PBn-1中的每一个的感测节点预充电块(例如，330)，并且可以将高电平的偏压信号SLBF施加至页缓冲器PB0至PBn-1中的每一个的邻近的感测锁存器(例如，360)的偏压块(例如，361)。这样，感测节点中的与第二位线相对应的感测节点(或者存储逻辑“1”作为“F”的页缓冲器的感测节点)可以基于存储在邻近的感测锁存器中的数据的逻辑值被放电，并且感测节点中的仅与第一位线相对应的感测节点(或者存储逻辑“0”作为“F”的页缓冲器的感测节点)可以以感测节点预充电电压被充电。

在操作S213中，非易失性存储器装置100可以开发感测节点。例如，非易失性存储器装置100可以按照与上述操作S104中的方式相似的方式执行操作S213。在这种情况下，执行操作S213的时间长度可以小于执行操作S104的时间长度。控制逻辑电路150可以通过调整信号PASS具有高电平的时间来调整执行操作S213的时间。

在操作S214中，非易失性存储器装置100可以将存储在选择的存储器单元中的数据锁存在主感测锁存器处。例如，页缓冲器PB0至PBn-1的主感测锁存器(例如，350)中的每一个可以基于对应的感测节点的电压电平的改变来感测存储在对应的选择的存储器单元中的数据，并且可以存储与感测到的数据相对应的逻辑值作为主感测结果。下面，主感测结果可以由“S”表示。

在操作S215中，非易失性存储器装置100可以转储存储在邻近的感测锁存器中的数据。这样，非易失性存储器装置100可以逆转邻近的感测结果“F”(“～F＝F”)。例如，页缓冲器PB0至PBn-1可以逆转(或者翻转)存储在邻近的感测锁存器中的数据的逻辑值。这样，与逻辑“0”相对应的数据可以被改变为与逻辑“1”相对应的数据，并且与逻辑“1”相对应的数据可以被改变为与逻辑“0”相对应的数据。换句话说，与邻近的感测锁存器的逆变器的相对两端相对应的节点(例如，NF0和NF1)的电压电平可以被逆转(或者翻转)。

在操作S216中，非易失性存储器装置100可以选择性地仅对感测节点中的与第二位线相对应的感测节点预充电。例如，如上面操作S212中描述的方式，可以将高电平的感测节点预充电信号SOPRE施加至页缓冲器PB0至PBn-1的感测节点预充电块，并且可以将高电平的偏压信号SLBF施加至邻近的感测锁存器的偏压块。与操作S212不同，在操作S216中，感测节点中的与第一位线相对应的感测节点可以被放电，并且可以以感测节点预充电电压仅对与第二位线相对应的感测节点充电。

在操作S217中，非易失性存储器装置100可以开发感测节点。例如，非易失性存储器装置100可以按照与上述操作S104中的方式相似的方式执行操作S217。在这种情况下，执行操作S217的时间长度可以大于执行操作S213的时间长度。

在操作S218中，非易失性存储器装置100可以将存储在选择的存储器单元中的数据锁存在主感测锁存器处。例如，非易失性存储器装置100可以按照与上述操作S214中的方式相似的方式执行操作S218。

根据本公开的实施例，可以不顾位线BL而将通过感测选择的存储器单元获得的值存储在主感测锁存器中。换句话说，可以将与第一位线相对应的主感测值和与第二位线相对应的主感测值存储在相同的锁存器中。这样，根据本公开的实施例的非易失性存储器装置100的页缓冲器电路130的面积可以减小。

根据本公开的另一实施例，在感测连接至第一位线的存储器单元的过程中开发感测节点的时间可以比在感测连接至第二位线的存储器单元的过程中开发感测节点的时间更短。这样，可以实现与使用具有比实际被施加至选择的字线WLk的读取电压的电平更小的电平的电压的效果基本相同的效果。因此，可以不需要改变将被施加至字线的电压。这样，可以提高非易失性存储器装置100的读取操作的性能。

图11详细示出了根据示例实施例的图10的操作S215。参照图1至图4、图8B、图10和图11，操作S215可包括操作S1101至操作S1105。

在操作S1101中，非易失性存储器装置100可以初始化感测节点。例如，感测节点可以响应于从控制逻辑电路150施加的高电平的信号SOPRE2被放电至电压VSS的电平。

在操作S1102中，非易失性存储器装置100可以对所有感测节点预充电。例如，可以响应于从控制逻辑电路150施加的高电平的信号SOPRE1对所有感测节点预充电。

在操作S1103中，非易失性存储器装置100可以基于存储在邻近的感测锁存器中的数据将感测节点的一部分放电。例如，可以响应于从控制逻辑电路150施加至邻近的感测锁存器的偏压块的高电平的偏压信号SLBF，仅将连接至分别存储邻近的感测结果“1”的邻近的感测锁存器的感测节点放电。

在操作S1104中，非易失性存储器装置100可以将邻近的感测锁存器复位。例如，可以响应于高电平的复位信号RST_F和高电平的锁存复位信号SRSTF将邻近的感测锁存器复位。

在操作S1105中，非易失性存储器装置100可以设置邻近的感测锁存器。例如，可以将高电平的锁存信号SLAT和高电平的设置信号SET_F从控制逻辑电路150施加至页缓冲器电路130的锁存块和邻近的感测锁存器。可以响应于高电平的锁存信号SLAT和高电平的设置信号SET_F将感测节点的电压电平分别施加至邻近的感测锁存器。这样，可以将逻辑“0”锁存在分别存储了在操作S1104之前存储的邻近的感测结果“1”的邻近的感测锁存器处，反之亦然。

图12示出了根据本公开的实施例的选择的存储器单元的阈电压分布。在图12所示的实施例中，可以在一个存储器单元中存储2比特数据，但是本公开不限于此。参照图1至图3和图12，图12示出了在邻近的存储器单元被编程之后选择的存储器单元的阈电压分布的一部分。例如，图12示出了选择的存储器单元中的被编程为擦除状态“E”或者编程状态P1、P2和P3中的一个的存储器单元的阈电压分布。

曲线1200、1210、1220和1230可以分别指示在对邻近的存储器单元编程之前擦除状态“E”的选择的存储器单元和被编程为编程状态P1、P2和P3的选择的存储器单元的阈电压分布。随着邻近的存储器单元被编程，属于曲线1200的存储器单元可以属于曲线1201和1202中的一个，属于曲线1210的存储器单元可以属于曲线1211和1212中的一个，属于曲线1220的存储器单元可以属于曲线1221和1222中的一个，并且属于曲线1230的存储器单元可以属于曲线1231和1232中的一个。

在图12所示的实施例中，当将电压VRDj2施加至选择的字线时，属于曲线1212的存储器单元中的阴影区域A1中包括的存储器单元可以被异常地识别为未被编程为编程状态P1。另外，当将电压VRDj1施加至选择的字线时，属于曲线1221的存储器单元中的具有小于电压VRDj1的阈电压的存储器单元可以被异常地识别为被编程为编程状态P1。

在实施例中，非易失性存储器装置100可以对所有感测节点预充电，并且可以将电压VRDj1施加至选择的字线。这样，非易失性存储器装置100可以将属于曲线1222、1231和1232的存储器单元和属于曲线1221的存储器单元中的具有大于电压VRDj1的阈电压的存储器单元与属于曲线1201、1202、1211和1212的存储器单元和属于曲线1221的存储器单元中的具有小于电压VRDj1的阈电压的存储器单元(即，属于曲线1221的存储器单元中的其余的存储器单元)进行区分。然后，非易失性存储器装置100可以选择性地仅对与具有大于电压VRDj1的阈电压的存储器单元和属于曲线1211的存储器单元相对应的感测节点预充电，并且可以将电压VRDj2施加至选择的字线。结果，被异常地识别为不同的编程状态的存储器单元的数量可以小于仅使用电压VRDj1和VRDj2中的一个的情况下的被异常地识别为不同的编程状态的存储器单元的数量。

下面，将参照图12和图13更完全地描述与图12关联的读取操作。

图13详细示出了根据本公开的另一实施例的图9的操作S200。参照图1至图3、图8B、图9、图12和图13，操作S200可包括操作S221至操作S228。非易失性存储器装置100可以在时间间隔Tj1中执行第一感测并且可以在时间间隔Tj2中执行第二感测。

非易失性存储器装置100可以在时间间隔Tj1中执行操作S221至操作S224并且可以在时间间隔Tj2中执行操作S225至操作S228。例如，时间间隔Tj1可为执行使用电压VRDj1的读取操作的时间间隔。时间间隔Tj2可为执行使用电压VRDj2的读取操作的时间间隔。可替换地，在时间间隔Tj1中从行解码器电路120施加至选择的字线WLk的电压电平可以等于在时间间隔Tj2中从行解码器电路120施加至选择的字线WLk的电压电平。例如，在时间间隔Tj1和Tj2中，可以将大于属于曲线1212的存储器单元的阈电压且小于属于曲线1222的存储器单元的阈电压的电压(例如，电压VRDj1)施加至选择的字线WLk。可以通过控制逻辑电路150调整被施加至选择的字线WLk的电压电平。当被施加至选择的字线WLk的电压均匀时，时间间隔Tj1中的用于开发(例如，操作S223)的时间可以比时间间隔Tj2中的用于开发(例如，操作S227)的时间更短。

在实施例中，非易失性存储器装置100可以通过执行读取操作来执行第一感测，以集中于目标状态(例如，编程状态P1)的选择的存储器单元中的受害单元(例如，属于曲线1212的存储器单元)。在时间间隔Tj2中，非易失性存储器装置100可以基于执行第一感测的结果再次对与受害单元相对应的感测节点以外的其余的感测节点预充电。非易失性存储器装置100可以通过执行读取操作来执行第二感测，以集中于目标状态的选择的存储器单元中的非受害单元(例如，属于曲线1211的存储器单元)。

在执行第二感测的过程中，在执行第二感测的同时，非易失性存储器装置100可以调整感测节点的开发时间(即，将高电平的信号PASS施加至页缓冲器电路130的时间)，使得基于第一感测结果被确定为导通单元的存储器单元的感测节点的电压电平由于对应的位线的影响而不增大至参考值或更大。这样，被编程为具有大于目标状态的上限的阈电压的存储器单元不会被异常地识别为目标状态。结果，可以提高读取操作的精度。

在操作S221中，非易失性存储器装置100可以对位线BL预充电。例如，非易失性存储器装置100可以按照与上述操作S101中的方式相似的方式执行操作S221。

在操作S222中，非易失性存储器装置100可以对所有感测节点预充电。例如，可以将高电平的感测节点预充电信号SOPRE施加至页缓冲器PB0至PBn-1中的每一个的感测节点预充电块(例如，330)，并且可以将低电平的偏压信号SLBF施加至页缓冲器PB0至PBn-1中的每一个的邻近的感测锁存器(例如，360)的偏压块(例如，361)。这样，可以以感测节点预充电电压对所有感测节点充电。

在操作S223中，非易失性存储器装置100可以开发感测节点。例如，非易失性存储器装置100可以按照与上述操作S104中的方式相似的方式执行操作S223。

在操作S224中，非易失性存储器装置100可以将存储在选择的存储器单元中的数据锁存在主感测锁存器处。例如，非易失性存储器装置100可以按照与上述操作S214中的方式相似的方式执行操作S224。

在操作S225中，非易失性存储器装置100可以将邻近的感测结果“F”转储至主感测锁存器。这样，非易失性存储器装置100可以将存储在与邻近的感测结果“F”为逻辑“0”的邻近的感测锁存器相对应的主感测锁存器中的主感测结果“S”设置为逻辑“1”(“～F＝S”)。稍后将更完全地描述操作S225。

在操作S226中，非易失性存储器装置100可以再次选择性地对感测节点中的一部分预充电。例如，非易失性存储器装置100可以按照与上述操作S215中的方式相似的方式翻转(或者逆转)主感测结果“S”。可以在预充电之后基于主感测结果“S”将页缓冲器PB0至PBn-1的感测节点放电，并且主感测锁存器在被复位之后可以再次被设置。在由主感测锁存器锁存的主感测结果被翻转之后，可以将高电平的感测节点预充电信号SOPRE施加至页缓冲器PB0至PBn-1的感测节点预充电块，并且可以将高电平的偏压信号SLBS施加至主感测锁存器。这样，与操作S222不同，在操作S226中，可以将感测节点中的连接至在操作S224中存储的主感测结果对应于逻辑“0”的主感测锁存器的感测节点和连接至第二位线的感测节点放电，并且可以选择性地对连接至与逻辑“1”相对应的主感测锁存器的感测节点和连接至第一位线的感测节点预充电。

在操作S227中，非易失性存储器装置100可以将主感测锁存器复位。例如，主感测锁存器可以响应于高电平的复位信号RST_S和高电平的锁存复位信号SRSTS被复位。

在操作S227中，非易失性存储器装置100可以开发感测节点。例如，非易失性存储器装置100可以按照与上述操作S104中的方式相似的方式执行操作S227。在这种情况下，与图10的操作S213和操作S217不同，执行操作S227的时间长度可以小于执行操作S223的时间长度。因此，可以实现与当电平小于由行解码器电路120实际施加至选择的字线WLk的电压的电压由行解码器电路120施加至选择的字线WLk时的结果基本相同的结果。在操作S228中，非易失性存储器装置100可以将存储在选择的存储器单元中的数据锁存在主感测锁存器处。例如，非易失性存储器装置100可以按照与上述操作S214中的方式相似的方式执行操作S228。

[表1]

在实施例中，上表1示出了关于属于曲线1202、1211、1212、1221和1222的存储器单元执行操作S100和操作S221至操作S228的结果。作为操作S100的结果，可以将逻辑“0”锁存在与第一位线相对应的邻近的感测锁存器(在表1中，与曲线1211和1221相对应的邻近的感测结果“F”)，并且可以将逻辑“1”锁存在与第二位线相对应的邻近的感测锁存器(在表1中，与曲线1202、1212和1222相对应的邻近的感测结果“F”)。

在操作S221至操作S223之后，在操作S224中，可以将逻辑“0”锁存在与选择的存储器单元中的具有小于电压VRDj1的阈电压的存储器单元相对应的主感测锁存器，并且可以将逻辑“1”锁存在与具有等于或大于电压VRDj1的阈电压的存储器单元相对应的主感测锁存器。

在操作S225中，与锁存了逻辑“1”的邻近的感测锁存器相对应的主感测锁存器和与锁存了逻辑“0”的邻近的感测锁存器相对应的主感测锁存器中的在操作S224中锁存了逻辑“1”的主感测锁存器可以保持在操作S224中锁存的逻辑值。相反，可以在与锁存了逻辑“0”的邻近的感测锁存器相对应的主感测锁存器中的在操作S224中锁存了逻辑“0”的主感测锁存器处锁存逻辑“1”(在表1中，与属于曲线1201和曲线1212的存储器单元中的具有小于电压VRDj1的阈电压的存储器单元相对应的主感测结果“S”)。

在操作S226中，页缓冲器电路130可以逆转在主感测锁存器处锁存的锁存值。然后，可以将与主感测锁存器关联的高电平的偏压信号SLBS和高电平的感测节点预充电信号SOPRE施加至页缓冲器电路130。这样，与逆转的主感测值为逻辑“1”的主感测锁存器相对应的感测节点可被放电(在表1中，与曲线1202和1212相对应的感测节点的“1”)，并且可仅对与逆转的主感测值为逻辑“0”的主感测锁存器相对应的感测节点预充电(在表1中，与曲线1211、1221和1222相对应的感测节点的“0”)。

在操作S227中，主感测锁存器可以被复位，并且感测节点可以被开发。这样，在操作S228中，与在操作S226中未预充电的感测节点相对应的主感测锁存器可以保持逻辑“0”(在表1中，与曲线1202和1212相对应的主感测结果“S”)。另外，与在操作S226中被再次预充电的感测节点相对应的主感测锁存器中的与具有小于电压VRDj2的阈电压的存储器单元相对应的主感测锁存器也可保持逻辑“0”(在表1中，与曲线1211相对应的主感测结果“S”)。相反，在与在操作S226中被再次预充电的感测节点相对应的主感测锁存器中的与具有等于或大于电压VRDj2的阈电压的存储器单元相对应的主感测锁存器处可以锁存逻辑“1”(在表1中，与曲线1221和1222相对应的主感测结果“S”)。结果，通过执行操作S221至操作S228，非易失性存储器装置100可以将被编程为编程状态P1的存储器单元与被编程为编程状态P2的存储器单元高精度地区分。

图14详细地示出了根据示例实施例的图13的操作S225。参照图1至图4、图8B、图11、图13和图14，操作S225可包括操作S1401至操作S1404。

在操作S1401中，非易失性存储器装置100可以初始化感测节点。例如，按照在上述操作S1101中的方式，非易失性存储器装置100可以执行操作S1401。

在操作S1402中，非易失性存储器装置100可以对所有感测节点预充电。例如，按照在上述操作S1102中的方式，非易失性存储器装置100可以执行操作S1402。

在操作S1403中，非易失性存储器装置100可以基于存储在邻近的感测锁存器中的数据对感测节点的一部分放电。例如，按照在上述操作S1103中的方式，非易失性存储器装置100可以执行操作S1403。

在操作S1404中，非易失性存储器装置100可以设置主感测锁存器。例如，感测节点的电压电平可以响应于高电平的锁存信号SLAT和高电平的设置信号SET_S分别被施加至主感测锁存器。这样，连接至存储了与逻辑“1”相对应的值作为邻近的感测结果的邻近的感测锁存器的主感测锁存器可以保持在执行操作S1401之前锁存的主感测结果。然而，可以在连接至存储了与逻辑“0”相对应的值作为邻近的感测结果的邻近的感测锁存器的主感测锁存器处再次锁存与逻辑“1”相对应的值。

图15A和图15B示出了根据本公开的实施例的选择的存储器单元的阈电压分布。参照图1至图3、图12、图15A和图15B，图15A和图15B示出了在邻近的存储器单元被编程之后选择的存储器单元的阈电压分布的一部分。在图15A和图15B所示的实施例中，当将电压VRDa2或VRDb2施加至选择的字线时，属于曲线1212的存储器单元中的具有大于电压VRDa2的阈电压的存储器单元可以被异常地识别为被编程为编程状态P2。

在实施例中，非易失性存储器装置100可以通过使用电压VRDa1和VRDa2执行第一感测，并且可以通过使用电压VRDb1和VRDb2执行第二感测。例如，非易失性存储器装置100可以通过将电压VRDa1施加至选择的字线执行第一粗感测，并且可以通过将电压VRDa2施加至选择的字线执行第一主感测。非易失性存储器装置100可以通过将电压VRDb1施加至选择的字线执行第二粗感测，并且可以通过将电压VRDb2施加至选择的字线执行第二主感测。

换句话说，与图12和图13所示的实施例不同，在图15A和图15B所示的实施例中，可以通过使用电压VRDa1和VRDb1进一步执行第一粗感测和第二粗感测。随着执行第一粗感测和第二粗感测，当由主感测锁存器锁存数据时出现错误(或噪声)的可能性可以减小。

例如，假设通过仅使用电压VRDa2仅执行第一主感测。在这种情况下，可有必要基本上同时在与具有大于电压VRDa2的阈电压的存储器单元相对应的主感测锁存器处锁存逻辑“1”。然而，由于页缓冲器PB0至PBn-1之间的耦接，可能在主感测锁存器处锁存错误的逻辑值(即，由于耦接可能出现错误或噪声)。相反，因为在通过使用大于电压VRDa2的电压VRDa1执行第一粗感测的情况下必须基本上同时锁存逻辑“1”的主感测锁存器的数量减少，所以耦接的程度可以减小。因此，由主感测锁存器锁存错误的逻辑值的可能性可以减小。结果，非易失性存储器装置100的读取操作的可靠性可以提高。

下面，将参照图16更完全地描述与图15A和图15B关联的读取操作。

图16详细地示出了根据本公开的另一实施例的图9的操作S200。参照图1至图3、图8B、图9、图12、图13、图15A、图15B和图16，操作S200可包括操作S231至操作S237和操作S241至操作S247。非易失性存储器装置100可以在时间间隔Ta1中执行第一感测，并且可以在时间间隔Ta2中执行第二感测。例如，非易失性存储器装置100可以通过使用四个电压(例如，VRDa1、VRDa2、VRDb1和VRDb2)执行第一粗感测、第一主感测、第二粗感测和第二主感测，四个电压中的每一个被施加至选择的字线。可以通过控制逻辑电路150调整施加至选择的字线的电压电平。

对于另一示例，在第一粗感测和第一主感测期间将相同的电压施加至选择的字线的状态下，非易失性存储器装置100可以通过调整感测节点的开发时间来执行第一粗感测和第一主感测。如在以上描述中，在将与在第一粗感测和第一主感测期间被施加至选择的字线的电压不同的电压施加至选择的字线的状态下，非易失性存储器装置100可以通过调整感测节点的开发时间来执行第二粗感测和第二主感测。可以通过控制逻辑电路150来调整感测节点的开发时间。

对于另一示例，在第一粗感测、第一主感测、第二粗感测和第二主感测期间将相同的电压施加至选择的字线的状态下，非易失性存储器装置100可以通过调整感测节点的开发时间来执行第一粗感测、第一主感测、第二粗感测和第二主感测。

在实施例中，非易失性存储器装置100的行解码器电路120可以在时间间隔Ta1中将电压(例如，电压VRDa1)施加至选择的字线WLk，并且可以在时间间隔Ta2中将电压(例如，电压VRDb1)施加至选择的字线WLk。可以通过控制逻辑电路150来调整从行解码器电路120施加至选择的字线WLk的电压电平。

在操作S231中，非易失性存储器装置100可以对位线BL预充电。例如，非易失性存储器装置100可以按照与上述操作S101中的方式相似的方式执行操作S231。

在操作S232中，非易失性存储器装置100可以对所有感测节点预充电。例如，非易失性存储器装置100可以按照与操作S222中的的方式相似的方式执行操作S232。

在操作S233中，非易失性存储器装置100可以开发感测节点。例如，非易失性存储器装置100可以按照与操作S104中的方式相似的方式执行操作S233。

在操作S234中，非易失性存储器装置100可以将存储在选择的存储器单元中的数据锁存在主感测锁存器处。例如，非易失性存储器装置100可以按照与操作S214中的方式相似的方式执行操作S234。

在操作S235中，非易失性存储器装置100可以再次选择性地对感测节点的一部分预充电。例如，可以将高电平的偏压信号SLBS和高电平的感测节点预充电信号SOPRE施加至页缓冲器PB0至PBn-1。这样，通过主感测锁存器的偏压块(例如，351)，感测节点中的连接至在操作S234中存储的主感测结果为逻辑“1”的主感测锁存器的感测节点可以被放电，并且可以仅对连接至在操作S234中存储的主感测结果为逻辑“0”的主感测锁存器的感测节点预充电。例如，可以对与作为第一粗感测的结果被确定为导通单元的存储器单元相对应的感测节点(或者其中第一粗感测结果为逻辑“0”的页缓冲器的感测节点)再次预充电。

在操作S236中，非易失性存储器装置100可以开发感测节点。例如，非易失性存储器装置100可以按照与上述操作S104中的方式相似的方式执行操作S236。在这种情况下，执行操作S236的时间长度可以小于执行操作S233的时间长度。因此，可以实现与当将小于从行解码器电路120实际施加至选择的字线WLk的电压(例如，电压VRDa1)并且等于或大于属于曲线1221的存储器单元的阈电压的电压(例如，电压VRDa2)从行解码器电路120施加至选择的字线WLk时的结果基本相同的结果。

对于另一示例，由于第一粗感测，连接至属于曲线1221的存储器单元中的具有小于电压VRDa1的阈电压的存储器单元的位线的电压可已经变得小于位线预充电电压VPRCG。非易失性存储器装置100可以调整执行操作S236的时间长度，使得与已经减小的位线电压相对应的感测节点的电压不减小至参考值或更小。在这种情况下，非易失性存储器装置100还可以调整执行操作S236的时间长度，使得与属于曲线1201、1202和1211的存储器单元以及属于曲线1212的存储器单元中的具有小于电压VRDa2的阈电压的存储器单元相对应的感测节点的电压减小至参考值或更小。

在操作S237中，非易失性存储器装置100可以将存储在选择的存储器单元中的数据锁存在主感测锁存器处。例如，非易失性存储器装置100可以按照与上述操作S214中的方式相似的方式执行操作S237。与图13的操作S224不同，因为在图16的操作S237中执行第一粗感测，因此锁存了逻辑“1”的主感测锁存器的数量(或者，在操作S234中被确定为截止单元但是在操作S237中被确定为导通单元的存储器单元的数量)可以进一步减少。这样，在主感测锁存器中发生的噪声可以降低。

在操作S241中，非易失性存储器装置100可以将存储在邻近的感测锁存器中的数据转储至主感测锁存器。这样，非易失性存储器装置100可以将存储在与邻近的感测结果“F”为逻辑“0”的邻近的感测锁存器相对应的主感测锁存器中的主感测结果“S”设为逻辑“1”(“～F＝S”)。例如，非易失性存储器装置100可以按照与上述操作S225中的方式相似的方式执行操作S241。

在操作S242中，非易失性存储器装置100可以再次选择性地对感测节点的一部分预充电。例如，按照操作S226中的方式，非易失性存储器装置100可以逆转主感测结果“S”。然后，可以将高电平的感测节点预充电信号SOPRE施加至页缓冲器PB0至PBn-1的感测节点预充电块，并且可以将高电平的偏压信号SLBS施加至主感测锁存器的偏压块。这样，由于操作S241，与作为第一主感测的结果被感测为导通单元的存储器单元和对应于第二位线的存储器单元相对应的感测节点可以被放电。可再次仅对与被感测为截止单元的存储器单元相对应的感测节点和与第一位线相对应的感测节点(或者仅对其中第一主感测结果与逻辑“1”相对应的页缓冲器和其中邻近的感测结果与逻辑“0”相对应的页缓冲器的感测节点)预充电。

在操作S243中，非易失性存储器装置100可以开发感测节点。例如，非易失性存储器装置100可以按照与上述操作S227中的方式相似的方式执行操作S243。与操作S227相似，非易失性存储器装置100可以将主感测锁存器复位。

在操作S244中，非易失性存储器装置100可以将存储在选择的存储器单元中的数据锁存在主感测锁存器处。例如，非易失性存储器装置100可以按照与上述操作S214中的方式相似的方式执行操作S244。

在操作S245中，非易失性存储器装置100可以再次选择性地对感测节点的一部分预充电。例如，非易失性存储器装置100可以按照与上述操作S235中的方式相似的方式执行操作S245。这样，与作为第二粗感测的结果被感测为截止单元的存储器单元相对应的感测节点可以被放电，并且与作为第二粗感测的结果被感测为导通单元的存储器单元相对应的感测节点(或者第二粗感测结果为逻辑“0”的页缓冲器的感测节点)可以再次被预充电。

在操作S246中，非易失性存储器装置100可以开发感测节点。例如，非易失性存储器装置100可以按照与上述操作S104中的方式相似的方式执行操作S246。在这种情况下，执行操作S246的时间长度可以小于执行操作S243的时间长度。

在操作S247中，非易失性存储器装置100可以将存储在选择的存储器单元中的数据锁存在主感测锁存器处。例如，非易失性存储器装置100可以按照与上述操作S214中的方式相似的方式执行操作S247。

图17示出了包括图1的非易失性存储器装置的存储装置的框图。参照图1和图17，存储装置1可包括存储器控制器10、外部缓冲器20和图1的非易失性存储器装置100。

存储器控制器10可以从外部主机装置接收用于将数据写入非易失性存储器装置100中或者从非易失性存储器装置100读取数据的各种请求。存储器控制器10可以在外部缓冲器20中存储从外部主机装置接收的或者发送至外部主机装置的数据和用于管理存储装置1的数据。

存储器控制器10可包括主机接口11、处理器12、存储器管理器13、内部缓冲器14、缓冲器控制器15、错误校正码(ECC)块16和总线17。

主机接口11可以从外部主机装置接收各种请求。例如，主机接口11可以对从外部主机装置接收的请求进行解码。主机接口11可以将对请求进行解码的结果存储在内部缓冲器14中。主机接口11可以响应于从外部主机装置接收的请求将数据信号发送至外部主机装置。

处理器12可以驱动操作***或用于驱动存储器控制器10的固件。处理器12可以读取存储在内部缓冲器14中的解码结果。处理器12可以基于所读取的解码结果生成命令和地址，以控制非易失性存储器装置100。处理器12可以将生成的命令和地址传递至存储器管理器13。在处理器12的控制下，可以通过存储器管理器13将存储在内部缓冲器14和外部缓冲器20中的数据存储在非易失性存储器装置100中。

存储器管理器13可以在处理器12的控制下与非易失性存储器装置100通信。例如，存储器管理器13可以通过信道CH将由处理器12生成的命令和地址、存储在内部缓冲器14中的数据以及存储在外部缓冲器20中的数据发送至非易失性存储器装置100。存储器管理器13可以通过信道CH接收存储在非易失性存储器装置100中的数据。

内部缓冲器14可包括随机存取存储器(RAM)。例如，内部缓冲器14可包括静态RAM(SRAM)或动态RAM(DRAM)。在处理器12的控制下，缓冲器控制器15可以将数据写入外部缓冲器20，或者可以从外部缓冲器20读取数据。

ECC块16可以通过使用错误校正码ECC对将被发送至非易失性存储器装置100的数据执行错误校正编码。ECC块16可以通过使用错误校正码ECC对从非易失性存储器装置100接收的数据执行错误校正解码。

外部缓冲器20可包括随机存取存储器(RAM)。例如，外部缓冲器20可包括DRAM、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)等。

在实施例中，非易失性存储器装置100可以从存储器控制器10接收命令CMD，命令CMD涉及是否对存储在连接至从字线中选择的字线(例如，WLk，k是小于m的自然数)的选择的存储器单元中的数据执行读取操作。在这种情况下，命令CMD可以涉及执行正常读取操作，或者可以涉及数据恢复读取操作。例如，命令CMD可包括指示将通过非易失性存储器装置100执行的读取操作的描述符。

当从存储器控制器10接收到指示正常读取操作的命令CMD时，在正常读取操作期间，控制逻辑电路150可以允许行解码器电路120激活选择的字线，并且可以允许页缓冲器电路130通过多条位线感测存储在连接至选择的字线的选择的存储器单元中的数据。

当从存储器控制器10接收到指示数据恢复读取操作的命令CMD时，在读取操作期间，控制逻辑电路150可以首先允许行解码器电路120激活邻近于选择的字线的邻近的字线，然后可以允许行解码器电路120激活选择的字线。当由行解码器电路120激活邻近的字线时，控制逻辑电路150可以允许页缓冲器电路130感测存储在邻近的存储器单元中的数据。当由行解码器电路120激活选择的字线时，控制逻辑电路150可以允许页缓冲器电路130基于感测邻近的存储器单元的结果来感测存储在选择的存储器单元中的数据。

在另一实施例中，控制逻辑电路150可以基于从存储器控制器10接收的命令CMD调整邻近的存储器单元能够被分类为的组别的数量以及将用于对邻近的存储器单元进行分类的电压电平。

在另一实施例中，控制逻辑电路150可以基于从存储器控制器10接收的命令CMD调整时间间隔T11、T21和T31中的每一个的长度。例如，可以基于各种因素(诸如能够被存储在一个存储器单元中的数据的比特数、每个存储器单元被编程为的状态、非易失性存储器装置100的预期寿命(例如，编程/擦除周期的数量)和非易失性存储器装置100的温度)调整时间间隔T11、T21和T31中的每一个的长度。对于另一示例，可以基于包括用于读取请求的存储器单元的存储器单元是否与存储器块BLK1至BLKz中的任一个相对应来调整时间间隔T11、T21和T31中的每一个的长度。

在另一实施例中，控制逻辑电路150可以基于命令CMD调整在图13的时间间隔Tj1和图16的时间间隔Ta1和Ta2中将由行解码器电路120施加至选择的字线WLk的电压电平。在图10的操作S213和操作S217、图13的操作S223和操作S227以及图16的操作S233、操作S236、操作S243和操作S246中，控制逻辑电路150可以基于命令CMD调整感测节点开发时间的长度。例如，通过使用与调整时间间隔T11、T21和T31的长度的方式相似的方式，控制逻辑电路150可以考虑各种因素调整上述电压电平和感测节点开发时间的长度。

图18示出了根据本公开的另一实施例的非易失性存储器装置。图18示出了图1的存储器块BLK1至BLKz中的存储器块BLKa。在图18所示的实施例中，多个单元串CS可以在衬底SUB上多行多列地布置。多个单元串CS可以共同连接至形成在衬底SUB上(或衬底SUB中)的共源极线CSL。衬底SUB的位置不限于图18示出的实施例。

在图18所示的实施例中，共源极线CSL可以连接至单元串CS的下端。然而，如果共源极线CSL电连接至单元串CS的下端，则就足够了。因此，本公开不限于共源极线CSL在物理上位于单元串CS的下端的实施例。另外，在图18所示的实施例中，单元串CS按照4×4的矩阵布置，但是块BLKa中包括的单元串CS的数量可以增加或减少。

每行的单元串可以共同连接至地选择线GSL，并且可以连接至串选择线SSL1至SSL4中的相关的串选择线。每列的单元串可以连接至位线BL1至BL4中的相关位线。

单元串CS中的每一个可包括连接至地选择线GSL的至少一个地选择晶体管GST、分别连接至多条字线WL1至WL8的多个存储器单元MC以及分别连接至串选择线SSL1至SSL4中的相关的串选择线的串选择晶体管SST(包括SSTl和SSTu)。

在单元串CS中的每一个中，地选择晶体管GST、存储器单元MC和串选择晶体管SST可以在垂直于衬底SUB的方向上串联连接，并且可以在垂直于衬底SUB的方向上顺序地堆叠。在单元串CS中的每一个中，存储器单元MC中的至少一个可以用作伪存储器单元。伪存储器单元可以不被编程(例如，可被禁止编程)，或者可与存储器单元MC1至MC8中的除伪存储器单元之外的其余的存储器单元不同地被编程。

图19示出了根据本公开的另一实施例的非易失性存储器装置的剖视图。参照图19，非易失性存储器装置2100可以具有芯片到芯片(C2C)结构。C2C结构可以指通过在第一晶圆上制造包括单元区CELL的上芯片、在不同于第一晶圆的第二晶圆上制造包括***电路区PERI的下芯片以及随后按照接合方式将上芯片和下芯片连接而形成的结构。例如，接合方式可包括将形成在上芯片的最上面的金属层上的接合金属和形成在下芯片的最上面的金属层上的接合金属电连接的方法。例如，当接合金属由铜(Cu)形成时，接合方式可为Cu-Cu接合，并且接合金属也可以由铝或钨形成。

非易失性存储器装置2100的***电路区PERI和单元区CELL中的每一个可包括外部焊盘接合区PA、字线接合区WLBA和位线接合区BLBA。

***电路区PERI可包括第一衬底2210，层间绝缘层2215，形成在第一衬底2210上的多个电路元件2220a、2220b和2220c，分别连接至多个电路元件2220a、2220b和2220c的第一金属层2230a、2230b和2230c，以及形成在第一金属层2230a、2230b和2230c上的第二金属层2240a、2240b和2240c。电路元件2220a、2220b和2220c中的每一个可包括一个或多个晶体管。在实施例中，第一金属层2230a、2230b和2230c可以由具有相对高的阻抗的钨形成，并且第二金属层2240a、2240b和2240c可以由具有相对低的阻抗的铜形成。

在图19所示的实施例中，即使示出并描述了第一金属层2230a、2230b和2230c和第二金属层2240a、2240b和2240c，但是第一金属层2230a、2230b和2230c和第二金属层2240a、2240b和2240c不限于此，并且还可以在第二金属层2240a、2240b和2240c上形成一个或多个金属层。形成在第二金属层2240a、2240b和2240c上的一个或多个金属层的至少一部分可以由具有比形成第二金属层2240a、2240b和2240c的铜的阻抗更低的阻抗的铝等形成。

层间绝缘层2215可以设置在第一衬底2210上，并且可以覆盖多个电路元件2220a、2220b和2220c，第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c。层间绝缘层2215可包括诸如氧化硅、氮化硅等的绝缘材料。

可在字线接合区WLBA中在第二金属层2240b上形成下接合金属2271b和2272b。在字线接合区WLBA中，***电路区PERI中的下接合金属2271b和2272b可以按照接合方式电连接至单元区CELL中的上接合金属2371b和2372b，并且下接合金属2271b和2272b以及上接合金属2371b和2372b可以由铝、铜、钨等形成。

另外，单元区CELL中的上接合金属2371b和2372b可以被称作第一金属焊盘，并且***电路区PERI中的下接合金属2271b和2272b可以被称作第二金属焊盘。第一金属焊盘和第二金属焊盘可以通过以上接合方式直接连接。

单元区CELL可包括至少一个存储器块。单元区CELL可包括第二衬底2310和共源极线2320。在第二衬底2310上，多条字线2331至2338(即，2330)可以在垂直于第二衬底2310的上表面的方向(即，Z轴方向)上堆叠。串选择线和地选择线可以分别布置在多条字线2330上方和下方，并且多条字线2330可以设置在串选择线与地选择线之间。

在位线接合区BLBA中，沟道结构CHS可以在垂直于第二衬底2310的上表面的方向上延伸，并且可以穿过多条字线2330、串选择线和地选择线。沟道结构CHS可包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接至第一金属层2350c和第二金属层2360c。例如，第一金属层2350c可为位线接触件，并且第二金属层2360c可为位线。在实施例中，位线2360c可以在平行于第二衬底2310的上表面的第一方向(即，Y轴方向)上延伸。

在图19所示的实施例中，可以将设置有沟道结构CHS、位线2360c等的区域限定为位线接合区BLBA。在位线接合区BLBA中，位线2360c可以电连接至在***电路区PERI中提供页缓冲器2393的电路元件2220c。例如，位线2360c可以连接至单元区CELL中的上接合金属2371c和2372c，并且上接合金属2371c和2372c可以与连接至页缓冲器2393的电路元件2220c的下接合金属2271c和2272c连接。

在字线接合区WLBA中，多条字线2330可以在平行于第二衬底2310的上表面的第二方向(即，X轴方向)上延伸，并且可以连接至多个单元接触插塞2341至2347(即，2340)。字线2330和单元接触插塞2340可以在由在第二方向上以不同长度延伸的多条字线2330中的至少一些提供的焊盘处彼此连接。第一金属层2350b和第二金属层2360b可以顺序地连接至与字线2330连接的单元接触插塞2340中的每一个的上部分。单元接触插塞2340可以在字线接合区WLBA中通过单元区CELL的上接合金属2371b和2372b和***电路区PERI的下接合金属2271b和2272b连接至***电路区PERI。

单元接触插塞2340可以电连接至在***电路区PERI中提供行解码器2394的电路元件2220b。在实施例中，提供行解码器2394的电路元件2220b的操作电压可以与提供页缓冲器2393的电路元件2220c的操作电压不同。例如，提供页缓冲器2393的电路元件2220c的操作电压可以大于提供行解码器2394的电路元件2220b的操作电压。

可以在外部焊盘接合区PA中设置共源极线接触插塞2380。共源极线接触插塞2380可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接至共源极线2320。第一金属层2350a和第二金属层2360a可以顺序地堆叠在共源极线接触插塞2380的上部分上。例如，设置有共源极线接触插塞2380、第一金属层2350a和第二金属层2360a的区域可以被限定为外部焊盘接合区PA。

同时，可以在外部焊盘接合区PA中设置输入/输出焊盘2205和2305。参照图19，可以在第一衬底2210下方形成覆盖第一衬底2210的下表面的下绝缘膜2201，并且可在下绝缘膜2201上形成第一输入/输出焊盘2205。第一输入/输出焊盘2205可以通过第一输入/输出接触插塞2203连接至设置在***电路区PERI中的多个电路元件2220a、2220b和2220c中的至少一个，并且可以通过下绝缘膜2201与第一衬底2210分离。另外，可以在第一输入/输出接触插塞2203与第一衬底2210之间设置侧绝缘膜，以将第一输入/输出接触插塞2203与第一衬底2210电分离。

参照图19，可在第二衬底2310上形成覆盖第二衬底2310的上表面的上绝缘膜2301，并且可以将第二输入/输出焊盘2305设置在上绝缘膜2301上。第二输入/输出焊盘2305可以通过第二输入/输出接触插塞2303和***电路区PERI的下接合金属2271a和2271b连接至设置在***电路区PERI中的多个电路元件2220a、2220b和2220c中的至少一个。

根据实施例，第二衬底2310和共源极线2320可以不设置在设置有第二输入/输出接触插塞2303的区域中。另外，第二输入/输出焊盘2305可以不与字线2330在第三方向(即，Z轴方向)上重叠。参照图19，第二输入/输出接触插塞2303可以在平行于第二衬底2310的上表面的方向上与第二衬底2310分离，并且可以穿过单元区CELL的层间绝缘层2315，以连接至第二输入/输出焊盘2305和***电路区PERI的下接合金属2271a和2272a。

根据实施例，可以选择性地形成第一输入/输出焊盘2205和第二输入/输出焊盘2305。例如，非易失性存储器装置2100可仅包括设置在第一衬底2210上的第一输入/输出焊盘2205，或者仅包括设置在第二衬底2310上的第二输入/输出焊盘2305。可替换地，非易失性存储器装置2100可包括第一输入/输出焊盘2205和第二输入/输出焊盘2305二者。

在分别被包括在单元区CELL和***电路区PERI中的外部焊盘接合区PA和位线接合区BLBA中的每一个中，最上面的金属层中的金属图案可被设为伪图案，或者可以不存在最上面的金属层。

在外部焊盘接合区PA中，非易失性存储器装置2100可包括下金属图案2273a，在***电路区PERI的最上面的金属层中，下金属图案2273a与形成在单元区CELL的最上面的金属层中的上金属图案2372a相对应，并且具有与单元区CELL的上金属图案2372a相同的形状。在***电路区PERI中，形成在***电路区PERI的最上面的金属层中的下金属图案2273a可以不连接至接触件。如在以上的描述中，在外部焊盘接合区PA中，可以在单元区CELL的最上面的金属层中形成与形成在***电路区PERI的最上面的金属层中的下金属图案相对应并且具有与***电路区PERI的下金属图案相同的形状的上金属图案。

下接合金属2271b和2272b可在字线接合区WLBA中形成在第二金属层2240b上。在字线接合区WLBA中，***电路区PERI的下接合金属2271b和2272b可以通过Cu-Cu接合电连接至单元区CELL的上接合金属2371b和2372b。

另外，位线接合区BLBA、与形成在***电路区PERI的最上面的金属层中的下金属图案2252相对应并且具有与***电路区PERI的下金属图案2252相同的形状的上金属图案2392可以形成在单元区CELL的最上面的金属层中。可以不在形成在单元区CELL的最上面的金属层中的上金属图案2392上形成接触件。

在示例实施例中，诸如图19中描述的非易失性存储器装置2100可以进行操作，并且可以包括根据先前在图1至图4、图5A、图5B、图6、图7A、图7B、图8A、图8B、图9至图14、图15A、图15B和图16至图18中描述的一个或多个示例实施例的装置组件。在示例实施例中，单元区CELL可以与图1的存储器单元阵列110的一部分相对应。在示例实施例中，***电路区PERI可以与图1的行解码器电路120、页缓冲器电路130、数据输入/输出电路140和控制逻辑电路150中的至少一个的一部分相对应。例如，图19的页缓冲器2393可以与图1的页缓冲器电路130相对应，图19的行解码器2394可以与图1的行解码器电路120相对应。

根据本公开的实施例，非易失性存储器装置可以对邻近的存储器单元执行感测，并且可以基于感测邻近的存储器单元的结果对选择的存储器单元执行感测。当对选择的存储器单元执行感测时，感测选择的存储器单元的结果可以在一个锁存器处被锁存至少两次。因此，可以提供可靠性提高并且具有更小面积的非易失性存储器装置和非易失性存储器装置的操作方法。

虽然已经参考本公开的一些实施例对本公开进行了描述，但是对于本领域的普通技术人员来说显而易见的是，在不脱离如所附权利要求所述的本公开的精神和范围的情况下，可以对本公开进行各种更改和修改。

Claims (20)

1.一种非易失性存储器装置，包括：

存储器单元阵列，其包括以行和列布置的存储器单元；

行解码器电路，其通过字线连接至所述存储器单元的行，所述行解码器电路被配置为选择所述字线中的连接至邻近于选择的存储器单元的邻近的存储器单元的第一字线和所述字线中的连接至所述选择的存储器单元的第二字线；以及

页缓冲器电路，其通过位线连接至所述存储器单元的列，并且包括第一锁存器和第二锁存器，

其中，所述页缓冲器电路被配置为：

将基于存储在所述邻近的存储器单元中的数据的第一感测值分别锁存在所述第一锁存器，并且

将基于存储在所述选择的存储器单元中的数据的第二感测值分别锁存在所述第二锁存器至少两次。

2.根据权利要求1所述的非易失性存储器装置，其中，所述页缓冲器电路还包括电连接至所述位线、所述第一锁存器和所述第二锁存器的感测节点，

其中，所述页缓冲器电路被配置为当所述行解码器电路选择所述第二字线时：

基于分别被锁存在所述第一锁存器的所述第一感测值对所述感测节点中的第一组感测节点预充电；

在从所述第一组感测节点被预充电的时间开始的第一时间间隔之后，基于所述感测节点的电压电平将所述第二感测值锁存在所述第二锁存器；

基于分别被锁存在所述第一锁存器的所述第一感测值对所述感测节点中的第二组感测节点预充电；并且

在从所述第二组感测节点被预充电的时间开始的第二时间间隔之后，基于所述感测节点的电压电平再次将所述第二感测值锁存在所述第二锁存器。

3.根据权利要求2所述的非易失性存储器装置，其中，所述非易失性存储器装置被配置为使得当所述第一组感测节点被预充电时对所有位线预充电。

4.根据权利要求2所述的非易失性存储器装置，其中，所述第一时间间隔小于所述第二时间间隔。

5.根据权利要求2所述的非易失性存储器装置，其中，所述第一组感测节点与所述第一锁存器中的第一组第一锁存器相对应，在所述第一组第一锁存器中，第一逻辑值作为所述第一感测值中的对应的一个被锁存，并且

其中，所述第二组感测节点与所述第一锁存器中的第二组第一锁存器相对应，在所述第二组第一锁存器中，与所述第一逻辑值不同的第二逻辑值作为所述第一感测值中的对应的一个被锁存。

6.根据权利要求1所述的非易失性存储器装置，其中，所述页缓冲器电路还包括分别电连接至所述位线的感测节点，

其中，所述页缓冲器电路被配置为当所述行解码器电路选择所述第二字线时：

对所述感测节点预充电；

在从所述感测节点被预充电的时间开始的第一时间间隔之后，基于所述感测节点的电压电平的变化将所述第二感测值锁存在所述第二锁存器；

基于分别被锁存在所述第二锁存器的所述第二感测值对所述感测节点中的第一组感测节点预充电；并且

在从所述第一组感测节点被预充电的时间开始的第二时间间隔之后，在所述第二时间间隔期间，基于所述感测节点的电压电平的变化再次将所述第二感测值锁存在所述第二锁存器。

7.根据权利要求6所述的非易失性存储器装置，其中，所述第一时间间隔大于所述第二时间间隔。

8.根据权利要求6所述的非易失性存储器装置，其中，所述页缓冲器电路被配置为，在从所有感测节点被预充电的时间开始的所述第一时间间隔之后将所述第二感测值锁存在所述第二锁存器之后，还基于分别被锁存在所述第一锁存器的所述第一感测值对所述第一组感测节点预充电。

9.根据权利要求6所述的非易失性存储器装置，其中，所述页缓冲器电路被配置为，在从所述第一组感测节点被预充电的时间开始的所述第二时间间隔之后再次将所述第二感测值锁存在所述第二锁存器之后：

基于被锁存在所述第一锁存器的所述第一感测值和当前被锁存在所述第二锁存器的所述第二感测值，再次对所述感测节点中的第二组感测节点预充电；

在从所述第二组感测节点被预充电的时间开始的第三时间间隔之后，基于所述感测节点的电压电平的变化将所述第二感测值锁存在所述第二锁存器；

基于分别被锁存在所述第二锁存器的所述第二感测值，再次对所述感测节点中的第三组感测节点预充电；并且

在从所述第三组感测节点被预充电的时间开始的第四时间间隔之后，基于所述感测节点的电压电平的变化将所述第二感测值锁存在所述第二锁存器。

10.根据权利要求1所述的非易失性存储器装置，其中，所述页缓冲器电路被配置为，响应于从外部装置接收的一条读取命令，分别将所述第一感测值锁存在所述第一锁存器，并且将所述第二感测值锁存在所述第二锁存器至少两次。

11.一种非易失性存储器装置的读取方法，所述方法包括：

对多个存储器单元中的连接至第一字线的第一存储器单元执行预先感测；

将作为所述预先感测的结果的第一感测值分别存储在第一锁存器中；

对所述多个存储器单元中的连接至第二字线的第二存储器单元执行第一感测；以及

对所述第二存储器单元执行第二感测，

其中，执行所述第一感测包括：将作为所述第一感测的结果的第一感测值锁存在第二锁存器，并且

其中，执行所述第二感测包括：将作为所述第二感测的结果的第二感测值再次锁存在所述第二锁存器。

12.根据权利要求11所述的方法，其中，执行所述第一感测还包括：

对所有位线预充电；

对分别电连接至所述位线的感测节点中的与第一组第一锁存器相对应的第一组感测节点预充电，所述第一感测值中的与第一逻辑值相对应的第一感测值被存储在所述第一组第一锁存器中；以及

在第一时间间隔期间开发所述感测节点，

其中，执行所述第二感测还包括：

基于存储在第二组第一锁存器中的第一感测值对所述感测节点中的与所述第二组第一锁存器相对应的第二组感测节点预充电；以及

在第二时间间隔期间开发所述感测节点，并且

其中，在不同的时间处对所述第一组感测节点和所述第二组感测节点预充电。

13.根据权利要求12所述的方法，其中，所述第一时间间隔小于所述第二时间间隔。

14.根据权利要求11所述的方法，其中，所述第一感测值分别基于所述第一存储器单元的阈电压。

15.根据权利要求11所述的方法，其中，执行所述第一感测还包括：

对所有位线预充电；

对分别电连接至所述位线的感测节点预充电；以及

在第一时间间隔期间开发所述感测节点，并且

其中，执行所述第二感测还包括：

基于存储在所述第一锁存器中的第一感测值和存储在所述第二锁存器中的第二感测值对所述感测节点中的一部分预充电；以及

在第二时间间隔期间开发所述感测节点。

16.根据权利要求11所述的方法，其中，执行所述第一感测还包括：

对分别电连接至位线的感测节点预充电；

在第一时间间隔期间开发所述感测节点，并且

其中，执行所述第二感测还包括：

在所述第一时间间隔期间将所述第二感测值分别存储在所述第二锁存器中之后，基于锁存在所述第一锁存器中的第一感测值再次对所述感测节点中的一部分预充电；以及

在第二时间间隔期间开发所述感测节点。

17.根据权利要求16所述的方法，还包括：

在所述第二时间间隔期间将所述第二感测值分别存储在所述第二锁存器中之后，基于存储在所述第一锁存器中的第一感测值和存储在所述第二锁存器中的第二感测值再次对所述感测节点中的一部分预充电；

在第三时间间隔期间开发所述感测节点；

在所述第三时间间隔期间将所述第二感测值再次存储在所述第二锁存器中之后，基于再次被存储在所述第二锁存器中的所述第二感测值再次对所述感测节点中的一部分预充电；以及

在第四时间间隔期间开发所述感测节点。

18.一种非易失性存储器装置，包括：

存储器单元区，其包括第一金属焊盘和存储器单元阵列；以及

***电路区，其包括第二金属焊盘并且通过所述第一金属焊盘和所述第二金属焊盘竖直地连接至所述存储器单元区，

其中，所述存储器单元阵列包括各自包括多个存储器单元的多个单元串、连接至所述多个存储器单元的多条字线、连接至所述多个单元串的多条位线、以及连接至所述多个单元串的地选择线，

其中，所述***电路区包括：

行解码器电路，其被配置为选择所述多条字线中的连接至邻近于所述多个存储器单元中的选择的存储器单元的邻近的存储器单元的第一字线和连接至所述选择的存储器单元的第二字线；以及

页缓冲器电路，其连接至所述多条位线，并且包括第一锁存器和第二锁存器，

其中，所述页缓冲器电路被配置为：

将基于存储在所述邻近的存储器单元中的数据的第一感测值分别锁存在所述第一锁存器；并且

将基于存储在所述选择的存储器单元中的数据的第二感测值分别锁存在所述第二锁存器至少两次。

19.根据权利要求18所述的非易失性存储器装置，其中，所述页缓冲器电路还包括电连接至所述多条位线、所述第一锁存器和所述第二锁存器的感测节点，

其中，所述页缓冲器电路被配置为当所述行解码器电路选择所述第二字线时：

基于分别被锁存在所述第一锁存器的所述第一感测值对所述感测节点中的第一组感测节点预充电；

在从所述第一组感测节点被预充电的时间开始的第一时间间隔之后，基于所述感测节点的电压电平将所述第二感测值锁存在所述第二锁存器；

基于分别被锁存在所述第一锁存器的所述第一感测值对所述感测节点中的第二组感测节点预充电；以及

在从所述第二组感测节点被预充电的时间开始的第二时间间隔之后，基于所述感测节点的电压电平将所述第二感测值再次锁存在所述第二锁存器。

20.根据权利要求19所述的非易失性存储器装置，其中，所述第一时间间隔小于所述第二时间间隔。

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