KR20220019710A - 선택적인 증착을 위한 방법 및 장치 - Google Patents

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스리니바스 디. 네마니
루도빅 고뎃
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트리스탠 마
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

핀 전계 효과 트랜지스터들(FinFET들)을 위해, 선택적인 증착 프로세스를 사용하여, 핀 구조의 상이한 위치들 상에 형성된 원하는 재료들을 갖는 핀 구조들을 형성하기 위한 방법들이 제공된다. 일 실시예에서, 기판 상에 원하는 재료들을 갖는 구조를 형성하는 방법은, 3D 구조의 제 1 구역을 도핑하기 위해 주입 프로세스를 수행하면서, 기판 상에 형성된 3차원(3D) 구조를 갖는 기판 상에 제 1 재료를 증착하는 단계를 포함한다. 제 1 재료가 제거될 수 있고, 제 2 재료가 3D 구조 상에 증착될 수 있다. 제 2 재료는 3D 구조의 제 2 구역 상에 선택적으로 성장될 수 있다.

Description

선택적인 증착을 위한 방법 및 장치{METHOD AND APPARATUS FOR SELECTIVE DEPOSITION}
[0001] 본원에서 설명되는 실시예들은 일반적으로, 반도체 기판 상에 핀 전계 효과 트랜지스터들(FinFET들)과 같은 3차원 구조들을 형성하기 위한 방법에 관한 것이다. 더 구체적으로, 실시예들은, 선택적인 증착 프로세스를 활용함으로써, 구조의 상이한 위치들에서 상이한 재료들을 갖는 3차원 구조들을 반도체 기판 상에 형성하기 위한 방법들에 관한 것이다.
[0002] 도 1a(종래 기술)는 기판(100) 상에 배치된 핀 전계 효과 트랜지스터(FinFET)(150)의 예시적인 실시예를 도시한다. 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 다른 반도체 재료들로 형성된 기판일 수 있다. 일 실시예에서, 기판(100)은 그러한 기판(100)에 도핑된 p-타입 또는 n-타입 도펀트들을 포함할 수 있다. 기판(100)은 쉘로우 트렌치 격리(STI) 구조들(104)에 의해 격리되어 그러한 기판(100) 상에 형성된 복수의 반도체 핀들(102)을 포함한다. 쉘로우 트렌치 격리(STI) 구조들(104)은 실리콘 산화물 재료, 실리콘 질화물 재료, 또는 실리콘 탄소 질화물 재료와 같은 절연성 재료에 의해 형성될 수 있다.
[0003] 기판(100)은, 필요에 따라, NMOS 디바이스 구역(101)에서의 부분 및 PMOS 디바이스 구역(103)에서의 부분을 포함할 수 있고, 반도체 핀들(102) 각각은 기판(100)에서의 NMOS 디바이스 구역(101) 및 PMOS 디바이스 구역(103)에 순차적으로 그리고 선택적으로(Alternatively) 형성될 수 있다. 반도체 핀들(102)은 쉘로우 트렌치 격리(STI) 구조들(104)의 상단 표면들 위로 돌출하도록 형성된다. 후속하여, 게이트 유전체 층 상에 배치된 게이트 전극 층을 전형적으로 포함하는 게이트 구조(106)가 NMOS 디바이스 구역(101)과 PMOS 디바이스 구역(103) 양자 모두 상에 그리고 반도체 핀들(102) 위에 증착된다.
[0004] 게이트 구조(106)는 게이트 구조(106)에 의해 덮이지 않은 반도체 핀들(102)의 부분들(148, 168)을 노출시키기 위해 패터닝될 수 있다. 그 후에, 반도체 핀들(102)의 노출된 부분들(148, 168)은, 주입 프로세스를 사용하여, 저농도 도핑된 소스 및 드레인(LDD) 구역들을 형성하기 위해, 도펀트들로 도핑될 수 있다.
[0005] 도 1b(종래 기술)는 쉘로우 트렌치 격리(STI) 구조들(104)에 의해 격리되어 기판(100) 상에 형성된 복수의 반도체 핀들(102)을 포함하는 기판(100)의 단면도를 도시한다. 기판(100) 상에 형성된 복수의 반도체 핀들(102)은, 반도체 핀들(102) 각각을 격리시키기 위해 쉘로우 트렌치 격리(STI) 구조들(104)이 활용되면서, 기판(100)으로부터 상방으로 연장되는 기판(100)의 일부일 수 있다. 다른 실시예에서, 반도체 핀들(102)은, 본 기술분야에서 이용가능한 적합한 기법들을 사용하여, 기판(100)과 상이한 재료들로 제조된, 기판(100) 상에 배치된 개별적으로 형성된 구조들일 수 있다. 상단 표면(110)에 의해 연결된 제 1 측벽(120a) 및 제 2 측벽(120b)을 포함하는 상이한 표면들(120) 상에 반도체 핀들(102)의 상이한 재료들이 형성되는 실시예에서, 반도체 핀들(102)의 상이한 표면들(120) 상에 형성된 반도체 핀들(102)의 재료들을 변경하기 위해, 부가적인 프로세스 단계들이 수행될 수 있다.
[0006] 도 2a 내지 도 2c(종래 기술)는 증착 프로세스를 수행하기 위해 활용되는 통상적인 프로세스를 도시한다. 프로세스는, 기판 상에 노출된 상이한 표면 재료들의 표면 특성들을 선택적으로 변형시키기 위해, 표면 변형 층(surface modification layer)으로서 자기 조립 단분자층들(SAM들)을 활용한다. 예컨대, 도 2a에서 도시된 바와 같이, 기판(202)은 제 2 재료(예컨대, 실리콘)로 형성된 기판(202) 상에 배치된 제 1 재료(예컨대, 실리콘 산화물 층)로 형성된 피처(feature)(204)를 포함할 수 있다. 피처(204)는 기판(202)의 표면(206)을 노출시키는, 그러한 피처(204)에 정의된 개구(208)를 갖는다. 그 후에, 도 2b에서 도시된 바와 같이, 용액 계 전구체에 의해, 자기 조립 단분자층들(SAM)(210)이 기판(202) 상에 형성될 수 있다. 일반적으로, 자기 조립 단분자층(SAM)(210)은 자기 조립 단분자층(SAM)(210)으로부터의 분자들과의 화학 반응 능력을 갖는 표면 상에 형성된다. 도 2b에서 도시된 실시예에서, 자기 조립 단분자층(SAM)(210)을 형성하기 위해 활용되는 전구체는, 기판(202)(예컨대, 실리콘 재료)의 표면(206)보다는, 피처(204)(예컨대, 실리콘 산화물 재료)의 표면(212)과 화학적으로 반응하도록 선택된다. 그렇게 함으로써, 자기 조립 단분자층들(SAM들)(210)이 없도록 기판(202)의 표면(206)을 남기면서, 기판(202) 상의 피처(204) 상에 자기 조립 단분자층들(SAM들)(210)이 주로(predominantly) 형성될 수 있다. 후속하여, 그 후에, 도 2c에서 도시된 바와 같이, 기판(202)의 지정된 표면(206) 상에 선택적으로 구조(214)를 형성하기 위해, 표면 조건들에 대해 고도로 민감한 프로세스인 원자 층 증착(ALD) 프로세스가 수행된다.
[0007] 피처들(204) 상에 형성되는 자기 조립 단분자층들(SAM들)(210)을 활용함으로써, 구조(214)가 기판(202)의 지정된 표면(206) 상에만 선택적으로 형성될 수 있다. 그러나, 기판이 하나의 타입의 재료만을 함유하는 경우들에서, 자기 조립 단분자층(SAM)(210)은 그러한 기판의 전체 표면 상에 전역적으로 형성될 수 있고, 그에 의해, 선택적인 재료 증착이 달성되는 것을 어렵게 만들 수 있다.
[0008] 따라서, 반도체 칩들 또는 다른 반도체 디바이스들의 3차원(3D) 적층에 대해 적합한 선택적인 증착 프로세스를 위한 개선된 방법들에 대한 필요성이 존재한다.
[0009] 일 실시예에서, 기판 상에 구조를 형성하는 방법이 제공된다. 방법은, 3D 구조 상에 제 1 재료를 증착하면서, 기판 상에 형성된 3D 구조의 제 1 구역을 도핑하기 위해 주입 프로세스를 수행하는 단계를 포함한다. 제 1 재료가 제거될 수 있고, 제 2 재료가 3D 구조의 제 2 구역 상에 선택적으로 증착될 수 있다.
[0010] 다른 실시예에서, 기판 상에 핀 구조를 형성하는 방법이 제공된다. 방법은, 기판의 주입된 구역 상의 처리된 층, 및 기판의 주입되지 않은 구역 상의 처리되지 않은 층을 형성하기 위해, 방향성 플라즈마 프로세스를 수행하는 단계를 포함한다. 재료 층은 기판의 주입된 구역 상에 주로 선택적으로 증착될 수 있다.
[0011] 또 다른 실시예에서, 기판 상에 핀 구조를 형성하는 방법이 제공된다. 방법은, 기판의 주입된 구역 상의 처리된 층, 및 기판의 주입되지 않은 구역 상의 처리되지 않은 층을 형성하기 위해, 방향성 플라즈마 프로세스를 수행하는 단계를 포함한다. 재료 층은 기판의 주입되지 않은 구역 상에 주로 선택적으로 증착될 수 있다.
[0012] 본 개시의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된, 본 개시의 실시예들의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 본 개시의 전형적인 실시예들을 도시하는 것이므로 본 개시의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시가 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0013] 도 1a(종래 기술)는 기판 상에 형성된 핀 전계 효과 트랜지스터(FinFET) 구조를 갖는 기판의 예시적인 개략적인 사시도를 도시한다.
[0014] 도 1b(종래 기술)는 기판 상에 형성된 핀 전계 효과 트랜지스터(FinFET) 구조의 일부를 갖는 기판의 예시적인 단면도를 도시한다.
[0015] 도 2a 내지 도 2c(종래 기술)는 선택적인 증착 프로세스를 수행하기 위해 자기 조립 단분자층들(SAM들)을 활용하기 위한 예시적인 프로세스 흐름을 도시한다.
[0016] 도 3a는 기판 상의 구조에 도펀트들을 주입하기 위해 활용될 수 있는 장치를 도시한다.
[0017] 도 3b는 기판 상의 구조에 도펀트들을 주입하기 위한 장치의 다른 실시예를 도시한다.
[0018] 도 4는 기판 상의 구조에 도펀트들을 주입하기 위해 활용될 수 있는 장치의 다른 실시예를 도시한다.
[0019] 도 5는 기판 상의 구조에 도펀트들을 주입하기 위해 활용될 수 있는 장치의 다른 실시예를 도시한다.
[0020] 도 6은 원자 층 증착(ALD) 프로세스를 수행하기 위해 활용될 수 있는 장치를 도시한다.
[0021] 도 7은 기판 상에 복합 재료들을 갖는 핀 구조드을 형성하기 위한 방법의 흐름도를 도시한다.
[0022] 도 8a 내지 도 8f는 도 7에서 도시된 프로세스에 따른 제조 프로세스 동안에 원하는 재료들을 갖는 핀 구조들을 형성하기 위한 예시적인 시퀀스들을 도시한다.
[0023] 이해를 용이하게 하기 위하여, 도면들에 대해 공통인 동일한 엘리먼트들을 지시하기 위해 가능한 경우에 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이, 추가적인 설명 없이 다른 실시예들에 유익하게 포함될 수 있다는 것이 고려된다. 그러나, 첨부된 도면들은 단지 본 개시의 예시적인 실시예들을 도시하는 것이므로 본 개시의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시가 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0024] 기판 상에 형성된 구조 상의 상이한 위치들에 상이한 재료들을 선택적으로 증착하기 위한 방법들이 제공된다. 구조는, 특히 핀 전계 효과 트랜지스터(FinFET) 반도체 구조들의 3차원(3D) 적층을 위한, 핀 구조, 게이트 구조, 콘택 구조, 또는 반도체 디바이스들에서의 임의의 적합한 구조를 포함할 수 있다. 일 실시예에서, 선택적인 증착 프로세스는 구조의 예컨대 상이한 부분들과 같은 상이한 표면들 상에 상이한 재료들을 형성할 수 있고, 여기에서, 구조는 단일 재료로 구성된다. 예컨대, 설명되는 방법들은, 기판 상에 형성된 3D 구조를 갖는 기판의 지정된 구역들 내로의 하나 또는 그 초과의 선택된 각도들에서의 이온 주입을 활용함으로써, 3D 구조의 상이한 구역들을 순차적으로 또는 동시에 처리하기 위해, 이온 보조 방향성 플라즈마 처리(PME)를 사용할 수 있다. 이온들은, 후속적인 선택적인 증착 프로세스를 가능하게 하기 위해, 제 1 증착 재료 또는 기판의 부분의 표면 특성들을 변형시킨다. PME 처리 후에, 세정 프로세스가 제 1 증착 층을 제거할 수 있고, 그에 의해, 기판 또는 3D 구조의 주입된 구역들 및 주입되지 않은 구역들이 노출될 수 있다. 그 후에, 3D 구조 상에 제 2 증착 층을 선택적으로 형성하기 위해, 증착 프로세스가 사용될 수 있다. 본원에서 더 상세히 설명될 바와 같이, 제 2 증착 층은 3D 구조의 주입된 또는 주입되지 않은 구역들 상에 선택적으로 형성될 수 있다.
[0025] 도 3a는 기판 내로 도펀트들을 주입하는데 적합한 프로세싱 챔버(300)의 일 실시예의 단면도이다. 본원에서 개시되는 교시들과 함께 사용하도록 적응될 수 있는 적합한 프로세싱 챔버들은, 예컨대, 캘리포니아, 산타 클라라의 어플라이드 머티어리얼스 인코포레이티드로부터 입수가능한 VARIAN VIISTA® TRIDENT 시스템을 포함한다. 다른 제조자들로부터의 다른 적합하게 구성된 시스템들이 또한, 본원에서 개시되는 실시예들로부터 이익을 얻을 수 있다는 것이 고려된다. 본원에서 설명되는 바와 같은 프로세싱 챔버(300)는 플라즈마 도핑 장치로서 활용될 수 있다. 그러나, 프로세싱 챔버(300)는 또한, 에칭 및 증착 시스템들을 포함할 수 있지만 이에 제한되지는 않을 수 있다. 게다가, 플라즈마 도핑 장치는 기판에 대해 다수의 상이한 재료 변형 프로세스들을 수행할 수 있다. 하나의 그러한 프로세스는 원하는 도펀트 재료들로 반도체 기판과 같은 기판을 도핑하는 것을 포함한다.
[0026] 프로세싱 챔버(300)는 내부 프로세싱 구역(309)을 정의하는 챔버 바디(301)를 포함할 수 있다. 기판 지지부(334)가 프로세싱 챔버(300)에 배치된다. 기판(338) 상에 형성된 피처들(344)을 갖는 기판(338)이 방향성 플라즈마 프로세스 동안에 기판 지지부(334) 상에 배치될 수 있다. 기판(338)은 반도체 웨이퍼, 플랫 패널, 솔라 패널, 또는 폴리머 기판을 포함할 수 있지만 이에 제한되지는 않을 수 있다. 반도체 웨이퍼는, 필요에 따라, 200 밀리미터(mm), 300 밀리미터(mm), 또는 450 밀리미터(mm), 또는 다른 사이즈의 직경을 갖는 디스크 형상을 가질 수 있다.
[0027] RF 플라즈마 소스(306)가 챔버 바디(301)에 커플링되고, 프로세싱 챔버(300)에 플라즈마(340)를 생성하도록 구성된다. 도 3a의 실시예에서, 플라즈마 시스 변형기(plasma sheath modifier)(308)가 내부 프로세싱 구역(309)에 배치된다. 플라즈마 시스 변형기(308)는 사이에 갭(316)을 정의하는 변형기들(312, 314)의 쌍을 포함한다. 갭(316)은 수평 간격(G)을 정의한다. 몇몇 실시예들에서, 플라즈마 시스 변형기(308)는 절연체, 전도체, 또는 반도체를 포함할 수 있다. 변형기들(312, 314)의 쌍은 얇고 평탄한 형상을 갖는 시트들의 쌍일 수 있다. 다른 실시예들에서, 변형기들(312, 314)의 쌍은 다른 형상들일 수 있고, 예컨대, 튜브 형상일 수 있고, 웨지 형상일 수 있고, 그리고/또는 갭(316) 근처에 경사진 에지를 가질 수 있다. 일 실시예에서, 변형기들(312, 314)은 석영, 알루미나, 붕소 질화물, 유리, 폴리실리콘, 실리콘 질화물, 실리콘 탄화물, 그래파이트 등으로 제작될 수 있다.
[0028] 변형기들(312, 314)의 쌍에 의해 정의되는 갭(316)의 수평 간격은 약 6.0 밀리미터(mm)일 수 있다. 변형기들(312, 314)의 쌍은 또한, 평면(351) 위로 수직 간격(Z)을 정의하도록 위치될 수 있다. 평면(351)은 기판 지지부(334)의 표면 또는 기판(338)의 전방 표면에 의해 정의된다. 일 실시예에서, 수직 간격(Z)은 약 3.0 mm일 수 있다.
[0029] 가스 소스(388)가 내부 프로세싱 구역(309)에 이온화가능한 가스를 공급하기 위해 프로세싱 챔버(300)에 커플링된다. 이온화가능한 가스의 예들은, BF3, BI3N2, Ar, PH3, AsH3, B2H6, H2, Xe, Kr, Ne, He, SiH4, SiF4, SF6, C2F6, CHF3, GeH4, GeF4, CH4, CF4, AsF5, PF3, 및 PF5를 포함하지만 이에 제한되지는 않는다. 플라즈마 소스(306)는 프로세싱 챔버(300)에 제공된 가스를 여기시키고 이온화시킴으로써 플라즈마(340)를 생성할 수 있다. 플라즈마(340)에서의 이온들은 상이한 메커니즘들에 의해 플라즈마 시스(342)에 걸쳐 유인될 수 있다. 도 3a의 실시예에서, 플라즈마 시스(342)에 걸친 플라즈마(340)로부터의 이온들(302)을 유인하기 위해 기판(338)을 바이어싱하도록 구성된 바이어스 소스(390)가 기판 지지부(334)에 커플링된다. 바이어스 소스(390)는 DC 전압 바이어스 신호를 제공하기 위한 DC 전력 공급부일 수 있거나, 또는 RF 바이어스 신호를 제공하기 위한 RF 전력 공급부일 수 있다.
[0030] 플라즈마 시스 변형기(308)는, 플라즈마 시스(342)와 플라즈마(340) 사이의 경계(341)의 형상을 제어하기 위해, 플라즈마 시스(342) 내의 전기장을 변형시키는 것으로 생각된다. 플라즈마(340)와 플라즈마 시스(342) 사이의 경계(341)는 평면(351)에 관하여 볼록한 형상을 가질 수 있다. 바이어스 소스(390)가 기판(338)을 바이어싱하는 경우에, 이온들(302)은, 입사 각도들의 큰 범위에 걸쳐, 변형기들(312, 314) 사이에 정의된 갭(316)을 통해, 플라즈마 시스(342)에 걸쳐 유인된다. 예컨대, 궤도 경로(371)를 따르는 이온들(302)은 평면(351)에 관하여 양의 θ(+θ)의 각도로 기판(338)을 스트라이킹할 수 있다. 궤도 경로(370)를 따르는 이온들은 동일한 평면(351)에 관하여 약 90 도의 각도로 기판(338) 상에 수직적으로 스트라이킹할 수 있다. 궤도 경로(369)를 따르는 이온들은 평면(351)에 관하여 음의 θ(-θ)의 각도로 기판(338)을 스트라이킹할 수 있다. 따라서, 입사 각도들의 범위는, 약 90 도를 중심으로 하여, 대략 양의 θ(+θ) 내지 대략 음의 θ(-θ)일 수 있다. 부가하여, 경로들(369 및 371)과 같은 몇몇 이온 궤도 경로들은 서로 교차할 수 있다.
[0031] 변형기들(312 및 314) 사이의 수평 간격(G), 평면(351) 위의 플라즈마 시스 변형기(308)의 수직 간격(Z), 변형기들(312 및 314)의 유전 상수, 및 다른 플라즈마 프로세스 파라미터들을 포함하지만 이에 제한되지는 않는 다수의 인자들에 따라, 입사 각도들(θ)의 범위는, 약 0 도를 중심으로 하여, +60 도 내지 -60 도일 수 있다. 따라서, 기판(338) 상의 작은 3차원 구조들은 이온들(302)에 의해 균일하게 처리될 수 있다. 예컨대, 단지 상단 표면(349)만이 아니라, 예시의 명확성을 위해 과장된 사이즈를 갖는, FinFET 디바이스들을 위한 핀 구조를 형성하기 위해 활용될 수 있는 피처(344)의 측벽들(347)이 더 균일하게 처리될 수 있다.
[0032] 도 3b를 참조하면, 도 3a에서 도시된 변형기들(312, 314)의 쌍 대신에, 기판(338)에 대해 원하는 각도 분포로 이온들을 제어하기 위해, 적어도 3개의 변형기들(1400, 1402, 1404)이 사용된다. 기판(338) 위의 거리(Za), 즉, 동일한 수직 평면(Za)만큼 동등하게 이격된 공통 평면 상에 외측의 2개의 변형기들(1400, 1404)을 배열함으로써, 그리고 변형기들(1400, 1402, 1404) 사이에 동등한 수평 간격(G1, G2)을 유지함으로써, 약 +/- θ(+θ 및 -θ) 도를 중심으로 하는 이온들의 대칭적인 바이모달 각도 확산이 획득될 수 있다. 위에서 설명된 바와 같이, 기판(338) 내에 주입되는 이온들의 입사 각도들은, 갭 각도들을 변화시키도록, 외측 변형기들(1400, 1404)과 중간 변형기(1402) 사이의 수직 간격을 변화시킴으로써, 변형될 수 있다. 이온 각도 확산은, 수평 간격(G1, G2)에 의해 정의되는 갭 폭을 변화시키도록, 변형기들(1400, 1402, 1404) 사이의 수평 간격(G1, G2)을 변화시킴으로써, 변형될 수 있다. Za를 Zb와 상이하게 함으로써, G2와 상이한 G1을 선택함으로써, 또는 그러한 액션들 양자 모두의 조합에 의해, 비대칭적인 분포가 생성될 수 있다. 일 실시예에서, 이온 각도 확산은, 구조의 하나의 측만을 처리하거나 또는 그러한 하나의 측 내에만 이온들을 주입하기 위해, 중심으로부터 약 0 도 내지 약 30 도로 변형될 수 있다.
[0033] 도 4는 원하는 그리고 가변적인 입사 각도들로 기판 내에 이온들을 주입하기 위해 활용될 수 있는 이온 프로세싱 챔버(400)의 다른 실시예를 도시한다. 프로세싱 챔버(400)는 추출 구멍(410)을 갖는 측벽(403)을 갖는 아크 챔버(402)를 포함한다. 프로세싱 챔버(400)는, 추출 구멍(410) 근처에서 플라즈마 시스(442)와 플라즈마(440) 사이의 경계(441)의 형상을 제어하기 위한 플라즈마 시스 조절기(plasma sheath modulator)(420)를 더 포함한다. 추출 전극 어셈블리는 플라즈마(440)로부터 이온들(406)을 추출하고, 우수하게-정의된(well-defined) 이온 빔(418)을 형성하도록 플라즈마 시스(442)에 걸친 이온들을 가속시킨다. 추출 전극 어셈블리는 아크 슬롯 전극으로서 기능하는 측벽(403), 억제 전극(414), 및 접지 전극(416)을 포함할 수 있다. 억제 전극(414) 및 접지 전극(416)은 각각, 우수하게-정의된 이온 빔(418)의 추출을 위해, 추출 구멍(410)과 정렬된 구멍을 갖는다. 설명을 보조하기 위해, 데카르트 좌표계가 정의되고, 여기에서, 이온 빔(418)은 Z 방향으로 이동한다. X-Y 평면은 이온 빔(418)의 방향에 따라 변화될 수 있는 Z 방향에 대해 수직적이다.
[0034] 도 4의 실시예에서, 플라즈마 시스 조절기(420)는 아크 챔버(402)에 위치된 변형기들(430, 432)의 쌍을 포함한다. 다른 실시예들에서, 조절기(420)는 하나의 변형기를 포함할 수 있다. 변형기들(430, 432)은 석영, 알루미나, 붕소 질화물, 실리콘, 실리콘 탄화물, 그래파이트, 유리, 자기, 실리콘 질화물 등으로 제작될 수 있다. 변형기들(430, 432)의 쌍은 얇고 평탄한 형상을 갖는 시트들의 쌍일 수 있다. 다른 실시예들에서, 변형기들(430, 432)의 쌍은 다른 형상들일 수 있고, 예컨대, 튜브 형상일 수 있고, 웨지 형상일 수 있고, 그리고/또는 경사진 에지를 가질 수 있다. 변형기들(430, 432)의 쌍은 그 사이에 간격(G)을 갖는 갭(450)을 정의한다. 변형기들(430, 432)의 쌍은 또한, 추출 구멍(410)을 갖는 측벽(403)의 내부 표면에 의해 정의되는 평면(423) 위로 수직 간격(S)으로 위치될 수 있다.
[0035] 동작 시에, 피드 가스(예시되지 않음)가 아크 챔버(402)에 공급된다. 피드 가스의 예들은, BF3, BI3N2, Ar, PH3, AsH3, B2H6, H2, Xe, SF6, C2F6, CHF3, Kr, Ne, He, SiH4, SiF4, GeH4, GeF4, CH4, CF4, AsF5, PF3, 및 PF5를 포함하지만 이에 제한되지는 않는다. 피드 가스는, 원하는 종에 따라, 가스 소스로부터 유래할 수 있거나, 또는 고체 소스로부터 기화될 수 있다. 피드 가스는 플라즈마를 생성하기 위해 아크 챔버(402)에서 이온화된다. 플라즈마를 생성하는 다른 타입들의 이온 소스들은 방열 캐소드(IHC) 소스, 베르나스(Bernas) 소스, RF 소스, 마이크로파 소스, 및 전자 사이클로트론 공명(ECR) 소스를 포함한다. IHC 소스는 일반적으로, 캐소드에 대해 매우 가까이 위치된 필라멘트를 포함하고, 또한, 연관된 전력 공급부들을 포함한다. 캐소드(예시되지 않음)는 아크 챔버(402)에 위치된다. 필라멘트가 가열됨에 따라, 필라멘트에 의해 방출된 전자들은 캐소드의 가열을 제공하기 위해 캐소드를 향하여 가속된다. 가열된 캐소드는, 차례로, 플라즈마를 생성하기 위해 피드 가스의 가스 분자들과의 이온화 충돌들을 갖는 전자들을 아크 챔버 내에 제공한다.
[0036] 측벽(403), 억제 전극(414), 및 접지 전극(416)을 포함하는 추출 전극 어셈블리는 아크 챔버(402)에서의 플라즈마(440)로부터 우수하게-정의된 이온 빔(418)으로 이온들(406)을 추출한다. 이온들(406)은 변형기들(430, 432)의 쌍 사이의 갭(450)을 통해 플라즈마 시스(442) 및 경계(441)에 걸쳐 가속된다. 아크 소스 전극으로서 기능하는 측벽(403)은 아크 챔버(402)와 동일한 큰 전위로 전력 공급부에 의해 바이어싱될 수 있다. 억제 전극(414)은, 전자들이 아크 챔버(402) 내로 다시 진입하는 것을 방지하기 위해, 적당한 음의 값으로 바이어싱될 수 있다. 접지 전극(416)은 접지 전위에 있을 수 있다. 전극 어셈블리에 의해 생성되는 전기장의 강도는 원하는 빔 전류 및 에너지를 달성하도록 튜닝될 수 있다.
[0037] 유리하게, 플라즈마 시스 조절기(420)는 추출 구멍(410) 근처에서 플라즈마 시스(442)와 플라즈마(440) 사이의 경계(441)의 형상을 제어한다. 경계(441)의 형상을 제어하기 위해, 플라즈마 시스 조절기(420)는 플라즈마 시스(442) 내의 전기장을 변형시키거나 또는 그러한 전기장에 영향을 미친다. 플라즈마 시스 소절기(420)가 변형기들(430, 432)의 쌍을 포함하는 경우에, 도 4에서 예시된 바와 같이, 경계(441)는 플라즈마(440)에 관하여 오목한 형상을 가질 수 있다. 변형기들(430, 432) 사이의 수평 간격(G), 기판 지지부 또는 기판의 평면 위의 변형기들(430, 432)의 수직 간격(S), 변형기들(430, 432)의 재료 및 그 두께, 및 이온 소스의 다른 프로세스 파라미터들을 포함하지만 이에 제한되지는 않는 다수의 인자들에 따라, 경계(441)의 형상이 제어될 수 있다.
[0038] 플라즈마 시스(442) 내의 전기장 기울기들과 함께, 플라즈마 시스(442)와 플라즈마(440) 사이의 경계(441)의 형상은 이온 빔의 파라미터들을 제어한다. 예컨대, 이온들(406)의 각도 확산이 이온 빔 포커싱을 보조하기 위해 제어될 수 있다. 예컨대, 플라즈마에 관하여 오목한 형상을 갖는 경계(441)에 의해, 빔 포커싱을 보조하도록, 경계에 걸쳐 가속되는 이온들의 큰 각도 확산이 존재한다. 부가하여, 이온 빔(418)의 이온 빔 전류 밀도가 또한 제어될 수 있다. 예컨대, 하나의 통상적인 이온 소스의 경계(441)와 비교하여, 경계(441)는 부가적인 이온들을 추출하기 위한 더 큰 영역을 갖는다. 따라서, 부가적인 추출된 이온들은 증가된 이온 빔 전류 밀도에 기여한다. 따라서, 모든 다른 파라미터들이 동등한 경우에, 경계(441)의 형상은 고 이온 빔 전류 밀도를 갖는 포커싱된 이온 빔을 제공할 수 있다. 게다가, 이온 빔의 이미턴스(emittance)가 또한, 경계(441)의 형상을 제어함으로써 제어될 수 있다. 결과적으로, 추출된 이온 빔의 빔 품질은 주어진 입자 밀도 및 각도 분포에 대해 우수하게 정의될 수 있다.
[0039] 도 5는 기판의 특정한 구역들 내에 이온들을 도핑하기 위해 활용될 수 있는 통상적인 이온 주입 프로세싱 챔버(500)를 도시한다. 이온 주입 프로세싱 챔버(500)는 이온 소스(502), 추출 전극들(504), 90 도 자석 분석기(506), 제 1 감속(deceleration)(D1) 스테이지(508), 자석 분석기(510), 및 제 2 감속(D2) 스테이지(512)를 포함한다. 감속 스테이지들(D1, D2)(또한, "감속 렌즈들"이라고 알려짐)은 각각, 이온 빔이 통과하게 허용하기 위한 정의된 구멍을 갖는 다수의 전극들로 구성된다. 다수의 전극들에 전압 전위들의 상이한 조합들을 인가함으로써, 감속 렌즈들(D1, D2)은 이온 에너지들을 조작할 수 있고, 기판 내로 이온들을 주입하는 원하는 에너지로 이온 빔이 타겟 웨이퍼를 타격하게 할 수 있다. 위에서-언급된 감속 렌즈들(D1, D2)은 전형적으로, 정전 삼극관(또는 사극관) 감속 렌즈들이다.
[0040] 도 6은 원자 층 증착(ALD) 프로세싱 챔버(634)의 일 실시예의 개략적인 단면도이다. ALD 프로세싱 챔버(634)는 ALD 또는 화학 기상 증착(CVD)과 같은 순환 증착을 위해 적응된 가스 전달 장치(630)를 포함한다. 본원에서 사용되는 바와 같은 ALD 및 CVD라는 용어들은 기판 구조 위에 얇은 층을 증착하기 위한 반응물들의 순차적인 또는 동시발생하는 도입을 지칭한다. 반응물들의 순차적인 도입은 원하는 두께로 등각적인 층을 형성하도록 복수의 얇은 층들을 증착하기 위해 반복될 수 있다. 챔버(634)는 또한, 리소그래피 프로세스와 더불어 다른 증착 기법들을 위해 적응될 수 있다.
[0041] 챔버(634)는 측벽들(631) 및 바닥(632)을 갖는 챔버 바디(629)를 포함한다. 챔버 바디(629)를 통해 형성된 슬릿 밸브 터널(633)은 로봇(미도시)이 200 mm, 300 mm, 또는 450 mm 반도체 기판 또는 유리 기판과 같은 기판(338)을 전달하고 챔버(634)로부터 회수하기 위한 액세스를 제공한다.
[0042] 기판 지지부(692)가 챔버(634)에 배치되고, 프로세싱 동안에 기판(338)을 지지한다. 기판 지지부(692)는 기판 지지부(692) 및 기판(338)을 상승 및 하강시키기 위한 리프트(614)에 탑재된다. 리프트 플레이트(616)가 리프트 플레이트(616)의 높이를 제어하는 리프트 플레이트 액추에이터(618)에 연결된다. 리프트 플레이트(616)는 기판 지지부(692)를 통해 이동가능하게 배치된 핀들을 상승 및 하강시키기 위해 상승 및 하강될 수 있다. 핀들(620)은 기판 지지부(692)의 표면 위에서 기판(338)을 상승 및 하강시키기 위해 활용된다. 기판 지지부(692)는 프로세싱 동안에 기판 지지부(692)의 표면에 기판(338)을 고정시키기 위해 진공 척, 정전 척, 또는 클램프 링을 포함할 수 있다.
[0043] 기판 지지부(692)는 그러한 기판 지지부(692) 상에 배치된 기판(338)을 가열하기 위해 가열될 수 있다. 예컨대, 기판 지지부(692)는 저항성 가열기와 같은 임베딩된 가열 엘리먼트를 사용하여 가열될 수 있거나, 또는 기판 지지부(692) 위에 배치된 가열 램프들과 같은 복사 열을 사용하여 가열될 수 있다. 기판(338)의 주변 부분 상의 증착을 방지하기 위해, 기판(338)의 주변 부분에 퍼지 가스를 제공하는 퍼지 채널(624)을 정의하기 위해, 퍼지 링(622)이 기판 지지부(692) 상에 배치될 수 있다.
[0044] 가스 전달 장치(630)가 프로세스 가스 및/또는 퍼지 가스와 같은 가스를 챔버(634)에 제공하기 위해 챔버 바디(629)의 상측 부분에 배치된다. 펌핑 시스템(678)이, 챔버(634)로부터 임의의 원하는 가스들을 진공배기시키기 위해, 그리고 챔버(634)의 펌핑 존(666) 내부에서 원하는 압력 또는 원하는 압력 범위를 유지하는 것을 보조하기 위해, 펌핑 채널(679)과 소통한다.
[0045] 일 실시예에서, 가스 전달 장치(630)는 챔버 덮개(632)를 포함한다. 챔버 덮개(632)는 챔버 덮개(632)의 중심 부분으로부터 연장되는 확장 채널(637), 및 확장 채널(637)로부터 챔버 덮개(632)의 주변 부분으로 연장되는 바닥 표면(660)을 포함한다. 바닥 표면(660)은 기판 지지부(692) 상에 배치된 기판(338)을 실질적으로 덮도록 크기설정되고 형상화된다. 챔버 덮개(632)는 기판(338)의 주변부 근방에서 챔버 덮개(632)의 주변 부분에 초크(662)를 가질 수 있다. 캡 부분(672)은 확장 채널(637)의 일부 및 가스 유입구들(636A, 636B)을 포함한다. 확장 채널(637)은 2개의 유사한 밸브들(642A, 642B)로부터 가스 유동들을 제공하기 위해 가스 유입구들(636A, 636B)을 갖는다. 밸브들(642A, 642B)로부터의 가스 유동들은 함께 그리고/또는 별개로 제공될 수 있다.
[0046] 일 구성에서, 밸브(642A) 및 밸브(642B)는 별개의 반응물 가스 소스들에 커플링되지만, 동일한 퍼지 가스 소스에 커플링된다. 예컨대, 밸브(642A)는 반응물 가스 소스(638)에 커플링되고, 밸브(642B)는 반응물 가스 소스(639)에 커플링되고, 그러한 밸브들(642A, 642B)은 양자 모두 퍼지 가스 소스(640)에 커플링된다. 각각의 밸브(642A, 642B)는 밸브 시트 어셈블리(644A, 644B)를 갖는 전달 라인(643A, 643B)을 포함하고, 밸브 시트 어셈블리(646A, 646B)를 갖는 퍼지 라인(645A, 645B)을 포함한다. 전달 라인(643A, 643B)은 반응물 가스 소스(638, 639)와 소통하고, 확장 채널(690)의 가스 유입구(637A, 637B)와 소통한다. 전달 라인(643A, 643B)의 밸브 시트 어셈블리(644A, 644B)는 반응물 가스 소스(638, 639)로부터 확장 채널(690)로의 반응물 가스의 유동을 제어한다. 퍼지 라인(645A, 645B)은 퍼지 가스 소스(640)와 소통하고, 전달 라인(643A, 643B)의 밸브 시트 어셈블리(644A, 644B)의 하류에서 전달 라인(643A, 643B)과 교차한다. 퍼지 라인(645A, 645B)의 밸브 시트 어셈블리(646A, 646B)는 퍼지 가스 소스(640)로부터 전달 라인(643A, 643B)으로의 퍼지 가스의 유동을 제어한다. 캐리어 가스가 반응물 가스 소스(638, 639)로부터 반응물 가스들을 전달하기 위해 사용되는 경우에, 동일한 가스가 캐리어 가스 및 퍼지 가스로서 사용될 수 있다(즉, 아르곤 가스가 캐리어 가스 및 퍼지 가스 양자 모두로서 사용될 수 있다).
[0047] 각각의 밸브(642A, 642B)는, 밸브의 밸브 시트 어셈블리(644A, 644B)가 폐쇄된 경우에, 전달 라인(643A, 643B)으로부터의 반응물 가스의 플러싱(flushing)을 가능하게 하기 위해, 제로 데드 볼륨(zero dead volume) 밸브일 수 있다. 예컨대, 퍼지 라인(645A, 645B)은 전달 라인(643A, 643B)의 밸브 시트 어셈블리(644A, 644B) 근방에 위치될 수 있다. 밸브 시트 어셈블리(644A, 644B)가 폐쇄된 경우에, 퍼지 라인(645A, 645B)은 전달 라인(643A, 643B)을 플러싱하기 위해 퍼지 가스를 제공할 수 있다. 도시된 실시예에서, 퍼지 라인(645A, 645B)은, 개방되는 경우에 밸브 시트 어셈블리(644A, 644B) 내로 퍼지 가스가 직접적으로 전달되지 않도록, 전달 ㄹ인(643A, 643B)의 밸브 시트 어셈블리(644A, 644B)로부터 약간 이격되어 위치된다. 본원에서 사용되는 바와 같은 제로 데드 볼륨 밸브는 무시가능한 데드 볼륨(즉, 반드시 제로 데드 볼륨일 필요는 없다)을 갖는 밸브로서 정의된다. 각각의 밸브(642A, 642B)는 반응물 가스(638, 639) 및 퍼지 가스(640)의 조합된 가스 유동 및/또는 별개의 가스 유동을 제공하도록 적응될 수 있다. 퍼지 가스의 펄스들은 퍼지 라인(645A)의 밸브 시트 어셈블리(646A)의 다이아프램을 개방 및 폐쇄함으로써 제공될 수 있다. 반응물 가스 소스(638)로부터의 반응물 가스의 펄스들은 전달 라인(643A)의 다이아프램 밸브 시트(644A)를 개방 및 폐쇄함으로써 제공될 수 있다.
[0048] 제어 유닛(680)이 프로세싱 조건들을 제어하기 위해 챔버(634)에 커플링될 수 있다. 제어 유닛(680)은 중앙 프로세싱 유닛(CPU)(682), 지원 회로(684), 및 연관된 제어 소프트웨어(683)를 포함하는 메모리(686)를 포함한다. 제어 유닛(680)은 다양한 챔버들 및 서브-프로세서들을 제어하기 위해 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서들 중 하나일 수 있다. CPU(682)는 랜덤 액세스 메모리, 판독 전용 메모리, 플로피 디스크 드라이브, 콤팩트 디스크 드라이브, 하드 디스크, 또는 근거리 또는 원거리의 임의의 다른 형태의 디지털 스토리지와 같은 임의의 적합한 메모리(686)를 사용할 수 있다. 다양한 지원 회로들이 챔버(634)를 지원하기 위해 CPU(682)에 커플링될 수 있다. 제어 유닛(680)은 밸브들(642A, 642B)의 프로그래머블 로직 제어기들(648A, 648B)과 같은 개별적인 챔버 컴포넌트들 근방에 위치된 다른 제어기에 커플링될 수 있다. 챔버(634)의 다양한 다른 컴포넌트들과 제어 유닛(680) 사이의 양-방향성 통신들은 신호 버스들(688)이라고 일괄적으로 지칭되는 다수의 신호 케이블들을 통해 핸들링되고, 그러한 신호 버스들(688)의 일부가 도 6에서 예시된다. 밸브(642A, 642B)의 프로그래머블 로직 제어기들(648A, 648B)로부터의, 그리고 가스 소스들(638, 639)로부터의 프로세스 가스들 및 퍼지 가스들의 제어에 부가하여, 제어 유닛(680)은, 다른 액티비티들 중에서, 기판 운송, 온도 제어, 챔버 진공배기와 같은, 기판 프로세싱에서 사용되는 다른 액티비티들의 자동화된 제어를 담당하도록 구성될 수 있고, 그러한 액티비티들의 일부는 본원의 다른 곳에서 설명된다.
[0049] 도 7은 기판 상에 형성된 구조의 상이한 위치들 상에 상이한 재료들을 형성하기 위해 수행될 수 있는 선택적인 증착 프로세스의 일 실시예의 흐름도이다. 구조는 핀 구조, 게이트 구조, 콘택 구조, 또는 반도체 애플리케이션들에서 활용되는 임의의 다른 적합한 구조들과 같은, 기판으로부터 외측으로 연장되는 3차원 구조일 수 있다. 도 8a 내지 도 8f는 프로세스(700)의 양상들에 대응하는 복합 기판의 부분의 개략적인 단면도들이다. 프로세스(700)는, 3차원(3D) IC 애플리케이션들을 위한 핀 전계 효과 트랜지스터(FinFET)를 형성하기 위해 추후에 활용될 수 있는, 핀 구조의 상이한 위치들 상에 형성된 원하는 재료들을 갖는 핀 구조들을 기판 상에 형성하기 위해 활용될 수 있다. 대안적으로, 프로세스(700)는 다른 타입들의 구조들을 에칭하기 위해 유익하게 활용될 수 있다.
[0050] 프로세스(700)는, 핀 구조들과 같은 복수의 구조들이 위에 형성된, 도 3a 내지 도 6에서 도시된 기판(338)일 수 있는, 도 8a 내지 도 8f에서 도시된 기판(802)과 같은 기판을 제공함으로써, 블록(702)에서 시작된다. 일 실시예에서, 기판(802)은, 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 산화물, 스트레인드 실리콘(strained silicon), 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들 및 패터닝된 또는 패터닝되지 않은 웨이퍼들, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 또는 사파이어와 같은 재료일 수 있다. 기판(802)은 200 mm, 300 mm, 450 mm, 또는 다른 직경과 같은 다양한 치수들을 가질 수 있을 뿐만 아니라 직사각형 또는 정사각형 패널일 수 있다. 다르게 기재되지 않는 한, 본원에서 설명되는 실시예들 및 예들은 200 mm 직경, 300 mm 직경, 또는 450 mm 직경을 갖는 기판들에 대해 실시된다. SOI 구조가 기판(802)에 대해 활용되는 실시예에서, 기판(802)은 결정질 실리콘 기판 상에 배치된 매립된 유전체 층을 포함할 수 있다. 본원에서 도시된 실시예에서, 기판(802)은 결정질 실리콘 기판일 수 있다. 더욱이, 기판(802)은 임의의 특정한 사이즈 또는 형상으로 제한되지 않는다. 기판(802)은, 특히, 200 mm 직경, 300 mm 직경, 또는 예컨대 450 mm와 같은 다른 직경들을 갖는 둥근 기판일 수 있다. 기판은 또한, 임의의 다각형, 정사각형, 직사각형, 휘어진 또는 그렇지 않으면 비-원형 워크피스, 예컨대, 플랫 패널 디스플레이들의 제작에서 사용되는 다각형 유리 기판일 수 있다.
[0051] 핀 구조들(804)은 기판(802)으로부터 외측으로 연장되고 돌출된 구조일 수 있다. 핀 구조(804)는 상단 표면(808)에서 종단(terminate)되는 측벽들(806)(도 8a 내지 도 8f에서 제 1 측벽(806a) 및 제 2 측벽(806b)으로서 도시됨)을 갖는다. 일 실시예에서, 핀 구조들(804)은, 핀 구조들(804) 사이에 리세스들(805)을 형성하도록 기판(802)을 에칭함으로써, 기판(802)에 형성될 수 있다. 그 후에, FinFET 제조 프로세스를 위해 쉘로우 트렌치 격리(STI) 구조들 사이에 핀 구조들(804)을 형성하는 것을 용이하게 하기 위하여, 쉘로우 트렌치 격리(STI) 구조들(예시의 편의를 위해 도면들에서 도시되지 않음)을 형성하도록, 리세스들(805)의 일부가 절연성 재료들로 충전된다. 핀 구조(804)는 기판(802)을 에칭함으로써 형성되고; 그에 따라, 핀 구조(804)는 실리콘 함유 재료일 수 있는 기판(802)과 동일한 재료로 이루어질 수 있다. 본원에서 도시된 실시예에서, 기판(802)은 실리콘 기판이고, 그에 따라, 그러한 기판(802)으로부터 형성된 핀 구조(804)가 또한 실리콘 재료이다.
[0052] 일 실시예에서, 쉘로우 트렌치 격리(STI) 구조들을 형성하기 위해 활용되는 절연성 재료는 실리콘 산화물 재료와 같은 유전체 재료일 수 있다. 절연성 재료는, 필요에 따라, 플라즈마 강화 화학 기상 증착(CVD), 유동성 화학 기상 증착(CVD), 고 밀도 플라즈마(HDP) 화학 기상 증착(CVD) 프로세스, 원자 층 증착(ALD), 순환 층 증착(CLD), 물리 기상 증착(PVD) 등에 의해 형성될 수 있다. 일 실시예에서, 절연성 재료는 유동성 또는 플라즈마 강화 화학 기상 증착(CVD)에 의해 형성된다.
[0053] 기판(802)에 형성되는 핀 구조들(804)의 프로파일이, 필요에 따라, 실질적으로 직진하는, 벌어지는, 상방으로 테이퍼링되는 또는 하방으로 테이퍼링 다운되는, 또는 각도를 이루는 프로파일들인 측벽들(806), 특수한 측벽 피처들, 오버행 또는 언더컷 구조들, 또는 다른 프로파일들을 포함하는 상이한 형태들을 가질 수 있다는 것이 유의된다.
[0054] 프로세스(700)를 계속하면, 블록(704)에서, 3D 구조의 제 1 구역을 도핑하기 위해 주입 프로세스가 수행되면서, 핀 구조(804)가 위에 형성된 기판(802) 상에 제 1 증착 재료가 증착될 수 있다. 706에서, 제 1 증착 재료가 제거된다. 708에서, 제 2 증착 재료가 기판 상에 증착된다. 제 2 재료는 기판의 제 2 구역 상에 선택적으로 성장될 수 있다. 특정한 실시예들에서, 제 1 재료는 핀 구조(804) 및 기판(802)의 처리된 및 처리되지 않은 구역들 상에 불-균일하게 증착될 수 있다. 처리된 및 처리되지 않은 구역들은 주입 프로세스에 의해 형성될 수 있다.
[0055] 블록(704)의 주입 프로세스는, 도 8a 내지 도 8f에서 도시된 바와 같이, 기판(802) 및 핀 구조(804)의 특정한 위치(예컨대, 제 1 구역) 상의 특정한 막/표면 특성들을 도핑, 코팅, 처리, 주입, 삽입, 또는 변형시키기 위해 수행될 수 있다. 블록(704)에서, 기판(802) 상에 형성된 증착된 제 1 재료(810)는, 추후에 위에 형성될 얇은 층들의 성장을 위한 템플릿(template)으로서 작용할 수 있는 오더링된(ordered) 구조들을 제공할 수 있다든 것이 유의된다. 예컨대, 주입 후에, 제 1 재료(810)의 주입된 구역은, 블록(708)에서, 그 위에 후속하여 수행되는 증착 프로세스를 선택적으로 촉진하도록, 오리지널 기판의 인터페이스의 특성들을 엔지니어링하기 위해 사용될 수 있다.
[0056] 제 1 재료(810)는 주입 프로세스 동안에 기판(802) 상에 증착될 수 있다. 일 실시예에서, 제 1 재료(810)는 도핑된 기판(802)을 균일하게 덮을 수 있다. 다른 실시예에서, 제 1 재료(810)는 기판(802)의 상이한 구역들 상에서 상이한 두께들을 가질 수 있다. 예컨대, 제 1 재료(810)는 핀 구조(804) 또는 기판(802)의 상이한 구역들에서, 예컨대, 핀 구조(804)의 측벽에서, 핀 구조(804)의 상단에서, 또는 인접한 핀 구조들(804) 사이의 기판(802)의 구역에서 변화하는 두께를 가질 수 있다.
[0057] 양상들에 따르면, 도 8a 내지 도 8f에서 도시된 바와 같이, 핀 구조들(804) 내에 형성되는 도펀트들로, 핀 구조(804)의 특정한 위치들 상의 특정한 막/표면 특성들을 도핑, 코팅, 처리, 주입, 삽입, 또는 변형시키기 위해, 방향성 플라즈마 프로세스(또는 이온 도핑/주입 프로세스)가 수행된다. 방향성 플라즈마 프로세스는, 기판(802) 상에 동시에 증착되고 있는 제 1 재료(810)의 원하는 부분의 막/표면 특성들을 변형시키기 위해, 특정한 선택된 각도들을 갖는 방향성 및/또는 입사하는 이온들(818)을 활용한다. 부가하여, 방향성 플라즈마 프로세스는 기판(802)의 구역들을 변형시킬 수 있다.
[0058] 도 8a 및 도 8b에서 예시된 바와 같이, 주입 프로세스는 핀 구조(804)의 상단 부분(814) 및 제 1 측벽(812)을 도핑할 수 있다. 도 8c 및 도 8d에서 예시된 바와 같이, 주입 프로세스는 핀 구조(804)의 상단 부분(814) 및 제 1 측벽(812), 뿐만 아니라, 핀 구조의 바닥 부분(816)을 도핑할 수 있다. 도 8e 및 도 8f에서 예시된 바와 같이, 주입 프로세스는 핀 구조(804)의 바닥 부분(816) 및 상단 부분(814)을 도핑할 수 있다.
[0059] 도핑된 구역들의 특정한 예들이 도 8a 내지 도 8f에서 예시되지만, 이온들은, 표면 특성들을 국부적으로 그리고 선택적으로 변화시키기 위해, 필요에 따라, 핀 구조(804)의 임의의 원하는 위치에 주입될 수 있다는 것이 유의된다.
[0060] 방향성 플라즈마 프로세스는 도 3a 및 도 3b, 도 4, 또는 도 5에서 도시된 프로세싱 챔버(300, 400, 500)와 같은 방향성 플라즈마 프로세싱 챔버, 또는 다른 적합한 통상적인 이온 주입/도핑 프로세싱 툴에서 수행될 수 있다. 방향성 플라즈마 프로세스는, 도 8a 내지 도 8f에서 도시된 바와 같이, 선택된 구역에 원하는 입사 각도들로 이온들(818)을 주입함으로써 수행된다. 선택된 구역의 예들은 도 8a 및 도 8b에서의 핀 구조(804)의 상단 부분(814) 및 제 1 측벽(812), 도 8c 및 도 8d에서 예시된 핀 구조(804)의 제 1 측벽(812), 상단 부분(814) 및 바닥 부분(816), 및 도 8e 및 도 8f에서 예시된 핀 구조(804)의 바닥 부분(816) 및 상단 부분(814)을 포함한다.
[0061] 예컨대, 도 8a 내지 도 8f에서 예시된 바와 같이, 원하는 타입의 원자들을 포함하는 이온들이 핀 구조(804) 및 기판(802) 내에 주입될 수 있다. 주입의 결과로서, 핀 구조(804) 및/또는 기판(802)의 일부가 변화되지 않거나 또는 처리되지 않은 채로 남겨진다. 위에서 설명된 바와 같이, 특정한 실시예들에서, 이온들은 제 1 재료의 증착 동안에 제 1 재료 내에 주입될 수 있다.
[0062] 기판(802) 내에 주입된 이온들(818)은 기판(802)의 막/표면 특성들을 변형시킬 수 있고, 이는, 추후에, 후속 증착 프로세스 동안에 기판(802)과 반응될 또는 기판(802)에 흡착될 분자의 화학 반응 및/또는 흡수성(흡수ability)에 영향을 미칠 수 있거나, 그러한 화학 반응 및/또는 흡수성을 약화시킬 수 있거나, 또는 그러한 화학 반응 및/또는 흡수성을 변경할 수 있다. 따라서, 블록(708)에서, 3D 구조의 주입된(예컨대, 처리된) 또는 주입되지 않은(예컨대, 처리되지 않은) 구역들을 포함할 수 있는 특정한 구역들 상에 주로 증착되는 것만을 허용하는 선택적인 증착 프로세스가 가능하게 될 수 있다.
[0063] 일 실시예에서, 이온 주입/도핑 프로세스 또는 방향성 플라즈마 프로세스로부터 생성된 이온들(818)은 약 0 도 내지 약 60 도의 입사 각도를 갖도록 구성된다. 원하는 그리고 미리 결정된 입사 및 방향성 각도들에 의해, 이온들(818)은, 위에서 설명된 바와 같이, 도 8a 내지 도 8f의 미리 결정된 구역들 내에 주로 주입될 수 있다. 입사 각도들을 제어함으로써, 핀 구조(804)의 선택된 부분들이 처리될 수 있다. 그렇게 함으로써, 방향성 플라즈마 프로세스 동안에 도핑, 플라즈마 처리, 또는 증착되도록 의도되지 않은 핀 구조의 몇몇 원하는 구역들이 선택적으로 그리고/또는 의도적으로, 방향성 플라즈마 프로세스 동안에 남겨질 수 있다(즉, 방향성 플라즈마 프로세스를 받지 않을 수 있다).
[0064] 방향성 플라즈마 프로세스는, 원하는 도핑 프로파일을 형성하기 위해, 처리된 또는 주입된 층을 형성하도록 핀 구조(804)를 변경할 수 있다. 결과로서, 변경된 막 특성들을 갖는 처리된 층 또는 주입된 층이 형성될 수 있고, 이는 후속 증착 프로세스 동안에 상이한 프로세스 결과들을 획득할 수 있으며, 이는 블록(708)에 관하여 더 상세히 설명될 것이다.
[0065] 일 실시예에서, 방향성 플라즈마 프로세스는, 증착된 제 1 재료가 기판(802) 상에 형성되어, 원하는 처리된 구역이 발생될 때까지, 약 1 초 내지 약 600 초의 시간 기간 동안 수행될 수 있다. 대안적으로, 방향성 플라즈마 프로세스는, 약 1x1015 이온/cm2 내지 약 5x1017 이온/cm2의 도핑 농도(즉, 도시지(dosage))를 활용하여, 시간 기간 동안 수행될 수 있다.
[0066] 대안적으로, 방향성 플라즈마 프로세스는 핀 구조(804)의 제 1 위치에 제 1 각도로 이온들(818)을 스트라이킹하고, 그 후에, 필요에 따라, 동일한 핀 구조(804)의 제 2 위치에 제 2 각도로 이온들(818)을 스트라이킹하도록 수행될 수 있다. 결과로서, 추후에, 원하는 패턴으로 재료 층을 위해 선택적으로 증착하기 위한 템플릿으로서 사용될 수 있는 원하는 패턴이 기판(802) 상의 제 1 증착된 재료 아래에 이루어질 수 있다. 상이한 입사 각도들로 그리고 상이한 위치들에 이온들을 스트라이킹하는 것은, 기판(802) 상에 형성된 핀 구조들(804)이 상이한 종횡비들, 기하형상, 임계 치수들, 폭, 길이, 또는 패턴 밀도를 갖는 경우에 사용될 수 있다. 그렇게 함으로써, 다양한 특성들을 나타내는, 예컨대, 다른 면과 비교하는 경우에, 상이한 표면 모폴로지(morphology) 또는 표면 특성들을 갖는 하나의 면을 갖는 결과적인 구조가 형성될 수 있다.
[0067] 일 실시예에서, 입사 이온들(818)에 대하여 상이한 각도들로 핀 구조들(804)을 노출시키기 위해 기판(802)을 지지하고 이동시키기 위한 이동 스테이지를 활용하는 방향성 플라즈마 프로세스가 수행될 수 있다. 이동 스테이지, 및 각도를 이루는 이온 빔들에 관하여 그러한 이동 스테이지 상에 배치된 기판(802)은, 기판(802)의 특정한 영역들이, 지속적으로 또는 반복적으로, 미리 결정된 모드에서 선형적으로, 순환적으로, 또는 규칙적으로 처리될 수 있게 하는 상호적인 이온 스캐닝/처리 프로세스를 허용한다.
[0068] 방향성 플라즈마 프로세스 동안에, 수개의 프로세스 파라미터들이 제어될 수 있다. 방향성 플라즈마 프로세스는 프로세싱 챔버 내로 가스 혼합물을 공급함으로써 수행될 수 있다. 도펀트 가스 혼합물은, 약 10 sccm 내지 약 200 sccm의 유량으로, 프로세싱 챔버 내에 공급될 수 있다. 이온 도핑 가스 혼합물에 공급하기 위한 적합한 가스들은, AsH3, GaH3, SiH4, SiF4, GeH4, GeF4, CH4, CF4, AsF5, PF3, PF5, B2H6, BH3 등을 포함한다. Ar, He, Kr, Ne 등과 같은 비활성 가스, 또는 H2, N2, N2O, NO2 등과 같은 캐리어 가스들이 또한, 가스 혼합물 내에 공급될 수 있다. 챔버 압력은 일반적으로, 약 0,1 mTorr 내지 약 100 mTorr, 예컨대 약 10 mTorr로 유지된다. RF 전력, 예컨대 용량성 또는 유도성 RF 전력, DC 전력, 전자기 에너지, 또는 마그네트론 스퍼터링이, 프로세싱 동안에 가스 혼합물을 해리시키는 것을 보조하기 위해, 프로세싱 챔버(200) 내에 공급될 수 있다.
[0069] 해리성 에너지에 의해 생성되는 이온들은, 기판 지지부, 또는 그러한 기판 지지부 위의 가스 유입구, 또는 양자 모두에 DC 또는 RF 전기 바이어스를 인가함으로써 생성되는 전기장을 사용하여, 기판을 향하여 가속될 수 있다. 몇몇 실시예들에서, 이온들은, 모션의 원하는 방향에 대해 직교하여 정렬된 자기장을 통해 이온들을 통과시키는 것을 포함할 수 있는 매스 선택(mass selection) 또는 매스 여과(mass filtration) 프로세스를 받을 수 있다. RF 전력에 의해 제공되는 전기장은 원자들을 이온화시키는 목적을 위해 용량성으로 또는 유도성으로 커플링될 수 있고, DC 방전 필드(discharge field)일 수 있거나, 또는 교번 필드(alternating field), 예컨대 RF 필드일 수 있다. 대안적으로, 이온들을 생성하기 위해 그러한 엘리먼트들 중 임의의 것을 함유하는 이온 주입 가스 혼합물에 마이크로파 에너지가 인가될 수 있다. 몇몇 실시예들에서, 에너제틱 이온들을 함유하는 가스는 플라즈마일 수 있다. 약 50 V 내지 약 10000 V, 예컨대 약 4000 V의 전기 바이어스(피크 대 피크 전압)가, 원하는 에너지로 기판 표면을 향하여 이온들을 가속시키기 위해, 기판 지지부, 가스 분배기, 또는 양자 모두에 인가된다. 몇몇 실시예들에서, 프로세싱 가스를 이온화시키기 위해, 전기 바이어스가 또한 사용된다. 다른 실시예들에서, 프로세스 가스를 이온화시키기 위해, 제 2 전기장이 사용된다. 일 실시예에서, 약 2 MHz의 주파수를 갖는 RF 필드가, 프로세싱 가스를 이온화시키고, 약 100 W 내지 약 10000 W의 전력 레벨로 기판 지지부를 바이어싱하기 위해 제공된다. 생성된 이온들은 일반적으로, 위에서 설명된 바와 같이, 기판 또는 가스 분배기를 바이어싱함으로써, 기판을 향하여 가속될 것이다.
[0070] 몇몇 실시예들에서, 이온들을 생성하기 위해 사용되는 전력은 펄스형일 수 있다. 전력은 원하는 시간 동안 플라즈마 소스에 인가될 수 있고, 그 후에, 원하는 시간 동안 중단될 수 있다. 전력 사이클링은 원하는 주파수 및 듀티 사이클로 원하는 수의 사이클들 동안 반복될 수 있다. 몇몇 실시예들에서, 플라즈마는 약 1 Hz 내지 약 50,000 Hz, 예컨대 약 5000 Hz 내지 약 10000 Hz의 주파수로 펄싱될 수 있다. 다른 실시예들에서, 플라즈마 펄싱은 약 10 % 내지 약 90 %, 예컨대 약 30 % 내지 약 70 %의 듀티 사이클(사이클 당 전력공급되는 시간 대 전력공급되지 않는 시간의 비율)로 진행될 수 있다. 일 실시예에서, RF 소스 전력은 약 100 와트 내지 약 5000 와트로 공급될 수 있고, 바이어스 전력은 약 50 와트 내지 약 11000 와트로 공급될 수 있다. 프로세스 온도는 섭씨 약 5 도 내지 섭씨 약 650 도로 제어될 수 있다.
[0071] 블록(706)에서, 제 1 재료(810)가 제거될 수 있고, 그에 의해, 기판(802) 및 핀 구조(804)의 처리된 또는 주입된 구역, 및 처리되지 않은 또는 주입되지 않은 구역이 노출될 수 있다. 특정한 실시예에서, 기판(802) 및/또는 구조의 주입되지 않은 구역들이 또한, 제 1 재료(810)의 제거에 의해 노출될 수 있다. 양상들에 따르면, 제 1 재료(810)는, 습식 세정 프로세스를 사용하여, 도 8a 내지 도 8f에서 예시된 바와 같이 제거될 수 있다. 제 1 재료(810)를 제거하기 위해 건식 플라즈마 프로세스가 또한 활용될 수 있는 것이 고려된다. 선택된 세정 프로세스의 케미스트리는 제 1 재료(810)의 등방성 제거를 허용할 수 있다.
[0072] 블록(708)에서, 방향성 플라즈마 프로세스 또는 이온 주입 프로세스 및 제 1 재료의 제거 후에, 제 2 재료가 3D 구조 상에 증착된다. 제 2 재료는 구조의 제 2 구역 상에 선택적으로 성장될 수 있다. 도 8a, 도 8c, 및 도 8e에서 예시된 예들에 따르면, 기판(802) 상에서 기판(802)의 주입된 또는 처리된 구역 상에 주로 재료 층(820)을 선택적으로 증착하기 위해, 원자 층 증착 프로세스가 수행될 수 있다. 도 8b, 도 8d, 및 도 8f에서 예시된 바와 같이, 기판(802) 상에서 기판(802)의 주입되지 않은 또는 처리되지 않은 구역 상에 주로 재료 층(820)을 선택적으로 증착하기 위해, 원자 층 증착 프로세스가 수행될 수 있다.
[0073] 위에서 논의된 바와 같이, 양상들에 따르면, 구조의 주입된 또는 처리된 구역은, 재료 층(820)의 성장 및 연속적인 증착을 가능하게 하기 위해, ALD 프로세스의 각각의 펄스로부터의 원자들을 혼입하도록, ALD 프로세스 동안에 공급되는 분자들을 흡수할 수 있고 그러한 분자들과 반응할 수 있다. 주입된 제 1 증착 층은 재료 층(820)이 의도된 구역 상에 선택적으로 형성되게 허용하기 위한 템플릿으로서 역할을 할 수 있다. 양상들에 따르면, 의도된 구역은, 상이한 디바이스 요건들을 위해, 핀 구조의 상이한 구역들 상에 형성된 상이한 재료들을 갖는 핀 구조를 형성하도록, 핀 구조(804)의 주입된 구역을 포함할 수 있거나, 또는 주입되지 않은 구역을 포함할 수 있다.
[0074] ALD 프로세스가 표면 조건들에 대해 민감하기 때문에, 프로세스(700)는 제 1 증착 재료 상의 재료 층(820)의 선택적인 증착을 위한 이상적인 방법이다. 대안적으로, 재료 층(820)은 핀 구조(804) 및/또는 기판(802) 상에 선택적으로 증착될 수 있다. ALD 프로세스는 자기-종단/제한 성장을 갖는 CVD 프로세스이다. ALD 프로세스는 단지 수 옹스트롬 또는 단분자층 레벨의 두께를 산출한다. ALD 프로세스는 사이클들로 반복되는 2개의 별개의 절반 반응들로의 화학 반응의 분배에 의해 제어된다. ALD 프로세스에 의해 형성되는 재료 층(820)의 두께는 반응 사이클들의 수에 따라 좌우된다. 제 1 반응은 기판 상에 흡수되는 분자 층의 제 1 원자 층을 제공하고, 제 2 반응은 제 1 원자 층 상에 흡수되는 분자 층의 제 2 원자 층을 제공한다. 따라서, 제 1 증착 재료(810)의 오더링된 구조는 재료 층(820)의 성장을 위한 템플릿으로서 작용한다. 대안적으로, 핀 구조(804) 및 기판(802)의 처리된 표면은 재료 층(820)의 성장을 위한 템플릿으로서 작용할 수 있다.
[0075] 이온 주입으로부터 형성된 처리된 층은 주입된 구역 상의 ALD 재료들의 증착을 금지하는 성장-방지 마스크들로서 역할을 할 수 있는 한편, 3D 구조의 주입되지 않은/변화되지 않은 구역은 주입으로부터 제공된 핵형성된(nucleated) 사이트들 상에 ALD 재료들이 핵형성 및 성장하게 허용하는 개시 시드/핵형성 층으로서 역할을 할 수 있다. 대안적으로, 이온 주입으로부터 형성된 처리된 층은 후속 주입 및 제 1 증착 층으로부터 제공된 핵형성된 사이트들 상에 ALD 재료가 핵형성 및 성장하게 허용하는 개시 시드로서 역할을 할 수 있고, 주입되지 않은 처리되지 않은 구역들은 주입되지 않은 구역 상의 ALD 재료의 증착을 금지하는 성장-방지 마스크들로서 역할을 할 수 있다. 이러한 방식으로, 선택적인 증착 프로세스는 구조의 상이한 위치들에서 상이한 재료들을 갖는 3D 구조들을 반도체 기판 상에 형성할 수 있다.
[0076] ALd 증착 프로세스 동안에, 핀 구조(804) 상에 제 2 증착 층(820)을 형성하기 위해, 도 6에서 도시된 프로세싱 챔버(634)와 같은 프로세싱 챔버 내로 제 1 반응물 가스 혼합물의 펄스가 공급된다. 방향성 이온 주입에 의해 형성된 3D 구조의 구역(즉, 상단 부분(814))이 3D 구조의 처리되지 않은/변화되지 않은 구역과 상이한 화학 특성들을 가질 수 있기 때문에, 처리된 층(814)에서의 분자들은 재료 층(820)의 제 1 단분자층으로부터의 원자들에 부착하는 것이 가능하지 않을 수 있다. 따라서, 제 1 단분자층으로부터의 원자들은 3D 구조의 처리되지 않은/변화되지 않은 구역의 원자들 상에 주로 흡착할 수 있다. 이러한 방식으로, 도 8b, 도 8d, 및 도 8f에서 예시된 바와 같이, 처리되지 않은/변화되지 않은 구역 상에 제 2 배치가 선택적으로 형성될 수 있다. 대안적으로, 처리된 층(814)에서의 분자들은 재료 층(820)의 제 1 단분자층으로부터의 원자들에 부착할 수 있다. 따라서, 제 2 증착은, 도 8a, 도 8c, 및 도 8e에서 예시된 바와 같이, 처리된/변화된 구역 상에 선택적으로 형성될 수 있다.
[0077] 제 1 반응물 가스 혼합물의 펄싱 동안에, 제 1 반응물 가스 혼합물은, 필요에 따라, 열 ALD 프로세스 또는 플라즈마 ALD 프로세스 동안에, 프로세싱 챔버(634) 내로, 수소 가스(H2) 또는 NH3 가스와 같은 환원 가스 혼합물("시약")과 동시에, 순차적으로, 또는 대안적으로 그러한 환원 가스 혼합물 없이 공급될 수 있다. 대안적으로, 수중 산소, 오존, 과산화 수소 등과 같은 산화 가스 혼합물("시약")이 제 1 반응물 가스 혼합물과 함께 공급될 수 있다. 프로세싱 챔버(634) 내로 공급될 수 있는 적합한 제 1 반응물 가스 혼합물은, 실리콘 함유 가스, 예컨대 SiH4, Si2H6, 또는 다른 적합한 실리콘 함유 화합물들, 및 탄탈룸 함유 가스, 티타늄 함유 가스, 코발트 함유 가스, 텅스텐 함유 가스, 알루미늄 함유 가스, 니켈 함유 가스, 구리 함유 가스, 백금 함유 가스, 하프늄 함유 가스, 아연 함유 가스, 루테늄 함유 가스, 붕소 함유 가스, 인 함유 가스, 질소 함유 가스, 또는 반도체 디바이스들에서 사용하는데 적합한, 기판 표면 상에 단분자층을 증착할 수 있는 다른 적합한 가스들 중 하나 또는 그 초과를 포함할 수 있다. 본원에서 설명되는 바와 같은 대안적인 시약들(즉, 증착 프로세스 동안에 단분자층을 형성하기 위해 반응물 전구체들과 함께 사용되는 환원제들)의 예들은, 수소(예컨대, H2 또는 원자-H), 질소(예컨대, N2 또는 원자-N), 암모니아(NH3), 히드라진(N2H4), 수소와 암모니아 혼합물(H2/NH3), 보란(BH3), 디보란(B2H6), 트리에틸보란(Et3B), 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 테트라실란(Si4H10), 메틸 실란(SiCH6), 디메틸실란(SiC2H8), 포스핀(PH3), 이들의 유도체들, 이들의 플라즈마들, 또는 이들의 조합들을 포함할 수 있다.
[0078] 제 1 반응물 가스 혼합물 펄스는 미리 결정된 시간 간격 동안 지속된다. 본원에서 사용되는 바와 같은 펄스라는 용어는 프로세스 챔버 내에 주입되는 재료의 도즈(dose)를 지칭한다. 제 1 반응물 가스 혼합물, 또는 제 1 반응물 가스 혼합물 및 아래에서 추가로 논의될 제 2 반응물 가스 혼합물의 각각의 펄스 사이에, 기판 표면에 의해 반응되지 않은/흡수되지 않은 잔여 전구체 가스 혼합물 또는 불순물들(예컨대, 반응물 가스 혼합물 또는 그 외로부터의 반응되지 않은 불순물들)을 제거하여 이들이 프로세싱 챔버 밖으로 펌핑될 수 있도록, 제 1 및/또는 제 2 반응물 전구체 가스 혼합물의 각각의 또는 다수의 펄스들 사이에서 프로세싱 챔버 내로 퍼지 가스 혼합물이 펄싱될 수 있다.
[0079] 프로세싱 챔버(634) 내로 펄싱되는 제 1 반응물 전구체 가스 혼합물의 각각의 펄스는 약 3 Å 내지 약 5 Å의 두께를 갖는 재료 층(820)의 제 1 단분자층을 증착할 수 있다.
[0080] 제 1 반응물 전구체 가스 혼합물의 펄싱 동안에, 수개의 프로세스 파라미터들이 또한 제어된다. 일 실시예에서, 프로세스 압력은 약 7 Torr 내지 약 30 Torr로 제어된다. 프로세싱 온도는 섭씨 약 125 도 내지 섭씨 약 450 도이다. RF 전력은 약 100 와트 내지 약 2000 와트로 제어될 수 있다. 제 1 반응물 가스 혼합물에 공급되는 반응물 가스는 약 5 sccm 내지 약 10 sccm으로 제어될 수 있다. 환원 가스는 약 100 sccm 내지 약 700 sccm으로 공급될 수 있다.
[0081] 제 1 반응물 가스의 펄스의 종료 후에, 제 2 반응물 가스 혼합물의 펄스가, 핀 구조(804)의 선택된 부분 상에 주로 재료 층(820)의 제 2 단분자층을 형성하기 위해, 프로세싱 챔버(634) 내로 공급된다. 제 2 반응물 가스 혼합물은, 필요에 따라, 열 ALD 프로세스 또는 플라즈마 ALD 프로세스 동안에 프로세싱 챔버(634) 내로, 수소 가스(H2) 또는 NH3 가스와 같은 환원 가스 혼합물(또는 시약)과 동시에, 순차적으로, 또는 대안적으로 그러한 환원 가스 혼합물 없이 공급될 수 있다. 제 2 단분자층은, 제 2 단분자층으로부터의 원자들이 제 1 단분자층으로부터의 원자들 상에 고정적으로 부착되게 허용하기 위해, 화학 반응에 의해 제 1 단분자층 상에 흡수되는 것으로 생각된다.
[0082] 일 실시예에서, 프로세싱 챔버(634) 내로 공급될 수 있는 적합한 제 2 반응물 가스 혼합물은, 실리콘 함유 가스, 예컨대 SiH4, Si2H6, 또는 다른 적합한 실리콘 함유 화합물들, 및 산소 함유 가스, 예컨대 H2O, O2, 또는 O3, 탄탈룸 함유 가스, 티타늄 함유 가스, 코발트 함유 가스, 텅스텐 함유 가스, 알루미늄 함유 가스, 니켈 함유 가스, 구리 함유 가스, 백금 함유 가스, 하프늄 함유 가스, 아연 함유 가스, 루테늄 함유 가스, 붕소 함유 가스, 인 함유 가스, 질소 함유 가스, 또는 반도체 디바이스들에서 사용하는데 적합한, 기판 표면 상에 단분자층을 증착할 수 있는 다른 적합한 가스들 중 하나 또는 그 초과를 포함할 수 있다. 본원에서 설명된 바와 같은 대안적인 시약들(즉, 증착 프로세스 동안에 단분자층을 형성하기 위해 반응물 전구체들과 함께 사용되는 환원제들 또는 산화제들)의 예들은, 물(H2O), 오존(O3), 수소(예컨대, H2 또는 원자-H), 산소(예컨대, O2 또는 원자-O), 과산화 수소(H2O2), 질소(예컨대, N2 또는 원자-N), 암모니아(NH3), 히드라진(N2H4), 수소와 암모니아 혼합물(H2/NH3), 보란(BH3), 디보란(B2H6), 트리에틸보란(Et3B), 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 테트라실란(Si4H10), 메틸 실란(SiCH6), 디메틸실란(SiC2H8), 포스핀(PH3), 이들의 유도체들, 이들의 플라즈마들, 또는 이들의 조합들을 포함할 수 있다.
[0083] 제 2 반응물 가스 혼합물의 펄스는 미리 결정된 시간 간격 동안 지속된다. 제 2 반응물 가스 혼합물, 또는 제 1 및 제 2 반응물 가스 혼합물의 각각의 펄스 또는 다수의 펄스들 사이에, 기판 표면에 의해 반응되지 않은/흡수되지 않은 잔여 전구체 가스 혼합물 또는 불순물들(예컨대, 반응물 가스 혼합물 또는 그 외로부터의 반응되지 않은 불순물들)을 제거하도록, 퍼지 가스 혼합물이 프로세싱 챔버 내로 펄싱될 수 있다.
[0084] 프로세싱 챔버(634) 내로 펄싱되는 제 2 반응물 전구체 가스 혼합물의 각각의 펄스는 약 3 Å 내지 약 5 Å의 두께를 갖는 재료 층(820)의 제 2 단분자층을 증착할 수 있다.
[0085] 제 2 반응물 전구체 가스 혼합물의 펄싱 동안에, 수개의 프로세스 파라미터들이 또한 제어된다. 일 실시예에서, 프로세스 압력은 약 5 Torr 내지 약 30 Torr로 제어된다. 프로세싱 온도는 섭씨 약 125 도 내지 섭씨 약 450 도이다. RF 전력은 약 100 와트 내지 약 800 와트로 제어될 수 있다. 제 2 반응물 가스 혼합물에 공급되는 반응물 가스는 약 5 sccm 내지 약 20 sccm으로 제어될 수 있다. 환원 가스는 약 100 sccm 내지 약 700 sccm으로 공급될 수 있다.
[0086] 반응물 전구체 가스 혼합물들의 수개의 펄스들 각각 사이에 또는 그러한 수개의 펄스들 후에, 프로세싱 챔버로부터 잔여물들 및 불순물들을 퍼징하기 위해, 퍼지 가스 혼합물이 프로세싱 챔버(634) 내에 공급된다. 퍼지 가스 혼합물의 펄싱 동안에, 수개의 프로세스 파라미터들이 또한 제어된다. 일 실시예에서, 프로세스 압력은 약 1 Torr 내지 약 100 Torr로 제어된다. 프로세싱 온도는 섭씨 약 125 도 내지 섭씨 약 450 도이다. RF 전력은 약 100 와트 내지 약 800 와트로 제어될 수 있다. Ar 또는 N2 가스는 약 200 sccm 내지 약 1000 sccm으로 공급될 수 있다.
[0087] 퍼지 가스 혼합물의 펄스 후에, 제 1 및/또는 제 2 반응물 가스 혼합물들의 펄싱으로부터 시작하여 퍼지 가스 혼합물의 펄스가 후속되는 부가적인 사이클들이, 재료 층(820)의 원하는 두께가 획득될 때까지, 반복적으로 수행될 수 있다. 제 1 반응물 가스 혼합물을 펄싱하는 후속 사이클이 시작되는 경우에, 프로세스 압력 및 다른 프로세스 파라미터들은, 재료 층(820)의 후속 단분자층을 증착하는 것을 보조하기 위해, 미리 결정된 레벨로 조절될 수 있다.
[0088] 양상들은, 3D 구조의 제 1 구역을 도핑하기 위해 주입 프로세스를 수행하고, 동시에, 제 1 증착 재료를 형성하고, 제 1 재료를 제거하고, 3D 구조 상에 제 2 재료를 증착함으로써, 선택적인 증착을 형성하기 위한 방법들을 제공한다. 제 2 재료는 3D 구조의 제 2 구역 상에 선택적으로 성장될 수 있다. 따라서, 핀 구조와 같은 구조에서의 상이한 위치들 상에 형성된 원하는 상이한 타입들의 재료들을 갖는 핀 구조가, 특히, 3차원(3D) IC 형성 스킴들에서의 애플리케이션들을 위해 획득될 수 있다.
[0089] 전술한 바가 본 개시의 실시예들에 관한 것이지만, 본 개시의 다른 그리고 추가적인 실시예들이 본 개시의 기본적인 범위로부터 벗어나지 않으면서 고안될 수 있고, 본 개시의 범위는 다음의 청구항들에 의해 결정된다.

Claims (9)

  1. 기판 상에 핀(fin) 구조를 형성하는 방법으로서,
    기판의 주입된 구역 상의 처리된 층, 및 상기 기판의 주입되지 않은 구역 상의 처리되지 않은 층을 형성하기 위해, 방향성 플라즈마 프로세스를 수행하는 단계; 및
    상기 기판의 상기 주입된 구역 상에 주로(predominantly) 재료 층을 선택적으로 증착하는 단계
    를 포함하는,
    기판 상에 핀 구조를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 처리된 층을 제거하고, 상기 기판의 상기 주입된 구역 및 상기 주입되지 않은 구역을 노출시키기 위해, 세정 프로세스를 수행하는 단계를 더 포함하는,
    기판 상에 핀 구조를 형성하는 방법.
  3. 제 1 항에 있어서,
    상기 재료 층을 선택적으로 증착하는 단계는,
    상기 기판의 상기 주입된 구역 상에 주로 상기 재료 층을 형성하기 위해, 원자 층 증착 프로세스를 수행하는 단계를 포함하는,
    기판 상에 핀 구조를 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 방향성 플라즈마 프로세스를 수행하는 단계는,
    상기 기판의 제 1 구역 및 제 2 구역 상에 제 1 증착 재료를 증착하는 단계; 및
    상기 기판의 제 1 구역 내에 이온들을 주로 주입하기 위해, 상기 방향성 플라즈마 프로세스를 수행하는 단계
    를 더 포함하는,
    기판 상에 핀 구조를 형성하는 방법.
  5. 제 4 항에 있어서,
    상기 제 1 구역은 상기 기판의 제 1 측벽을 포함하고,
    상기 방법은,
    약 0 도 내지 60 도의 이온 입사 각도로 이온들로 상기 기판의 제 1 측벽을 도핑하는 단계를 더 포함하는,
    기판 상에 핀 구조를 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 구조는 핀 전계 효과 트랜지스터의 핀 구조인,
    기판 상에 핀 구조를 형성하는 방법.
  7. 기판 상에 핀 구조를 형성하는 방법으로서,
    기판의 주입된 구역 상의 처리된 층, 및 상기 기판의 주입되지 않은 구역 상의 처리되지 않은 층을 형성하기 위해, 방향성 플라즈마 프로세스를 수행하는 단계; 및
    상기 기판의 상기 주입되지 않은 구역 상에 주로 재료 층을 선택적으로 증착하는 단계
    를 포함하는,
    기판 상에 핀 구조를 형성하는 방법.
  8. 제 7 항에 있어서,
    상기 기판의 상기 주입된 구역을 노출시키기 위해, 세정 프로세스를 수행하는 단계를 더 포함하는,
    기판 상에 핀 구조를 형성하는 방법.
  9. 제 7 항에 있어서,
    상기 재료 층을 선택적으로 증착하는 단계는,
    상기 기판의 상기 주입되지 않은 구역 상에 주로 상기 재료 층을 형성하기 위해, 원자 층 증착 프로세스를 수행하는 단계를 포함하는,
    기판 상에 핀 구조를 형성하는 방법.
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