KR102656701B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 제공된다. 이 제조 방법은 기판 상에 3차원 구조체를 형성하는 단계, 상기 3차원 구조체의 상부를 덮는 흡착 제어층을 형성하는 단계, 상기 흡착 제어층 상, 및 상기 3차원 구조체의, 상기 흡착 제어층에 의해 덮이지 않은, 하부 상에 물질층을 형성하는 단계를 포함하고, 상기 흡착 제어층 상에서 상기 물질층의 최소 두께는, 상기 3차원 구조체의 상기 하부 상에서 상기 물질층의 최대 두께보다 작을 수 있다.

Description

반도체 소자의 제조 방법 {Methods for manufacturing semiconductor devices}
본 발명의 기술적 사상은 반도체 소자의 제조 방법에 관한 것이다. 보다 구체적으로는 스텝 커버리지(step coverage)를 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
3차원 구조체 상에 물질층이 형성될 때, 스텝 커버리지는 물질층의 최대 두께에 대한 물질층의 최소 두께의 비로 정의될 수 있다. 스텝 커버리지는 형성된 물질층의 두께 균일성의 척도 중 하나 일 수 있다. 3차원 구조체의 종횡비(aspect ratio)가 클수록, 스텝 커버리지가 작아질 수 있으므로, 종횡비가 큰 3차원 구조체 상에 물질층이 형성될 때, 높은 스텝 커버리지를 달성하는 것이 중요할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 스텝 커버리지를 향상시킬 수 있는 반도체 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 기판 상에 3차원 구조체를 형성하는 단계, 상기 3차원 구조체의 상부를 덮는 흡착 제어층을 형성하는 단계, 상기 흡착 제어층 상, 및 상기 3차원 구조체의, 상기 흡착 제어층에 의해 덮이지 않은, 하부 상에 물질층을 형성하는 단계를 포함하고, 상기 흡착 제어층 상에서 상기 물질층의 최소 두께는, 상기 3차원 구조체의 상기 하부 상에서 상기 물질층의 최대 두께보다 작을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 기둥 형상의 하부 전극을 형성하는 단계, 상기 하부 전극의 상부 상의 유전층의 제1 부분 및 상기 하부 전극의 하부 상의 유전층의 제2 부분을 형성하는 단계, 상기 유전층의 상기 제1 부분 상에 흡착 제어층을 형성하는 단계, 및 상기 흡착 제어층 상, 및 상기 유전층의 상기 제2 부분 상에 상부 전극을 형성하는 단계를 포함하고, 상기 흡착 제어층의 상단 상에서 상기 상부 전극의 성장 속도는 상기 유전층의 상기 제1 부분과 상기 제2 부분 경계 상에서 상기 상부 전극의 성장 속도보다 작을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 바닥을 가지는 속이 빈 기둥 형상의 하부 전극을 형성하는 단계, 상기 하부 전극의 상부 상의 유전층의 제1 부분 및 상기 하부 전극의 하부 상의 유전층의 제2 부분을 형성하는 단계, 상기 유전층의 상기 제1 부분 상에 흡착 제어층을 형성하는 단계, 및 상기 흡착 제어층 상, 및 상기 유전층의 상기 제2 부분 상에 상부 전극을 형성하는 단계를 포함하고, 상기 흡착 제어층 상에서 상기 상부 전극의 최소 두께는 상기 유전층의 상기 제2 부분 상에서 상기 상부 전극의 최대 두께보다 작을 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 따르면, 3차원 구조체의 상부 상에 흡착 제어층이 형성될 수 있다. 흡착 제어층 상에 물질층 형성을 위한 화학 물질의 흡착이 어려우므로 물질층 형성을 위한 화학 물질이 3차원 구조체의 하부 상까지 충분히 공급될 수 있다. 따라서, 3차원 구조체 상에 형성된 물질층의 스텝 커버리지가 향상될 수 있다. 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은 향상된 스텝 커버리지를 가지는 상부 전극을 가지는 캐패시터의 제조에 적용될 수 있다.
도 1은 기판 상에 형성된 3차원 구조체 상에 통상적인 증착 방법을 사용하여 증착된 물질층을 도시한다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 흐름도이다.
도 3a 내지 도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 도면들이고, 도 3b는 도 3a의 AA' 선을 따라 자른 단면도이다.
도 6은 그래핀의 화학 구조를 나타낸 도면이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 물질층 형성 단계의 흐름도이다.
도 8a 내지 도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 도면들이고, 도 8b는 도 8a의 BB' 선을 따라 자른 단면도이다.
도 11 내지 도 17은 본 발명의 기술적 사상의 일 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 도면들이다.
도 18 내지 도 22는 본 발명의 기술적 사상의 일 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 도면들이다.
도 1은 기판(10) 상의 3차원 구조체(40) 상에 통상적인 증착 방법을 사용하여 증착된 물질층(70)을 도시한다. 도 1을 참조하면, 3차원 구조체(40)의 상단 상에 증착된 물질층(70)의 두께는 3차원 구조체(40)의 하단 상에 증착된 물질층(70)의 두께보다 크다. 또한, 3차원 구조체(40) 상에 형성된 물질층(70)의 두께는 3차원 구조체(40)의 하단에 가까울수록, 즉 기판(10)에 가까울수록 감소한다. 이러한 현상은 적어도 부분적으로는 물질층(70)의 형성을 위한 화학 물질이 3차원 구조체(40)의 상부 상에서 소모되어 3차원 구조체(40)의 하부 상에는 물질층(70)의 형성을 위한 화학 물질이 충분히 공급되지 못하기 때문이다.
스텝 커버리지는 물질층(70)의 최대 두께에 대한 물질층(70)의 최소 두께의 비로 정의될 수 있다. 예를 들어, 스텝 커버리지는 3차원 구조체(40)의 상단 상에서 물질층(70)의 두께에 대한 3차원 구조체(40)의 하단 상에서 물질층(70)의 두께일 수 있다. 특히, 3차원 구조체(40)의 종횡비가 커질수록 스텝 커버리지는 작아지게 된다. 여기서 상기 종횡비는 3차원 구조체(40)의 폭(W)에 대한 높이(H)의 비로 정의될 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 흐름도이다.
도 2를 참조하면, 일 실시예에 따른 반도체 소자의 제조 방법은 3차원 구조체를 형성하는 단계(S100), 3차원 구조체의 상부 상에 흡착 제어층을 형성하는 단계(S200), 및 흡착 제어층 상 및 3차원 구조체의 하부 상에 물질층을 형성하는 단계(S300)를 포함할 수 있다. 각 단계에 대한 상세한 설명은 이하에서 도 3a 내지 도 7을 참조하여 상세히 설명된다.
도 3a 내지 도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 도면들이고, 도 3b는 도 3a의 AA' 선을 따라 자른 단면도이다. 도 6은 그래핀의 화학 구조를 나타낸 도면이다. 도 7은 본 발명의 기술적 사상의 일 실시예에 따른 물질층 형성 단계의 흐름도이다.
도 3a 및 도 3b를 참조하면, 기판(110) 상에 3차원 구조체(140)가 형성될 수 있다. 기판(110)은 임의의 물질을 포함할 수 있다. 예를 들어, 기판(110)은 세라믹 물질, 유기 물질, 금속 물질, 금속 화합물 물질, 반도체 물질, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 3차원 구조체(140)도 임의의 물질을 포함할 수 있다. 예를 들어, 3차원 구조체(140)는 세라믹 물질, 유기 물질, 금속 물질, 금속 화합물 물질, 반도체 물질, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
3차원 구조체(140)는 단일한 구조체이거나, 복수의 개별적인 구조체들로 구성될 수 있다. 일부 실시예에서, 3차원 구조체(140)는 기판(110)의 일부일 수 있다. 일부 다른 실시예에서, 3차원 구조체(140)는 기판(110)의 일부가 아닌 적어도 하나의 독립적인 구조체로 구성될 수 있다.
도 3a 및 도 3b에는 3차원 구조(140)가 기둥 형상, 보다 구체적으로 원기둥 형상을 가지는 것으로 도시되었으나, 3차원 구조체(140)의 형상은 이에 제한되지 않고 다양하게 변형될 수 있다. 예를 들어, 3차원 구조체(140)는 사각 기둥 형상, 육각 기둥 형상, 또는 더 복잡한 형상일 수 있다. 3차원 구조체(140)는 비교적 종횡비가 큰 형상을 가질 수 있다. 상기 종횡비는 3차원 구조체의 폭(W1)에 대한 높이(H1)의 비로 정의될 수 있다. 예를 들어, 3차원 구조체(140)의 종횡비(H1/W1)는 약 1 내지 약 1000 사이일 수 있으나, 이에 제한되는 것은 아니다.
3차원 구조체(140)는 복수의 주위 3차원 구조체(140)들에 의해 둘러싸일 수 있다. 3차원 구조체(140)들의 배열은 도 3a에 도시된 배열에 제한되지 않으며, 다양하게 변형될 수 있다.
도 4 및 도 6을 참조하면, 3차원 구조체(140) 상에 흡착 제어층(160)이 형성될 수 있다. 흡착 제어층(160)은 3차원 구조체(140)의 상부 상에 형성되고, 3차원 구조체(140)의 하부 상에 형성되지 않을 수 있다. 본 명세서에서, 어떤 물체의 상부는 상대적으로 그 물체의 하부보다 기판(110)으로부터 먼 부분을 의미하고, 어떤 물체의 하부는 상대적으로 그 물체의 상부보다 기판(110)에 가까운 부분을 의미한다. 예를 들어, 3차원 구조체(140)의 상부는 기판(110)으로부터 일정 거리보다 먼 3차원 구조체(140)의 부분을 의미할 수 있다. 흡착 제어층(160)은 3차원 구조체(140)의 측면의 상부 상 및 상면 상에 형성될 수 있다.
흡착 제어층(160)은 3차원 구조체(140)의 표면 상에서보다 흡착 제어층(160)의 표면 상에서의 화학 물질의 흡착을 감소시킬 수 있는 임의의 물질일 수 있다. 일부 실시예에서, 흡착 제어층(160)은 2차원 물질일 수 있다. 상기 2차원 물질은 예를 들어, 전이금속 이칼코게나이드(transition metal dichalcogenide), 그래핀(graphene), 포스포린(phosphorene), 보론 나이트라이드, 또는 이들의 조합일 수 있으나, 이에 제한되는 것은 아니다.
상기 2차원 물질은 평면 상에서 서로 결합된 원자들로 구성된 적어도 하나의 원자층을 포함할 수 있다. 예를 들어, 그래핀은 도 6에 도시된 것과 같은 원자층을 가질 수 있다. 각각의 탄소 원자들은 동일 평면 내의 3개의 탄소 원자들과 결합할 수 있다.
3차원 결정을 가지는 물질들의 경우, 물질의 표면의 원자들은 물질의 내부의 원자들과 달리 충분한 수의 결합을 형성하지 못할 수 있다. 따라서 물질의 표면의 원자들은 OH 기와 같이 흡착 사이트로서 역할 할 수 있는 작용기들과 결합할 수 있다. 반면, 그래핀과 같은 2차원 물질의 경우, 2차원 물질의 표면의 원자들도 동일 원자층 내 원자들과 충분한 수의 결합을 형성할 수 있으므로, 2차원 물질의 표면의 원자들은 흡착 사이트로서 역할 할 수 있는 작용기와 거의 결합하지 않거나 전혀 결합하지 않을 수 있다. 따라서, 2차원 물질 상에는 화학물질이 흡착되지 않거나 제한적으로 흡착될 수 있다. 2차원 물질도 결함을 포함하므로, 결함 주위의 원자들은 충분한 수의 결합을 형성하지 못할 수 있고, 결함 주위의 원자들은 흡착 사이트로 역할 할 수 있는 작용기들과 결합할 수 있다. 따라서, 2차원 물질 상에 화학물질이 소량 흡착될 수 있으며, 2차원 물질의 표면 상의 결함이 많을수록 흡착되는 화학 물질의 양이 증가할 수 있다. 그러나, 본 발명이 특정 이론에 의하여 제한되는 것이 의도되지 않는다.
일부 실시예에서, 흡착 제어층(160)은 촉매 상에 형성될 수 있다. 예를 들어, 3차원 구조체(140)의 상부 상에 촉매 층이 형성되고, 촉매 층 상에 흡착 제어층(160)이 형성될 수 있다. 상기 촉매는 예를 들어, 금속, 또는 유기 금속 화합물일 수 있다. 촉매를 사용하여 흡착 제어층(160)이 형성된 경우, 도면들과 달리 3차원 구조체(140)와 흡착 제어층(160) 사이에 촉매가 존재할 수 있다. 일부 다른 실시예에서, 흡착 제어층(160)은 촉매 없이 3차원 구조체(140) 상에 바로(directly) 형성될 수 있다. 일부 실시예에서, 흡착 제어층(160)을 형성하기 위해 화학 기상 증착(chemical vapor deposition, CVD) 방법 또는 다른 통상적인 증착 방법이 사용될 수 있다. 예를 들어, 스텝 커버리지가 낮은 증착 방법을 사용하여 얇은 흡착 제어층(160)을 증착함으로써 흡착 제어층(160)은 3차원 구조체(140)의 상부 상에만 형성될 수 있다. 또한, 3차원 구조체(140)의 하부에 가까워질수록 화학 물질의 공급이 점진적으로 감소되므로 3차원 구조체(140) 상의 흡착 제어층(160)의 성장 속도는 차원 구조체(140)의 하부에 가까워질수록 감소할 수 있다. 따라서, 3차원 구조체(140) 상의 흡착 제어층(160)의 두께는 3차원 구조체(140)의 하부에 가까워질수록 감소할 수 있다.
도 5 및 도 7을 참조하면, 흡착 제어층(160) 상 및 3차원 구조체(140)의 하부 상에 물질층(170)이 형성될 수 있다. 일부 실시예에서, 물질층(170)은 원자층 증착(atomic layer deposition, ALD) 방법에 의해 형성될 수 있다. 이 경우, 물질층(170) 형성 단계는 소스 가스를 공급하는 단계(S01), 과잉의 소스 가스를 퍼지(purge)하는 단계(S02), 반응물 가스를 공급하는 단계(S03), 및 과잉의 반응물 가스를 퍼지하는 단계(S04)를 포함할 수 있다. 상기 네 단계들(S01 내지 S04)은 원하는 두께의 물질층(170)을 얻을 때까지 순차적으로 반복될 수 있다. 상기 소스 가스는 전구체 가스로도 불릴 수 있다. 일부 실시예에서 추가적인 가스가 더 사용될 수 있으며, 추가적인 가스의 공급 단계 및 과잉의 상기 추가적인 가스의 퍼지 단계가 더 수행될 수 있다.
위에서 설명한 바와 같이, 흡착 제어층(160) 상에는 흡착 사이트로서 작용할 수 있는 작용기의 수가 적기 때문에, 흡착 제어층(160) 상의 소스 가스의 흡착은 3차원 구조체(140) 상의 흡착보다 비교적 어려울 수 있다. 또한, 흡착 제어층(160)의 두께가 두꺼울수록 흡착 제어층(160)의 표면 상의 결함의 수가 적어서 흡착 제어층(160) 상의 소스 가스의 흡착이 더 어려울 수 있다. 흡착 제어층(160)의 두께는 3차원 구조체(140)의 하부에 가까울수록 감소하므로, 3차원 구조체(140)의 하부에 가까울수록 흡착 제어층(160)의 표면 상의 결함의 밀도가 증가하고, 3차원 구조체(140)의 하부에 가까울수록 흡착 사이트의 밀도가 증가할 수 있다. 따라서, 흡착 제어층(160) 상의 물질층(170)의 성장 속도는 3차원 구조체(140)의 하부에 가까울수록 증가할 수 있고, 흡착 제어층(160) 상의 물질층(170)의 두께는 3차원 구조체(140)의 하부에 가까울수록 증가할 수 있다. 따라서, 흡착 제어층(160) 상의 물질층(170)은 기판(110)으로부터 가장 먼 위치, 즉 3차원 구조체(140)의 상단 상에서 최소 성장 속도 및 최소 두께를 가지고, 기판(110)으로부터 가장 가까운 위치, 즉 3차원 구조체(140)의 하부와 상부의 경계 상에서 최대 성장 속도 및 최대 두께를 가질 수 있다.
또한, 3차원 구조체(140)의 하부 상의 물질층(170)의 성장 속도 및 두께는 3차원 구조체(140)의 상부에 가까울수록 증가할 수 있다. 이는, 3차원 구조체(140)의 하단에 가까울수록 소스 가스 및 반응물 가스의 공급이 감소할 수 있기 때문이다. 따라서, 3차원 구조체(140)의 하부 상의 물질층(170)은 기판(110)으로부터 가장 가까운 위치, 즉 3차원 구조체(140)의 하단 상에서 최소 성장 속도 및 최소 두께를 가지고, 기판(110)으로부터 가장 먼 위치, 즉 3차원 구조체(140)의 하부와 상부의 경계에서 최대 성장 속도 및 최대 두께를 가질 수 있다.
흡착 제어층(160) 상의 물질층(170)의 최소 두께(t1)는 3차원 구조체(140)의 하부 상의 물질층(170)의 최대 두께(t2)보다 작을 수 있다. 이는, 3차원 구조체(140)의 하부 상보다 흡착 제어층(160) 상에 더 적은 양의 소스가 흡착되기 때문일 수 있다. 여기서, 흡착 제어층(160) 상의 물질층(170)의 최소 두께는 흡착 제어층(160)의 상단 상에서 물질층(170)의 두께일 수 있고, 3차원 구조체(140)의 하부 상의 물질층(170)의 최대 두께는 3차원 구조체(140)의 하부와 상부의 경계에서 물질층(170)의 두께일 수 있다. 즉, 흡착 제어층(160)의 상단 상에서 물질층(170)의 성장 속도는 3차원 구조체(140)의 하부와 상부의 경계에서 물질층(170)의 성장 속도보다 작을 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 따르면, 흡착 제어층(160)이 3차원 구조체(140)의 상부 상에 형성될 수 있다. 흡착 제어층(160) 상에 소스 가스의 흡착이 어려우므로 흡착 제어층(160)이 없을 때에 비하여 3차원 구조체(140)의 하부 상까지 소스 가스가 더 많이 공급될 수 있다. 따라서, 흡착 제어층(160) 상에서 물질층(170)의 성장 속도는 3차원 구조체(140)의 하부 상에서 물질층(170)의 성장 속도보다 작을 수 있다. 따라서, 3차원 구조체(140)의 하부에도 충분한 두께의 물질층(170)이 형성될 수 있고, 물질층(170)의 스텝 커버리지가 향상될 수 있다.
도 8a 내지 도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 도면들이고, 도 8b는 도 8a의 BB' 선을 따라 자른 단면도이다.
도 8a 및 도 8b를 참조하면, 기판(110) 상에 3차원 구조체(140a)가 형성될 수 있다. 3차원 구조체(140a)는 바닥을 가지는 속이 빈 기둥 형상일 수 있다. 3차원 구조체(140a)는 상면(U), 외측 측면(OS), 내측 측면(IS), 내측 바닥면(IB), 및 외측 바닥면(OB)을 가질 수 있다. 3차원 구조체(140a)의 바닥은 내측 바닥면(IB)과 외측 바닥면(OB) 사이일 수 있고, 3차원 구조체(140a)의 측벽은 외측 측면(OS)과 내측 측면(IS) 사이일 수 있다.
도 9를 참조하면, 3차원 구조체(140a)의 상부 상에 흡착 제어층(160a)이 형성된다. 흡착 제어층(160a)은 3차원 구조체(140a)의 상면(U) 상, 외측 측면(OS)의 상부 상, 및 내측 측면(IS)의 상부 상에 형성될 수 있다. 도 4에 도시된 흡착 제어층(160)과 마찬가지로, 3차원 구조체(140a) 상의 흡착 제어층(160a)의 형성 속도는 3차원 구조체(140a)의 하부에 가까울수록 감소할 수 있고, 흡착 제어층(160a)의 두께는 3차원 구조체(140a)의 하부에 가까울수록 감소할 수 있다.
도 10을 참조하면, 물질층(170a)이 흡착 제어층(160a) 상 및 3차원 구조체(140a)의 하부 상에 형성된다. 도 5에 도시된 물질층(170)과 마찬가지로, 흡착 제어층(160a) 상에서 물질층(170a)의 성장 속도는 3차원 구조체(140a)의 하부에 가까울수록 증가하고, 3차원 구조체(140a)의 하부 상에서 물질층(170a)의 성장 속도는 3차원 구조체(140)의 상부에 가까울수록 증가한다. 따라서, 흡착 제어층(160a) 상에서 물질층(170a)의 두께는 3차원 구조체(140a)의 하부에 가까울수록 증가하고, 3차원 구조체(140a)의 하부 상에서 물질층(170a)의 두께는 3차원 구조체(140)의 상부에 가까울수록 증가한다. 또한, 흡착 제어층(160a) 상에서 물질층(170a)의 최소 두께는 3차원 구조체(140a)의 하부 상에서 물질층(170a)의 최대 두께보다 작다. 즉, 흡착 제어층(160a)의 상단 상에서 물질층(170a)의 성장 속도는 3차원 구조체(140a)의 상부와 하부의 경계 상에서 물질층(170a)의 성장 속도보다 작다.
도 3a 내지 도 10을 참조하여 설명한 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 제조 방법들은 캐패시터의 제조에 응용될 수 있다. 예를 들어, 3차원 구조체(140 또는 140a)는 캐패시터의 하부 전극 및 유전층에 대응하고, 물질층(170 또는 170a)은 캐패시터의 상부 전극에 대응할 수 있다. 이하에서는, 본 발명의 기술적 사상의 실시예들에 따른 캐패시터의 제조 방법들이 상세히 설명된다.
도 11 내지 도 17은 본 발명의 기술적 사상의 일 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 도면들이다.
도 11을 참조하면, 기판(210)이 제공될 수 있다. 상기 기판(210)은 Ⅳ족 반도체 물질, Ⅲ?-Ⅴ족 반도체 물질 또는 Ⅱ?-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘(Si)-게르마늄(Ge)을 포함할 수 있다. 상기 Ⅲ?-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 Ⅱ?-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다. 상기 기판(210)은 벌크 웨이퍼 또는 에피택시얼층일 수 있다.
도 11에는 도시되지 않았으나, 기판(210) 상에는 소자 분리막에 의해 정의되는 복수의 액티브 영역들이 형성될 수 있다. 상기 액티브 영역들 및 소자 분리막 상에 게이트 구조체가 형성될 수 있다. 상기 게이트 구조체와 인접하는 액티브 영역의 표면 부분들에는 소스/드레인 영역이 형성될 수 있다. 이로써 반도체 기판(210) 상에 복수의 트랜지스터들이 형성될 수 있다.
다음으로, 층간 절연층(220)이 기판(210) 상에 형성될 수 있다. 층간 절연층(220)은 상기 기판(210) 상에 형성된 상기 복수의 트랜지스터들을 덮을 수 있다. 층간 절연층(220)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다. 층간 절연층(220)은 예를 들어 CVD에 의해 형성될 수 있다.
다음으로, 층간 절연층(220)을 관통하는 컨택 플러그(225)가 형성될 수 있다. 예를 들어, 층간 절연층(220)을 관통하는 홀을 형성하고, 상기 홀을 채우는 도전층을 층간 절연층(220) 상에 물리적 기상 증착(physical vapor deposition, PVD), ALD, 또는 CVD에 의해 형성하고, 도전층의 상부를 화학적 기계적 연마(chemical mechanical polish, CMP) 또는 에치백(etch-back) 공정을 통해 제거함으로써 상기 홀 내에 컨택 플러그(225)가 형성될 수 있다. 컨택 플러그(225)는 도전 물질을 포함할 수 있다. 예를 들어, 컨택 플러그(225)는 도핑된 실리콘, 티타늄, 텅스텐, 구리, 티타늄 질화물, 텅스텐 질화물, 금속 실리사이드, 또는 이들의 조합을 포함할 수 있다. 컨택 플러그(225)는 상기 기판(210) 상에 형성된 상기 복수의 트랜지스터들에 전기적으로 연결될 수 있다.
다음으로, 층간 절연층(220) 및 컨택 플러그(225) 상에 식각 정지층(230)이 형성될 수 있고, 식각 정지층(230) 상에 몰드층(235)이 형성될 수 있다. 식각 정지층(230)은 층간 절연층(220) 및 몰드층(235)에 대하여 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예를 들어, 식각 정지층(230)은 실리콘 질화물을 포함할 수 있으며, 층간 절연층(220) 및 몰드층(235)은 실리콘 산화물을 포함할 수 있다. 식각 정지층(230)은 예를 들어 CVD, 또는 플라즈마 강화 CVD(plasma enhanced CVD, PECVD)에 의해 형성될 수 있다. 일부 실시예에서, 식각 정지층(230)의 형성은 생략될 수 있다. 몰드층(235)은 예를 들어 CVD, 또는 스핀 코팅에 의해 형성될 수 있다.
도 12를 참조하면, 몰드층(235) 및 식각 정지층(230)을 부분적으로 제거하여 복수의 개구(OP)를 형성할 수 있다. 복수의 개구(OP)는 몰드층(235) 및 식각 정지층(230)을 관통하여 컨택 플러그(225)를 노출시킬 수 있다. 복수의 개구(OP)는 건식 식각 또는 습식 식각에 의해 형성될 수 있다.
도 13을 참조하면, 개구(OP) 내에 하부 전극(240)이 형성될 수 있다. 예를 들어, 개구(OP)를 채우고 몰드층(235)의 상면을 덮는 하부 전극층을 형성하고, 몰드층(235)의 상면이 노출되도록 CMP 또는 에치백 공정에 의해 하부 전극층의 상부를 제거함으로써 하부 전극(240)이 형성될 수 있다. 일부 실시예에서, 하부 전극(240)은 기둥 형상을 가질 수 있다. 하부 전극(240)은 주위의 복수의 하부 전극(240)에 의해 둘러싸일 수 있다. 하부 전극(240)은 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨과 같은 금속 또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있다.
도 14를 참조하면, 몰드층(235)(도 12 참조)이 제거될 수 있다. 예를 들어, 몰드층(235)(도 12 참조)은 습식 식각에 의해 제거될 수 있다.
도 15를 참조하면, 하부 전극(240) 상에 유전층(245)이 형성될 수 있다. 유전층(245)은 고유전 물질을 포함할 수 있다. 유전층(245)은 예를 들어 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄 실리콘 산화물(HfSiO), 지르코늄 실리콘 산화물(ZrSiO), 란탄 산화물(La2O3), 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 또는 이들의 조합을 포함할 수 있다. 유전층(245)은 예를들어 ALD에 의해 형성될 수 있다. 유전층(245)은 하부 전극(240) 상에 컨포말하게(conformally) 형성될 수 있다. 유전층(245)은 하부 전극(240)의 상면 및 측면을 덮을 수 있다. 유전층(245)은 하부 전극(240)의 상부 상에 형성된 제1 부분(245U) 및 하부 전극(240)의 하부 상에 형성된 제2 부분(245L)을 포함할 수 있다.
도 16을 참조하면, 유전층(245) 상에 흡착 제어층(260)이 형성될 수 있다. 일부 실시예에서, 흡착 제어층(260)은 그래핀과 같이 전도성이 있는 물질일 수 있다. 흡착 제어층(260)은 유전층(245)의 제1 부분(245U) 상에만 형성되고 유전층(245)의 제2 부분(245L) 상에 형성되지 않을 수 있다. 예를 들어, 스텝 커버리지가 낮은 증착 방법을 사용하여 얇은 흡착 제어층(260)을 증착함으로써 흡착 제어층(260)은 유전층(245)의 제1 부분(245U) 상에만 형성될 수 있다. 또한, 하부 전극(240)의 하부에 가까워질수록 흡착 제어층(260) 형성을 위한 화학 물질의 공급이 감소하므로 유전층(245)의 제1 부분(245U) 상의 흡착 제어층(260)의 성장 속도는 하부 전극(240)의 하부에 가까워질수록 감소할 수 있다. 따라서 유전층(245)의 제1 부분(245U) 상의 흡착 제어층(260)의 두께는 하부 전극(240)의 하부에 가까워질수록 감소할 수 있다. 즉, 흡착 제어층(260)의 두께는 기판(210)에 가까워질수록 감소할 수 있다. 기판(210)으로부터 가장 먼 위치에서 흡착 제어층(260)의 최대 두께는 예를 들어 약 10Å 내지 약 100Å일 수 있다.
도 17을 참조하면, 흡착 제어층(260) 상 및 유전층(245)의 제2 부분(245L) 상에 상부 전극(270)이 형성될 수 있다. 상부 전극(270)은 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨과 같은 금속 또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있다. 상부 전극(270)은 ALD에 의해 형성될 수 있다. 상부 전극(270)이 티타늄 질화물을 포함하는 경우, 소스 및 반응물로 염화 티타늄(TiCl4) 및 암모니아(NH3)가 사용될 수 있다.
흡착 제어층(260)의 두께는 하부 전극(240)의 하부에 가까울수록 감소하므로, 흡착 제어층(260)의 표면 상의 결함의 수 및 흡착 사이트의 수는 하부 전극(240)의 하부에 가까울수록 증가할 수 있다. 따라서 흡착 제어층(260) 상의 상부 전극(270)의 성장 속도는 하부 전극(240)의 하부에 가까울수록 증가할 수 있고, 흡착 제어층(260) 상의 상부 전극(270)의 두께는 하부 전극(240)의 하부에 가까울수록 증가할 수 있다. 따라서, 흡착 제어층(260) 상의 상부 전극(270)은 기판(210)으로부터 가장 먼 위치에서 최소 성장 속도 및 최소 두께를 가지고, 기판(210)으로부터 가장 가까운 위치, 즉 하부 전극(240)의 상부와 하부의 경계에서 최대 성장 속도 및 최대 두께를 가질 수 있다.
또한, 하부 전극(240)의 하단에 가까울수록 소스 가스 및 반응물 가스의 공급이 부족할 수 있으므로, 유전층(245)의 제2 부분(245L) 상의 상부 전극(270)의 성장 속도는 하부 전극(240)의 상부에 가까울수록 증가할 수 있다. 따라서, 유전층(245)의 제2 부분(245L) 상의 상부 전극(270)은 기판(210)으로부터 가장 가까운 위치, 즉 유전층(245)의 상단 상에서 최소 성장 속도 및 최소 두께를 가지고, 기판(210)으로부터 가장 먼 위치, 즉 유전층(245)의 제1 부분(245U)과 제2 부분(245L)의 경계에서 최대 성장 속도 및 최대 두께를 가질 수 있다.
일부 실시예들에서, 흡착 제어층(260) 상의 상부 전극(270)의 최소 성장 속도 및 최소 두께는 유전층(245)의 제2 부분(245L) 상의 상부 전극(270)의 최대 성장 속도 및 최대 두께보다 각각 작을 수 있다. 이는, 유전층(245) 상보다 흡착 제어층(260) 상에 더 적은 양의 소스 및/또는 반응물이 흡착되기 때문이다. 여기서, 흡착 제어층(260) 상의 상부 전극(270)의 최소 성장 속도 및 최소 두께는 기판(210)으로부터 가장 먼 위치, 즉 유전층(245)의 상단 상에서 상부 전극(270)의 성장 속도 및 두께일 수 있고, 유전층(245)의 제2 부분(245L) 상의 상부 전극(270)의 최대 성장 속도 및 최대 두께는 유전층(245)의 제1 부분(245U)과 제2 부분(245L)의 경계 상에서의 상부 전극(270)의 성장 속도 및 두께일 수 있다.
본 발명의 일 실시예에 따른 캐패시터의 제조 방법에 따라 캐패시터(C)가 형성될 수 있다. 캐패시터(C)는 하부 전극(240), 유전층(245), 흡착 제어층(260), 및 상부 전극(270)을 포함할 수 있다.
본 발명의 일 실시예에 따른 캐패시터의 제조 방법에 따르면, 흡착 제어층(260)이 유전층(245)의 제1 부분(245U) 상에 형성될 수 있다. 유전층(245)의 제2 부분(245L) 상에서보다 흡착 제어층(260) 상에서 소스 가스 및/또는 반응물 가스의 흡착이 어려우므로 유전층(245)의 제2 부분(245L) 상까지 소스 가스 및/또는 반응물 가스가 더 많이 공급될 수 있다. 따라서, 흡착 제어층(260) 상에서 상부 전극(270)의 증착 속도는 유전층(245)의 제2 부분(245L) 상에서 상부 전극(270)의 증착 속도보다 작을 수 있다. 따라서, 유전층(245)의 제2 부분(245L) 상에도 충분한 두께의 상부 전극(270)이 형성될 수 있고, 상부 전극(270)의 스텝 커버리지가 향상될 수 있다.
도 18 내지 도 22은 본 발명의 기술적 사상의 일 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 도면들이다.
도 11 및 도 12를 참조하여 설명한 바와 같이, 기판이 제공되고, 기판 상에 복수의 트랜지스터들, 층간 절연층(220), 컨택 플러그(225), 식각 정지층(230), 및 몰드층(235)이 형성되고, 개구(OP)가 형성된다.
다음으로, 도 18을 참조하면, 개구(OP)의 측면 및 바닥면 상에 하부 전극(240a)이 형성된다. 예를 들어, 개구(OP)의 측면 및 바닥면 및 몰드층(235)의 상면을 덮도록 하부 전극층을 형성한 후, 몰드층(235)의 상면이 노출되도록 CMP 또는 에치백 공정에 의해 하부 전극층의 상부를 제거함으로써 하부 전극(240a)이 형성될 수 있다. 이렇게 형성된 하부 전극(240a)은 바닥을 가지는 속이 빈 기둥 형상일 수 있다. 하부 전극(240a)은 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨과 같은 금속 또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있다.
도 19를 참조하면, 몰드층(235)(도 18 참조)이 제거될 수 있다. 몰드층(235)(도 18 참조)은 건식 식각 또는 습식 식각에 의해 제거될 수 있다.
도 20을 참조하면, 하부 전극(240a) 상에 유전층(245a)이 형성될 수 있다. 유전층(245a)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 하프늄 실리콘 산화물(HfSiO), 지르코늄 실리콘 산화물(ZrSiO), 란탄 산화물(La2O3), 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 또는 이들의 조합을 포함할 수 있다. 유전층(245a)은 하부 전극(240a) 상에 컨포말하게(conformally) 형성될 수 있다. 유전층(245a)은 하부 전극(240a)의 상면, 외측 측면, 내측 측면, 및 내측 바닥면을 덮을 수 있다. 유전층(245a)은 하부 전극(240a)의 상부 상에 형성된 제1 부분(245Ua) 및 하부 전극(240a)의 하부 상에 형성된 제2 부분(245La)을 포함할 수 있다.
도 21을 참조하면, 유전층(245a) 상에 흡착 제어층(260a)이 형성된다. 도 15를 참조하여 설명한 바와 같이, 흡착 제어층(260a)은 유전층(245a)의 제1 부분(245Ua) 상에만 형성되고 유전층(245a)의 제2 부분(245La) 상에 형성되지 않을 수 있다. 예를 들어, 스텝 커버리지가 낮은 증착 방법을 사용하여 얇은 흡착 제어층(260a)을 증착함으로써 흡착 제어층(260a)은 유전층(245a)의 제1 부분(245Ua) 상에만 형성될 수 있다. 또한, 하부 전극(240a)의 하부에 가까워질수록 흡착 제어층(260a)의 형성을 위한 화학물질의 공급이 부족해지므로 유전층(245a)의 제1 부분(245Ua) 상의 흡착 제어층(260a)의 성장 속도는 하부 전극(240a)의 하부에 가까워질수록 감소할 수 있다. 따라서, 유전층(245a)의 제1 부분(245Ua) 상의 흡착 제어층(260a)의 두께는 하부 전극(240a)의 하부에 가까워질수록 감소할 수 있다. 즉, 흡착 제어층(260a)의 두께는 기판(210)에 가까워질수록 감소할 수 있다.
도 22를 참조하면, 흡착 제어층(260a) 상 및 유전층(245a)의 제2 부분(245La) 상에 상부 전극(270a)이 형성된다. 도 16에 도시된 상부 전극(270)과 마찬가지로, 흡착 제어층(260a) 상에서 상부 전극(270a)의 성장 속도는 하부 전극(240a)의 하부에 가까울수록 증가하고, 유전층(245a)의 제2 부분(245La) 상에서 상부 전극(270a)의 성장 속도는 하부 전극(240a)의 상부에 가까울수록 증가한다. 따라서, 흡착 제어층(260a) 상에서 상부 전극(270a)의 두께는 하부 전극(240a)의 하부에 가까울수록 증가하고, 유전층(245a)의 제2 부분(245La) 상에서 상부 전극(270a)의 두께는 하부 전극(240a)의 상부에 가까울수록 증가한다. 또한, 흡착 제어층(260a) 상에서 상부 전극(270a)의 최소 성장 속도는 유전층(245a)의 제2 부분(245La) 상에서 상부 전극(270a)의 최대 성장 속도보다 작다. 즉, 흡착 제어층(260a)의 상단 상에서 상부 전극(270a)의 성장 속도는 유전층(245a)의 제1 부분(245Ua)과 제2 부분(245La)의 경계 상에서 상부 전극(270a)의 성장 속도보다 작다. 따라서, 흡착 제어층(260a) 상에서 상부 전극(270a)의 최소 두께는 유전층(245a)의 제2 부분(245La) 상에서 상부 전극(270a)의 최대 두께보다 작다. 즉, 흡착 제어층(260a)의 상단 상에서 상부 전극(270a)의 두께는 유전층(245a)의 제1 부분(245Ua)과 제2 부분(245La)의 경계 상에서 상부 전극(270a)의 두께보다 작다.
본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10, 110. 210: 기판, 40. 140, 140a: 3차원 구조체, 240, 240a: 하부 전극, 70, 170, 170a: 물질층, 270, 270a: 상부 전극, 160, 160a, 260, 260a: 흡착 제어층, 220: 층간 절연층, 225: 컨택 플러그, 230: 식각 정지층, 235: 몰드층, 245, 245a: 유전층

Claims (10)

  1. 기판 상에 3차원 구조체를 형성하는 단계;
    상기 3차원 구조체의 상부를 덮는 흡착 제어층을 형성하는 단계; 및
    상기 흡착 제어층 상, 및 상기 3차원 구조체의, 상기 흡착 제어층에 의해 덮이지 않은, 하부 상에 물질층을 형성하는 단계;를 포함하고,
    상기 흡착 제어층 상에서 상기 물질층의 두께는 상기 3차원 구조체의 상기 하부에 가까울수록 증가하고,
    상기 3차원 구조체의 상기 하부 상에서 상기 물질층의 두께는 상기 3차원 구조체의 상기 상부에 가까울수록 증가하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 흡착 제어층은 2차원 물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 흡착 제어층은 그래핀을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3 항에 있어서,
    상기 흡착 제어층은 상기 3차원 구조체의 상기 상부 상에 바로(directly) 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 물질층은 원자층 증착(Atomic Layer Deposition, ALD) 방법에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 3차원 구조체는 복수의 주위 3차원 구조체에 의해 둘러싸인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서,
    상기 흡착 제어층의 두께는 상기 3차원 구조체의 상기 하부에 가까울수록 감소하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서,
    상기 3차원 구조체는 기둥 형상인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1 항에 있어서,
    상기 3차원 구조체는 바닥을 가지는 속이 빈(hollow) 기둥 형상인 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1 항에 있어서,
    상기 3차원 구조체는 캐패시터의 하부 전극 및 상기 하부 전극 상의 유전층을 포함하고, 상기 물질층은 상기 캐패시터의 상부 전극을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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