KR20220004207A - 수직 메모리 디바이스들 - Google Patents

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KR20220004207A
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쿤 장
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

개시내용의 양태들은 반도체 디바이스를 제공한다. 반도체 디바이스는 층들의 적층체를 포함한다. 층들의 적층체는 기판 상에서 배치된 공통 소스 층, 게이트 층들, 및 절연 층들을 포함한다. 게이트 층들 및 절연 층들은 교대로 적층된다. 그 다음으로, 반도체 디바이스는 어레이 영역에서 형성된 채널 구조들의 어레이를 포함한다. 채널 구조는 층들의 적층체를 통해 연장되고, 직렬 구성인 트랜지스터들의 적층체를 형성한다. 채널 구조는 공통 소스 층과 접촉하는 채널 층을 포함한다. 공통 소스 층은 어레이 영역 및 계단 영역 상에서 연장된다. 반도체 디바이스는 계단 영역에서 배치된 접촉 구조를 포함한다. 접촉 구조는 공통 소스 층과의 전도성 접속을 형성한다.

Description

수직 메모리 디바이스들
발명은 메모리 디바이스들에 관한 것으로, 특히, 수직 메모리 디바이스들을 위한 기술들에 관한 것이다.
반도체 제조업들은 더 작은 메모리 셀들을 요구하지 않으면서 더 높은 데이터 저장 밀도를 달성하기 위하여 3 차원(three dimensional; 3D) NAND 플래시 메모리 기술 등과 같은 수직 디바이스 기술들을 개발하였다. 일부 예들에서, 3D NAND 메모리 디바이스는 코어 영역(core region) 및 계단 영역(staircase region)을 포함한다. 코어 영역은 교대하는 게이트 층들 및 절연 층들의 적층체(stack)를 포함한다. 교대하는 게이트 층들 및 절연 층들의 적층체는 수직으로 적층되는 메모리 셀들을 형성하기 위하여 이용된다. 계단 영역은 개개의 게이트 층들에 대한 접촉부(contact)들을 형성하는 것을 용이하게 하기 위하여 계단-단차(stair-step) 형태인 개개의 게이트 층들을 포함한다. 접촉부들은 적층된 메모리 셀들을 제어하기 위하여 구동 회로부를 개개의 게이트 층들에 접속하기 위하여 이용된다.
개시내용의 양태들은 반도체 디바이스를 제공한다. 반도체 디바이스는 층들의 적층체를 포함한다. 층들의 적층체는 기판 상에서 배치된 공통 소스 층, 게이트 층들, 및 절연 층들을 포함한다. 게이트 층들 및 절연 층들은 교대로 적층된다. 그 다음으로, 반도체 디바이스는 어레이 영역에서 형성된 채널 구조들의 어레이를 포함한다. 채널 구조는 층들의 적층체를 통해 연장되고, 직렬 구성인 트랜지스터들의 적층체를 형성한다. 채널 구조는 공통 소스 층과 접촉하는 채널 층을 포함한다. 공통 소스 층은 어레이 영역 및 계단 영역 상에서 연장된다. 반도체 디바이스는 계단 영역에서 배치된 접촉 구조를 포함한다. 접촉 구조는 공통 소스 층과의 전도성 접속을 형성한다.
일부 실시예들에서, 공통 소스 층은 금속 실리콘 화합물 층 및 실리콘 층을 포함한다. 금속 실리콘 화합물 층은 티타늄(titanium; Ti), 코발트(cobalt; Co), 니켈(nickel; Ni), 및 백금(platinum; Pt) 중의 적어도 하나를 포함한다.
개시내용의 양태에 따르면, 반도체 디바이스는 공통 소스 층과 전도성 접속하는 하부 전도성 층을 갖는 게이트 라인 절단 구조를 포함한다. 일부 실시예들에서, 게이트 라인 절단 구조는 하부 전도성 층 위에 있는 상부 절연 부분을 포함한다. 실시예에서, 하부 전도성 층은 금속 실리콘 화합물 층을 포함한다.
실시예에서, 어레이 영역은 블록에서의 제1 어레이 영역이고, 접촉 구조는 블록에서의 제1 어레이 영역과 제2 어레이 영역 사이에서 위치되는 계단 영역에서 배치된다.
또 다른 실시예에서, 접촉 구조는 제1 접촉 구조이고, 계단 영역은 어레이 영역의 제1 측부 상에서 위치된 제1 계단 영역이다. 반도체 디바이스는 어레이 영역의 제1 측부와 반대인 어레이 영역의 제2 측부에서 위치되는 제2 계단 영역에서 배치된 제2 접촉 구조를 더 포함한다. 공통 소스 층은 제2 계단 영역 상부에서 연장되고, 제2 접촉 구조는 공통 소스 층과 전도성으로 접속된다.
일부 실시예들에서, 기판은 전면(face side) 및 후면(back side)을 가지는 제1 기판이고, 채널 구조들은 기판의 전면 상에서 형성된다. 반도체 디바이스는 전면 및 후면을 가지는 제2 기판을 더 포함한다. 트랜지스터들은 제2 기판의 전면 상에서 형성될 수 있다. 제2 기판은 제1 기판의 전면 상의 대응하는 본딩 구조들과 정렬되고 본딩되어야 할 전면 상의 본딩 구조들을 가진다. 일부 예들에서, 반도체 디바이스는 제1 기판의 후면 상에서 배치된 접촉 패드(contact pad)들을 가진다. 일부 다른 예들에서, 반도체 디바이스는 제2 기판의 후면 상에서 배치된 접촉 패드들을 가진다.
개시내용의 양태들은 반도체 디바이스를 제조하기 위한 방법을 제공한다. 방법은 기판 상에서 층들의 적층체를 형성하는 단계를 포함한다. 층들의 적층체는 소스 희생 층, 전도성 층, 게이트 희생 층들, 및 절연 층들을 포함한다. 또한, 방법은 어레이 영역에 인접한 계단 영역에서의 적층체로 계단을 형성하는 단계, 및 어레이 영역에서 채널 구조들을 형성하는 단계 - 채널 구조는 하나 이상의 절연 층들에 의해 포위되고 층들의 적층체로 연장되는 채널 층을 포함함 - 를 포함한다. 그 다음으로, 방법은 소스 희생 층을 채널 층과 전도성 접속하는 소스 층으로 대체하는 단계, 및 게이트 희생 층들을 게이트 층들로 대체하는 단계를 포함한다. 소스 층 및 전도성 층은 공통 소스를 형성한다. 방법은 계단 영역 구조에서 제1 접촉 구조를 형성하는 단계 - 제1 접촉 구조는 공통 소스와의 전도성 접속을 형성함 - 를 더 포함한다.
일부 실시예들에서, 방법은 에치 정지 층(etch stop layer)인 전도성 층으로, 게이트 라인 절단 트렌치(gate line cut trench)를 층의 적층체 내로 에칭하는 단계를 포함한다. 또한, 방법은 게이트 라인 절단 트렌치를 통해, 소스 희생 층을 소스 층으로 대체하는 단계, 게이트 라인 절단 트렌치의 하부에서 소스 층을 갖는 실리사이드 층(silicide layer)을 형성하는 단계, 및 게이트 라인 절단 트렌치를 절연 재료로 충전하는 단계를 포함한다.
일부 실시예들에서, 방법은 에치 정지 층인 전도성 층으로, 제1 접촉 구조에 대응하는 접촉 홀(contact hole)을 에칭하는 단계를 포함한다.
일부 예들에서, 방법은 제1 접촉 구조를 위한 제1 패턴 및 게이트 층에 대한 제2 접촉 구조를 형성하기 위한 제2 패턴을 포함하는 마스크에 기초하여 제1 접촉 구조를 형성하는 단계를 포함한다. 또한, 방법은 소거 블록의 어레이 영역들로부터 멀어지도록 소거 블록의 경계에서 제2 접촉 구조를 형성하는 단계를 포함한다. 예에서, 방법은 어레이 영역으로부터 멀어지도록 라우팅되는 금속 와이어들을 이용하여 제1 접촉 구조를 공통 소스에 대한 다른 접촉 구조들과 접속하는 단계를 포함한다.
본 개시내용의 양태들은 동반 도면들과 함께 판독될 때에 다음의 상세한 설명으로부터 최상으로 이해된다. 산업에서의 표준 관례에 따르면, 다양한 특징부(feature)들은 축척에 맞게 그려진 것이 아니라는 것이 주목된다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위하여 임의적으로 증가될 수 있거나 감소될 수 있다.
도 1은 개시내용의 일부 실시예들에 따른 반도체 디바이스의 단면도를 도시한다.
도 2는 개시내용의 일부 실시예들에 따른 반도체 디바이스에 대한 상면도를 도시한다.
도 3은 개시내용의 일부 실시예들에 따른 반도체 디바이스에 대한 상면도를 도시한다.
도 4는 개시내용의 일부 실시예들에 따른 반도체 디바이스에 대한 상면도를 도시한다.
도 5는 개시내용의 일부 실시예들에 따른 반도체 디바이스에 대한 상면도를 도시한다.
도 6은 개시내용의 일부 실시예들에 따른 반도체 디바이스의 단면도를 도시한다.
도 7은 개시내용의 일부 실시예들에 따른 반도체 디바이스의 단면도를 도시한다.
도 8은 개시내용의 일부 실시예들에 따른 프로세스 예의 개요를 서술하는 플로우차트를 도시한다.
도 9a 내지 도 9r은 개시내용의 일부 실시예들에 따른 반도체 디바이스의 단면도들을 도시한다.
다음의 개시내용은 제공된 발명요지의 상이한 특징부들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들 및 배열들의 특정 예들은 본 개시내용을 단순화하기 위하여 이하에서 설명된다. 물론, 이것들은 단지 예들이고, 제한적인 것으로 의도되지는 않는다. 예를 들어, 뒤따르는 설명에서 제 2 특징부 상부 또는 그 상에서의 제 1 특징부의 형성은, 제 1 및 제 2 특징부들이 직접 접촉하도록 형성되는 실시예들을 포함할 수 있고, 추가적인 특징부들이 제 1 및 제 2 특징부들 사이에서 형성될 수 있어서, 제 1 및 제 2 특징부들이 직접 접촉하지 않을 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명확함을 위한 것이고, 그 자체적으로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 기술하지는 않는다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같이 또 다른 구성요소(들) 또는 특징부(들)에 대한 하나의 구성요소 또는 특징부의 관계를 설명하기 위한 설명의 용이함을 위하여 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가적으로, 이용 또는 동작 시에 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 이와 다르게 배향(90 도 또는 다른 배향들로 회전)될 수 있고, 본 명세서에서 이용된 공간적으로 상대적인 설명어(descriptor)들은 이에 따라 마찬가지로 해독될 수 있다.
개시내용의 양태들은 수직 메모리 디바이스를 위한 어레이 공통 소스(array common source; ACS) 기술, 및 ACS를 주변 회로부에 접속하기 위한 ACS 접촉 기술을 제공한다. 구체적으로, 일부 실시예들에서, 금속 층, 금속 화합물 층, 금속 실리사이드 층 등과 같은 높은 전도성 층은 수직 메모리 셀 스트링(vertical memory cell string)들의 소스들과 관련하여 형성된다. 수직 메모리 셀 스트링들은 코어 영역에서의 어레이들로서 형성되고, 높은 전도성 층은 코어 영역에서 연장되고, 상대적으로 높은 전류 전도성을 갖는 어레이 공통 소스(ACS)를 형성한다. 높은 전도성 층은 접속 영역으로 추가로 연장된다. 접속 영역은 수직 메모리 셀 스트링들의 게이트들에 대한 접속들을 형성하기 위하여 이용되는 계단 구조를 포함한다. 높은 전도성 층에 대한 접촉 구조는 접속 영역에서 형성될 수 있다. 접촉 구조는 ACS를 수직 메모리 디바이스를 위한 주변 회로부와 같은 다른 회로부와 상호접속하기 위하여 이용될 수 있다.
개시내용의 양태에 따르면, 본 개시내용에서 개시된 ACS 및 ACS 접촉 기술들은 관련된 예에 비해 다양한 이점들을 달성할 수 있다. 예를 들어, 관련된 예는 게이트 라인 절단 구조들에서의 수직 메모리 셀 스트링들을 위한 ACS 구조들을 형성하고, 전류 분배를 위한 ACS 구조들의 접촉부들을 상호접속하기 위하여 코어 영역 위의 전도성 와이어들을 이용한다. 관련된 예에서, 코어 영역에서의 (ACS 구조들의 접촉부들을 상호접속하는) 전도성 와이어들 아래의 면적은 수직 메모리 셀 스트링들의 동작들을 위하여 바람직하지 않다. 본 개시내용은 ACS를 형성하고 전류를 분배하기 위하여 높은 전도성 층을 이용하고, ACS를 주변 회로부에 접속하기 위하여 접속 영역에서의 접촉 구조들을 이용하고, 이에 따라, 코어 영역에서의 면적은 수직 메모리 셀 스트링들을 형성하기 위하여 효율적으로 이용될 수 있다. 그 다음으로, 동일한 양의 메모리 바이트(memory byte)들에 대하여, 본 개시내용은 관련된 예와 비교하여 더 작은 코어 영역을 달성할 수 있다. 다른 이점들은 설명에서 추가로 설명될 것이다.
도 1은 개시내용의 일부 실시예들에 따른 반도체 디바이스(100)의 단면도를 도시한다. 반도체 디바이스(100)는 기판(101), 및 그 상에서 형성된 회로들을 포함한다. 단순화를 위하여, 기판(101)의 주 표면은 X-Y 평면으로서 지칭되고, 주 표면에 대해 수직인 방향은 Z 방향으로서 지칭된다.
반도체 디바이스(100)는 임의의 적당한 디바이스, 예를 들어, 메모리 회로들, 반도체 칩 상에서 형성된 메모리 회로들을 갖는 반도체 칩(또는 다이(die)), 반도체 웨이퍼 상에서 형성된 다수의 반도체 다이들을 갖는 반도체 웨이퍼, 반도체 칩들의 적층체, 패키지 기판 상에서 조립된 하나 이상의 반도체 칩들을 포함하는 반도체 패키지 등을 지칭한다. 기판(101)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판, 및/또는 절연체상 실리콘(silicon-on-insulator; SOI) 기판과 같은 임의의 적당한 기판일 수 있다. 기판(101)은 반도체 재료, 예를 들어, IV 족 반도체, III-V 족 화합물 반도체, 또는 II-VI 족 옥사이드 반도체를 포함할 수 있다. IV 족 반도체는 Si, Ge, 또는 SiGe를 포함할 수 있다. 기판(101)은 벌크 웨이퍼(bulk wafer) 또는 에피택셜 층(epitaxial layer)일 수 있다. 도 1의 예에서, 웰(well)(102)은 기판(101) 상에서 형성되고, 웰(102)은 N-형 도핑된 폴리실리콘 또는 P-형 도핑된 폴리실리콘일 수 있다. 예를 들어, P-형 웰이 이용되는 예에서, P-형 웰은 메모리 셀 스트링들을 위한 본체 부분이고, 본체 소거 메커니즘을 이용하여 소거 동작 동안에 정공(hole)들을 제공할 수 있다. 판독 동작 동안에, (상세하게 설명될) 어레이 공통 소스는 판독 동작 동안에 전자들을 채널들로 구동할 수 있다. N-형 웰이 이용되는 또 다른 예에서, 게이트 유도된 드레인 누설(gate induced drain leakage; GIDL) 소거 메커니즘이 소거 동작에서 이용될 수 있다. 구체적으로, 높은 필드(field)가 P-N 접합 상에서 인가되고, 대역-대-대역 터널링(band-to-band tunneling)으로 인해 정공들을 생성한다.
다양한 실시예들에서, 반도체 디바이스(100)는 기판(101) 상에서 형성된 3 차원(3D) NAND 메모리 회로부를 포함한다. 반도체 디바이스(100)는 기판(101) 상에서 형성되는 로직 회로부, 전력 회로부 등과 같은 다른 적당한 회로부(도시되지 않음) 또는 다른 적당한 기판을 포함할 수 있고, 3D NAND 메모리 회로부와 적당하게 결합된다. 일반적으로, 3D NAND 메모리 회로부는 메모리 셀 어레이들 및 주변 회로부(예컨대, 어드레스 디코더, 구동 회로들, 감지 증폭기 등)를 포함한다. 메모리 셀 어레이는 수직 메모리 셀 스트링들의 어레이로서 코어 영역(110)에서 형성된다. 주변 회로부는 주변 영역에서 형성된다(도시되지 않음). 코어 영역(110) 및 주변 영역 외에, 반도체 디바이스(100)는 예를 들어, 수직 메모리 셀 스트링들에서의 메모리 셀들의 게이트들에 대한 접속들을 행하는 것을 용이하게 하기 위한 계단 영역(120)(또한, 일부 예들에서 접속 영역으로서 지칭됨)을 포함한다. 수직 메모리 셀 스트링들에서의 메모리 셀들의 게이트들은 NAND 메모리 아키텍처를 위한 워드 라인(word line)들에 대응한다.
도 1의 예에서, 수직 메모리 셀 스트링들(130)은 코어 영역(110)에서 형성된 수직 메모리 셀 스트링들의 어레이의 표현으로서 도시된다. 수직 메모리 셀 스트링들(130)은 층들의 적층체(150)에서 형성된다. 층들의 적층체(150)는 교대로 적층되는 게이트 층들(155) 및 절연 층들(154)을 포함한다. 게이트 층들(155) 및 절연 층들(154)은 수직으로 적층되는 트랜지스터들을 형성하도록 구성된다. 일부 예들에서, 트랜지스터들의 적층체는 메모리 셀들, 및 하나 이상의 하부 선택 트랜지스터들, 하나 이상의 상부 선택 트랜지스터들 등과 같은 선택 트랜지스터들을 포함한다. 일부 예들에서, 트랜지스터들의 적층체는 하나 이상의 더미 선택 트랜지스터들을 포함할 수 있다. 게이트 층들(155)은 트랜지스터들의 게이트들에 대응한다. 게이트 층들(155)은 높은 유전 상수(high dielectric constant)(하이-k) 게이트 절연체 층들, 금속 게이트(metal gate; MG) 전극 등과 같은 게이트 적층체 재료들로 이루어진다. 절연 층들(154)은 실리콘 나이트라이드(silicon nitride), 실리콘 디옥사이드(silicon dioxide) 등과 같은 절연 재료(들)로 이루어진다.
개시내용의 일부 양태들에 따르면, 수직 메모리 셀 스트링들은 층들의 적층체(150)으로 수직으로(Z 방향) 연장되는 채널 구조들(131)로 형성된다. 채널 구조들(131)은 X-Y 평면에서 서로로부터 분리되도록 배치될 수 있다. 일부 실시예들에서, 채널 구조들(131)은 게이트 라인 절단 구조들(180)(또한, 일부 예들에서 게이트 라인 슬릿 구조(gate line slit structure)들로서 지칭됨) 사이에서 어레이들의 형태로 배치된다. 게이트 라인 절단 구조들(180)은 게이트-최후(gate-last) 프로세스에서의 게이트 층들(155)로의 희생 층들의 대체를 용이하게 하기 위하여 이용된다. 채널 구조들(131)의 어레이들은 X 방향 및 Y 방향을 따르는 매트릭스 어레이 형상, X 또는 Y 방향을 따르는 지그-재그(zig-zag) 어레이 형상, 벌집형(예컨대, 6 각형) 어레이 형상 등과 같은 임의의 적당한 어레이 형상을 가질 수 있다. 일부 실시예들에서, 채널 구조들의 각각은 X-Y 평면에서의 원형 형상, X-Z 평면 및 Y-Z 평면에서의 기둥 형상을 가진다. 일부 실시예들에서, 게이트 라인 절단 구조들 사이의 채널 구조들의 수량 및 배열은 제한되지 않는다.
도 1의 예에서 도시된 바와 같이, 수직 메모리 셀 스트링(130)은 채널 구조(131)로 형성된다. 일부 실시예들에서, 채널 구조(131)는 기판(101)의 주 표면의 방향에 대해 수직인 Z 방향으로 연장되는 기둥 형상을 가진다. 실시예에서, 채널 구조(131)는 X-Y 평면에서 원형 형상인 재료들에 의해 형성되고, Z 방향으로 연장된다. 예를 들어, 채널 구조(131)는 X-Y 평면에서 원형 형상을 가지고 Z 방향으로 연장되는 차단 절연 층(132)(예컨대, 실리콘 옥사이드(silicon oxide)), 전하 저장 층(예컨대, 실리콘 나이트라이드(silicon nitride))(133), 터널링 절연 층(134)(예컨대, 실리콘 옥사이드), 반도체 층(135), 및 절연 층(136)과 같은 기능 층들을 포함한다. 예에서, 차단 절연 층(132)(예컨대, 실리콘 옥사이드)은 채널 구조(131)를 위한 (층들의 적층체(150)로의) 홀의 측벽 상에서 형성되고, 그 다음으로, 전하 저장 층(예컨대, 실리콘 나이트라이드)(133), 터널링 절연 층(134), 반도체 층(135), 및 절연 층(136)은 측벽으로부터 순차적으로 적층된다. 반도체 층(135)은 폴리실리콘 또는 단결정질(monocrystalline) 실리콘과 같은 임의의 적당한 반도체 재료일 수 있고, 반도체 재료는 비도핑(un-dope)될 수 있거나, p-형 또는 n-형 도펀트(dopant)를 포함할 수 있다. 일부 예들에서, 반도체 재료는 비도핑되는 내인성 실리콘 재료(intrinsic silicon material)이다. 그러나, 결함들로 인해, 내인성 실리콘 재료는 일부 예들에서 대략 1010 cm-3인 캐리어 밀도(carrier density)를 가질 수 있다. 절연 층(136)은 실리콘 옥사이드 및/또는 실리콘 나이트라이드와 같은 절연 재료로 형성되고, 및/또는 공기 갭(air gap)으로서 형성될 수 있다.
개시내용의 일부 양태들에 따르면, 채널 구조(131) 및 층들의 적층체(150)는 모두 함께 메모리 셀 스트링(130)을 형성한다. 예를 들어, 반도체 층(135)은 메모리 셀 스트링(130)에서의 트랜지스터들을 위한 채널 부분들에 대응하고, 게이트 층들(155)은 메모리 셀들 스트링(130)에서의 트랜지스터들의 게이트들에 대응한다. 일반적으로, 트랜지스터는 채널을 제어하는 게이트를 가지고, 채널의 각각의 측부에서 드레인 및 소스를 가진다. 단순화를 위하여, 도 1의 예에서, 도 1에서의 트랜지스터들을 위한 채널의 상부 측부는 드레인으로서 지칭되고, 도 1에서의 트랜지스터들을 위한 채널의 하부 측부는 소스로서 지칭된다. 드레인 및 소스는 어떤 구동 구성들 하에서 스위칭될 수 있다는 것이 주목된다. 도 1의 예에서, 반도체 층(135)은 트랜지스터들의 접속된 채널들에 대응한다. 특정 트랜지스터에 대하여, 특정 트랜지스터의 드레인은 특정 트랜지스터 위의 상부 트랜지스터의 소스와 접속되고, 특정 트랜지스터의 소스는 특정 트랜지스터 아래의 하부 트랜지스터의 드레인과 접속된다. 이에 따라, 메모리 셀 스트링(130)에서의 트랜지스터들은 직렬로 접속된다.
개시내용의 일부 양태들에 따르면, 홀에서의 반도체 층(135)의 하부 부분은 수직 메모리 셀 스트링(130)의 소스에 대응하고, 공통 소스 층(140)은 수직 메모리 셀 스트링(130)의 소스와 전도성 접속하도록 형성된다. 공통 소스 층(140)은 하나 이상의 층들을 포함할 수 있다. 도 1의 예에서, 공통 소스 층(140)은 높은 전도성 층(141) 및 소스 층(142)을 포함한다. 일부 예들에서, 소스 층(142)은 내인성 폴리실리콘, (N-형 도핑된 실리콘, P-형 도핑된 실리콘과 같은) 도핑된 폴리실리콘 등과 같은 실리콘 재료이다.
유사하게, 공통 소스 층(140)은 다른 수직 메모리 셀 스트링들의 소스들과 전도성 접속하고, 이에 따라, 어레이 공통 소스를 형성하고, 일부 예들에서 소스 접속 층으로서 지칭될 수 있다. 일부 예들에서, 수직 메모리 셀 스트링들(130)이 블록에 의해 소거되도록 구성될 때, 공통 소스 층(140)은 연장될 수 있고 블록의 코어 영역들 및 블록을 위한 계단 영역들을 피복할 수 있다. 일부 예들에서, 별도로 소거되는 상이한 블록들에 대하여, 공통 소스 층(140)은 상이한 블록들을 위하여 적당하게 절연될 수 있다.
높은 전도성 층(141)은 상대적으로 큰 전류 전도성 및 X-Y 평면에서의 대규모 커버리지(coverage)를 가지도록 구성되고, 이에 따라, 공통 소스 층(140)은 상대적으로 작은 저항을 가질 수 있고 상대적으로 효율전인 전류 분포를 제공할 수 있다. 높은 전도성 층(141)은 금속, 금속 화합물, 금속 실리사이드 등과 같은 임의의 적당한 재료로 형성될 수 있다. 일부 실시예들에서, 높은 전도성 층(141)은 금속 및 실리콘을 금속 실리사이드로 형성되고(예컨대, MxSiy의 형태를 가짐), 금속은 티타늄(Ti), 코발트(Co), 니켈(Ni), 백금(Pt) 등과 같은 임의의 적당한 금속일 수 있다.
일부 실시예들에서, 게이트 라인 절단 구조(180)의 하부 부분은 또한, 일부 예들에서 높은 전도성 층(141)과 전도성으로 접속될 수 있는 금속 실리사이드 층과 같은 높은 전도성 층(185)을 포함한다. 높은 전도성 층(185)은 높은 전도성 층(141)과 동일한 재료들을 포함할 수 있거나, 높은 전도성 층(141)과는 상이한 재료들을 포함할 수 있다는 것이 주목된다. 높은 전도성 층(185)은 높은 전도성 층(141)과는 상이한 프로세스 단계들에서 형성된다. 도 1의 예에서, 게이트 라인 절단 구조(180)의 상부 부분은 실리콘 옥사이드 등과 같은 절연 재료로 충전된다는 것이 주목된다. 이에 따라, 게이트 라인 절단 구조(180)는 도 1의 예에서 ACS 접촉부를 위하여 이용되지 않는다.
관련된 예에서, ACS 접촉 구조들은 게이트 라인 절단 구조들에서 형성되고, 워드 라인 대 ACS 누설, 상대적으로 큰 워드 라인 대 ACS 커패시턴스, 게이트 라인 절단 구조들에서의 ACS 접촉부로 인한 프로세스 동안의 응력(stress) 등과 같은 다양한 쟁점들을 가진다. 본 개시내용은 예를 들어, 계단 영역에서, 블록 경계 또는 다이 경계 주위에서 등에서 어레이 영역으로부터 멀어지도록 ACS 접촉부를 배치하기 위한 기법들을 제공하고, 이에 따라, 워드 라인 대 ACS 누설, 상대적으로 큰 워드 라인 대 ACS 커패시턴스, 게이트 라인 절단 구조들에서의 ACS 접촉부로 인한 프로세스 동안의 응력 등과 같은 쟁점들이 해결될 수 있다. 예를 들어, 본 개시내용은 일부 실시예들에서, 워드 라인 대 ACS 누설 없음, 워드 라인 대 ACS 커패시턴스 없음, 및 어레이 영역에 대한 ACS 접촉부 관련된 응력 없음을 달성할 수 있다.
개시내용의 양태에 따르면, 공통 소스 층(140)은 X-Y 평면에서 대규모로 피복하고, 공통 소스 층(140)에 대한 접촉부들(또한, 일부 예들에서 ACS 접촉부로서 지칭됨)은 계단 영역, 어레이 경계들, 다이 경계들 등과 같은 임의의 적당한 위치들에서 형성될 수 있다. 일부 실시예들에서, 공통 소스 층(140)에 대한 접촉부들은 동일한 마스크를 이용하여 다른 접촉부들(예컨대, 워드 라인 접촉부들, 비트 라인 접촉부들 등)과 동일한 시간에 형성될 수 있고, 높은 전도성 층(141)은 공통 소스 층(140)에 대한 접촉부들을 위한 에치 정지 층으로서 이용될 수 있다. 게이트 라인 절단 구조들에서 ACS 접촉부를 형성하는 관련된 예에서, (일반적인 접촉 마스크와는 상이한) 별도의 마스크는 ACS 접촉부를 형성하기 위한 추가적인 프로세스 단계들과 함께 이용된다는 것이 주목된다. 이에 따라, 본 개시내용에서의 ACS 및 ACS 접촉 기술들은 감소된 수의 마스크들을 가진다.
개시내용의 일부 양태들에 따르면, 높은 전도성 층(141)의 이용으로 인해, 공통 소스 층(140)에 대한 접촉부들(또한, ACS 접촉부로서 지칭됨)은 신축적으로 배치될 수 있고, 본 개시내용에서의 ACS 및 ACS 접촉 기술들은 다른 수직 메모리 디바이스 기술들과 함께 이용될 수 있다. 일부 예들에서, 본 개시내용에서 개시된 ACS 및 ACS 접촉 기술들은 중심 계단 구현예, 측부 계단 구현예 등과 같은 다양한 계단 구현예들과 함께 이용될 수 있다. 일부 예들에서, 본 개시내용에서 개시된 ACS 및 ACS 접촉 기술들은 어레이 다이 측부 패드-아웃(pad-out) 구현예, CMOS 다이 측부 접촉 패드 구현예 등과 같은 다양한 패드-아웃 구현예들과 함께 이용될 수 있다.
도 1의 예에서, ACS 접촉 구조(160)는 공통 소스 층(140)을 수직 메모리 셀 스트링들의 소스 단자들을 위한 구동 회로부(도시되지 않음)에 접속하도록 구성된다. 구동 회로부는 동작 동안에 적당한 구동 전압들 및 전력들을 ACS(예컨대, 공통 소스 층(140))에 제공할 수 있다.
도 1의 예에서, ACS 접촉 구조(160)는 접촉 구조(161), 비아 구조(162), 및 금속 와이어(163)를 포함한다. 접촉 구조(161), 비아 구조(162), 및 금속 와이어(163)는 전도성으로 함께 결합된다. 일부 실시예들에서, ACS 접촉 구조(160)는 워드 라인 접속 구조들(170)과 같은 다른 접속 구조들과 유사한 구성을 가진다. 예를 들어, 도 1에서 도시된 바와 같이, 워드 라인 접속 구조(170)는 전도성으로 함께 결합되는 접촉 구조(171), 비아 구조(172), 및 금속 와이어(173)를 포함한다. 일부 예들에서, 접촉 구조(161)는 동일한 마스크, 동일한 프로세스 단계들, 및 동일한 재료들을 이용하여 접촉 구조(171)와 함께 형성될 수 있고; 비아 구조(162)는 동일한 마스크, 동일한 프로세스 단계들, 및 동일한 재료들을 이용하여 비아 구조(172)와 함께 형성될 수 있고; 금속 와이어(163) 및 금속 와이어(173)는 동일한 마스크, 동일한 프로세스 단계들, 및 동일한 재료들을 이용하여 형성될 수 있다.
도 2 내지 도 5는 개시내용의 일부 실시예들에 따른 반도체 디바이스(100)와 같은 반도체 디바이스를 위한 일부 상면도들을 도시한다. 예시의 용이함을 위하여, 도 2 내지 도 5는 반도체 디바이스에서의 층들의 부분을 도시하고, 다른 층들을 생략한다는 것이 주목된다.
도 2는 개시내용의 일부 실시예들에 따른 반도체 디바이스(100)와 같은 반도체 디바이스를 위한 상면도(200)를 도시한다. 상면도(200)는 X-Y 평면에서 반도체 디바이스의 일부 컴포넌트들의 상면도들에 대응하는 패턴들을 포함한다. 예에서, 도 1은 도 2에서 도시된 A-A' 라인에 따른 반도체 디바이스의 단면도이다.
도 2의 예에서, 상면도(200)는 도 1에서의 게이트 라인 절단 구조(180)와 같은 게이트 라인 절단 구조들을 위한 패턴들(280)을 포함한다. 패턴들(280)은 좁은 직사각형 형상들을 가지고, X 방향에 대해 평행하게 배치된다. 상면도(200)는 코어 영역(210)(또한, 일부 예들에서 어레이 영역으로서 지칭됨), 및 X 방향에서 코어 영역(210)의 2 개의 양쪽 측부들에서 배치되는 계단 영역들(220)(또한, 일부 예들에서 접속 영역들로서 지칭됨)을 포함할 수 있다.
상면도(200)는 도 1에서의 채널 구조들(131)과 같은 채널 구조들을 위한 코어 영역(210)에서의 패턴들(231)을 포함한다. 상면도(200)는 또한, 더미 채널 구조들을 위한 계단 영역들(220)에서의 패턴들(231(D))을 포함한다.
개시내용의 일부 양태들에 따르면, 공통 소스 층(240)은 코어 영역(210) 및 계단 영역(220)을 대규모로 피복하고, 높은 전도성 층(도시되지 않음)을 가지고, 이에 따라, 공통 소스 층(240)에 대한 접촉부들은 신축적으로 배치될 수 있다. 예에서, 접촉부들은 261에 의해 도시된 바와 같이, 계단 영역들(220)에서 배치될 수 있다. 또 다른 예에서, 접촉부들은 상면도(200)의 261(B)에 의해 도시된 바와 같은 블록의 경계에서 배치될 수 있다.
도 3은 개시내용의 일부 실시예들에 따른 반도체 디바이스(100)와 같은 반도체 디바이스를 위한 상면도(300)를 도시한다. 상면도(300)는 X-Y 평면에서 반도체 디바이스의 일부 컴포넌트들의 상면도에 대응하는 패턴들을 포함한다. 예에서, 도 1은 도 3에서 도시된 B-B' 라인에 따른 반도체 디바이스의 단면도이다.
도 3의 예에서, 상면도(300)는 도 1에서의 게이트 라인 절단 구조(180)와 같은 게이트 라인 절단 구조들을 위한 패턴들(380)을 포함한다. 패턴들(380)은 좁은 직사각형 형상들을 가지고, X 방향에 대해 평행하게 배치된다. 상면도(300)는 2 개의 코어 영역들(310)(또한, 일부 예들에서 어레이 영역으로서 지칭됨), 및 코어 영역들(310) 사이에서 배치되는 계단 영역(320)(또한, 일부 예들에서 접속 영역으로서 지칭됨)을 포함할 수 있다.
상면도(300)는 도 1에서의 채널 구조들(131)과 같은 채널 구조들을 위한 코어 영역들(310)에서의 패턴들(331)을 포함한다. 상면도(300)는 또한, 더미 채널 구조들을 위한 계단 영역(320)에서의 패턴들(331(D))을 포함한다.
개시내용의 일부 양태들에 따르면, 공통 소스 층(340)은 코어 영역들(310) 및 계단 영역(320)을 대규모로 피복하고, 높은 전도성 층을 포함하고, 이에 따라, 공통 소스 층(340)에 대한 접촉부들은 신축적으로 배치될 수 있다. 예에서, 접촉부들은 361에 의해 도시된 바와 같이, 계단 영역(320)에서 배치될 수 있다. 또 다른 예에서, 접촉부들은 상면도(300)의 361(B)에 의해 도시된 바와 같은 블록의 경계에서 배치될 수 있다.
도 4는 개시내용의 일부 실시예들에 따른 반도체 디바이스(100)와 같은 반도체 디바이스를 위한 상면도(400)를 도시한다. 일부 예들에서, 상면도(400)는 다이의 상면도이고, 공통 소스 층(140)(ACS), 접촉 구조들(161), 접촉 구조들에 대한 비아 구조들(162), X-Y 평면에서 비아 구조들(163)을 상호접속하기 위한 금속 와이어들(163)과 같은 일부 컴포넌트들의 상면도들에 대응하는 패턴들을 포함한다.
도 4의 예에서, 상면도(400)는 공통 소스 층(140)과 같은 공통 소스 층을 위한 2 개의 직사각형 영역들(440)(L 및 R)을 도시한다. 또한, 상면도는 2 개의 직사각형 영역들(440)(L 및 R)에서 2 개의 코어 영역들(410)을 각각 도시한다. 계단 영역(420)은 2 개의 코어 영역들(410)(L 및 R) 사이에서 배치된다. 직사각형 영역들(440)(L 및 R)은 연장되고, 코어 영역들(410)(L 및 R) 및 계단 영역(420) 등과 같은 다이의 큰 부분을 피복하고, 공통 소스 층(140)에서의 높은 전도성 층의 이용으로 인해, 이에 따라, 공통 소스 층은 전류 분포를 위한 상대적으로 높은 전도성을 제공할 수 있다. 높은 전도성 층은 채널 구조들(및/또는 더미 채널 구조들)의 하부들에 대응하는 홀들(도시되지 않음)을 포함할 수 있다는 것이 주목된다.
상면도(400)는 또한, 공통 소스 층(140)과 같은 어레이 공통 소스와 전도성 접속하는 도 1에서의 접촉 구조(161) 등과 같은 접촉 구조들에 대응하는 패턴들(461)(L 및 R)을 포함한다. 패턴들(461)(L 및 R)의 직사각형 형상이 접촉 구조들을 예시하기 위하여 이용되지만, 접촉 구조들은 원형 형상, 난형 형상 등과 같은 다른 적당한 형상을 가질 수 있다는 것이 주목된다. 일부 실시예들에서, 반도체 디바이스는 또한, 패턴들(461)과 유사하지만 더 작은 상면도 패턴들을 가질 수 있는 비아 패턴들을 포함한다는 것이 주목된다. 비아 패턴들은 도 1에서의 비아 구조들(162)과 같은 비아 구조들에 대응한다. 비아 구조들은 접촉 구조들(161)을 금속 와이어들과 전도성으로 접속하기 위하여 이용될 수 있다.
도 4의 예에서, 패턴들(461)(L 및 R)은 계단 영역(420)에서, 그리고 직사각형 영역들(440)(L 및 R)의 경계들 주위에서 배치된다. 예를 들어, 패턴들(461(L))은 좌측 직사각형 영역(440(L))의 경계들 중위에서 배치되고, 패턴들(461(R))은 우측 직사각형 영역(440(R))의 경계들 주위에서 배치된다. 또한, 상면도(400)는 접촉 구조들(161)을 접속하기 위하여 이용되는 금속 와이어(163) 등과 같은 금속 와이어들에 대응하는 패턴(463)을 포함한다.
2 개의 코어 영역들이 동일한 블록(예컨대, 동시에 소거되어야 할 메모리 셀들을 갖는 소거 블록)에 속하는 예에서, 패턴들(463)에 의해 도시된 바와 같은 금속 와이어들(163)은 예를 들어, 비아 구조들을 통해, 패턴들(461)(L 및 R)에 의해 도시된 바와 같이 접촉 구조들(161)을 접속한다. 2 개의 코어 영역들이 상이한 블록들에 속할 때, 패턴들(463)에 의해 도시된 바와 같은 금속 와이어들(163)은 접촉 구조들(461(L))을 함께, 그리고 그 다음으로, 접촉 구조들(461(R))을 함께 별도로 접속하도록 적당하게 구성될 수 있다는 것이 주목된다.
또한, 도 4의 예에서, 상면도(400)는 또한, 반도체 디바이스를 위한 접촉 패드들에 대응하는 패턴들(499)을 도시한다. 일부 실시예들에서, 반도체 디바이스는 함께 본딩되는 어레이 다이 및 상보형 금속-옥사이드-반도체(complementary metal-oxide-semiconductor; CMOS) 다이를 포함한다. 어레이 다이는 수직 메모리 셀 스트링들을 포함하고, CMOS 다이는 수직 메모리 셀 스트링들을 위한 주변 회로부를 포함한다. 일부 실시예들에서, 어레이 다이는 본딩된 다이들을 위한 접촉 패드들을 제공한다. 접촉 패드들은 반도체 디바이스(어레이 다이 및 CMOS 다이)를 다른 회로부에 접속하기 위하여 이용될 수 있다.
패턴들(499)은 예시들을 위한 것이고, 접촉 패드들의 수, 접촉 패드들의 크기들, 접촉 패드들 사이의 거리들 등은 예를 들어, 설계 요건들, 공급 전압 요건들, 접촉 패드들을 위한 접촉 저항 요건들에 기초하여 조절될 수 있다는 것이 주목된다.
도 5는 개시내용의 일부 실시예들에 따른 반도체 디바이스(100)와 같은 반도체 디바이스를 위한 상면도(500)를 도시한다. 일부 예들에서, 상면도(500)는 다이의 상면도이고, 공통 소스 층(140)(ACS), 접촉 구조들(161), 접촉 구조들에 대한 비아 구조들, X-Y 평면에서 비아 구조들을 상호접속하기 위한 금속 와이어들과 같은 일부 컴포넌트들의 상면도들에 대응하는 패턴들을 포함한다.
도 5의 예에서, 상면도(500)는 공통 소스 층(140)과 같은 어레이 공통 소스에 대응하는 직사각형 영역(540)을 도시한다. 또한, 상면도(500)는 코어 영역(510), 및 코어 영역(510)의 2 개의 측부들에서 각각 배치된 2 개의 계단 영역들(520)을 도시한다. 패턴(540)은 코어 영역(510) 및 계단 영역들(520) 등과 같은, 다이의 큰 부분을 피복한다. 공통 소스 층(140)에서의 높은 전도성 층의 이용으로 인해, 공통 소스 층(140)은 전류 분포를 위한 상대적으로 높은 전도성을 제공할 수 있다. 높은 전도성 층은 채널 구조들(및/또는 더미 채널 구조들)의 하부들에 대응하는 홀들(도시되지 않음)을 포함할 수 있다는 것이 주목된다.
상면도(500)는 또한, 공통 소스 층(140)과 전도성 접속하는 도 1에서의 접촉 구조(161) 등과 같은 접촉 구조들에 대응하는 패턴들(561)을 포함한다. 패턴들(561)의 직사각형 형상이 접촉 구조들을 예시하기 위하여 이용되지만, 접촉 구조들은 원형 형상, 난형 형상 등과 같은 다른 적당한 형상을 가질 수 있다는 것이 주목된다. 일부 실시예들에서, 반도체 디바이스는 또한, 패턴들(561)과 유사하지만 더 작은 상면도 패턴들을 가질 수 있는 비아 패턴들을 포함한다는 것이 주목된다. 비아 패턴들은 도 1에서의 비아 구조들(162)과 같은 비아 구조들에 대응한다. 비아 구조들은 접촉 구조들(161)을 금속 와이어들과 전도성으로 접속하기 위하여 이용될 수 있다.
도 5의 예에서, 패턴들(561)은 계단 영역(520)에서 그리고 패턴(540)의 경계 주위에서 배치된다. 또한, 상면도(500)는 접촉 구조들(161)을 접속하기 위하여 이용되는 금속 와이어(163) 등과 같은 금속 와이어들에 대응하는 패턴(563)을 포함한다.
또한, 도 5의 예에서, 상면도(500)는 또한, 반도체 디바이스를 위한 접촉 패드들에 대응하는 패턴들(599)을 도시한다. 일부 실시예들에서, 반도체 디바이스는 함께 본딩되는 어레이 다이 및 상보형 금속-옥사이드-반도체(CMOS) 다이를 포함한다. 어레이 다이는 수직 메모리 셀 스트링들을 포함하고, CMOS 다이는 수직 메모리 셀 스트링들을 위한 주변 회로부를 포함한다. 일부 실시예들에서, 어레이 다이는 본딩된 다이들을 위한 접촉 패드들을 제공한다. 접촉 패드들은 반도체 디바이스(어레이 다이 및 CMOS 다이)를 다른 회로부에 접속하기 위하여 이용될 수 있다.
도 2 내지 도 5에서 도시된 예들에서, 공통 소스 층에 대한 접촉 구조들은 어레이 영역으로부터 멀어지도록 라우팅되는 금속 와이어들을 이용하여 접속될 수 있고, 이에 따라, 어레이 영역은 데이터 스토리지(data storage)의 수직 메모리 셀 스트링들을 위하여 효율적으로 이용될 수 있다는 것이 주목된다.
도 6은 개시내용의 일부 실시예에 따른, 함께 본딩된 어레이 다이 및 CMOS 다이를 가지는 반도체 디바이스(600)의 단면도를 도시한다.
어레이 다이는 도 1에서 도시된 반도체 디바이스(100)의 대응하는 컴포넌트들과 유사하게 구성되는 컴포넌트들을 포함한다. 예를 들어, 기판(601)은 기판(101)과 유사하게 구성되고; 코어 영역(610)은 코어 영역(110)과 유사하게 구성되고; 계단 영역(620)은 계단 영역(120)과 유사하게 구성되고; 수직 메모리 셀 스트링들(630)은 수직 메모리 셀 스트링들(130)과 유사하게 구성되고; 층들의 적층체(650)는 층들의 적층체(150)와 유사하게 구성되고; 채널 구조들(631)은 채널 구조들(131)과 유사하게 구성되고; 게이트 라인 절단 구조들(680)은 게이트 라인 절단 구조들(180)과 유사하게 구성되고; 공통 소스 층(640)은 공통 소스 층(140)과 유사하게 구성되고; ACS 접촉 구조들(660)은 ACS 접촉 구조들(160)과 유사하게 구성되고; 워드 라인 접속 구조들(670)은 워드 라인 접속 구조들(170)과 유사하게 구성된다. 이 컴포넌트들의 설명은 위에서 제공되었고, 간결함의 목적들을 위하여 여기에서 생략될 것이다.
도 6의 예에서, 어레이 다이 및 CMOS 다이는 면-대-면(face-to-face)(회로부 측이 전방이고, 기판 측이 후방임)으로 배치되고 함께 본딩된다. 일반적으로, CMOS 다이 상의 주변 회로부는 반도체 디바이스(600)를 외부 회로부와 인터페이싱한다. 예를 들어, 주변 회로부는 외부 회로부로부터 명령들을 수신하고, 어레이 다이 상에서 제어 신호들을 제공하고, 어레이 다이로부터 데이터를 수신하고, 데이터를 외부 회로부로 출력한다.
도 6의 예에서, CMOS 다이 및 어레이 다이는 함께 정렬될 수 있는 본딩 구조들을 각각 포함한다. 예를 들어, CMOS 다이는 본딩 구조들(I1 내지 I7)을 포함하고, 어레이 다이는 대응하는 본딩 구조들(O1 내지 O7)을 포함한다. 어레이 다이 및 CMOS 다이는 적당하게 정렬될 수 있고, 이에 따라, 본딩 구조들(I1 내지 I7)은 본딩 구조들(O1 내지 O7)과 각각 정렬된다. 어레이 다이 및 CMOS 다이가 함께 본딩될 때, 본딩 구조들(I1 내지 I7)은 본딩 구조들(O1 내지 O7)과 각각 본딩되고 전기적으로 결합된다.
또한, 도 6의 예에서, 반도체 디바이스(600)를 위한 패드-아웃 구조들(P1 내지 P3)은 어레이 다이의 후면 상에서 형성되고, 패드-아웃 구조들(P1 내지 P3)은 예를 들어, 도 6에서 도시된 바와 같이 펀치 스루(punch through) 비아 구조들(T1 내지 T3)에 의해 본딩 구조들(O1 내지 O3)에 전기적으로 접속된다.
도 7은 개시내용의 일부 실시예에 따른, 함께 본딩된 어레이 다이 및 CMOS 다이를 가지는 반도체 디바이스(700)의 단면도를 도시한다.
어레이 다이는 도 1에서 도시된 반도체 디바이스(100)의 대응하는 컴포넌트들과 유사하게 구성되는 컴포넌트들을 포함한다. 예를 들어, 기판(701)은 기판(101)과 유사하게 구성되고; 코어 영역(710)은 코어 영역(110)과 유사하게 구성되고; 계단 영역(720)은 계단 영역(120)과 유사하게 구성되고; 수직 메모리 셀 스트링들(730)은 수직 메모리 셀 스트링들(130)과 유사하게 구성되고; 층들의 적층체(750)는 층들의 적층체(150)와 유사하게 구성되고; 채널 구조들(731)은 채널 구조들(131)과 유사하게 구성되고; 게이트 라인 절단 구조들(780)은 게이트 라인 절단 구조들(180)과 유사하게 구성되고; 공통 소스 층(740)은 공통 소스 층(140)과 유사하게 구성되고; ACS 접촉 구조들(760)은 ACS 접촉 구조들(160)과 유사하게 구성되고; 워드 라인 접속 구조들(770)은 워드 라인 접속 구조들(170)과 유사하게 구성된다. 이 컴포넌트들의 설명은 위에서 제공되었고, 간결함의 목적들을 위하여 여기에서 생략될 것이다.
도 7의 예에서, 어레이 다이 및 CMOS 다이는 면-대-면(회로부 측이 전방이고, 기판 측이 후방임)으로 배치되고 함께 본딩된다. 일반적으로, CMOS 다이 상의 주변 회로부는 반도체 디바이스(600)를 외부 회로부와 인터페이싱한다. 예를 들어, 주변 회로부는 외부 회로부로부터 명령들을 수신하고, 어레이 다이 상에서 제어 신호들을 제공하고, 어레이 다이로부터 데이터를 수신하고, 데이터를 외부 회로부로 출력한다.
도 7의 예에서, CMOS 다이 및 어레이 다이는 함께 정렬될 수 있는 본딩 구조들을 각각 포함한다. 예를 들어, CMOS 다이는 본딩 구조들(I1 내지 I7)을 포함하고, 어레이 다이는 대응하는 본딩 구조들(O1 내지 O7)을 포함한다. 어레이 다이 및 CMOS 다이는 적당하게 정렬될 수 있고, 이에 따라, 본딩 구조들(I1 내지 I7)은 본딩 구조들(O1 내지 O7)과 각각 정렬된다. 어레이 다이 및 CMOS 다이가 함께 본딩될 때, 본딩 구조들(I1 내지 I7)은 본딩 구조들(O1 내지 O7)과 각각 본딩되고 전기적으로 결합된다.
또한, 도 7의 예에서, 반도체 디바이스(700)를 위한 패드-아웃 구조들(P1 내지 P2)은 CMOS 다이의 후면 상에서 형성된다. 도 7의 예에서, 입력/출력 신호들은 어레이 다이를 통해 라우팅할 필요가 없고, 이에 따라, 반도체 디바이스(700)의 입력/출력 신호들을 위한 신호 경로들은 도 6에서의 신호들 경로들보다 더 짧을 수 있다.
도 8은 개시내용의 일부 실시예들에 따른 반도체 디바이스(100)와 같은 반도체 디바이스를 제조하기 위한 프로세스 예의 개요를 서술하는 플로우차트를 도시한다. 도 9a 내지 도 9r은 제조 동안의, 반도체 디바이스(100), 반도체 디바이스(600)와 같은 반도체 디바이스의 단면도들을 도시한다. 단면도들은 예로서 반도체 디바이스(100) 및 반도체 디바이스(600)의 맥락에서 표기되고, 단면도들은 반도체 디바이스(700) 등과 같은 다른 적당한 반도체 디바이스의 맥락에서 적당하게 표기될 수 있다는 것이 주목된다.
S810에서, 초기 층들의 적층체는 기판 상에서 형성된다. 초기 층들의 적층체는 소스 희생 층, 높은 전도성 층, 절연 층들, 및 게이트 희생 층들을 포함한다.
도 9a는 소스 희생 층 및 높은 전도성 층이 기판(101) 상에서 형성된 후의 반도체 디바이스(100)의 단면도를 도시한다.
도 9a의 예에서, 폴리실리콘 웰(102)은 기판(101) 상에서 형성되고, 그 다음으로, 소스 희생 층(190) 및 높은 전도성 층(141)은 순차적으로 증착된다. 일부 예들에서, 소스 희생 층(190)은 적당한 희생 층들의 적층체이다. 예에서, 소스 희생 층(190)은 예를 들어, 하부로부터 위로 실리콘 옥사이드 층, 실리콘 나이트라이드 층, 폴리실리콘 층, 실리콘 나이트라이드 층, 및 실리콘 옥사이드 층을 포함한다. 폴리실리콘 층은 2 개의 실리콘 나이트라이드 층들 및 그 다음으로 2 개의 실리콘 옥사이드 층들 사이에서 끼워진다.
일부 예들에서, 높은 전도성 층(141)은 상대적으로 높은 온도(예컨대, 500℃ 초과) 하에서 티타늄 실리사이드(titanium silicide)를 형성하기 위하여 폴리실리콘 층(예컨대, 소스 층)과 더 이후에 접촉하게 되는 티타늄 층에 의해 형성된다.
도 8을 다시 참조하면, S820에서, 계단은 어레이 영역에 인접한 계단 영역에서 형성된다.
S830에서, 채널 구조들은 어레이 영역에서 형성된다.
도 9b는 채널 구조들이 형성된 후의 반도체 디바이스(100)의 단면도를 도시한다.
도 9b의 예에서, 층의 초기 적층체(150(I))는 높은 전도성 층(141) 상에서 증착된다. 층들의 초기 적층체(150(I))는 교대로 적층되는 희생 게이트 층들(155(I)) 및 절연 층들(154)을 포함한다. 코어 영역(110), 계단 영역(120), 및 경계 영역(195)과 같은 몇몇 영역들은 기판 상에서 정의된다.
도 9b의 예에서, 단차들(175)은 계단 영역에서 형성된다. 임의의 적당한 프로세스가 단차들을 형성하기 위하여 이용될 수 있다. 일부 예들에서는, 에치-트림(etch-trim) 프로세스가 이용된다. 예에서는, 어레이 영역(110), 및 어레이 영역(110)에 인접한 계단 영역(120)의 부분을 피복하는 마스크 층이 형성된다. 마스크 층은 포토레지스트(photoresist) 또는 탄소계 폴리머 재료를 포함할 수 있고, 리소그래피(lithography)와 같은 패턴화 프로세스를 이용하여 형성될 수 있다. 일부 실시예들에서, 마스크 층은 또한, 실리콘 옥사이드, 실리콘 나이트라이드, TEOS< 실리콘-함유 반사-방지 코팅(silicon-containing anti-reflective coating; SiARC), 비정질 실리콘, 또는 다결정질 실리콘(polycrystalline silicon)과 같은 하드 마스크를 포함할 수 있다. 하드 마스크는 O2 또는 CF4 화학을 이용하는 반응성-이온-에칭(reactive-ion-etching; RIE)과 같은 에칭 프로세스를 이용하여 패턴화될 수 있다.
일부 실시예들에서, 단차들(175)은 마스크 층을 이용하여 반복적 에치-트림 프로세스를 적용함으로써 형성될 수 있다. 에치-트림 프로세스는 에칭 프로세스 및 트리밍 프로세스를 포함한다. 에칭 프로세스 동안에, 노출된 표면을 갖는 초기 적층체의 부분이 제거될 수 있다. 예에서, 에치 깊이는 희생 게이트 층 및 절연 층의 두께인 층 쌍과 동일하다. 예에서, 절연 층을 위한 에칭 프로세스는 희생 층 상에서 높은 선택성을 가질 수 있고, 및/또는 그 반대도 마찬가지이다.
일부 실시예들에서, 적층체의 에칭은 반응성 이온 에치(RIE) 또는 다른 건식 에치 프로세스들과 같은 이방성 에칭(anisotropic etching)에 의해 수행된다. 일부 실시예들에서, 절연 층은 실리콘 옥사이드이다. 이 예에서, 실리콘 옥사이드의 에칭은 탄소-불소(CF4), 헥사플루오로에탄(C2F6), CHF3, 또는 C3F6와 같은 불소계 기체들 및/또는 임의의 다른 적당한 기체들을 이용하는 RIE를 포함할 수 있다. 일부 실시예들에서, 실리콘 옥사이드 층은 불산(hydrofluoric acid), 또는 불산 및 에틸렌 글리콜(ethylene glycol)의 혼합물과 같은 습식 화학에 의해 제거될 수 있다. 일부 실시예들에서는, 시간설정된-에치 접근법이 이용될 수 있다. 일부 실시예들에서, 희생 층은 실리콘 나이트라이드이다. 이 예에서, 실리콘 나이트라이드의 에칭은 O2, N2, CF4, NF3, Cl2, HBr, BCl3, 및/또는 그 조합들을 이용하는 RIE를 포함할 수 있다. 단일 층 적층체를 제거하기 위한 방법들 및 에칭제(etchant)들은 본 개시내용의 실시예들에 의해 제한되지 않아야 한다.
트리밍 프로세스는 마스크 층이 에지들로부터 x-y 평면에서 횡방향으로 풀백(pull back)(예컨대, 내향으로 수축)될 수 있도록, 마스크 층 상에서 적당한 에칭 프로세스(예컨대, 등방성 건식 에치 또는 습식 에치)를 적용하는 것을 포함한다. 일부 실시예들에서, 트리밍 프로세스는 O2, Ar, N2 등을 이용하는 RIE와 같은 건식 에칭을 포함할 수 있다.
마스크 층을 트리밍한 후에, 초기 적층체의 최상부 레벨의 하나의 부분은 노출되고, 초기 적층체의 최상부 레벨의 다른 부분은 마스크 층에 의해 피복된 상태로 남아 있다. 에치-트림 프로세스의 다음 사이클은 에칭 프로세스로 재개한다.
또한, 채널 구조들(131)은 어레이 영역(110)에서 형성된다. 일부 실시예들에서, 단차들(175)이 계단 영역(120)에서 형성된 후에, 적당한 평탄화 프로세스는 상대적으로 평탄한 표면을 획득하기 위하여 수행된다. 그 다음으로, 포토 리소그래피 기술(photo lithography technology)은 포토레지스트 및/또는 하드 마스크 층들에서 채널 홀들 및 더미 채널 홀들(도시되지 않음)의 패턴들을 정의하기 위하여 이용되고, 에치 기술은 패턴들을 초기 층들의 적층체(150(I)), 높은 전도성 층(141), 소스 희생 층(190)으로 그리고 폴리실리콘 웰(102)로 전사하기 위하여 이용된다. 이에 따라, 채널 홀들은 코어 영역(110) 및 계단 영역(120)에서 형성될 수 있다(계단 영역에서의 채널들 홀들은 도시되지 않음).
그 다음으로, 채널 구조들(131)은 채널 홀들에서 형성된다. 일부 실시예들에서, 더미 채널 구조들은 채널 구조들과 함께 형성될 수 있고, 이에 따라, 더미 채널 구조들은 채널 구조들과 동일한 재료들로 형성된다. 예에서, 차단 절연 층은 채널 홀들 및 더미 채널 홀들의 측벽 상에서 형성된다. 그 다음으로, 전하 저장 층, 터널링 절연 층, 반도체 층, 및 절연 층은 측벽으로부터 순차적으로 적층된다.
도 8을 다시 참조하면, S840에서, 게이트 라인 절단 트렌치들이 형성된다. 일부 실시예들에서, 게이트 라인 절단 트렌치들은 소스 희생 층까지 에칭된다. 일부 실시예들에서, 높은 전도성 층(141)은 게이트 라인 절단 트렌치들을 형성하기 위하여 에치 프로세스를 위한 에치 정지 층으로서 이용된다.
도 9c는 게이트 라인 절단 트렌치(181)가 형성된 후의 반도체 디바이스(100)의 단면도를 도시한다.
도 8을 다시 참조하면, S850에서, 소스 희생 층은 게이트 라인 절단 트렌치를 통하는 것을 이용하여 소스 층으로 대체된다.
예에서, 스페이서 구조는 소스 희생 층의 대체 동안에 게이트 희생 층들을 보호할 수 있는 게이트 라인 절단 구조들의 측벽 상에서 형성된다.
도 9d는 스페이서 층들(182)이 게이트 라인 절단 트렌치(181)의 측벽 상에서 배치된 후의 반도체 디바이스(100)의 단면도를 도시한다. 일부 예들에서, 스페이서 층들(182)은 나이트라이드 층, 옥사이드 층, 및 또 다른 나이트라이드 층을 포함한다.
그 다음으로, 예에서, 스페이서 에치 프로세스는 게이트 라인 절단 트렌치(181)의 하부에서 과잉 스페이서 재료들을 제거하기 위하여 수행된다. 스페이서 에치 프로세스는 또한, 반도체 디바이스(100)의 상부 표면에서 스페이서 재료를 제거할 수 있다.
도 9e는 스페이서 에치 프로세스 후의 반도체 디바이스(100)의 단면도를 도시한다. 게이트 라인 절단 트렌치(181)의 하부에서의 스페이서 재료들은 183에 의해 도시된 바와 같이 제거되고, 스페이서 층들(182)은 게이트 라인 절단 트렌치(181)의 측벽 상에서 남아 있다. 반도체 디바이스(100)의 상부 표면에서의 스페이서 재료들은 또한, 스페이서 에치 프로세스에 의해 제거된다는 것이 주목된다. 일부 예들에서, 스페이서 에치 프로세스는 이방성 에칭 프로세스이다.
또한, 소스 희생 층들은 게이트 라인 절단 트렌치들을 통해 제거된다. 소스 희생 층들의 제거는 개방부를 형성한다.
도 9f는 소스 희생 층들의 제거 후의 반도체 디바이스(100)의 단면도를 도시한다. 도시된 바와 같이, 개방부(191)는 소스 희생 층들의 장소에서 형성되고, 채널 구조(131)의 하부 부분은 개방부(191)까지 노출된다.
일부 실시예들에서, 채널 구조(131)는 반도체 층을 포위하는 옥사이드-나이트라이드-옥사이드(oxide-nitride-oxide; ONO) 구조를 가지는 차단 절연 층, 전하 저장 층, 터널링 절연 층을 포함한다. 그 다음으로 추후에, ONO 제거 프로세스는 채널 구조(131)에서의 반도체 층의 하부 부분을 개방부(191)까지 노출시키기 위하여 수행된다.
도 9g는 ONO 제거 프로세스 후의 반도체 디바이스(100)의 단면도를 도시한다. 193에 의해 도시된 바와 같이, 채널 구조(131)의 하부에서의 차단 절연 층, 전하 저장 층, 터널링 절연 층은 제거되었고, 이에 따라, 채널 구조(131)에서의 반도체 층의 하부 부분은 개방부(191)까지 노출된다. 스페이서의 부분은 ONO 제거 프로세스 동안에 제거될 수 있다는 것이 주목된다.
추후에, 폴리실리콘은 게이트 라인 절단 트렌치(181)를 통해 개방부(191)에서 증착된다. 일부 실시예들에서, 측벽 선택적 에피택셜 성장은 에피택셜 층을 성장시키고, 도핑된 또는 비도핑된 실리콘, 도핑된 또는 비도핑된 폴리실리콘, 도핑된 또는 비도핑된 비정질 실리콘 등과 같은 소스 재료(142)를 개방부(191)를 충전하기 위하여 수행된다.
도 9h는 일부 실시예들에서 폴리실리콘 증착 후의 반도체 디바이스(100)의 단면도를 도시한다. 소스 재료(142)는 그 다음으로, 채널 구조(131)의 하부에서 (메모리 셀들 및 선택 트랜지스터들의 채널을 형성하기 위한) 반도체 층과 접촉한다. 소스 재료(142)는 높은 전도성 층(141)과 전도성 접속(직접 접촉)한다. 예에서, 높은 전도성 층(141)은, 실리콘과 접촉하고 티타늄 실리사이드를 형성할 수 있는 티타늄을 포함한다. 높은 전도성 층(141) 및 소스 재료(142)는 그 다음으로, 공통 소스 층(140)을 형성한다.
도 8을 다시 참조하면, 희생 게이트 층들은 게이트 라인 절단 트렌치를 통해 게이트 층들로 대체된다. 일부 실시예들에서, 게이트 라인 절단 트렌치(181)를 이용하면, 게이트 희생 층들(155(I))이 게이트 층들(155)에 의해 대체될 수 있다. 예에서, 게이트 희생 층들에 대한 에칭제들은 게이트 희생 층들을 제거하기 위하여 게이트 라인 절단 트렌치들을 통해 도포된다. 예에서, 게이트 희생 층들은 실리콘 나이트라이드로 이루어지고, 고온 황산(H2SO4)은 게이트 희생 층들을 제거하기 위하여 게이트 라인 절단 트렌치들을 통해 도포된다.
도 9i는 게이트 희생 층들(155(I))이 제거된 후의 반도체 디바이스(100)의 단면도를 도시한다. 게이트 희생 층들(155(I))의 제거는 개방부들(155(O))을 남긴다.
또한, 게이트 라인 절단 트렌치들을 통해, 어레이 영역에서의 트랜지스터들에 대한 게이트 적층체들(155)이 형성된다. 예에서, 게이트 적층체(155)는 하이-k 유전체 층, 접착제 층, 및 금속 층으로 형성된다. 하이-k 유전체 층은 하프늄 옥사이드(HfO2), 하프늄 실리콘 옥사이드(HfSiO4), 하프늄 실리콘 옥시나이트라이드(HfSiON), 알루미늄 옥사이드(Al2O3), 란타늄 옥사이드(La2O3), 탄탈륨 옥사이드(Ta2O5), 이트륨 옥사이드(Y2O3), 지르코늄 옥사이드(ZrO2), 스트론튬 티타네이트 옥사이드(SrTiO3), 지르코늄 실리콘 옥사이드(ZrSiO4), 하프늄 지르코늄 옥사이드(HfZrO4) 등과 같은, 상대적으로 큰 유전 상수를 제공하는 임의의 적당한 재료를 포함할 수 있다. 접착제 층은 티타늄(Ti), 탄탈륨(Ta), 및 그 나이트라이드들, 예컨대, TiN, TaN, W2N, TiSiN, TaSiN 등과 같은 내화성 금속들을 포함할 수 있다. 금속 층은 텅스텐(W), 구리(Cu) 등과 같은, 높은 전도성을 가지는 금속을 포함한다.
도 9j는 게이트 적층체들(155)이 개방부들로 충전될 때의 반도체 디바이스(100)의 단면도를 도시한다.
게이트 적층체(155)의 증착 프로세스는 반도체 디바이스(100)의 상부 표면 및 게이트 라인 절단 트렌치(181)의 하부 상에서 하이-k 유전체 층, 접착제 층(예컨대, TiN), 및 금속 층(예컨대, 텅스텐)과 같은 과잉 재료를 증착할 수있다는 것이 주목된다. 도 9j의 예에서, 반도체 디바이스(100)의 상부 표면 및 게이트 라인 절단 트렌치(181)의 하부 상에서의 접착제 층(예컨대, TiN) 및 금속 층(예컨대, 텅스텐)은 예를 들어, 이방성 에치 프로세스에 의해 제거된다. 반도체 디바이스(100)의 상부 표면 및 게이트 라인 절단 트렌치(181)의 하부 상에서의 하이-K 유전체 층은 예를 들어, 이방성 에치 프로세스를 이용하여 추가로 제거될 수 있다.
도 9k는 반도체 디바이스(100)의 상부 표면 및 게이트 라인 절단 트렌치(181)의 하부 상에서의 하이-K 유전체 층이 제거된 후의 반도체 디바이스(100)의 단면도를 도시한다.
도 8을 다시 참조하면, S870에서, 게이트 라인 절단 트렌치가 충전된다. 일부 실시예들에서, 게이트 라인 절단 트렌치는 게이트 라인 절단 구조를 형성하기 위하여 하부 전도성 층 및 상부 절연 부분으로 충전된다. 하부 전도성 층은 높은 전도성 층(141)과 전도성 접속한다.
예에서, 게이트 라인 절단 트렌치(181)의 하부 상에서의 하이-K 유전체 층이 제거된 후에, 소스 층(142)이 노출된다. 그 다음으로, 티타늄과 같은 금속 층이 증착될 수 있다.
도 9l은 금속 층(예컨대, 티타늄)의 증착 후의 반도체 디바이스(100)의 단면도를 도시한다. 티타늄은 게이트 라인 절단 트렌치(181)의 하부 및 반도체 디바이스(100)의 상부 표면 상에서 증착된다. 반도체 디바이스(100)의 상부 표면 상에서 증착된 티타늄은 선택적으로 제거될 수 있다.
도 9m은 반도체 디바이스(100)의 상부 표면 상에서의 과잉 티타늄의 제거 후의 반도체 디바이스(100)의 단면도를 도시한다. 예에서, 게이트 라인 절단 트렌치(181)의 하부 표면 상에서 증착된 티타늄은 티타늄 실리사이드(185)를 형성하기 위하여 소스 층(142)의 폴리실리콘과 반응할 수 있다. 티타늄 실리사이드(185)는 일부 예들에서 높은 전도성 층(141)과 전도성 접속한다.
또한, 실리콘 옥사이드와 같은 절연 재료는 게이트 라인 절단 트렌치(181)를 충전하기 위하여 증착될 수 있다.
도 9n은 186에 의해 도시된 바와 같이, 게이트 라인 절단 트렌치(181)가 절연 재료로 충전된 후의 반도체 디바이스(100)의 단면도를 도시한다.
도 8을 다시 참조하면, S880에서, 공통 소스 층에 대한 접촉 구조들은 계단 영역에서 형성된다. 일부 실시예들에서, 공통 소스 층에 대한 접촉 구조들은 게이트 층들에 대한 접촉 구조들 등과 같은, 수직 메모리 셀 스트링들의 다른 부분들에 대한 접촉 구조들과 함께 형성된다. 일부 예들에서, 동일한 마스크는 공통 소스 층(140)에 대한 접촉 구조들을 위한 패턴들, 및 게이트 층들에 대한 접촉 구조들 등과 같은 다른 접촉 구조들을 위한 패턴들을 포함한다. 마스크는 접촉 구조들을 위한 접촉 홀들을 형성하기 위하여 이용된다. 에치 프로세스는 접촉 홀들을 형성하기 위하여 이용될 수 있다. 높은 전도성 층(141)은 접촉 홀들을 공통 소스 층(140)까지 형성하기 위한 에치 정지 층으로서 이용될 수 있다.
S890에서, 제조 프로세스는 예를 들어, 후처리(back end of line; BEOL) 프로세스들까지 계속된다. 후처리 프로세스들은 비아 구조들, 금속 와이어들, 펀치 스루 비아 구조 등과 같은 다양한 접속 구조들을 형성하기 위하여 이용된다.
도 9o는 개시내용의 일부 실시예들에 따른, BEOL 프로세스들 후의 반도체 디바이스(100)의 단면도를 도시한다. 공통 소스 층(140)에 대한 접촉 구조(161), 게이트 층들에 대한 접촉 구조들(171), 비아 구조들(162 및 172), 와이어들(163 및 173), 본딩 구조들(B), 펀치 스루 비아 구조들(T) 등과 같은 다양한 접속 구조들이 반도체 디바이스(100) 상에서 형성된다. 일부 예들에서, 반도체 다이의 기판 상에서 형성된 메모리 어레이를 갖는 반도체 다이는 어레이 다이로서 지칭된다.
일부 실시예들에서, 반도체 디바이스(100)는 CMOS 다이와 결합될 수 있는 어레이 다이이다. 본딩 프로세스, 박형화 프로세스(thinning process), 접촉 패드 프로세스 등과 같은 추가적인 프로세스들은 어레이 다이 및 CMOS 다이를 전기적으로 결합하기 위하여 이용될 수 있다.
도 9p는 CMOS 다이와 본딩된 어레이 다이(예컨대, 반도체 디바이스(100))를 갖는 반도체 디바이스(600)의 단면도를 도시한다. 예에서, 어레이 다이 및 CMOS 다이는 정렬된 대응하는 본딩 구조들과 면대면으로 배치되고, 그 다음으로 함께 본딩된다.
일부 예들에서, 접촉 패드들은 어레이 다이의 후면으로부터이다.
도 9q는 개시내용의 일부 실시예들에 따른 반도체 디바이스(600)의 단면도를 도시한다. 어레이 웨이퍼의 후면은 예를 들어, 화학적 기계적 연마 프로세스를 이용하여 박형화된다.
도 9r은 어레이 다이의 후면 상에서 형성된 접촉 패드들(P1 내지 P3)을 갖는 반도체 디바이스(100)의 단면도를 도시한다.
도 9o 내지 도 9r은 어레이 다이의 후면 상에서 접촉 패드들을 형성하기 위한 프로세스 예들을 도시하고, 유사한 프로세스들은 CMOS 다이의 후면 상에서 접촉 패드들을 형성하기 위하여 이용될 수 있다는 것이 주목된다.
상기한 것은 본 기술분야에서의 통상의 기술자들이 본 개시내용의 양태들을 더 양호하게 이해할 수 있도록 몇몇 실시예들의 특징부들의 개요를 서술한다. 본 기술분야에서의 통상의 기술자들은 본 명세서에서 도입된 실시예들의 동일한 목적들을 수행하고 및/또는 그 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서, 본 개시내용을 용이하게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야에서의 통상의 기술자들은 또한, 이러한 등가의 구성들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으며, 이들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으면서 본 명세서에서의 다양한 변경들, 치환들, 및 개조들을 행할 수 있다는 것을 인식해야 한다.

Claims (23)

  1. 반도체 디바이스로서,
    기판 상에서 배치된 공통 소스 층, 게이트 층들, 및 절연 층들을 포함하는 층들의 적층체 - 상기 게이트 층들 및 절연 층들은 교대로 적층됨 -;
    어레이 영역에서 형성된 채널 구조들의 어레이 - 채널 구조는 직렬 구성으로 트랜지스터들의 적층체를 형성하는 상기 층들의 적층체를 통해 연장되고, 상기 채널 구조는 상기 공통 소스 층과 전도성으로 접속되는 채널 층을 포함하고, 상기 공통 소스 층은 상기 어레이 영역 및 계단 영역 상에서 연장됨 -; 및
    상기 계단 영역에서 배치된 접촉 구조 - 상기 접촉 구조는 상기 공통 소스 층과의 전도성 접속을 형성함 - 를 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 공통 소스 층은 금속 실리콘 화합물 층 및 실리콘 층을 포함하는, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 금속 실리콘 화합물 층은 티타늄(Ti), 코발트(Co), 니켈(Ni), 및 백금(Pt) 중의 적어도 하나를 포함하는, 반도체 디바이스.
  4. 제2항에 있어서,
    상기 공통 소스 층과 전도성 접속하는 하부 전도성 층을 갖는 게이트 라인 절단 구조를 더 포함하는, 반도체 디바이스.
  5. 제4항에 있어서,
    상기 게이트 라인 절단 구조는:
    상기 하부 전도성 층 위에 있는 상부 절연 부분을 포함하는, 반도체 디바이스.
  6. 제4항에 있어서,
    상기 하부 전도성 층은:
    상기 공통 소스 층의 상기 금속 실리콘 화합물 층과 전도성 접속하는 실리사이드 층을 포함하는, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 어레이 영역은 블록에서의 제1 어레이 영역이고, 상기 접촉 구조는 상기 블록에서의 상기 제1 어레이 영역과 제2 어레이 영역 사이에서 위치되는 상기 계단 영역에서 배치되는, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 접촉 구조는 제1 접촉 구조이고, 상기 계단 영역은 상기 어레이 영역의 제1 측부 상에서 위치된 제1 계단 영역이고, 상기 반도체 디바이스는:
    상기 어레이 영역의 상기 제1 측부와 반대인 제2 측부에서 위치되는 제2 계단 영역에서 배치된 제2 접촉 구조 - 상기 공통 소스 층은 상기 제2 계단 영역 상에서 연장되고, 상기 제2 접촉 구조는 상기 공통 소스 층과 전도성으로 접속됨 - 를 더 포함하는, 반도체 디바이스.
  9. 제1항에 있어서,
    상기 기판은 전면 및 후면을 가지는 제1 기판이고, 상기 채널 구조들은 상기 기판의 상기 전면 상에서 형성되고, 상기 반도체 디바이스는:
    전면 및 후면을 가지는 제2 기판;
    상기 제2 기판의 상기 전면 상에서 형성된 트랜지스터들;
    상기 제2 기판의 상기 전면 상에서의 본딩 구조들 - 상기 본딩 구조들은 상기 제1 기판의 상기 전면 상에서의 대응하는 본딩 구조들과 정렬되고 본딩됨 -; 및
    상기 제1 기판의 상기 후면 상에서 배치된 접촉 패드들을 더 포함하는, 반도체 디바이스.
  10. 제1항에 있어서,
    상기 기판은 전면 및 후면을 가지는 제1 기판이고, 상기 채널 구조들은 상기 기판의 상기 전면 상에서 형성되고, 상기 반도체 디바이스는:
    전면 및 후면을 가지는 제2 기판;
    상기 제2 기판의 상기 전면 상에서 형성된 트랜지스터들;
    상기 제2 기판의 상기 전면 상에서의 본딩 구조들 - 상기 본딩 구조들은 상기 제1 기판의 상기 전면 상에서의 대응하는 본딩 구조들과 정렬되고 본딩됨 -; 및
    상기 제2 기판의 상기 후면 상에서 배치된 접촉 패드들을 더 포함하는, 반도체 디바이스.
  11. 반도체 디바이스를 제조하기 위한 방법으로서,
    기판 상에서 층들의 적층체를 형성하는 단계 - 상기 층들의 적층체는 소스 희생 층, 전도성 층, 게이트 희생 층들, 및 절연 층들을 포함함 -;
    어레이 영역에 인접한 계단 영역에서 계단을 상기 층들의 적층체로 형성하는 단계;
    상기 어레이 영역에서 채널 구조들을 형성하는 단계 - 채널 구조는 하나 이상의 절연 층들에 의해 포위되고 상기 층들의 적층체로 연장되는 채널 층을 포함함 -;
    상기 소스 희생 층을 상기 채널 층과 전도성 접속하는 소스 층으로 대체하는 단계 - 상기 소스 층 및 상기 전도성 층은 공통 소스 층을 형성함 -;
    상기 게이트 희생 층들을 게이트 층들로 대체하는 단계; 및
    상기 계단 영역 구조에서 제1 접촉 구조를 형성하는 단계 - 상기 제1 접촉 구조는 상기 공통 소스 층과의 전도성 접속을 형성함 - 를 포함하는, 방법.
  12. 제11항에 있어서,
    상기 층들의 적층체를 형성하는 단계는:
    상기 소스 희생 층 상에서 금속 층을 증착하는 단계를 더 포함하는, 방법.
  13. 제12항에 있어서,
    상기 금속 층은 티타늄(Ti), 코발트(Co), 니켈(Ni), 및 백금(Pt) 중의 적어도 하나를 포함하는, 방법.
  14. 제11항에 있어서,
    상기 공통 소스 층과 전도성 접속하는 하부 전도성 층을 갖는 게이트 라인 절단 구조를 형성하는 단계를 더 포함하는, 방법.
  15. 제14항에 있어서,
    에치 정지 층인 상기 전도성 층으로, 게이트 라인 절단 트렌치를 상기 층들의 적층체 내로 에칭하는 단계를 더 포함하는, 방법.
  16. 제15항에 있어서,
    상기 게이트 라인 절단 트렌치를 통해, 상기 소스 희생 층을 상기 소스 층으로 대체하는 단계;
    상기 게이트 라인 절단 트렌치의 하부에서 금속 실리사이드 층을 형성하는 단계; 및
    상기 게이트 라인 절단 트렌치를 절연 재료로 충전하는 단계를 더 포함하는, 방법.
  17. 제11항에 있어서,
    상기 계단 영역에서 상기 제1 접촉 구조를 형성하는 단계는:
    에치 정지 층인 상기 전도성 층으로, 상기 제1 접촉 구조를 형성하기 위한 접촉 홀을 에칭하는 단계를 더 포함하는, 방법.
  18. 제11항에 있어서,
    상기 제1 접촉 구조를 위한 제1 패턴, 및 제2 접촉 구조를 게이트 층까지 형성하기 위한 제2 패턴을 포함하는 마스크에 기초하여, 상기 제1 접촉 구조를 형성하는 단계를 더 포함하는, 방법.
  19. 제11항에 있어서,
    소거 블록의 어레이 영역들로부터 멀어지도록 상기 소거 블록의 경계에서 제2 접촉 구조를 형성하는 단계를 더 포함하는, 방법.
  20. 제11항에 있어서,
    제1 접촉 구조를 상기 공통 소스 층에 대한 다른 접촉 구조들과 접속하는 금속 와이어들을 형성하는 단계 - 상기 금속 와이어들은 상기 어레이 영역으로부터 멀어지도록 라우팅됨 - 를 더 포함하는, 방법.
  21. 제11항에 있어서,
    상기 기판은 제1 다이의 전면 상에서 형성된 메모리 셀들을 갖는 상기 제1 다이의 제1 기판이고, 상기 방법은:
    제2 다이를 상기 제1 다이와 본딩하는 단계 - 상기 제2 다이는 상기 제2 다이의 전면 상에서 배치된 구동 회로를 포함하고, 상기 제1 다이의 상기 전면 상의 제1 본딩 구조들 및 상기 제2 다이의 상기 전면 상의 제2 본딩 구조들은 함께 본딩되고, 상기 구동 회로는 적어도 제1 본딩 구조 및 제2 본딩 구조를 통해 상기 제1 접촉 구조에 결합됨 - 를 더 포함하는, 방법.
  22. 제21항에 있어서,
    상기 방법은:
    상기 제1 다이의 상기 전면과 반대인 상기 제1 다이의 후면으로부터 상기 제1 다이의 두께를 감소시키는 단계; 및
    상기 제1 다이의 상기 후면 상에서 패드 구조들을 형성하는 단계를 더 포함하는, 방법.
  23. 제21항에 있어서,
    상기 방법은:
    상기 제2 다이의 상기 전면과 반대인 상기 제2 다이의 후면으로부터 상기 제2 다이의 두께를 감소시키는 단계; 및
    상기 제2 다이의 상기 후면 상에서 패드 구조들을 형성하는 단계를 더 포함하는, 방법.
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