KR20210145373A - 지연 락 루프 디바이스와 그 동작 방법 - Google Patents

지연 락 루프 디바이스와 그 동작 방법 Download PDF

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Abstract

[목적] 본 발명은, 지연 락 루프 디바이스와 그 동작 방법을 제공한다. [해결수단] 지연 락 루프 디바이스는, 지연선, 복사 회로, 위상 검출기 및 지연 제어기를 포함한다. 지연선은, 지연 코드에 따라 입력 클록에 지연을 실시해, 지연 클록을 제공한다. 복사 회로는, 지연 클록에 근거해 피드백 클록을 생성한다. 위상 검출기는, 입력 클록 및 피드백 클록을 비교해 지연 제어 신호를 생성한다. 지연 제어기는, 제어 클록에 근거해, 지연 제어 신호에 따라 제1 시간점에서 지연 코드를 생성하고, 복사 지연 시간 길이를 지연시켜, 제2 시간점에서 지연 코드를 지연선에 제공한다. 지연선은, 제2 시간점에서 입력 클록을 조정한다. 제어 클록의 주기는, 복사 지연 시간 길이 보다 커지도록 조정된다.

Description

지연 락 루프 디바이스와 그 동작 방법{DELAY-LOCKED LOOP DEVICE AND OPERATION METHOD THEREOF}
본 발명은, 지연 락 루프 디바이스 및 지연 락 루프 디바이스의 동작 방법에 관한 것으로, 특히, 임의의 입력 클록의 주기에 적용 가능한 지연 락 루프 디바이스 및 지연 락 루프 디바이스의 동작 방법에 관한 것이다.
일반적으로, 지연 락 루프(delay-locked　loop, DLL)는, 수신한 입력 클록을 프리셋(preset) 주기 내에 소망한 지연 클록으로 조정하도록 설정된다. 단, 입력 클록이 비교적 작은 주기를 가지는 경우, DLL은, 오버 시프트(over　shift)를 빈번하게 발생하고, 게다가 지연 클록에 지연이 불충분 또는 과잉인 상황을 발생시킨다. 입력 클록이 비교적 큰 주기를 가지는 경우, DLL은, 오버 시프트를 개선할 수 있지만, DLL이 수신한 입력 클록을 프리셋 주기 내에 소망한 지연 클록으로 조정할 수 없게 된다.
따라서, 임의의 입력 클록의 주기에 적용 가능한 지연 락 루프 디바이스를 설계하는 것은, 당업자가 연구에 힘쓰는 과제의 하나이다.
본 발명은, 임의의 입력 클록의 주기에 적용 가능한 지연 락 루프 디바이스 및 지연 락 루프 디바이스의 동작 방법을 제공한다.
본 발명의 지연 락 루프 디바이스는, 지연선(Delay Line), 복사(copy) 회로, 위상 검출기 및 지연 제어기를 포함한다. 지연선은, 입력 클록을 수신하고, 복수 비트의 지연 코드에 반응해 입력 클록을 지연시킴으로써 지연 클록을 제공하도록 구성된다. 복사 회로는, 지연선에 결합된다. 복사 회로는, 지연 클록을 수신하고, 지연 클록에 근거해 피드백 클록을 생성하도록 구성된다. 위상 검출기는, 복사 회로에 결합된다. 위상 검출기는, 입력 클록과 피드백 클록을 수신하고, 입력 클록과 피드백 클록을 비교해 지연 제어 신호를 생성하도록 구성된다. 지연 제어기는, 위상 검출기 및 지연선에 결합된다. 지연 제어기는, 제어 클록에 근거해, 지연 제어 신호에 따라 제1 시간점에서 지연 코드를 생성하고, 복사 지연 시간 길이를 지연시켜, 제2 시간점에서 지연 코드를 지연선에 제공하고, 지연선에 제2 시간점에서 입력 클록의 타이밍을 조정시키도록 구성된다. 제어 클록의 주기는, 복사 지연 시간 길이 보다 커지도록 조정된다.
본 발명의 동작 방법은, 지연 락 루프 디바이스에 적용된다. 동작 방법은, 입력 클록을 수신하고, 복수 비트의 지연 코드에 반응해 입력 클록을 지연시킴으로써 지연 클록을 제공하는 단계와, 지연 클록에 근거해 피드백 클록을 생성하는 단계와, 입력 클록과 피드백 클록을 비교해 지연 제어 신호를 생성하는 단계와, 제어 클록에 근거해, 지연 제어 신호에 따라 제1 시간점에서 지연 코드를 생성하고, 복사 지연 시간 길이를 지연시켜, 제2 시간점에서 지연 코드를 제공해, 제2 시간점에서 입력 클록의 타이밍을 조정하는 단계를 포함하고, 제어 클록의 주기는, 복사 지연 시간 길이 보다 커지도록 조정된다.
상기에 근거하여, 제어 클록의 주기는, 복사 지연 시간 길이 보다 크게 조정되고, 지연 락 루프 디바이스 및 동작 방법은, 제어 클록에 근거해 지연 코드를 제공하고, 지연 코드로 복사 지연 시간 길이의 뒤로 입력 클록의 위상을 조정시킨다. 이처럼, 본 발명의 지연 락 루프 디바이스 및 동작 방법은, 임의의 입력 클록의 주기에 적용할 수 있다.
[도 1] 본 발명의 제1 실시 형태에 의한 지연 락 루프 디바이스의 설명도이다.
[도 2a] 본 발명의 실시 형태에 의한 최소 주기를 가지는 입력 클록에 응용되는 신호 타이밍도이다.
[도 2b] 본 발명의 실시 형태에 의한 최대 주기를 가지는 입력 클록에 응용되는 신호 타이밍도이다.
[도 3a] 본 발명의 실시 형태에 의한 슬로우 스큐에 응용되는 신호 타이밍도이다.
[도 3b] 본 발명의 실시 형태에 의한 패스트 스큐에 응용되는 신호 타이밍도이다.
[도 4] 본 발명의 제2 실시 형태에 의한 지연 락 루프 디바이스 디바이스의 설명도이다.
[도 5] 본 발명의 제3 실시 형태에 의한 지연 락 루프 디바이스 디바이스의 설명도이다.
[도 6] 본 발명의 실시 형태에 의한 동작 방법의 플로우도이다.
본 발명의 상기 특징 및 이점을 알기 쉽게 하기 위해, 실시 형태를 들어 도면에 맞추어 이하대로 상세를 설명한다.
본 발명의 일부의 실시예에 대해, 도면에 맞춰 상세히 설명하지만, 이하의 설명에서 인용하는 부재 부호는, 다른 도면에 동일한 부재 부호가 출현하는 경우, 동일 또는 유사한 부재로 간주한다. 이들 실시예는, 본 발명의 일부분에 지나지 않으며, 본 발명의 모든 가능한 실시 형태를 개시하고 있는 것은 아니다. 보다 정확하게는, 이들 실시예는, 본 발명의 청구범위에서의 장치의 범례에 지나지 않는다.
도 1을 참조하고, 도 1은, 본 발명의 제1 실시 형태에 의한 지연 락 루프 디바이스 장치의 설명도이다. 지연 락 루프 디바이스(100)는, 지연선(110), 복사(copy) 회로(120), 위상 검출기(130) 및 지연 제어기(140)를 포함한다. 지연선(110)은, 입력 클록(I_CLK)을 수신하고, 복수 비트의 지연 코드(DCD)에 반응해 입력 클록(I_CLK)을 지연시킴으로써 지연 클록(D_CLK)을 제공한다. 복사 회로(120)는, 지연선(110)에 결합된다. 복사 회로(120)는, 지연선(110)으로부터의 지연 클록(D_CLK)을 수신하고, 지연 클록(D_CLK)에 근거해 피드백 클록(FB_CLK)을 생성한다. 위상 검출기(130)는, 복사 회로(120)에 결합된다. 위상 검출기(130)는, 입력 클록(I_CLK)과 피드백 클록(FB_CLK)을 수신하고, 입력 클록(I_CLK)과 피드백 클록(FB_CLK)을 비교해 지연 제어 신호(DCS)를 생성한다.
지연 제어기(140)는, 위상 검출기(130)와 지연선(110)에 결합된다. 지연 제어기(140)는, 제어 클록(CTRL_CLK)에 근거해, 지연 제어 신호(DCS)에 따라 제1 시간점에서 지연 코드(DCD)를 생성한다. 본 실시 형태에서는, 지연 제어 신호(DCS)는, 지연 커맨드(UP, DN)를 포함한다. 지연 제어기(140)는, 지연 커맨드(UP)에 따라 지연 코드(DCD)의 수치를 높인다. 지연선(110)은, 수치가 높아진 지연 코드(DCD)에 근거해 입력 클록(I_CLK)의 지연을 증가시킨다. 한편, 지연 제어기(140)는, 지연 커맨드(DN)에 따라 지연 코드(DCD)를 저감시킨다. 지연선(110)은, 수치가 저감된 지연 코드(DCD)에 근거해 입력 클록(I_CLK)의 지연을 감소시킨다. 지연 제어기(140)가 제1 시간점에서 지연 코드(DCD)를 생성할 때, 복사 지연 시간 길이(RDT)를 지연시켜, 제2 시간점에서 지연 코드(DCD)를 지연선(110)에 제공한다. 따라서, 지연선(110)은, 제2 시간점에서 입력 클록(I_CLK)의 타이밍을 조정한다. 본 실시 형태에서는, 제어 클록(CTRL_CLK)의 주기는, 복사 지연 시간 길이(RDT) 보다 크고, 복사 지연 시간 길이(RDT)에 입력 클록(I_CLK)의 주기를 더한 시간 길이 보다 작아지도록 조정된다. 다음에, 제2 시간점의 뒤, 지연 제어기(140)는, 제어 클록(CTRL_CLK)에 근거해 다른 지연 코드(DCD)를 제공한다.
언급해 두어야 할 것으로서, 제어 클록(CTRL_CLK)의 주기는, 복사 지연 시간 길이(RDT) 보다 커지도록 조정된다. 즉, 지연 락 루프 디바이스(100)는, 복사 지연 시간 길이(RDT)의 뒤에 제어 클록(CTRL_CLK)의 주기를 조정하고, 제어 클록(CTRL_CLK)의 주기는, 복사 지연 시간 길이(RDT) 보다 약간 커진다. 지연 제어기(140)는, 피드백 클록(FB_CLK)이 제공된 후에(즉, 적어도 하나의 입력 클록(I_CLK) 주기의 시간 간격 내에) 다른 지연 코드(DCD)를 생성할 수 있다. 예를 들면, 제어 클록(CTRL_CLK)의 주기는, 복사 지연 시간 길이(RDT) 보다 크고, 복사 지연 시간 길이(RDT)에 단일의 입력 클록(I_CLK)의 주기를 더한 시간 길이 보다 작아지도록 조정된다. 또, 다른 예로서, 제어 클록(CTRL_CLK)의 주기는, 복사 지연 시간 길이(RDT) 보다 크고, 복사 지연 시간 길이(RDT)에 두 개의 입력 클록(I_CLK)의 주기를 더한 시간 길이 보다 작아지도록 조정된다. 따라서, 지연 제어기(140)는, 피드백 클록(FB_CLK)이 제공된 후에(즉, 하나 혹은 두 개의 입력 클록(I_CLK) 주기의 시간 간격 내에) 다른 지연 코드(DCD)를 생성할 수 있다. 따라서, 입력 클록(I_CLK)이 비교적 작은 주기를 가지는 경우, 지연 락 루프 디바이스(100)는, 오버 시프트(over　shift)의 상황이 아니다. 또, 입력 클록(I_CLK)이 비교적 큰 주기를 가지는 경우, 지연 락 루프 디바이스(100)는, 복사 지연 시간 길이(RDT)에 맞춰 조정된 제어 클록(CTRL_CLK)의 주기이다. 따라서, 지연 락 루프 디바이스(100)의 입력 클록(I_CLK)이 소망한 지연 클록(D_CLK)으로 조정될 때까지의 시간 길이는, 연장되지 않는다. 이처럼, 지연 락 루프 디바이스(100)는, 임의의 입력 클록(I_CLK)의 주기에 적용할 수 있고, 또한 규정된 프리셋 주기 내에 수신한 입력 클록(I_CLK)을 소망한 지연 클록(D_CLK)으로 조정할 수 있다.
예를 들면, 도 1과 도 2a를 동시에 참조하고, 도 2a는, 본 발명의 실시 형태에 의한 최소 주기를 가지는 입력 클록에 응용된 신호 타이밍도이다. 본 실시 형태의 신호 타이밍도는, 지연 락 루프 디바이스(100)에 적용된다. 지연 제어기(140)는, 지연 커맨드(UP)에 따라 지연 코드(DCD)의 수치를 높여서, 입력 클록(I_CLK)의 지연을 증가시킨다. 한편, 지연 제어기(140)는, 지연 커맨드(DN)에 따라 지연 코드(DCD)의 수치를 저감해, 입력 클록(I_CLK)의 지연을 감소시킨다. 본 실시 형태에서는, 지연 제어기(140)는, 제어 클록(CTRL_CLK)에 근거해 지연 제어 신호(DCS)에 따라 제1 시간점(t1)에서 지연 코드(DCD)를 생성한다. 본 실시 형태에서는, 지연 제어기(140)는, 제어 클록(CTRL_CLK)의 상승 엣지(rising　edge)에 근거해 지연 제어 신호(DCS)에 관련된 지연 코드(DCD)를 생성한다. 일부의 실시 형태에서는, 지연 제어기(140)는, 제어 클록(CTRL_CLK)의 하강 엣지(falling　edge)에 근거해 지연 제어 신호(DCS)에 관련된 지연 코드(DCD)를 생성한다. 지연선(110)은, 제2 시간점(t2)에서 입력 클록(I_CLK)의 타이밍을 조정한다. 제2 시간점(t2)은, 제1 시간점(t1)에 대해 복사 지연 시간 길이(RDT)의 지연을 가진다. 본 실시 형태에서는, 제어 클록(CTRL_CLK)의 주기는, 복사 지연 시간 길이(RDT) 보다 커지도록 조정된다. 따라서, 지연 제어기(140)는, 제어 클록(CTRL_CLK)에 근거해 제2 시간점(t2) 이후의 제3 시간점(t3)에서 다른 지연 코드(DCD)를 생성한다. 제3 시간점(t3)과 제1 시간점(t1)과의 사이의 시간 길이는, 실질적으로, 제어 클록(CTRL_CLK)의 주기와 같다.
본 실시 형태에서는, 제어 클록(CTRL_CLK)의 주기는, 복사 지연 시간 길이(RDT)에 의해 결정된다. 따라서, 지연 제어기(140)는, 피드백 클록(FB_CLK)이 제공된 후, 단일의 입력 클록(I_CLK)의 주기 또는 단일의 피드백 클록(FB_CLK)의 주기(입력 클록(I_CLK)의 주기는, 실질적으로, 피드백 클록(FB_CLK)의 주기와 같다)의 시간 구간 내에 다른 지연 코드(DCD)를 생성할 수 있다. 따라서, 입력 클록(I_CLK)이 최소의 주기를 가지는 경우, 지연 락 루프 디바이스(100)는, 오버 시프트의 상황을 가지지 않는다.
예로서, 도 1, 도 2a 및 도 2b를 동시에 참조하고, 도 2b는, 본 발명의 실시 형태에 의한 최대 주기를 가지는 입력 클록에 응용된 신호 타이밍도이다. 도 2b의 신호 타이밍도는, 지연 락 루프 디바이스(100)에도 적용된다. 본 실시 형태에서는, 도 2a의 복사 지연 시간 길이(RDT)는, 도 2b의 복사 지연 시간 길이(RDT)와 동일하다. 따라서, 본 실시 형태에서는, 도 2b에 도시된 제어 클록(CTRL_CLK)의 주기는, 도 2a에 도시한 제어 클록(CTRL_CLK)의 주기와 같아도 무방하다. 즉, 입력 클록(I_CLK)이 최대 주기를 가지는 경우, 지연 락 루프 디바이스(100)는, 복사 지연 시간 길이(RDT)에 따라 제어 클록(CTRL_CLK)의 주기를 조정한다. 따라서, 지연 락 루프 디바이스(100)의 입력 클록(I_CLK)이 소망한 지연 클록(D_CLK)으로 조정될 때까지의 시간 길이는, 연장되지 않는다.
도 1, 도 3a 및 도 3b를 동시에 참조하고, 도 3a는, 본 발명의 실시 형태에 의한 슬로우 스큐에 응용되는 신호 타이밍도이다. 도 3b는, 본 발명의 실시 형태에 의한 패스트 스큐에 응용되는 신호 타이밍도이다. 도 3a의 신호 타이밍도 및 도 3b의 신호 타이밍도는, 지연 락 루프 디바이스(100)에도 적용된다. 본 실시 형태에서는, 복사 지연 시간 길이(RDT)는, 지연 락 루프 디바이스(100) 프로세스에 의해 생성된 트랜지스터 스큐(skew)에 따라 조정된다. 트랜지스터 스큐는, 트랜지스터의 임계 전압치에 의해 결정된다. 예를 들면, 지연 락 루프 디바이스(100)의 프로세스에 근거해, 지연 락 루프 디바이스(100)의 트랜지스터가 비교적 큰 임계 전압치를 가질 때, 이는, 지연 락 루프 디바이스(100)의 슬로우 스큐(slow　skew)를 가지는 상황을 의미하고, 지연 락 루프 디바이스(100)가 비교적 큰 지연을 가지게 된다. 도 3a에 도시한 것처럼, 복사 지연 시간 길이(RDT)는, 슬로우 스큐로 증가된다. 복사 지연 시간 길이(RDT)가 슬로우 스큐로 증가되는 것에 의해, 제어 클록(CTRL_CLK)의 주기도 증가된다.
다른 예에서는, 지연 락 루프 디바이스(100)의 트랜지스터가 비교적 작은 임계 전압치를 가질 때, 이는, 지연 락 루프 디바이스(100)가 패스트 스큐(fast　skew)의 상황을 가지는 것을 의미하고, 지연 락 루프 디바이스(100)가 비교적 작은 지연을 가지게 된다. 도 3b에 도시한 것처럼, 복사 지연 시간 길이(RDT)는, 패스트 스큐로 저감된다. 복사 지연 시간 길이(RDT)가 패스트 스큐로 저감되는 것에 의해, 제어 클록(CTRL_CLK)의 주기도 저감된다.
도 4를 참조하고, 도 4는, 본 발명의 제2 실시 형태에 의한 지연 락 루프 디바이스 디바이스의 설명도이다. 제1 실시 형태와 다른 것은, 지연 락 루프 디바이스(200)가 발진기(150)를 더 포함하는 것이다. 본 실시 형태에서는, 발진기(150)는, 지연 제어기(140)에 결합된다. 발진기(150)는, 제어 클록(CTRL_CLK)을 제공한다. 본 실시 형태에서는, 발진기(150)는, 인에이블 신호(ES)를 수신한다. 발진기(150)는, 인에이블 신호(ES)에 따라 유효로 되고, 제어 클록(CTRL_CLK)을 제공한다.
도 5를 참조하고, 도 5는, 본 발명 제3 실시 형태에 의한 지연 락 루프 디바이스 디바이스의 설명도이다. 제2 실시 형태와 다른 것은, 지연 락 루프 디바이스(300)가 인에이블 신호 생성기(160)를 더 포함하는 것이다. 본 실시 형태에서는, 인에이블 신호 생성기(160)는, 발진기(150)에 결합된다. 인에이블 신호 생성기(160)는, 인에이블 신호(ES)를 제공한다. 본 실시 형태에서는, 인에이블 신호 생성기(160)는, 지연선(110), 복사 회로(120), 위상 검출기(130) 및 지연 제어기(140)에 더 결합된다. 인에이블 신호 생성기(160)는, 인에이블 신호(ES)에 의해 지연선(110), 복사 회로(120), 위상 검출기(130) 및 지연 제어기(140)도 유효로 한다.
도 1과 도 6을 동시에 참조하면, 도 6은, 본 발명의 실시 형태에 의한 동작 방법의 플로우도이다. 스텝(S110)에서는, 지연선(110)은, 입력 클록(I_CLK)을 수신하고, 복수 비트의 지연 코드(DCD)에 반응해 입력 클록(I_CLK)을 지연시킴으로써 지연 클록(D_CLK)을 제공한다. 스텝(S120)에서는, 복사 회로(120)는, 지연 클록(D_CLK)에 근거해 피드백 클록(FB_CLK)을 생성한다. 스텝(S130)에서는, 위상 검출기(130)는, 입력 클록(I_CLK)과 피드백 클록(FB_CLK)을 비교해 지연 제어 신호(DCS)를 생성한다. 스텝(S140)에서는, 제어 클록에 근거하여, 지연 제어기(140)는, 지연 제어 신호(DCS)에 따라 제1 시간점에서 지연 코드(DCD)를 생성하고, 복사 지연 시간 길이를 지연하여 제2 시간점에서 지연 코드(DCD)를 제공한다. 또한 지연선(110)은, 제2 시간점에서 입력 클록(I_CLK)의 타이밍을 조정한다. 본 실시 형태의 스텝(S110~S140)의 실시의 상세는, 적어도 도 1~도 3b의 복수의 실시 형태에서 충분한 교시를 얻을 수 있기 때문에, 여기서는 반복해 기재하지 않는다.
요약하면, 본 발명의 제어 클록의 주기는, 복사 지연 시간 길이 보다 크고, 지연 락 루프 디바이스 및 동작 방법은, 제어 클록에 근거하여 지연 코드를 제공하고, 지연 코드로 복사 지연 시간 길이의 뒤로 입력 클록의 위상을 조정시킬 수 있다. 이와 같이, 본 발명의 지연 락 루프 디바이스 및 동작 방법은, 임의의 입력 클록의 주기에 적용할 수 있고, 또한 규정되는 프리셋 기간 내에 수신한 입력 클록을 소망한 지연 클록으로 조정할 수 있다.
본 발명은 실시예를 상기와 같이 개시했지만, 본 발명을 한정하기 위한 것이 아니며, 당업자는 본 발명의 정신을 일탈하지 않는 범위에서 약간의 변경과 수식을 실시할 수 있고, 그러므로 본 발명의 보호 범위는 후술하는 청구범위를 기준으로 한다.
본 발명은, 지연 락 루프 디바이스 및 그 동작 방법에 관한 것이다. 지연 락 루프 디바이스 및 동작 방법은, 임의의 입력 클록의 사이클에 적용할 수 있다.
100, 200, 300: 지연 락 루프 디바이스
110: 지연선
120: 복사 회로
130: 위상 검출기
140: 지연 제어기
150: 발진기
160: 인에이블 신호 생성기
D_CLK: 지연 클록
DCD: 지연 코드
DCS: 지연 제어 신호
DN, UP: 지연 커맨드
ES: 인에이블 신호
FB_CLK: 피드백 클록
I_CLK: 입력 클록
RDT: 복사 지연 시간 길이
S110~S140: 스텝
t1: 제1 시간점
t2: 제2 시간점
t3: 제3 시간점

Claims (13)

  1. 입력 클록을 수신하고, 복수 비트의 지연 코드에 반응해 상기 입력 클록에 지연을 실시함으로써 지연 클록을 제공하도록 구성된 지연선과,
    상기 지연선에 결합되어, 상기 지연 클록을 수신하고, 상기 지연 클록에 근거해 피드백 클록을 생성하도록 구성된 복사 회로와,
    상기 복사 회로에 결합되어, 상기 입력 클록과 상기 피드백 클록을 수신하고, 상기 입력 클록과 상기 피드백 클록을 비교해 지연 제어 신호를 생성하도록 구성된 위상 검출기와,
    상기 위상 검출기 및 상기 지연선에 결합되어, 제어 클록에 근거해, 상기 지연 제어 신호에 따라 제1 시간점에서 상기 지연 코드를 생성하고, 복사 지연 시간 길이를 지연시켜 제2 시간점에서 상기 지연선에 상기 지연 코드를 제공하고, 상기 지연선에 상기 제2 시간점에서 상기 입력 클록의 타이밍을 조정하는 지연 제어기
    를 포함하고,
    상기 제어 클록의 주기는, 상기 복사 지연 시간 길이 보다 큰
    지연 락 루프 디바이스.
  2. 제1항에 있어서,
    상기 지연 제어기는,
    상기 제2 시간점 뒤의 제3 시간점에서 다른 지연 코드를 제공하고,
    상기 제3 시간점과 상기 제1 시간점의 사이의 시간의 길이는, 상기 제어 클록의 주기와 대략 같은
    지연 락 루프 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 복사 지연 시간 길이는, 상기 지연 락 루프 디바이스의 프로세스에 의해 생성되는 트랜지스터 스큐에 따라 조정되고,
    상기 트랜지스터 스큐는, 트랜지스터의 임계 전압치에 의해 결정되는
    지연 락 루프 디바이스.
  4. 제3항에 있어서,
    상기 복사 지연 시간 길이는, 상기 트랜지스터 스큐의 슬로우 스큐에 따라 증가되고,
    상기 복사 지연 시간 길이는, 상기 트랜지스터 스큐의 패스트 스큐에 따라 저감되는
    지연 락 루프 디바이스.
  5. 제1항 또는 제2항에 있어서,
    상기 지연 제어기에 결합되어, 상기 제어 클록을 제공하도록 구성된 발진기
    를 더 포함하는 지연 락 루프 디바이스.
  6. 제5항에 있어서,
    상기 발진기는,
    인에이블 신호에 따라 유효로 되어 상기 제어 클록을 제공하는
    지연 락 루프 디바이스.
  7. 제6항에 있어서,
    상기 발진기에 결합되어, 상기 인에이블 신호를 제공하도록 구성된 인에이블 신호 생성기
    를 더 포함하는 지연 락 루프 디바이스.
  8. 제7항에 있어서,
    상기 인에이블 신호 생성기는,
    상기 지연선, 상기 복사 회로, 상기 위상 검출기 및 상기 지연 제어기에 더 결합되고,
    상기 인에이블 신호에 의해 상기 지연선, 상기 복사 회로, 상기 위상 검출기 및 상기 지연 제어기를 유효로 하는
    지연 락 루프 디바이스.
  9. 입력 클록을 수신하고, 복수 비트의 지연 코드에 반응해 상기 입력 클록을 지연시킴으로써 지연 클록을 제공하는 단계와,
    상기 지연 클록에 근거해 피드백 클록을 생성하는 단계와,
    상기 입력 클록과 상기 피드백 클록을 비교해 지연 제어 신호를 생성하는 단계와,
    제어 클록에 근거해, 상기 지연 제어 신호에 따라 제1 시간점에서 상기 지연 코드를 생성하고, 복사 지연 시간 길이를 지연시켜, 제2 시간점에서 지연 코드를 제공해, 상기 제2 시간점에서 상기 입력 클록의 타이밍을 조정하는 단계
    를 포함하고,
    상기 제어 클록의 주기는, 상기 복사 지연 시간 길이 보다 큰
    지연 락 루프 디바이스의 동작 방법.
  10. 제9항에 있어서,
    상기 제2 시간점 뒤의 제3 시간점에서, 다른 지연 코드를 제공하는 스텝
    을 더 포함하고,
    상기 제3 시간점과 상기 제1 시간점과의 사이의 시간 길이는, 상기 제어 클록의 주기와 대략 같은
    지연 락 루프 디바이스의 동작 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 지연 락 루프 디바이스의 프로세스에 의해 생성되는 트랜지스터 스큐에 따라 상기 복사 지연 시간 길이를 조정하고,
    상기 트랜지스터 스큐는, 트랜지스터의 임계 전압치에 의해 결정되는
    지연 락 루프 디바이스의 동작 방법.
  12. 제11항에 있어서,
    상기 복사 지연 시간 길이는, 상기 트랜지스터 스큐의 슬로우 스큐에 따라 증가되고,
    상기 복사 지연 시간 길이는, 상기 트랜지스터 스큐의 패스트 스큐에 따라 저감되는
    지연 락 루프 디바이스의 동작 방법.
  13. 제9항에 있어서,
    인에이블 신호에 따라 상기 제어 클록을 제공하는 단계
    를 더 포함하는 지연 락 루프 디바이스의 동작 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117095713A (zh) * 2023-08-23 2023-11-21 上海奎芯集成电路设计有限公司 一种基于传输速率的信号相位转换电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010015841A (ko) * 1997-12-12 2001-02-26 엘링 블로메 Σδ변조기-제어 위상동기루프 회로 및 관련 방법
KR20010044877A (ko) * 1999-11-01 2001-06-05 박종섭 전압제어오실레이터와 쉬프트레지스터형 지연고정루프를결합한 아날로그-디지털 혼합형 지연고정루프
JP2005502241A (ja) * 2001-08-29 2005-01-20 アナログ・デバイシズ・インコーポレーテッド 位相ロックループの高速起動方法および装置
KR20120126244A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 클럭지연회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010015841A (ko) * 1997-12-12 2001-02-26 엘링 블로메 Σδ변조기-제어 위상동기루프 회로 및 관련 방법
KR20010044877A (ko) * 1999-11-01 2001-06-05 박종섭 전압제어오실레이터와 쉬프트레지스터형 지연고정루프를결합한 아날로그-디지털 혼합형 지연고정루프
JP2005502241A (ja) * 2001-08-29 2005-01-20 アナログ・デバイシズ・インコーポレーテッド 位相ロックループの高速起動方法および装置
KR20120126244A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 클럭지연회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117095713A (zh) * 2023-08-23 2023-11-21 上海奎芯集成电路设计有限公司 一种基于传输速率的信号相位转换电路
CN117095713B (zh) * 2023-08-23 2024-03-19 上海奎芯集成电路设计有限公司 一种基于传输速率的信号相位转换电路

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