KR20010064098A - 아날로그 지연기를 부착시킨 디지털 지연고정루프 - Google Patents

아날로그 지연기를 부착시킨 디지털 지연고정루프 Download PDF

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KR20010064098A
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이성훈
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박종섭
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Abstract

본 발명은 반도체메모리 장치의 지연고정루프에 관한 것으로 기존의 디지털지연고정루프를 그대로 두고 클록 경로에 아날로그 딜레이를 삽입함으로써 기존 디지털 지연고정루프의 빠른 록킹(Locking), 안정성, 적은 대기 전류 등의 장점과 초고속 동작에 꼭 필요한 아날로그 지연고정루프의 적은 신호떨림(Jitter)의 장점을 갖는 것이다. 이를 위하여 본 발명은 반도체메모리 장치에 있어서, 클록신호(CLK)와 반클록신호(CLKB)를 입력으로 해서 클록의 상승에지나 하강에지에서 내부클록을 생성하는 입력단; 상기 입력단의 출력을 입력받아서 시간 지연량을 조절하기 위한 디지털딜레이; 상기 디지털딜레이의 출력을 입력받아서 차지펌프로부터 출력된 전압제어신호(vcon)의 전위에 따라서 전달 시간을 조절 하기 위한 전압제어딜레이; 상기 전압제어딜레이의 출력에 응답하여 내부클록을 생성하기 위한 드라이버; 상기 드라이버의 출력신호를 입력받아서 지연된 시간 만큼의 딜레이와 같은 딜레이를 갖는 비교클록(comp_clk)을 생성하기 위한 딜레이모니터; 상기 내부클록과 상기 비교클록을 입력받아서 두 신호의 위상차를 비교하기 위한 위상검출기; 상기 위상검출기로부터의 업(up) 및 다운(down)신호를 입력받아 상기 전압제어신호(vcon)의 전압을 상승 또는 하강시키기 위한 차지펌프를 포함하여 이루어진 것을 특징으로 한다.

Description

아날로그 지연기를 부착시킨 디지털 지연고정루프{Digital Delay Locked Loop with analog delay}
본 발명은 반도체메모리 장치에 관한 것으로, 특히 기존의 디지털 지연고정루프에 아날로그 딜레이를 삽입한 지연고정루프에 관한 것이다.
일반적으로 지연고정루프란 반도체메모리 장치에서 클록을 사용하는 동기식메모리의 내부클록을 에러없이 외부클록과 일치하게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클록이 내부에서 사용될때 스큐(Skew)가 발생하는데, 이 타이밍 딜레이를 제어하여 내부에서 사용하는 클록과 외부에서 들어오는 클록의 스큐(Skew)를 보상하기 위하여 사용하는 클록 발생 장치이다.
도1a는 종래기술의 디지털 지연고정루프의 클록 경로 중 측정 제어(Measure Control) 방식을 나타낸 블록도이다.
상기 도1a을 참조하면, 측정 제어 방식은 클록신호(CLK)와 반클록신호(CLKB)를 입력으로 해서 클록의 상승에지나 하강에지에서 내부클록을 생성하는 입력단(100)과, 상기 입력단(100)의 출력을 입력받아서 시간 지연량을 조절하기 위한 디지털딜레이(110)와, 상기 디지털딜레이(110)로부터의 출력에 응답하여 내부클록을 생성하기 위한 드라이버(120)을 구비한다.
도1b는 종래기술의 디지털 지연고정루프의 클록 경로 중 동기식 미러딜레이(Synchronous Mirror Delay) 방식을 나타낸 블록도이다.
상기 도1b를 참조하면, 구성은 상기 도1a의 구성과 동일하다.
상기 측정 제어 방식은 디지털딜레이(110)의 출력이 클록으로부터 얼마만큼시간 지연이 되어서 출력되었느냐를 가지고 시간 지연량을 가지고 시간 지연량을조절하는 방식이고 상기 동기식 미러 딜레이 방식은 디지털딜레이(110)의 입력이 클록으로부터 얼마만큼 시간 지연이 되어서 입력되었느냐를 가지고 시간 지연량을 조절하는 방식이다.
상기와 같은 완전 디지털 방식의 고정루프의 가장 큰 단점은 보통 100 피코초가 넘는 큰 신호떨림(Jitter)이다. 최근 후지쯔(주)에서 완전 디지털이면서도 신호떨림(Jitter)이 수 십 피코초에 불과한 지연고정루프를 내 놓았지만, 더 복잡해진 제어 회로와 더 넓은 면적을 필요로 한다.
한편, 완전 아날로그 방식의 지연고정루프는 신호떨림(Jitter)이 극히 작다는 장점이 있지만 록킹(Locking)에 필요한 시간이 수 백 사이클에 이른다는 단점이있다.
따라서, 최근에는 완전 디지털 지연고정루프와 완전 아날로그 지연고정루프의 장점을 결합시키려는 노력이 일부 진행되고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 디지털 지연고정루프와 아날로그 지연고정루프의 장점을 결합한 적은 면적과 빠른 록킹 시간과 적은 신호떨림(Jitter)를 가지는 지연고정루프를 제공하는데 그 목적이 있다.
도1a는 종래기술의 디지털 지연고정루프의 클록 경로 중 측정 제어(Measure Control)방식을 나타낸 블록도,
도1b는 종래기술의 디지털 지연고정루프의 클록 경로 중 동기식 미러딜레이(Synchronous Mirror Delay) 방식을 나타낸 블록도,
도2는 본 발명의 지연고정루프의 한 실시예를 도시한 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 입력단 ` 210 : 디지털딜레이
220 : 전압제어딜레이` 230 : 드라이버
240 : 딜레이모니터 250 : 위상검출기
260 : 차지펌프
상기 목적을 달성하기 위하여 본 발명의 지연고정루프는 반도체메모리 장치에 있어서, 클록신호(CLK)와 반클록신호(CLKB)를 입력으로 해서 클록의 상승에지나 하강에지에서 내부클록을 생성하는 입력단; 상기 입력단의 출력을 입력받아서 시간 지연량을 조절하기 위한 디지털딜레이; 상기 디지털딜레이의 출력을 입력받아서 차지펌프로부터 출력된 전압제어신호(vcon)의 전위에 따라서 전달 시간을 조절 하기 위한 전압제어딜레이; 상기 전압제어딜레이의 출력에 응답하여 내부클록을 생성하기 위한 드라이버; 상기 드라이버의 출력신호를 입력받아서 지연된 시간 만큼의 딜레이와 같은 딜레이를 갖는 비교클록(comp_clk)을 생성하기 위한 딜레이모니터; 상기 내부클록과 상기 비교클록을 입력받아서 두 신호의 위상차를 비교하기 위한 위상검출기; 상기위상검출기로부터의 업(up) 및 다운(down)신호를 입력받아 상기 전압제어신호(vcon)의 전압을 상승 또는 하강시키기 위한 차지펌프를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 잇을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 지연고정루프의 한 실시예를 도시한 블록도이다.
상기 도2를 참조하면, 본 발명의 지연고정루프는 클록신호(CLK)와 반클록신호(CLKB)를 입력으로 해서 클록의 상승에지나 하강에지에서 내부클록을 생성하는 입력단(200)과, 상기 입력단(200)의 출력을 입력받아서 시간 지연량을 조절하기 위한 디지털딜레이(210)와, 상기 디지털딜레이(210)의 출력을 입력받아서 차지펌프로부터 출력된 전압제어신호(vcon)의 전위에 따라서 전달 시간을 조절 하기 위한 전압제어딜레이(220)와, 상기 전압제어 딜레이(220)의 출력에 응답하여 내부클록을 생성하기 위한 드라이버(230)와, 상기 드라이버의 출력신호를 입력받아서 지연된 시간 만큼의 딜레이와 같은 비교클록(comp_clk)을 생성하기 위한 딜레이모니터(240)와, 상기 내부클록과 상기 비교클록을 입력받아서 두 신호의 위상차를 비교하기 위한 위상검출기(250)와, 상기 위상검출기(250)로부터의 업(up) 및 다운(down)신호를 입력받아 상기 전압제어신호(vcon)의 전압을 상승 또는 하강시키기 위한 차지펌프(260)를 구비한다.
상기 도2를 참조하여 동작에 대하여 설명하면, 먼저 전압제어딜레이(220)는 상기 전압제어신호(vcon)의 전위에 따라서 전달 시간이 바뀌는 회로이다. 가령, 전압제어신호(vcon)의 전위가 높아지면 전달 시간이 작아지며, 반대로 전압제어신호(vcon)의 전위가 낮아지면 전달 시간은 길어지는 특성을 가진다.
또한, 전압제어신호(vcon)의 전위가 높아지면 전달시간은 길어지며, 반대로 전압제어신호(vcon)의 전위가 낮아지면 전달시간은 작아지는 특성을 갖는다.
먼저, 상기 전압제어신호(vcon)에 적당한 초기 전위를 설정한 채로 디지털 록킹(Locking)을 수행한다. 즉, 상기 전압제어딜레이(220)의 전달 시간 tVCO|0를 포함한 상태에서 디지털 록킹을 수행하는 것이다. 일단 한번 디지털 록킹이 일어나면 디지털딜레이를 제어하는 회로를 비활성화시킨다. 이후부터는 아날로그 딜레이만을 제어함으로써, 즉 상기 위상검출기(250)와 상기 차지펌프(260)를 동작시켜서최적의 전압제어신호(vcon)를 만들어 감으로써 신호떨림(Jitter)를 줄여 나간다. 위상검출기(250)는 상기 내부클록과 비교클록의 위상차를 비교하여 업(up) 또는 다운(down) 펄스를 차지펌프에 인가한다. 가령, 비교클록이 늦으면 업(up) 펄스가 뜨고 차지펌프는 전압제어신호(vcon)의 전위를 약간 높인다. 이에 따라 tVCD가 약간 짧아지고 따라서 그만큼 상기 내부클록과 비교클록도 빨라지게 된다. 비교클록이 더 빠를 경우에는 다운(dn) 펄스가 떠서 상기 전압제어신호(vcon)의 전위가 약간 낮아지고 그만큼 상기 내부클록과 비교클록도 늦어진다. 이런식으로 해서 상기 내부클록과 비교클록의 위상이 똑같아지도록 하는 것이다.
이상에서 설명했듯이 처음에는 빠른 디지털 록킹(Locking)을 사용함으로 빠른 록킹(Locking)이 가능하고, 이 후의 아날로그 동작에 의해 신호떨림(Jitter)을 줄일 수 있다.
보통 아날로그 지연고정루프에서는 상기 전압제어딜레이(VCD)가 담당해야 할 시간 범위가 수 나노초 이상이다. 따라서, 록킹(Locking)에 많은 사이클 타임이 요구되고 상기 전압제어신호(vcon)의 미세한 전위 변화에 대해 전체 전달 시간이 큰 차이가 난다. 예를 들어 상기 전압제어딜레이(VCD)가 10 나노초를 담당하고 상기 전압제어신호(vcon)의 가변 범위가 2V라면 딜레이-전압 비율은 10나노초/2V = 5나노초/V이다. 이는 상기 전압제어신호(vcon)의 전위 1V에 대해 딜레이가 5나노초 차이가 남을 의미한다. 따라서, 0.01V 변화는 50피코초의 딜레이 차이를 내게 된다. 이는 50피코초의 신호떨림(Jitter)를 목표로 할 때 상기 전압제어신호(vcon)의 전위를 0.01V 정도의 정확도를 가지고 제어할 수 있어야 함을 의미한다.
그러나 본 발명에서는 디지털 록킹을 이용함으로 전압제어딜레이(VCD)가 담당해야될 딜레이 범위는 디지털 지연고정루프에 의한 디지털 신호떨림(Jitter)정도에 불과하며, 이는 아주 크게 잡아도 500 피코초 밖에 되지 않는다. 그러므로, 딜레이-전압 비율이 500피코초/2V = 50피코초/0.2V이다. 따라서, 같은 50 피코초의 신호떨림(Jitter)를 목표로 할 때 본 발명에서는 상기 전압제어신호(vcon)의 전위를 0.2V 정도의 정확도를 갖고 제어하면 되므로 훨씬 쉬워지면 또한 안정해진다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 디지털 지연고정루프를 기본으로 하고 최종적인 신호떨림(Jitter)을 아날로그적으로 조절함으로 양쪽의 장점을 다 가질 수 있어서 디지털 지연고정루프의 빠른 록킹(Locking)과 안정성과 낮은 대기 전류 등을 구현할 수 있고, 초고속 동작에 꼭 필요한 아날로그 지연고정루프의 적은 신호떨림(Jitter)을 구현할 수 있다.

Claims (3)

  1. 반도체메모리 장치에 있어서,
    클록신호(CLK)와 반클록신호(CLKB)를 입력으로 해서 클록의 상승에지나 하강에지에서 내부클록을 생성하는 입력단;
    상기 입력단의 출력을 입력받아서 시간 지연량을 조절하기 위한 디지털딜레이;
    상기 내부클록과 비교클록을 입력받아서 두 신호의 위상차를 비교하여 업신호 및 다운신호를 출력하는 위상검출기;
    상기 위상검출기로부터의 업(up) 및 다운(down)신호를 입력받아 상승 또는 하강된 전압제어신호(vcon)를 출력하는 차지펌프;
    상기 디지털딜레이의 출력을 입력받아서 차지펌프로부터 출력된 전압제어신호(vcon)의 전위에 따라서 전달 시간을 조절 하기 위한 전압제어딜레이;
    상기 전압제어딜레이의 출력에 응답하여 내부클록을 생성하기 위한 드라이버; 및
    상기 드라이버의 출력신호를 입력받아서 지연된 시간 만큼의 딜레이와 같은 딜레이를 갖는 비교클록(comp_clk)을 생성하기 위한 딜레이모니터
    를 포함하여 이루어진 지연고정루프.
  2. 제 1 항에 있어서,
    상기 전압제어딜레이는 상기 전압제어신호(vcon)의 전위가 높아지면 전달 시간이 작아지며, 반대로 전압제어신호(vcon)의 전위가 낮아지면 전달 시간은 길어지도록 구성된 것을 특징으로하는 지연고정루프.
  3. 제 1 항에 있어서
    상기 전압제어딜레이는 상기 전압제어신호(vcon)의 전위가 높아지면 전달시간은 길어지며, 반대로 전압제어신호(vcon)의 전위가 낮아지면 전달 시간은 작아지도록 구성된 것을 특징으로 하는 지연고정루프
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