KR20010059007A - 딜레이 동기회로 - Google Patents

Abstract

본 발명은 고속 동작용 메모리소자나 통신소자에서 클럭 및 데이타 복구를 위해 사용하는 딜레이 동기회로에 관한 것으로, 보다 상세하게는 위상 비교시 서로 다른 방향에서 진행되는 두 신호의 위상비교에 의해 양방향 탐색을 실현하므로써, 락킹시간을 대폭 개선하여 전체적인 동작의 고속화를 실현한 딜레이 동기회로를 제공하기 위한 기술에 관한 것이다.

Description

딜레이 동기회로{Delay locked loop circuit}

본 발명은 고속 동작용 메모리소자나 통신소자에서 클럭 및 데이타 복구를 위해 사용하는 딜레이 동기회로(Delay Locked Loop: 이하, 'DLL' 이라 칭함)에 관한 것으로, 보다 상세하게는 위상 비교시 서로 다른 방향에서 진행되는 두 신호의 위상비교에 의해 양방향 탐색을 도모하여 락킹시간을 대폭 개선하고 전체적인 동작의 고속화를 실현하도록 한 딜레이 동기회로에 관한 것이다.

일반적으로, 램버스 디램(Rambus DRAM)이나 싱크로너스 디램(Synchronous DRAM), 싱크링크 디램(Synchlink DRAM) 및 디.디.알.(Double Data Rate: DDR) 방식의 메모리소자에서 쓰이는 딜레이 동기회로(DLL)는 궁극적으로 고속의 디램 내부에서 사용되는 클럭이 실제 물리적인 측면에서의 소정의 딜레이시간을 갖고 전달되는 까닭에 외부클럭과 그 위상 차이가 발생하게 되는데, 이에 따른 데이타의 셋-업 타임과 홀드타임이 맞지 않게 되면서 발생하는 문제를 해결하기 위해 필수적으로 사용하는 회로로, 외부클럭과 내부클럭의 위상을 비교하여 일정신호를 발생시킨 후 그 신호의 상태에 따라 내부클럭의 딜레이를 제어하여 외부클럭과 상승에지를 일치시키는 회로가 된다.

또한, 상기 내·외부 클럭신호간 상승에지가 일치하는 순간을 '락킹(locking)'되었다고 하며, 상기 락킹(locking) 이후에는 더 이상 내부클럭에 추가 딜레이는 주지 않게 된다.

따라서, 상기 '락킹(locking)'에 요구되는 시간은 내부클럭과 외부클럭간의 스큐(skew)가 클수록 길어지게 되며, 통상의 클럭을 사용하는 반도체 메모리장치에서는 DLL 락킹을 위한 락킹시간을 스펙상에 별도로 규정하고 있는 것이 일반적이다.

도 1a 는 종래에 사용된 딜레이 동기회로의 블럭 구성도를 도시한 것으로,외부 클럭신호(ext_CLK)를 입력받아 동일 위상을 갖고 매 n클럭마다 한번씩 토글링하는 펄스신호(ref1) 및 그 반전신호(ref2)를 각각 발생시키는 펄스 발생수단(100)과, 상기 펄스 발생수단(100)으로부터 발생된 반전신호(ref2)를 기준신호로 하여 내부 클럭신호와 일치되는 위상을 갖고 입력되는 입력신호(in)의 위상을 비교하여 그 비교결과에 따라 각각 다른 조합의 제어신호들(pc0 내지 pc4)을 발생시키는 위상 비교수단(200)과, 상기 제어신호들(pc0 내지 pc4)을 입력받아 그 조합결과에 따라 내부 클럭신호의 쉬프팅을 제어하는 쉬프팅 제어신호(sr, sl, lo)를 각각 발생시키는 쉬프팅 제어수단(300)과, 상기 펄스 발생수단(100)으로부터 발생되는 펄스신호(ref1)를 입력받아 매 위상비교 시점마다 상기 쉬프팅 제어수단(300)의 출력신호(sr, sl, lo)에 따라 딜레이를 조절하여 내부입력 클럭신호(DLL_clock)와 n클럭마다 한번씩 활성화되는 위상비교용 클럭신호(ref1_out)를 발생시키는 딜레이수단(400)을 구비한다.

여기서, 상기 위상 비교수단(200)으로부터 발생되는 제어신호 중 pc0신호는 위상 비교시마다 발생되는 펄스가 되며, 매 n클럭마다 한번씩 활성화된다.

또한, 상기 딜레이수단(400)으로부터 발생되는 위상비교용 클럭신호(ref1_out)는 딜레이 모델링수단(500)으로 전달되어 내부 딜레이를 모델링한 후 상기 위상 비교수단(200)의 일측 입력단(in)으로 피드백되어 지는데, 상기 모델링수단(500)은 DLL회로 설계상의 정확도를 결정짓는 매우 중요한 구성요소가 된다.

도 1b 는 도 1a 에 도시된 딜레이 동기회로의 각부 신호 파형도를 도시한 것으로, 동 도면을 참조하며 상기 위상 비교수단(200)에서의 위상 비교동작을 살펴보기로 한다.

우선, (a)와 같이 일정 주기를 갖고 발생되는 외부 클럭신호(ext_CLK)가 펄스 발생수단(100)을 거쳐 n클럭마다 토글링하는 펄스신호(ref1) 및 그 반전 펄스신호(ref2)를 각각 (e)와 (f)의 파형과 같이 발생시키게 된다. 결국, 상기 반전 펄스신호(ref2)는 상기 외부 클럭신호(ext_CLK)보다 1 클럭주기만큼 딜레이되어진다.

이와 같이 발생된 상기 반전 펄스신호(ref2)는 후단의 위상 비교수단(200)의 일측 입력단으로 전달되어 위상비교에 대비하게 된다.

이후, 상기 딜레이수단(400)으로부터 위상비교를 위해 발생된 펄스신호(ref1_out)가 후단의 딜레이 모델링수단(500)을 거쳐 (c)의 파형과 같이 펄스신호(in)를 발생시키게 되며, 소정의 딜레이를 추가시킨 펄스신호(in+res)도 (d)의 파형과 같이 발생시키게 된다.

동 도면의 (c)와 (d)에 도시된 바와 같은 파형을 갖고 발생되는 각각의 펄스신호(in, in+res)는 매 n클럭마다 한번씩 일정 딜레이를 추가시켜 상기 위상 비교수단(200)의 타측 입력단으로 전달하게 된다.

이에 따라, 상기 두 펄스신호(in, in+res) 각각의 라이징 에지(rising edge)구간이 상기 반전 펄스신호(ref2)의 라이징 에지구간에 근접해 가도록 하는 것이다.

상기한 동작의 반복에 의해 상기 (c)와 (d)에 도시된 두 펄스신호(in, in+res)의 라이징 에지구간 사이에 상기 (f)에 도시된 반전 펄스신호(ref2)의 라이징 에지구간이 위치하게 되면 락킹(locking)상태가 된다.

그런데, 상기한 방식에 의해 락킹(locking)을 수행하여 내·외부 클럭신호간의 동기를 이루는 데에는 너무 많은 클럭주기가 소요되기 때문에, 메모리소자의 고속동작을 저해하게 되는 문제점이 발생한다.

본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 위상 비교시 서로 다른 방향에서 진행되는 두 신호들의 위상을 비교하여 락킹을 제어하므로써 양방향 탐색에 의한 동기를 실현하여 락킹속도를 대폭 감소시키고 고속화를 실현하도록 한 딜레이 동기회로를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 의한 딜레이 동기회로는 외부 클럭신호를 입력받아 동일 위상을 갖고 매 n클럭마다 한번씩 토글링하는 펄스신호를 발생시키는 펄스 발생수단과,

상기 펄스 발생수단으로부터 발생된 펄스신호의 1 클럭주기 딜레이된 신호가 매 n클럭마다 일정폭 레프트 쉬프팅되어 일측 입력신호로 전달되며, 내부 딜레이가 모델링된 내부 클럭신호가 타측 입력신호로 전달되어 두 신호간의 위상을 비교하여 그 비교결과에 따라 각기 다른 조합의 제어신호들을 발생시키는 위상 비교수단과,

상기 위상 비교수단으로부터 발생되는 제어신호들을 입력받아 그 조합결과에 따라 내부 클럭신호의 쉬프팅을 제어하는 쉬프팅 제어신호를 각각 발생시키는 쉬프팅 제어수단과,

상기 펄스 발생수단으로부터 발생되는 펄스신호를 입력받아 1 클럭주기 딜레이시켜 상기 위상 비교수단의 입력신호로 전달하며, 매 위상 비교시점마다 상기 1 클럭주기 딜레이된 펄스신호를 레프트 쉬프팅시켜 상기 위상 비교수단의 기준신호로 전달하는 딜레이수단을 구비하되;

상기 딜레이수단은 내부 클럭신호의 락킹시 상기 펄스신호가 레프트 쉬프팅된 주기만큼 딜레이를 추가시켜 출력하는 딜레이양 조절부를 구비하여 구성하는 것을 특징으로 한다.

도 1a 는 종래에 사용된 딜레이 동기회로의 블럭 구성도

도 1b 는 도 1a 에 도시된 딜레이 동기회로의 각부 신호 파형도

도 2a 는 본 발명에 따른 딜레이 동기회로의 블럭 구성도

도 2b 는 도 2a 에 도시된 딜레이 동기회로의 각부 신호 파형도

도 3 은 도 2a 에 도시된 딜레이수단의 일 실시예를 도시한 블럭 구성도

도 4 는 도 3 에 도시된 딜레이양 조절부의 일 실시예를 도시한 회로 구성도

< 도면의 주요부분에 대한 부호의 설명 >

10: 단위 딜레이쌍 20, 30: 쉬프팅 제어부

40: 딜레이양 조절부 100, 120: 펄스 발생수단

200, 220: 위상 비교수단 300, 320: 쉬프팅 제어수단

400, 420: 딜레이수단 500: 딜레이 모델링수단

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2a 는 본 발명에 따른 딜레이 동기회로의 블럭 구성도로, 외부 클럭신호(ext_CLK)를 입력받아 동일 위상을 갖고 매 n클럭마다 한번씩 토글링하는 펄스신호(ref1)를 발생시키는 펄스 발생수단(120)과, 상기 펄스 발생수단(120)으로부터 발생된 펄스신호(ref1)의 1 클럭주기 딜레이된 신호(ref1+CLK)가 매 n클럭마다 일정폭 레프트 쉬프팅(left-shifting)되어 일측 입력신호로 전달되며 내부 딜레이가 모델링된 내부 클럭신호(in)가 타측 입력신호로 전달되어 두 신호간의 위상을 비교하여 그 비교결과에 따라 각기 다른 조합의 제어신호들(pc0 내지 pc4)을 발생시키는 위상 비교수단(220)과, 상기 위상 비교수단(220)으로부터 발생되는 제어신호들(pc0 내지 pc4)을 입력받아 그 조합결과에 따라 내부 클럭신호의 쉬프팅을 제어하는 쉬프팅 제어신호(sr, sl, lo)를 각각 발생시키는 쉬프팅 제어수단(320)과,상기 펄스 발생수단(120)으로부터 발생되는 펄스신호(ref1)를 입력받아 1 클럭주기 딜레이시켜 상기 위상 비교수단(220)의 입력신호로 전달하며 매 위상 비교시점(즉, n클럭주기가 됨)마다 상기 1 클럭주기 딜레이된 펄스신호(ref1+CLK)를 레프트 쉬프팅시켜 상기 위상 비교수단(220)의 기준신호로 전달하는 딜레이수단(420)을 구비하여 구성된다.

상기 딜레이수단(420)은 내부 클럭신호(in)의 락킹시 상기 1 클럭주기만큼 딜레이된 펄스신호(ref1+CLK)가 레프트 쉬프팅된 주기만큼 딜레이를 추가시켜 출력하도록 제어하는 딜레이양 조절부(40)를 구비하게 된다.

도 2b 는 도 2a 에 도시된 딜레이 동기회로의 각부 신호 파형도를 도시한 것으로, 동 도면을 참조하며 상기 위상 비교수단(220)에서의 위상 비교동작을 살펴보면 다음과 같다.

우선, (a)와 같이 일정주기를 갖고 발생되는 외부 클럭신호(ext_CLK)가 펄스 발생수단(110)을 거쳐 n클럭마다 펄스신호(ref1)를 (e)의 파형과 같이 발생시키게 된다.

이와 같이 발생된 상기 펄스신호(ref2)는 후단의 딜레이수단(420)으로 전달되어진 후 1 클럭주기만큼 딜레이되어 (f)에 도시된 바와 같이 ref1+CLK 신호를 발생시키게 된다. 이렇게 발생된 ref1+CLK 신호는 후단의 위상 비교수단(220)의 일측 입력신호로 전달되어져 위상 비교동작에 대비하게 된다.

이후, 상기 딜레이수단(400)으로부터 위상비교를 위해 발생된 펄스신호(ref1_out)가 후단의 딜레이 모델링수단(500)을 거쳐 (c)의 파형과 같이펄스신호(in)를 발생시키게 되며, 소정의 딜레이를 추가시킨 펄스신호(in+res)도 (d)의 파형과 같이 발생시키게 된다.

동 도면의 (c)와 (d)에 도시된 바와 같은 파형을 갖고 발생되는 각각의 펄스신호(in, in+res)는 매 n클럭마다 한번씩 일정 딜레이를 추가시켜 상기 위상 비교수단(200)의 타측 입력단으로 전달되어 진다.

상기 (e)에 도시된 ref1 신호의 라이징에지가 상기 (c)와 (f)에 각각 도시된 in신호 및 ref1+CLK신호의 라이징에지 사이에 위치하게 되는 경우, 이때 락킹을 제어하게 되며, 이 경우 상기 (f)에 도시된 ref1+CLK신호의 레프트 쉬프팅된 주기만큼 상기 ref1신호에 딜레이를 추가시켜 DLL_clock신호를 (b)의 파형과 같이 발생시키게 되는 것이다.

이에 따라, 내부 클럭신호(DLL_clock)의 락킹을 상기 서로 다른 방향으로 진행하는 두 펄스신호(in, ref1+CLK)의 양방향 검색에 의해 수행할 수 있게 되어, 락킹동작 제어범위를 고속으로 제한하게 되므로써, 락킹속도를 크게 감소시켜 고속의 위상동기를 실행할 수 있게 된다.

이하, 상기 동작과정을 본 발명의 핵심구성이 되는 딜레이수단(420)을 중심으로 자세히 살펴보기로 한다.

도 3 은 도 2a 에 도시된 딜레이수단의 일 실시예를 도시한 블럭 구성도로,일정시간의 기본 딜레이를 수행하며 각각 미러형으로 연결되어 상호 연쇄적으로 접속된 다수개의 단위 딜레이쌍(10)과, 상기 단위 딜레이쌍(10)마다 접속되어 상기 쉬프팅 제어신호(sr, sl, lo)에 따라 접속된 단위 딜레이쌍까지 딜레이를 실현하도록 제어하는 제1 쉬프팅 제어부(SC1:20)와, 상기 위상 비교수단(220)으로부터 매 n클럭마다 발생되는 제어신호의 일부(pc0)를 전달받아 접속된 단위 딜레이쌍의 레프트 쉬프팅(left-shifting)을 제어하는 제2 쉬프팅 제어부(30)와, 상기 쉬프팅 제어수단(320)으로부터 발생되는 제어신호 중 락킹상태를 나타내는 제어신호(lo)가 활성화상태로 인가시 상기 제1 쉬프팅 제어부(SC1:20)에 의해 실현된 딜레이에 상기 제2 쉬프팅 제어부(30)에 의해 실현된 딜레이를 추가시켜 딜레이양이 조절된 내부 클럭신호를 발생하는 딜레이양 조절부(40)를 구비하여 구성한다.

도 4 는 도 3 에 도시된 딜레이양 조절부(40)의 일 실시예를 도시한 회로 구성도로, 상기 락킹상태를 나타내는 제어신호(lo)가 비활성화상태(여기서는, '로직로우'상태가 됨)로 인가시 턴-온되어 상기 제1 쉬프팅 제어부(SC1:20)에 의해 실현된 딜레이만을 갖고 내부 클럭신호를 발생시키는 제1 스위칭소자(MT1)와, 상기 락킹상태를 나타내는 제어신호(lo)가 활성화상태(여기서는, '로직하이'가 됨)로 인가시 턴-온되어 상기 제1 쉬프팅 제어부(SC1:20)에 의해 실현된 딜레이를 갖고 발생된 내부 클럭신호를 상기 제2 쉬프팅 제어부(30)에 의해 활성화되는 딜레이쌍으로 재전달하여 레프트 쉬프팅된 만큼의 딜레이를 추가시켜 내부 클럭신호를 발생시키는 제2 스위칭소자(MT2)를 구비하여 구성한다.

동 도면의 경우, 상기 제1 및 제2 스위칭소자는 각각 전달 게이트소자(MT1, MT2)로 구성한다.

상기 구성에 의해, 딜레이수단(420)에서는 상기 클럭 발생수단(120)으로부터 전달받은 펄스신호(ref1)를 1클럭주기만큼 딜레이시켜 ref1+CLK신호를 출력하게 되며, DLL의 위상을 비교할 때마다 발생되는 pc0신호에 의해 상기 제2 쉬프팅 제어부(SC1:20)가 동작하여 상기 ref1+CLK신호를 매 n클럭마다 레프트 쉬프팅시킨 후 상기 위상 비교수단(220)의 일측 입력단의 기준신호로 전달해 주게 된다.

한편, 락킹상태가 되어 이러한 상태를 나타내는 제어신호(lo)가 상기 쉬프팅 제어수단(320)으로부터 활성화상태로 발생되어지면, 상기 딜레이수단(420)은 DLL_clock신호의 딜레이를 추가하기 위해 상기 딜레이양 조절부(40)를 거치도록 제어하게 된다.

이러한 기능의 딜레이수단(420)에는 별도의 쉬프팅 제어부(20, 30)를 구비하고 있으며, 레프트 쉬프팅을 제어하는 쉬프팅 제어부(30)에서는 ref1+CLK 신호와 DLL_clock 신호를 동시에 생성해 내게 된다.

또한, 미러형으로 접속되어 있는 다수의 단위 딜레이쌍(10)들은 활성화된 상기 쉬프팅 제어부(20, 30)에 접속된 단위 딜레이쌍까지 라이징 에지(rising edge)가 진행하다가 다시 돌아오게 되면서 그에 해당하는 딜레이를 구현하도록 구성되어 있으며, ref1신호가 단위 딜레이쌍을 거쳐 상기 위상 비교수단(220)의 비교신호로 인가되어지는 한편, ref1+CLK신호는 위상 비교시점(즉, pc0신호가 활성화되는 순간을 의미함)마다 레프트 쉬프팅되어 상기 위상 비교수단(220)의 기준신호로 인가되어 진다.

이러한 상태에서 양방향 탐색을 진행하다가 락킹상태가 되면- 즉, lo신호가 활성화되어지면 상기 딜레이수단(420)내 딜레이양 조절부(40)에서는 상기 ref1+CLK신호가 레프팅 쉬프팅된 만큼 딜레이를 추가하는 경로로 DLL_clock신호의 출력을유도하게 되면서, 결국 고속의 락킹동작을 가능하게 한다.

이때, 상기 제1 쉬프팅 제어부(SC1:20)는 상기 쉬프팅 제어수단(320)의 출력신호(sr, sl, lo)를 입력받아 동작하기 때문에, 초기에는 가장 앞단의 제1 쉬프팅 제어부만이 활성화되어 있다가 상기 pc0신호가 활성화될 때마다 라이트 쉬프팅 또는 레프트 쉬프팅되게 되며, 제2 쉬프팅 제어부(SC2:30)는 상기 pc0신호가 활성화될 때마다 레프트 쉬프팅하게 된다. 따라서, 상기 제2 쉬프팅 제어부(SC2:30)는 초기에 1 클럭주기 만큼의 딜레이를 갖는 가장 먼쪽에 위치한 블럭이 활성화되어 있다가 상기 pc0신호가 인가되는 위상 비교시마다 왼쪽에 인접한 블럭을 활성화시켜 주게 되는 것이다.

상기한 동작에 의해 pc0신호가 활성화될 때마다 위상비교와 레프트 쉬프팅을 반복하게 되며, DLL이 락킹되는 순간 lo신호를 활성화시켜 상기 딜레이양 조절부(40)에서 상기 제2 쉬프팅 제어부(SC2:30)의 제어를 받는 딜레이쌍을 동작시켜 상기 레프트 쉬프팅에 해당하는 딜레이를 추가시키게 된다. 이러한 과정을 거쳐 고속으로 락킹이 완료되는 것이다.

이상에서 설명한 바와같이 본 발명에 따른 딜레이 동기회로에 의하면, 위상 비교시 서로 다른 방향에서 진행되는 두 신호의 위상비교에 의해 양방향 탐색을 실현하게 되므로써, 락킹시간을 대폭 감소시켜 전체적인 동작의 고속화를 실현할 수 있는 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며,당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

1. 외부 클럭신호를 입력받아 동일 위상을 갖고 매 n클럭마다 한번씩 토글링하는 펄스신호를 발생시키는 펄스 발생수단과,

   상기 펄스 발생수단으로부터 발생된 펄스신호의 1 클럭주기 딜레이된 신호가 매 n클럭마다 일정폭 레프트 쉬프팅되어 일측 입력신호로 전달되며, 내부 딜레이가 모델링된 내부 클럭신호가 타측 입력신호로 전달되어 두 신호간의 위상을 비교하여 그 비교결과에 따라 각기 다른 조합의 제어신호들을 발생시키는 위상 비교수단과,

   상기 위상 비교수단으로부터 발생되는 제어신호들을 입력받아 그 조합결과에 따라 내부 클럭신호의 쉬프팅을 제어하는 쉬프팅 제어신호를 각각 발생시키는 쉬프팅 제어수단과,

   상기 펄스 발생수단으로부터 발생되는 펄스신호를 입력받아 1 클럭주기 딜레이시켜 상기 위상 비교수단의 입력신호로 전달하며, 매 위상 비교시점마다 상기 1 클럭주기 딜레이된 펄스신호를 레프트 쉬프팅시켜 상기 위상 비교수단의 기준신호로 전달하는 딜레이수단을 구비하되;

   상기 딜레이수단은 내부 클럭신호의 락킹시 상기 펄스신호가 레프트 쉬프팅된 주기만큼 딜레이를 추가시켜 출력하는 딜레이양 조절부를 구비하여 구성하는 것을 특징으로 하는 딜레이 동기회로.
2. 제 1 항에 있어서,

   상기 딜레이수단은 일정시간의 기본 딜레이를 수행하며 각각 미러형으로 연결되어 상호 연쇄적으로 접속된 다수개의 단위 딜레이쌍과,

   상기 단위 딜레이쌍마다 접속되어 상기 쉬프팅 제어신호에 따라 접속된 단위 딜레이쌍까지 딜레이를 실현하도록 제어하는 제1 쉬프팅 제어부와,

   상기 위상 비교수단으로부터 매 n클럭마다 발생되는 제어신호의 일부를 전달받아 접속된 단위 딜레이쌍의 레프트 쉬프팅을 제어하는 제2 쉬프팅 제어부와,

   상기 쉬프팅 제어수단으로부터 발생되는 제어신호 중 락킹상태를 나타내는 제어신호가 활성화상태로 인가시 상기 제1 쉬프팅 제어부에 의해 실현된 딜레이에 상기 제2 쉬프팅 제어부에 의해 실현된 딜레이를 추가시켜 딜레이양이 조절된 내부 클럭신호를 발생하는 딜레이양 조절부를 구비하는 것을 특징으로 하는 딜레이 동기회로.
3. 제 2 항에 있어서,

   상기 딜레이양 조절부는 상기 락킹상태를 나타내는 제어신호가 비활성화상태로 인가시 턴-온되어 상기 제1 쉬프팅 제어부에 의해 실현된 딜레이만을 갖고 내부 클럭신호를 발생시키는 제1 스위칭소자와,

   상기 락킹상태를 나타내는 제어신호가 활성화상태로 인가시 턴-온되어 상기 제1 쉬프팅 제어부에 의해 실현된 딜레이를 갖고 발생된 내부 클럭신호를 상기 제2 쉬프팅 제어부에 의해 활성화되는 딜레이쌍으로 재전달하여 레프트 쉬프팅된 만큼의 딜레이를 추가시켜 내부 클럭신호를 발생시키는 제2 스위칭소자를 구비하는 것을 특징으로 하는 딜레이 동기회로.
4. 제 3 항에 있어서,

   상기 제1 및 제2 스위칭소자는 각각 전달 게이트소자로 구성하는 것을 특징으로 하는 딜레이 동기회로.