KR20210104825A - 광전자 장치 - Google Patents
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Abstract
본 발명은 발광 다이오드, 박막 트랜지스터 및 전기적-절연층의 적층을 포함하는 집적 회로를 포함하는 광전자 장치에 관한 것이며, 상기 적층은 발광 다이오드와 트랜지스터 사이에 배치되며, 상기 적층은 상기 절연층들 사이에 그리고 관통하여, 도전성 구성요소를 더 포함하며, 상기 도전성 구성요소는 트랜지스터의 적어도 일부를 발광 다이오드에 접속한다.
Description
본 특허출원은 여기에 참조로 포함되어 있는 프랑스 특허출원 FR18/73944의 우선권을 주장한다.
본 특허 명세서는 일반적으로는 광전자 장치와, 특히 발광 다이오드를 구비하는 장치에 관한 것이다.
문구 "발광 다이오드를 구비하는 광전자 장치"는 전기 신호를 전자기 방사선으로 변환시킬 수 있는 장치를 가리키며, 상세하게는 전자기 방사선, 특히 광(light)을 방출하기에 특화된 장치를 가리킨다.
일반적으로, 그런 장치의 발광 다이오드를 제어하는 회로는, CMOS 기술에 따라서 형성된, 예를 들어 발광 다이오드가 형성된 웨이퍼와 다른 웨이퍼 상에 형성된, 절연 게이트 전계-효과 트랜지스터, 또는 MOS 트랜지스터를 구비한다. 이 때, 2개의 웨이퍼는 서로 마주보게 놓이며 전기적으로 접속되어 있다.
그런 구조의 형성은 비용이 높다. 이것은 부분적으로 다른 웨이퍼들 사이의 접속에 의한 것이며, 이것은 최적화 될 수 없다.
일 실시형태는 공지된 광전자 장치의 단점의 전부 또는 부분을 극복한다.
일 실시형태는, 발광 다이오드들과, 박막 트랜지스터들과, 전기적-절연층들의 적층을 구비하는 집적 회로를 구비하는 광전자 장치를 제공하며, 상기 적층은 발광 다이오드들과 트랜지스터들 사이에 배치되며, 상기 적층은, 상기 절연층들 사이에서 상기 절연층들을 관통하는 도전성 구성요소들을 더 구비하며, 상기 도전성 구성요소들은 트랜지스터들의 적어도 일부를 발광 다이오드들에 접속한다.
일 실시형태에 따르면, 발광 다이오드들은, 와이어-형상, 원뿔형, 또는 테이퍼드형의 반도체 구성요소들을 구비한다.
일 실시형태에 따르면, 각 트랜지스터는 트랜지스터의 게이트를 형성하는 전기적-도전성 블록을 구비하며, 전기적-도전성 블록들은 전기적-절연성 영역들에 의하여 서로 분리되어 있다.
일 실시형태에 따르면, 각 트랜지스터는 트랜지스터의 드레인, 소스 및 채널 영역들을 형성하는 반도체 블록을 구비하며, 반도체 블록들은 전기적-절연성 영역들에 의하여 서로 분리된다.
일 실시형태에 따르면, 트랜지스터들은 박막 트랜지스터들의 2 이상의 스테이지(stage)에 분포되어 있다.
일 실시형태에 따르면, 각 스테이지는 이 스테이지의 모든 트랜지스터들의 게이트 절연체를 형성하는 절연층을 구비한다.
일 실시형태에 따르면, 각 발광 다이오드에 대하여, 발광 다이오드의 제1 단부는 도전성 구성요소들 중 하나에 접속된다.
일 실시형태에 따르면, 트랜지스터들 중 하나 이상에 대하여, 트랜지스터들의 소스 및 드레인 영역들 및 게이트는 동일한 절연층에 배치된다.
다른 실시형태는 a) 발광 다이오드들을 형성하는 단계와, b) 전기적-절연층들의 적층을 형성하는 단계로서, 상기 적층은 상기 절연층들 사이에서 상기 절연층들을 관통하는 도전성 구성요소들을 더 구비하는 단계와, c) 박막 트랜지스터들을 형성하는 단계를 구비하는 집적 회로의 형성을 구비하는 광전자 장치의 제조 방법으로서, 상기 적층은 발광 다이오드들과 트랜지스터들 사이에 배치되고, 상기 도전성 구성요소들은 트랜지스터들의 적어도 일부를 발광 다이오드들에 접속하는 방법을 제공한다.
일 실시형태에 따르면, 단계 a)는 와이어-형상, 원뿔형, 또는 테이퍼드형의 반도체 구성요소들을 구비한다.
일 실시형태에 따르면, 단계 a)는 도전성 또는 반도체 시드(seed) 패드들 상에 발광 다이오드들의 반도체 구성요소들을 성장시키는 것을 구비한다.
일 실시형태에 따르면, 이 방법은 시드 패드들을 제거하는 단계를 구비한다.
일 실시형태에 따르면, 단계 c)는 2 이상의 스테이지들에 분포된 박막 트랜지스터들을 형성하는 것을 구비한다.
일 실시형태에 따르면, 단계 b) 및 c)는 150℃보다 낮은 온도에서 수행된다.
이전에 설명된 특징 및 장점 그리고 그 외의 다른 특징 및 장점은 그것으로 한정되지 않는 다음의 특정 실시형태의 설명에서 첨부된 도면과 연결하여 상세하게 논의될 것이다.
도 1은 광전자 장치의 일 실시형태의 단순화된 부분 단면도이다.
도 2는 도 1의 광전자 장치를 제조하는 단계의 결과를 나타내는 개략적인 부분 단면도이다.
도 3은 도 1의 광전자 장치를 제조하는 다른 단계의 결과를 나타내는 개략적인 부분 단면도이다.
도 4는 도 1의 광전자 장치를 제조하는 다른 단계의 결과를 나타내는 개략적인 부분 단면도이다.
도 5는 광전자 장치의 다른 실시형태의 단순화된 부분 단면도이다.
도 6은 광전자 장치의 다른 실시형태의 단순화된 부분 단면도이다.
도 7은 광전자 장치의 다른 실시형태의 단순화된 부분 단면도이다.
도 8은 광전자 장치의 다른 실시형태의 일 부분을 개략적으로 보여준다.
도 2는 도 1의 광전자 장치를 제조하는 단계의 결과를 나타내는 개략적인 부분 단면도이다.
도 3은 도 1의 광전자 장치를 제조하는 다른 단계의 결과를 나타내는 개략적인 부분 단면도이다.
도 4는 도 1의 광전자 장치를 제조하는 다른 단계의 결과를 나타내는 개략적인 부분 단면도이다.
도 5는 광전자 장치의 다른 실시형태의 단순화된 부분 단면도이다.
도 6은 광전자 장치의 다른 실시형태의 단순화된 부분 단면도이다.
도 7은 광전자 장치의 다른 실시형태의 단순화된 부분 단면도이다.
도 8은 광전자 장치의 다른 실시형태의 일 부분을 개략적으로 보여준다.
동일한 구성요소는 각 다른 도면들에서 동일한 참조번호로 표시된다. 특히, 다른 실시형태와 공통인 구조적 및/또는 기능적 구성요소는 동일한 참조번호로 표시될 수 있으며, 동일한 구조, 치수 및 재료 특성을 가질 수 있다.
명확성을 위하여, 기재된 실시형태의 이해를 위하여 사용할 수 있는 단계와 구성요소만이 도시되며 상세하게 설명된다. 특히, 각종 도전성 부분들 사이의 전기 접속은, 도시되지 않아도, 도면들의 단면 평면에 또는 도면의 단면 평면에 평행한 평면에 존재할 수 있다.
본 개시에서, 용어 "접속된"은 도전체 이외의 중간 구성요소 없이 회로 구성요소들 사이에서 직접 전기 접속을 표시하기 위하여 사용되며, 반면 용어 "연결된"은 회로 구성요소 사이의 전기 접속이 직접적일 수도, 또는 하나 이상의 다른 구성요소를 통할 수도 있음을 표시하기 위하여 사용된다.
다음의 설명에서, 용어 "앞", "뒤", "상면", "바닥면", "왼쪽", "오른쪽" 등과 같은, 절대 위치 또는 "위", "아래", "상측", "하측" 등과 같은 상대적 위치를 한정하는 용어, 또는 용어 "수평", "수직", 등과 같은 방향을 한정하는 용어가 언급되는 경우에, 다른 특정한 지시가 없다면, 도면의 방향을 참조한다.
용어 "대략", "약", "실질적으로", 및 "정도"는 여기서는 문제의 값의 플러스 또는 마이너스 10%, 바람직하게는 플러스 또는 마이너스 5%의 허용오차를 나타내기 위하여 사용된다.
절연 및 도전의 개념은 전기 절연 및 전기 도전으로 각각 이해되어야 한다. 절연성 물질 및 구성요소는 따라서 전기적으로 절연성이며, 도전성 물질 및 구성요소는 따라서 전기적으로 도전성이다.
다음의 기재에서, 실시형태는 3차원 발광 다이오드를 구비하는 광전자 장치에 대하여 기재되는데, 즉, 각 발광 다이오드는 와이어-형상, 원뿔 형상, 또는 테이퍼드형 반도체 구성요소를 구비하며, 예를 들어 마이크로와이어 또는 나노 와이어이다. 그러나, 그런 실시형태는 또한 평면의 발광 다이오드, 즉 평면 반도체층의 적층으로 형성된 발광 다이오드에 대하여도 실현될 수 있다.
용어 "마이크로와이어" 또는 "나노와이어"는 발탁된 방향으로 길고 가는 형태를 갖는 3차원 구조물을 나타내며, 이것은, 5nm와 5㎛ 사이의 범위, 바람직하게는 50nm와 2.5㎛ 사이의 범위에 있는, 마이너 치수라고도 하는 적어도 두 개의 치수를 가지며, 메이저 치수라고 하는, 제3 치수는, 가장 큰 마이너 치수의 1배 이상이며, 바람직하게는 5배 이상, 더 바람직하게는 10배 이상이다. 어떤 실시형태에서는, 마이너 치수는 약 1㎛ 이하일 수 있으며, 바람직하게 100nm 내지 1㎛ 범위에, 더 바람직하게는 100nm 내지 300nm의 범위에 있을 수 있다. 어떤 실시형태에서는, 각 마이크로와이어 또는 나노와이어의 높이가 500nm와 같거나 클 수 있고, 바람직하게는 1㎛ 내지 50㎛의 범위에 있을 수 있다. 와이어의 베이스(base)는, 예를 들어 타원형, 원형, 또는 다각 형상, 특히 삼각형, 사각형, 정사각형 또는 육각형을 갖는다.
도 1은 광전자 장치(100)의 일 실시형태를 개략적으로 보여주며, 더 상세하게는 장치(100)의 집적 회로를 보여준다.
장치(100)는 장치(100)의 광학 구성부품을 구비하는 제1 부분(100a)과 광학 구성부품을 제어할 수 있는 전자 구성부품을 구비하는 제2 부분(100b)을 구비한다.
제1 부분(100a)은 다음을 구비한다.
- 절연성 시드층(112),
- 도전성 또는 반도체 시드 패드(114)로서, 층(112)에 적어도 부분적으로 놓여 있으며, 층(112)은 패드(114)의 성장을 돕는 물질로 이루어져 있는 시드 패드(114),
- 발광 다이오드(104)로서, 도 1에는 4개의 발광 다이오드가 도시되어 있다. 각 발광 다이오드(104)는 도전성 패드(114) 상에 놓여 있으며, 각 패드(114)는 연관된 발광 다이오드(104)의 일 단부와 접촉하고 있다. 도전성 패드(114)는 발광 다이오드(104)의 도전성 구성요소의 성장을 돕는 물질로 이루어져 있으며,
- 절연층(116)으로서, 절연층(112), 각 패드(114)의 일부 및 발광 다이오드(104)의 하부를 덮고 있는 절연층(116),
- 도전성 패드(120)로서, 층(116) 내의, 특정 발광 다이오드(104) 사이에 배치된 도전성 패드(120),
- 도전층(118)으로서, 발광 다이오드(104)에 의하여 방출된 방사선에 투명하며, 절연층(116)과 발광 다이오드(104)의 상부를 덮고 있다. 도전층(118)은 각 발광 다이오드(104)의 제2 단부 및 도전성 패드(120)와 접촉한다. 따라서 층(118)은 모든 발광 다이오드(104)와 공통인 전극을 형성하며, 및
- 도전층(118)을 덮고 있으며 각각이 하나 이상의 발광 다이오드(104)를 둘러싸고 있는 블록(122)으로서, 각각이 하나의 발광 다이오드를 덮고 있는 4개의 블록(122)이 도 1에 도시되어 있다. 블록(122)은 벽(123)에 의하여 서로 분리되어 있다. 벽(123)은 각 다이오드의 방사선이 이웃하는 블록(122)에 도달하는 것을 방지한다. 특정 블록(122), 예를 들어, 블록(122)의 외부로 청색 방사선을 공급하고자 하는 다이오드에 대응하는 블록은 발광 다이오드(104)에 의하여 방출된 방사선에 투명할 수 있다. 블록(122)은 단일층 또는 다중층 구조를 가질 수 있다. 일 실시형태에 따르면, 블록(122)은 등각 증착 방법에 의하여 증착된 하나 이상의 층을 구비한다. 일 실시형태에 따르면, 블록(122)은 등각 증착 방법에 의하여 증착되고 도전층(118)과 접촉하는 하나 이상의 제1층과, 실질적으로 평평한 앞 표면을 얻기 위하여 발광 다이오드 사이의 공간을 채우는 하나 이상의 제2층을 구비한다. 각 블록(122), 또는 블록(122)이 다중층 구조를 가질 때 그것을 형성하는 하나 이상의 층들은, 광루미네선스 물질을 더 구비할 수 있는데, 이것은, 블록으로 덮인 발광 다이오드에 의해 방출된 광에 의하여 여기될 때, 발광 다이오드에 의하여 방출된 광의 파장과 다른 파장의 광을 방출할 수 있는 물질이다. 도전성 패드(120) 중에서 일부 도전성 패드(120a)는 적어도 부분적으로 노출될 수 있으며, 도 1에서는 단일 도전성 패드(102a)가 도시되어 있다. 패드(120a)는 예를 들어 도전성 와이어(124)에 의하여 집적 회로 외부의 구성요소, 특히 높은 기준 전위의 소스와 낮은 기준 전위의 소스, 예를 들어 접지 또는 데이터 신호의 소스에 접속된다.
따라서, 각 발광 다이오드(104)는, 다이오드의 제2 단부에 접속된 전극(118)과, 다이오드의 제1 단부에 접속된 패드(114) 사이에 공급된 전압에 의하여 제어될 수 있다.
변형으로서, 시드층(112) 및/또는 시드 패드(114)는 제거될 수 있다.
장치(100)의 제2 부분(100b)은 다음을 구비한다.
- 절연층의 적층(126)으로서, 도 1에서는 단일 블록(126)으로 도 1에 표시되어 있다. 적층(126)은 층(112)의, 패드(114) 반대측 표면과 접촉하게 배치된다. 적층(126)은, 적층(126)의 절연층들 사이와 절연층을 관통하여 배치된, 도전성 구성요소(128)를 더 구비하는데, 예를 들어, 도전성 트랙 및 도전성 비아(via)이다. 도전성 구성요소(128)는 상호접속 네트워크를 형성한다. 특히, 상호접속 네트워크의 도전성 비아(132)는 층(112)을 가로질러서 패드(114)에 접속되고, 따라서 발광 다이오드(104)의 제1 단부에 연결된다. 바람직하게는, 각 패드(114)는 도전성 비아(132)와 접촉한다. 또한, 단일 비아(133)로서 도시되어 있는, 상호접속 네트워크의 도전성 비아(133)(단일 비아(133)가 도시되어 있음)가 층(112)을 가로질러서 도전성 패드(120)에 접속되게 된다. 따라서, 패드(120)는 상호접속되고 패드(120a)에 접속되어서 여러 위치에서 동일한 전압을 도전층(118)으로 공급한다.
- 적층(126)의, 발광 다이오드(104) 반대측에 위치된 트랜지스터(110)로서, 3개의 트랜지스터가 도 1에 도시되어 있다. 트랜지스터(110)는 박막 트랜지스터(TFT)이다. 더 상세하게는, 각 트랜지스터(110)는 다음을 구비한다;
ㅇ 반도체 또는 도전성 블록(134)으로서, 트랜지스터(110)의 게이트를 형성한다. 각 트랜지스터(110)의 게이트는, 제1표면에 의하여, 도시 되지 않은, 접속에 의하여 상호접속 네트워크에 접속된다. 블록(134)은 절연성 영역(135)에 의하여 서로 분리되어 있으며;
ㅇ 블록(134)의, 제1 표면 반대측인, 제2 표면을 덮고 있는 절연층(136)으로서, 절연층(136)은 모든 트랜지스터(110)에 공통일 수 있으며; 및
ㅇ 절연층(136)의 다른 측면 상에, 블록(134)에 마주하게 배치된 반도체 블록(138)으로서, 블록(138)은 트랜지스터(110)의 소스 및 드레인 영역을 구비한다. 블록(134) 및 블록(138) 사이에 배치된 절연층(136)의 부분은 트랜지스터(110)의 게이트 절연체를 형성한다.
- 절연층(136) 상 뿐만 아니라, 반도체 블록(138) 상에 부분적으로 연장하고 있는 도전성 트랙(140)으로서, 트랜지스터(110)의 소스 및 드레인 영역을 서로 연결한다. 도 1의 예에서, 도전성 트랙(140)은 3개의 트랜지스터(110)를 직렬로 접속한다. 그러나, 다른 레이아웃도 가능하다.
- 절연층(142)으로서, 도전성 트랙(140), 절연층(136) 및 반도체 블록(138)을 덮고 있으며,
- 도전성 비아(144)로서, 도 1에는 단일의 도전성 비아(144)가 도시되어 있으며, 절연층(112), 적층(126)의 절연층, 및 절연층(135 및 136)을 가로질러서, 도전성 트랙(140)에서 도전성 패드(120 또는 120a)까지 전기적으로 접속할 수 있으며, 다른 비아(145)는 절연층(126, 135, 및 136)을 가로질러서, 도전성 트랙(140)에서 상호접속 네트워크까지 전기적으로 접속할 수 있으며, 및
- 도시되어 있지 않은 지지체로서, 지지체는 예를 들어 층(142)에 고정된 핸들, 전자칩 또는 다른 형태의 지지체이다.
각 발광 다이오드(104)는 2개의 반도체 구성요소, 예를 들어 이전에 정의된, 예를 들어, 와이어와 같은 3차원 구성요소인 반도체 구성요소와, 2개의 반도체 구성요소 사이에 끼워져 있는 활성층을 구비한다.
시드 아일랜드(seed island)라고도 하는, 시드 패드(114)는 발광 다이오드(104)의 와이어의 성장을 돕는 물질로 이루어져 있다. 예로서, 시드 패드(114)를 형성하는 물질은 원소 주기율표의 행 IV, V, 또는 VI로부터의 전이 금속의 질화물, 탄화물 또는 붕화물, 또는 이들 화합물의 조합물일 수 있다. 예로서, 시드 패드(114)는 질화알루미늄(AlN), 붕소(B), 질화붕소(BN), 티타늄(Ti), 질화티타늄(TiN), 탄탈륨(Ta), 질화탄탈륨(TaN), 하프늄(Hf), 질화하프늄(HfN), 니오븀(Nb), 질화니오븀(NbN), 지르코늄(Zr), 붕화지르코늄(ZrB2), 질화지르코늄(ZrN), 탄화실리콘(SiC), 탄화질화 탄탈륨(TaCN), MgxNy 형태의 질화마그네슘(여기서 x 는 약 3이고 y는 약 2이며, 예를 들어 Mg3N2 형태의 질화마그네슘 또는 마그네슘 갈륨 질화물(MgGaN)), 텅스텐(W), 질화텅스텐(WN), 또는 그들의 조합으로 이루어질 수 있다.
절연성 물질은, 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 알루미늄 질화물(AlN), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3), 전기적-절연성 유기 물질, 예를 들어 파릴렌 또는 ALX 수지, 및 이들 화합물의 2 이상의 혼합물을 구비하는 그룹으로부터 선택될 수 있다.
발광 다이오드(104)의 반도체 구성요소는 하나 이상의 반도체 물질로 적어도 부분적으로 이루어져 있다. 반도체 물질은 실리콘, 게르마늄, 실리콘 탄화물, III-V 화합물, II-VI 화합물, 또는 이들 화합물의 조합일 수 있다.
반도체 구성요소는 III-V 화합물, 예를 들어 III-N 화합물을 주로 구비하는반도체 물질로 적어도 부분적으로 이루어질 수 있다. III-족 구성요소의 예로는 갈륨(Ga), 인듐(In), 또는 알루미늄(Al)을 구비한다. III-N 화합물의 예로는 GaN, AlN, InN, InGaN, AlGaN 또는 AlInGaN이다. 다른 V-족 원소들이 또한 사용될 수 있는데, 예를 들어 인 또는 비소이다. 일반적으로, III-V 화합물의 원소는 다른 분자율을 가지고 조합될 수 있다.
반도체 구성요소는 II-VI 화합물을 주로 구비하는 반도체 물질에 기초하여 적어도 부분적으로 형성될 수 있다. II-족 원소의 예로는 IIA-족 원소, 특히 베릴륨(Be)과 마그네슘(Mg), IIB-족 원소, 특히 아연(Zn) 및 카드뮴(cd)을 구비한다. VI-족 원소의 예로는 VIA-족 원소, 특히 산소(O) 및 텔루륨(Te)을 구비한다. II-VI 화합물의 예로는 ZnO, ZnMgO, CdZnO 또는 CdZnMgO이다. 일반적으로 II-VI 화합물의 원소는 다른 분자율로 조합될 수 있다.
반도체 구성요소는 도펀트를 구비할 수 있다. 예로서, III-V 화합물에 대하여, 도펀트는 P-형 II-족 도펀트, 예를 들어 마그네슘(Mg), 아연(Zn), 카드뮴(Cd), 또는 수은(Hg)과, P-형 IV-족 도펀트, 예를 들어 탄소(C), 또는 N-형 IV-족 도펀트, 예를 들어 실리콘(Si), 게르마늄(Ge), 셀레늄(Se), 황(S), 테르븀(Tb), 또는 주석(Sn)을 구비하는 그룹으로부터 선택될 수 있다.
활성층은 발광 다이오드에 의하여 산출되는 방사선의 대부분이 방출되는 층이다. 일 예에 따르면, 활성층은 다중 양자 우물과 같은 구속 수단을 구비할 수 있다. 예를 들어, 이것은, 5 내지 20 nm(예를 들어, 8nm)와 1 내지 10nm(예를 들어 2.5nm)의 두께를 각각 갖는 GaN 및 InGaN층이 교대로 형성된다. GaN층은 예를 들어 N- 또는 P-형 도핑될 수 있다. 다른 예에 따르면, 활성층은 단일 InGaN 층을 구비할 수 있으며, 예를 들어 10nm보다 큰 두께를 갖는다.
도 2 내지 도 4는, 도 1의 광전자 장치(100)를 제조하는 방법의 일 실시형태의 일 예의 연속 단계의 결과를 보여주는 단순화된 부분 단면도이다.
도 2는,
- 도시되지 않은 반도체 기판 상에 시드층(112)을 형성하고,
- 발광 다이오드(104)가 형성되기를 원하는 위치의 시드층(112) 상에 시드 패드(114)를 형성하고
,
- 패드(114)를 부분적으로 덮고 있으며, 발광 다이오드(104)의 위치를 노출되게 남겨두는 절연층(116)의 제1 부분을 형성하고,
- 절연층(116)의 제1 부분에 의하여 노출되게 남겨둔 위치의 패드(114) 상에 발광 다이오드(104)를 형성하고,
- 발광 다이오드(104)의 하측 부분에 절연층(116)의 제2 부분을 형성하고,
- 층(112)으로부터 층(116)을 통과하여 연장하고 있는 패드(120)를 형성하고,
- 발광 다이오드(104)와 절연층(116) 상에 도전층(118)을 형성하고,
- 도전층(118) 상에 광루미네선스 블록(122)을 형성하고,
- 예를 들어, 접합층(202)에 의하여, 블록(122)에 부착된, 핸들(200)을 형성하고,
- 도시되지 않은, 기판을 제거하는
것을 구비하는 단계들 이후에 얻어진 구조물을 개략적으로 보여준다.
변형으로서, 시드층(112) 및/또는 시드층(114)을 제거하는 단계가 부가될 수 있다. 예를 들어, 층(112)은, 도시되지 않은 기판과 동일한 시간에 제거될 수 있다.
도 3은,
- 절연층(112) 상에, 적층(126), 특히 도전성 구성요소(128)로서, 절연층(112)을 가로지르는 도전성 비아(132)를 갖는 적층(126)을 형성하고,
- 도전성 또는 반도체 물질, 예를 들어 폴리실리콘으로 이루어져 있으며 도전성 구성요소(128)와 접촉하는 블록(134)을 형성하고,
- 블록(134)들 사이에 절연성 영역(135)을 형성하며, 영역(135)의 두께는 블록(134)의 두께와 실질적으로 동일하며 도전성 구성요소(128)와 접촉하는 표면과 반대측의 각 블록(134) 표면을 노출되게 남겨둘 수 있게 하며,
- 블록(134)의 노출 표면과 영역(135) 상에 절연층(136)을 형성하고,
- 절연층(136, 135), 적층(126)의 절연층, 및 절연층(112)을 관통하여 도전성 패드(120 또는 120a)에 도달하는 도전성 비아(144)를 형성하며, 단일 비아(144)가 도시되어 있으며,
- 절연층(136, 135)과 적층(126)의 절연층을 관통하는 비아(145)를 형성하는
것을 구비한 단계들 이 후에 얻어진 구조물을 개략적으로 도시한다.
도 4는,
- 층(136) 상에 블록(134)과 마주하게 반도체 블록(138)을 형성하고,
- 각 블록(138)의 드레인 및 소스 영역과 접촉하는 도전성 트랙(140)을 형성하고,
- 블록(138), 도전성 트랙(140), 및 층(136) 상에 절연층(142)을 형성하는
것을 구비하는 단계들 이 후에 얻어진 구조물을 개략적으로 도시한다.
다음 단계에서, 일부 광루미네선스 블록(122)을 에칭하여서 도전성 패드(120a)를 노출시킬 수 있다.
트랜지스터(110)를 제조하는 단계는 박막 트랜지스터, 예를 들어, IGZO 트랜지스터를 제조하는 단계이다. 상세하게는 이들 단계는 150℃보다 낮은 최대 온도에서 수행된다. 이들 단계는, 본 실시형태에서는, 박막 트랜지스터 제조 단계의 일반적인 순서에 대하여 반대 순서로, 즉 게이트가 소스 및 드레인 영역 전에 형성되는 순서로 실행된다.
도 5는 광전자 장치(500)의 다른 실시형태를 개략적으로 보여준다. 장치(500)는, 장치(100)의 모든 구성요소를 구비하며, 트랜지스터(110)을 구비하는 스테이지 상에 배치된, 3개의 트랜지스터가 도시되어 있는, 부가의 박막 트랜지스터(504) 스테이지를 더 구비한다. 따라서, 장치(500)는, 다음을 구비한다.
- 절연층(142) 상에 배치된 반도체 블록(502)으로서, 박막 트랜지스터(504)의 소스 및 드레인 영역을 구비하고 있으며, 반도체 블록(138)과 유사한 반도체 블록(502),
- 도전성 트랙(506)으로서, 도전성 트랙(140)과 유사하며, 블록(502)의 소스 및 드레인 영역을 모두 전기적으로 접속하고 있으며, 도 5의 실시형태에서, 3개의 트랜지스터가 직렬-접속되어 있는 도전성 트랙(506),
- 층(142)과, 도전성 트랙(506)과, 블록(502)을 덮고 있는 절연층(508),
- 층(508) 상에, 도전성 블록(502)과 마주하게 형성된 도전성 블록(510)으로서, 블록(510)은 트랜지스터(504)의 게이트를 형성하고 블록들(504 및 502) 사이에 위치된 층(508)의 부분이 게이트 절연체를 형성하는 도전성 블록(510), 및
- 절연층의 적층(512)으로서, 도 5에서는 단일 블록(512)으로 도시되어 있으며, 트랜지스터(504)를 덮고 있다. 적층(512)은, 적층(512)의 절연층들 사이와 절연층들을 관통하여 배치된, 도전성 구성요소(514), 예를 들어, 도전성 트랙과 도전성 비아를 더 구비한다. 도전성 구성요소(514)은 상호접속 네트워크를 형성한다. 도전성 구성요소(514)는 예를 들어 블록(510)의 일부 그리고 도전층(506)의 일부를 도전성 트랙(140)에 접속한다. 도전성 구성요소(514)는 따라서 절연층(512), 절연층(508) 및 절연층(142)을 부분적으로 가로질러서 도전성 트랙(140)에 도달한다.
따라서 장치(500)는 2개의 박막트랜지스터 스테이지를 구비한다. 변형으로서, 광전자 장치는 2개보다 많은 박막 트랜지스터 스테이지를 구비할 수도 있다. 복수의 트랜지스터 스테이지의 존재는 트랜지스터의 밀도를 증가시킨다는 장점을 갖는다.
변형으로서, 도전성 구성요소(514)의 일부가 도전성 트랙(506)을 도전성 트랙(140)에 접속시킬 수 있다.
도 5의 실시형태에서, 각 트랜지스터(504)는 트랜지스터(110)와 마주하게 배치되어 있지만, 각 스테이지의 트랜지스터는 서로 오프셋될 수 있으며 트랜지스터 밀도는 고려되는 스테이지에 따라서 상이할 수 있다.
도 6은 광전자 장치(600)의 다른 실시형태를 개략적으로 나타낸다. 장치(600)는 장치(500)의 모든 구성요소를 구비하고 있으며, 차이점으로는, 장치(600)는 도전성 패드(120a), 즉 광루미네선스 블록(122)으로 완전히 덮혀 있지 않은 도전성 패드를 구비하고 있지 않으며, 집적 회로 외부의 구성요소들과의 전기 접속이, 적층(512)의 자유표면의 레벨에 위치된 도전성 패드(602)에 의하여 얻어진다는 것이다. 패드(602)는 적층(512)의 상호접속 네트워크와 접속되어 있다. 따라서 패드(602)를 외부 장치, 예를 들어 외부 칩에 접속하는 것이 가능하다.
도 7은 광전자 장치(700)의 다른 실시형태를 개략적으로 보여준다. 광전자 장치(700)는, 시드 패드(702) 상에 놓여 있으며 절연층(703)으로 둘러싸여 있는 발광 다이오드(104)를 구비한다. 시드 패드(702)는 전술된 시드 패드(114)와 유사한다. 각 패드(702)는 패드(702) 상에 형성된 발광 다이오드에 의하여 방출된 방사선에 적어도 부분적으로 투명하다.
시드 패드(702)는 도전층(704) 상에 놓여 있다. 층(704)는 패드(702) 상에 형성된 발광 다이오드에 의하여 방출된 방사선에 적어도 부분적으로 투명한 것이 바람직하다. 패드(702)는 층(704)과 접촉하여서 전기 접속을 형성한다. 층(704)은 따라서 모든 발광 다이오드(104)에 공통인 전극을 형성한다.
층(704)은 복수의 광루미네선스 블록(705)으로 덮혀 있으며, 광루미네선스 블록(705)은 전술된 광루미네선스 블록(122)과 유사한다. 상세하게는, 각 블록(705)은 발광 다이오드(104)와 마주하게 배치된다. 또한, 블록(705)은 전술된 벽(123)과 유사한 벽(707)에 의하여 서로로부터 분리된다.
장치(700)의 나머지는 장치(100)와 동일하며, 차이점으로는, 각 발광 다이오드(104)가, 시드 패드(702) 반대측에서, 상호접속 네트워크의 도전성 구성요소(132)와 접촉한다는 것이다.
따라서, 각 발광 다이오드(104)는, 패드(702)를 통하여 제1 단부와, 도전성 구성요소(132)를 통하여 제2 단부 사이에 인가된 전압에 의하여 제어될 수 있다.
도전성 블록(134)은 절연층(126)의 적층 상에 형성된다. 각 블록(134)은, 도시되지 않은, 구성요소와 접촉하고 있다. 블록(134)은 절연층(135)으로 둘러싸여 있다. 층(135)의 두께는 블록(134)의 두께와 동일하다. 따라서 각 블록(134)은 층(135)으로 덮히지 않은 면을 갖는다. 각 블록(134)은 트랜지스터(720)의 게이트를 형성한다.
블록(134)과 절연층(135)은 절연층(136)으로 덮혀 있다. 반도체 블록(138)은 층(136) 상에 배치되며, 각 블록(138)은 블록(134)과 마주하게 배치된다. 블록(138)은 트랜지스터(720)의 소스 및 드레인 영역을 구비한다. 블록(138)은 또한 절연층(142)으로 둘러싸여 있고 덮혀 있다. 블록(138)에 부분적으로 위치된, 도전성 구성요소(140)는 각 트랜지스터(720)의 소스 및 드레인 영역 사이의 접속을 형성한다. 도 7의 예에서, 3개의 도시된 트랜지스터가 직렬 연결되어 있다. 트랜지스터(720)는, 트랜지스터(110 및 504)와 유사한, 박막 트랜지스터이다.
도 8은 광전자 장치의 다른 실시형태의 일부분을 개략적으로 도시한다. 상세하게는, 도 8은 수평적 트랜지스터(800)를 나타낸다. 트랜지스터(800)는, 트랜지스터(110)와 유사하게, 박막 트랜지스터(TFT)이다. 수평적 트랜지스터는, 각 부분들, 예를 들어 소스 및 드레인 영역, 게이트 및 채널이, 동일 층의, 동일 레벨에서, 바람직하게는 동일 시간에 형성된 트랜지스터를 의미한다.
따라서, 트랜지스터(800)는, 예를 들어 실리콘 산화물로 이루어진 절연층(802)에 형성된다. 트랜지스터(800)는, 층(802) 내에,
- 드레인 및 소스 영역을 형성하는 2개의 반도체 블록(804)과,
- 블록(804) 사이에서 연장하여 블록(804)과 접촉하고 있는 반도체 블록(806)으로서, 트랜지스터(800)의 채널을 형성하는 블록(806)과,
- 반도체 또는 도전성 물질로 이루어진 블록(808)으로서, 블록(806)의 양측면에 위치되어 트랜지스터(800)의 게이트를 형성하며, 층(802)의 영역에 의하여 채널(806)로부터 분리되는 블록(808)
을 구비한다.
트랜지스터(800)를 구비하는 층(802)은, 트랜지스터(110)을 구비하는 층, 예를 들어 층(135, 136, 및 142)을 대신할 수 있다.
전술된 실시형태의 장점은, 적층(126)의 상호접속 레벨과 박막 트랜지스터(110)의 상호접속 레벨의 제조가, 발광 다이오드(104)와 호환할 수 있는 열적버짓(thermal budget)을 갖는다는 것인데, 즉, 트랜지스터(110)의 제조가, 발광 다이오드(104)의 실현에 부정적인 영향을 주지 않으면서, 발광 다이오드(104)를 이미 구비하고 있는 구조물에서 실행될 수 있다는 것이다.
다양한 실시형태와 변형이 기재되어 있다. 이들 다양한 실시형태와 변형들의 일부 특징이 조합될 수 있음은 당업자에게 이해될 것이며, 다른 변형이 당업자에 의하여 발생될 것이다. 특히, 도 7의 실시형태는, 도 5 및 도 6와 관련하여 기재된 바와 같이, 복수의 박막 트랜지스터 스테이지를 구비할 수 있다. 또한, 도 7의 실시형태는, 도 6과 관련하여 기재된 바와 같이, 광전자 장치를 외부 구성요소에 접속할 수 있게 하는 도전성 패드를, 트랜지스터의 발광 다이오드 반대측에 구비할 수도 있다.
또한, 전기 접속이 다르게 배치될 수도 있다. 따라서, 일 예로서, 발광 다이오드의 제1 단부의 적어도 일부가, 트랜지스터 게이트 대신에 소스 또는 드레인 영역에 접속될 수도 있다.
또한, 블록들(122)(개별적으로 705) 및 벽들(123)(개별적으로 707)이 트랜지스터의 형성 후에 형성될 수 있다.
마지막으로, 기재된 실시형태 및 변형들의 실제적인 실현은 이상에서 제공된 기능적 지시에 기초하여 당업자의 능력 내에 있다.
Claims (18)
- 발광 다이오드들(104)과, 박막 트랜지스터들(110, 504)과, 전기적-절연층들의 적층(126)을 구비하는 집적 회로를 구비하는 광전자 장치(100, 500, 600, 700)로서, 상기 적층(126)은 상기 발광 다이오드들(104)과 상기 트랜지스터들(110, 504) 사이에 배치되며, 상기 적층(126)은, 상기 절연층들 사이에서 상기 절연층들을 관통하는 도전성 구성요소들(128, 132, 514)을 더 구비하며, 상기 도전성 구성요소들(128, 132, 514)은 상기 트랜지스터들의 적어도 일부를 상기 발광 다이오드들(104)에 접속하는 광전자 장치.
- 제1항에 있어서,
상기 발광 다이오드들(104)은, 와이어-형상, 원뿔형, 또는 테이퍼드형의 반도체 구성요소들을 구비하는 광전자 장치. - 제1항 또는 제2항에 있어서,
상기 트랜지스터(110, 504) 각각은 상기 트랜지스터(110, 504)의 게이트를 형성하는 전기적-도전성 블록(134, 510)을 구비하며, 상기 전기적-도전성 블록들은 전기적-절연성 영역들(135, 512)에 의하여 서로 분리되어 있는 광전자 장치. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 트랜지스터(110, 504) 각각은 상기 트랜지스터(110, 504)의 드레인, 소스 및 채널 영역들을 형성하는 반도체 블록(138, 502)을 구비하며, 상기 반도체 블록들은 전기적-절연성 영역들(142, 512)에 의하여 서로 분리되는 광전자 장치. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 트랜지스터들(110, 504)은 박막 트랜지스터들(110, 504)의 2 이상의 스테이지(stage)들에 분포되어 있는 광전자 장치. - 제5항에 있어서, 상기 각 스테이지는, 이 스테이지의 모든 트랜지스터들(110, 504)의 상기 게이트 절연체를 형성하는 절연층을 구비하는 광전자 장치,
- 제5항 또는 제6항에 있어서,
상기 트랜지스터 각각은 게이트(134, 510)와, 상기 트랜지스터의 소스 및 드레인 영역들을 형성하는 반도체 블록(138, 502)을 구비하며, 상기 2 이상의 스테이지들 중에서 제1 스테이지의 트랜지스터들에 대하여, 상기 제1 스테이지의 트랜지스터들의 게이트들(134)은 상기 제1 스테이지의 트랜지스터들의 반도체 블록들(138)보다 상기 발광 다이오드들(104)에 더 가깝고, 상기 2 이상의 스테이지들 중에서 제2 스테이지의 트랜지스터들에 대하여, 상기 제2 스테이지의 트랜지스터들의 게이트들(510)은 상기 제2 스테이지의 트랜지스터들의 반도체 블록들(502)보다 상기 발광 다이오드들로부터 더 먼 광전자 장치. - 제7항에 있어서,
상기 제1 스테이지의 트랜지스터들은 상기 제2 스테이지의 트랜지스터들보다 상기 발광 다이오드들(104)에 더 가까운 광전자 장치. - 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 각 발광 다이오드(104)에 대하여, 상기 발광 다이오드(104)의 제1 단부는 상기 도전성 구성요소들(128, 132, 514) 중 하나에 접속되어 있는 광전자 장치. - 제1항 내지 제9항 중 어느 한 항에 있어서,
상기 트랜지스터들 중 하나 이상에 대하여, 상기 트랜지스터들의 상기 소스 및 드레인 영역들 및 상기 게이트는 동일한 절연층에 배치되는 광전자 장치. - a. 발광 다이오드들(104)을 형성하는 단계와,
b. 전기적-절연층들의 적층(126)을 형성하는 단계로서, 상기 적층(126)은 상기 절연층들 사이에서 상기 절연층들을 관통하는 도전성 구성요소들(128, 132, 514)를 더 구비하는, 단계와,
c. 박막 트랜지스터들(110, 504)을 형성하는 단계
를 구비하는, 집적 회로의 형성을 구비하는 광전자 장치(100, 500, 600, 700)의 제조 방법으로서,
d. 상기 적층(126)은 상기 발광 다이오드들(104)과 상기 트랜지스터들(110, 504) 사이에 배치되고, 상기 도전성 구성요소들(128, 132, 514)은 상기 트랜지스터들(110, 504)의 적어도 일부를 상기 발광 다이오드들(104)에 접속하는 광전자 장치의 제조 방법. - 제11항에 있어서,
상기 단계 a), b) 및 c)는 연속적이며, 상기 단계 b)에서, 상기 적층(126)은 상기 발광 다이오드들(104) 상에 형성되고, 상기 단계 c)에서, 상기 트랜지스터들(110, 504)은 상기 적층 상에 형성되는 방법. - 제11항 또는 제12항에 있어서,
상기 단계 a)는 와이어-형상, 원뿔형, 또는 테이퍼드형의 반도체 구성요소를 형성하는 것을 구비하는 방법. - 제13항에 있어서,
상기 단계 a)는 도전성 또는 반도체 시드 패드들 상에 상기 발광 다이오드들(104)의 반도체 구성요소들을 성장시키는 것을 구비하는 방법. - 제14항에 있어서,
상기 시드 패드들을 제거하는 단계를 구비하는 방법. - 제11항 내지 제15항 중 어느 한 항에 있어서,
상기 단계 c)는 2 이상의 스테이지들에 분포된 박막 트랜지스터들(110, 504)를 형성하는 것을 구비하는 방법. - 제16항에 있어서,
상기 트랜지스터 각각은 게이트(134, 510)와, 상기 트랜지스터의 소스 및 드레인들을 형성하는 반도체 블록(138, 502)을 구비하며, 상기 2 이상의 스테이지들 중에 제1 스테이지의 트랜지스터들에 대하여, 상기 제1 스테이지의 트랜지스터들의 게이트들(134)은 상기 제1 스테이지의 트랜지스터들의 반도체 블록들(138) 이전에 형성되며, 상기 2 이상의 스테이지들 중에 제2 스테이지의 트랜지스터들에 대하여, 상기 제2 스테이지의 트랜지스터들의 게이트들(510)은 상기 제2 스테이지의 트랜지스터들의 반도체 블록들(502) 이후에 형성되는 방법. - 제11항 내지 제16항 중 어느 한 항에 있어서,
상기 단계 b) 및 c)는 150℃보다 낮은 온도에서 수행되는 방법.
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