KR20210057629A - 화소 구동 회로를 포함한 전계발광 표시패널 - Google Patents

화소 구동 회로를 포함한 전계발광 표시패널 Download PDF

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KR20210057629A
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Abstract

본 명세서의 일 실시예에 따른 전계발광 표시패널은 제n 행에 포함된 복수의 서브화소들은 각각 초기화 기간, 샘플링 기간, 프로그래밍 기간, 및 발광 기간에 따라 구동되는 화소 구동 회로를 포함하고, 화소 구동 회로는 발광소자, 제1 노드 및 제2 노드에 연결된 제1 커패시터, 제2 노드 및 고전위 전압이 제공되는 고전위 전압 배선에 연결된 제2 커패시터, 발광소자에 전류를 공급하고 제1 노드에 인가된 전압에 의해 제어되는 구동 트랜지스터, 제1 스캔 신호에 의해 제어되어 샘플링 기간 동안 턴-온되어 구동 트랜지스터의 시변 특성을 보상하는 제1 스위칭 회로, 제2 스캔 신호에 의해 제어되어 프로그래밍 기간 동안 턴-온되어 데이터 전압을 상기 제2 노드에 인가하는 제2 스위칭 회로, 및 에미션 신호에 의해 제어되어 초기화 기간 및 발광 기간 동안 턴-온되어 고전위 전압을 구동 트랜지스터에 인가하는 발광 제어 회로를 포함한다. 이 경우, 샘플링 기간은 1 수평 기간을 초과하는 기간이고 초기화 기간 및 프로그래밍 기간은 1 수평 기간이다. 이에 따라, 1 수평 기간이 감소된 고해상도/고주파수 표시패널의 샘플링 기간을 충분히 확보하여 화소 구동 회로의 보상 능력을 향상시켜 표시패널의 화질 이슈를 개선할 수 있다.

Description

화소 구동 회로를 포함한 전계발광 표시패널{ELECTROLUMINESCENT DISPLAY PANEL HAVING THE PIXEL DRIVING CIRCUIT}
본 명세서는 화소 구동 회로를 포함한 전계발광 표시패널에 관한 것으로서, 고해상도 및 고주파수 구동에 효과적인 전계발광 표시패널에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보 간의 연결 매체인 표시장치의 시장이 커지고 있다. 사용자 간에 문자 중심의 정보 전달을 넘어 다양한 형태의 커뮤니케이션이 활발하다. 정보의 유형이 변함에 따라 정보를 표시해주는 표시장치의 성능도 발전하고 있다. 이에 따라, 전계발광 표시장치, 액정 표시장치, 및 양자점 표시장치 등과 같은 다양한 형태의 표시장치에 대한 사용이 증가하고 있고, 정보의 선명도를 높이기 위해 고해상도 및 고주파수 구동이 가능한 표시장치가 활발히 연구되고 있다.
표시장치는 복수의 서브화소를 포함하는 표시패널, 표시패널을 구동시키기 위한 신호를 공급하는 구동 회로, 및 표시패널에 전원을 공급하는 전원 공급부 등이 포함된다. 구동 회로에는 표시패널에 게이트 신호를 공급하는 게이트 구동 회로 및 표시패널에 데이터 신호를 공급하는 데이터 구동 회로 등이 포함된다.
예를 들어, 전계발광 표시패널은 서브화소에 게이트 신호 및 데이터 신호 등이 공급되면, 선택된 서브화소의 발광소자가 빛을 발광하게 됨으로써 영상을 표시할 수 있다. 발광소자는 유기물 또는 무기물을 기반으로 구현될 수 있다.
전계발광 표시패널은 서브화소 내의 발광소자로부터 생성된 빛을 기반으로 영상을 표시하므로 다양한 장점을 지니고 있으나, 서브화소의 발광을 제어하는 화소 구동 회로의 정확도 향상이 필요하다. 예를 들어, 화소 구동 회로에 포함된 트랜지스터의 문턱전압이 변하는 시변 특성(또는 경시 변화)을 보상함으로써, 화소 구동 회로의 정확도를 향상시킬 수 있다.
전계발광 표시패널의 시변 특성을 보상하기 위해서는 충분한 보상시간이 제공되어야 한다. 하지만, 표시패널의 해상도 및/또는 주파수의 증가는 보상시간을 단축시켜 화면의 얼룩, 잔상 및 크로스토크(cross-talk) 등 화질 불량을 초래한다.
본 명세서의 발명자들은 위에서 언급한 문제점을 인식하여, 고해상도 및 고주파수 구동에서 충분한 보상시간을 확보할 수 있는 화소 구동 회로를 발명하였다.
본 명세서의 실시예에 따른 해결 과제는 표시패널의 시변 특성을 보상하기 위한 충분한 보상시간을 확보하여 화면의 얼룩, 잔상, 및 크로스토크 등의 화질개선 및 고속 구동을 통해 응답속도를 개선한 화소 구동 회로를 포함한 전계발광 표시패널을 제공하는 것이다.
본 명세서의 실시예에 따른 해결 과제는 복수의 트랜지스터로 구성된 화소 구동 회로의 집적도를 향상시키고 트랜지스터들의 타입을 다양화하여 게이트 구동 회로를 구성하는 회로를 보다 간략하게 구성함으로써 베젤(BZ)을 줄일 수 있는 화소 구동 회로를 포함한 전계발광 표시패널을 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 전계발광 표시패널에 있어서, 제n 행에 포함된 복수의 서브화소들은 각각 초기화 기간, 샘플링 기간, 프로그래밍 기간, 및 발광 기간에 따라 구동되는 화소 구동 회로를 포함하고, (n은 자연수) 화소 구동 회로는 발광소자, 제1 노드 및 제2 노드에 연결된 제1 커패시터, 제2 노드, 및 고전위 전압이 제공되는 고전위 전압 배선에 연결된 제2 커패시터, 발광소자에 전류를 공급하고 제1 노드에 인가된 전압에 의해 제어되는 구동 트랜지스터, 제1 스캔 신호에 의해 제어되어 샘플링 기간 동안 턴-온되어 구동 트랜지스터의 시변 특성을 보상하는 제1 스위칭 회로, 제2 스캔 신호에 의해 제어되어 프로그래밍 기간 동안 턴-온되어 데이터 전압을 상기 제2 노드에 인가하는 제2 스위칭 회로, 및 에미션 신호에 의해 제어되어 초기화 기간 및 발광 기간 동안 턴-온되어 고전위 전압을 구동 트랜지스터에 인가하는 발광 제어 회로를 포함한다. 이 경우, 샘플링 기간은 1 수평 기간을 초과하는 기간이고 초기화 기간 및 프로그래밍 기간은 1 수평 기간이다. 이에 따라, 1 수평 기간이 감소된 고해상도/고주파수 표시패널의 샘플링 기간을 충분히 확보하여 화소 구동 회로의 보상 능력을 향상시켜 표시패널의 화질 이슈를 개선할 수 있다.
본 명세서의 일 실시예에 따른 전계발광 표시장치에 있어서, 제n 행에 포함된 복수의 서브화소들은 각각 초기화 기간, 샘플링 기간, 프로그래밍 기간, 및 발광 기간에 따라 구동되는 화소 구동 회로를 포함하고, (n은 자연수) 화소 구동 회로는 발광소자, 제1 노드 및 제2 노드에 연결된 제1 커패시터, 제2 노드 및 고전위 전압 배선에 연결된 제2 커패시터, 발광소자에 전류를 공급하고 제1 노드에 인가된 전압에 의해 제어되는 구동 트랜지스터, 제1 에미션 신호에 의해 제어되어 샘플링 기간 동안 턴-온되어 구동 트랜지스터의 시변 특성을 보상하는 제1 스위칭 회로, 스캔 신호에 의해 제어되어 프로그래밍 기간 동안 턴-온되어 데이터 전압을 제2 노드에 인가하는 제2 스위칭 회로, 및 제2 에미션 신호에 의해 제어되어 초기화 기간 및 발광 기간 동안 턴-온되어 고전위 전압을 구동 트랜지스터에 인가하는 발광 제어 회로를 포함한다. 이 경우, 샘플링 기간은 1 수평 기간을 초과하는 기간이고 초기화 기간 및 프로그래밍 기간은 1 수평 기간이다. 이에 따라, 1 수평 기간이 감소된 고해상도/고주파수 표시패널의 샘플링 기간을 충분히 확보하여 화소 구동 회로의 보상 능력을 향상시켜 표시패널의 화질 이슈를 개선할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예들에 따르면, 구동 트랜지스터의 문턱전압을 보상하는 과정에서 데이터 전압이 사용되지 않도록 화소 구동 회로를 구현함으로써, 샘플링 기간을 1 수평 기간 이상으로 확보할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 구동 트랜지스터의 게이트에 인가되는 전압을 유지하기 위한 커패시터의 영역의 넓이를 크게함으로써, 화소 구동 회로의 보상성능을 향상시킬 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 구동 트랜지스터의 게이트 전압을 유지시키는 커패시터에 연결된 트랜지스터를 더블-게이트형 트랜지스터로 구현함으로써 누설전류를 줄일 수 있다. 또한, 더블-게이트형 트랜지스터로 구현된 두 개의 트랜지스터 중 구동 트랜지스터의 게이트에 더 가깝게 연결된 트랜지스터의 채널의 길이를 초기화 전압 배선에 더 가깝게 연결된 트랜지스터의 채널의 길이보다 길게함으로써 누설전류를 줄일 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 화소 구동 회로는 제3 스위칭 회로를 포함함으로써 제n 이전 행의 서브화소에 인가되는 제2 스캔 신호에 의해 턴-온되어 고전위 전압을 데이터 전압이 인가될 노드에 인가해줌으로써, 제3 스위칭 회로는 초기화 기간 동안 고전위 전압 배선과 초기화 전압 배선 및 저전위 전압 전극이 서로 단락되는 것을 방지해 준다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 전계발광 표시장치의 블록도이다.
도 2a 및 도 2b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 게이트 신호 파형도이다.
도 3a 내지 도 3d는 도 2a에 도시된 화소 구동 회로의 구동을 단계별로 나타낸 도면이다.
도 4는 도 2a에 도시된 화소 구동 회로의 레이아웃 도면이다.
도 5는 도 4의 일 부분에 대한 단면도이다.
도 6a 및 도 6b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 게이트 신호 파형도이다.
도 7a 및 도 7b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 게이트 신호 파형도이다.
도 8은 도 7a에 도시된 화소 구동 회로의 레이아웃 도면이다.
도 9a 및 도 9b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 게이트 신호 파형도이다.
도 10a 및 도 10b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 게이트 신호 파형도이다.
도 11a 및 도 11b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 게이트 신호 파형도이다.
도 12a 및 도 12b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 게이트 신호 파형도이다.
도 13a 및 도 13b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 게이트 신호 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
본 명세서에서 표시패널의 기판 상에 형성되는 구동 회로와 게이트 구동 회로는 N타입 또는 P타입의 트랜지스터로 구현될 수 있다. 예를 들어, 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)을 포함한 3전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 드레인으로 이동한다. N타입 트랜지스터의 경우, 캐리어가 전자(electron)이므로 전자가 소스에서 드레인으로 이동하며 소스 전압이 드레인 전압보다 낮은 전압을 가진다. N타입 트랜지스터에서 전자가 소스로부터 드레인으로 이동하기 때문에 전류의 방향은 드레인으로부터 소스쪽이다. P타입 트랜지스터의 경우, 캐리어가 정공(hole)이므로 정공이 소스에서 드레인으로 이동할 수 있도록 소스 전압이 드레인 전압보다 높다. P타입 트랜지스터의 정공이 소스로부터 드레인 쪽으로 이동하기 때문에 전류의 방향은 소스로부터 드레인쪽이다. 트랜지스터의 소스와 드레인은 고정된 것이 아니고, 트랜지스터의 소스와 드레인은 인가 전압에 따라 변경될 수 있다.
이하에서, 게이트 온 전압(gate on voltage)은 트랜지스터가 턴-온(turn-on)될 수 있는 게이트 신호의 전압일 수 있다. 게이트 오프 전압(gate off voltage)은 트랜지스터가 턴-오프(turn-off)될 수 있는 전압일 수 있다. P타입 트랜지스터에서 턴-온 전압은 게이트 로우 전압일 수 있고, 턴-오프 전압은 게이트 하이 전압일 수 있다. N타입 트랜지스터에서 게이트 온 전압은 게이트 하이 전압일 수 있고, 게이트 오프 전압은 게이트 로우 전압일 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 구동 회로 및 이를 포함한 전계발광 표시장치에 대하여 설명하기로 한다.
도 1은 본 명세서의 일 실시예에 따른 전계발광 표시장치의 블록도이다.
도 1을 참고하면, 전계발광 표시장치(100)는 표시패널(101)을 포함하고, 표시패널(101)에 신호를 제공하기 위한 데이터 구동 회로(102), 게이트 구동 회로(108), 및 타이밍 컨트롤러(110)를 포함한다.
표시패널(101)은 영상을 표시되는 표시영역(DA)과 영상이 표시되지 않는 비표시영역(NDA)으로 구분될 수 있다. 표시영역(DA)에는 영상을 표시하기 위한 화소들이 배열된다. 화소들 각각은 개별의 컬러를 구현하기 위한 복수의 서브화소들을 포함할 수 있다. 서브화소들 각각은 컬러 구현을 위해 적색 서브화소, 녹색 서브화소, 및 청색 서브화소로 나뉘어질 수 있다. 그리고 화소들 각각은 백색 서브화소를 더 포함 할 수도 있다.
각각의 서브화소는 컬럼 라인(column line, 또는 열방향)을 따라 배열되는 데이터 배선과 연결되고, 로우 라인(row line, 또는 행방향)을 따라 배열되는 게이트 배선에 연결된다. 동일한 로우 라인을 따라 배치된 서브화소들은 동일한 게이트 배선을 공유하며 동시에 구동된다. 그리고, 제1 게이트 배선에 연결된 서브화소들을 제1 서브화소라고 정의하고, 제n 게이트 배선에 연결된 서브화소들을 제n 서브화소라고 정의할 때, 제1 서브화소부터 제n 서브화소는 순차적으로 구동된다.
서브화소들 각각은 발광소자(EL)를 발광시키기 위한 화소 구동 회로를 포함하고, 화소 구동 회로는 데이터 신호, 게이트 신호, 및 전원 신호를 공급받아 동작한다. 데이터 신호는 데이터 구동 회로(102)로부터 데이터 배선(4a)을 통해 서브화소에 제공되고, 게이트 신호는 게이트 구동 회로(108)로부터 게이트 배선(2a, 2b, 2c)을 통해 서브화소에 제공되며, 전원 신호는 전원 배선(4b)을 통해 서브화소에 제공된다. 전원 배선(4b)은 고전위 전압을 서브화소에 공급하는 고전위 전압 배선, 저전위 전압을 서브화소에 공급하는 저전위 전압 전극, 및 초기화 전압을 서브화소에 공급하는 초기화 전압 배선을 포함할 수 있다. 고전위 전압은 저전위 전압 및 초기화 전압보다 높은 전압이고, 초기화 전압은 저전위 전압과 같거나 낮은 전압이다. 게이트 배선들(2a, 2b, 2c)은 스캔 신호가 공급되는 다수의 스캔 라인들(2a, 2b)과 발광 제어 신호가 공급되는 다수의 에미션 신호 라인(2c)을 포함할 수 있다.
데이터 구동 회로(102)는 타이밍 컨트롤러(110)로부터 수신된 입력 영상의 데이터를 타이밍 컨트롤러(110)의 제어 하에 감마 보상 전압으로 변환하여 데이터 전압을 발생하고, 그 데이터 전압을 데이터 배선(4a)들로 출력한다. 데이터 구동 회로(102)는 IC(integrated circuit) 형태로 표시패널(101) 상에 형성되거나, 표시패널(101)에 COF(chip on film) 형태로 형성될 수도 있다.
게이트 구동 회로(108)는 스캔 구동 회로(103)와 에미션 구동 회로(104)를 포함한다. 스캔 구동 회로(103)는 타이밍 컨트롤러(110)의 제어 하에 스캔 신호를 스캔 라인들(2a, 2b)에 순차적으로 공급한다. 예를 들어, 제n 게이트 배선(n은 자연수)에 인가되는 제n 스캔 신호는 n 데이터 전압에 동기된다. 에미션 구동 회로(104)는 타이밍 컨트롤러(110)의 제어 하에 에미션 신호를 발생한다. 에미션 구동 회로(104)는 에미션 신호를 에미션 배선(2c)들에 순차적으로 공급한다.
게이트 구동 회로(108)는 IC(integrated circuit)형태로 형성될 수 있고, 표시패널(101)에 내장된 GIP(gate in panel)의 형태로 형성될 수도 있다. 게이트 구동 회로(108)는 표시패널(101)의 좌, 우측에 각각 배치되거나 어느 일측에 배치될 수도 있다.
타이밍 컨트롤러(110)는 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터와, 디지털 비디오 데이터와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 데이터 인에이블신호, 수직 동기신호, 수평 동기신호, 및 클럭신호가 포함될 수 있다. 호스트 시스템은 TV(Television) 시스템, 셋톱 박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컨퓨터, 홈 시어터 시스템, 모바일 정보기기일 수 있다.
타이밍 컨트롤러(110)는 호스트 시스템으로부터 수신된 타이밍 신호를 바탕으로 데이터 구동 회로(102)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호, 게이트 구동 회로(108)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호 등을 발생한다. 게이트 타이밍 제어 신호는 스타트 펄스, 시프트 클럭 등을 포함한다. 스타트 펄스는 스캔 구동 회로(103)와 에미션 구동 회로(104)의 시프트 레지스터들 각각에서 첫 번째 출력이 발생하는 스타트 타이밍을 정의할 수 있다. 시프트 레지스터는 스타트 펄스가 입력될 때 구동되기 시작하여 첫 번째 클럭 타이밍에 첫 번째 출력 신호를 발생한다. 시프트 클럭은 시프트 레지스터의 출력 시프트 타이밍을 제어한다.
표시영역(DA)에 있는 열방향으로 나열된 서브화소들이 모두 한번 구동되는 기간을 1 프레임 기간이라고 할 수 있다. 1 프레임 기간은 서브화소들에 연결된 게이트 배선들 각각에서 서브화소들에 데이터가 어드레싱되어 서브화소들 각각에 입력 영상의 데이터가 기입되는 스캔 기간과, 스캔 기간 이후 에미션 신호에 따라 서브화소들이 점등 및 소등을 반복하는 발광 기간으로 나누어질 수 있다. 스캔 기간은 구동 회로들을 초기화하는 기간, 샘플링 기간, 프로그래밍 기간으로 나눌 수 있다. 스캔 기간 동안 구동 회로의 초기화, 구동 트랜지스터의 문턱전압 보상 및 데이터 전압 충전이 행해지고, 발광 기간 동안 발광 동작이 행해진다. 스캔 기간은 대략 수 수평 기간에 불과하므로 1 프레임 기간의 대부분은 발광 기간이다.
표시패널(101)의 해상도가 높아질수록 열방향으로 나열된 서브화소들의 수가 많아지므로 1 수평 기간(1H)이 줄어들고, 동일 해상도의 표시패널에서 주파수가 높아질수록 1 수평 기간(1H)이 줄어든다. 1 수평 기간(1H)의 감소는 스캔 기간을 감소시키므로 구동 트랜지스터의 문턱전압을 정확히 보상하기 위한 시간이 확보되기 어렵다. 따라서, 표시패널의 해상도 및/또는 주파수가 증가하더라도 구동 트랜지스터의 문턱전압을 정확히 보상할 수 있는 화소 구동 회로를 이하에서 설명한다.
도 2a 및 도 2b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 게이트 신호 파형도이다. 도 2a에 도시된 화소 구동 회로는 표시 영역(DA)의 제n 행에 배치된 제n 서브화소에 대해 설명한다.
도 2a를 참조하면, 발광소자(EL)에 구동 전류를 공급하기 위한 화소 구동 회로는 복수의 트랜지스터들 및 복수의 커패시터들을 포함한다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 구동 트랜지스터(DT1)의 문턱전압을 화소 구동 회로를 통해 보상할 수 있는 내부 보상 회로이다.
화소 구동 회로에는 고전위 전압(Vdd), 저전위 전압(Vss), 초기화 전압(Vini)의 전원 전압이 인가되고, 제1 스캔 신호(S1(n)), 제2 스캔 신호(S2(n)), 에미션 신호(EM(n)), 데이터 전압(Vdata)의 화소 구동 신호가 인가된다.
스캔 신호(S1(n), S2(n)) 및 에미션 신호(EM(n))는 각각 일정 시간 간격에 따라 온-레벨 펄스 또는 오프-레벨 펄스를 갖는다. 본 명세서의 일 실시예의 트랜지스터들은 PMOS 트랜지스터로 구현된 예이므로, 트랜지스터 턴-온 전압은 게이트 로우 전압(또는 온-레벨 펄스)이고, 트랜지스터 턴-오프 전압은 게이트 하이 전압(오프-레벨 펄스)이다.
발광소자(EL)는 데이터 전압(Vdata)에 따라 구동 트랜지스터(DT1)에서 조절되는 전류량으로 발광하여 입력 영상의 데이터 계조에 해당하는 휘도를 표현한다. 발광소자(EL)는 애노드, 캐소드, 및 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함할 수 있다. 유기 화합물층은 발광층, 정공주입층, 정공수송층, 전자수송층, 및 전자주입층을 포함할 수 있으나, 이에 한정되지는 않는다. 발광소자(EL)의 애노드는 구동 트랜지스터(DT1)에 연결되고, 발광소자(EL)의 캐소드는 저전위 전압(Vss)이 인가되는 저전위 전압 전극에 연결된다.
구동 트랜지스터(DT1)는 소스-게이트 간 전압(Vsg)에 따라 발광소자(EL)에 흐르는 전류를 조절하는 구동 소자이다. 구동 트랜지스터(DT1)는 제1 노드(A)에 연결된 게이트, 소스, 및 드레인을 포함한다.
제1 커패시터(Cst)는 제1 커패시턴스를 형성하기 위한 두 개의 전극을 포함하고, 두 개의 전극은 각각 제1 노드(A)와 제2 노드(B)에 연결된다. 제2 커패시터(Cdt)는 제2 커패시턴스를 형성하기 위한 두 개의 전극을 포함하고, 두 개의 전극은 각각 제2 노드(B)와 고전위 전압 배선에 연결된다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 제1 스위칭 회로는 제1 스캔 신호(S1(n))에 의해 턴-온되어 구동 트랜지스터(DT1)의 게이트 및 발광소자(EL)의 애노드를 초기화하고, 구동 트랜지스터(DT1)의 문턴전압을 보상한다. 제1 스위칭 회로는 제11 트랜지스터(T11), 제12 트랜지스터(T12), 및 제13 트랜지스터(T13)를 포함한다.
제11 트랜지스터(T11)는 제1 스캔 신호(S1(n))에 의해 턴-온되어 초기화 전압(Vini)을 제1 노드(A)에 제공한다. 제11 트랜지스터(T11)는 제1 노드(A)와 초기화 전압 배선에 연결된다. 제11 트랜지스터(T11)는 더블-게이트형 트랜지스터로 구현될 수 있다. 더블-게이트형 트랜지스터는 도 2a에 도시된 바와 같이 두 개의 트랜지스터(T11a, T11b)가 동일한 신호(SC(n))에 의해 제어되고 직렬로 연결된 것이다. 제11 트랜지스터(T11)는 제1 커패시터(Cst)에 연결되므로 더블-게이트형 트랜지스터로 구현됨으로써 누설전류를 줄일 수 있다. 또한, 두 개의 트랜지스터 중 제1 노드(A)에 더 가깝게 연결된 트랜지스터(T11a)의 채널의 길이를 초기화 전압 배선에 더 가깝게 연결된 트랜지스터(T11b)의 채널의 길이보다 길게함으로써, 제11 트랜지스터(T11)의 누설전류를 줄일 수 있다.
제12 트랜지스터(T12)는 제1 스캔 신호(S1(n))에 의해 턴-온되어 초기화 전압(Vini)을 구동 트랜지스터(DT1)의 드레인 및 발광소자(EL)의 애노드에 제공한다. 제12 트랜지스터(T12)는 초기화 전압 배선과 구동 트랜지스터(DT1)의 드레인 및 발광소자(EL)의 애노드에 연결된다.
제13 트랜지스터(T13)는 제1 스캔 신호(S1(n))에 의해 턴-온되어 고전위 전압(Vdd)을 제2 노드(B)에 제공한다. 제13 트랜지스터(T13)는 제2 노드(B)와 구동 트랜지스터(DT1)의 소스에 연결된다. 제13 트랜지스터(T13)는 다른 트랜지스터를 통해 간접적으로 고전위 전압(Vdd)을 제공받을 수 있다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 제2 스위칭 회로는 제2 스캔 신호(S2(n))에 의해 턴-온되어 데이터 전압(Vdata)을 제2 노드(B)에 인가함으로써 데이터 전압(Vdata)에 해당하는 전류가 구동 트랜지스터(DT1)로부터 발생할 수 있도록 한다. 제2 스위칭 회로는 제14 트랜지스터(T14)를 포함한다.
제14 트랜지스터(T14)는 제2 스캔 신호(S2(n))에 의해 턴-온되어 데이터 전압(Vdata)을 제2 노드(B)에 제공한다. 제14 트랜지스터(T14)는 제2 노드(B)와 데이터 전압 배선에 연결된다.
제1 스캔 신호(S1(n)) 및 제2 스캔 신호(S2(n))는 서로 다른 스캔 구동 회로를 통해 각각 제1 스위칭 회로 및 제2 스위칭 회로에 제공된다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 발광 제어 회로는 에미션 신호(EM(n))에 의해 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT1)에 제공함으로써 구동 트랜지스터(DT1)가 턴-온되고 구동 전류(Ioled)를 발광소자(EL)에 제공한다. 발광 제어 회로는 에미션 트랜지스터(ET1)를 포함한다.
에미션 트랜지스터(ET1)는 에미션 신호(EM(n))에 의해 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT1)에 제공한다. 에미션 트랜지스터(ET1)는 고전위 전압 배선과 구동 트랜지스터(DT1)의 소스에 연결된다.
도 2b를 참조하면, 제1 스캔 신호(S1(n))에 이어서 데이터 전압(Vdata)에 동기되는 제2 스캔 신호(S2(n))가 제n 서브화소에 공급된다. 서브화소의 구동은 초기화 기간(①), 샘플링 기간(②), 프로그래밍 기간(③), 및 발광 기간(④)으로 구분될 수 있다. 초기화 기간(①) 및 프로그래밍 기간(③)은 각각 1 수평 기간(1H)을 갖고, 샘플링 기간(②)은 3 수평 기간(3H)을 갖는다. 샘플링 기간(②)은 제1 스캔 신호(S1(n))에 의해 조절될 수 있다. 제1 스캔 신호(S1(n))는 초기화 기간(①) 및 샘플링 기간(②) 동안 온-레벨 펄스이고, 프로그래밍 기간(③) 및 발광 기간(④) 동안 오프-레벨 펄스이다. 제2 스캔 신호(S2(n))는 프로그래밍 기간(③) 동안 온-레벨 펄스이고, 초기화 기간(①), 샘플링 기간(②), 및 발광 기간(④) 동안 오프-레벨 펄스이다. 에미션 신호(EM(n))는 초기화 기간(①) 및 발광 기간(④) 동안 온-레벨 펄스이고, 샘플링 기간(②) 및 프로그래밍 기간(③) 동안 오프-레벨 펄스이다. 에미션 신호(EM(n))는 제1 스캔 신호(S1(n)) 및 제2 스캔 신호(S2(n))와 중첩되는 대략 4 수평 기간(4H) 동안 오프-레벨 펄스이다.
도 3a 내지 도 3d는 도 2a에 도시된 화소 구동 회로의 구동을 단계별로 나타낸 도면이다. 각 단계는 도 2b와 결부하여 설명한다.
도 3a는 초기화 기간(①) 동안 화소 구동 회로의 동작을 나타낸다. 초기화 기간(①)이 시작될 때 제1 스캔 신호(S1(n))는 오프-레벨 펄스에서 온-레벨 펄스로 전환되고, 초기화 기간(①)이 끝날 때 에미션 신호(EM(n))가 온-레벨 펄스에서 오프-레벨 펄스로 전환된다. 초기화 기간(①) 동안 제1 스위칭 회로(T11, T12, T13), 구동 트랜지스터(DT1), 및 발광 제어 회로(ET1)가 턴-온되어 제1 노드(A)와 초기화 전압 배선이 도통되고, 애노드와 초기화 전압 배선이 도통되며, 제2 노드(B)와 고전위 전압 배선이 도통된다. 이 경우, 구동 트랜지스터(DT1)의 게이트는 초기화 전압(Vini)으로 방전되고 소스에는 고전위 전압(Vdd)이 인가되어 구동 트랜지스터(DT1)의 게이트-소스 전압이 구동 트랜지스터(DT1)의 문턱전압보다 낮아진다. 따라서, 구동 트랜지스터(DT1)는 턴-온된다. 하지만, 초기화 전압(Vini)은 저전위 전압(Vss) 보다 낮은 전압이기 때문에 발광소자(EL)로 전류가 흐르지 않으므로 발광소자(EL)는 발광하지 않는다.
도 3b는 샘플링 기간(②) 동안 화소 구동 회로의 동작을 나타낸다. 샘플링 기간(②)이 시작될 때 에미션 신호(EM(n))는 오프-레벨 펄스로 전환되고, 제1 스캔 신호(S1(n))는 온-레벨 펄스를 유지한다. 샘플링 기간(②) 동안 제1 스위칭 회로(T11, T12, T13) 및 구동 트랜지스터(DT1)는 턴-온 상태를 유지한다. 그리고, 발광 제어 회로(ET1)가 턴-오프 상태로 전환되므로 제2 노드(B)의 전압은 점점 낮아져 초기화 전압(Vini)과 구동 트랜지스터(DT1)의 문턱전압의 합으로 수렴한다. 따라서, 제2 노드(B)에는 구동 트랜지스터(DT1)의 문턱전압 값이 저장된다. 이 경우, 구동 트랜지스터(DT1)의 문턱전압 값을 제2 노드(B)에 정확히 저장하기 위해서는 샘플링 기간(②) 동안 턴-온된 트랜지스터들을 통한 전류의 흐름이 충분히 이루어져 구동 트랜지스터(DT1)가 동작점의 상태로 수렴할 수 있도록 해야한다. 구동 트랜지스터(DT1)의 동작점의 상태란 구동 트랜지스터(DT1)의 게이트-소스 전압이 구동 트랜지스터(DT1)의 문턱전압과 같은 상태를 의미한다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 샘플링 기간(②)을 3 수평 기간(3H)으로 개시하였지만 이에 한정되지는 않는다. 구동 트랜지스터(DT1)의 문턱전압을 보상하는 과정에서 데이터 전압(Vdata)이 사용되지 않도록 화소 구동 회로를 구현함으로써, 샘플링 기간(②)을 1 수평 기간(1H) 이상으로 확보할 수 있다. 데이터 전압(Vdata)은 1 수평 기간(1H)에 일 행의 서브화소들에게 제공되는 신호이다.
만약, 구동 트랜지스터(DT1)의 문턱전압을 보상하기 위해서 데이터 전압(Vdata)을 사용한다면 샘플링 기간(②)은 1 수평 기간(1H)이거나 그 이하로만 설정할 수 있다. 이 경우, 샘플링 기간이 충분히 확보되지 못하므로 화질 불량이 발생할 수 있다.
따라서, 본 명세서의 일 실시예에 따른 화소 구동 회로는 데이터 전압(Vdata)을 인가하는 회로가 구동 트랜지스터(DT1)의 문턱전압을 보상하기 위한 회로와 분리되어 제어될 수 있도록 별도의 신호를 사용함으로써, 샘플링 기간(②)이 1 수평 기간(1H)을 초과할 수 있도록 충분히 확보하여 구동 트랜지스터(DT1)의 문턱전압을 정확히 보상할 수 있다. 또한, 표시패널(101)의 해상도 및 주파수가 증가하더라도 충분한 보상 시간을 확보할 수 있으며, 표시패널(101)의 해상도 및 주파수에 따라 능동적으로 샘플링 기간(②)을 조절할 수 있다.
도 3c는 프로그래밍 기간(③) 동안 화소 구동 회로의 동작을 나타낸다. 프로그래밍 기간(③)이 시작될 때 제1 스캔 신호(S1(n))는 온-레벨 펄스에서 오프-레벨 펄스로 전환되고, 제2 스캔 신호(S2(n))는 오프-레벨 펄스에서 온-레벨 펄스로 전환된다. 프로그래밍 기간(③) 동안 제2 스위칭 회로(T14)는 턴-온되어 데이터 전압 배선과 제2 노드(B)를 도통시킨다. 제1 스위칭 회로(T11, T12, T13), 구동 트랜지스터(DT1), 및 발광 제어 회로(ET1)는 턴-오프 상태이다. 이 경우, 제1 노드(A)는 플로팅 상태이므로 제1 커패시터(Cst)의 커플링 효과로 제2 노드(B)의 전압 변화가 제1 노드(A)에 반영된다. 따라서, 제2 노드(B)에는 데이터 전압(Vdata)이 인가되고, 제1 노드(A)는 데이터 전압(Vdata)과 구동 트랜지스터(DT1)의 문턱전압의 차가 인가된다. 그리고, 제2 커패시터(Cdt)를 형성하는 두 전극에는 각각 고전위 전압(Vdd)과 데이터 전압(Vdata)이 인가된다. 제1 커패시터(Cst)를 고전위 전압 배선에 직접적으로 연결하지 않고 제1 커패시터(Cst)와 고전위 전압 배선 사이에 제2 커패시터(Cdt)를 연결함으로써, 제2 노드(B)에 데이터 전압(Vdata)을 인가할 수 있다.
도 3d는 발광 기간(④) 동안 구동 회로의 동작을 나타낸다. 발광 기간(④)이 시작될 때 제2 스캔 신호(S2(n))는 온-레벨 펄스에서 오프-레벨 펄스로 전환되고, 에미션 신호(EM(n))는 오프-레벨 펄스에서 온-레벨 펄스로 전환된다. 발광 기간 동안(④) 발광 제어 회로(ET1)가 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT1)의 소스와 도통시키고, 구동 트랜지스터(DT1)는 턴-온되어 구동 전류(Ioled)를 발광소자(EL)에 제공한다. 구동 전류(Ioled)는 수학식 1에 해당된다.
[수학식 1]
Figure pat00001
수학식 1에서 L은 구동 트랜지스터(DT1)의 채널의 길이, W는 구동 트랜지스터(DT1)의 채널의 폭, Cox는 구동 트랜지스터(DT1)의 게이트와 액티브 사이의 기생용량, μp는 구동 트랜지스터(DT1)의 이동도이다. 수학식 1을 참조하면, 구동 전류(Ioled)에서 구동 트랜지스터의 문턱전압 값은 제거되므로, 구동 전류(Ioled)는 구동 트랜지스터의 문턱전압에 의존하지 않고 문턱전압의 변화에도 영향을 받지 않는다.
제1 커패시터(Cst)는 발광 기간(④) 동안 구동 트랜지스터(DT1)의 게이트에 일정 전압을 지속적으로 유지시킴으로써 구동 전류(Ioled)를 일정하게 발광소자(EL)에 제공할 수 있게 한다.
도 4는 도 2a에 도시된 화소 구동 회로의 레이아웃 도면이고, 도 5는 도 4의 일 부분에 대한 단면도이다.
도 4를 참조하면, 데이터 배선(14a), 고전위 전압 배선(14b), 및 초기화 전압 배선(15)은 열방향으로 배치되고, 제1 스캔 배선(12a), 제2 스캔 배선(12b), 및 에미션 배선(12c)은 행방향으로 배치된다. 그리고, 액티브 전극(11)이 제1 스위칭 회로, 제2 스위칭 회로, 구동 트랜지스터, 및 발광 제어 회로를 구성하는 트랜지스터들의 채널이 형성되어야하는 곳에 서로 연결되어 일체로 형성된다.
제11 트랜지스터(T11) 및 제12 트랜지스터(T12)는 서로 인접하게 배치되고, 제11 트랜지스터(T11) 및 제12 트랜지스터(T12) 각각의 일전극은 동일한 컨택홀(소스 컨택홀(CHs))을 통해 초기화 전압 배선(15)에 연결된다. 소스 컨택홀(CHs)은 초기화 전압 배선(15)이 분기될 필요 없도록 초기화 전압 배선(15)과 중첩될 수 있다. 초기화 전압 배선(15)은 데이터 배선(14a) 및 고전위 전압 배선(14b)과 다른 층에 형성되고 애노드 전극과 동일한 재료로 형성된 경우가 도시되어 있지만, 이에 한정되지 않고 데이터 배선(14a) 및 고전위 전압 배선(14b)과 동일 층에 형성되고 동일한 재료로 형성될 수도 있다.
구동 트랜지스터(DT1)의 게이트(12)는 게이트 컨택홀(CHg)를 통해 제11 트랜지스터(T11)의 타전극(14d)과 연결된다. 제11 트랜지스터(T11)의 타전극(14d)과 구동 트랜지스터(DT1)의 게이트(12)가 서로 컨택하도록 하기 위해 제1 커패시터(Cst)의 제13 전극(13)은 게이트 컨택홀(CHg)을 둘러싸도록 홀(Hc)을 형성한다. 제13 전극(13)에 형성된 홀(Hc)은 제11 트랜지스터(T11)의 타전극(14d) 및 구동 트랜지스터(DT1)의 게이트(12)와 단락되지 않도록 할 수 있다. 제11 트랜지스터(T11)의 타전극(14d)은 데이터 배선(14a) 및 고전위 전압 배선(14b)과 동일 층에 형성되고 동일 재료일 수 있다. 구동 트랜지스터(DT1)의 소스는 발광 제어 회로(ET1)를 통해 고전위 전압 배선(14b)과 연결된다. 도 5를 참조하면, 구동 트랜지스터(DT1)의 드레인은 애노드 컨택홀(CHa)을 통해 애노드 전극(15a)과 연결된다. 구동 트랜지스터(DT1)의 액티브 전극(11)의 드레인 영역에 연결된 드레인 전극은 애노드 컨택홀(CHa)에 형성된 연결 전극(14c)를 통해 애노드 전극(15a)에 연결된다. 초기화 전압 배선(15)이 애노드 전극과 동일 재료로 형성된 경우, 애노드 전극(15a)은 초기화 전압 배선(15)과 동일 층에 서로 이격되어 형성된다. 이 경우, 초기화 전압 배선(15)은 애노드 컨택홀(CHa)과 단락되지 않도록 애노드 컨택홀(Cha)을 우회하도록 형성될 수 있다. 애노드 전극(15a)은 초기화 전압 배선(15)과 중첩되지 않으며 서브화소별로 분리되어 형성된다. 그리고, 연결 전극(14c)은 데이터 배선(14a) 및 고전위 전압 배선(14b)과 동일 층에 형성되고 동일 재료일 수 있다.
제1 커패시터(Cst)는 제13 전극(13) 및 제12 전극(12)을 포함하고, 제13 전극(13)은 제1 커패시터(Cst)의 일전극으로써의 역할을 한다. 제12 전극(12)은 제13 전극(13) 하부에 위치하고 제13 전극(13)과 중첩되어 제1 커패시턴스를 형성하며, 구동 트랜지스터(DT1)의 게이트이다. 제13 전극(13)은 제12 전극(12)보다 크게 형성하여 제12 전극(12)과 중첩될 수 있도록 한다. 도 5는 제1 커패시터(Cst)와 액티브 전극(11)이 중첩된 영역의 단면을 예로 들어 도시한 것으로 이에 한정되지 않으며, 제1 커패시턴스가 형성되는 영역에는 액티브 전극(11)과 중첩되지 않은 영역도 포함될 수 있다.
제2 커패시터(Cdt)는 제21 전극 및 제22 전극을 포함한다. 제21 전극은 제1 커패시터(Cst)의 제13 전극(13)이 연장되어 고전위 전압 배선(14b)과 중첩되는 부분이고, 제22 전극은 제21 전극과 중첩되는 고전위 전압 배선(14b)의 일부분이다. 제21 전극 및 제22 전극이 서로 중첩되는 영역에서 제2 커패시턴스가 형성된다. 제1 커패시터(Cst)와 제2 커패시터(Cdt)는 서로 중첩하지 않으며 동일한 전극(13)을 공유하고, 동일한 전극(13)의 서로 다른 영역에서 커패시턴스를 형성한다.
1 프레임의 대부분의 기간 동안 제1 커패시터(Cst)는 구동 트랜지스터(DT1)의 게이트의 전압을 일정하게 유지할 수 있을 정도의 커패시턴스를 가진다. 킥백(kickback)의 영향을 줄여 보상성능을 향상시키기 위해 제1 커패시터(Cst)의 커패시턴스는 제2 커패시터(Cst)의 커패시턴스보다 크다. 커패시턴스는 커패시터의 전극의 면적에 비례하므로, 제1 커패시터(Cst)의 영역의 넓이는 제2 커패시터(Cdt)의 영역의 넓이보다 크다. 구체적으로, 데이터 전압(Vdata)이 구동 트랜지스터(DT1)의 게이트에 전달되는 효율을 향상시키기 위해서 제1 커패시터(Cst)의 영역의 넓이는 제2 커패시터(Cdt)의 영역의 넓이의 두 배 이상이다. 예를 들어, 제1 커패시터(Cst)의 영역의 넓이가 제2 커패시터(Cdt)의 영역의 넓이보다 두 배가 되지 않는 경우, 데이터 전압(Vdata)이 5V이면 구동 트랜지스터(DT1)의 게이트에는 2.5V만 인가되므로 블랙화면의 구현이 어려워진다. 구동커패시터의 영역의 넓이는 커패시턴스를 형성하는 두 전극의 중첩된 영역을 의미한다.
도 5를 참조하면, 기판(50) 상에 액티브 전극(11), 구동 트랜지스터(DT1)의 게이트 전극이면서 제1 커패시터(Cst)의 제12 전극(12), 제1 커패시터(Cst)의 제13 전극(13)이면서 제2 커패시터(Cdt)의 제21 전극, 고전위 전압 배선(14b)이 순서대로 적층된다. 각각의 전극들 사이에는 절연층들(51, 52, 53, 54)이 형성되어 컨택홀을 제외한 영역에서 각각의 전극들을 절연시킨다. 절연층들(51, 52, 53)은 주로 실리콘계열의 무기 물질로 형성될 수 있고, 전원 배선을 덮는 절연층(54)은 폴리 아크릴 또는 폴리 이미드 계열의 무기 물질로 형성되어 기판(50) 상에 형성된 전극들로 인한 기판의 단차를 완화시켜줄 수 있다.
이상에서 설명된 레이아웃 및 단면에 대한 특징은 이하에서 설명될 다른 실시예들에도 동일하게 적용될 수 있다.
도 6a 및 도 6b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 게이트 신호 파형도이다. 도 6a에 도시된 화소 구동 회로는 표시 영역(DA)의 제n 행에 배치된 제n 서브화소에 대해 설명한다. 도 6a의 화소 구동 회로는 제(n-4) 서브화소에 인가되는 제2 스캔 신호(S2(n-4))에 의해 제어되는 제3 스위칭 회로가 추가된 회로이므로, 도 2a의 설명과 중복되는 부분은 생략하거나 간략히 할 수 있다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 구동 트랜지스터(DT1)의 문턱전압을 화소 구동 회로를 통해 보상할 수 있는 내부 보상 회로이다.
화소 구동 회로에는 고전위 전압(Vdd), 저전위 전압(Vss), 초기화 전압(Vini)의 전원 전압이 인가되고, 제1 스캔 신호(S1(n)), 제2 스캔 신호(S2(n)), 제(n-4) 서브화소에 인가되는 제2 스캔 신호(S2(n-4)), 에미션 신호(EM(n)), 데이터 전압(Vdata)의 화소 구동 신호가 인가된다.
본 명세서의 일 실시예의 트랜지스터들은 PMOS 트랜지스터로 구현된 예이다.
발광소자(EL)는 데이터 전압(Vdata)에 따라 구동 트랜지스터(DT2)에서 조절되는 전류량으로 발광하여 입력 영상의 데이터 계조에 해당하는 휘도를 표현한다. 발광소자(EL)의 애노드는 구동 트랜지스터(DT2)에 연결되고, 발광소자(EL)의 캐소드는 저전위 전압(Vss)이 인가되는 저전위 전압 전극에 연결된다.
구동 트랜지스터(DT2)는 게이트-소스 간 전압(Vgs)에 따라 발광소자(EL)에 흐르는 전류를 조절하는 구동 소자이다. 구동 트랜지스터(DT2)는 제1 노드(A)에 연결된 게이트, 소스, 및 드레인을 포함한다.
제1 커패시터(Cst)는 제1 커패시턴스를 형성하기 위한 두 개의 전극을 포함하고, 두 개의 전극은 각각 제1 노드(A)와 제2 노드(B)에 연결된다. 제2 커패시터(Cdt)는 제2 커패시턴스를 형성하기 위한 두 개의 전극을 포함하고, 두 개의 전극은 각각 제2 노드(B)와 고전위 전압 배선에 연결된다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 제1 스위칭 회로는 제1 스캔 신호(S1(n))에 의해 턴-온되어 구동 트랜지스터(DT2)의 게이트 및 발광소자(EL)의 애노드를 초기화하고, 구동 트랜지스터(DT1)의 문턱전압을 보상한다. 제1 스위칭 회로는 제21 트랜지스터(T21), 제22 트랜지스터(T22), 및 제23 트랜지스터(T23)를 포함한다. 이전 실시예와 마찬가지로 구동 트랜지스터(DT1)의 문턱전압을 보상하는 과정에서 데이터 전압(Vdata)이 사용되지 않게 하기 위해, 제1 스위칭 회로는 화소 구동 회로에 데이터 전압(Vdata)을 인가시키기 위한 트랜지스터를 포함하지 않는다.
제21 트랜지스터(T21)는 제1 스캔 신호(S1(n))에 의해 턴-온되어 초기화 전압(Vini)을 제1 노드(A)에 제공한다. 제21 트랜지스터(T21)는 제1 노드(A)와 초기화 전압 배선에 연결된다. 제1 커패시터(Cst)에 연결되는 제21 트랜지스터(T21)는 더블-게이트형 트랜지스터로 구현됨으로써 누설전류를 줄일 수 있다. 또한, 더블-게이트형 트랜지스터를 구성하는 두 개의 트랜지스터 중 제1 노드(A)에 더 가깝게 연결된 트랜지스터의 채널의 길이를 초기화 전압 배선에 더 가깝게 연결된 트랜지스터의 채널의 길이보다 길게함으로써, 제21 트랜지스터(T21)의 누설전류를 줄일 수 있다
제22 트랜지스터(T22)는 제1 스캔 신호(S1(n))에 의해 턴-온되어 초기화 전압(Vini)을 발광소자(EL)의 애노드에 제공한다. 제22 트랜지스터(T22)는 초기화 전압 배선과 발광소자(EL)의 애노드에 연결된다.
제23 트랜지스터(T23)는 제1 스캔 신호(S1(n))에 의해 턴-온되어 고전위 전압(Vdd)을 제2 노드(B)에 제공한다. 제23 트랜지스터(T23)는 제2 노드(B)와 구동 트랜지스터(DT2)의 소스에 연결된다. 제23 트랜지스터(T23)는 다른 트랜지스터를 통해 간접적으로 고전위 전압(Vdd)을 제공받을 수 있다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 제2 스위칭 회로는 제2 스캔 신호(S2(n))에 의해 턴-온되어 데이터 전압(Vdata)을 제2 노드(B)에 인가함으로써 데이터 전압(Vdata)에 해당하는 전류가 구동 트랜지스터(DT2)로부터 발생할 수 있도록 한다. 제2 스위칭 회로는 제24 트랜지스터(T24)를 포함한다.
제24 트랜지스터(T24)는 제2 스캔 신호(S2(n))에 의해 턴-온되어 데이터 전압(Vdata)을 제2 노드(B)에 제공한다. 제24 트랜지스터(T24)는 제2 노드(B)와 데이터 전압 배선에 연결된다.
제1 스캔 신호(S1(n)) 및 제2 스캔 신호(S2(n))는 서로 다른 스캔 구동 회로를 통해 각각 제1 스위칭 회로 및 제2 스위칭 회로에 신호를 제공한다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 제3 스위칭 회로를 포함함으로써 제(n-4) 서브화소에 인가되는 제2 스캔 신호(S2(n-4))에 의해 턴-온되어 고전위 전압(Vdd)을 제2 노드(B)에 인가해준다. 제3 스위칭 회로는 초기화 기간 동안 고전위 전압 배선과 초기화 전압 배선 및 저전위 전압 전극이 서로 단락되는 것을 방지해 준다. 제3 스위칭 회로는 제25 트랜지스터(T25)를 포함한다.
제25 트랜지스터(T25)는 제(n-4) 서브화소에 인가되는 제2 스캔 신호(S2(n-4))에 의해 턴-온되어 고전위 전압(Vdd)을 제2 노드(B)에 제공한다. 제25 트랜지스터(T25)는 제2 노드(B)와 고전위 전압 배선에 연결된다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 발광 제어 회로는 에미션 신호(EM(n))에 의해 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT2)에 제공함으로써 구동 트랜지스터(DT2)가 턴-온되고 구동 전류(Ioled)를 발광소자(EL)에 제공한다. 발광 제어 회로는 에미션 트랜지스터(ET2)를 포함한다.
에미션 트랜지스터(ET2)는 에미션 신호(EM(n))에 의해 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT2)에 제공한다. 에미션 트랜지스터(ET2)는 고전위 전압 배선과 구동 트랜지스터(DT2)의 일전극에 연결된다.
도 6b를 참조하면, 제1 스캔 신호(S1(n))에 앞서서 제(n-4) 서브화소에 인가되는 제2 스캔 신호(S2(n-4))가 제n 서브화소에 공급되고, 제1 스캔 신호(S1(n))에 이어서 데이터 전압(Vdata)에 동기되는 제2 스캔 신호(S2(n))가 제n 서브화소에 공급된다. 서브화소의 구동은 초기화 기간(①), 샘플링 기간(②), 프로그래밍 기간(③), 및 발광 기간(④)으로 구분될 수 있다.
초기화 기간(①) 은 1 수평 기간(1H)이고, 초기화 기간(①) 동안 제(n-4) 서브화소에 인가되는 제2 스캔 신호(S2(n-4)) 및 에미션 신호(EM(n))는 온-레벨 펄스이다. 제(n-4) 서브화소에 인가되는 제2 스캔 신호(S2(n-4))에 의해 제25 트랜지스터(T25)가 턴-온되어 고전위 전압(Vdd)이 제2 노드(B)에 인가된다. 그리고, 에미션 신호(EM(n))에 의해 에미션 트랜지스터(ET2)가 턴-온되어 고전위 전압(Vdd)이 구동 트랜지스터(DT2)의 소스에 인가된다. 초기화 기간(①) 동안 제2 노드(B) 및 구동 트랜지스터(DT2)의 소스는 고전위 전압(Vdd)으로 셋팅된다.
샘플링 기간(②)은 3 수평 기간(3H)을 갖도록 도시하였지만 이에 한정되지는 않는다. 샘플링 기간(②)은 제1 스캔 신호(S1(n))에 의해 조절될 수 있다. 샘플링 기간(②) 동안 제1 스캔 신호(S1(n))가 온-레벨 펄스이고, 에미션 신호(EM(n))는 오프-레벨 펄스이다. 샘플링 기간(②) 동안 턴-온된 제1 스위칭 회로(T21, T22, T23)는 구동 트랜지스터(DT2)의 게이트 및 발광소자(EL)의 애노드를 초기화 전압(Vini)으로 방전시키고, 구동 트랜지스터(DT2)를 턴-온시켜 구동 트랜지스터(DT2)의 문턱전압을 감지한다.
본 명세서의 일 실시예에 따른 구동 회로는 샘플링 기간(②)을 3 수평 기간(3H)으로 하였지만 이에 한정되지는 않는다. 구동 트랜지스터(DT2)의 문턱전압을 보상하는 과정에서 데이터 전압(Vdata)은 사용되지 않도록 화소 구동 회로를 구현함으로써, 샘플링 기간(②)을 1 수평 기간(1H) 이상으로 확보할 수 있다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 데이터 전압(Vdata)을 인가하는 회로를 구동 트랜지스터(DT2)의 문턱전압을 보상하기 위한 회로와 분리되어 제어될 수 있도록 별도의 신호를 사용함으로써, 샘플링 기간(②)이 1 수평 기간(1H)을 초과할 수 있도록 충분히 확보하여 구동 트랜지스터(DT2)의 문턱전압을 정확히 보상할 수 있다. 또한, 표시패널(101)의 해상도 및 주파수가 증가하더라도 충분한 보상 시간을 확보할 수 있으며, 표시패널(101)의 해상도 및 주파수에 따라 샘플링 기간(②)을 조절할 수 있다.
프로그래밍 기간(③)은 1 수평 기간(1H)이고, 프로그래밍 기간(③) 동안 제2 스캔 신호(S2(n))는 온-레벨 펄스이다. 제1 스위칭 회로(T21, T22, T23), 구동 트랜지스터(DT2), 및 발광 제어 회로(ET2)는 턴-오프 상태이다. 제2 스캔 신호(S2(n))에 의해 제24 트랜지스터(T24)가 턴-온되어 데이터 전압(Vdata)이 제2 노드(B)에 인가되고, 제1 노드(A)는 제1 커패시터(Cst)의 커플링 효과로 데이터 전압(Vdata)과 구동 트랜지스터(DT2)의 문턱전압의 차가 인가된다. 그리고, 제2 커패시터(Cdt)를 형성하는 두 전극에는 각각 고전위 전압(Vdd)과 데이터 전압(Vdata)이 인가된다. 제1 커패시터(Cst)를 고전위 전압 배선에 직접적으로 연결하지 않고 제1 커패시터(Cst)와 고전위 전압 배선 사이에 제2 커패시터(Cdt)를 연결함으로써, 제2 노드(B)에 데이터 전압(Vdata)을 인가할 수 있다.
발광 기간(④) 동안 에미션 신호(EM(n))는 온-레벨 펄스이고, 제2 스캔 신호(S2(n))는 오프-레벨 펄스로 전환된다. 에미션 신호(EM(n))는 제1 스캔 신호(S1(n)) 및 제2 스캔 신호(S2(n))와 중첩되는 대략 4 수평 기간(4H) 동안 오프-레벨 펄스를 유지한다.
발광 기간 동안(④) 발광 제어 회로(ET2)가 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT2)의 소스와 도통시키고, 구동 트랜지스터(DT2)는 턴-온되어 구동 전류(Ioled)를 발광소자(EL)에 제공한다. 구동 전류(Ioled)는 수학식 1에 해당된다. 수학식 1을 참조하면, 구동 전류(Ioled)에서 구동 트랜지스터의 문턱전압 값은 제거되므로, 구동 전류(Ioled)는 구동 트랜지스터의 문턱전압에 의존하지 않고 문턱전압의 변화에도 영향을 받지 않는다.
제1 커패시터(Cst)는 발광 기간(④) 동안 구동 트랜지스터(DT2)의 게이트에 일정 전압을 지속적으로 유지시킴으로써 구동 전류(Ioled)를 일정하게 발광소자(EL)에 제공할 수 있게 한다.
도 7a 및 도 7b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 게이트 신호 파형도이다. 도 7a에 도시된 구동 회로는 표시 영역(DA)의 제n 행에 배치된 제n 서브화소에 대해 설명한다. 도 7a의 구동 회로는 도 2a의 구동 회로에 에미션 트랜지스터(ET32)가 추가된 회로이므로, 도 2a의 설명과 중복되는 부분은 생략하거나 간략히 할 수 있다.
본 명세서의 일 실시예에 따른 구동 회로는 구동 트랜지스터(DT3)의 문턱전압을 구동 회로를 통해 보상할 수 있는 내부 보상 회로이다.
구동 회로에는 고전위 전압(Vdd), 저전위 전압(Vss), 초기화 전압(Vini)의 전원 전압이 인가되고, 제1 스캔 신호(S1(n)), 제2 스캔 신호(S2(n)), 에미션 신호(EM(n)), 데이터 전압(Vdata)의 화소 구동 신호가 인가된다.
본 명세서의 일 실시예의 트랜지스터들은 PMOS 트랜지스터로 구현된 예이다.
발광소자(EL)는 데이터 전압(Vdata)에 따라 구동 트랜지스터(DT3)에서 조절되는 전류량으로 발광하여 입력 영상의 데이터 계조에 해당하는 휘도를 표현한다. 발광소자(EL)의 애노드는 발광 제어 회로에 연결되고, 발광소자(EL)의 캐소드는 저전위 전압(Vss)이 인가되는 저전위 전압 전극에 연결된다.
구동 트랜지스터(DT3)는 게이트-소스 간 전압(Vgs)에 따라 발광소자(EL)에 흐르는 전류를 조절하는 구동 소자이다. 구동 트랜지스터(DT3)는 제1 노드(A)에 연결된 게이트, 소스, 및 드레인을 포함한다.
제1 커패시터(Cst)는 제1 커패시턴스를 형성하기 위한 두 개의 전극을 포함하고, 두 개의 전극은 각각 제1 노드(A)와 제2 노드(B)에 연결된다. 제2 커패시터(Cdt)는 제2 커패시턴스를 형성하기 위한 두 개의 전극을 포함하고, 두 개의 전극은 각각 제2 노드(B)와 고전위 전압 배선에 연결된다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 제1 스위칭 회로는 제1 스캔 신호(S1(n))에 의해 턴-온되어 구동 트랜지스터(DT3)의 게이트 및 드레인을 초기화하고, 구동 트랜지스터(DT3)의 문턱전압을 보상한다. 제1 스위칭 회로는 제31 트랜지스터(T31), 제32 트랜지스터(T32), 및 제33 트랜지스터(T33)를 포함한다. 이전 실시예와 마찬가지로 구동 트랜지스터(DT1)의 문턱전압을 보상하는 과정에서 데이터 전압(Vdata)이 사용되지 않게 하기 위해, 제1 스위칭 회로는 화소 구동 회로에 데이터 전압(Vdata)을 인가시키기 위한 트랜지스터를 포함하지 않는다.
제31 트랜지스터(T31)는 제1 스캔 신호(S1(n))에 의해 턴-온되어 초기화 전압(Vini)을 제1 노드(A)에 제공한다. 제31 트랜지스터(T11)는 제1 노드(A)와 초기화 전압 배선에 연결된다. 제1 커패시터(Cst)에 연결되는 제31 트랜지스터(T31)는 더블-게이트형 트랜지스터로 구현됨으로써 누설전류를 줄일 수 있다. 또한, 더블-게이트형 트랜지스터를 구성하는 두 개의 트랜지스터 중 제1 노드(A)에 더 가깝게 연결된 트랜지스터의 채널의 길이를 초기화 전압 배선에 더 가깝게 연결된 트랜지스터의 채널의 길이보다 길게함으로써, 제21 트랜지스터(T21)의 누설전류를 줄일 수 있다.
제32 트랜지스터(T32)는 제1 스캔 신호(S1(n))에 의해 턴-온되어 초기화 전압(Vini)을 구동 트랜지스터(DT3)의 드레인에 제공한다. 제32 트랜지스터(T32)는 초기화 전압 배선과 구동 트랜지스터(DT3)의 드레인에 연결된다.
제33 트랜지스터(T33)는 제1 스캔 신호(S1(n))에 의해 턴-온되어 고전위 전압(Vdd)을 제2 노드(B)에 제공한다. 제33 트랜지스터(T33)는 제2 노드(B)와 구동 트랜지스터(DT3)의 소스에 연결된다. 제33 트랜지스터(T33)는 다른 트랜지스터를 통해 간접적으로 고전위 전압(Vdd)을 제공받을 수 있다.
본 명세서의 일 실시예에 따른 구동 회로의 제2 스위칭 회로는 제2 스캔 신호(S2(n))에 의해 턴-온되어 데이터 전압(Vdata)을 제2 노드(B)에 인가함으로써 데이터 전압(Vdata)에 해당하는 전류가 구동 트랜지스터(DT1)로부터 발생할 수 있도록 한다. 제2 스위칭 회로는 제34 트랜지스터(T34)를 포함한다.
제34 트랜지스터(T34)는 제2 스캔 신호(S2(n))에 의해 턴-온되어 데이터 전압(Vdata)을 제2 노드(B)에 제공한다. 제34 트랜지스터(T34)는 제2 노드(B)와 데이터 전압 배선에 연결된다.
제1 스캔 신호(S1(n)) 및 제2 스캔 신호(S2(n))는 서로 다른 스캔 구동 회로를 통해 각각 제1 스위칭 회로 및 제2 스위칭 회로에 신호를 제공한다.
본 명세서의 일 실시예에 따른 구동 회로의 발광 제어 회로는 에미션 신호(EM(n))에 의해 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT3)에 제공함으로써 구동 트랜지스터(DT3)를 턴-온시켜 구동 전류(Ioled)를 발생시키고, 구동 트랜지스터(DT3)와 발광소자(EL) 사이에 전류 패스를 형성한다. 발광 제어 회로는 제1 에미션 트랜지스터(ET31) 및 제2 에미션 트랜지스터(ET32)를 포함한다.
제1 에미션 트랜지스터(ET31)는 에미션 신호(EM(n))에 의해 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT3)에 제공한다. 제1 에미션 트랜지스터(ET31)는 고전위 전압 배선과 구동 트랜지스터(DT3)의 소스에 연결된다.
제2 에미션 트랜지스터(ET32)는 에미션 신호(EM(n))에 의해 턴-온되어 구동 트랜지스터(DT3)에서 발생한 구동 전류를 발광소자(EL)의 애노드에 제공한다. 제2 에미션 트랜지스터(ET32)가 추가되면 제1 에미션 트랜지스터(ET31)만 있는 구조 대비 저항이 증가하기 때문에 초기화 기간에서 발광소자(EL)로 흐를 수 있는 전류를 더 감소시킬 수 있다. 이에 따라, 블랙화면이 더 어두워지므로 표시패널의 명암비를 향상시킬 수 있다. 또한, 초기화 기간에 발광소자(EL)의 애노드를 초기화 전압으로 방전시킨다.
도 7b를 참조하면, 제1 스캔 신호(S1(n))에 이어서 데이터 전압(Vdata)에 동기되는 제2 스캔 신호(S2(n))가 제n 서브화소에 공급된다. 서브화소의 구동은 초기화 기간(①), 샘플링 기간(②), 프로그래밍 기간(③), 및 발광 기간(④)으로 구분될 수 있다.
초기화 기간(①)은 1 수평 기간(1H)이고, 초기화 기간(①) 동안 제1 스캔 신호(S1(n)) 및 에미션 신호(EM(n))는 온-레벨 펄스이다. 따라서, 제1 스위칭 회로(T31, T32, T33), 구동 트랜지스터(DT3), 및 발광 제어 회로(ET31, ET32)가 턴-온되어 제1 노드(B)와 초기화 전압 배선이 도통되고, 애노드와 초기화 전압 배선이 도통되며, 제2 노드(B)와 고전위 전압 배선이 도통된다.
샘플링 기간(②) 동안 제1 스캔 신호(S1(n))가 온-레벨 펄스이고, 에미션 신호(EM(n))는 오프-레벨 펄스이다. 샘플링 기간(②) 동안 턴-온된 제1 스위칭 회로(T31, T32, T33) 및 구동 트랜지스터(DT3)에 의해 구동 트랜지스터(DT3)의 문턱전압을 감지한다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 샘플링 기간(②)을 3 수평 기간(3H)으로 하였지만 이에 한정되지 않는다. 구동 트랜지스터(DT3)의 문턱전압을 보상하는 과정에서 데이터 전압(Vdata)은 사용되지 않도록 화소 구동 회로를 구현함으로써, 샘플링 기간(②)을 1 수평 기간(1H) 이상으로 확보할 수 있다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 데이터 전압(Vdata)을 인가하는 회로를 구동 트랜지스터(DT3)의 문턱전압을 보상하기 위한 회로와 분리되어 제어될 수 있도록 별도의 신호를 사용함으로써, 샘플링 기간(②)이 1 수평 기간(1H)을 초과할 수 있도록 충분히 확보하여 구동 트랜지스터(DT3)의 문턱전압을 정확히 보상할 수 있다. 또한, 표시패널(101)의 해상도 및 주파수가 증가하더라도 충분한 보상 시간을 확보할 수 있으며, 표시패널(101)의 해상도 및 주파수에 따라 샘플링 기간(②)을 조절할 수 있다.
프로그래밍 기간(③) 동안 제2 스위칭 회로(T34)는 턴-온되어 데이터 전압 배선과 제2 노드(B)를 도통시킨다. 제1 스위칭 회로(T31, T32, T33), 구동 트랜지스터(DT1), 및 발광 제어 회로(ET31, ET32)는 턴-오프 상태이다. 이 경우, 제2 노드(B)에는 데이터 전압(Vdata)이 인가되고, 제1 커패시터(Cst)의 커플링 효과로 제1 노드(A)는 데이터 전압(Vdata)과 구동 트랜지스터(DT3)의 문턱전압의 차가 인가된다. 그리고, 제2 커패시터(Cdt)를 형성하는 두 전극에는 각각 고전위 전압(Vdd)과 데이터 전압(Vdata)이 인가된다. 제1 커패시터(Cst)를 고전위 전압 배선에 직접적으로 연결하지 않고 제1 커패시터(Cst)와 고전위 전압 배선 사이에 제2 커패시터(Cdt)를 연결함으로써, 제2 노드(B)에 데이터 전압(Vdata)을 인가할 수 있다.
발광 기간 동안(④) 발광 제어 회로(ET31, ET32)가 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT3)의 소스와 도통시키고, 구동 트랜지스터(DT3)는 턴-온되어 구동 전류(Ioled)를 발광소자(EL)에 제공한다. 구동 전류(Ioled)는 수학식 1에 해당된다. 수학식 1을 참조하면, 구동 전류(Ioled)에서 구동 트랜지스터의 문턱전압 값은 제거되므로, 구동 전류(Ioled)는 구동 트랜지스터의 문턱전압에 의존하지 않고 문턱전압의 변화에도 영향을 받지 않는다.
제1 커패시터(Cst)는 발광 기간(④) 동안 구동 트랜지스터(DT3)의 게이트에 일정 전압을 지속적으로 유지시킴으로써 구동 전류(Ioled)를 일정하게 발광소자(EL)에 제공할 수 있게 한다.
도 8은 도 7a에 도시된 화소 구동 회로의 레이아웃 도면이다.
도 8을 참조하면, 데이터 배선(24a), 고전위 전압 배선(24b), 및 초기화 전압 배선(24c)은 열방향으로 배치되고, 제1 스캔 배선(22a), 제2 스캔 배선(22b), 및 에미션 배선(22c)은 행방향으로 배치된다. 그리고, 액티브 전극(21)은 제1 스위칭 회로, 제2 스위칭 회로, 구동 트랜지스터, 및 발광 제어 회로를 구성하는 트랜지스터들의 채널이 형성되어야하는 곳에 서로 연결되어 일체로 형성된다.
제31 트랜지스터(T31) 및 제32 트랜지스터(T32)는 서로 인접하게 배치되고, 제31 트랜지스터(T31) 및 제32 트랜지스터(T32) 각각의 일전극은 동일한 컨택홀(소스 컨택홀(CHs))을 통해 초기화 전압 배선(24c)에 연결된다. 소스 컨택홀(CHs)은 초기화 전압 배선(24c)이 분기될 필요 없도록 초기화 전압 배선(24c)과 중첩된다. 초기화 전압 배선(24c)은 데이터 배선(24a) 및 고전위 전압 배선(24b)과 동일 층에 동일한 재료로 형성된다.
구동 트랜지스터(DT3)의 소스는 제1 발광 제어 회로(ET31)를 통해 고전위 전압 배선(24b)과 연결되고, 구동 트랜지스터(DT3)의 드레인은 애노드 컨택홀(CHa)을 통해 애노드 전극과 연결된다. 그리고, 구동 트랜지스터(DT3)의 게이트(22)는 게이트 컨택홀(CHg)을 통해 제31 트랜지스터(T31)의 타전극(24d)과 연결된다. 제31 트랜지스터(T31)의 타전극(24d)과 구동 트랜지스터(DT3)의 게이트(22)가 서로 컨택하도록 하기 위해 제1 커패시터(Cst)의 제23 전극(23)은 게이트 컨택홀(CHg)을 둘러싸도록 홀(Hc)을 형성한다. 제23 전극(23)에 형성된 홀(Hc)은 제31 트랜지스터(T31)의 타전극(24d) 및 구동 트랜지스터(DT3)의 게이트(22)와 단락되지 않도록 할 수 있다.
제1 커패시터(Cst)는 제23 전극(23) 및 제22 전극(22)을 포함하고, 제23 전극(23)은 제1 커패시터(Cst)의 일전극으로써의 역할을 한다. 제22 전극(22)은 제23 전극(23) 하부에 위치하고 제23 전극(23)과 중첩되어 제1 커패시턴스를 형성하고, 구동 트랜지스터(DT3)의 게이트로써의 역할을 한다. 제23 전극(23)은 제22 전극(22) 보다 크게 형성하여 제22 전극(22)과 중첩될 수 있도록 한다.
제2 커패시터(Cdt)는 제25 전극 및 제26 전극을 포함한다. 제25 전극은 제1 커패시터(Cst)의 제23 전극(23)이 연장되어 고전위 전압 배선(24b)과 중첩되는 부분이고, 제26 전극은 제25 전극과 중첩되는 고전위 전압 배선(24b)의 일부분이다. 제25 전극 및 제26 전극이 서로 중첩되는 영역에서 제2 커패시턴스가 형성된다. 제2 커패시턴스를 증가시키기 위해 제1 커패시터(Cst)의 제22 전극(22)과 중첩되지 않도록 제26 전극의 영역을 확장시킴으로써 보상성능을 향상시켜 표시패널의 고휘도를 구현할 수 있다. 제26 전극의 영역은 고전위 전압 배선(24b)의 일부를 돌출시킴으로써 확장시킬 수 있다. 제1 커패시터(Cst)와 제2 커패시터(Cdt)는 서로 중첩하지 않으며 동일한 전극(23)을 공유하며, 동일한 전극(23)의 서로 다른 영역에서 커패시턴스를 형성한다.
도 9a 및 도 9b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 게이트 신호 파형도이다. 도 9a에 도시된 화소 구동 회로는 표시 영역(DA)의 제n 행에 배치된 제n 서브화소에 대해 설명한다. 도 9a의 구동 회로는 도 6a 및 도 7a의 구성 요소들이 모두 포함된 회로이므로, 도 6a 및 도 7a의 설명과 중복되는 부분은 생략하거나 간략히 할 수 있다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 구동 트랜지스터(DT4)의 문턱전압을 화소 구동 회로를 통해 보상할 수 있는 내부 보상 회로이다.
구동 회로에는 고전위 전압(Vdd), 저전위 전압(Vss), 초기화 전압(Vini)의 전원 전압이 인가되고, 제1 스캔 신호(S1(n)), 제2 스캔 신호(S2(n)), 제(n-4) 서브화소에 인가되는 제2 스캔 신호(S2(n-4)), 에미션 신호(EM(n)), 데이터 전압(Vdata)의 화소 구동 신호가 인가된다.
본 명세서의 일 실시예의 트랜지스터들은 PMOS 트랜지스터로 구현된 예이다.
발광소자(EL)는 데이터 전압(Vdata)에 따라 구동 트랜지스터(DT4)에서 조절되는 전류량으로 발광하여 입력 영상의 데이터 계조에 해당하는 휘도를 표현한다. 발광소자(EL)의 애노드는 발광 제어 회로에 연결되고, 발광소자(EL)의 캐소드는 저전위 전압(Vss)이 인가되는 저전위 전압 전극에 연결된다.
구동 트랜지스터(DT4)는 게이트-소스 간 전압(Vgs)에 따라 발광소자(EL)에 흐르는 전류를 조절하는 구동 소자이다. 구동 트랜지스터(DT4)는 제1 노드(A)에 연결된 게이트, 소스, 및 드레인을 포함한다.
제1 커패시터(Cst)는 제1 커패시턴스를 형성하기 위한 두 개의 전극을 포함하고, 두 개의 전극은 각각 제1 노드(A)와 제2 노드(B)에 연결된다. 제2 커패시터(Cdt)는 제2 커패시턴스를 형성하기 위한 두 개의 전극을 포함하고, 두 개의 전극은 각각 제2 노드(B)와 고전위 전압 배선에 연결된다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 제1 스위칭 회로는 제1 스캔 신호(S1(n))에 의해 턴-온되어 구동 트랜지스터(DT4)의 게이트 및 드레인을 초기화하고, 구동 트랜지스터(DT4)의 문턱전압을 보상한다. 제1 스위칭 회로는 제41 트랜지스터(T41), 제42 트랜지스터(T42), 및 제43 트랜지스터(T43)를 포함한다. 이전의 실시예들과 마찬가지로 구동 트랜지스터(DT4)의 문턱전압을 보상하는 과정에서 데이터 전압(Vdata)이 사용되지 않으므로, 제1 스위칭 회로는 화소 구동 회로에 데이터 전압(Vdata)을 인가시키기 위한 트랜지스터를 포함하지 않는다.
제41 트랜지스터(T41)는 제1 스캔 신호(S1(n))에 의해 턴-온되어 초기화 전압(Vini)을 제1 노드(A)에 제공한다. 제41 트랜지스터(T41)는 제1 노드(A)와 초기화 전압 배선에 연결된다. 제1 커패시터(Cst)에 연결되는 제41 트랜지스터(T41)는 더블-게이트형 트랜지스터로 구현됨으로써 누설전류를 줄일 수 있다. 또한, 더블-게이트형 트랜지스터를 구성하는 두 개의 트랜지스터 중 제1 노드(A)에 더 가깝게 연결된 트랜지스터의 채널의 길이를 초기화 전압 배선에 더 가깝게 연결된 트랜지스터의 채널의 길이보다 길게함으로써, 제41 트랜지스터(T41)의 누설전류를 줄일 수 있다.
제42 트랜지스터(T42)는 제1 스캔 신호(S1(n))에 의해 턴-온되어 초기화 전압(Vini)을 구동 트랜지스터(DT4)의 드레인에 제공한다. 제42 트랜지스터(T42)는 초기화 전압 배선과 구동 트랜지스터(DT4)의 드레인에 연결된다.
제43 트랜지스터(T43)는 제1 스캔 신호(S1(n))에 의해 턴-온되어 고전위 전압(Vdd)을 제2 노드(B)에 제공한다. 제43 트랜지스터(T43)는 제2 노드(B)와 구동 트랜지스터(DT4)의 일전극에 연결된다. 제43 트랜지스터(T43)는 다른 트랜지스터를 통해 간접적으로 고전위 전압(Vdd)을 제공받을 수 있다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 제2 스위칭 회로는 제2 스캔 신호(S2(n))에 의해 턴-온되어 데이터 전압(Vdata)을 제2 노드(B)에 인가함으로써 데이터 전압(Vdata)에 해당하는 전류가 구동 트랜지스터(DT4)로부터 발생할 수 있도록 한다. 제2 스위칭 회로는 제44 트랜지스터(T44)를 포함한다.
제44 트랜지스터(T44)는 제2 스캔 신호(S2(n))에 의해 턴-온되어 데이터 전압(Vdata)을 제2 노드(B)에 제공한다. 제44 트랜지스터(T44)는 제2 노드(B)와 데이터 전압 배선에 연결된다.
제1 스캔 신호(S1(n)) 및 제2 스캔 신호(S2(n))는 서로 다른 스캔 구동 회로를 통해 각각 제1 스위칭 회로 및 제2 스위칭 회로에 신호를 제공한다.
본 명세서의 일 실시예에 따른 구동 회로는 제3 스위칭 회로를 포함함으로써 제(n-4) 서브화소에 인가되는 제2 스캔 신호(S2(n-4))에 의해 턴-온되어 고전위 전압(Vdd)을 제2 노드(B)에 인가해준다. 제3 스위칭 회로는 초기화 기간 동안 고전위 전압 배선과 초기화 전압 배선 및 저전위 전압 전극이 서로 단락되는 것을 방지해 준다. 제3 스위칭 회로는 제45 트랜지스터(T45)를 포함한다.
제45 트랜지스터(T45)는 제(n-4) 서브화소에 인가되는 제2 스캔 신호(S2(n-4))에 의해 턴-온되어 고전위 전압(Vdd)을 제2 노드(B)에 제공한다. 제45 트랜지스터(T45)는 제2 노드(B)와 고전위 전압 배선에 연결된다.
본 명세서의 일 실시예에 따른 구동 회로의 발광 제어 회로는 에미션 신호(EM(n))에 의해 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT4)에 제공함으로써 구동 트랜지스터(DT4)를 턴-온시켜 구동 전류(Ioled)를 발생시키고, 구동 트랜지스터(DT4)와 발광소자(EL) 사이에 전류 패스를 형성한다. 발광 제어 회로는 제1 에미션 트랜지스터(ET41) 및 제2 에미션 트랜지스터(ET42)를 포함한다.
제1 에미션 트랜지스터(ET41)는 에미션 신호(EM(n))에 의해 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT4)에 제공한다. 제1 에미션 트랜지스터(ET41)는 고전위 전압 배선과 구동 트랜지스터(DT4)의 소스에 연결된다.
제2 에미션 트랜지스터(ET42)는 에미션 신호(EM(n))에 의해 턴-온되어 구동 트랜지스터(DT4)에서 발생한 구동 전류를 발광소자(EL)의 애노드에 제공한다. 제2 에미션 트랜지스터(ET42)가 추가되면 제1 에미션 트랜지스터(ET41)만 있는 구조 대비 저항이 증가하기 때문에 초기화 기간에서 발광소자(EL)로 흐를 수 있는 전류를 더 감소시킬 수 있다. 이에 따라, 블랙화면이 더 어두워지므로 표시패널의 명암비를 향상시킬 수 있다. 또한, 초기화 기간에 발광소자(EL)의 애노드를 초기화 전압으로 방전시킨다.
도 9b를 참조하면, 제1 스캔 신호(S1(n))에 앞서서 제(n-4) 서브화소에 인가되는 제2 스캔 신호(S2(n-4))가 제n 서브화소에 공급되고, 제1 스캔 신호(S1(n))에 이어서 데이터 전압(Vdata)에 동기되는 제2 스캔 신호(S2(n))가 제n 서브화소에 공급된다. 서브화소의 구동은 초기화 기간(①), 샘플링 기간(②), 프로그래밍 기간(③), 및 발광 기간(④)으로 구분될 수 있다.
초기화 기간(①) 은 1 수평 기간(1H)이고, 초기화 기간(①) 동안 제(n-4) 서브화소에 인가되는 제2 스캔 신호(S2(n-4)) 및 에미션 신호(EM(n))는 온-레벨 펄스이다. 제(n-4) 서브화소에 인가되는 제2 스캔 신호(S2(n-4))에 의해 제45 트랜지스터(T45)가 턴-온되어 고전위 전압(Vdd)이 제2 노드(B)에 인가된다. 그리고, 에미션 신호(EM(n))에 의해 제1 에미션 트랜지스터(ET41)가 턴-온되어 고전위 전압(Vdd)이 구동 트랜지스터(DT4)의 소스에 인가된다. 초기화 기간(①) 동안 제2 노드(B) 및 구동 트랜지스터(DT4)의 소스는 고전위 전압(Vdd)으로 셋팅된다.
샘플링 기간(②)은 3 수평 기간(3H)을 갖도록 도시하였지만 이에 한정되지는 않는다. 샘플링 기간(②)은 제1 스캔 신호(S1(n))에 의해 조절될 수 있다. 샘플링 기간(②) 동안 제1 스캔 신호(S1(n))가 온-레벨 펄스로 유지되고, 에미션 신호(EM(n))는 오프-레벨 펄스로 전환된다. 샘플링 기간(②) 동안 턴-온된 제1 스위칭 회로(T41, T42, T43)는 구동 트랜지스터(DT4)의 게이트 및 드레인을 초기화 전압(Vini)으로 방전시키고, 구동 트랜지스터(DT4)를 턴-온시켜 구동 트랜지스터(DT4)의 문턱전압을 감지한다. 이 경우, 제1 노드(A)는 초기화 전압(Vini)이고, 제2 노드(B)는 초기화 전압(Vini)과 구동 트랜지스터(DT4)의 문턱전압의 합이다. 따라서, 제2 노드(B)에는 구동 트랜지스터(DT4)의 문턱전압 값이 저장된다.
본 명세서의 일 실시예에 따른 구동 회로는 샘플링 기간(②)을 3 수평 기간(3H)으로 하였지만 이에 한정되지 않는다. 구동 트랜지스터(DT4)의 문턱전압을 보상하는 과정에서 데이터 전압(Vdata)은 사용되지 않도록 구동 회로를 구현함으로써, 샘플링 기간(②)을 1 수평 기간(1H) 이상으로 확보할 수 있다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 데이터 전압(Vdata)을 인가하는 회로를 구동 트랜지스터(DT4)의 문턱전압을 보상하기 위한 회로와 분리되어 제어될 수 있도록 별도의 신호를 사용함으로써, 샘플링 기간(②)이 1 수평 기간(1H)을 초과할 수 있도록 충분히 확보하여 구동 트랜지스터(DT2)의 문턱전압을 정확히 보상할 수 있다. 또한, 표시패널(101)의 해상도 및 주파수가 증가하더라도 충분한 보상 시간을 확보할 수 있으며, 표시패널(101)의 해상도 및 주파수에 따라 샘플링 기간(②)을 조절할 수 있다.
프로그래밍 기간(③)은 1 수평 기간(1H)이고, 프로그래밍 기간(③) 동안 제2 스캔 신호(S2(n))는 온-레벨 펄스이다. 제1 스위칭 회로(T41, T42, T43), 구동 트랜지스터(DT4), 및 발광 제어 회로(ET41, ET42)는 턴-오프 상태이다. 제2 스캔 신호(S2(n))에 의해 제44 트랜지스터(T44)가 턴-온되어 데이터 전압(Vdata)이 제2 노드(B)에 인가되고, 제1 노드(A)는 제1 커패시터(Cst)의 커플링 효과로 데이터 전압(Vdata)과 구동 트랜지스터(DT4)의 문턱전압의 차가 인가된다. 그리고, 제2 커패시터(Cdt)를 형성하는 두 전극에는 각각 고전위 전압(Vdd)과 데이터 전압(Vdata)이 인가된다. 제1 커패시터(Cst)를 고전위 전압 배선에 직접적으로 연결하지 않고 제1 커패시터(Cst)와 고전위 전압 배선 사이에 제2 커패시터(Cdt)를 연결함으로써, 제2 노드(B)에 데이터 전압(Vdata)을 인가할 수 있다.
발광 기간(④) 동안 에미션 신호(EM(n))는 온-레벨 펄스이고, 제2 스캔 신호(S2(n))는 오프-레벨 펄스로 전환된다. 에미션 신호(EM(n))는 제1 스캔 신호(S1(n)) 및 제2 스캔 신호(S2(n))와 중첩되는 대략 4 수평 기간(4H) 동안 오프-레벨 펄스를 유지한다.
발광 기간 동안(④) 발광 제어 회로(ET41, ET42)가 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT4)의 소스와 도통시키고, 구동 트랜지스터(DT4)는 턴-온되어 구동 전류(Ioled)를 발광소자(EL)에 제공한다. 구동 전류(Ioled)는 수학식 1에 해당된다. 수학식 1을 참조하면, 구동 전류(Ioled)에서 구동 트랜지스터의 문턱전압 값은 제거되므로, 구동 전류(Ioled)는 구동 트랜지스터의 문턱전압에 의존하지 않고 문턱전압의 변화에도 영향을 받지 않는다.
제1 커패시터(Cst)는 발광 기간(④) 동안 구동 트랜지스터(DT4)의 게이트에 일정 전압을 지속적으로 유지시킴으로써 구동 전류(Ioled)를 일정하게 발광소자(EL)에 제공할 수 있게 한다.
도 10a 및 도 10b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 게이트 신호 파형도이다. 도 10a에 도시된 화소 구동 회로는 표시 영역(DA)의 제n 행에 배치된 제n 서브화소에 대해 설명한다. 도 10a의 화소 구동 회로는 도 7a의 화소 구동 회로에서 일부의 트랜지스터가 NMOS로 구현된 회로이므로, 도 7a의 설명과 중복되는 부분은 생략하거나 간략히 할 수 있다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 구동 트랜지스터(DT5)의 문턱전압을 화소 구동 회로를 통해 보상할 수 있는 내부 보상 회로이다.
화소 구동 회로에는 고전위 전압(Vdd), 저전위 전압(Vss), 초기화 전압(Vini)의 전원 전압이 인가되고, 스캔 신호(S(n)), 제(n-1) 서브화소에 인가되는 에미션 신호(EM(n-1)), 에미션 신호(EM(n)), 데이터 전압(Vdata)의 화소 구동 신호가 인가된다.
본 명세서의 일 실시예의 트랜지스터들은 NMOS 및 PMOS 트랜지스터로 구현된 예로, NMOS 트랜지스터의 턴-온 전압은 게이트 하이 전압이고 NMOS 트랜지스터의 턴-오프 전압은 게이트 로우 전압이며, PMOS 트랜지스터의 턴-온 전압은 게이트 로우 전압이고 PMOS 트랜지스터의 턴-오프 전압은 게이트 하이 전압이다.
발광소자(EL)는 데이터 전압(Vdata)에 따라 구동 트랜지스터(DT5)에서 조절되는 전류량으로 발광하여 입력 영상의 데이터 계조에 해당하는 휘도를 표현한다. 발광소자(EL)의 애노드는 발광 제어 회로에 연결되고, 발광소자(EL)의 캐소드는 저전위 전압(Vss)이 인가되는 저전위 전압 전극에 연결된다.
구동 트랜지스터(DT5)는 게이트-소스 간 전압(Vgs)에 따라 발광소자(EL)에 흐르는 전류를 조절하는 구동 소자이다. 구동 트랜지스터(DT5)는 PMOS 트랜지스터로 구현되고 제1 노드(A)에 연결된 게이트, 소스, 및 드레인을 포함한다.
제1 커패시터(Cst)는 제1 커패시턴스를 형성하기 위한 두 개의 전극을 포함하고, 두 개의 전극은 각각 제1 노드(A)와 제2 노드(B)에 연결된다. 제2 커패시터(Cdt)는 제2 커패시턴스를 형성하기 위한 두 개의 전극을 포함하고, 두 개의 전극은 각각 제2 노드(B)와 고전위 전압 배선에 연결된다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 제1 스위칭 회로는 제(n-1) 서브화소에 인가되는 에미션 신호(EM(n-1))에 의해 턴-온되어 구동 트랜지스터(DT5)의 게이트 및 드레인을 초기화하고, 구동 트랜지스터(DT5)의 문턱전압을 보상한다. 제1 스위칭 회로는 NMOS 트랜지스터로 구현된 제51 트랜지스터(T51), 제52 트랜지스터(T52), 및 제53 트랜지스터(T53)를 포함한다. 이전 실시예와 마찬가지로 구동 트랜지스터(DT5)의 문턱전압을 보상하는 과정에서 데이터 전압(Vdata)이 사용되지 않게 하기 위해, 제1 스위칭 회로는 화소 구동 회로에 데이터 전압(Vdata)을 인가시키기 위한 트랜지스터를 포함하지 않는다.
제51 트랜지스터(T51)는 제(n-1) 서브화소에 인가되는 에미션 신호(EM(n-1))에 의해 턴-온되어 초기화 전압(Vini)을 제1 노드(A)에 제공한다. 제51 트랜지스터(T51)는 제1 노드(A)와 초기화 전압 배선에 연결된다. 제1 커패시터(Cst)에 연결되는 제51 트랜지스터(T51)는 더블-게이트형 트랜지스터로 구현됨으로써 누설전류를 줄일 수 있다. 또한, 더블-게이트형 트랜지스터를 구성하는 두 개의 트랜지스터 중 제1 노드(A)에 더 가깝게 연결된 트랜지스터의 채널의 길이를 초기화 전압 배선에 더 가깝게 연결된 트랜지스터의 채널의 길이보다 길게함으로써, 제51 트랜지스터(T51)의 누설전류를 줄일 수 있다.
제52 트랜지스터(T52)는 제(n-1) 서브화소에 인가되는 에미션 신호(EM(n-1))에 의해 턴-온되어 초기화 전압(Vini)을 구동 트랜지스터(DT5)의 드레인에 제공한다. 제52 트랜지스터(T52)는 초기화 전압 배선과 구동 트랜지스터(DT5)의 드레인에 연결된다.
제53 트랜지스터(T53)는 제(n-1) 서브화소에 인가되는 에미션 신호(EM(n-1))에 의해 턴-온되어 고전위 전압(Vdd)을 제2 노드(B)에 제공한다. 제53 트랜지스터(T53)는 제2 노드(B)와 구동 트랜지스터(DT5)의 소스에 연결된다. 제53 트랜지스터(T53)는 다른 트랜지스터를 통해 간접적으로 고전위 전압(Vdd)을 제공받을 수 있다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 제2 스위칭 회로는 스캔 신호(S(n))에 의해 턴-온되어 데이터 전압(Vdata)을 제2 노드(B)에 인가함으로써 데이터 전압(Vdata)에 해당하는 전류가 구동 트랜지스터(DT5)로부터 발생할 수 있도록 한다. 제2 스위칭 회로는 NMOS 트랜지스터로 구현된 제54 트랜지스터(T54)를 포함한다.
제54 트랜지스터(T54)는 스캔 신호(S(n))에 의해 턴-온되어 데이터 전압(Vdata)을 제2 노드(B)에 제공한다. 제54 트랜지스터(T54)는 제2 노드(B)와 데이터 전압 배선에 연결된다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 발광 제어 회로는 에미션 신호(EM(n))에 의해 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT5)에 제공함으로써 구동 트랜지스터(DT5)를 턴-온시켜 구동 전류(Ioled)를 발생시키고, 구동 트랜지스터(DT5)와 발광소자(EL) 사이에 전류 패스를 형성한다. 발광 제어 회로는 PMOS 트랜지스터로 구현된 제1 에미션 트랜지스터(ET51) 및 제2 에미션 트랜지스터(ET52)를 포함한다.
제1 에미션 트랜지스터(ET51)는 에미션 신호(EM(n))에 의해 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT5)에 제공한다. 제1 에미션 트랜지스터(ET51)는 고전위 전압 배선과 구동 트랜지스터(DT5)의 소스에 연결된다.
제2 에미션 트랜지스터(ET52)는 에미션 신호(EM(n))에 의해 턴-온되어 구동 트랜지스터(DT5)에서 발생한 구동 전류를 발광소자(EL)의 애노드에 제공한다. 제2 에미션 트랜지스터(ET52)가 추가되면 제1 에미션 트랜지스터(ET51)만 있는 구조 대비 저항이 증가하기 때문에 초기화 기간에서 발광소자(EL)로 흐를 수 있는 전류를 더 감소시킬 수 있다. 이에 따라, 블랙화면이 더 어두워지므로 표시패널의 명암비를 향상시킬 수 있다. 또한, 초기화 기간에 발광소자(EL)의 애노드를 초기화 전압으로 방전시킨다.
도 11a에 도시된 구동 회로와 같이 제2 에미션 트랜지스터(ET52)는 생략될 수 있다. 도 11b는 도 11a의 구동 회로의 게이트 신호 파형도로 제2 에미션 트랜지스터(ET52)가 생략되더라도 도 10b와 동일한 게이트 신호 파형으로 동작될 수 있다.
도 10b를 참조하면, 제(n-1) 서브화소에 인가되는 에미션 신호(EM(n-1))에 이어서 데이터 전압(Vdata)에 동기되는 스캔 신호(S(n))가 제n 서브화소에 공급된다. 서브화소의 구동은 초기화 기간(①), 샘플링 기간(②), 프로그래밍 기간(③), 및 발광 기간(④)으로 구분될 수 있다.
초기화 기간(①) 및 프로그래밍 기간(③)은 각각 1 수평 기간(1H)을 갖고, 샘플링 기간(②)은 3 수평 기간(3H)을 갖는다. 샘플링 기간(②)은 제(n-1) 서브화소에 인가되는 에미션 신호(EM(n-1))에 의해 제어되어 수평 기간을 조절할 수 있다. 제(n-1) 서브화소에 인가되는 에미션 신호(EM(n-1))는 초기화 기간(①) 및 샘플링 기간(②) 동안 온-레벨 펄스이고, 프로그래밍 기간(③) 및 발광 기간(④) 동안 오프-레벨 펄스이다. 스캔 신호(S(n))는 프로그래밍 기간(③) 동안 온-레벨 펄스이고, 초기화 기간(①), 샘플링 기간(②), 및 발광 기간(④) 동안 오프-레벨 펄스이다. 에미션 신호(EM(n))는 초기화 기간(①) 및 발광 기간(④) 동안 온-레벨 펄스이고, 샘플링 기간(②) 및 프로그래밍 기간(③) 동안 오프-레벨 펄스이다. 에미션 신호(EM(n))는 제(n-1) 서브화소에 인가되는 에미션 신호(EM(n-1)) 및 스캔 신호(S(n))와 중첩되는 대략 4 수평 기간(4H) 동안 오프-레벨 펄스를 유지한다.
이 경우, 제1 스위칭 회로에 인가되는 제(n-1) 서브화소에 인가되는 에미션 신호(EM(n-1))의 온-레벨 펄스는 게이트 하이 전압이고 오프-레벨 펄스는 게이트 로우 전압이다. 제2 스위칭 회로에 인가되는 스캔 신호(S(n))의 온-레벨 펄스는 게이트 하이 전압이고 오프-레벨 펄스는 게이트 로우 전압이다. 발광 제어 회로에 인가되는 에미션 신호(EM(n))의 온-레벨 펄스는 게이트 로우 전압이고 오프-레벨 펄스는 게이트 하이 전압이다.
초기화 기간(①) 동안 제1 스위칭 회로(T51, T52, T53), 구동 트랜지스터(DT5), 및 발광 제어 회로(ET51, ET52)가 턴-온되어 제1 노드(B)와 초기화 전압 배선이 도통되고, 애노드와 초기화 전압 배선이 도통되며, 제2 노드(B)와 고전위 전압 배선이 도통된다.
샘플링 기간(②) 동안 제1 스위칭 회로(T51, T52, T53) 및 구동 트랜지스터(DT5)는 턴-온 상태이다. 그리고, 발광 제어 회로(ET51, ET52)가 턴-오프 상태이므로 제2 노드(B)의 전압은 점점 낮아져 초기화 전압(Vini)과 구동 트랜지스터(DT5)의 문턱전압의 합에 이른다. 따라서, 제2 노드(B)에는 구동 트랜지스터(DT5)의 문턱전압 값이 저장된다.
본 명세서의 일 실시예에 따른 구동 회로는 샘플링 기간(②)을 3 수평 기간(3H)으로 하였지만 이에 한정되지는 않는다. 구동 트랜지스터(DT5)의 문턱전압을 보상하는 과정에서 데이터 전압(Vdata)은 사용되지 않도록 화소 구동 회로를 구현함으로써, 샘플링 기간(②)을 1 수평 기간(1H) 이상으로 확보할 수 있다.
본 명세서의 일 실시예에 따른 화소 구동 회로에 데이터 전압(Vdata)을 인가하는 회로를 구동 트랜지스터(DT5)의 문턱전압을 보상하기 위한 회로와 분리되어 제어될 수 있도록 별도의 신호를 사용함으로써, 샘플링 기간(②)이 1 수평 기간(1H)을 초과할 수 있도록 충분히 확보하여 구동 트랜지스터(DT5)의 문턱전압을 정확히 보상할 수 있다. 또한, 표시패널(101)의 해상도 및 주파수가 증가하더라도 충분한 보상 시간을 확보할 수 있으며, 표시패널(101)의 해상도 및 주파수에 따라 샘플링 기간(②)을 조절할 수 있다.
프로그래밍 기간(③) 동안 제2 스위칭 회로(T54)는 턴-온되어 데이터 전압 배선과 제2 노드(B)를 도통시킨다. 제1 스위칭 회로(T51, T52, T53), 구동 트랜지스터(DT5), 및 발광 제어 회로(ET51, ET52)는 턴-오프 상태이다. 이 경우, 제2 노드(B)에는 데이터 전압(Vdata)이 인가되고, 제1 커패시터(Cst)의 커플링 효과로 제1 노드(A)는 데이터 전압(Vdata)과 구동 트랜지스터(DT5)의 문턱전압의 차가 인가된다. 그리고, 제2 커패시터(Cdt)를 형성하는 두 전극에는 각각 고전위 전압(Vdd)과 데이터 전압(Vdata)이 인가된다. 제1 커패시터(Cst)를 고전위 전압 배선에 직접적으로 연결하지 않고 제1 커패시터(Cst)와 고전위 전압 배선 사이에 제2 커패시터(Cdt)를 연결함으로써, 제2 노드(B)에 데이터 전압(Vdata)을 인가할 수 있다.
발광 기간 동안(④) 발광 제어 회로(ET51, ET52)가 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT5)의 소스와 도통시키고, 구동 트랜지스터(DT5)는 턴-온되어 구동 전류(Ioled)를 발광소자(EL)에 제공한다. 구동 전류(Ioled)는 수학식 1에 해당된다. 수학식 1을 참조하면, 구동 전류(Ioled)에서 구동 트랜지스터의 문턱전압 값은 제거되므로, 구동 전류(Ioled)는 구동 트랜지스터의 문턱전압에 의존하지 않고 문턱전압의 변화에도 영향을 받지 않는다.
제1 커패시터(Cst)는 발광 기간(④) 동안 구동 트랜지스터(DT5)의 게이트에 일정 전압을 지속적으로 유지시킴으로써 구동 전류(Ioled)를 일정하게 발광소자(EL)에 제공할 수 있게 한다.
도 12a 및 도 12b는 본 명세서의 일 실시예에 따른 화소 구동 회로 및 게이트 신호 파형도이다. 도 12a에 도시된 화소 구동 회로는 표시 영역(DA)의 제n 행에 배치된 제n 서브화소에 대해 설명한다. 도 12a의 화소 구동 회로는 도 9a의 화소 구동 회로에서 일부의 트랜지스터가 NMOS로 구현된 회로이므로, 도 9a의 설명과 중복되는 부분은 생략하거나 간략히 할 수 있다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 구동 트랜지스터(DT7)의 문턱전압을 화소 구동 회로를 통해 보상할 수 있는 내부 보상 회로이다.
화소 구동 회로에는 고전위 전압(Vdd), 저전위 전압(Vss), 초기화 전압(Vini)의 전원 전압이 인가되고, 스캔 신호(S(n)), 제(n-1) 서브화소에 인가되는 스캔 신호(S(n-4)), 에미션 신호(EM(n)), 데이터 전압(Vdata)의 화소 구동 신호가 인가된다.
스캔 신호(S(n), S(n-4)) 및 에미션 신호(EM(n))는 각각 일정 시간 간격에 따라 게이트 로우 전압 또는 게이트 하이 전압을 갖는다. 본 명세서의 일 실시예의 트랜지스터들은 NMOS 및 PMOS 트랜지스터로 구현된 예이다.
발광소자(EL)는 데이터 전압(Vdata)에 따라 구동 트랜지스터(DT7)에서 조절되는 전류량으로 발광하여 입력 영상의 데이터 계조에 해당하는 휘도를 표현한다. 발광소자(EL)의 애노드는 발광 제어 회로에 연결되고, 발광소자(EL)의 캐소드는 저전위 전압(Vss)이 인가되는 저전위 전압 전극에 연결된다.
구동 트랜지스터(DT7)는 게이트-소스 간 전압(Vgs)에 따라 발광소자(EL)에 흐르는 전류를 조절하는 구동 소자이다. 구동 트랜지스터(DT5)는 PMOS 트랜지스터로 구현되고 제1 노드(A)에 연결된 게이트, 소스, 및 드레인을 포함한다.
제1 커패시터(Cst)는 제1 커패시턴스를 형성하기 위한 두 개의 전극을 포함하고, 두 개의 전극은 각각 제1 노드(A)와 제2 노드(B)에 연결된다. 제2 커패시터(Cdt)는 제2 커패시턴스를 형성하기 위한 두 개의 전극을 포함하고, 두 개의 전극은 각각 제2 노드(B)와 고전위 전압 배선에 연결된다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 제1 스위칭 회로는 에미션 신호(EM(n))에 의해 턴-온되어 구동 트랜지스터(DT7)의 게이트 및 드레인을 초기화하고, 구동 트랜지스터(DT7)의 문턱전압을 보상한다. 제1 스위칭 회로는 NMOS 트랜지스터로 구현된 제71 트랜지스터(T71), 제72 트랜지스터(T72), 및 제73 트랜지스터(T73)를 포함한다. 이전 실시예와 마찬가지로 구동 트랜지스터(DT1)의 문턱전압을 보상하는 과정에서 데이터 전압(Vdata)이 사용되지 않게 하기 위해, 제1 스위칭 회로는 화소 구동 회로에 데이터 전압(Vdata)을 인가시키기 위한 트랜지스터를 포함하지 않는다.
제71 트랜지스터(T71)는 에미션 신호(EM(n))에 의해 턴-온되어 초기화 전압(Vini)을 제1 노드(A)에 제공한다. 제71 트랜지스터(T71)는 제1 노드(A)와 초기화 전압 배선에 연결된다. 제1 커패시터(Cst)에 연결되는 제71 트랜지스터(T71)는 더블-게이트형 트랜지스터로 구현됨으로써 누설전류를 줄일 수 있다. 또한, 더블-게이트형 트랜지스터를 구성하는 두 개의 트랜지스터 중 제1 노드(A)에 더 가깝게 연결된 트랜지스터의 채널의 길이를 초기화 전압 배선에 더 가깝게 연결된 트랜지스터의 채널의 길이보다 길게함으로써, 제71 트랜지스터(T71)의 누설전류를 줄일 수 있다.
제72 트랜지스터(T72)는 에미션 신호(EM(n))에 의해 턴-온되어 초기화 전압(Vini)을 발광소자(EL)의 애노드에 제공한다. 제72 트랜지스터(T72)는 초기화 전압 배선과 구동 트랜지스터(DT7)의 드레인에 연결된다.
제73 트랜지스터(T73)는 에미션 신호(EM(n))에 의해 턴-온되어 고전위 전압(Vdd)을 제2 노드(B)에 제공한다. 제73 트랜지스터(T73)는 제2 노드(B)와 구동 트랜지스터(DT7)의 소스에 연결된다. 제73 트랜지스터(T73)는 다른 트랜지스터를 통해 간접적으로 고전위 전압(Vdd)을 제공받을 수 있다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 제2 스위칭 회로는 스캔 신호(S(n))에 의해 턴-온되어 데이터 전압(Vdata)을 제2 노드(B)에 인가함으로써 데이터 전압(Vdata)에 해당하는 전류가 구동 트랜지스터(DT7)로부터 발생할 수 있도록 한다. 제2 스위칭 회로는 NMOS 트랜지스터로 구현된 제74 트랜지스터(T74)를 포함한다.
제74 트랜지스터(T74)는 스캔 신호(S(n))에 의해 턴-온되어 데이터 전압(Vdata)을 제2 노드(B)에 제공한다. 제74 트랜지스터(T74)는 제2 노드(B)와 데이터 전압 배선에 연결된다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 제3 스위칭 회로를 포함함으로써 제(n-4) 서브화소에 인가되는 스캔 신호(S(n-4))에 의해 턴-온되어 고전위 전압(Vdd)을 제2 노드(B)에 인가해준다. 제3 스위칭 회로는 초기화 기간 동안 고전위 전압 배선과 초기화 전압 배선 및 저전위 전압 전극이 서로 단락되는 것을 방지해 준다. 제3 스위칭 회로는 NMOS로 구현된 제75 트랜지스터(T75)를 포함한다.
제75 트랜지스터(T75)는 제(n-4) 서브화소에 인가되는 스캔 신호(S(n-4))에 의해 턴-온되어 고전위 전압(Vdd)을 제2 노드(B)에 제공한다. 제75 트랜지스터(T75)는 제2 노드(B)와 고전위 전압 배선에 연결된다.
본 명세서의 일 실시예에 따른 화소 구동 회로의 발광 제어 회로는 에미션 신호(EM(n))에 의해 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT7)에 제공함으로써 구동 트랜지스터(DT7)를 턴-온시켜 구동 전류(Ioled)를 발생시키고, 구동 트랜지스터(DT7)와 발광소자(EL) 사이에 전류 패스를 형성한다. 발광 제어 회로는 PMOS 트랜지스터로 구현된 제1 에미션 트랜지스터(ET71), 제2 에미션 트랜지스터(ET72)를 포함한다.
제1 에미션 트랜지스터(ET71)는 에미션 신호(EM(n))에 의해 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT7)에 제공한다. 에미션 트랜지스터(ET71)는 고전위 전압 배선과 구동 트랜지스터(DT7)의 소스에 연결된다.
제2 에미션 트랜지스터(ET72)는 에미션 신호(EM(n))에 의해 턴-온되어 구동 트랜지스터(DT7)에서 발생한 구동 전류를 발광소자(EL)의 애노드에 제공한다. 제2 에미션 트랜지스터(ET72)가 추가되면 제1 에미션 트랜지스터(ET71)만 있는 구조 대비 저항이 증가하기 때문에 초기화 기간에서 발광소자(EL)로 흐를 수 있는 전류를 더 감소시킬 수 있다. 이에 따라, 블랙화면이 더 어두워지므로 표시패널의 명암비를 향상시킬 수 있다. 또한, 초기화 기간에 발광소자(EL)의 애노드를 초기화 전압으로 방전시킨다.
도 13a에 도시된 화소 구동 회로와 같이 제2 에미션 트랜지스터(ET72)는 생략될 수 있다. 도 13b는 도 13a의 구동 회로의 게이트 신호 파형도로 제2 에미션 트랜지스터(ET72)가 생략되더라도 도 12b와 동일한 게이트 신호 파형으로 동작될 수 있다.
도 12b를 참조하면, 서브화소의 구동은 초기화 기간(①), 샘플링 기간(②), 프로그래밍 기간(③), 및 발광 기간(④)으로 구분될 수 있다. 초기화 기간(①) 및 프로그래밍 기간(③)은 각각 1 수평 기간(1H)을 갖고, 샘플링 기간(②)은 3 수평 기간(3H)을 갖는다. 샘플링 기간(②)은 에미션 신호(EM(n))에 의해 제어되어 수평 기간을 조절할 수 있다. 제(n-4) 서브화소에 인가되는 스캔 신호(S(n-4))는 초기화 기간(①) 동안 온-레벨 펄스로 유지되고, 그 외의 기간 동안 오프-레벨 펄스를 유지한다. 에미션 신호(EM(n))는 샘플링 기간(②) 동안 게이트 하이 전압으로 유지되고, 그 외의 기간 동안 게이트 로우 전압으로 유지된다. 스캔 신호(S(n))는 프로그래밍 기간(③) 동안 온-레벨 펄스로 유지되고, 그 외의 기간 동안 오프-레벨 펄스로 유지된다.
이 경우, 에미션 신호(EM(n))의 게이트 하이 전압은 제1 스위칭 회로에 인가되는 경우 온-레벨 펄스이고 발광 제어 회로에 인가되는 경우 오프-레벨 펄스이다. 제2 스위칭 회로에 인가되는 스캔 신호(S(n))의 온-레벨 펄스는 게이트 하이 전압이고 오프-레벨 펄스는 게이트 로우 전압이다. 제(n-4) 서브화소에 인가되는 스캔 신호(S(n-4))의 온-레벨 펄스는 게이트 하이 전압이고 오프-레벨 펄스는 게이트 로우 전압이다.
초기화 기간(①) 동안 제(n-4) 서브화소에 인가되는 스캔 신호(S(n-4))는 게이트 하이 전압이므로 제3 스위칭 회로가 턴-온되고, 에미션 신호(EM(n))는 게이트 로우 전압이므로 발광 제어 회로가 턴-온된다. 제(n-4) 서브화소에 인가되는 스캔 신호(S(n-4))에 의해 제75 트랜지스터(T75)가 턴-온되어 고전위 전압(Vdd)이 제2 노드(B)에 인가된다. 그리고, 에미션 신호(EM(n))에 의해 에미션 트랜지스터(ET71, ET72)가 턴-온되어 고전위 전압(Vdd)이 구동 트랜지스터(DT7)의 소스에 인가된다. 초기화 기간(①) 동안 제2 노드(B) 및 구동 트랜지스터(DT7)의 소스는 고전위 전압(Vdd)으로 셋팅된다.
이 경우, 에미션 신호(EM(n))에 의해 제어되는 회로는 제1 스위칭 회로 및 발광 제어 회로이다. 제1 스위칭 회로는 NMOS 트랜지스터들로 구현되고 발광 제어 회로는 PMOS 트랜지스터들로 구현되므로, 제1 스위칭 회로가 턴-온될 때 발광 제어 회로는 턴-오프되고 제1 스위칭 회로가 턴-오프될 때 발광 제어 회로는 턴-온된다. 따라서, 하나의 게이트 구동 회로를 통해 제1 스위칭 회로와 발광 제어 회로를 제어할 수 있어 게이트 구동 회로의 크기를 줄일 수 있다.
샘플링 기간(②)은 3 수평 기간(3H)을 갖도록 도시하였지만 이에 한정되지는 않는다. 샘플링 기간(②)은 에미션 신호(EM(n))에 의해 조절될 수 있고, 샘플링 기간(②) 동안 게이트 하이 전압으로 유지된다. 샘플링 기간(②) 동안 턴-온된 제1 스위칭 회로(T71, T72, T73)는 구동 트랜지스터(DT7)의 게이트 및 드레인을 초기화 전압(Vini)으로 방전시키고, 구동 트랜지스터(DT7)를 턴-온시켜 구동 트랜지스터(DT7)의 문턱전압을 감지한다. 이 경우, 제1 노드(A)는 초기화 전압(Vini)이고, 제2 노드(B)는 초기화 전압(Vini)과 구동 트랜지스터(DT7)의 문턱전압의 합이다. 따라서, 제2 노드(B)에는 구동 트랜지스터(DT7)의 문턱전압 값이 저장된다.
본 명세서의 일 실시예에 따른 화소 구동 회로는 샘플링 기간(②)을 3 수평 기간(3H)으로 하였지만 이에 한정되지 않는다. 구동 트랜지스터(DT7)의 문턱전압을 보상하는 과정에서 데이터 전압(Vdata)은 사용되지 않도록 화소 구동 회로를 구현함으로써, 샘플링 기간(②)을 1 수평 기간(1H) 이상으로 확보할 수 있다.
본 명세서의 일 실시예에 따른 화소 구동 회로에 데이터 전압(Vdata)의 인가 유/무를 제어하는 회로를 구동 트랜지스터(DT7)의 문턱전압을 보상하기 위한 회로와 분리되어 제어될 수 있도록 별도의 신호를 사용함으로써, 샘플링 기간(②)이 1 수평 기간(1H)을 초과할 수 있도록 충분히 확보하여 구동 트랜지스터(DT7)의 문턱전압을 정확히 보상할 수 있다. 또한, 표시패널(101)의 해상도 및 주파수가 증가하더라도 충분한 보상 시간을 확보할 수 있으며, 표시패널(101)의 해상도 및 주파수에 따라 샘플링 기간(②)을 조절할 수 있다.
프로그래밍 기간(③)은 1 수평 기간(1H)이고, 프로그래밍 기간(③) 동안 제2 스캔 신호(S2(n))는 온-레벨 펄스이다. 제1 스위칭 회로(T71, T72, T73), 구동 트랜지스터(DT7), 및 발광 제어 회로(ET71, ET72)는 턴-오프 상태이다. 스캔 신호(S(n))에 의해 제74 트랜지스터(T74)가 턴-온되어 데이터 전압(Vdata)이 제2 노드(B)에 인가되고, 제1 노드(A)는 제1 커패시터(Cst)의 커플링 효과로 데이터 전압(Vdata)과 구동 트랜지스터(DT7)의 문턱전압의 차가 인가된다. 그리고, 제2 커패시터(Cdt)를 형성하는 두 전극에는 각각 고전위 전압(Vdd)과 데이터 전압(Vdata)이 인가된다. 제1 커패시터(Cst)를 고전위 전압 배선에 직접적으로 연결하지 않고 제1 커패시터(Cst)와 고전위 전압 배선 사이에 제2 커패시터(Cdt)를 연결함으로써, 제2 노드(B)에 데이터 전압(Vdata)을 인가할 수 있다.
발광 기간(④) 동안 에미션 신호(EM(n))는 게이트 로우 전압을 유지한다. 발광 기간 동안(④) 발광 제어 회로(ET71, ET72)가 턴-온되어 고전위 전압(Vdd)을 구동 트랜지스터(DT7)의 소스와 도통시키고, 구동 트랜지스터(DT7)는 턴-온되어 구동 전류(Ioled)를 발광소자(EL)에 제공한다. 구동 전류(Ioled)는 수학식 1에 해당된다. 수학식 1을 참조하면, 구동 전류(Ioled)에서 구동 트랜지스터의 문턱전압 값은 제거되므로, 구동 전류(Ioled)는 구동 트랜지스터의 문턱전압에 의존하지 않고 문턱전압의 변화에도 영향을 받지 않는다.
제1 커패시터(Cst)는 발광 기간(④) 동안 구동 트랜지스터(DT7)의 게이트에 일정 전압을 지속적으로 유지시킴으로써 구동 전류(Ioled)를 일정하게 발광소자(EL)에 제공할 수 있게 한다.
본 명세서의 실시예에 따른 화소 구동 회로를 포함한 전계발광 표시패널은 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 전계발광 표시패널에 있어서, 제n 행에 포함된 복수의 서브화소들은 각각 초기화 기간, 샘플링 기간, 프로그래밍 기간, 및 발광 기간에 따라 구동되는 화소 구동 회로를 포함하고, (n은 자연수) 화소 구동 회로는 발광소자, 제1 노드 및 제2 노드에 연결된 제1 커패시터, 제2 노드 및 고전위 전압이 제공되는 고전위 전압 배선에 연결된 제2 커패시터, 발광소자에 전류를 공급하고 제1 노드에 인가된 전압에 의해 제어되는 구동 트랜지스터, 제1 스캔 신호에 의해 제어되어 샘플링 기간 동안 턴-온되어 구동 트랜지스터의 시변 특성을 보상하는 제1 스위칭 회로, 제2 스캔 신호에 의해 제어되어 프로그래밍 기간 동안 턴-온되어 데이터 전압을 상기 제2 노드에 인가하는 제2 스위칭 회로, 및 에미션 신호에 의해 제어되어 초기화 기간 및 발광 기간 동안 턴-온되어 고전위 전압을 구동 트랜지스터에 인가하는 발광 제어 회로를 포함한다. 이 경우, 샘플링 기간은 1 수평 기간을 초과하는 기간이고 초기화 기간 및 프로그래밍 기간은 1 수평 기간이다. 이에 따라, 1 수평 기간이 감소된 고해상도/고주파수 표시패널의 샘플링 기간을 충분히 확보하여 화소 구동 회로의 보상 능력을 향상시켜 표시패널의 화질 이슈를 개선할 수 있다.
본 발명의 다른 특징에 따르면, 제1 스캔 신호 및 제2 스캔 신호는 서로 다른 스캔 구동 회로로부터 출력될 수 있다.
본 발명의 다른 특징에 따르면, 제1 커패시터의 영역의 넓이는 제2 커패시터의 영역의 넓이의 두 배일 수있다.
본 발명의 다른 특징에 따르면, 제1 스위칭 회로는 초기화 기간에도 턴-온되어 구동 트랜지스터의 게이트를 초기화 전압으로 방전시키고 제2 노드에 고전위 전압을 인가할 수 있다.
본 발명의 다른 특징에 따르면, 고전위 전압 배선과 제2 노드에 연결된 제3 스위칭 회로를 더 포함할 수 있고, 제3 스위칭 회로는 제(n-4) 행에 제공되는 제2 스캔 신호에 의해 제어되어 초기화 기간 동안 턴-온될 수 있다.
본 발명의 다른 특징에 따르면, 제1 스위칭 회로는 제1 노드와 초기화 전압 배선에 연결된 제1 트랜지스터, 초기화 전압 배선과 구동 트랜지스터의 드레인에 연결된 제2 트랜지스터, 및 제2 노드와 구동 트랜지스터의 소스에 연결된 제3 트랜지스터를 포함할 수 있다. 그리고, 제1 트랜지스터는 더블-게이트형 트랜지스터로 구현된 두 개의 트랜지스터를 포함할 수 있고, 두 개의 트랜지스터 중 제1 노드에 연결된 트랜지스터의 채널의 길이는 초기화 전압 배선에 연결된 트랜지스터의 채널의 길이보다 길 수 있다.
본 발명의 다른 특징에 따르면, 발광 제어 회로는 에미션 신호에 의해 턴-온되고 고전위 전압 배선과 구동 트랜지스터의 소스에 연결된 제1 에미션 트랜지스터, 및 에미션 신호에 의해 턴-온되고 구동 트랜지스터의 드레인과 발광소자의 애노드에 연결된 제2 에미션 트랜지스터를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 샘플링 기간은 전계발광 표시패널의 해상도에 따라 가변될 수 있다.
본 명세서의 일 실시예에 따른 전계발광 표시장치에 있어서, 제n 행에 포함된 복수의 서브화소들은 각각 초기화 기간, 샘플링 기간, 프로그래밍 기간, 및 발광 기간에 따라 구동되는 화소 구동 회로를 포함하고, (n은 자연수) 화소 구동 회로는 발광소자, 제1 노드 및 제2 노드에 연결된 제1 커패시터, 제2 노드 및 고전위 전압 배선에 연결된 제2 커패시터, 발광소자에 전류를 공급하고 제1 노드에 인가된 전압에 의해 제어되는 구동 트랜지스터, 제1 에미션 신호에 의해 제어되어 샘플링 기간 동안 턴-온되어 구동 트랜지스터의 시변 특성을 보상하는 제1 스위칭 회로, 스캔 신호에 의해 제어되어 프로그래밍 기간 동안 턴-온되어 데이터 전압을 제2 노드에 인가하는 제2 스위칭 회로, 및 제2 에미션 신호에 의해 제어되어 초기화 기간 및 발광 기간 동안 턴-온되어 고전위 전압을 구동 트랜지스터에 인가하는 발광 제어 회로를 포함한다. 이 경우, 샘플링 기간은 1 수평 기간을 초과하는 기간이고 초기화 기간 및 프로그래밍 기간은 1 수평 기간이다. 이에 따라, 1 수평 기간이 감소된 고해상도/고주파수 표시패널의 샘플링 기간을 충분히 확보하여 화소 구동 회로의 보상 능력을 향상시켜 표시패널의 화질 이슈를 개선할 수 있다.
본 발명의 다른 특징에 따르면, 제1 커패시터의 영역의 넓이는 제2 커패시터의 영역의 넓이의 두 배일 수 있다.
본 발명의 다른 특징에 따르면, 제1 스위칭 회로는 NMOS 트랜지스터이고, 발광 제어 회로는 PMOS 트랜지스터일 수 있다.
본 발명의 다른 특징에 따르면, 제1 에미션 신호는 제(n-1) 행에 제공되는 에미션 신호일 수 있다. 그리고, 제1 스위칭 회로는 초기화 기간에도 턴-온되어 구동 트랜지스터의 게이트를 초기화 전압으로 방전시키고 제2 노드에 고전위 전압을 인가할 수 있다.
본 발명의 다른 특징에 따르면, 제1 에미션 신호 및 제2 에미션 신호는 제n 행에 제공되는 서로 같은 에미션 신호일 수 있다. 그리고, 고전위 전압이 제공되는 고전위 전압 배선과 제2 노드에 연결된 제3 스위칭 회로를 더 포함할 수 있다. 그리고, 제3 스위칭 회로는 초기화 기간 동안 턴-온될 수 있고, 제(n-4) 행에 제공되는 제2 스캔 신호에 의해 턴-온 및 턴-오프가 제어될 수 있다.
본 발명의 다른 특징에 따르면, 제1 스위칭 회로는 제1 노드와 초기화 전압 배선에 연결된 제1 트랜지스터, 초기화 전압 배선과 구동 트랜지스터의 드레인에 연결된 제2 트랜지스터, 및 제2 노드와 구동 트랜지스터의 소스에 연결된 제3 트랜지스터를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 발광 제어 회로는 에미션 신호에 의해 턴-온되고 고전위 전압 배선과 구동 트랜지스터의 소스에 연결된 제1 에미션 트랜지스터, 및 에미션 신호에 의해 턴-온되고 구동 트랜지스터의 드레인과 발광소자의 애노드에 연결된 제2 에미션 트랜지스터를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
2a, 2b, 2c : 게이트 배선들
4a : 데이터 배선
4b : 전원 배선
100 : 표시장치
101 : 표시패널
102 : 데이터 구동 회로
103 : 스캔 구동 회로
104 : 에미션 구동 회로
108 : 게이트 구동 회로
110 : 타이밍 컨트롤러

Claims (20)

  1. 제n 행에 포함된 복수의 서브화소들은 각각 초기화 기간, 샘플링 기간, 프로그래밍 기간, 및 발광 기간에 따라 구동되는 화소 구동 회로를 포함하고, (n은 자연수)
    상기 화소 구동 회로는
    발광소자;
    제1 노드 및 제2 노드에 연결된 제1 커패시터;
    상기 제2 노드 및 고전위 전압이 제공되는 고전위 전압 배선에 연결된 제2 커패시터;
    상기 발광소자에 전류를 공급하고 상기 제1 노드에 인가된 전압에 의해 제어되는 구동 트랜지스터;
    제1 스캔 신호에 의해 제어되어 상기 샘플링 기간 동안 턴-온되어 상기 구동 트랜지스터의 시변 특성을 보상하는 제1 스위칭 회로;
    제2 스캔 신호에 의해 제어되어 상기 프로그래밍 기간 동안 턴-온되어 데이터 전압을 상기 제2 노드에 인가하는 제2 스위칭 회로; 및
    에미션 신호에 의해 제어되어 상기 초기화 기간 및 상기 발광 기간 동안 턴-온되어 상기 고전위 전압을 상기 구동 트랜지스터에 인가하는 발광 제어 회로를 포함하고,
    상기 샘플링 기간은 1 수평 기간을 초과하는 기간이고 상기 초기화 기간 및 상기 프로그래밍 기간은 1 수평 기간인, 전계발광 표시패널.
  2. 제1항에 있어서,
    상기 제1 스캔 신호 및 상기 제2 스캔 신호는 서로 다른 스캔 구동 회로로부터 출력되는, 전계발광 표시패널.
  3. 제1항에 있어서,
    상기 제1 커패시터의 영역의 넓이는 상기 제2 커패시터의 영역의 넓이의 두 배인, 전계발광 표시패널.
  4. 제1항에 있어서,
    상기 제1 스위칭 회로는 상기 초기화 기간에도 턴-온되어 상기 구동 트랜지스터의 게이트를 초기화 전압으로 방전시키고 상기 제2 노드에 상기 고전위 전압을 인가하는, 전계발광 표시패널.
  5. 제1항에 있어서,
    상기 고전위 전압 배선과 상기 제2 노드에 연결된 제3 스위칭 회로를 더 포함하고,
    상기 제3 스위칭 회로는 제(n-4) 행에 제공되는 제2 스캔 신호에 의해 제어되어 상기 초기화 기간 동안 턴-온 되는, 전계발광 표시패널.
  6. 제1항에 있어서,
    상기 제1 스위칭 회로는
    상기 제1 노드와 초기화 전압 배선에 연결된 제1 트랜지스터;
    상기 초기화 전압 배선과 상기 구동 트랜지스터의 드레인에 연결된 제2 트랜지스터; 및
    상기 제2 노드와 상기 구동 트랜지스터의 소스에 연결된 제3 트랜지스터를 포함하는, 전계발광 표시패널.
  7. 제6항에 있어서,
    상기 제1 트랜지스터는 더블-게이트형 트랜지스터로 구현된 두 개의 트랜지스터를 포함하고,
    상기 두 개의 트랜지스터 중 상기 제1 노드에 연결된 트랜지스터의 채널의 길이는 상기 초기화 전압 배선에 연결된 트랜지스터의 채널의 길이보다 긴, 전계발광 표시패널.
  8. 제1항에 있어서,
    상기 발광 제어 회로는
    상기 에미션 신호에 의해 턴-온되고 상기 고전위 전압 배선과 상기 구동 트랜지스터의 소스에 연결된 제1 에미션 트랜지스터; 및
    상기 에미션 신호에 의해 턴-온되고 상기 구동 트랜지스터의 드레인과 상기 발광소자의 애노드에 연결된 제2 에미션 트랜지스터를 포함하는, 전계발광 표시패널.
  9. 제1항에 있어서,
    상기 샘플링 기간은 상기 전계발광 표시패널의 해상도에 따라 가변가능한, 전계발광 표시패널.
  10. 제n 행에 포함된 복수의 서브화소들은 각각 초기화 기간, 샘플링 기간, 프로그래밍 기간, 및 발광 기간에 따라 구동되는 화소 구동 회로를 포함하고, (n은 자연수)
    상기 화소 구동 회로는
    발광소자;
    제1 노드 및 제2 노드에 연결된 제1 커패시터;
    상기 제2 노드 및 고전위 전압 배선에 연결된 제2 커패시터;
    상기 발광소자에 전류를 공급하고 상기 제1 노드에 인가된 전압에 의해 제어되는 구동 트랜지스터;
    제1 에미션 신호에 의해 제어되어 상기 샘플링 기간 동안 턴-온되어 상기 구동 트랜지스터의 시변 특성을 보상하는 제1 스위칭 회로;
    스캔 신호에 의해 제어되어 상기 프로그래밍 기간 동안 턴-온되어 데이터 전압을 상기 제2 노드에 인가하는 제2 스위칭 회로; 및
    제2 에미션 신호에 의해 제어되어 상기 초기화 기간 및 상기 발광 기간 동안 턴-온되어 고전위 전압을 상기 구동 트랜지스터에 인가하는 발광 제어 회로를 포함하고,
    상기 샘플링 기간은 1 수평 기간을 초과하는 기간이고 상기 초기화 기간 및 상기 프로그래밍 기간은 1 수평 기간인, 전계발광 표시패널.
  11. 제10항에 있어서,
    상기 제1 커패시터의 영역의 넓이는 상기 제2 커패시터의 영역의 넓이의 두 배인, 전계발광 표시패널.
  12. 제10항에 있어서,
    상기 제1 스위칭 회로는 NMOS 트랜지스터이고, 상기 발광 제어 회로는 PMOS 트랜지스터인, 전계발광 표시패널.
  13. 제10항에 있어서,
    상기 제1 에미션 신호는 제(n-1) 행에 제공되는 에미션 신호인, 전계발광 표시패널.
  14. 제13항에 있어서,
    상기 제1 스위칭 회로는 상기 초기화 기간에도 턴-온되어 상기 구동 트랜지스터의 게이트를 초기화 전압으로 방전시키고 상기 제2 노드에 상기 고전위 전압을 인가하는, 전계발광 표시패널.
  15. 제10항에 있어서,
    상기 제1 에미션 신호 및 상기 제2 에미션 신호는 제n 행에 제공되는 서로 같은 에미션 신호인, 전계발광 표시패널.
  16. 제15항에 있어서,
    상기 고전위 전압이 제공되는 고전위 전압 배선과 상기 제2 노드에 연결된 제3 스위칭 회로를 더 포함하는, 전계발광 표시패널.
  17. 제16항에 있어서,
    상기 제3 스위칭 회로는 상기 초기화 기간 동안 턴-온되는, 전계발광 표시패널.
  18. 제16항에 있어서,
    상기 제3 스위칭 회로는 제(n-4) 행에 제공되는 제2 스캔 신호에 의해 턴-온 및 턴-오프가 제어되는, 전계발광 표시패널.
  19. 제10항에 있어서,
    상기 제1 스위칭 회로는
    상기 제1 노드와 초기화 전압 배선에 연결된 제1 트랜지스터;
    상기 초기화 전압 배선과 상기 구동 트랜지스터의 드레인에 연결된 제2 트랜지스터; 및
    상기 제2 노드와 상기 구동 트랜지스터의 소스에 연결된 제3 트랜지스터를 포함하는, 전계발광 표시패널.
  20. 제10항에 있어서,
    상기 발광 제어 회로는
    상기 에미션 신호에 의해 턴-온되고 상기 고전위 전압 배선과 상기 구동 트랜지스터의 소스에 연결된 제1 에미션 트랜지스터; 및
    상기 에미션 신호에 의해 턴-온되고 상기 구동 트랜지스터의 드레인과 상기 발광소자의 애노드에 연결된 제2 에미션 트랜지스터를 포함하는, 전계발광 표시패널.
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