KR20160114948A - 전자 장치 및 그 제조 방법 - Google Patents

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Abstract

전자 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 형성되고, 기판의 표면에 대해 실질적으로 수직 방향으로 연장하는 수직 전극층; 상기 기판 상에 상기 수직 전극층을 따라 교대로 적층되는 층간 절연층 및 구조물 - 여기서, 상기 구조물은, 수평 전극층 및 상기 수평 전극층의 위 또는 아래에 위치하는 도전성의 베이스층을 포함함. - ; 상기 수직 전극층과 상기 베이스층 사이에 개재되고, 상기 베이스층과 공통되는 원소를 포함하는 가변 저항층; 및 상기 수직 전극층과 상기 수평 전극층 사이에 개재되어 이들을 서로 절연시키는 홈을 포함할 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Mhase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 반도체 메모리의 데이터 저장 특성 및 동작 특성을 향상시킬 수 있는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 형성되고, 기판의 표면에 대해 실질적으로 수직 방향으로 연장하는 수직 전극층; 상기 기판 상에 상기 수직 전극층을 따라 교대로 적층되는 층간 절연층 및 구조물 - 여기서, 상기 구조물은, 수평 전극층 및 상기 수평 전극층의 위 또는 아래에 위치하는 도전성의 베이스층을 포함함. - ; 상기 수직 전극층과 상기 베이스층 사이에 개재되고, 상기 베이스층과 공통되는 원소를 포함하는 가변 저항층; 및 상기 수직 전극층과 상기 수평 전극층 사이에 개재되어 이들을 서로 절연시키는 홈을 포함한다.
위 전자 장치에 있어서, 상기 수평 전극층은 상기 베이스층과 식각율이 상이한 물질로 형성될 수 있다. 상기 홈의 내부는 진공 상태이거나 가스로 채워진다. 상기 홈의 내부는 절연 물질로 채워진다. 상기 베이스층은, 금속을 포함하고 상기 가변 저항층은, 상기 금속의 산화물을 포함한다. 상기 금속의 산화물은, 화학양론비보다 산소가 부족하다. 상기 기판의 표면에 대해 실질적으로 수평 방향에서, 상기 홈의 폭은 상기 가변 저항층의 폭보다 크다. 상기 수직 전극층은, 서로 마주보는 제1 측면 및 제2 측면을 갖고, 상기 제1 측면과 접속하는 상기 가변 저항층과 상기 제2 측면과 접속하는 상기 가변 저항층은 서로 분리되어 서로 다른 메모리 셀을 형성한다. 상기 가변 저항층은, 상기 베이스층과 인접한 제1 층 및 상기 수직 전극층과 인접한 제2 층을 포함하고, 상기 제1 층은, 상기 베이스층과 공통되는 원소를 포함한다. 상기 제1 층 및 상기 제2 층 중 하나는 화학 양론비보다 산소가 부족한 금속 산화물을 포함하고, 다른 하나는 화학 양론비를 만족하는 금속 산화물을 포함한다. 상기 제1 층은, 상기 수직 방향에서 상기 베이스층과 실질적으로 동일한 레벨에 형성되고, 상기 제2 층은, 상기 수직 전극층을 따라 상기 수직 방향으로 연장한다. 상기 반도체 메모리는, 상기 가변 저항층과 상기 수직 전극층 사이에 개재되고, 문턱 스위칭 특성을 갖는 선택 소자층을 더 포함한다. 상기 선택 소자층은, 상기 수직 전극층을 따라 상기 수직 방향으로 연장한다. 상기 베이스층은, 플로팅 상태이고, 상기 수평 전극층은, 전압 공급원에 접속한다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치의 제조 방법은, 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 기판 상에 층간 절연층 및 구조물을 교대로 적층하는 단계 - 여기서, 상기 구조물은, 수평 전극층 및 상기 수평 전극층의 위 또는 아래에 위치하는 도전성의 베이스층을 포함함. - ; 상기 층간 절연층 및 구조물을 선택적으로 식각하여 상기 구조물의 측벽을 노출시키는 개구부를 형성하는 단계; 상기 개구부에 의해 드러난 상기 수평 전극층의 일부를 제거하여 홈을 형성하는 단계; 상기 개구부에 의해 드러난 상기 베이스층의 일부를 가변 저항층으로 변형시키는 단계; 및 상기 개구부의 적어도 일부를 매립하는 수직 전극층을 형성하는 단계를 포함한다.
위 제조 방법에 있어서, 상기 홈 형성 단계는, 등방성 식각 방식으로 수행된다. 상기 홈 형성 단계 후에, 상기 홈에 매립되는 절연 물질을 형성하는 단계를 더 포함한다. 상기 베이스층은, 금속을 포함하고, 상기 가변 저항층으로 변형시키는 단계는, 산화 공정에 의해 수행된다. 상기 개구부는, 라인 형상 또는 홀 형상을 갖는다. 상기 가변 저항층으로 변형시키는 단계 후에, 상기 홀의 측벽에 추가 가변 저항층을 형성하는 단계를 더 포함한다. 상기 가변 저항층으로 변형시키는 단계 후에, 상기 홀의 측벽에 선택 소자층을 형성하는 단계를 더 포함한다.
상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 반도체 메모리의 데이터 저장 특성 및 동작 특성을 향상시킬 수 있다.
도 1은 비교예의 반도체 장치 및 그 문제점을 보여주기 위한 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 2b는 도 2a의 A-A' 선에 따른 단면도이다.
도 3 내지 도 5는 도 2a 및 도 2b의 반도체 장치의 제조 방법의 일례를 설명하기 위한 중간 공정 단계를 나타내는 단면도이다.
도 6a 내지 도 8b는 본 발명의 다른 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면들이다.
도 9a 내지 도 10b는 본 발명의 또 다른 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면들이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 발명의 실시예들을 설명하기에 앞서, 비교예의 반도체 장치 및 그 문제점에 관하여 도 1을 참조하여 설명하기로 한다.
도 1은 비교예의 반도체 장치 및 그 문제점을 보여주기 위한 단면도이다.
도 1을 참조하면, 비교예의 반도체 장치는, 기판(10) 상에 형성되고 기판(10)의 표면에 대해 수직 방향으로 연장하는 수직 전극층(14), 기판(10) 상에 수직 전극층(14)을 따라 교대로 적층되는 층간 절연층(11) 및 수평 전극층(12), 및 수평 전극층(12)과 수직 전극층(14)의 사이에 개재되고 수평 전극층(12) 및 수직 전극층(14)을 통하여 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항층(13)을 포함할 수 있다. 가변 저항층(13)은 예컨대, 다량의 산소 공공을 포함하고 산소 공공의 거동에 의한 필라멘트 전류 통로의 생성 또는 소멸에 의해 그 저항이 변화하는 금속 산화물을 포함할 수 있다.
여기서, 가변 저항층(13)은, 수직 전극층(14)의 형성 전 홀(H)에 의해 노출된 수평 전극층(12)의 측면을 산화시키는 방식으로 형성될 수 있다. 이러한 경우, 가변 저항층(13)은 수평 전극층(12)을 형성하는 물질의 산화물로 형성될 수밖에 없다. 신호 지연 등을 고려하여 수평 전극층(12)으로 이용되는 물질에는 일정한 제약이 존재하므로, 가변 저항층(13)으로 더 적합한 다양한 산화물을 이용할 수 없는 문제가 있다.
본 실시예에서는 수평 전극층으로 이용되는 물질과 가변 저항층으로 이용되는 물질이 서로 독립적이어서, 수평 전극층과 관계없이 다양한 물질을 가변 저항층으로 이용할 수 있는 반도체 장치 및 그 제조 방법을 제공하고자 한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도로서, 특히, 도 2b의 B-B' 선 높이에서 도시된 평면도이다. 도 2b는 도 2a의 A-A' 선에 따른 단면도이다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 기판(100) 상에 형성되고 기판(100)의 표면에 대해 실질적으로 수직 방향으로 연장하는 수직 전극층(150), 기판(100) 상에 수직 전극층(150)을 따라 교대로 적층되는 층간 절연층(110) 및 구조물(S) - 여기서, 구조물(S)은 수평 전극층(120) 및 소정 처리에 의해 가변 저항 물질로 변형될 수 있는 도전성의 베이스층(130)의 적층 구조물을 포함함. -, 베이스층(130)과 수직 전극층(150) 사이에 개재되는 가변 저항층(140), 및 수평 전극층(120)과 수직 전극층(150) 사이에 개재되는 홈(G)를 포함할 수 있다.
여기서, 수직 전극층(150)은 가변 저항층(140)의 일단 예컨대, 내측벽과 접속하여 요구되는 전압 또는 전류를 공급하기 위한 것으로서, 도전 물질 예컨대, 금속, 금속 질화물 등을 포함할 수 있다. 특히, 수직 전극층(150)으로는 매립 특성이 우수하고 저항이 낮은 물질 예컨대, W, TiN 등을 이용할 수 있다. 이는 수직 전극층(150) 형성 공정을 용이하게 하면서 신호 지연을 감소시키기 위함이다. 수직 전극층(150)은 기둥 형상을 가질 수 있다. 기판(100)의 표면과 평행한 수평 방향에서 복수의 수직 전극층(150)은 매트릭스 타입으로 배열될 수 있다. 본 도면에는 4 개의 수직 전극층(150)을 도시하였으나, 수직 전극층(150)의 개수 및 배열은 다양하게 변형될 수 있다.
교대 적층된 층간 절연층(110) 및 구조물(S)은 수직 전극층(150)의 측벽을 둘러싸는 형상을 가질 수 있다. 층간 절연층(110)은 상하부의 구조물(S)을 전기적으로 절연시키는 역할을 수행할 수 있으며, 절연 물질 예컨대, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등을 포함할 수 있다. 구조물(S)은 수평 전극층(120) 및 베이스층(130)이 순차적으로 적층된 구조를 가질 수 있다. 그러나, 수평 전극층(120)과 베이스층(130)의 적층 순서는 서로 뒤바뀔 수 있다. 본 도면에는 2층의 구조물(S) 및 3층의 층간 절연층(110)이 도시되어 있으나, 구조물(S)의 개수는 다양하게 변형될 수 있고, 층간 절연층(110)은 수직 방향에서 인접한 구조물(S) 사이에 개재되어 인접한 구조물(S)을 서로 절연시킬 수 있다. 또한, 층간 절연층(110)은 최상부의 구조물(S) 위에 배치되어 최상부의 구조물(S)과 그 위에 배치되는 도전 물질 예컨대, 비트라인 등의 배선을 서로 절연시킬 수 있다. 또한, 층간 절연층(110)은 최하부의 구조물(S) 아래에 배치되어 기판(100) 또는 기판(100)에 형성된 소정 소자(미도시됨)와 최하부의 구조물(S)을 서로 절연시킬 수 있다.
수평 전극층(120)은 가변 저항층(140)의 타단 예컨대, 외측벽과 접속하여 요구되는 전압 또는 전류를 공급하기 위한 것으로서, 도전 물질 예컨대, 금속, 금속 질화물 등을 포함할 수 있다. 특히, 수직 전극층(150)과 유사하게 신호 지연 감소를 위하여, 수평 전극층(120)으로 저항이 낮은 도전 물질이 이용될 수 있다. 수평 전극층(120)은 가변 저항층(140)과 직접 접하지 않고 도전성의 베이스층(130)을 통하여서 가변 저항층(140)과 전기적으로 접속할 수 있다. 수평 전극층(120)은 베이스층(130)과 식각율이 상이한 물질로 형성될 수 있다. 즉, 수평 전극층(120)은 소정 식각 가스 또는 식각 케미컬 하에서 베이스층(130)보다 훨씬 낮은 식각 속도를 가질 수 있다.
수평 전극층(120)과 수직 전극층(150) 사이에는 홈(G)이 개재될 수 있다. 홈(G)의 내부는 빈 공간 예컨대, 진공 상태이거나 공정 과정에서 이용되는 소정 가스로 채워진 상태일 수 있다. 홈(G) 내부의 가스는 진공의 유전율과 실질적으로 동일하거나 그보다 큰 유전율을 가질 수 있다. 이로써, 수평 전극층(120)과 수직 전극층(150)은 홈(G)에 의해 전기적으로 서로 절연될 수 있다. 이 홈(G)은 수평 전극층(120) 일부의 제거에 의해 획득되는 것으로서, 수직 방향에서 수평 전극층(120)과 동일한 레벨에 위치하면서 동일한 두께를 가질 수 있다. 또한, 홈(G)은 수평 방향에서 수직 전극층(150)을 둘러싸는 링 형상을 가지면서, 그 폭은 수평 전극층(120)과 수직 전극층(150)을 서로 절연시킬 수 있는 정도의 값을 가질 수 있다. 나아가, 수평 전극층(120)과 가변 저항층(140)이 직접 접하지 않는 경우, 홈(G)의 최상부의 폭 즉, 베이스층(130)과 인접한 홈(G)의 폭은 가변 저항층(140)의 폭보다 클 수 있다. 도시하지는 않았으나, 홈(G)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 소정 절연 물질로 매립될 수도 있다.
베이스층(130)은 가변 저항층(140)을 형성하기 위한 원재료로 이용되면서 수평 전극층(120)으로부터 공급되는 전압 또는 전류를 가변 저항층(140)으로 전달하는 역할을 수행할 수 있다. 예컨대, 베이스층(130)은 산화 처리시 가변 저항 특성을 갖는 금속 산화물로 변경될 수 있는 도전성의 금속 함유층, 예컨대, Ti층, TiN층, Ta층 등일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 베이스층(130)은 도전성을 가지면서, 다양한 처리에 의해 가변 저항 특성을 갖는 물질로 변형될 수 있으면 족하다. 베이스층(130)에 이용되는 물질은, 가변 저항층(140)의 특성에 초점을 맞추어 선택될 수 있으며, 저저항 물질로 제한되지 않아도 무방하다.
가변 저항층(140)은 수직 전극층(150)과 베이스층(130)의 사이에 개재되어, 수직 전극층(150) 및 수평 전극층(120)으로부터 베이스층(130)을 통하여 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있다. 그에 따라, 가변 저항층(140)은 서로 다른 데이터를 저장하는 메모리 셀로서 기능할 수 있다. 즉, 메모리 셀은 수직 전극층(150)과 베이스층(130)의 교차점마다 형성될 수 있다. 도 2a의 우측 아래에 위치하는 수직 전극층(150)과 이 수직 전극층(150)을 둘러싸는 최상부의 구조물(S)에 의해 정의되는 가변 저항층(140)이 저저항 상태인 경우의 전류 흐름은, 도 2b에 점선 화살표로 나타내었다.
이 가변 저항층(140)은 베이스층(130)의 처리에 의해 획득되는 것으로서, 베이스층(130) 및 가변 저항층(140)은 하나 이상의 공통 원소를 가질 수 있다. 가변 저항층(140)은 수직 방향에서 베이스층(130)과 동일한 레벨에 위치하면서 동일한 두께를 가질 수 있다. 또한, 가변 저항층(140)은 수평 방향에서 수직 전극층(150)을 둘러싸는 링 형상을 가지면서, 그 폭은 가변 저항 특성을 만족시킬 수 있도록 적절한 값을 가질 있다. 예컨대, 베이스층(130)이 금속 함유층인 경우, 가변 저항층(140)은 베이스층(130)에 포함된 금속의 산화물을 포함할 수 있다. 특히, 가변 저항층(140)은 다량의 산소 공공을 함유하는 산소 부족형 금속 산화물, 예컨대, 화학양론비보다 산소가 부족한 금속 산화물을 포함할 수 있다. 예컨대, 베이스층(130)이 Ti층, TiN층과 같은 Ti 함유층인 경우, 가변 저항층(140)은 TiOx층(여기서, x < 2)을 포함할 수 있다. 또는, 베이스층(130)이 Ta 함유층인 경우, 가변 저항층(140)은 TaOx층(여기서, x < 2.5)을 포함할 수 있다. 이러한 경우 산소 공공의 거동에 의한 필라멘트 전류 통로의 생성 또는 소멸로 가변 저항층(140)의 저항이 변화할 수 있다. 즉, 베이스층(130)과 수직 전극층(150) 사이에 산소 공공의 거동에 의한 필라멘트 전류 통로가 생성되는 경우, 가변 저항층(140)은 저저항 상태로서 예컨대, 데이터 '1'을 저장할 수 있다. 반대로, 위 필라멘트 전류 통로가 소멸되는 경우 가변 저항층(140)은 고저항 상태로서 예컨대, 데이터 '0'을 저장할 수 있다. 수평 방향에서 가변 저항층(140)의 폭은 필라멘트 전류 통로의 생성이 가능한 정도의 값을 가질 수 있다. 그러나, 본 발명이 이 예시에 한정되는 것은 아니며, 가변 저항층(140)은 베이스층(130)의 처리에 의해 획득되며, 수직 전극층(150) 및 수평 전극층(120)으로부터 베이스층(130)을 통하여 자신의 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있으면 족하다.
이상으로 설명한 반도체 장치에 의하면 비교예의 문제점이 해결될 수 있다. 즉, 가변 저항층(140)을 형성하기 위한 베이스층(130)과 가변 저항층(140)으로 전압 또는 전류를 공급하는 수평 전극층(120)을 별개로 형성함으로써, 가변 저항층(140)으로 이용되는 물질 및 수평 전극층(120)으로 이용되는 물질 모두에 제약이 없다. 다시 말하면, 가변 저항층(140)으로 최적의 물질 예컨대, 가변 저항 특성이 우수한 물질을 선택하고, 이와 독립적으로 수평 전극층(120)으로 최적의 물질 예컨대, 저저항의 물질을 선택하는 것이 가능하다. 결과적으로, 반도체 장치의 데이터 저장 특성 및 동작 특성을 개선할 수 있다.
이하, 도 2a 및 도 2b의 반도체 장치의 제조 방법을 예시적으로 설명하면 아래와 같다.
도 3 내지 도 5는 도 2a 및 도 2b의 반도체 장치의 제조 방법의 일례를 설명하기 위한 중간 공정 단계를 나타내는 단면도이다.
도 3을 참조하면, 기판(100) 상에 층간 절연층(110), 및 수평 전극층(120)과 베이스층(130)이 순차적으로 적층된 구조물(S)을 교대로 적층할 수 있다.
이어서, 층간 절연층(110) 및 구조물(S)의 교대 적층 구조물을 선택적으로 식각하여, 이 교대 적층 구조물을 관통하여 기판(100)의 일부를 노출시키는 홀(H)을 형성할 수 있다. 홀(H)은 수직 전극층(150)이 형성될 공간을 제공할 수 있다. 홀(H)에 의해서 층간 절연층(110), 수평 전극층(120) 및 베이스층(130)의 측벽이 노출될 수 있다.
도 4를 참조하면, 홀(H)에 의해 드러난 수평 전극층(120)의 일부를 제거하여 홈(G)을 형성할 수 있다. 수평 전극층(120)의 일부 제거는, 등방성 식각 방식 예컨대, 습식 식각 방식에 의해 수행될 수 있다. 수평 전극층(120)과 베이스층(130)은 식각 속도의 차이가 매우 큰 물질로 형성될 수 있고, 그에 따라, 수평 전극층(120)의 일부 제거시 베이스층(130)은 거의 제거되지 않을 수 있다.
도시하지는 않았으나, 홈(G) 형성 후 홈(G)을 매립하는 절연막을 형성하는 공정이 더 수행될 수도 있다. 절연막 형성 공정은, 홈(G)을 충분히 매립할 수 있도록 스텝 커버리지 특성이 우수한 절연 물질을 증착한 후, 절연 물질이 홈(G) 내부에만 잔류하도록 전면 식각(blanket etching)을 수행하는 방식에 의할 수 있다. 본 절연막 형성 공정은 생략될 수도 있고, 이러한 경우, 홈(G) 내부는 진공 상태이거나 소정 가스 등으로 채워질 수 있다. 어떠한 경우든 홈(G) 내부는 절연 특성을 가짐으로써 수평 전극층(120)과 수직 전극층(150)을 서로 절연시킬 수 있으면 족하다.
도 5를 참조하면, 홀(H)에 의해 드러난 베이스층(130)에 대해 소정 처리를 수행함으로써 베이스층(130)의 측면을 가변 저항층(140)으로 변형시킬 수 있다. 베이스층(130)이 금속 함유층인 경우, 위 소정 처리는 산화 공정일 수 있다. 그 결과, 금속 산화물을 포함하는 가변 저항층(140)이 형성될 수 있다. 가변 저항층(140)의 수평 방향의 폭, 산소 함량 등은 산화 시간이나 산화 공정시 사용되는 가스의 양 등에 의해 조절될 수 있다. 이로써, 적절한 폭을 갖고, 산소 부족형 금속 산화물을 포함하는 가변 저항층(140)을 형성할 수 있다.
이때, 수평 전극층(120)이 홈(G) 내부의 절연막으로 보호되거나 또는 수평 전극층(120)이 베이스층(130)에 비하여 선택적으로 산화되지 않는 물질로 형성되는 경우, 수평 전극층(120)은 산화되지 않을 수 있다. 그러나, 베이스층(130)의 측면 산화와 함께, 수평 전극층(120)의 측면이 산화되어도 무방하다. 수평 전극층(120)의 산화되지 않은 나머지 부분이 베이스층(130)과 접속하여 베이스층(130)으로 전압 또는 전류를 공급할 수 있기 때문이다.
이어서, 도 2a 및 도 2b를 다시 참조하면, 홀(H)을 매립하는 수직 전극층(150)을 형성할 수 있다. 수직 전극층(150)의 형성은, 도 5의 공정 결과물 상에 홀(H)을 충분히 매립하는 두께의 도전 물질을 증착한 후 최상부의 층간 절연층(110)이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing) 공정을 수행하는 방식에 의할 수 있다.
이때, 홈(G)이 빈 공간인 경우, 수직 전극층(150) 형성을 위한 도전 물질은 비등방성으로 증착될 수 있다. 홈(G)에 도전 물질이 매립됨으로써 수직 전극층(150)과 수평 전극층(120)이 전기적으로 쇼트되는 것을 방지하기 위함이다. 그러나, 홈(G)이 절연막(미도시됨)으로 매립된 경우, 등방성 및 비등방성 증착 방식이 모두 이용될 수 있다.
이상으로 설명한 공정들에 의하여 도 2a 및 도 2b와 같은 반도체 장치가 제조될 수 있다. 그러나, 공정은 다양하게 변형될 수 있다. 예컨대, 도 4의 홈(G) 형성 공정과 도 5의 가변 저항층(140) 형성 공정의 순서는 서로 뒤바뀔 수도 있다.
도 6a 내지 도 8b는 본 발명의 다른 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면들이다. 각 a도는 평면도로서, 특히, 각 b도의 D-D' 선 높이에서 도시된 평면도이다. 각 b도는 각 a도의 C-C' 선에 따른 단면도이다. 전술한 실시예와의 차이점을 중심으로 설명한다.
도 6a 및 도 6b를 참조하면, 기판(200) 상에 층간 절연층(210), 및 수평 전극층(220)과 베이스층(230)이 순차적으로 적층된 구조물(S)을 교대로 적층할 수 있다.
이어서, 층간 절연층(210) 및 구조물(S)의 교대 적층 구조물을 선택적으로 식각하여, 이 교대 적층 구조물을 관통하여 기판(200)의 일부를 노출시키면서 수평 방향에서 C-C' 선과 교차하는 제1 방향으로 연장하는 트렌치(T)를 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 트렌치(T)에 의해 드러난 수평 전극층(220)의 측면 일부를 제거하여 홈(G)을 형성할 수 있다. 트렌치(T)가 제1 방향으로 연장하므로, 홈(G)도 제1 방향으로 연장하는 라인 형상을 가질 수 있다.
또한, 트렌치(T)에 의해 드러난 베이스층(230)의 측면에 대해 소정 처리를 수행함으로써 베이스층(230)의 일부를 가변 저항층(240)으로 변형시킬 수 있다. 트렌치(T)가 제1 방향으로 연장하므로, 가변 저항층(240)도 제1 방향으로 연장하는 라인 형상을 가질 수 있다.
도 8a 및 도 8b를 참조하면, 트렌치(T) 내에 형성되는 기둥 형상의 수직 전극층(250)과, 트렌치(T) 내에서 수직 전극층(250)이 형성되지 않은 나머지 공간을 매립하는 절연층(260)을 형성할 수 있다.
수직 전극층(250) 및 절연층(260)의 형성은, 트렌치(T) 내에 절연 물질을 매립한 후, 절연 물질을 선택적으로 식각하여 수직 전극층(250)이 형성될 공간을 제공하고 이 공간에 도전 물질을 매립하는 방식에 의할 수 있다. 또는, 수직 전극층(250) 및 절연층(260)의 형성은, 트렌치(T) 내에 도전 물질을 매립한 후, 도전 물질을 선택적으로 식각하여 수직 전극층(250)을 형성하고 나머지 공간을 절연 물질로 매립하는 방식에 의할 수 있다. 절연층(260)은 실리콘 산화물, 실리콘 질화물, 이들의 조합 등 다양한 절연 물질로 형성될 수 있다.
이상으로 설명한 공정들에 의하여 도 8a 및 도 8b와 같은 반도체 장치가 제조될 수 있다.
전술한 실시예와 달리, 도 8a 및 도 8b의 반도체 장치는, 4개의 측면을 갖는 사각 기둥 형상의 수직 전극층(250)을 가질 수 있다. C-C'선과 평행한 제2 방향에서 수직 전극층(250)의 일 측면 및 타 측면 각각과 접하는 가변 저항층(240)은 서로 분리되므로, 서로 다른 메모리 셀을 형성할 수 있다. 예컨대, 도 8a의 우측 아래에 위치하는 수직 전극층(250)과 이 수직 전극층(250) 좌측의 최하부의 구조물(S) 사이에 위치하는 가변 저항층(240)이 제1 메모리 셀(MC1)을 형성할 수 있고, 도 8a의 우측 아래에 위치하는 수직 전극층(250)과 이 수직 전극층(250) 우측의 최하부의 구조물(S) 사이에 위치하는 가변 저항층(240)이 제2 메모리 셀(MC2)을 형성할 수 있다.
여기서, 홈(G) 및 가변 저항층(240)은 제1 방향으로 연장하고 있으나, 공정에 따라 다른 형상을 가질 수도 있다. 이에 대해서는 도 9a 내지 도 10b에 예시적으로 나타내었다.
도 9a 내지 도 10b는 본 발명의 또 다른 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면들이다. 각 a도는 평면도로서, 특히, 각 b도의 D-D' 선 높이에서 도시된 평면도이다. 각 b도는 각 a도의 C-C' 선에 따른 단면도이다. 전술한 실시예들와의 차이점을 중심으로 설명한다.
도 9a 및 도 9b를 참조하면, 기판(200) 상에 층간 절연층(210), 및 수평 전극층(220)과 베이스층(230)이 순차적으로 적층된 구조물(S)을 교대로 적층할 수 있다.
이어서, 층간 절연층(210) 및 구조물(S)의 교대 적층 구조물을 선택적으로 식각하여, 이 교대 적층 구조물을 관통하여 기판(200)의 일부를 노출시키면서 제1 방향으로 연장하는 트렌치(T)를 형성할 수 있다.
이어서, 트렌치(T)에 매립되는 절연층(260)을 형성한 후, 절연층(260)을 선택적으로 식각하여 수직 전극층(250)이 형성될 공간을 제공하는 홀(H)을 형성할 수 있다.
도 10a 및 도 10b를 참조하면, 홀(H)에 의해 드러난 수평 전극층(220)의 측면 일부를 제거하여 홈(G)을 형성할 수 있다. 그에 따라, 제1 방향에서 홈(G)의 폭은 홀(H)의 폭과 실질적으로 동일하거나 그보다 약간 더 클 수 있다.
또한, 홀(H)에 의해 드러난 베이스층(230)의 측면에 대해 소정 처리를 수행함으로써 베이스층(230)의 일부를 가변 저항층(240)으로 변형시킬 수 있다. 그에 따라, 제1 방향에서 가변 저항층(240)의 폭은 홀(H)의 폭과 실질적으로 동일하거나 그보다 약간 더 클 수 있다.
이어서, 홀(H) 내에 도전 물질을 매립하여 수직 전극층(250)을 형성할 수 있다.
이상으로 설명한 공정들에 의하여 도 10a 및 도 10b와 같은 반도체 장치가 제조될 수 있다.
전술한 실시예들과 달리, 도 10a 및 도 10b의 반도체 장치는, 4개의 측면을 갖는 사각 기둥 형상의 수직 전극층(250)을 갖되, 가변 저항층(240) 및 홈(G)이 제2 방향에서 수직 전극층(250)의 일 측면 및 타 측면 각각과 실질적으로 대응하는 영역에 형성되고 다른 영역에는 형성되지 않을 수 있다.
한편, 전술한 실시예들에서, 가변 저항층(140, 240)이 베이스층(130, 230)의 소정 처리에 의해 형성되는 단일막 구조를 갖는 경우가 설명되었다. 그러나, 가변 저항층이 복수의 막을 포함하는 다중막 구조를 갖고, 이 복수의 막의 조합에 의해 가변 저항 특성을 가질 수도 있다. 이에 대해서는, 도 11을 참조하여 예시적으로 설명하기로 한다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 11을 참조하면, 본 실시예의 반도체 장치는, 기판(100) 상에 형성되고 기판(100)의 표면에 대해 실질적으로 수직 방향으로 연장하는 수직 전극층(150), 기판(100) 상에 수직 전극층(150)을 따라 교대로 적층되는 층간 절연층(110) 및 구조물(S) - 여기서, 구조물(S)은 수평 전극층(120) 및 소정 처리에 의해 가변 저항 물질로 변형될 수 있는 도전성의 베이스층(130)의 적층 구조물을 포함함. -, 베이스층(130)과 수직 전극층(150) 사이에 개재되는 가변 저항층(1400), 및 수평 전극층(120)과 수직 전극층(150) 사이에 개재되는 홈(G)을 포함할 수 있다.
여기서, 가변 저항층(1400)은 베이스층(130)과 인접하고 베이스층(130)의 처리에 의해 형성되는 제1 층(1420)과, 수직 전극층(150)과 인접하고 수직 전극층(150)을 따라 수직 방향으로 연장하도록 형성되는 제2 층(1440)을 포함할 수 있다. 가변 저항층(1400)은 제1 층(1420) 및 제2 층(1440)의 조합에 의해 가변 저항 특성을 나타낼 수 있다. 예컨대, 제1 층(1420) 및 제2 층(1440) 중 어느 하나는 다량의 산소 공공을 함유하는 산소 부족형 금속 산화물층이고, 다른 하나는 산소 부족형 금속 산화물층보다 더 많은 산소를 함유하는 산소 리치형 금속 산화물층일 수 있다. 산소 부족형 금속 산화물층은, TiOx(여기서, x < 2), TaOy(여기서, y < 2.5), HfOz(여기서, z < 2) 등과 같이 화학양론비보다 산소가 부족한 물질로 형성될 수 있고, 산소 리치형 금속 산화물층은, TiO2, Ta2O5 , HfO2 등과 같이 화학양론비를 만족하는 물질로 형성될 수 있다. 이러한 경우, 수평 전극층(120) 및 수직 전극층(150)에 인가되는 소정 전압에 따라 산소 부족형 금속 산화물층의 산소 공공이 산소 리치형 금속 산화물층 내로 주입되므로 산소 리치형 금속 산화물층 내에 산소 공공에 의한 도전성 경로가 생성될 수 있다. 그에 따라 가변 저항층(1400)은 저저항 상태로 스위칭될 수 있다. 반대로, 수평 전극층(120) 및 수직 전극층(150)에 인가되는 소정 전압에 따라 산소 리치형 금속 산화물층 내로 주입된 산소 공공이 산소 부족형 금속 산화물층으로 되돌아오는 경우, 산소 리치형 금속 산화물층 내에 산소 공공에 의한 도전성 경로가 소멸될 수 있다. 그에 따라 가변 저항층(1400)은 고저항 상태로 스위칭될 수 있다.
위와 같은 가변 저항층(1400)의 형성은 전술한 도 3 내지 도 5의 공정을 수행한 후 홀(H)의 측벽을 따라 제2 층(1440)을 형성하는 방식에 의할 수 있다. 그 후에, 제2 층(1440)이 형성된 홀(H)을 도전 물질로 매립하여 수직 전극층(150)을 형성할 수 있다.
본 도면에는 제2 층(1550)이 수직 방향에서 직선 형태인 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 홈(G)이 빈 공간인 경우, 제2 층(1440)은 홈(G)과 대응하는 영역에서 홈(G)을 따라 휘어진 형상을 가질 수도 있다.
한편, 반도체 장치는 가변 저항층 뿐만 아니라 가변 저항층의 일단과 접속하여 가변 저항층으로의 접근을 제어하는 선택 소자를 더 포함할 수도 있다. 이에 대해서는 도 12를 참조하여 예시적으로 설명하기로 한다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 12를 참조하면, 본 실시예의 반도체 장치는, 기판(100) 상에 형성되고 기판(100)의 표면에 대해 실질적으로 수직 방향으로 연장하는 수직 전극층(150), 기판(100) 상에 수직 전극층(150)을 따라 교대로 적층되는 층간 절연층(110) 및 구조물(S) - 여기서, 구조물(S)은 수평 전극층(120) 및 소정 처리에 의해 가변 저항 물질로 변형될 수 있는 도전성의 베이스층(130)의 적층 구조물을 포함함. -, 베이스층(130)과 수직 전극층(150) 사이에 개재되는 가변 저항층(1400), 가변 저항층(1400)과 수직 전극층(150) 사이에 개재되는 선택 소자층(180) 및 수평 전극층(120)과 수직 전극층(150) 사이에 개재되는 홈(G)를 포함할 수 있다.
여기서, 가변 저항층(1400)은 베이스층(130)과 인접하고 베이스층(130)의 처리에 의해 형성되는 제1 층(1420)과, 수직 전극층(150)과 인접하고 수직 전극층(150)을 따라 수직 방향으로 연장하도록 형성되는 제2 층(1440)을 포함할 수 있다.
선택 소자층(180)은 제2 층(1440)과 수직 전극층(150) 사이에 개재되고 수직 전극층(150)을 따라 수직 방향으로 연장하도록 형성될 수 있다. 선택 소자층(180)은 수평 전극층(120) 및 수직 전극층(150)을 통하여 공급되는 전압의 크기가 소정 문턱 전압 미만인 경우 전류를 차단하거나 전류를 거의 흘리지 않다가 이 문턱 전압 이상에서 급격히 전류를 흐르게 하는 문턱 스위칭(threshold switching) 특성을 가질 수 있다. 선택 소자층(180)으로는 다이오드, 칼코게나이드계 물질 등과 같은 OTS(Ovonic Threshold Switching) 물질, 금속 함유 칼코게나이드계 물질 등과 같은 MIEC(Mixed Ionic Electronic Conducting) 물질, NbO2, VO2 등과 같은 MIT(Metal Insulator Transition) 물질, SiO2, Al2O3 등과 같이 상대적으로 넓은 밴드 갭을 갖는 터널링 절연층 등이 이용될 수 있다.
위와 같은 가변 저항층(1400) 및 선택 소자층(180)의 형성은 전술한 도 3 내지 도 5의 공정을 수행한 후 홀(H)의 측벽을 따라 제2 층(1440) 및 선택 소자층(180)을 순차적으로 형성하는 방식에 의할 수 있다. 그 후에, 제2 층(1440) 및 선택 소자층(180)이 형성된 홀(H)을 도전 물질로 매립하여 수직 전극층(150)을 형성할 수 있다.
전술한 실시예들에서 베이스층이 아닌 수평 전극층이 전압 또는 전류의 공급 통로로서 저저항 물질로 이루어질 수 있음은 이미 설명하였다. 이 때문에, 베이스층은 플로팅 상태일 수 있고, 수평 전극층은 다양한 도전 경로를 통하여 필요한 전압 공급원에 연결될 수 있다. 이에 대해서는 도 13에 예시적으로 나타내었다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13을 참조하면, 본 실시예의 반도체 장치는 셀 어레이 영역(A) 및 주변회로 영역(B)을 포함할 수 있다.
셀 어레이 영역(A)에는 전술한 실시예들에 나타난 구조물들 예컨대, 도 2b에 도시된 것과 같은 층간 절연층(110), 수평 전극층(120), 베이스층(130), 가변 저항층(140) 및 수직 전극층(150)이 배치될 수 있다.
여기서, 층간 절연층(110), 수평 전극층(120) 및 베이스층(130)의 적층 구조물은 주변회로 영역(B)까지 연장할 수 있다. 주변회로 영역(B)에서 층간 절연층(110), 수평 전극층(120) 및 베이스층(130)의 적층 구조물은 계단과 유사한 형상을 가질 수 있다. 구체적으로, 어느 한 층의 수평 전극층(120)은 자신의 바로 위의 수평 전극층(120) 보다 수평 방향으로 더 돌출된 단부를 가질 수 있다. 수평 전극층(120) 각각의 단부 상에 수평 전극층(120) 각각을 필요한 부분에 연결하기 위한 도전 플러그(CP)가 형성될 수 있다. 즉, 도전 플러그(CP)는 주변회로 영역(B)을 덮는 절연막(ILD)을 관통하여 수평 전극층(120) 각각의 단부와 접속하도록 형성될 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 14 내지 도 18은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 14를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 기판 상에 형성되고, 기판의 표면에 대해 실질적으로 수직 방향으로 연장하는 수직 전극층; 상기 기판 상에 상기 수직 전극층을 따라 교대로 적층되는 층간 절연층 및 구조물 - 여기서, 상기 구조물은, 수평 전극층 및 상기 수평 전극층의 위 또는 아래에 위치하는 도전성의 베이스층을 포함함. - ; 상기 수직 전극층과 상기 베이스층 사이에 개재되고, 상기 베이스층과 공통되는 원소를 포함하는 가변 저항층; 및 상기 수직 전극층과 상기 수평 전극층 사이에 개재되어 이들을 서로 절연시키는 홈을 포함할 수 있다, 이를 통해, 기억부(1010)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 15를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 기판 상에 형성되고, 기판의 표면에 대해 실질적으로 수직 방향으로 연장하는 수직 전극층; 상기 기판 상에 상기 수직 전극층을 따라 교대로 적층되는 층간 절연층 및 구조물 - 여기서, 상기 구조물은, 수평 전극층 및 상기 수평 전극층의 위 또는 아래에 위치하는 도전성의 베이스층을 포함함. - ; 상기 수직 전극층과 상기 베이스층 사이에 개재되고, 상기 베이스층과 공통되는 원소를 포함하는 가변 저항층; 및 상기 수직 전극층과 상기 수평 전극층 사이에 개재되어 이들을 서로 절연시키는 홈을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성이 향상될 수 있다.
도 15에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 16을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Mersonal Digital Assistant), 휴대용 컴퓨터(Mortable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Mortable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 기판 상에 형성되고, 기판의 표면에 대해 실질적으로 수직 방향으로 연장하는 수직 전극층; 상기 기판 상에 상기 수직 전극층을 따라 교대로 적층되는 층간 절연층 및 구조물 - 여기서, 상기 구조물은, 수평 전극층 및 상기 수평 전극층의 위 또는 아래에 위치하는 도전성의 베이스층을 포함함. - ; 상기 수직 전극층과 상기 베이스층 사이에 개재되고, 상기 베이스층과 공통되는 원소를 포함하는 가변 저항층; 및 상기 수직 전극층과 상기 수평 전극층 사이에 개재되어 이들을 서로 절연시키는 홈을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 기판 상에 형성되고, 기판의 표면에 대해 실질적으로 수직 방향으로 연장하는 수직 전극층; 상기 기판 상에 상기 수직 전극층을 따라 교대로 적층되는 층간 절연층 및 구조물 - 여기서, 상기 구조물은, 수평 전극층 및 상기 수평 전극층의 위 또는 아래에 위치하는 도전성의 베이스층을 포함함. - ; 상기 수직 전극층과 상기 베이스층 사이에 개재되고, 상기 베이스층과 공통되는 원소를 포함하는 가변 저항층; 및 상기 수직 전극층과 상기 수평 전극층 사이에 개재되어 이들을 서로 절연시키는 홈을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 17의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 7의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 17을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 기판 상에 형성되고, 기판의 표면에 대해 실질적으로 수직 방향으로 연장하는 수직 전극층; 상기 기판 상에 상기 수직 전극층을 따라 교대로 적층되는 층간 절연층 및 구조물 - 여기서, 상기 구조물은, 수평 전극층 및 상기 수평 전극층의 위 또는 아래에 위치하는 도전성의 베이스층을 포함함. - ; 상기 수직 전극층과 상기 베이스층 사이에 개재되고, 상기 베이스층과 공통되는 원소를 포함하는 가변 저항층; 및 상기 수직 전극층과 상기 수평 전극층 사이에 개재되어 이들을 서로 절연시키는 홈을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성이 향상될 수 있다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 18을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 기판 상에 형성되고, 기판의 표면에 대해 실질적으로 수직 방향으로 연장하는 수직 전극층; 상기 기판 상에 상기 수직 전극층을 따라 교대로 적층되는 층간 절연층 및 구조물 - 여기서, 상기 구조물은, 수평 전극층 및 상기 수평 전극층의 위 또는 아래에 위치하는 도전성의 베이스층을 포함함. - ; 상기 수직 전극층과 상기 베이스층 사이에 개재되고, 상기 베이스층과 공통되는 원소를 포함하는 가변 저항층; 및 상기 수직 전극층과 상기 수평 전극층 사이에 개재되어 이들을 서로 절연시키는 홈을 포함할 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 기판 상에 형성되고, 기판의 표면에 대해 실질적으로 수직 방향으로 연장하는 수직 전극층; 상기 기판 상에 상기 수직 전극층을 따라 교대로 적층되는 층간 절연층 및 구조물 - 여기서, 상기 구조물은, 수평 전극층 및 상기 수평 전극층의 위 또는 아래에 위치하는 도전성의 베이스층을 포함함. - ; 상기 수직 전극층과 상기 베이스층 사이에 개재되고, 상기 베이스층과 공통되는 원소를 포함하는 가변 저항층; 및 상기 수직 전극층과 상기 수평 전극층 사이에 개재되어 이들을 서로 절연시키는 홈을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100: 기판 110: 층간 절연층
120: 수평 전극층 130: 베이스층
140: 가변 저항층 150: 수직 전극층

Claims (26)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판 상에 형성되고, 기판의 표면에 대해 실질적으로 수직 방향으로 연장하는 수직 전극층;
    상기 기판 상에 상기 수직 전극층을 따라 교대로 적층되는 층간 절연층 및 구조물 - 여기서, 상기 구조물은, 수평 전극층 및 상기 수평 전극층의 위 또는 아래에 위치하는 도전성의 베이스층을 포함함. - ;
    상기 수직 전극층과 상기 베이스층 사이에 개재되고, 상기 베이스층과 공통되는 원소를 포함하는 가변 저항층; 및
    상기 수직 전극층과 상기 수평 전극층 사이에 개재되어 이들을 서로 절연시키는 홈을 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 수평 전극층은 상기 베이스층과 식각율이 상이한 물질로 형성되는
    전자 장치.
  3. 제1 항에 있어서,
    상기 홈의 내부는 진공 상태이거나 가스로 채워진
    전자 장치.
  4. 제1 항에 있어서,
    상기 홈의 내부는 절연 물질로 채워진
    전자 장치.
  5. 제1 항에 있어서,
    상기 베이스층은, 금속을 포함하고
    상기 가변 저항층은, 상기 금속의 산화물을 포함하는
    전자 장치.
  6. 제5 항에 있어서,
    상기 금속의 산화물은, 화학양론비보다 산소가 부족한
    전자 장치.
  7. 제1 항에 있어서,
    상기 기판의 표면에 대해 실질적으로 수평 방향에서, 상기 홈의 폭은 상기 가변 저항층의 폭보다 큰
    전자 장치.
  8. 제1 항에 있어서,
    상기 수직 전극층은, 서로 마주보는 제1 측면 및 제2 측면을 갖고,
    상기 제1 측면과 접속하는 상기 가변 저항층과 상기 제2 측면과 접속하는 상기 가변 저항층은 서로 분리되어 서로 다른 메모리 셀을 형성하는
    전자 장치.
  9. 제1 항에 있어서,
    상기 가변 저항층은, 상기 베이스층과 인접한 제1 층 및 상기 수직 전극층과 인접한 제2 층을 포함하고,
    상기 제1 층은, 상기 베이스층과 공통되는 원소를 포함하는
    전자 장치.
  10. 제9 항에 있어서,
    상기 제1 층 및 상기 제2 층 중 하나는 화학 양론비보다 산소가 부족한 금속 산화물을 포함하고, 다른 하나는 화학 양론비를 만족하는 금속 산화물을 포함하는
    전자 장치.
  11. 제9 항에 있어서,
    상기 제1 층은, 상기 수직 방향에서 상기 베이스층과 실질적으로 동일한 레벨에 형성되고,
    상기 제2 층은, 상기 수직 전극층을 따라 상기 수직 방향으로 연장하는
    전자 장치.
  12. 제1 항에 있어서,
    상기 반도체 메모리는,
    상기 가변 저항층과 상기 수직 전극층 사이에 개재되고, 문턱 스위칭 특성을 갖는 선택 소자층을 더 포함하는
    전자 장치.
  13. 제12 항에 있어서,
    상기 선택 소자층은, 상기 수직 전극층을 따라 상기 수직 방향으로 연장하는
    전자 장치.
  14. 제1 항에 있어서,
    상기 베이스층은, 플로팅 상태이고,
    상기 수평 전극층은, 전압 공급원에 접속하는
    전자 장치.
  15. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  16. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  17. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  18. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  19. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  20. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    기판 상에 층간 절연층 및 구조물을 교대로 적층하는 단계 - 여기서, 상기 구조물은, 수평 전극층 및 상기 수평 전극층의 위 또는 아래에 위치하는 도전성의 베이스층을 포함함. - ;
    상기 층간 절연층 및 구조물을 선택적으로 식각하여 상기 구조물의 측벽을 노출시키는 개구부를 형성하는 단계;
    상기 개구부에 의해 드러난 상기 수평 전극층의 일부를 제거하여 홈을 형성하는 단계;
    상기 개구부에 의해 드러난 상기 베이스층의 일부를 가변 저항층으로 변형시키는 단계; 및
    상기 개구부의 적어도 일부를 매립하는 수직 전극층을 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  21. 제20 항에 있어서,
    상기 홈 형성 단계는,
    등방성 식각 방식으로 수행되는
    전자 장치의 제조 방법.
  22. 제20 항에 있어서,
    상기 홈 형성 단계 후에,
    상기 홈에 매립되는 절연 물질을 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  23. 제20 항에 있어서,
    상기 베이스층은, 금속을 포함하고,
    상기 가변 저항층으로 변형시키는 단계는,
    산화 공정에 의해 수행되는
    전자 장치의 제조 방법.
  24. 제20 항에 있어서,
    상기 개구부는, 라인 형상 또는 홀 형상을 갖는
    전자 장치의 제조 방법.
  25. 제20 항에 있어서,
    상기 가변 저항층으로 변형시키는 단계 후에,
    상기 홀의 측벽에 추가 가변 저항층을 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  26. 제20 항에 있어서,
    상기 가변 저항층으로 변형시키는 단계 후에,
    상기 홀의 측벽에 선택 소자층을 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102515035B1 (ko) * 2015-12-30 2023-03-30 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102608887B1 (ko) * 2016-08-10 2023-12-04 에스케이하이닉스 주식회사 반도체 장치
TWI610476B (zh) * 2017-03-16 2018-01-01 華邦電子股份有限公司 電阻式隨機存取記憶體結構及其形成方法
US10121965B1 (en) * 2017-08-31 2018-11-06 Sandisk Technologies Llc Resistive random access memory device containing discrete memory material portions and method of making thereof
CN109524543B (zh) * 2018-09-18 2019-11-22 华中科技大学 一种三维堆叠相变存储器及其制备方法
KR102649489B1 (ko) 2019-01-11 2024-03-21 삼성전자주식회사 가변 저항 메모리 소자
TWI679757B (zh) * 2019-02-15 2019-12-11 力晶積成電子製造股份有限公司 電阻式隨機存取記憶體及其製造方法
KR102668222B1 (ko) * 2019-05-22 2024-05-24 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20210029870A (ko) 2019-09-06 2021-03-17 삼성전자주식회사 정보 저장 구조물을 포함하는 반도체 소자
CN115117192A (zh) * 2022-07-04 2022-09-27 复旦大学 一种三维视觉神经形态忆阻器及其制备方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101207790B1 (ko) 2011-02-25 2012-12-05 연세대학교 산학협력단 독립적 메모리 셀 구조를 갖는 3차원 적층 메모리 형태의 저항 스위칭 메모리 제조 방법 및 그 3차원 적층 메모리
KR102025290B1 (ko) * 2013-03-12 2019-09-26 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 전자 장치

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