KR20210000778A - 표시 장치 - Google Patents

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KR20210000778A
KR20210000778A KR1020190075571A KR20190075571A KR20210000778A KR 20210000778 A KR20210000778 A KR 20210000778A KR 1020190075571 A KR1020190075571 A KR 1020190075571A KR 20190075571 A KR20190075571 A KR 20190075571A KR 20210000778 A KR20210000778 A KR 20210000778A
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pads
circuit board
flexible circuit
display
disposed
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KR1020190075571A
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송현섭
강승재
임성운
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삼성디스플레이 주식회사
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Abstract

제1 표시 패드들, 및 상기 제1 표시 패드들과 이격된 제2 표시 패드들을 포함하는 표시 패널, 메인 회로 기판, 상기 메인 회로 기판과 상기 제1 표시 패드들을 연결시키는 제1 연성 회로 기판, 상기 메인 회로 기판과 상기 제2 표시 패드들을 연결시키고, 상기 제1 연성 회로 기판과 적어도 일부가 중첩하는 제2 연성 회로 기판, 상기 제1 연성 회로 기판 및 상기 제2 연성 회로 기판 각각에 배치된 방열 부재들, 및 상기 방열 부재들과 이격되고, 상기 제1 연성 회로 기판 및 상기 제2 연성 회로 기판 중 적어도 어느 하나에 배치되고, 금속을 포함하는 변형 방지 부재를 포함하는 표시 장치.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로, 상세하게는 신뢰성이 향상된 표시 장치에 관한 것이다.
표시 장치는, 표시 패널이 제조된 후 표시 패널에 회로 기판을 연결한다. 예컨대, TAB(Tape Automated Bonding) 실장 방식은 이방성 도전 필름(ACF: Anisotropic Conductive Film)을 이용하여 회로기판을 표시패널에 본딩 한다.
본 발명은 이방성 도전 필름의 본딩 시 발생하는 회로 기판의 불량을 방지하는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는, 제1 방향으로 배열된 제1 표시 패드들, 및 상기 제1 방향과 교차하는 제2 방향에서 제1 표시 패드들과 이격되어 배치되고 상기 제1 방향으로 배열된 제2 표시 패드들을 포함하는 표시 패널, 메인 회로 기판, 상기 메인 회로 기판과 상기 제1 표시 패드들을 연결시키는 제1 연성 회로 기판, 상기 메인 회로 기판과 상기 제2 표시 패드들을 연결시키고, 상기 제1 연성 회로 기판과 적어도 일부가 중첩하는 제2 연성 회로 기판, 상기 제1 연성 회로 기판 및 상기 제2 연성 회로 기판 각각에 배치된 방열 부재들, 및 상기 방열 부재들과 이격되고, 상기 제1 연성 회로 기판 및 상기 제2 연성 회로 기판 중 적어도 어느 하나에 배치되고, 금속을 포함하는 변형 방지 부재를 포함한다.
상기 제1 연성 회로 기판은, 제1 상부면, 상기 제1 상부면과 대향하는 제1 하부면, 상기 제1 하부면으로부터 노출되어 상기 제1 표시 패드들 및 상기 메인 회로 기판과 연결되는 복수의 제1 기판 패드들, 및 상기 제1 하부면에 배치된 제1 구동칩을 포함하고, 상기 제2 연성 회로 기판은, 제2 상부면, 상기 제2 상부면과 대향하고 상기 제1 상부면의 적어도 일부를 커버하는 제2 하부면, 제2 하부면으로부터 노출되어 상기 제2 표시 패드들 및 상기 메인 회로 기판과 연결되는 복수의 제2 기판 패드들, 및 상기 제2 하부면에 배치된 제2 구동칩을 포함하고, 상기 제1 구동칩 및 상기 제2 구동칩은 평면상에서 서로 이격된 것을 특징으로 할 수 있다.
상기 변형 방지 부재는, 상기 제1 상부면 및 상기 제2 상부면 중 적어도 어느 하나에 배치되는 이격된 것을 특징으로 할 수 있다.
상기 변형 방지 부재는, 상기 제1 하부면 및 상기 제2 하부면 중 적어도 어느 하나에 배치되고, 상기 제1 구동칩 및 상기 제2 구동칩과 이격된 것을 특징으로 할 수 있다.
상기 변형 방지 부재는 상기 방열 부재들과 동일 면 상에 배치되는 것을 특징으로 할 수 있다.
상기 변형 방지 부재는 상기 방열 부재들과 서로 다른 면 상에 배치되는 것을 특징으로 할 수 있다.
상기 제1 연성 회로 기판 및 상기 제2 연성 회로 기판 각각은, 절연층, 상기 절연층 상에 배치된 복수의 기판 신호 라인, 상기 기판 신호 라인의 일부를 노출시키는 개구부를 포함하는 솔더레지시트층, 및 상기 개구부를 통해 노출된 상기 신호 라인의 일부와 연결된 복수의 기판 패드들을 포함하고, 상기 기판 패드들은 제1 표시 패드들 및 상기 제2 표시 패드들 중 대응되는 제1 표시 패드들 및 상기 제2 표시 패드들과 이방성 도전 필름(anisotropic conductive film)에 의해 연결되는 것을 특징으로 할 수 있다.
상기 기판 패드들 중 상기 제1 연성 회로 기판에 포함된 기판 패드들은, 상기 제1 표시 패드들과 연결되는 제1 출력 패드들 및 상기 메인 회로 기판에 연결되는 제1 입력 패드들을 포함하고, 상기 기판 패드들 중 상기 제2 연성 회로 기판에 포함된 기판 패드들은, 상기 제2 표시 패드들과 연결되는 제2 출력 패드들 및 상기 메인 회로 기판에 연결되는 제2 입력 패드들을 포함하는 것을 특징으로 할 수 있다.
상기 제1 연성 회로 기판은, 상기 제1 출력 패드들이 배치되는 제1 출력 부분, 상기 제1 입력 패드들이 배치되는 제1 입력 부분, 및 상기 제1 출력 부분과 상기 제1 입력 부분을 연결하는 제1 연결 부분을 포함하고, 상기 제2 연성 회로 기판은, 상기 제2 출력 패드들이 배치되는 제2 출력 부분, 상기 제2 입력 패드들이 배치되는 제2 입력 부분, 및 상기 제2 출력 부분과 상기 제2 입력 부분을 연결하는 제2 연결 부분을 포함하고, 상기 제1 입력 부분 및 상기 제2 입력 부분은 서로 이격된 것을 특징으로 할 수 있다.
상기 제2 출력 부분은 상기 제1 출력 부분의 적어도 일부를 커버하는 것을 특징으로 할 수 있다.
상기 제2 방향에서 상기 제1 입력 부분, 상기 제1 연결 부분, 및 상기 제1 출력 부분 각각의 폭의 합은, 상기 제2 방향에서 상기 제2 입력 부분, 상기 제2 연결 부분, 및 상기 제2 출력 부분 각각의 폭의 합보다 작은 것을 특징으로 할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 제1 방향으로 배열된 제1 표시 패드들, 및 상기 제1 방향과 교차하는 제2 방향에서 제1 표시 패드들과 이격되어 배치되고 상기 제1 방향으로 배열된 제2 표시 패드들을 포함하는 표시 패널, 메인 회로 기판, 상기 제1 표시 패드들 연결되는 제1 출력 패드들을 포함하는 제1 출력 부분, 상기 메인 회로 기판과 연결되는 제1 입력 패드들을 포함하는 제1 입력 부분, 및 상기 제1 출력 부분과 상기 제2 출력 부분을 연결하는 제1 연결 부분을 포함하는 제1 연성 회로 기판, 상기 제2 표시 패드들 연결되는 제2 출력 패드들을 포함하는 제2 출력 부분, 상기 메인 회로 기판과 연결되는 제2 입력 패드들을 포함하는 제2 입력 부분, 및 상기 제2 출력 부분과 상기 제2 출력 부분을 연결하는 제2 연결 부분을 포함하는 제2 연성 회로 기판, 상기 제1 연성 회로 기판 및 상기 제2 연성 회로 기판 각각에 배치된 방열 부재들, 및 상기 방열 부재들과 이격되고, 상기 제1 입력 부분 및 상기 제2 입력 부분 중 어느 하나에 배치되는 변형 방지 부재를 포함한다.
상기 방열 부재들은 폴리이미드(polyimide)를 포함하고, 상기 변형 방지 부재는 금속을 포함하는 것을 특징으로 할 수 있다.
상기 제1 연성 회로 기판은, 제1 상부면, 상기 제1 상부면과 대향하고 상기 제1 출력 패드들 및 상기 제1 입력 패드들을 노출시키는 제1 하부면, 및 상기 제1 하부면에 배치된 제1 구동칩을 포함하고, 상기 제2 연성 회로 기판은, 제2 상부면, 상기 제2 상부면과 대향하고 상기 제2 출력 패드들 및 상기 제2 입력 패드들을 노출시키는 제2 하부면, 및 상기 제2 하부면에 배치된 제2 구동칩을 포함하고, 상기 제1 구동칩 및 상기 제2 구동칩은 평면상에서 서로 이격된 것을 특징으로 할 수 있다.
상기 변형 방지 부재는, 상기 제1 상부면 및 상기 제2 상부면 중 적어도 어느 하나에 배치되는 것을 특징으로 할 수 있다.
상기 변형 방지 부재는, 상기 제1 하부면 및 상기 제2 하부면 중 적어도 어느 하나에 배치되고, 상기 제1 구동칩 및 상기 제2 구동칩과 이격되는 것을 특징으로 할 수 있다.
상기 변형 방지 부재는 상기 방열 부재들과 동일 면 상에 배치되는 것을 특징으로 할 수 있다.
상기 변형 방지 부재는 상기 방열 부재들과 서로 다른 면 상에 배치되는 것을 특징으로 할 수 있다.
상기 제1 표시 패드들과 상기 제1 출력 패드들 및 상기 제2 표시 패드들 과 상기 제2 출력 패드들은 이방성 도전 필름(anisotropic conductive film)에 의해 연결되는 것을 특징으로 할 수 있다.
상기 제2 출력 부분은 상기 제1 출력 부분의 적어도 일부를 커버하고, 상기 제1 입력 부분 및 상기 제2 입력 부분은 서로 이격된 것을 특징으로 할 수 있다.
본 발명에 따른 표시 장치는 연성 회로 기판에 변형 방지 부재를 포함함으로써, 이방성 도전 필름을 이용해 패드들을 압착하는 공정 시, 열 전도에 의해 연성 회로 기판의 변형을 방지할 수 있다. 이에 따라, 패드들 간의 얼라인 특성이 개선되며, 신뢰성이 향상된 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 표시 패널의 표시 영역의 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 표시 장치의 확대된 평면도이다.
도 4b는 본 발명의 일 실시예에 따른 표시 패널의 확대된 평면도이다.
도 5a는 도 4a의 I-I'를 따라 절단한 단면도이다.
도 5b 및 5c는 본 발명의 실시예에 따른 연성 회로 기판의 배면도들이다.
도 6a는 도 5a의 AA 영역을 확대된 단면도이다.
도 6b는 도 5a의 BB 영역을 확대된 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 연성 회로 기판의 평면도이다.
도 7b는 도 7a의 II-II'를 따라 절단한 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 연성 회로 기판의 평면도이다.
도 8b는 도 8a의 III-III'를 따라 절단한 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 연성 회로 기판의 평면도이다.
도 9b는 도 9a의 IV-IV'를 따라 절단한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 연성 회로 기판의 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 3a 및 도 3b는 본 발명의 일 실시예에 따른 표시 패널의 표시 영역의 단면도이다.
도 1 내지 도 2를 참조하면, 표시 장치(DD)는 표시 패널(DP), 연성 회로 기판들(FPCB1, FPCB2), 메인 회로 기판(MPCB), 변형 방지 부재(DPM1, DPM2), 및 방열 부재(DTM1, DTM2)를 포함한다.
별도로 도시하지 않았으나, 표시 장치(DD)는 샤시 부재 또는 몰딩 부재를 더 포함할 수 있고, 표시 패널(DP)의 종류에 따라 백라이트 유닛을 더 포함할 수 있다.
표시 패널(DP)은 액정 표시 패널(liquid crystal display panel), 플라즈마 표시 패널(plasma display panel), 전기영동 표시 패널(electrophoretic display panel), MEMS 표시 패널(microelectromechanical system display panel) 및 일렉트로웨팅 표시 패널(electrowetting display panel), 및 유기발광표시 패널(organic light emitting display panel) 중 어느 하나 일 수 있고, 특별히 제한되지 않는다.
표시 패널(DP)은 제1 표시 기판(100) 및 제1 표시 기판(100) 마주하고, 제1 표시 기판(100)과 이격된 제2 표시 기판(200)을 포함할 수 있다. 제1 표시 기판(100)과 제2 표시 기판(200) 사이에는 이미지 생성을 위한 계조 표시층이 배치될 수 있다. 계조 표시층은 표시 패널의 종류에 따라 액정층, 유기발광층, 전기영동층을 포함할 수 있다.
도 1에 도시된 것과 같이, 표시 패널(DP)은 표시면(DP-IS)을 통해 이미지를 표시할 수 있다. 표시면(DP-IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(DP-IS)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시면(DP-IS)의 테두리를 따라 정의된다. 표시 영역(DA)은 비표시 영역(NDA)에 의해 에워쌀 수 있다. 본 발명의 일 실시예에서 비표시 영역(NDA)은 연성 회로 기판(FPCB2, FPCB2)에 인접한 일측 영역에만 배치될 수도 있다.
표시면(DP-IS)의 법선 방향, 즉 표시 패널(DP)의 두께 방향은 제3 방향축(DR3)이 지시한다. 이하에서 설명되는 각 구성들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 본 실시예에서 도시된 제1 내지 제3 방향축들(DR1, DR2, DR3)은 예시에 불과하다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3) 각각 이 지시하는 방향으로써 정의되고, 동일한 도면 부호를 참조한다.
본 발명의 일 실시예에서 평면형 표시면을 구비한 표시 패널(DP)을 도시하였으나, 이에 제한되지 않는다. 표시 장치(DD)는 곡면형 표시면 또는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수 개의 표시 영역들을 포함할 수도 있다.
메인 회로 기판(MPCB)에는 신호 제어부(SC)가 실장될 수 있다. 신호 제어부(SC)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어신호를 수신한다. 신호 제어부(SC)는 표시 패널(DP)에 제어신호를 제공할 수 있다.
연성 회로 기판(FPCB1, FPCB2)은 전도성 접착 부재에 의해 표시 패널(DP) 및 메인 회로 기판(MPCB) 각각에 접속될 수 있다. 전도성 접착 부재는 이방성 도전 필름(ACF: Anisotropic Conductive Film)을 포함할 수 있다. 이하, 이방성 도전 필름(ACF)으로 설명된다.
본 실시예에서 연성 회로 기판(FPCB1, FPCB2)은 복수로 제공될 수 있다. 예를 들어, 연성 회로 기판(FPCB1, FPCB2)은 제1 연성 회로 기판(FPCB1) 및 제2 연성 회로 기판(FPCB2)을 포함할 수 있다. 2 종의 연성 회로 기판들(FPCB1, FPCB2) 각각은 하나의 표시 패드 영역(PDA)에 배치된 서로 다른 패드행에 접속될 수 있다. 본 실시예에서 표시 패드 영역(PDA)은 제1 표시 기판(100)에 배치되는 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 본 발명의 일 실시예에서 표시 패드 영역(PDA)은 제2 표시 기판(200)에 배치될 수도 있다.
변형 방지 부재(DPM1, DPM2)는 복수로 제공되어 제1 변형 방지 부재(DPM1) 및 제2 변형 방지 부재(DPM2)를 포함할 수 있다. 변형 방지 부재(DPM1, DPM2)는 연성 회로 기판들(FPCB1, FPCB2) 중 대응되는 연성 회로 기판에 배치될 수 있다. 예를 들어, 제1 변형 방지 부재(DPM1) 및 제2 변형 방지 부재(DPM2) 각각은 제1 연성 회로 기판(FPCB1) 및 제2 연성 회로 기판(FPCB2) 상에 배치될 수 있다.
변형 방지 부재(DPM1, DPM2)는 연성 회로 기판(FPCB1, FPCB2)에 증착되어 패터닝 되거나, 별도의 테이프로 제공되어 연성 회로 기판(FPCB1, FPCB2)에 접착될 수 있다. 변형 방지 부재(DPM1, DPM2)는 연성 회로 기판(FPCB1, FPCB2) 배치되어 연성 회로 기판(FPCB1, FPCB2)의 강성을 보완할 수 있다.
변형 방지 부재(DPM1, DPM2)는 복원성을 가진 물질을 포함할 수 있다. 예를 들어, 변형 방지 부재(DPM1, DPM2)는 PET(polyethylene terephthalate), PI(polyimide), 알루미늄(Al), 구리(Cu), 실리콘, 고무, 테프론(Teflon), ACE 테이프, CLOTH 테이프, OAM 테이프, OPP 테이프, TPU 테이프 중 어느 하나를 포함할 수 있다.
도 1에는 제1 연성 회로 기판(FPCB1) 및 제2 연성 회로 기판(FPCB2) 각각에 배치된 제1 변형 방지 부재(DPM1) 및 제2 변형 방지 부재(DPM2)를 도시하였으나, 이에 한정되는 것은 아니며, 제1 변형 방지 부재(DPM1) 및 제2 변형 방지 부재(DPM2) 중 어느 하나는 생략될 수 있다.
변형 방지 부재(DPM1, DPM2)는 연성 회로 기판(FPCB1, FPCB2)의 변형을 방지할 수 있다. 연성 회로 기판(FPCB1, FPCB2)과 표시 패널(DP)이 이방성 도전 필름(ACF)에 의해 접속 될 때, 고온의 툴바를 이용해 연성 회로 기판(FPCB1, FPCB2)을 가압하게 되고, 이때, 고온의 툴바에 의한 복사열 및/또는 연성 회로 기판(FPCB1, FPCB2)을 통해 전달된 전도열이 연성 회로 기판(FPCB1, FPCB2)의 변형을 유발할 수 있다.
본 발명에 따르면, 연성 회로 기판(FPCB1, FPCB2)의 강성을 보완하는 변형 방지 부재(DPM1, DPM2)를 포함함으로써, 이방성 도전 필름(ACF)을 통한 접합 시 발생되는 연성 회로 기판(FPCB1, FPCB2)의 변형을 최소화 할 수 있다. 따라서, 패드들 간 얼라인 특성이 개선되며, 신뢰성이 향상된 표시 장치(DP)를 제공할 수 있다.
이방성 도전 필름(ACF)에 의해 연성 회로 기판(FPCB1, FPCB2)과 표시 패널(DP)을 접속시키는 경우, 상기 내열성을 가진 물질 중 금속(알루미늄(Al) 및 구리(Cu) 중 어느 하나)을 포함하는 것이 바람직하다.
방열 부재(DTM1, DTM2)는 복수로 제공되어 제1 방열 부재(DTM1) 및 제2 방열 부재(DTM2)를 포함할 수 있다. 방열 부재(DTM1, DTM2)는 연성 회로 기판들(FPCB1, FPCB2) 중 대응되는 연성 회로 기판에 배치될 수 있다. 예를 들어, 제1 방열 부재(DTM1) 및 제2 방열 부재(DTM2) 각각은 제1 연성 회로 기판(FPCB1) 및 제2 연성 회로 기판(FPCB2) 상에 배치될 수 있다.
일 실시예에 따른 방열 부재(DTM1, DTM2)는 연성 회로 기판(FPCB1, FPCB2)을 사이에 두고 변형 방지 부재(DPM1, DPM2)와 이격되어 배치될 수 있다. 예를 들어, 제1 방열 부재(DTM1)는 제1 연성 회로 기판(FPCB1)을 사이에 두고 제1 변형 방지 부재(DPM1)와 서로 이격되어 배치되고, 제2 방열 부재(DTM2)는 제2 연성 회로 기판(FPCB1)을 사이에 두고 제2 변형 방지 부재(DPM2)와 서로 이격되어 배치될 수 있다.
방열 부재(DTM1, DTM2)는 연성 회로 기판(FPCB1, FPCB2)에 증착되어 패터닝 되거나, 별도의 테이프로 제공되어 연성 회로 기판(FPCB1, FPCB2)에 접착될 수 있다. 변 방열 부재(DTM1, DTM2)는 연성 회로 기판(FPCB1, FPCB2) 배치되어 연성 회로 기판(FPCB1, FPCB2)으로부터 발생되는 열을 흡수하여 연성 회로 기판(FPCB1, FPCB2)의 손상을 방지할 수 있다.
방열 부재(DTM1, DTM2)는 내열성을 가진 고분자 화합물을 포함할 수 있다. 예를 들어, 방열 부재(DTM1, DTM2)는 PET(polyethylene terephthalate), PI(polyimide) 중 어느 하나를 포함할 수 있다.
도 2는 신호라인들(GL1~GLn, DL1~DLm, PL-G, PL-D) 및 화소들(PX11~PXnm)의 평면상 배치관계를 도시하였다. 신호라인들(GL1~GLn, DL1~DLm, PL-G, PL-D)은 복수 개의 게이트 라인들(GL1~GLn), 복수 개의 데이터 라인들(DL1~DLm) 및 보조 신호라인들(PL-G, PL-D)을 포함할 수 있다.
복수 개의 게이트 라인들(GL1~GLn)은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 나열되고, 복수 개의 데이터 라인들(DL1~DLm)은 복수 개의 게이트 라인들(GL1~GLn)과 절연 교차한다. 복수 개의 게이트 라인들(GL1~GLn)과 복수 개의 데이터 라인들(DL1~DLm)은 표시 영역(DA)에 중첩하게 배치된다. 보조 신호라인들(PL-G, PL-D)은 비표시 영역(NDA)에 중첩하게 배치되고, 복수 개의 게이트 라인들(GL1~GLn)과 복수 개의 데이터 라인들(DL1~DLm)에 연결된다.
데이터 라인들(DL1~DLm)에 연결되는 제2 보조 신호라인들(PL-D)은 복수 개의 데이터 라인들(DL1~DLm)과 다른 층 상에 배치될 수 있다. 컨택홀(CH)을 통해 데이터 라인들(DL1~DLm)은 제2 보조 신호라인들(PL-D) 중 대응하는 신호라인들이 전기적으로 연결될 수 있다. 컨택홀(CH)은 데이터 라인들(DL1~DLm)과 제2 보조 신호라인들(PL-D) 사이에 배치된 적어도 하나의 절연층을 관통한다. 도 2에는 2개의 컨택홀(CH)을 예시적으로 도시하였다.
본 발명의 일 실시예에서 컨택홀(CH)은 생략될 수 있다. 데이터 라인들(DL1~DLm)과 제2 보조 신호라인들(PL-D)은 동일한 층 상에 배치될 수도 있다. 이때, 데이터 라인들(DL1~DLm)과 제2 보조 신호라인들(PL-D) 중 연결된 데이터 라인과 제2 보조 신호라인은 하나의 신호라인으로 정의될 수도 있다. 이때 서로 연결된 데이터 라인과 제2 보조 신호라인은 하나의 신호라인의 서로 다른 부분으로 정의될 수 있다.
표시 영역(DA)에는 화소들(PX11~PXnm)이 배치될 수 있다. 비표시 영역(NDA)에는 화소들(PX11~PXnm)이 배치되지 않을 수 있다. 화소들(PX11~PXnm) 각각은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인과 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 연결된다. 화소들(PX11~PXnm) 각각은 화소 구동회로 및 표시소자를 포함할 수 있다.
매트릭스 형태의 화소들(PX11~PXnm)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 화소들(PX11~PXnm)은 펜타일 형태로 배치될 수 있다. 화소들(PX11~PXnm)은 다이아몬드 형태로 배치될 수 있다.
도 2에 도시된 것과 같이, 표시 패드 영역들(PDA) 각각에는 2개의 패드행(PD1, PD2)이 배치된다. 2개의 패드행(PD1, PD2) 각각은 제1 방향(DR1)으로 나열된 복수 개의 패드들을 포함한다. 제1 표시 패드행(PD1)은 제2 표시 패드행(PD2)과 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 이격되어 배치된다. 제2 방향(DR2)에서 제2 표시 패드행(PD2)은 제1 표시 패드행(PD1)보다 표시 패널(DP)의 엣지(E-DP)에 더 멀리 이격되어 배치되고, 표시 영역(DA)에 더 인접하게 배치된다. 제1 표시 패드행(PD1) 및 제2 표시 패드행(PD2)의 패드들은 제2 보조 신호라인들(PL-D)에 각각 연결된다.
게이트 구동회로(GDC)는 OSG(oxide silicon gate driver circuit) 또는 ASG(amorphous silicon gate driver circuit) 공정을 통해 표시 패널(DP)에 집적화될 수 있다. 제1 보조 신호라인들(PL-G)은 게이트 구동회로(GDC)로부터 게이트 신호를 수신한다.
도 3a 및 도 3b은 본 발명의 실시예에 따른 표시 패널(DP)의 표시 영역(DA)의 단면도이다. 도 3a는 액정표시 패널의 화소(PX)에 대응하는 단면을 도시하였고, 도 3b는 유기발광표시패널의 화소(PX)에 대응하는 단면을 도시하였다.
도 3a를 참조하면, 본 발명의 일 실시예에 따른 표시 패널(DP)의 계조 표시층은 액정층(LC)을 포함할 수 있다. 따라서, 표시 패널(DP)은 액정 표시 패널일 수 있다. 액정 표시 패널의 화소(PX)는 트랜지스터(TR), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
트랜지스터(TR)는 게이트 라인에 연결된 제어 전극(GE), 제어 전극(GE)에 중첩하는 활성화부(AL), 데이터 라인에 연결된 입력 전극(SE), 및 입력 전극(SE)과 이격되어 배치된 출력 전극(DE)을 포함한다. 액정 커패시터(Clc)는 화소 전극(PE) 및 공통 전극(CE)을 포함한다. 스토리지 커패시터(Cst)는 화소 전극(PE)과 화소 전극(PE)에 중첩하는 스토리지 라인(STL)의 일부분을 포함한다.
제1 베이스 기판(BS1)의 일면 상에 제어 전극(GE) 및 스토리지 라인(STL)이 배치된다. 제1 베이스 기판(BS1)은 유리기판, 플라스틱기판, 및 PI(polyimide)를 포함하는 기판 중 어느 하나일 수 있다. 제1 베이스 기판(BS1)의 일면 상에 제어 전극(GE) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다.
제1 절연층(10) 상에 제어 전극(GE)과 중첩하는 활성화부(AL)가 배치된다. 활성화부(AL)는 반도체층(SCL)과 오믹 컨택층(OCL)을 포함할 수 있다. 제1 절연층(10) 상에 상기 반도체층(SCL)이 배치되고, 반도체층(SCL) 상에 상기 오믹 컨택층(OCL)이 배치된다.
반도체층(SCL)은 비정질 실리콘 또는 결정질 실리콘을 포함할 수 있다. 또한, 반도체층(SCL)은 금속 산화물 반도체를 포함할 수 있다. 오믹 컨택층(OCL)은 반도체층보다 고밀도로 도핑된 도펀트를 포함할 수 있다. 오믹 컨택층(OCL)은 이격된 2개의 부분을 포함할 수 있다. 본 발명의 일 실시예에서 오믹 컨택층(OCL)은 일체의 형상을 가질 수 있다.
활성화부(AL) 상에 출력 전극(DE)과 입력 전극(SE)이 배치된다. 출력 전극(DE)과 입력 전극(SE)은 서로 이격되어 배치된다. 제1 절연층(10) 상에 활성화부(AL), 출력 전극(DE), 및 입력 전극(SE)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20) 상에 제3 절연층(30)이 배치된다 제2 절연층(20) 및 제3 절연층(30)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제2 절연층(20) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 평탄면을 제공하는 단층의 유기층일 수 있다. 본 실시예에서 제3 절연층(30)은 복수 개의 컬러필터들을 포함할 수 있다. 제3 절연층(30) 상에 제4 절연층(40)이 배치된다. 제4 절연층(40)은 컬러필터들을 커버하는 무기층일 수 있다.
도 3a에 도시된 것과 같이, 제4 절연층(40) 상에 화소 전극(PE)이 배치된다. 화소 전극(PE)은 제2 절연층(20), 제3 절연층(30), 및 제4 절연층(40)을 관통하는 컨택홀(CH)을 통해 상기 출력전극(DE)에 연결된다. 제4 절연층(40) 상에 상기 화소 전극(PE)을 커버하는 배향막(미 도시)이 배치될 수 있다.
제2 베이스 기판(BS2)은 유리기판, 플라스틱기판, 및 PI(polyimide)를 포함하는 기판 중 어느 하나일 수 있다. 제2 베이스 기판(BS2)의 하면 상에 블랙 매트릭스층(BM)이 배치된다. 즉, 블랙 매트릭스층(BM)에는 화소 영역들에 대응하는 개구부들이 정의될 수 있다. 블랙 매트릭스층(BM)에 중첩하게 스페이서(CS)가 배치될 수 있다.
제2 베이스 기판(BS2)의 하면 상에 블랙 매트릭스층(BM)을 커버하는 절연층들이 배치된다. 도 3a에는 평탄면을 제공하는 제5 절연층(50)이 예시적으로 도시되었다. 제5 절연층(50)은 유기물질을 포함할 수 있다.
제2 베이스 기판(BS2)의 하면 상에 공통 전극(CE)이 배치된다. 공통 전극(CE) 상에는 배향막(미 도시)이 배치될 수 있다.
일 실시예에 따른 공통 전극(CE)는 투명 전도성 산화물(Transparent Conductive Oxide, TCO)과 같은 투과형 금속을 포함할 수 있다.
공통 전극(CE)에는 공통 전압이 인가된다. 공통 전압은 화소 전압과 다른 값을 가지거나, 동일한 값을 가질 수 있다. VA(Vertical Alignment)모드의 액정 표시 패널에서 공통 전압과 화소 전압이 같은 값을 가질 때, 전위차는 0이며, 이때, 표시 영역(DA, 도 1 참조)에 블랙(Balck) 색상의 화면이 표시될 수 있다.
한편, 도 3a에 도시된 화소(PX)의 단면은 하나의 예시에 불과하다. 제1 표시 기판(100)과 제2 표시 기판(200)은 제3 방향(DR3)에서 뒤집어 질 수 있다. 컬러 필터들은 제2 표시 기판(200)에 배치될 수도 있다.
도 3a를 참조하여 VA(Vertical Alignment)모드의 액정 표시 패널을 예시적으로 설명하였으나, 본 발명의 일 실시예에서 IPS(In-Plane Switching) 모드, FFS(Fringe-Field Switching) 모드, PLS(Plane to Line Switching) 모드, VA(Vertical Alignment) 모드들 중 어느 하나의 모드가 적용될 수 있으며 특정 모드의 액정 표시 패널로 한정되지 않는다.
도 3a를 참조하면, 본 발명의 일 실시예에 따른 표시 패널(DP)의 계조 표시층은 유기발광층을 포함할 수 있다. 따라서, 표시 패널(DP)은 유기 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 화소(PX)는 스위칭 트랜지스터(T1), 구동 트랜지스터(T2), 및 발광소자(OLED)를 포함할 수 있다.
유기 발광 표시 패널은 표시 기판(100)과 봉지 기판(200)을 포함한다. 표시 기판(100)은 제1 베이스 기판(BS1), 제1 베이스 기판(BS1) 상에 배치된 회로 소자층(DP-CL), 회로 소자층(DP-CL) 상에 배치된 표시 소자층(DP-OLED), 및 표시 소자층(DP-OLED) 상에 배치된 커버층(CL)을 포함한다. 봉지 기판(200)은 제2 베이스 기판(BS2), 제2 베이스 기판(BS2) 상에 배치된 블랙 매트릭스층(BM) 및 컬러 변환층(CCL)을 포함할 수 있다.
제1 베이스 기판(BS1)은 유리기판, 플라스틱기판, 및 PI(polyimide)를 포함하는 기판 중 어느 하나일 수 있다. 회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 회로 소자는 신호라인, 화소의 구동회로 등을 포함한다. 코팅, 증착 등에 의한 절연층, 반도체층 및 도전층 형성공정과 포토리소그래피 공정에 의한 절연층, 반도체층 및 도전층층의 패터닝 공정을 통해 회로 소자층(DP-CL)이 형성될 수 있다.
본 실시예에서 회로 소자층(DP-CL)은 버퍼막(BFL), 제1 절연층(10), 제2 절연층(20), 제3 절연층(30)을 포함할 수 있다. 제1 절연층(10) 및 제2 절연층(20)은 무기막이고, 제3 절연층(30)은 유기막일 수 있다.
도 3b에는 스위칭 트랜지스터(T1) 및 구동 트랜지스터(T2)를 구성하는 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2), 제1 제어전극(GE1), 제2 제어전극(GE2), 제1 입력전극(DE1), 제1 출력전극(SE1), 제2 입력전극(DE2), 제2 출력전극(SE2)의 배치관계가 예시적으로 도시되었다. 제1, 제2, 제3, 및 제4 관통홀(CH1, CH2, CH3, CH4) 역시 예시적으로 도시되었다.
표시 소자층(DP-OLED)은 발광소자(OLED)를 포함한다. 표시 소자층(DP-OLED)은 발광소자로써 유기발광 다이오드를 포함할 수 있다. 표시 소자층(DP-OLED)은 화소 정의막(PDL)을 포함한다. 예컨대, 화소 정의막(PDL)은 유기층일 수 있다
중간 유기막(30) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 중간 유기막(30)을 관통하는 제5 관통홀(CH5)을 통해 제2 출력전극(SE2)에 연결된다. 화소 정의막(PDL)에는 개구부(OP)가 정의된다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 화소 정의막(PDL)의 개구부(OP)는 다른 개구부들과 구분하기 위해 발광 개구부로 명명된다.
도 3b에 도시된 것과 같이, 표시 패널(DP)은 발광 영역(PXA) 및 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광 영역(PXA)은 발광 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부영역에 대응하게 정의되었다.
정공 제어층(HCL)은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 본 발명의 일시예에서 발광층(EML)은 발광 영역(PXA)에 배치되고, 비발광 영역(NPXA)에 배치되지 않을 수 있다. 발광층(EML)은 유기물질 및/또는 무기물질을 포함할 수 있다. 발광층(EML)은 소정의 제1 색광 예컨대 블루광을 생성할 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 복수 개의 화소들에 공통적으로 배치된다. 제2 전극(CE) 상에 제2 전극(CE)을 보호하는 커버층(CL)이 배치될 수 있다. 커버층(CL)은 유기물질 또는 무기물질을 포함할 수 있다.
제2 베이스기판(BS2)은 커버층(CL)과 이격되어 배치된다. 제2 베이스기판(BS2)은 유리기판, 플라스틱기판, 및 PI(polyimide)를 포함하는 기판 중 어느 하나일 수 있다. 컬러 변환층(CCL)은 화소(PX)에 따라 제1 색광을 투과시키거나, 제1 색광을 제2 색광 또는 제3 색광으로 변환시킬 수 있다. 컬러 변환층(CCL)은 양자점을 포함할 수 있다.
본 발명의 일 실시예에서 봉지 기판(200)은 박막 봉지층으로 대체될 수 있다. 이때, 블랙 매트릭스층(BM) 및 컬러 변환층(CCL)은 박막 봉지층 상에 배치될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 표시 장치의 확대된 평면도이다. 도 4b는 본 발명의 일 실시예에 따른 표시 패널의 확대된 평면도이다. 도 5a는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 5b 및 5c는 본 발명의 실시예에 따른 연성 회로 기판의 배면도들이다. 도 6a는 도 5a의 AA 영역을 확대된 단면도이다. 도 6b는 도 5a의 BB 영역을 확대된 단면도이다.
이하, 표시 패널(DP)의 표시 패드 영역(PDA)과 연성 회로 기판(FPCB1, FPCB2)이 전기적으로 접속된 영역은 표시 장치(DD)의 본딩 영역(BDA)으로 정의된다. 연성 회로 기판(FPCB1, FPCB2) 각각에 포함된 출력 패드들은 표시 패널(DP)의 표시 패드 영역(PDA)에 중첩된다.
도 4a 및 도 4b에 도시된 것과 같이, 표시 패드 영역(PDA)에 서로 다른 행을 이루는 제1 표시 패드행(PD1) 및 표시 제2 표시 패드행(PD2)이 배치된다. 제1 표시 패드행(PD1)은 복수 개의 제1 표시 패드들(PD1-P)을 포함하고, 제2 표시 패드행(PD2)은 복수 개의 제2 표시 패드들(PD2-P)을 포함한다.
제1 표시 패드들(PD1-P)은 제1 방향(DR1)을 따라 서로 이격되어 배열된다. 제2 표시 패드들(PD2-P)은 제2 방향(DR2)을 따라 제1 표시 패드들(PD1-P)과 이격되어 배치되고, 제1 방향(DR1)을 따라 서로 이격되어 배열된다.
엣지(E-DP)에서 바라볼 때, 인접한 2 개의 제1 표시 패드들 사이에는 하나의 제2 표시 패드가 보일 수 있다. 따라서, 엣지(E-DP)에서 바라볼 때, 제1 표시 패드들(PD1-P) 및 제2 표시 패드들(PD2-P)은 서로 교번하여 배치될 수 있다.
제1 연성 회로 기판(FPCB1) 및 제2 연성 회로 기판(FPCB2) 각각은, 제1 표시 패드들(PD1-P) 및 제2 표시 패드들(PD2-P)과 대응되는 패드들(미도시)을 포함할 수 있다.
예를 들어, 제1 연성 회로 기판(FPCB1)의 제1 출력 패드들(미도시)은 대응되는 제1 표시 패드들(PD1-P)과 전기적으로 접속되고, 제2 연성 회로 기판(FPCB2)의 제2 출력 패드들(미도시)은 대응되는 제2 표시 패드들(PD2-P)과 전기적으로 접속된다.
제1 연성 회로 기판(FPCB1) 및 제2 연성 회로 기판(FPCB2) 각각은, 제1 구동칩(DC1) 및 제2 구동칩(DC2)을 포함할 수 있다. 메인 회로 기판(MPCB)으로부터 구동칩들(DC1, DC2)에 신호를 전달하고, 구동칩들(DC1, DC2)으로부터 표시 패널(DP)에 신호를 전달할 수 있다. 본 실시예에서 구동칩들(DC1, DC2) 각각은 데이터 구동회로일 수 있다. 본 발명의 일 실시예에서 연성 회로 기판(FPCB2, FPCB2)은 신호 제어부(SC)로부터 표시 패널(DP)에 신호를 전달할 수 있다.
본 실시예에서 구동칩들(DC1, DC2)은 방열 부재(DTM1, DTM2)와 동일층 상에 배치되고 변형 방지 부재(DPM1, DPM2)와 다른층에 배치될 수 있다. 연성 회로 기판(FPCB1, FPCB2)의 하부면에 배치된 구동칩들(DC1, DC2) 및 방열 부재(DTM1, DTM2)는 설명의 편의를 위해 점선으로 도시하였다.
도 5a에는 표시 패널(DP)에 접속되는 제1 연성 회로 기판(FPCB1) 및 제2 연성 회로 기판(FPCB2)의 관계를 간략하게 도시하였다. 표시 패널(DP), 제1 연성 회로 기판(FPCB1), 및 제2 연성 회로 기판(FPCB2) 각각에 포함된 패드들은 생략하여 도시하였다.
일 실시예에 따른 제2 연성 회로 기판(FPCB2)은 제1 연성 회로 기판(FPCB1)의 상에 배치된다. 제2 연성 회로 기판(FPCB2)은 제1 연성 회로 기판(FPCB1)의 적어도 일부를 커버할 수 있다. 본 발명에 따르면, 서로 다른 행에 배열된 패드들과 연결되는 연성 회로 기판들을 포함함으로써, 표시 패드들(PD1-P, PD2-P)이 배치되는 불필요한 영역을 감소시킬 수 있다. 따라서, 표시 패드들(PD1-P, PD2-P)이 배치되는 비표시 영역(NDA)의 면적을 감소시켜 네로우 베젤(narrow bezel)을 갖는 표시 장치(DD)를 제공할 수 있다.
도 5b 및 도 5c를 참조하면, 본 실시예에 따른 제1 연성 회로 기판(FPCB1)은 제1 상부면(F-U1) 및 제1 상부면(F-U1)과 대향하는 제1 하부면(F-B1)을 포함한다. 제1 연성 회로 기판(FPCB1)은 제1 기판 신호 라인들(SL-1), 제1 하부면(F-B1)에 배치된 제1 구동칩(DC1) 및 제1 하부면(F-B1)으로부터 노출된 복수 개의 제1 기판 패드들(F-PD1, M-PD1, CPD)을 포함한다.
제1 기판 패드들(F-PD1, M-PD1, CPD)은 제1 구동칩(DC1)의 접속 단자들에 접속되는 접속 패드들(CPD), 표시 패널(DP)에 접속되는 제1 출력 패드들(F-PD1), 및 메인 회로 기판에 접속되는 제1 입력 패드들(M-PD1)을 포함할 수 있다.
제1 기판 신호 라인들(SL-1)은 접속 패드들(CPD)과 제1 출력 패드들(F-PD1)을 연결하고, 접속 패드들(CPD)과 제1 입력 패드들(M-PD1)을 연결한다. 제1 구동칩(DC1)이 생략되는 경우, 제1 기판 신호 라인들(SL-1)은 제1 출력 패드들(F-PD1)과 제1 입력 패드들(M-PD1)을 연결할 수 있다.
본 실시예에서, 제1 연성 회로 기판(FPCB1)은 복수의 부분들로 구분될 수 있다. 예를 들어, 제1 출력 패드들(F-PD1)이 배치되는 제1 출력 부분(P1-1), 제1 입력 패드들(M-PD1)이 배치되는 제1 입력 부분(P1-2), 및 제1 출력 부분(P1-1)과 제1 입력 부분(P1-2)을 연결하는 제1 연결 부분(P1-3)을 포함할 수 있다.
제1 출력 부분(P1-1)의 제1 방향(DR1)에서의 너비는 제1 입력 부분(P1-2)의 제1 방향(DR1)에서의 너비보다 클 수 있다. 따라서, 제1 연결 부분(P1-3)의 평면상에서의 일 변은 상기 제1 출력 부분(P1-1)에서부터 제1 입력 부분(P1-2)으로 경사질 수 있다.
본 실시예에서 제1 구동칩(DC1)은 제1 입력 부분(P1-2)에 배치되는 것을 도시하였으나, 이에 한정되는 것은 아니며, 제1 출력 부분(P1-1) 및 제1 연결 부분(P1-3) 중 어느 하나에 배치될 수 있다.
본 실시예에 따른 제2 연성 회로 기판(FPCB2)은 제2 상부면(F-U2) 및 제2 상부면(F-U2)과 대향하는 제2 하부면(F-B2)을 포함한다. 제2 연성 회로 기판(FPCB2)은 제2 기판 신호 라인들(SL-2), 제2 하부면(F-B2)에 배치된 제2 구동칩(DC2) 및 제2 하부면(F-B2)으로부터 노출된 복수 개의 제2 기판 패드들(F-PD2, M-PD2, CPD)을 포함한다.
제2 기판 패드들(F-PD2, M-PD2, CPD)은 제2 구동칩(DC2)의 접속 단자들에 접속되는 접속 패드들(CPD), 표시 패널(DP)에 접속되는 제2 출력 패드들(F-PD2), 및 메인 회로 기판에 접속되는 제2 입력 패드들(M-PD2)을 포함할 수 있다.
제2 기판 신호 라인들(SL-2)은 접속 패드들(CPD)과 제2 출력 패드들(F-PD2)을 연결하고, 접속 패드들(CPD)과 제2 입력 패드들(M-PD2)을 연결한다. 제2 구동칩(DC2)이 생략되는 경우, 제2 기판 신호 라인들(SL-2)은 제2 출력 패드들(F-PD2)과 제2 입력 패드들(M-PD2)을 연결할 수 있다.
본 실시예에서, 제2 연성 회로 기판(FPCB2)은 복수의 부분들로 구분될 수 있다. 예를 들어, 제2 출력 패드들(F-PD2)이 배치되는 제2 출력 부분(P2-1), 제2 입력 패드들(M-PD2)이 배치되는 제2 입력 부분(P2-2), 및 제2 출력 부분(P2-1)과 제2 입력 부분(P2-2)을 연결하는 제2 연결 부분(P2-3)을 포함할 수 있다.
제2 출력 부분(P2-1)의 제1 방향(DR1)에서의 너비는 제2 입력 부분(P2-2)의 제1 방향(DR1)에서의 너비보다 클 수 있다. 따라서, 제2 연결 부분(P2-3)의 평면상에서의 일 변은 상기 제2 출력 부분(P2-1)에서부터 제2 입력 부분(P2-2)으로 경사질 수 있다.
본 실시예에서 제2 구동칩(DC2)은 제2 입력 부분(P2-2)에 배치되는 것을 도시하였으나, 이에 한정되는 것은 아니며, 제2 출력 부분(P2-1) 및 제2 연결 부분(P2-3) 중 어느 하나에 배치될 수 있다.
본 발명에 따르면 제1 연성 회로 기판(FPCB1)의 제2 방향(DR2)에서의 폭은 제2 연성 회로 기판(FPCB2)의 제2 방향(DR2)에서의 폭 보다 작을 수 있다. 즉, 제2 방향(DR2)에서 제1 출력 부분(P1-1), 제1 연결 부분(P1-3), 제1 입력 부분(P1-2) 각각의 폭의 합은, 제2 방향(DR2)에서 제2 출력 부분(P2-1), 제2 연결 부분(P2-3), 제2 입력 부분(P2-2) 각각의 폭의 합보다 작다. 이에 따라, 도 5a에 도시된 것과 같이, 제2 연성 회로 기판(FPCB2)의 제2 출력 부분(P2-1)은 제1 연성 회로 기판(FPCB1)의 제1 출력 부분(P1-1)의 적어도 일부를 커버할 수 있다.
도 6a 및 도 6b에 도시된 제1 표시 기판(100)은 도 3a에 도시된 액정 표시 패널을 기준으로 도시하였다.
도 6a를 참조하면, 제1 표시 패드(PD1-P)는 제1 내지 제4 절연층(10 내지 40)을 관통하는 제1 컨택홀(CH-P1)을 통해 보조 신호 라인(PL-D)에 연결된다. 제1 표시 패드(PD1-P)는 제1 내지 제4 절연층(10 내지 40)으로부터 노출된다. 제1 표시 패드(PD1-P)가 생략되는 경우, 보조 신호라인(PL-D)의 말단부분이 제1 내지 제4 절연층(10 내지 40)으로부터 노출될 수도 있다.
제1 연성 회로 기판(FPCB1)은 제1 절연층(IL-1), 제1 기판 신호 라인(SL-1), 제1 솔더레지스트층(SR-1), 및 제1 출력 패드(F-PD1)를 포함하는 제1 연성 회로 기판(FPCB1)이 예시적으로 도시되었다. 제1 솔더레지스트층(SR-1)은 제1 기판 신호 라인(SL-1)의 적어도 일부를 노출시키는 개구부가 정의될 수 있다. 제1 출력 패드(F-PD1)는 제1 솔더레지스트층(SR-1)의 개구부에 의해 노출된 제1 기판 신호 라인(SL-1)과 연결될 수 있다. 제1 출력 패드(F-PD1)는 이방성 도전 필름(ACF)을 통해 제1 표시 패드(PD1-P)에 전기적으로 접속된다.
도 6b를 참조하면, 제2 표시 패드(PD1-P)는 제1 내지 제4 절연층(10 내지 40)을 관통하는 제2 컨택홀(CH-P2)을 통해 보조 신호 라인(PL-D)에 연결된다. 제2 표시 패드(PD2-P)는 제1 내지 제4 절연층(10 내지 40)으로부터 노출된다. 제2 표시 패드(PD2-P)가 생략되는 경우, 보조 신호라인(PL-D)의 말단부분이 제1 내지 제4 절연층(10 내지 40)으로부터 노출될 수도 있다.
제2 연성 회로 기판(FPCB2)은 제2 절연층(IL-2), 제2 기판 신호 라인(SL-2), 제2 솔더레지스트층(SR-2), 및 제2 출력 패드(F-PD2)를 포함하는 제2 연성 회로 기판(FPCB2)이 예시적으로 도시되었다. 제2 솔더레지스트층(SR-2)은 제2 기판 신호 라인(SL-2)의 적어도 일부를 노출시키는 개구부가 정의될 수 있다. 제2 출력 패드(F-PD2)는 제2 솔더레지스트층(SR-2)의 개구부에 의해 노출된 제2 기판 신호 라인(SL-2)과 연결될 수 있다. 제2 출력 패드(F-PD2)는 이방성 도전 필름(ACF)을 통해 제2 표시 패드(PD1-2)에 전기적으로 접속된다.
이방성 도전 필름(ACF)을 이용하여 출력 패드들(F-PD1, F-)과 표시 패드들(PD1-P, PD2-P)를 접속시킬 때, 고온의 툴바를 이용해 연성 회로 기판(FPCB1, FPCB2)을 가압하게 되고, 이때, 고온의 툴바에 의한 복사열 및/또는 연성 회로 기판(FPCB1, FPCB2)을 통해 전달된 전도열이 연성 회로 기판(FPCB1, FPCB2)의 변형을 유발할 수 있다.
본 발명에 따르면, 연성 회로 기판(FPCB1, FPCB2)의 강성을 보완하는 변형 방지 부재(DPM1, DPM2, 도 4a 참조)를 포함함으로써, 이방성 도전 필름(ACF)을 통한 접합 시 발생되는 연성 회로 기판(FPCB1, FPCB2)의 변형을 최소화 할 수 있다. 따라서, 패드들 간 얼라인 특성이 개선되며, 신뢰성이 향상된 표시 장치(DP)를 제공할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 연성 회로 기판의 평면도이다. 도 7b는 도 7a의 II-II'를 따라 절단한 단면도이다. 도 8a는 본 발명의 일 실시예에 따른 연성 회로 기판의 평면도이다. 도 8b는 도 8a의 III-III'를 따라 절단한 단면도이다. 도 9a는 본 발명의 일 실시예에 따른 연성 회로 기판의 평면도이다. 도 9b는 도 9a의 IV-IV'를 따라 절단한 단면도이다. 도 1 내지 도 6b와 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다. 도 7a 내지 도 9b에 도시된 연성 회로 기판(FPCB-A, FPCB-B, FPCB-C)은 도 1 내지 도 6b에서 설명한 제2 연성 회로 기판(FPCB2)과 대응될 수 있다. 다만, 이에 한정되지 않으며, 도 7a 내지 도 9b에서 설명할 연성 회로 기판(FPCB-A, FPCB-B, FPCB-C)은 도 1 내지 도 6b에서 설명한 제1 연성 회로 기판(FPCB1)에도 적용될 수 있다.
도 7a 및 도 7b를 참조하면, 본 실시예에 따른 연성 회로 기판(FPCB-A)은 상부면(F-U) 및 상부면(F-U)과 대향하는 하부면(F-B)을 포함한다.
본 실시예에서, 연성 회로 기판(FPCB-A)은 복수의 부분들로 구분될 수 있다. 예를 들어, 출력 패드들(F-PD)이 배치된 출력 패드 영역(F-PDA)을 포함하는 출력 부분(P-1), 입력 패드들(M-PD)이 배치된 입력 패드 영역(M-PDA)을 포함하는 입력 부분(P-2), 및 출력 부분(P-1)과 입력 부분(P-2)을 연결하는 연결 부분(P-3)을 포함할 수 있다.
본 실시예에서 변형 방지 부재(DPM-A)와 방열 부재(DTM-A)는 연성 회로 기판(FPCB-A)을 사이에 두고 서로 이격되어 배치될 수 있다. 예를 들어, 변형 방지 부재(DPM-A)는 상부면(F-U) 중 출력 부분(P1)에 배치될 수 있다. 변형 방지 부재(DPM-A)는 출력 패드들(F-PD)과 인접하게 배치되어 출력 패드들(F-PD)을 가압 시 발생하는 전도열이 연성 회로 기판(FPCB-A)의 입력 부분(P2)으로 전달되는 것을 미연에 방지할 수 있다. 또한, 금속을 포함하는 변형 방지 부재(DPM-A)가 연성 회로 기판(FPCB-A)에 부착됨으로써, 연성 회로 기판(FPCB-A)의 강성을 증가시킬 수 있다.
방열 부재(DTM-A)는 하부면(F-B) 중 출력 부분(P1)에 배치될 수 있다. 방열 부재(DTM-A)는 구동칩(DC-A)과 인접하게 배치되어 구동칩(DC-A)으로부터 발생되는 열을 흡수하여 연성 회로 기판(FPCB-A)의 손상을 방지할 수 있다.
본 실시예에서, 변형 방지 부재(DPM-A) 및 방열 부재(DTM-A)는 연성 회로 기판(FPCB-A)의 동일 영역에서 서로 다른 면 상에 배치되는 것을 예시적으로 설명하였으나, 이에 한정되는 것은 아니며, 변형 방지 부재(DPM-A) 및 방열 부재(DTM-A)가 연성 회로 기판(FPCB-A)의 서로 다른 면 상에 배치되는 것이면, 연성 회로 기판(FPCB-A)을 사이에 두고 서로 다른 영역에 배치될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 8a 및 도 8b를 참조하면, 본 실시예에 따른 연성 회로 기판(FPCB-B)은 상부면(F-U) 및 상부면(F-U)과 대향하는 하부면(F-B)을 포함한다.
본 실시예에서, 연성 회로 기판(FPCB-B)은 복수의 부분들로 구분될 수 있다. 예를 들어, 출력 패드들(F-PD)이 배치된 출력 패드 영역(F-PDA)을 포함하는 출력 부분(P-1), 입력 패드들(M-PD)이 배치된 입력 패드 영역(M-PDA)을 포함하는 입력 부분(P-2), 및 출력 부분(P-1)과 입력 부분(P-2)을 연결하는 연결 부분(P-3)을 포함할 수 있다.
본 실시예에서 변형 방지 부재(DPM-B)와 방열 부재(DTM-B)는 연성 회로 기판(FPCB-B)을 사이에 두고 서로 이격되어 배치될 수 있다. 예를 들어, 변형 방지 부재(DPM-B)는 상부면(F-U) 중 입력 부분(P2)에 배치될 수 있다. 변형 방지 부재(DPM-B)는 출력 패드들(F-PD)을 가압 시, 연성 회로 기판(FPCB-B)에 포함된 도전층 및/또는 절연층을 따라 전달되는 복사열이 연성 회로 기판(FPCB-A)의 입력 부분(P2)으로 전달되는 것을 미연에 방지할 수 있다. 이에 따라, 연성 회로 기판(FPCB-B)의 입력 부분(P2)의 변형을 방지할 수 있다. 또한, 금속을 포함하는 변형 방지 부재(DPM-B)가 연성 회로 기판(FPCB-B)에 부착됨으로써, 연성 회로 기판(FPCB-B)의 강성을 증가시킬 수 있다.
방열 부재(DTM-B)는 상부면(F-U) 중 출력 부분(P1)에 배치될 수 있다. 방열 부재(DTM-B)는 구동칩(DC-B)과 서로 다른 면 상에 배치되어 구동칩(DC-B)으로부터 발생되는 열이 연성 회로 기판(FPCB-B)의 상부면(F-U)로 전달되는 것을 방지할 수 있다.
본 실시예에서, 변형 방지 부재(DPM-B) 및 방열 부재(DTM-B)는 연성 회로 기판(FPCB-B)의 서로 다른 영역에서 서로 다른 면 상에 배치되는 것을 예시적으로 설명하였으나, 이에 한정되는 것은 아니며, 변형 방지 부재(DPM-B) 및 방열 부재(DTM-B)가 연성 회로 기판(FPCB-B)의 서로 다른 면 상에 배치되는 것이면, 연성 회로 기판(FPCB-B)을 사이에 두고 서로 동일 영역에 배치될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 9a 및 도 9b를 참조하면, 본 실시예에 따른 연성 회로 기판(FPCB-C)은 상부면(F-U) 및 상부면(F-U)과 대향하는 하부면(F-B)을 포함한다.
본 실시예에서, 연성 회로 기판(FPCB-C)은 복수의 부분들로 구분될 수 있다. 예를 들어, 출력 패드들(F-PD)이 배치된 출력 패드 영역(F-PDA)을 포함하는 출력 부분(P-1), 입력 패드들(M-PD)이 배치된 입력 패드 영역(M-PDA)을 포함하는 입력 부분(P-2), 및 출력 부분(P-1)과 입력 부분(P-2)을 연결하는 연결 부분(P-3)을 포함할 수 있다.
본 실시예에서 변형 방지 부재(DPM-C)는 복수로 제공될 수 있다. 예를 들어, 변형 방지 부재(DPM-C)는 제1 방지 부재(DPM-1) 및 제2 방지 부재(DPM-2)를 포함할 수 있다.
제1 방지 부재(DPM-1)는 상부면(F-U) 중 출력 부분(P1)에 배치되고, 제2 방지 부재(DPM-2)는 상부면(F-U) 중 입력 부분(P2)에 배치될 수 있다. 따라서, 제1 방지 부재(DPM-1)는 출력 패드들(F-PD)을 가압 시 발생하는 전도열이 연성 회로 기판(FPCB-C)의 입력 부분(P2)으로 전달되는 것을 미연에 방지할 수 있으며, 제2 방지 부재(DPM-2)는 출력 패드들(F-PD)을 가압 시, 연성 회로 기판(FPCB-C)에 포함된 도전층 및/또는 절연층을 따라 전달되는 복사열이 연성 회로 기판(FPCB-C)의 입력 부분(P2)으로 전달되는 것을 미연에 방지할 수 있다. 이에 따라, 연성 회로 기판(FPCB-C)의 입력 부분(P2)의 변형을 방지할 수 있다. 또한, 금속을 포함하는 변형 방지 부재(DPM-C)가 연성 회로 기판(FPCB-C)에 부착됨으로써, 연성 회로 기판(FPCB-C)의 강성을 증가시킬 수 있다.
방열 부재(DTM-C)는 상부면(F-U) 중 출력 부분(P1)에 배치될 수 있다. 방열 부재(DTM-C)는 구동칩(DC-C)과 인접하게 배치되어 구동칩(DC-C)으로부터 발생되는 열을 흡수하여 연성 회로 기판(FPCB-C)의 손상을 방지할 수 있다.
본 실시예에서, 복수의 방지 부재들(DPM-1, DPM-2)이 서로 동일한 면 상에 배치되는 것을 예시적으로 설명하였으나, 이에 한정되는 것은 아니며, 복수의 방지 부재들(DPM-1, DPM-2)은 연성 회로 기판(FPCB-C)의 서로 다른 면 상에 배치될 수 있다.
도 10은 본 발명의 일 실시예에 따른 연성 회로 기판의 평면도이다. 도 1 내지 도 6b와 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다.
본 실시예 따른 변형 방지 부재(DPM-D)는 제1 부재(PM-L), 제2 부재(PM-R) 및 연결 부재(PM-C)를 포함할 수 있다. 연결 부재(PM-C)는 제1 부재(PM-L)와 제2 부재(PM-R) 사이에 배치되어 제1 부재(PM-L) 및 제2 부재(PM-R) 사이를 연결할 수 있다.
제1 부재(PM-L)와 제2 부재(PM-R)는 제2 방향(DR2)을 따라 연장되고, 연결 부재(PM-C)는 제1 방향(DR1)을 따라 연장될 수 있다. 평면상에서, 변형 방지 부재(DPM-D)는 "H" 형상을 가질 수 있다.
도시되지 않았으나, 변형 방지 부재(DPM-D)는 제1 부재(PM-L), 제2 부재(PM-R) 및 연결 부재(PM-C)가 복수로 제공되어 서로 교번하여 배치될 수 있다. 복수로 제공된 제1 부재(PM-L), 제2 부재(PM-R) 및 연결 부재(PM-C)는 제1 방향(DR1)을 따라 교번하여 배치되거나, 제2 방향(DR2)을 따라 교번하여 배치될 수 있다.
또한, 연결 부재(PM-C)가 생략되어 제1 부재(PM-L) 및 제2 부재(PM-R)가 제1 방향(DR1)을 따라 서로 이격되어 배치되거나, 제1 부재(PM-L) 및 제2 부재(PM-R) 중 어느 하나가 생략되어 제공될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
또한, 도 4a에 도시된 변형 방지 부재(DPM1, DPM2)는 사각 형상으로 도시되어 있으나, 이에 한정되는 것은 아니며, 다각형, 원형, 타원형 중 어느 하나의 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도시되지 않았으나, 도 4a에 도시된 방열 부재(DTM)도 상술한 변형 방지 부재(DPM1, DPM2, DPM-D)와 동일 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치
DP: 표시 패널
FPCB1: 제1 연성 회로 기판
FPCB2: 제2 연성 회로 기판
MPCB: 메인 회로 기판
PDA: 표시 패드 영역
DPM1: 제1 변형 방지 부재
DPM2: 제2 변형 방지 부재
DTM1: 제1 방열 부재
DTM2: 제2 방열 부재

Claims (20)

  1. 제1 방향으로 배열된 제1 표시 패드들, 및 상기 제1 방향과 교차하는 제2 방향에서 제1 표시 패드들과 이격되어 배치되고 상기 제1 방향으로 배열된 제2 표시 패드들을 포함하는 표시 패널;
    메인 회로 기판;
    상기 메인 회로 기판과 상기 제1 표시 패드들을 연결시키는 제1 연성 회로 기판;
    상기 메인 회로 기판과 상기 제2 표시 패드들을 연결시키고, 상기 제1 연성 회로 기판과 적어도 일부가 중첩하는 제2 연성 회로 기판;
    상기 제1 연성 회로 기판 및 상기 제2 연성 회로 기판 각각에 배치된 방열 부재들; 및
    상기 방열 부재들과 이격되고, 상기 제1 연성 회로 기판 및 상기 제2 연성 회로 기판 중 적어도 어느 하나에 배치되고, 금속을 포함하는 변형 방지 부재를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 연성 회로 기판은,
    제1 상부면, 상기 제1 상부면과 대향하는 제1 하부면, 상기 제1 하부면으로부터 노출되어 상기 제1 표시 패드들 및 상기 메인 회로 기판과 연결되는 복수의 제1 기판 패드들, 및 상기 제1 하부면에 배치된 제1 구동칩을 포함하고,
    상기 제2 연성 회로 기판은,
    제2 상부면, 상기 제2 상부면과 대향하고 상기 제1 상부면의 적어도 일부를 커버하는 제2 하부면, 제2 하부면으로부터 노출되어 상기 제2 표시 패드들 및 상기 메인 회로 기판과 연결되는 복수의 제2 기판 패드들, 및 상기 제2 하부면에 배치된 제2 구동칩을 포함하고,
    상기 제1 구동칩 및 상기 제2 구동칩은 평면상에서 서로 이격된 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서,
    상기 변형 방지 부재는,
    상기 제1 상부면 및 상기 제2 상부면 중 적어도 어느 하나에 배치되는 것을 특징으로 하는 표시 장치.
  4. 제2 항에 있어서,
    상기 변형 방지 부재는,
    상기 제1 하부면 및 상기 제2 하부면 중 적어도 어느 하나에 배치되고, 상기 제1 구동칩 및 상기 제2 구동칩과 이격된 것을 특징으로 하는 표시 장치.
  5. 제2 항에 있어서,
    상기 변형 방지 부재는 상기 방열 부재들과 동일 면 상에 배치되는 것을 특징으로 하는 표시 장치.
  6. 제2 항에 있어서,
    상기 변형 방지 부재는 상기 방열 부재들과 서로 다른 면 상에 배치되는 것을 특징으로 하는 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 연성 회로 기판 및 상기 제2 연성 회로 기판 각각은,
    절연층, 상기 절연층 상에 배치된 복수의 기판 신호 라인, 상기 기판 신호 라인의 일부를 노출시키는 개구부를 포함하는 솔더레지시트층, 및 상기 개구부를 통해 노출된 상기 신호 라인의 일부와 연결된 복수의 기판 패드들을 포함하고,
    상기 기판 패드들은 제1 표시 패드들 및 상기 제2 표시 패드들 중 대응되는 제1 표시 패드들 및 상기 제2 표시 패드들과 이방성 도전 필름(anisotropic conductive film)에 의해 연결되는 것을 특징으로 하는 표시 장치.
  8. 제7 항에 있어서,
    상기 기판 패드들 중 상기 제1 연성 회로 기판에 포함된 기판 패드들은, 상기 제1 표시 패드들과 연결되는 제1 출력 패드들 및 상기 메인 회로 기판에 연결되는 제1 입력 패드들을 포함하고,
    상기 기판 패드들 중 상기 제2 연성 회로 기판에 포함된 기판 패드들은, 상기 제2 표시 패드들과 연결되는 제2 출력 패드들 및 상기 메인 회로 기판에 연결되는 제2 입력 패드들을 포함하는 것을 특징으로 하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 연성 회로 기판은,
    상기 제1 출력 패드들이 배치되는 제1 출력 부분, 상기 제1 입력 패드들이 배치되는 제1 입력 부분, 및 상기 제1 출력 부분과 상기 제1 입력 부분을 연결하는 제1 연결 부분을 포함하고,
    상기 제2 연성 회로 기판은,
    상기 제2 출력 패드들이 배치되는 제2 출력 부분, 상기 제2 입력 패드들이 배치되는 제2 입력 부분, 및 상기 제2 출력 부분과 상기 제2 입력 부분을 연결하는 제2 연결 부분을 포함하고,
    상기 제1 입력 부분 및 상기 제2 입력 부분은 서로 이격된 것을 특징으로 하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제2 출력 부분은 상기 제1 출력 부분의 적어도 일부를 커버하는 것을 특징으로 하는 표시 장치.
  11. 제9 항에 있어서,
    상기 제2 방향에서 상기 제1 입력 부분, 상기 제1 연결 부분, 및 상기 제1 출력 부분 각각의 폭의 합은,
    상기 제2 방향에서 상기 제2 입력 부분, 상기 제2 연결 부분, 및 상기 제2 출력 부분 각각의 폭의 합보다 작은 것을 특징으로 하는 표시 장치.
  12. 제1 방향으로 배열된 제1 표시 패드들, 및 상기 제1 방향과 교차하는 제2 방향에서 제1 표시 패드들과 이격되어 배치되고 상기 제1 방향으로 배열된 제2 표시 패드들을 포함하는 표시 패널;
    메인 회로 기판;
    상기 제1 표시 패드들 연결되는 제1 출력 패드들을 포함하는 제1 출력 부분, 상기 메인 회로 기판과 연결되는 제1 입력 패드들을 포함하는 제1 입력 부분, 및 상기 제1 출력 부분과 상기 제2 출력 부분을 연결하는 제1 연결 부분을 포함하는 제1 연성 회로 기판;
    상기 제2 표시 패드들 연결되는 제2 출력 패드들을 포함하는 제2 출력 부분, 상기 메인 회로 기판과 연결되는 제2 입력 패드들을 포함하는 제2 입력 부분, 및 상기 제2 출력 부분과 상기 제2 출력 부분을 연결하는 제2 연결 부분을 포함하는 제2 연성 회로 기판;
    상기 제1 연성 회로 기판 및 상기 제2 연성 회로 기판 각각에 배치된 방열 부재들; 및
    상기 방열 부재들과 이격되고, 상기 제1 입력 부분 및 상기 제2 입력 부분 중 어느 하나에 배치되는 변형 방지 부재를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 방열 부재들은 폴리이미드(polyimide)를 포함하고,
    상기 변형 방지 부재는 금속을 포함하는 것을 특징으로 하는 표시 장치.
  14. 제12 항에 있어서,
    상기 제1 연성 회로 기판은,
    제1 상부면, 상기 제1 상부면과 대향하고 상기 제1 출력 패드들 및 상기 제1 입력 패드들을 노출시키는 제1 하부면, 및 상기 제1 하부면에 배치된 제1 구동칩을 포함하고,
    상기 제2 연성 회로 기판은,
    제2 상부면, 상기 제2 상부면과 대향하고 상기 제2 출력 패드들 및 상기 제2 입력 패드들을 노출시키는 제2 하부면, 및 상기 제2 하부면에 배치된 제2 구동칩을 포함하고,
    상기 제1 구동칩 및 상기 제2 구동칩은 평면상에서 서로 이격된 것을 특징으로 하는 표시 장치.
  15. 제14 항에 있어서,
    상기 변형 방지 부재는,
    상기 제1 상부면 및 상기 제2 상부면 중 적어도 어느 하나에 배치되는 것을 특징으로 하는 표시 장치.
  16. 제14 항에 있어서,
    상기 변형 방지 부재는,
    상기 제1 하부면 및 상기 제2 하부면 중 적어도 어느 하나에 배치되고, 상기 제1 구동칩 및 상기 제2 구동칩과 이격되는 것을 특징으로 하는 표시 장치.
  17. 제14 항에 있어서,
    상기 변형 방지 부재는 상기 방열 부재들과 동일 면 상에 배치되는 것을 특징으로 하는 표시 장치.
  18. 제14 항에 있어서,
    상기 변형 방지 부재는 상기 방열 부재들과 서로 다른 면 상에 배치되는 것을 특징으로 하는 표시 장치.
  19. 제12 항에 있어서,
    상기 제1 표시 패드들과 상기 제1 출력 패드들 및 상기 제2 표시 패드들 과 상기 제2 출력 패드들은 이방성 도전 필름(anisotropic conductive film)에 의해 연결되는 것을 특징으로 하는 표시 장치.
  20. 제12 항에 있어서,
    상기 제2 출력 부분은 상기 제1 출력 부분의 적어도 일부를 커버하고,
    상기 제1 입력 부분 및 상기 제2 입력 부분은 서로 이격된 것을 특징으로 하는 표시 장치.

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