KR102658427B1 - 표시 장치 - Google Patents

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Abstract

본 발명은 고정세 및 고해상도를 구현할 수 있는 표시 장치에 관한 것으로서, 본 발명은 기판의 액티브 영역 상에 배치되는 박막트랜지스터를 덮는 적어도 2층의 평탄화층과; 상기 기판의 비액티브 영역 상에 배치되는 신호 링크와; 상기 적어도 2층의 평탄화층과 이격되며 상기 신호 링크의 상부면 및 측면과 중첩되는 외곽 커버층을 구비함으로써 고정세 및 고해상도를 구현할 수 있음과 아울러 신호 링크 및 신호 링크 상의 보호막의 손상을 방지할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 특히 고정세 및 고해상도를 구현할 수 있는 표시 장치를 제공하는 것이다.
다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 유기 발광 표시 장치가 각광받고 있다. 이 유기 발광 표시 장치(OLED)는 자발광 소자로서, 소비전력이 낮고, 고속의 응답 속도, 높은 발광 효율, 높은 휘도 및 광시야각을 가진다. 이 유기 발광 표시장치는 매트릭스 형태로 배열된 다수의 서브 화소들을 통해 영상을 구현한다. 다수의 서브 화소들 각각은 발광 소자와, 그 발광 소자를 독립적으로 구동하는 다수의 트랜지스터로 이루어진 화소 회로를 구비한다.
이러한 유기 발광 표시 장치가 고정세 및 고해상도화될수록, 각 신호 라인들 및 각 전극들에 걸리는 부하가 상당히 커져 화질 및 구동 특성에 악영항을 끼치는 RC(저항-커패시터) 지연이 점차 증가하게 된다. 특히 발광 소자와 트랜지스터 사이의 RC 부하에 의한 신호 지연이 발생하여 각 서브 화소에 구동 신호를 제대로 인가할 수 없는 문제가 발생된다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 고정세 및 고해상도를 구현할 수 있는 표시 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 유기 표시 장치는 액티브 영역과 비액티브 영역을 가지는 기판과; 기판의 액티브 영역 상에 배치되는 박막트랜지스터와; 박막트랜지스터의 상부에 배치되는 적어도 2층의 평탄화층과; 기판의 비액티브 영역 상에 배치되는 신호 링크와; 적어도 2층의 평탄화층과 이격되며 신호 링크의 상부면 및 측면과 중첩되는 외곽 커버층을 구비함으로써 고정세 및 고해상도를 구현할 수 있음과 아울러 신호 링크 및 신호 링크 상의 보호막의 손상을 방지할 수 있다.
본 발명에서는 박막트랜지스터의 드레인 전극이 비저항이 낮은 재질로 이루어진 화소 연결 전극을 통해 발광 소자의 애노드 전극과 접속된다. 이에 따라, 본 발명은 발광 소자와 박막 트랜지스터 사이의 RC 부하에 의한 신호 지연을 줄일 수 있어 고정세 및 고해상도를 구현할 수 있다.
또한, 본 발명에서는 신호 링크의 측면의 단차부 및 신호 링크들을 연결하는 링크 컨택홀에 의해 발생되는 단차부와 중첩되는 외곽 커버층을 구비한다. 이에 따라, 본 발명은 화소 연결 전극의 형성을 위한 식각 공정시 신호 링크를 덮는 보호막의 유실, 신호 링크의 용출 및 도전 물질의 팁 불량을 방지할 수 있다.
도 1은 본 발명에 따른 유기 발광 표시 장치를 나타내는 평면도이다.
도 2는 도 1에서 선I-I'과, 선Ⅱ-Ⅱ'를 따라 절취한 유기 발광 표시 장치를 나타내는 단면도이다.
도 3은 도 1에 도시된 외곽 커버층의 다른 실시 예를 나타내는 평면도이다.
도 4는 도 3에서 선 Ⅲ-Ⅲ'를 따라 절취한 유기 발광 표시 장치를 나타내는 단면도이다.
도 5a는 외곽 커버층을 구비하지 않는 비교예를 나타내는 단면도이며, 도 5b는 외곽 커버층을 구비하는 실시예를 나타내는 단면도이다.
도 6은 본 발명에 따른 유기 발광 표시 장치의 다른 실시예를 나타내는 단면도이다.
도 7은 선Ⅳ-Ⅳ'를 따라 절취한 유기 발광 표시 장치를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다.
도 1은 본 발명에 따른 유기 발광 표시 장치를 나타내는 평면도이며, 도 2는 도 1에서 선"I-I'" 및 "Ⅱ-Ⅱ'"를 따라 절취한 유기 발광 표시 장치를 나타내는 단면도이다.
도 1 및 도 2에 도시된 유기 발광 표시 장치는 기판(101) 상에 마련되는 액티브 영역(AA)과, 액티브 영역(AA)의 주변에 배치되는 비액티브 영역(NA)으로 구분된다.
액티브 영역(AA)에는 다수의 서브 화소들이 매트릭스 형태로 배열되어 영상을 표시한다. 각 서브 화소들은 화소 구동 회로와, 화소 구동 회로와 접속되는 발광 소자(130)를 구비한다.
화소 구동 회로는 스위칭 트랜지터(TS), 구동 트랜지스터(TD) 및 스토리지 커패시터(도시하지 않음,Cst)를 구비한다. 한편, 본 발명에서는 화소 구동 회로가 2개의 트랜지스터(TS,TD)와 1개의 커패시터(C)를 구비하는 구조를 예로 들어 설명하였지만, 이를 한정하는 것은 아니다.
스위칭 트랜지스터(TS)는 스캔 라인(SL)에 스캔 펄스가 공급되면 턴-온되어 데이터 라인(DL)에 공급된 데이터 신호를 스토리지 캐패시터(Cst) 및 구동 트랜지스터(TD)의 게이트 전극(102)으로 공급한다. 이를 위해, 스위칭 트랜지스터(TS)는 도 1에 도시된 바와 같이 스캔 라인(SL)에 접속된 게이트 전극(GE)과, 데이터 라인(DL)에 접속된 소스 전극(SE)과, 구동 트랜지스터에 접속된 드레인 전극(DE)과, 소스 및 드레인 전극 사이에 채널을 형성하는 반도체층(ACT)을 구비한다.
구동 트랜지스터(TD)는 그 구동 트랜지스터(TD)의 게이트 전극(102)에 공급되는 데이터 신호에 응답하여 고전위(VDD) 공급 라인(VL)으로부터 발광 소자(130)로 공급되는 전류를 제어함으로써 발광 소자(130)의 발광량을 조절하게 된다. 그리고, 스위칭 트랜지스터(TS)가 턴-오프되더라도 스토리지 캐패시터(Cst)에 충전된 전압에 의해 구동 트랜지스터(TD)는 다음 프레임의 데이터 신호가 공급될 때까지 일정한 전류를 공급하여 발광 소자(130)가 발광을 유지하게 한다.
이를 위해, 구동 트랜지스터(TD)는 도 1 및 도 2에 도시된 바와 같이 액티브 버퍼층(114) 상에 배치되는 반도체층(104)과, 게이트 절연막(112)을 사이에 두고 반도체층(104)과 중첩되는 게이트 전극(102)과, 층간 절연막(116) 상에 형성되어 반도체층(104)과 접촉하는 소스 및 드레인 전극(106,108)을 구비한다.
반도체층(104)은 비정질 반도체 물질, 다결정 반도체 물질 및 산화물 반도체 물질 중 적어도 어느 하나로 형성된다. 반도체층(104)은 액티브 버퍼층(114) 상에 형성된다. 이러한 반도체층(104)은 채널 영역, 소스 영역 및 드레인 영역를 구비한다. 채널 영역은 게이트 절연막(112)을 사이에 두고 게이트 전극(102)과 중첩되어 소스 및 드레인 전극(106,108) 사이의 채널영역을 형성한다. 소스 영역은 게이트 절연막(112) 및 층간 절연막(116)을 관통하는 소스 컨택홀(110S)을 통해 소스 전극(106)과 전기적으로 접속된다. 드레인 영역은 게이트 절연막(112) 및 층간 절연막(116)을 관통하는 드레인 컨택홀(110D)을 통해 드레인 전극(108)과 전기적으로 접속된다. 이러한 반도체층(104)과 기판(101) 사이에는 멀티 버퍼층(140)과, 액티브 버퍼층(114)이 배치된다. 멀티 버퍼층(140)은 기판(101)에 침투한 수분 및/또는 산소가 확산되는 것을 지연시킨다. 액티브 버퍼층(114)은 반도체층(104)을 보호하며, 기판(101)으로부터 유입되는 다양한 종류의 결함을 차단하는 기능을 수행한다.
이 때, 액티브 버퍼층(114)과 접촉하는 멀티 버퍼층(140)의 최상층은 멀티 버퍼층(140)의 나머지 층들, 액티브 버퍼층(114), 게이트 절연막(112) 및 층간 절연막(116)과 식각 특성이 다른 재질로 형성된다. 액티브 버퍼층(114)과 접촉하는 멀티 버퍼층(140)의 최상층은 SiNx 및 SiOx 중 어느 하나로 형성되고, 멀티 버퍼층(140)의 나머지 층들, 액티브 버퍼층(114), 게이트 절연막(112) 및 층간 절연막(116)은 SiNx 및 SiOx 중 나머지 하나로 형성된다. 예를 들어, 액티브 버퍼층(114)과 접촉하는 멀티 버퍼층(140)의 최상층은 SiNx로 형성되고, 멀티 버퍼층(140)의 나머지 층들, 액티브 버퍼층(114), 게이트 절연막(112) 및 층간 절연막(116)은 SiOx로 형성된다.
게이트 전극(102)은 게이트 절연막(112) 상에 형성되며, 게이트 절연막(112)을 사이에 두고 반도체층(104)의 채널 영역과 중첩된다. 게이트 전극(102)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층인 제1 도전 물질로 형성된다.
소스 전극(106)은 게이트 절연막(112) 및 층간 절연막(116)을 관통하는 소스 컨택홀(110S)을 통해 노출된 반도체층(104)의 소스 영역과 접속된다. 드레인 전극(108)은 소스 전극(106)과 마주하며, 게이트 절연막(112) 및 층간 절연막(116)을 관통하는 드레인 컨택홀(110D)을 통해 반도체층(104)의 드레인 영역과 접속된다. 이러한 소스 및 드레인 전극(106,108)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층인 제2 도전물질로 형성된다.
화소 연결 전극(142)은 제1 및 제2 평탄화층(128,148) 사이에 배치된다. 이러한 화소 연결 전극(142)은 보호막(118) 및 제1 평탄화층(128)을 관통하는 제1 화소 컨택홀(140)을 통해 노출되어 드레인 전극(108)과 접속된다. 이 화소 연결 전극(142)은 드레인 전극(108)과 동일하거나 유사하게 비저항이 낮은 재질로 이루어진다.
한편, 데이터 라인(DL)과 나란한 고전위 공급 라인(VL)은 보호막(118) 및 제1 평탄화층(128)을 관통하는 라인 컨택홀(180)을 통해 접속되는 제1 및 제2 고전위 공급 라인(VL1,VL2)을 구비한다. 제1 고전위 공급 라인(VL1)은 구동 트랜지스터(TD)의 소스 및 드레인 전극(106,108)과 동일 재질로 동일 평면 상에 배치되고, 제2 고전위 공급 라인(VL2)은 화소 연결 전극(142)과 동일 재질로 동일 평면 상에 배치된다. 예를 들어, 제2 고전위 공급 라인(VL2) 및 화소 연결 전극(142) 은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층인 제3 도전물질로 형성된다.
이와 같이, 본 발명의 고전위 공급 라인(VL)은 라인 컨택홀(180)을 통해 전기적으로 접속되는 제1 및 제2 고전위 공급 라인(VL2)을 포함함으로써 고전위 공급 라인(VL)의 자체 저항을 줄일 수 있어 RC 시정수가 감소하게 된다. 이에 따라, 고전위 공급 라인(VL)로부터의 고전위 전압(VDD)이 구동 트랜지스터(TD)의 소스 전극(106)으로 전송이 지연되는 것을 방지할 수 있어 고해상도 및 고정세 구현이 가능해진다.
발광 소자(130)는 애노드 전극(132)과, 애노드 전극(132) 상에 형성되는 적어도 하나의 발광 스택(134)과, 발광 스택(134) 위에 형성된 캐소드 전극(136)을 구비한다.
애노드 전극(132)은 제1 평탄화층(128) 상에 배치되는 제2 평탄화층(148)을 관통하는 제2 화소 컨택홀(120)을 통해 노출된 화소 연결 전극(142)과 전기적으로 접속된다.
각 서브 화소의 애노드 전극(132)은 뱅크(138)에 의해 노출되도록 형성된다. 이러한 뱅크(138)는 인접한 서브 화소 간 광 간섭을 방지하도록 불투명 재질(예를 들어, 블랙)로 형성될 수도 있다. 이 경우, 뱅크(138)는 칼라 안료, 유기 블랙 및 카본 중 적어도 어느 하나로 이루어진 차광재질을 포함한다.
적어도 하나의 발광 스택(134)은 뱅크(138)에 의해 마련된 발광 영역의 애노드 전극(132) 상에 형성된다. 적어도 하나의 발광 스택(134)은 애노드 전극(132) 상에 정공 관련층, 유기 발광층, 전자 관련층 순으로 또는 역순으로 적층되어 형성된다. 이외에도 발광 스택(134)은 전하 생성층을 사이에 두고 대향하는 제1 및 제2 발광 스택들을 구비할 수도 있다. 이 경우, 제1 및 제2 발광 스택 중 어느 하나의 유기 발광층은 청색광을 생성하고, 제1 및 제2 발광 스택 중 나머지 하나의 유기 발광층은 노란색-녹색광을 생성함으로써 제1 및 제2 발광 스택을 통해 백색광이 생성된다. 이 발광스택(134)에서 생성된 백색광은 발광 스택(134) 상부 또는 하부에 위치하는 컬러 필터에 입사되므로 컬러 영상을 구현할 수 있다. 이외에도 별도의 컬러 필터 없이 각 발광 스택(134)에서 각 서브 화소에 해당하는 컬러광을 생성하여 컬러 영상을 구현할 수도 있다. 즉, 적색(R) 서브 화소의 발광 스택(134)은 적색광을, 녹색(G) 서브 화소의 발광 스택(124)은 녹색광을, 청색(B) 서브 화소의 발광 스택(134)은 청색광을 생성할 수도 있다.
캐소드 전극(136)은 발광 스택(134)을 사이에 두고 애노드 전극(132)과 대향하도록 형성되며 저전위(VSS) 공급 라인과 접속된다.
비액티브 영역(NA)에는 데이터 라인(DL)과 접속되는 데이터 패드(DP), 스캔 라인(SL)과 접속되는 스캔 패드(SP), 저전위(VSS) 공급 라인 및 고전위(VDD) 공급 라인 각각과 접속되는 전원 패드(도시하지 않음)가 배치된다. 이러한 데이터 패드(DP), 스캔 패드(SP) 및 전원 패드는 기판(101)의 일측 및 타측 영역 중 적어도 어느 한 영역에 배치되는 비액티브 영역(NA)에 배치되거나, 데이터 패드(DP), 스캔 패드(SP) 및 전원 패드가 서로 다른 비액티브 영역(NA)에 배치될 수 있다. 한편, 데이터 패드(DP), 스캔 패드(SP) 및 전원 패드는 도 1의 구조에 한정되지 않고, 표시 장치의 설계사항에 따라 다양하게 변경 가능하다.
이러한 데이터 패드(DP), 스캔 패드(SP) 및 전원 패드 중 적어도 어느 하나의 도전 패드는 신호 링크를 통해 해당 신호 라인과 접속된다. 신호 링크는 도 1 및 도 2에 도시된 바와 같이 하부 링크(122) 및 상부 링크(124)를 구비한다.
하부 링크(122)는 도전 패드 및 신호 라인 중 어느 하나로부터 신장되며 상부 링크(124)는 도전 패드 및 신호 라인 중 나머지 하나로부터 신장된다.
이러한 하부 링크(122)는 소스 및 드레인 전극(106,108)과, 게이트 전극(102) 사이에 배치되는 적어도 한 층의 층간 절연막(116)을 관통하는 적어도 어느 하나의 링크 컨택홀(126)을 통해 노출되어 상부 링크(124)와 접속된다. 하부 링크(122)는 구동 트랜지스터(TD)의 게이트 전극(102)과 동일 재질로, 동일 평면(예를 들어 게이트 절연막(112)) 상에 배치되며, 상부 링크(124)는 구동 트랜지스터(TD)의 소스 및 드레인 전극(106,108)과 동일 재질로, 동일 평면(예를 들어, 층간 절연막(116)) 상에 배치된다.
상부 링크(124) 상에는 무기 절연 재질의 보호막(118)과, 그 보호막(118) 상에 제1 평탄화층(128)과 동일한 유기 절연 재질로 이루어진 외곽 커버층(146)이 배치된다.
유기 절연 재질로 이루어진 외곽 커버층(146)은 제1 및 제2 평탄화층(128,148) 각각과 분리되도록 형성된다. 이에 따라, 외부로부터의 수분이나 산소가 외곽 커버층(146), 제1 및 제2 평탄화층(128,148)을 통해 발광 소자(130)로 유입되는 것을 차단함으로써 발광 소자(130)의 손상을 방지할 수 있다.
외곽 커버층(146)은 도 1에 도시된 바와 같이 기판(101) 상에 배치된 다수의 신호 링크와 일대다로 대응되게 형성되거나, 도 3 및 도 4a 및 도 4b에 도시된 바와 같이 신호 링크 각각과 일대일로 대응되게 형성된다.
외곽 커버층(146)은 도 4a에 도시된 바와 같이 상부 링크(124) 상부에서 평탄한 상부면을 가지도록 형성되거나, 도 4b에 도시된 바와 같이 에지로 갈수록 두께가 얇아지는 계단 형태의 상부면을 가지도록 형성된다. 계단 형태의 상부면을 가지는 외곽 커버층(146)은 외곽 커버층(146)의 후속 공정시 외곽 커버층(146)의 단차로 인해 발생되는 불량을 방지할 수 있다.
이러한 외곽 커버층(146)은 링크 컨택홀들(126) 뿐만 아니라 상부 링크(124)의 상부면 및 측면과 중첩되게 형성된다. 특히, 외곽 커버층(146)은 링크 컨택홀(126)에 의해 발생되는 단차부 및 상부 링크(124)의 측면에 의해 발생되는 단차부를 덮는 보호막(118) 상에서 링크 컨택홀들(126)과 중첩되게 형성된다.
이에 따라, 본 발명은 제1 평탄화층(128)의 후속 공정시 보호막(118)이 유실되는 것을 방지할 수 있음과 아울러 상부 링크(124)가 손상되는 것을 방지할 수 있다. 이에 대해, 도 5a 및 도 5b를 결부하여 구체적으로 설명하기로 한다.
도 5a는 외곽 커버층을 구비하지 않는 비교예를 나타내는 단면도이며, 도 5b는 외곽 커버층을 구비하는 본 발명의 실시예를 나타내는 단면도이다.
도 5a에 도시된 비교예에서는, 하부 링크(22), 층간 절연막(116), 상부 링크(24), 보호막(118) 및 제1 평탄화층(128)이 순차적으로 형성된 후, 액티브 영역에 화소 연결 전극(142)이 형성된다. 이 때, 화소 연결 전극(142)의 형성을 위한 식각 공정시, 링크 컨택홀(26)에 의해 발생된 단차부에서 스텝 커버리지가 취약한 보호막(118)의 일부가 유실되어 상부 링크(24)가 노출된다(A영역). 노출된 상부 링크(24)는 화소 연결 전극(142) 이후 형성되는 애노드 전극(132) 및 캐소드 전극(136) 중 적어도 어느 하나의 도전 물질과 단락(Short)되는 불량이 발생된다.
또한, 화소 연결 전극(142) 및 애노드 전극(132) 중 적어도 어느 하나의 형성을 위한 식각 공정시, 보호막(118)의 유실이 심한 경우(B영역), 보호막(118) 하부의 상부 링크(22)가 용출되어 유실된다. 이 경우, 하부 링크(22)와 상부 링크(24)의 컨택 불량이 발생될 뿐만 아니라, 용출된 상부 링크(24)의 제2 도전 물질이 애노드 전극(132)의 식각 공정시 식각액을 따라서 액티브 영역(AA)으로 이동하므로 이물 불량이 발생된다.
뿐만 아니라, 화소 연결 전극(142)의 형성을 위한 식각 공정시, 상부 링크(124) 주변으로 화소 연결 전극(142)의 제3 도전 물질(142A)로 이루어진 팁(tip, C영역)이 발생된다. 이 화소 연결 전극(142)의 제3 도전 물질(142A)이 애노드 전극(132)의 식각 공정시 식각액을 따라서 액티브 영역(AA)으로 이동하게 되므로 이물 불량이 발생된다.
반면에, 도 5b에 도시된 본 발명의 실시 예에서는, 하부 링크(122), 층간 절연막(116), 상부 링크(124), 보호막(118)이 순차적으로 형성된 후, 제1 평탄화층(128)과 외곽 커버층(146)이 동시에 형성된다. 그런 다음, 액티브 영역(AA)에 화소 연결 전극(142)이 형성된다. 이러한 화소 연결 전극(142)의 형성을 위한 식각 공정시 외곽 커버층(146)이 상부 링크(124) 상의 보호막(118)을 커버한다. 즉, 외곽 커버층(146)은 화소 연결 전극(142)의 형성을 위한 식각 공정시, 링크 컨택홀(26)에 의해 발생된 단차부의 보호막(118)을 커버하게 된다. 이에 따라, 화소 연결 전극(142)의 식각 공정시 보호막(118)의 유실을 방지할 수 있음과 아울러 상부 링크(124)의 노출을 방지할 수 있다. 그 결과, 애노드 전극(132) 및 캐소드 전극(136) 중 적어도 어느 하나의 도전 물질과 상부 링크(124)의 단락(Short) 불량, 상부 링크(124)와 하부 링크(122)의 컨택 불량, 및 상부 링크(124) 및 화소 연결 전극(142) 중 적어도 어느 하나의 도전 물질로 인한 이물 불량을 방지할 수 있다.
도 6은 본 발명의 제2 실시 예에 따른 유기 발광 표시 장치를 나타내는 평면도이며, 도 7은 도 6에서 선"Ⅳ-Ⅳ'"를 따라 절취한 표시 장치를 나타내는 단면도이다.
도 6 및 도 7에 도시된 표시 장치는 도 1 및 도 2에 도시된 표시 장치와 대비하여 봉지 유닛(150)과, 다수의 댐(158) 및 제2 외곽 커버층(164)을 구비하는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
봉지 유닛(150)은 외부의 수분이나 산소에 취약한 발광 소자(130)로 외부의 수분이나 산소가 침투되는 것을 차단한다. 이를 위해, 봉지 유닛(150)은 적어도 1층의 무기 봉지층(152)과, 적어도 1층의 유기 봉지층(154)을 구비한다. 본 발명에서는 제1 무기 봉지층(152), 유기 봉지층(154) 및 제2 무기 봉지층(156)이 순차적으로 적층된 봉지 유닛(150)의 구조를 예로 들어 설명하기로 한다.
제1 무기 봉지층(152)은 캐소드 전극(126)이 형성된 기판(101) 상에 형성된다. 제2 무기 봉지층(156)은 유기 봉지층(154)이 형성된 기판(101) 상에 형성되며, 제1 무기 봉지층(152)과 함께 유기 봉지층(154)의 상부면, 하부면 및 측면을 둘러싸도록 형성된다. 이러한 제1 및 제2 무기 봉지층(152,156)은 외부의 수분이나 산소가 발광 스택(124)으로 침투하는 것을 최소화하거나 차단한다. 이 제1 및 제2 무기 봉지층(152,156)은 질화실리콘(SiNx), 산화 실리콘(SiOx), 산화질화실리콘(SiON) 또는 산화 알루미늄(Al2O3)과 같은 저온 증착이 가능한 무기 절연 재질로 형성된다. 이에 따라, 제1 및 제2 무기 봉지층(152,156)은 저온 분위기에서 증착되므로, 제1 및 제2 무기 봉지층(152,156)의 증착 공정시 고온 분위기에 취약한 발광 스택(124)이 손상되는 것을 방지할 수 있다.
유기 봉지층(154)은 유기 발광 표시 장치의 휘어짐에 따른 각 층들 간의 응력을 완화시키는 완충역할을 하며, 평탄화 성능을 강화한다. 이 유기 봉지층(154)은 제1 무기 봉지층(152)이 형성된 기판(101) 상에 PCL, 아크릴 수지, 에폭시 수지, 폴리이미드, 폴리에틸렌 또는 실리콘옥시카본(SiOC)과 같은 비감광성 유기 절연 재질 또는 포토아크릴과 같은 감광성 유기 절연 재질로 형성된다. 이러한 유기 봉지층(154)이 잉크젯 방식을 통해 형성되는 경우, 액상 형태의 유기 봉지층(154)이 기판(101)의 가장자리로 확산되는 것을 방지하도록 댐(158)이 배치된다. 댐(158)은 유기 봉지층(154)보다 기판(101)의 가장 자리에 더 가깝게 배치된다. 이러한 댐(158)에 의해, 기판(101)의 최외곽에 배치되는 도전 패드가 배치되는 패드 영역으로 유기 봉지층(154)이 확산되는 것을 방지할 수 있다.
제2 외곽 커버층(164)은 도 1 및 도 2에 도시된 유기 절연 재질로 이루어진 외곽 커버층(146)으로 커버가 불가능한 영역에 배치된다. 예를 들어, 외부의 수분 및 습기의 이동 경로로 이용될 수 있는 유기 절연 재질의 박막이 배치될 수 없는 영역인 댐(158)과 도전 패드(SP,DP) 사이에 제2 외곽 커버층(164)이 배치된다.
제2 외곽 커버층(164)은 화소 연결 전극(142)과 동일 마스크 공정으로 형성된다. 즉, 제2 외곽 커버층(164)은 화소 연결 전극(142)과 동일 재질인 제3 도전 물질로 동일 평면인 보호막(118) 상에 형성된다. 이러한 제2 외곽 커버층(164)은 소스 및 드레인 전극(106,108)과 동일 재질인, 제2 도전 물질로 이루어진 신호 링크(162) 상에 신호 링크(162)의 선폭(w1)보다 넓은 선폭(w2)을 가지도록 배치된다. 즉, 제2 외곽 커버층(164)은 신호 링크(162)의 상부 및 측면을 덮도록 배치된다. 이에 따라, 제2 외곽 커버층(164) 및 화소 연결 전극(142)의 형성을 위한 식각 공정시, 제2 외곽 커버층(164)의 제3 도전 물질은 신호 링크 상의 보호막을 커버한다. 따라서, 본 발명은 신호 링크(162) 상에 배치되는 보호막(118)의 유실, 신호 링크(162)의 손상 및 제3 도전 물질의 팁 불량을 방지할 수 있다.
이러한 제2 외곽 커버층(164) 상에는 제2 평탄화층(148)과 동일 재질로 이루어진 제3 외곽 커버층(166)이 배치된다. 제3 외곽 커버층(166)은 제2 외곽 커버층(164)의 측면 및 상부면을 덮도록 제2 외곽 커버층(164)보다 넓은 선폭을 가진다. 이러한 제3 외곽 커버층(166)이 제2 평탄화층(148)보다 얇은 두께로 형성되므로, 제3 외곽 커버층(166)에 의한 단차 발생을 최소화할 수 있다. 이에 따라, 제3 외곽 커버층(166)과 인접한 도전 패드 상에 신호 전송 필름(예를 들어, FPC 또는 TCP)의 가압 공정시 제3 외곽 커버층(166)의 단차로 인한 압착 공정 불량을 방지할 수 있다.
한편, 본 발명의 제1 실시 예에서는 외곽 커버층(146), 본 발명의 제2 실시 예에서는 제2 및 제3 커버층(164,166)을 구비하는 구조를 예로 들어 설명하였지만, 본 발명의 다른 실시 예에서는 외곽 커버층(146), 제2 및 제3 커버층(164,166)을 모두 구비할 수도 있다.
또한, 본 발명에서는 링크 컨택홀(126)을 구비하는 신호 링크(122,124) 상부에는 외곽 커버층(146)이 배치되고, 링크 컨택홀(126)을 구비하지 않는 신호 링크(162) 상부에 제2 및 제3 외곽 커버층(164,166)이 배치되는 구조를 예로 들어 설명하였지만, 이를 한정하는 것은 아니다. 즉, 링크 컨택홀(126)을 구비하는 신호 링크(122,124) 상부에는 제2 및 제3 외곽 커버층(164,166)이 배치될 수 있고, 링크 컨택홀(126)을 구비하지 않는 신호 링크(162) 상부에는 외곽 커버층(146)이 배치될 수도 있다.
또한, 본 발명에서는 외곽 커버층(146), 제2 및 제3 커버층(164,166)이 데이터 패드(DP)와 연결된 신호 링크 상부에 배치되는 구조를 예로 들어 설명하였지만, 이외에도 게이트 패드(GP) 및 전원 패드와 연결된 신호 링크 상부에 배치될 수 있다.
뿐만 아니라, 본 발명에서는 유기 발광 표시 장치를 예로 들어 설명하였지만, 이외에도 박막트랜지스터를 구비하는 표시 장치에 모두 적용될 수 있다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
102 : 게이트 전극 104 : 반도체층
106 : 소스 전극 108 : 드레인 전극
122,124,162 : 신호 링크 130: 발광 소자
132: 애노드 전극 134 : 발광 스택
136 : 캐소드 전극 146,164,166 : 외곽 커버층

Claims (9)

  1. 액티브 영역과 비액티브 영역을 가지는 기판과;
    상기 기판의 액티브 영역 상에 배치되는 박막트랜지스터와;
    상기 박막트랜지스터를 덮는 보호막 상에 배치되는 제1 평탄화층과;
    상기 제1 평탄화층 상에 배치되는 제2 평탄화층과;
    상기 기판의 비액티브 영역 상에 배치되는 신호 링크와;
    상기 기판의 비액티브 영역에서 상기 신호 링크와 접속되는 도전 패드와;
    상기 신호 링크를 완전히 덮는 외곽 커버층을 구비하고,
    상기 신호 링크는,
    상기 도전 패드에 연결된 하부 링크와,
    제1 단부가 상기 박막트랜지스터의 일 전극에 연결되고, 제2 단부가 상기 하부 링크에 연결되는 상부 링크를 포함하고,
    상기 외곽 커버층은,
    상기 제1 평탄화층과 동일 재질로 이루어지고, 동일 층 상에서 상기 제1 평탄화층과 이격되어 위치하고,
    표시 장치의 제조 공정 중에 제거되지 않고 남는 표시 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 박막트랜지스터의 드레인 전극과 접속되며 상기 제1 및 제2 평탄화층 사이에 배치되는 화소 연결 전극을 추가로 구비하는 표시 장치
  4. 제 1 항에 있어서,
    상기 하부 링크는 상기 박막트랜지스터의 게이트 전극과 동일 재질로 이루어지고;
    상기 상부 링크는 상기 박막트랜지스터의 소스 및 드레인 전극과 동일 재질로 이루어지며,
    상기 외곽 커버층은 상기 제1 평탄화층과 동일 재질로 상기 보호막 상에 배치되는 표시 장치.
  5. 제 4 항에 있어서,
    상기 소스 및 드레인 전극과, 상기 게이트 전극 사이에 배치되는 절연막을 관통하여 상기 하부 링크를 노출시키는 적어도 하나의 링크 컨택홀을 추가로 구비하며,
    상기 상부링크는 상기 링크 컨택홀을 통해 상기 하부 링크와 접속되며,
    상기 외곽 커버층은 상기 링크 컨택홀과 중첩되는 표시 장치.
  6. 제 3 항에 있어서,
    상기 박막트랜지스터와 접속되는 발광 소자와;
    상기 발광 소자 상에 배치되는 봉지 유닛과;
    상기 도전 패드와 발광 소자 사이에 배치되는 적어도 하나의 댐과;
    상기 댐과 도전 패드 사이에 배치되는 제2 외곽 커버층을 추가로 구비하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 제2 외곽 커버층은 상기 신호 링크 상부에 상기 신호 링크보다 넓은 선폭을 가지는 표시 장치.
  8. 제 6 항에 있어서,
    상기 신호 링크는 상기 박막트랜지스터의 소스 및 드레인 전극과 동일 재질로 이루어지며,
    상기 제2 외곽 커버층은 상기 화소 연결 전극과 동일 재질로 상기 화소 연결 전극과 동일 평면 상에 배치되는 표시 장치.
  9. 제 6 항에 있어서,
    상기 제2 외곽 커버층 상에 상기 제2 외곽 커버층보다 넓은 선폭을 가지는 제3 외곽 커버층을 추가로 구비하며,
    상기 제3 외곽 커버층은 상기 제2 평탄화층과 동일 재질로 이루어지는 표시 장치.
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