CN114694595A - 选通驱动器电路和包括该选通驱动器电路的显示装置 - Google Patents

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Abstract

公开了一种选通驱动器电路和包括该选通驱动器电路的显示装置，其中减小了选通驱动器电路的输出线路之间的电压差。为此，第一选通驱动器设置在显示面板的一侧上，而第二选通驱动器设置在显示面板的相对侧上。第一选通驱动器的奇数编号输出线路连接到第二选通驱动器的偶数编号输出线路，而第一选通驱动器的偶数编号输出线路连接到第二选通驱动器的奇数编号输出线路。因此，选通驱动器电路的输出线路之间的电压差被最小化。

Description

选通驱动器电路和包括该选通驱动器电路的显示装置
技术领域
本公开涉及选通驱动器电路和包括该选通驱动器电路的显示装置，其中减小了显示装置中的选通驱动器电路的输出线路之间的电压差。
背景技术
显示装置可以包括具有发光元件和用于驱动该发光元件的像素电路的像素。
例如，像素电路包括控制流过发光元件的驱动电流的驱动晶体管、以及根据选通信号控制(或编程)驱动晶体管的栅-源电压的至少一个开关晶体管。
可以基于从设置在显示面板的基板上的选通驱动器电路(例如，GIP)输出的选通信号来切换像素电路的开关晶体管。
显示装置包括显示图像的显示区域和不显示图像的非显示区域。随着非显示区域的尺寸减小，显示装置的边缘或边框的尺寸减小并且显示区域的尺寸增大。
发明内容
由于选通驱动器电路设置在显示装置中的非显示区域中，所以显示区域的尺寸随着选通驱动器电路的尺寸减小而增大。
所述选通驱动器电路包括多个级电路。每个级电路包括多个晶体管以产生选通信号。
在诸如LCD或OLED的显示装置中，在使用输出级Q节点合并(merge)结构的GIP电路中，在Q节点中的输出线路之间存在例如从高信号到低信号的转变时间的变化。
由于所述GIP电路的输出线路之间的时间差影响电路结构和面板负载，因此需要一种无论负载如何都减小输出变化的方案。
此外，当减小所述GIP电路的输出线路之间的时间差时，可以使晶体管的尺寸最小化，从而实现所述显示装置的更小面积设计。
因此，为了解决上述要求，本公开的发明人已经发明了一种选通驱动器电路，其中，第一选通驱动器和第二选通驱动器分别设置在显示面板的两个相对侧上，并且在所述显示面板的两个相对侧中的一侧上的第一选通驱动器和第二选通驱动器中的一个的奇数编号输出线路连接到在所述显示面板的两个相对侧中的另一侧上的第一选通驱动器和第二选通驱动器中的另一个的偶数编号输出线路，并且在所述显示面板的两个相对侧中的一侧上的第一选通驱动器和第二选通驱动器中的一个的偶数编号输出线路连接到在所述显示面板的两个相对侧中的另一侧上的第一选通驱动器和第二选通驱动器中的另一个的奇数编号输出线路。
此外，本公开的发明人已经发明了一种显示装置，该显示装置包括：选通驱动器电路，其向每条选通线提供扫描信号，其中，第一选通驱动器的奇数编号输出线路和第二选通驱动器的偶数编号输出线路彼此连接，并且所述第一选通驱动器的偶数编号输出线路和所述第二选通驱动器的奇数编号输出线路彼此连接，并且所述第一选通驱动器设置在显示面板的一侧，而所述第二选通驱动器设置在所述显示面板的相对侧上；数据驱动器电路，其向每条数据线提供数据电压；以及定时控制器，其控制所述选通驱动器电路和所述数据驱动器电路中的每一个的操作定时。
根据本公开的目的不限于上述目的。未提及的根据本公开的其它目的和优点可以基于以下描述来理解，并且可以基于根据本公开的实施方式来更清楚地理解。此外，将容易理解，根据本公开的目的和优点可以使用权利要求中所示的方式及其组合来实现。
可以提供根据本公开实施方式的选通驱动器电路。所述选通驱动器电路可以包括设置在显示面板的一侧上的第一选通驱动器和设置在所述显示面板的相对侧上的第二选通驱动器，其中，所述第一选通驱动器的奇数编号输出线路连接到所述第二选通驱动器的偶数编号输出线路，并且所述第一选通驱动器的偶数编号输出线路连接到所述第二选通驱动器的奇数编号输出线路。
此外，可以提供根据本公开实施方式的显示装置。所述显示装置可以包括：显示面板；选通驱动器电路，其包括设置在所述显示面板的一侧上的第一选通驱动器和设置在所述显示面板的相对侧上的第二选通驱动器；数据驱动器电路；以及定时控制器，其中，所述第一选通驱动器的奇数编号输出线路和所述第二选通驱动器的偶数编号输出线路彼此连接，并且所述第一选通驱动器的偶数编号输出线路和所述第二选通驱动器的奇数编号输出线路彼此连接。
根据本公开的实施方式，两个选通驱动器分别设置在所述显示装置中的显示面板的两个相对侧上。两个选通驱动器的输出线路彼此连接，使得一侧上的选通驱动器的奇数编号输出线路和相对侧上的选通驱动器的偶数编号输出线路彼此连接，并且一侧上的选通驱动器的偶数编号输出线路和相对侧上的选通驱动器的奇数编号输出线路彼此连接。
因此，当一侧上的选通驱动器的奇数编号输出线路和相对侧上的选通驱动器的偶数编号输出线路彼此连接，并且一侧上的选通驱动器的偶数编号输出线路和相对侧上的选通驱动器的奇数编号输出线路彼此连接时，可以减小所述选通驱动器电路的输出线路之间的输出电压差。
本公开的效果不限于上述效果，本领域技术人员将从以下描述清楚地理解未提及的其它效果。
附图说明
图1是示意性地示出根据本公开实施方式的显示装置的整体配置的配置图。
图2是示出图1中所示的第一选通驱动器和第二选通驱动器的级之间的输出线路连接配置的图，其中每个级具有两个线路输出。
图3是示出根据本公开实施方式的选通驱动器电路中的第一选通驱动器和第二选通驱动器的图，其中，第一选通驱动器和第二选通驱动器中的每一个具有含有四个线路输出的级。
图4是示出图3中的第一选通驱动器和第二选通驱动器的级之间的输出线路连接配置的图。
图5是示出根据本公开的实施方式的第一选通驱动器和第二选通驱动器的级之间的输出线路连接配置的图。
图6是示出根据本公开实施方式的从第一选通驱动器和第二选通驱动器中的每一个的输出线路输出的信号波形图。
图7是示出根据本公开实施方式的在显示装置中，当一侧上的选通驱动器的奇数编号输出线路和相对侧上的选通驱动器的偶数编号输出线路彼此连接并且一侧上的选通驱动器的偶数编号输出线路和相对侧上的选通驱动器的奇数编号输出线路彼此连接时输出线路之间的电压差的曲线图。
具体实施方式
为了说明的简单和清楚，附图中的元件不必按比例绘制。不同附图中的相同附图标记表示相同或相似的元件，并且因此执行相似的功能。进一步地，已知步骤和元件的说明和细节出于描述的简单而被省略。此外，在本公开的下面的详细描述中，为了提供本公开的完全理解，阐述了许多具体细节。然而，将要理解的是，本公开可以在没有这些具体细节的情况下实现。在其它情况下，为了避免不必要地使本公开的各方面模糊，没有详细地描述已知方法、过程、部件和电路。下面进一步例示并描述各种实施方式的示例。将要理解的是，本文中的说明不旨在将权利要求限于所描述的具体实施方式。相反，其旨在于覆盖如可以在本公开的如所附权利要求限定的精神和范围之内的另选方案、修改以及等同物。
在用于描述本公开的实施方式的附图中公开的形状、尺寸、比率、角度、数量等是示例性的，并且本公开不限于此。本文中相同的附图标记表示相同的元件。进一步地，已知步骤和元件的说明和细节出于描述的简单而被省略。此外，在本公开的下面的详细描述中，为了提供本公开的完全理解，阐述了许多具体细节。然而，将要理解的是，本公开可以在没有这些具体细节的情况下实现。在其它情况下，为了避免不必要地使本公开的各方面模糊，没有详细地描述已知方法、过程、部件和电路。
本文中使用的术语仅用于描述特定实施方式的目的，而不意图限制本公开。如本文中所使用的，单数形式(“一”和“一个”)旨在也包括复数形式，除非上下文另有明确指示。将要进一步理解的是，术语“包括”、“包含”当在该说明书中使用时规定存在所述的特征、整数、操作、元件和/或部件，但是不排除存在或增加一个或更多个其它特征、整数、操作、元件、部件和/或其部分。如本文中所使用的，术语“和/或”包括一个或更多个相关所列项的任何和全部组合。诸如“至少一个”这样的表述当位于一列表的元件前面时可以限定整个列表的元件，而可以不限定该列表的单个元件。除非另有规定，否则当提及“C至D”时，指的是C(含C)至D(含D)。
要理解的是，虽然术语“第一”、“第二”、“第三”等可以在本文中用来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受限于这些术语。这些术语用来将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本公开的精神和范围的情况下，下文描述的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。
将要理解的是，当指出一个元件或层与另一元件或层“连接”或者“联接”时，该元件或层可以直接位于该另一元件或层上，与该另一元件或层连接或联接，或者可以存在一个或更多个中间元件或层。另外，将要进一步理解的是，当指出一个元件或层在两个元件或层“之间”时，其可以是在这两个元件或层之间的唯一元件或层，或者也可以存在一个或更多个中间元件或层。
除非另有定义，否则本文中使用的包括技术术语和科学术语的全部术语都具有与本发明构思所属的领域中的普通技术人员通常理解的相同的含义。将要进一步理解的是，诸如在常用字典中所定义的术语应当被解释为具有与其在相关领域的语境中的含义相一致的含义，并且除非在本文有明确定义，否则这些术语将不会以理想化或在过于正式的意义进行解释。
本公开的各种实施方式的特征可以部分地或完全地彼此组合，并且可以在技术上彼此关联或彼此操作。实施方式可以彼此独立地实现，并且可以以关联关系一起实现。
在本公开中，形成在显示面板的基板上的子像素电路和选通驱动器电路中的每一个可以实施为n型MOSFET结构的晶体管。然而，本公开不限于此。形成在显示面板的基板上的子像素电路和选通驱动器电路中的每一个可以实施为p型MOSFET结构的晶体管。晶体管可以包括栅极、源极和漏极。在晶体管中，载流子可以从源极流到漏极。在n型晶体管中，载流子是电子，因此源极电压可以低于漏极电压，使得电子可以从源极流到漏极。在n型晶体管中，电子从源极流到漏极。电流方向是从漏极到源极的方向。在p型晶体管中，载流子是空穴。因此，源极电压可以高于漏极电压，使得空穴可以从源极流到漏极。在p型晶体管中，空穴从源极流到漏极。因此，电流的方向是从源极到漏极的方向。在MOSFET结构的晶体管中，源极和漏极可以是不固定的，而是可以根据所施加的电压而改变。因此，在本公开中，源极和漏极中的一个被称为第一源极/漏极，而源极和漏极中的另一个被称为第二源极/漏极。
在下文中，将参考附图详细描述根据本公开的选通驱动器电路和包括该选通驱动器电路的显示装置的优选示例。在整个不同的附图中，相同的元件可以具有相同的附图标记。此外，为了便于描述，附图中所示的部件的每个比例被示出为与实际比例不同。因此，部件的每个比例不限于附图中所示的比例。
在下文中，将描述根据本公开实施方式的选通驱动器电路和包括该选通驱动器电路的显示装置。
图1是示意性地示出根据本公开实施方式的显示装置的整体配置的配置图。
参照图1，根据本公开实施方式的显示装置100可以包括显示面板110、定时控制器120、数据驱动器电路130和选通驱动器电路140。
显示面板110可包括通过有机发光二极管(OLED)元件发射光以显示图像的OLED面板或通过液晶(LCD)元件显示图像的液晶面板。
在显示面板110中，多条选通线GL和多条数据线DL可以以矩阵形式交叉并且可以布置在由玻璃制成的基板上，并且多个像素P中的每一个可以被限定在多条选通线GL和多条数据线DL之间的每个交叉处。每个像素可以包括薄膜晶体管TFT和存储电容器Cst。所有像素可以构成单个显示区域A/A。没有限定像素的区域可以是非显示区域N/A。
显示面板110可以包括分别限定在选通线GL1至GLn与数据线DL1至DLm之间的交叉处的多个像素P。根据一个示例的多个像素P中的每个像素可以是红色像素、绿色像素或蓝色像素。在这种情况下，彼此相邻的红色像素、绿色像素和蓝色像素可以构成单个单位像素。根据另一示例，多个像素P中的每个像素可以是红色像素、绿色像素、蓝色像素或白色像素。在这种情况下，彼此相邻的红色像素、绿色像素、蓝色像素和白色像素可以构成用于显示单个颜色图像的单个单位像素。
此外，显示面板110可以包括显示区域A/A、非显示区域N/A和弯曲区域。
显示区域A/A可以包括多条选通线GL1至GLn、多条数据线DL1至DLm、多条参考线RL和多个像素P。
显示面板110的显示模式可以在多条水平线上顺序地显示输入图像和黑图像，在其之间具有预定时间差。根据一个示例的显示模式可以包括用于显示输入图像的图像显示时段或发光显示时段(IDP)、以及用于显示黑色图像的黑色显示时段或脉冲非发光时段(BDP)。
显示面板110的感测模式或实时感测模式可以在一帧内的图像显示时段IDP之后感测布置在多条水平线中的单条水平线中的每个像素P的操作特性，并且可以基于感测值更新用于补偿相应像素P的操作特性的变化的基于像素的补偿值。根据一个示例的感测模式可以在每个帧的垂直消隐时段(VBP)内根据不规则顺序感测布置在多条水平线中的单条水平线中的每个像素P的操作特性。根据显示模式发光的像素P在感测模式中不发光。因此，当在感测模式中顺序地感测水平线时，由于其不发光，在正被感测的水平线中可能发生线变暗(line dim)。相反，当在感测模式中以不规则顺序或随机顺序感测水平线时，由于视觉扩散效应，可以最小化或防止线变暗。
定时控制器120可以接收从外部***发送的图像信号RGB以及诸如时钟信号CLK、水平同步信号Hsync、垂直同步信号Vsync和数据使能信号DE的定时信号，并且可以基于接收到的信号生成控制信号以控制数据驱动电路130和选通驱动器电路140。
在这种连接中，水平同步信号Hsync是指表示显示画面的一条水平线所花费的时间的信号，并且垂直同步信号Vsync是指表示显示一帧的画面所花费的时间的信号。此外，数据使能信号DE是指指示向显示面板110中限定的像素P提供数据电压的时段的信号。
此外，定时控制器120可以与输入定时信号同步地生成用于控制选通驱动器电路140的选通控制信号GCS和用于控制数据驱动器电路130的数据控制信号DCS。
另外，定时控制器120可生成确定选通驱动器电路140的每个级的操作定时的多个时钟信号CLK 1至CLK 4，并且可将多个时钟信号CLK 1至CLK 4提供给选通驱动器电路140。在这种连接中，第一时钟信号CLK 1至第四时钟信号CLK 4中的每一个具有持续两个水平时段(2H)的高时段。第一时钟信号CLK 1至第四时钟信号CLK 4中的临时相邻时钟信号可以彼此交叠一个水平时段(1H)。
此外，定时控制器120可将接收到的图像数据RGB对准并调制成数据驱动器电路130可处理的形式，并且输出经调制的数据。在这种连接中，对准后的图像数据RGB可以具有应用用于图像质量改善的颜色坐标校正算法的形式。
响应于从定时控制器120输入的数据控制信号DCS，数据驱动器电路130可以基于参考电压Vref选择性地将输入的数字调制图像数据RGB转换为模拟数据电压VDATA，并提供转换后的数据电压。数据电压VDATA可以在单条水平线基础上被锁存，然后可以在单条水平时段(1H)内经由所有数据线DL 1至DL m同时输入到显示面板110。
选通驱动器电路140可以向选通线GL1至GLn中的每条提供扫描信号。
选通驱动器电路140可以包括第一选通驱动器140a和第二选通驱动器140b。
选通驱动器电路140可以包括两个选通驱动器，即第一选通驱动器140a和第二选通驱动器140b，第一选通驱动器140a和第二选通驱动器140b可以分别设置在显示面板110的两个相对端上并且设置在非显示区域N/A中。
在一个示例中，第一选通驱动器140a可以设置在显示面板110的一侧(左侧)上，并且第二选通驱动器140b可以设置在显示面板110的相对侧(右侧)上。
在这种连接中，在选通驱动器电路140中，第一选通驱动器140a的奇数编号输出线路可以连接到第二选通驱动器140b的偶数编号输出线路，而第一选通驱动器140a的偶数编号输出线路可以连接到第二选通驱动器140b的奇数编号输出线路。
选通驱动器140a和140b中的每一个可以包括至少一个级，优选地多个级，每个级包括移位寄存器。在显示面板110的基板的制造工艺期间，该选通驱动器电路140可以以薄膜图案或面板内选通(GIP)的形式嵌入在非显示区域中。
响应于从定时控制器120输入的选通控制信号GCS，第一选通驱动器140a和第二选通驱动器140b可以经由形成在显示面板110上的多条选通线GL1至GLn每两个水平时段(2H)交替地输出选通高电压VGH。在这种连接中，选通高电压VGH的输出可以维持两个水平时段(2H)。暂时相邻的选通高电压VGH可以彼此交叠一个水平时段(1H)。这旨在用于对选通线GL1至GLn进行预充电。因此，可以在施加数据电压时执行更稳定的像素充电。
为此，各具有两个水平时段(2H)的第一时钟信号CLK1和第三时钟信号CLK3可以被施加到第一选通驱动器140a，而各具有两个水平时段(2H)的具有2的第二时钟信号CLK2和第四时钟信号CLK4可以被施加到第二选通驱动器140b。在这种连接中，第二时钟信号CLK2和第四时钟信号CLK4可以分别与第一时钟信号CLK1和第三时钟信号CLK3交叠一个水平时段(1H)。
在一个示例中，第一选通驱动器140a可以向第n选通线GLn输出选通高电压VGH。然后，在一个水平时段(1H)之后，第二选通驱动器140b可以将选通高电压VGH输出到第(n+1)选通线GLn+1。
接下来，在一个水平时段(1H)之后，第一选通驱动器140a可以将选通高电压VGH输出到第(n+2)选通线GLn+2。同时，第一选通驱动器140a可以向第n条选通线GLn输出选通低电压VGL，以断开薄膜晶体管TFT，使得充入在存储电容器Cst中的数据电压维持一帧。
在本公开的实施方式中，放电电路TL1至TLj、TR1至TRj可以在选通线GLn的电压从选通高电压VGH切换到低电压VGL的时间点被激活，以使选通线GLn的放电延迟最小化。
在这种连接中，每个放电电路可以连接到选通线GL1至GLn中的每条的远端。因此，分别连接到第奇数条选通线GL2n-1的R(右)侧放电电路TR1至TRj(j是自然数)可以与第二选通驱动器140b相邻地设置。分别连接到第偶数条选通线GL2n的L(左)侧放电电路TL1至TLj可以设置为与第一选通驱动器140a相邻。
在这种连接中，放电电路TL1至TLj和TR1至TRj中的每一个可以连接到在单条选通线GLn第二后续的选通线GLn+2，并且可以将选通低电压VGL施加到对应的选通线GLn。
这些放电电路TL1至TLj和TR1至TRj中的每一个可以被实现为构成选通驱动器140的级中的相邻级之间的薄膜晶体管。因此，可以实现占据有选通驱动器140a和140b的窄边框，其中显示面板110的非显示区域N/A的一部分的尺寸(2X N2)。
图2是示出图1中所示的第一选通驱动器和第二选通驱动器的级之间的输出线路连接配置的图，其中每个级具有两个线路输出。
参照图2，根据本公开实施方式的第一选通驱动器140a可以包括至少一个级STa1、STa2、...、Stan。根据本公开实施方式的第二选通驱动器140b可以包括至少一个级STb1、STb2、STb3、...、STbn。
第一选通驱动器140a的级STa1、STa2、...、Stan中的每个级可以包括两条输出线路：奇数编号输出线路和偶数编号输出线路。
在一个示例中，第一选通驱动器140a中的第一级STA1可以构成显示面板110的左Q节点，并且可以包括第N输出线路Vgout[N]和第(N+1)输出线路Vgout[N+1]。在这种连接中，第N输出线路Vgout[N]可以被实现为奇数编号输出线路Odd(N)，而第(N+1)输出线路Vgout[N+1]可以被实现为偶数编号输出线路Even(N+1)。
在一个示例中，第一选通驱动器140a中的第二级STa2可以构成显示面板110的左Q节点，并且可以包括第(N+2)输出线路Vgout[N+2]和第(N+3)输出线路Vgout[N+3]。在这种连接中，第(N+2)输出线路Vgout[N+2]可以被实现为奇数编号输出线路Odd(N+2)，而第(N+3)输出线路Vgout[N+3]可以被实现为偶数编号输出线路Even(N+3)。
在第二选通驱动器140b中，级STb1、STb2、STb3、...、STbn中的每个级可以包括两个输出线路：奇数编号输出线路和偶数编号输出线路。
在一个示例中，第二选通驱动器140b中的第一级STb1可以构成显示面板110的右Q节点，并且可以包括第(N-1)输出线路Vgout[N-1]和第N输出线路Vgout[N]。在这种连接中，第(N-1)输出线路Vgout[N-1]可以被实现为奇数编号输出线路Odd(N-1)，而第N输出线路Vgout[N]可以被实现为偶数编号输出线路Even(N)。
在一个示例中，第二选通驱动器140b中的第二级STb2可以构成显示面板110的右Q节点，并且可以包括第(N+1)输出线路Vgout[N+1]和第(N+2)输出线路Vgout[N+2]。在这种连接中，第(N+1)输出线路Vgout[N+1]可以被实现为奇数编号输出线路Odd(N+1)，而第(N+2)输出线路Vgout[N+2]可以被实现为偶数编号输出线路Even(N+2)。
在一个示例中，第二选通驱动器140b中的第三级STb3可以构成显示面板110的右Q节点，并且可以包括第(N+3)输出线路Vgout[N+3]和第(N+4)输出线路Vgout[N+4]。在这种连接中，第(N+3)输出线路Vgout[N+3]可以被实现为奇数编号输出线路Odd(N+3)，而第(N+4)输出线路Vgout[N+4]可以被实现为偶数编号输出线路Even(N+4)。
在上述配置中，第一选通驱动器140a的级STa1、STa2、...、Stan中的每个级的奇数编号输出线路可以连接到第二选通驱动器140b的级STb1、STb2、STb3、...、STbn中的每个级的偶数编号输出线路。
在一个示例中，第一选通驱动器140a中的第一级STa1的第N奇数编号输出线路odd[N]可以连接到第二选通驱动器140b的第一级STb1的第N偶数编号输出线路Even[N]。
在一个示例中，第一选通驱动器140a中的第二级STa2的第(N+2)奇数编号输出线路Odd[N+2]可以连接到第二选通驱动器140b的第二级STb2的第(N+2)偶数编号输出线路Even[N+2]。
在一个示例中，第一选通驱动器140a的级STa1、STa2、...、Stan中的每个级的偶数编号输出线路可以连接到第二选通驱动器140b的级STb1、STb2、STb3、...、STbn中的每个级的奇数编号输出线路。
在一个示例中，第一选通驱动器140a中的第一级STa1的第(N+1)偶数编号输出线路Even[N+1]可以连接到第二选通驱动器140b的第二级STb2的第(N+1)奇数编号输出线路Odd[N+1]。
在一个示例中，第一选通驱动器140a中的第二级STa2的第(N+3)偶数编号输出线路Even[N+3]可以连接到第二选通驱动器140b的第三级STb3的第(N+3)奇数编号输出线路Odd[N+3]。
图3是示出根据本公开实施方式的选通驱动器电路中的第一选通驱动器和第二选通驱动器的示图，其中，第一选通驱动器和第二选通驱动器中的每一个具有含有四个线路输出的级。图4是示出图3中的第一选通驱动器和第二选通驱动器的级之间的输出线路连接配置的图。
参照图3和图4，根据本公开实施方式的第一选通驱动器140a可以包括至少一个级STa1、STa2、...、Stan。根据本公开实施方式的第二选通驱动器140b可以包括至少一个级STb1、STb2、STb3、...、STbn。
第一选通驱动器140a中的单个级Stan可以包括四个输出线路VgoutN、VgoutN+1、VgoutN+2和VgoutN+3，而第二选通驱动器140b中的单个级STbn可以包括四个输出线路VgoutN-1、VgoutN、VgoutN+1和VgoutN+2。
在一个示例中，在显示面板110的左侧的输出电压控制信号的第一选通驱动器140a中的第N级STan可以具有包括第N输出线路VgoutN、第(N+1)输出线路VgoutN+1、第(N+2)输出线路VgoutN+2和第(N+3)输出线路VgoutN+3在内的四个输出线路。此外，在显示面板110的右侧的输出电压控制信号的第二选通驱动器140b中的第N级STbn可以具有包括第(N-1)输出线路VgoutN-1、第N输出线路VgoutN、第(N+1)输出线路VgoutN+1和第(N+2)输出线路VgoutN+2在内的四个输出线路。
第一选通驱动器140a的级STa1、STa2、...、STan中的每个级可以包括四个输出线路，包括奇数编号输出线路和偶数编号输出线路。
第二选通驱动器140b中的级STb1、STb2、STb3、...、STbn中的每个级可以包括四个输出线路，包括奇数编号输出线路和偶数编号输出线路。
第一选通驱动器140a的每个级STan的奇数编号输出线路可以连接到第二选通驱动器140b的每个级STbn的偶数编号输出线路。
在一个示例中，在图4中，第一选通驱动器140a的第N级STan的第(N+1)奇数编号输出线路Odd[N+1]可以连接到第二选通驱动器140b的第N级STbn的第(N+1)偶数编号输出线路Even[N+1]。
此外，第一选通驱动器140a的每个级STan的偶数编号输出线路可以连接到第二选通驱动器140b的每个级STbn的奇数编号输出线路。
在一个示例中，在图4中，第一选通驱动器140a的第N级STan的第N偶数编号输出线路Even[N]可以连接到第二选通驱动器140b的第N级STbn的第N奇数编号输出线路Odd[N]。此外，在图4中，第一选通驱动器140a的第N级STan的第(N+2)偶数编号输出线路Even[N+2]可以连接到第二选通驱动器140b的第N级STbn的第(N+2)奇数编号输出线路Odd[N+2]。
图5是示出根据本公开的实施方式的第一选通驱动器和第二选通驱动器的级之间的输出线路连接配置的示图。
参照图5，根据本公开实施方式的第一选通驱动器140a和第二选通驱动器140b中的每一个可以包括选通控制信号线GCSL、选通驱动电压线GDVL和第一级电路ST[1]至第m级电路ST[m]。
此外，第一选通驱动器140a和第二选通驱动器140b中的每一个还可以包括设置在第一级电路ST[1]前面的前虚设级电路DSTP1和设置在第m级电路ST[m]后面的后虚设级电路DSTP2。在这种连接中，第二选通驱动器140b还可以包括第零级ST[0]，使得第二选通驱动器140b比第一选通驱动器140a开始操作早半个时段或一个时段来开始操作。
第一选通驱动器140a的第一级电路ST[1]的第一奇数编号输出线路odd 1a可以连接到第二选通驱动器140b的第一级电路ST[1]的第一偶数编号输出线路even 1b。
第一选通驱动器140a的第一级电路ST[1]的第一偶数编号输出线路even 1a可以连接到第二选通驱动器140b的第一级电路ST[1]的第一奇数编号输出线路odd 1b。
第一选通驱动器140a的第二级电路ST[2]的第二奇数编号输出线路odd 2a可以连接到第二选通驱动器140b的第二级电路ST[1]的第二偶数编号输出线路even 2b。
第一选通驱动器140a的第二级电路ST[2]的第二偶数编号输出线路even 2a可以连接到第二选通驱动器140b的第二级电路ST[2]的第二奇数编号输出线路odd 2b。
第一选通驱动器140a的第n级电路ST[n]的第n奇数编号输出线路odd na可以连接到第二选通驱动器140b的第n级电路ST[n]的第n偶数编号输出线路even nb。
第一选通驱动器140a的第n级电路ST[n]的第n偶数编号输出线路even na可以连接到第二选通驱动器140b的第n级电路ST[n]的第n奇数编号输出线路odd nb。
第一选通驱动器140a的第(n+1)级电路ST[n+1]的第(n+1)奇数编号输出线路odd[n+1]a可以连接到第二选通驱动器140b的第(n+1)级电路ST[n+1]的第n偶数编号输出线路even nb。
第一选通驱动器140a的第n级电路ST[n]的第n偶数编号输出线路even na可以连接到第二选通驱动器140b的第(n+1)级电路ST[n+1]的第(n+1)奇数编号输出线路odd[n+1]b。
第一选通驱动器140a的第(m-1)级电路ST[m-1]的第(m-1)奇数编号输出线路odd[m-1]a可以连接到第二选通驱动器140b的第(m-1)级电路ST[m-1]的第(m-1)偶数编号输出线路even[m-1]b。
第一选通驱动器140a的第(m-1)级电路ST[m-1]的第(m-1)偶数编号输出线路even[m-1]a可以连接到第二选通驱动器140b的第(m-1)级电路ST[m-1]的第(m-1)奇数编号输出线路odd[m-1]b。
第一选通驱动器140a的第m级电路ST[m]的第m奇数编号输出线路odd[m]a可以连接到第二选通驱动器140b的第m级电路ST[m]的第m偶数编号输出线路even[m]b。
第一选通驱动器140a的第m级电路ST[m]的第m偶数编号输出线路even[m]a可以连接到第二选通驱动器140b的第m级电路ST[m]的第m奇数编号输出线路odd[m]b。
选通控制信号线GCSL接收从定时控制器120提供的选通控制信号GCS。根据一个示例的选通控制信号线GCSL可以包括选通起始信号线、第一复位信号线、第二复位信号线、多条选通驱动时钟线、显示面板导通信号(display panel on signal)线和感测准备信号线。
选通起始信号线可以接收从定时控制器120提供的选通起始信号Vst。在一个示例中，选通起始信号线可以连接到前虚设级电路DSTP1。
第一复位信号线可以接收从定时控制器300提供的第一复位信号RST1。第二复位信号线可以接收从定时控制器300提供的第二复位信号RST2。在一个示例中，第一复位信号线和第二复位信号线中的每一条可以共同连接到前虚设级电路DSTP1、第一级电路ST[1]至第m级电路ST[m]以及后虚设级电路DSTP2。
多条选通驱动时钟线可分别包括多条进位时钟线、多条扫描时钟线和多条感测时钟线，其可分别从定时控制器300接收多个进位移位时钟、多个扫描移位时钟和多个感测移位时钟。分别包括在多个选通驱动时钟线中的时钟线可以选择性地连接到前虚设级电路DSTP1、第一级电路ST[1]至第m级电路ST[m]以及后虚设级电路DSTP2。
显示面板上信号线可以接收从定时控制器120提供的显示面板导通信号POS。在一个示例中，显示面板导通信号线可以共同连接到前虚设级电路DSTP1和第一级电路ST[1]至第m级电路ST[m]。
感测准备信号线可以接收从定时控制器300提供的线感测准备信号LSPS。在一个示例中，感测准备信号线可以共同连接到第一级电路ST[1]至第m级电路ST[m]。可选地，感测准备信号线可以附加地连接到前虚设级电路DSTP1。
选通驱动电压线GDVL可以包括用于分别从电源电路接收具有不同电压电平的第一选通高电位电压至第四选通高电位电压的第一选通高电位电压线至第四选通高电位电压线、以及分别从电源电路接收具有不同电压电平的第一选通低电位电压至第三选通低电位电压的第一选通低电位电压线至第三选通低电位电压线。
根据一个示例，第一选通高电位电压可以具有比第二选通高电位电压高的电压电平。第三选通高电位电压和第四选通高电位电压可以在用于AC操作的高电压(或TFT导通电压或第一电压)和低电压(或TFT截止电压或第二电压)之间摆动或以彼此相反的方式反转。在一个示例中，第三选通高电位电压(或选通奇数高电位电压)可以具有高电压，并且第四选通高电位电压(或选通偶数高电位电压)可以具有低电压。此外，第三选通高电位电压可以具有低电压，并且第四选通高电位电压可以具有高电压。
第一选通高电位电压线和第二选通高电位电压线中的每一个可以共同连接到第一级电路ST[1]至第m级电路ST[m]、前虚设级电路DSTP1和后虚设级电路DSTP2。
第三选通高电位电压线可以共同连接到第一级电路ST[1]至第m级电路ST[m]中的第奇数级电路，并且可以共同连接到前虚设级电路DSTP1和后虚设级电路DSTP2中的每一个的第奇数虚设级电路。
第四选通高电位电压线路可以共同连接到第一级电路ST[1]至第m级电路ST[m]中的第偶数级电路，并且可以共同连接到前虚设级电路DSTP1和后虚设级电路DSTP2中的每一个的第偶数虚设级电路。
根据一个示例，第一选通低电位电压和第二选通低电位电压可以具有基本相同的电压电平。第三选通低电位电压可以具有TFT截止电压电平。第一选通低电位电压可以具有比第三选通低电位电压高的电压电平。在本公开的一个示例中，可以将第一选通低电位电压设置为比第三选通低电位电压高的电压电平，从而可靠地阻挡具有连接到稍后描述的级电路的控制节点的栅极的TFT的截止电流，使得可以确保TFT的操作的稳定性和可靠性。
第一选通低电位电压线至第三选通低电位电压线中的每一个可以共同连接到第一级电路ST[1]至第m级电路ST[m]。
前虚设级电路DSTP1可以响应于从定时控制器120提供的选通起始信号Vst而顺序地生成多个前进位信号，并且可以将多个前进位信号作为前进位信号或选通起始信号提供给后级中的一个后级。
后虚设级电路DSTP2可以响应于从定时控制器120提供的选通起始信号Vst而顺序地生成多个后进位信号，并且可以将多个后进位信号作为后进位信号或级复位信号提供给前级中的一个前级。
第一级电路ST[1]至第m级电路ST[m]可以彼此依赖地连接。第一级电路ST[1]至第m级电路ST[m]可以分别生成第一扫描信号SC[1]至第m扫描信号SC[m]和第一感测信号SE[1]至第m感测信号SE[m]，并将其输出到设置在发光显示面板100上的对应选通线组GLG。此外，第一级电路ST[1]至第m级电路ST[m]可以分别生成第一进位信号CS[1]至第m进位信号CS[m]，然后可以将前进位信号或选通起始信号提供给后级中的一个后级，同时可以将后进位信号或级复位信号提供给前级中的一个前级。
第一级电路ST[1]至第m级电路ST[m]中的两个相邻级ST[n]和ST[n+1]可以共享感测控制电路和控制节点Qbo、Qbe和Qm的一部分。因此，可以简化选通驱动器电路140的电路配置，并且可以减小显示面板110的被选通驱动器电路140占据的部分的面积。
图6是示出根据本公开实施方式的从第一选通驱动器和第二选通驱动器中的每一个的输出线路输出的信号的信号波形图。
参照图6，根据本公开实施方式的施加到第一选通驱动器140a和第二选通驱动器140b中的每一个的选通控制信号线的选通控制信号GCS可以包括选通起始信号Vst、线感测准备信号LSPS、第一复位信号RST1、第二复位信号RST2、显示面板导通信号POS、以及多个选通驱动时钟GDC。
选通起始信号Vst是指控制每一帧的图像显示时段IDP和黑色显示时段BDP中的每一个的起始时间点的信号。可以在图像显示时段IDP和黑色显示时段BDP中的每一个的起始时间点处发出选通起始信号Vst。例如，选通起始信号Vst可以每帧发出两次。
根据一个示例的选通起始信号Vst可以包括在一帧内的图像显示时段IDP的起始时间点处发出的第一选通起始脉冲(或用于图像显示的选通起始脉冲)Vst1和在黑色显示时段BDP的起始时间点处发出的第二选通起始脉冲(或用于黑色显示的选通起始脉冲)Vst2。
线感测准备信号LSPS可以在每帧的图像显示时段IDP内不规则地或随机地发出。在当前帧的起始时间点处的线感测准备信号LSPS可以不同于在前一帧的起始时间点处的线感测准备信号LSPS。
根据一个示例的线感测准备信号LSPS可以包括线感测选择脉冲LSP1和线感测取消脉冲LSP2。线感测选择脉冲LSP1可以是指用于在多条水平线中选择要感测的一条水平线的信号。线感测选择脉冲LSP1可以与作为选通起始信号提供给级电路ST[1]至ST[m]之一的第一选通起始脉冲或前进位信号同步。线感测选择脉冲LSP1可以被称为感测线预充电控制信号。线感测取消脉冲LSP1可以是指用于取消已完成感测操作的水平线的线感测的信号。可以在感测时段RSP的结束时间点和线感测选择脉冲LSP1的发出时间点之间发出线感测取消脉冲LSP1。
可以在感测模式的起始时间点发出第一复位信号RST1。可以在感测模式的结束时间点发出第二复位信号RST2。可选地，第二复位信号RST2可以省略或者可以与第一复位信号RST1相同。
从第一选通驱动器140a的第一级电路ST[1]的第一奇数编号输出线路odd 1a输出的输出脉冲信号Odd 1a可以与从连接到第一奇数编号输出线路odd 1a的第二选通驱动器140b的第一级电路ST[1]的第一偶数编号输出线路even 1b输出的输出脉冲信号Even 1b相同。因此，输出脉冲信号Odd 1a和输出脉冲信号Even 1b可以具有相同的时段和相同的幅度。
从第一选通驱动器140a的第一级电路ST[1]的第一偶数编号输出线路even 1a输出的输出脉冲信号Even 1a可以与从连接到第一偶数编号输出线路even 1a的第二选通驱动器140b的第一级电路ST[1]的第一奇数编号输出线路odd 1b输出的输出脉冲信号Odd 1b相同。因此，输出脉冲信号Even 1a和输出脉冲信号Odd 1b可以具有相同的时段和相同的幅度。
从第一选通驱动器140a的第m级电路ST[m]的第m奇数编号输出线路odd(m)a输出的输出脉冲信号Odd(m)a可以与从连接到第m奇数编号输出线路odd(m)a的第二选通驱动器140b的第m级电路ST[m]的第m偶数编号输出线路even m(b)输出的输出脉冲信号Even m(b)相同。因此，输出脉冲信号Odd(m)a和输出脉冲信号Even m(b)可以具有相同的时段和相同的幅度。
当发光显示装置通电时，可以发出显示面板导通信号POS。显示面板导通信号POS可以共同地提供给在选通驱动器电路140中实现的所有级电路。因此，在选通驱动器电路140中实现的所有级电路可以由具有高电压电平的信号显示面板导通信号POS同时初始化或复位。
多个选通驱动时钟GDC可以包括具有不同相位或具有顺序移位的相位的多个进位移位时钟CRCLK[1]至CRCLK[x]、具有不同相位或具有顺序移位的相位的多个扫描移位时钟SCCLK[1]至SCCLK[x]、以及具有不同相位或具有顺序移位的相位的多个感测移位时钟SECLK[1]至SECLK[x]等。
进位移位时钟CRCLK[1]至CRCLK[x]中的每一个可以指用于生成进位信号的时钟信号。扫描移位时钟SCCLK[1]至SCCLK[x]中的每一个可以指用于生成具有扫描脉冲的扫描信号的时钟信号。感测移位时钟SECLK[1]至SECLK[x]中的每一个可指用于生成具有感测脉冲的感测信号的时钟信号。
扫描移位时钟SCCLK[1]至SCCLK[x]和感测移位时钟SECLK[1]至SECLK[x]中的每一个可在高电压和低电压之间摆动。根据一个示例的进位移位时钟中的每一个的摆动电压宽度可以大于扫描移位时钟SCCLK[1]至SCCLK[x]和感测移位时钟SECLK[1]至SECLK[x]中的每一个的摆动电压宽度。
在显示模式期间，扫描移位时钟SCCLK[1]至SCCLK[x]和感测移位时钟SECLK[1]至SECLK[x]中的每一个可在高电压和低电压之间摆动。在感测模式期间，扫描移位时钟SCCLK[1]至SCCLK[x]中的特定扫描移位时钟SCCLK[1]可摆动以对应于第三扫描脉冲SCP3和第四扫描脉冲SCP4，并且其其余扫描移位时钟可维持低电压电平。在感测模式期间，感测移位时钟SECLK[1]至SECLK[x]中的特定感测移位时钟SECLK[1]可摆动以对应于图5中所示的第二感测脉冲SEP2，并且其其余感测移位时钟可以维持低电压电平。时钟可彼此部分地交叠，以确保在高速操作期间的足够充电时间。相邻时钟的高电压时段可以彼此交叠达预设时段。
如上所述，在根据本公开的显示装置100中，第一选通驱动器140a的每个级STan的奇数编号输出线路可以连接到第二选通驱动器140b的每个级STbn的偶数编号输出线路，而第一选通驱动器140a的每个级STan的偶数编号输出线路可以连接到第二选通驱动器140b的每个级STbn的奇数编号输出线路。因此，如图7所示，面板(PNL)中央周围的Q节点中的奇数输出线路和偶数输出线路的输出延迟Delay可以彼此相等。图7是示出在根据本公开实施方式的在显示装置中，当一侧上的选通驱动器的奇数编号输出线路和相对侧上的选通驱动器的偶数编号输出线路彼此连接并且一侧上的选通驱动器的偶数编号输出线路和相对侧上的选通驱动器的奇数编号输出线路彼此连接时，输出线路之间的电压差的曲线图。
第一选通驱动器和第二选通驱动器中的每一个还可以包括设置在第一级前面的前虚设级电路和设置在第m级后面的后虚设级电路。前虚设级电路可以被配置为响应于选通起始信号而顺序地生成多个前进位信号并且将多个前进位信号作为前进位信号或选通起始信号提供给后级中的一个后级。后虚设级电路可以被配置为响应于选通起始信号而顺序地生成多个后进位信号并且将多个后进位信号作为后进位信号或级复位信号提供给前级中的一个前级。
第二选通驱动器还可以包括第零级使得第二选通驱动器比第一选通驱动器开始操作早半个时段或一个时段来开始操作。
虽然附图中未示出，但是每个级可以向每条选通线提供选通信号，并且可以包括M节点、Q1节点、Q2节点和QB节点。
每个级可以包括线路选择器、Q1节点、Q1节点稳定器、反相器、QB节点稳定器、选通信号输出模块、进位信号输出模块。
所述线路选择器可以被配置为：响应于线感测准备信号的输入，基于前端进位信号对M节点充电；并且响应于复位信号的输入，将Q1节点充电到第一高电位电压电平；或者响应于面板导通信号的输入，将Q1节点放电到第三低电位电压电平。
Q1节点控制器可以被配置为：响应于所述前端进位信号的输入，将所述Q1节点充电到所述第一高电位电压电平；并且响应于后端进位信号的输入，将所述Q1节点放电到第三低电位电压电平。
Q1节点稳定器可以被配置为当所述QB节点已经被充电到第二高电位电压电平时将所述Q1节点放电到所述第三低电位电压电平。
所述反相器可以被配置为基于所述Q1节点的电压电平来改变所述QB节点的电压电平。
所述QB节点稳定器可以被配置为响应于所述后端进位信号的输入、所述复位信号的输入和M节点的充电电压而将所述QB节点放电到第四低电位电压电平。
所述选通信号输出模块可以被配置为根据Q1节点的电压电平或QB节点的电压电平基于扫描时钟信号的电压电平或第一低电位电压电平来输出选通信号。
所述进位信号输出模块可以被配置为根据所述Q2节点的电压电平或所述QB节点的电压电平基于进位时钟信号的电压电平或所述第四低电位电压电平来输出进位信号。
所述第一低电位电压电平、所述第三低电位电压电平和所述第四低电位电压电平可以彼此不同。
线路选择器可以包括第六晶体管，该第六晶体管连接到位于Q1节点和第三低电位电压端子之间的连接点，并且可以被配置为响应于面板导通信号的输入将Q1节点放电到第三低电位电压电平。
Q1节点控制器可以包括第一晶体管和第二晶体管。所述第一晶体管可以连接到位于所述第一高电位电压端子和所述Q1节点之间的连接点，并且被配置为响应于所述前端进位信号的输入而将所述Q1节点充电到所述第一高电位电压电平。所述第二晶体管可以连接到位于所述Q1节点和所述第三低电位电压端子之间的连接点，并且被配置为响应于所述后端进位信号的输入将所述Q1节点放电到所述第三低电位电压电平。
所述Q1节点稳定器可以包括第一晶体管，该第一晶体管连接到位于所述Q1节点和所述第三低电位电压端子之间的连接点，并且被配置为当所述QB节点已经被充电到所述第二高电位电压电平时将所述Q1节点放电到所述第三低电位电压电平。
所述反相器可以包括第五晶体管，该第五晶体管连接到连接点并设置在QB节点和第四低电位电压端子之间，并且被配置为当Q2节点已经被充电到第一高电位电压电平时将QB节点放电到第四低电位电压。
所述反相器可以包括第四晶体管，该第四晶体管连接到连接点并且设置在第二连接节点和第二低电位电压端子之间。所述第二低电位电压端子的电压电平不同于所述第一低电位电压端子、所述第三低电位电压端子和所述第四低电位电压端子的电压电平中的每一个。
每个级还可以包括Q2节点控制器，该Q2节点控制器被配置为当Q1节点已经被充电到第一高电位电压电平时将Q2节点充电到第一高电位电压电平，并且当QB节点已经被充电到第二高电位电压电平时将Q2节点放电到第四低电位电压电平。
Q2节点控制器可以包括第一晶体管和第二晶体管，所述第一晶体管连接到位于所述第一高电位电压端子和所述Q2节点之间的连接点，并且被配置为当Q1节点已经被充电到第一高电位电压电平时将所述Q2节点充电到所述第一高电位电压电平，所述第二晶体管可以连接到位于所述,2节点和所述第四低电位电压端子之间的连接点，并且被配置为当QB节点已经被充电到第二高电位电压电平时将Q2节点放电到第四低电位电压电平。
通常，选通驱动器电路的第N输出线路Vgout[N]的输出持续时间为1.53μs，第(N+1)输出线路Vgout[N+1]的输出持续时间为1.90μs。因此，第N输出线路Vgout[N]和第(N+1)输出线路Vgout[N+1]之间的输出时间差为0.37μs。然而，在根据本公开实施方式的显示装置100中，选通驱动器电路140的第N输出线路Vgout[N]的输出持续时间为1.70μs，并且第(N+1)输出线路Vgout[N+1]的输出持续时间为1.71μs。因此，第N输出线路Vgout[N]和第(N+1)输出线路Vgout[N+1]之间的输出时间差为0.01μs。因此，根据本公开的实施方式，可以识别出，与传统方案相比，选通驱动器电路140的奇数编号输出线路和偶数编号输出线路之间的输出相关差减小。
如上所述，根据本公开，可以实现在具有液晶显示面板或OLED显示面板的显示装置中可以减小选通驱动器电路的输出线路之间的电压差的选通驱动器电路和包括该选通驱动器电路的显示装置。
因此，根据本公开，当使用输出级Q节点合并结构时，可以使Q节点中的输出线路之间的输出相关差最小化。
此外，在根据本公开实施方式的显示装置中，双线路Q节点合并结构中的左侧GIP的奇数级和右侧GIP的偶数级可以彼此连接，使得面板(PNL)中央周围的偶数线路和奇数线路的GIP输出特性可以彼此相等。
输出线路之间的输出相关差可能根据面板负载随着薄膜晶体管的尺寸减小而增大。然而，根据本公开，可以使输出线路之间的输出相关差最小化。此外，根据本公开的装置在更小面积的GIP设计中可以是有利的。
虽然已经参照附图更详细地描述了本公开的实施方式，但是本公开不必限于这些实施方式。在不脱离本公开的技术思想的范围内，可以以各种修改的方式来实现本公开。因此，本公开中公开的实施方式并不旨在限制本公开的技术思想，而是描述本公开。本公开的技术思想的范围不受这些实施方式的限制。因此，应当理解，如上所述的实施方式在所有方面都是说明性的和非限制性的。本公开的保护范围应当由权利要求书解释，并且本公开范围内的所有技术思想应当被解释为包括在本公开的范围内。

Claims (20)

1.一种用于显示装置的选通驱动器电路，所述选通驱动器电路包括：
第一选通驱动器，所述第一选通驱动器设置在显示面板的一侧上；以及
第二选通驱动器，所述第二选通驱动器设置在所述显示面板的相对侧上，
其中，所述第一选通驱动器的奇数编号输出线路连接到所述第二选通驱动器的偶数编号输出线路，
其中，所述第一选通驱动器的偶数编号输出线路连接到所述第二选通驱动器的奇数编号输出线路。
2.根据权利要求1所述的选通驱动器电路，其中，所述第一选通驱动器和所述第二选通驱动器中的每一个包括至少一个级，
其中，每个级包括两个输出线路，所述两个输出线路包括奇数编号输出线路和偶数编号输出线路，
其中，所述第一选通驱动器的每个级的奇数编号输出线路连接到所述第二选通驱动器的每个级的偶数编号输出线路，
其中，所述第一选通驱动器的每个级的偶数编号输出线路连接到所述第二选通驱动器的每个级的奇数编号输出线路。
3.根据权利要求1所述的选通驱动器电路，其中，所述第一选通驱动器和所述第二选通驱动器中的每一个包括至少一个级，
其中，每个级包括四个输出线路，所述四个输出线路包括奇数编号输出线路和偶数编号输出线路，
其中，所述第一选通驱动器的每个级的奇数编号输出线路连接到所述第二选通驱动器的每个级的偶数编号输出线路，
其中，所述第一选通驱动器的每个级的偶数编号输出线路连接到所述第二选通驱动器的每个级的奇数编号输出线路。
4.根据权利要求2或3所述的选通驱动器电路，其中，所述第一选通驱动器和所述第二选通驱动器中的每一个还包括设置在第一级前面的前虚设级电路以及设置在第m级后面的后虚设级电路，m是大于1的自然数，
其中，所述前虚设级电路被配置为响应于选通起始信号顺序地生成多个前进位信号，并将所述多个前进位信号作为前进位信号或选通起始信号提供给后级中的一个，并且
其中，所述后虚设级电路被配置为响应于所述选通起始信号顺序地生成多个后进位信号，并将所述多个后进位信号作为后进位信号或级复位信号提供给前级中的一个。
5.根据权利要求4所述的选通驱动器电路，其中，所述第二选通驱动器还包括第零级，使得所述第二选通驱动器比所述第一选通驱动器开始操作早半个时段或一个时段开始操作。
6.根据权利要求1所述的选通驱动器电路，其中，所述第一选通驱动器和所述第二选通驱动器中的每一个包括至少一个级，
其中，每个级向每条选通线提供选通信号，并且包括M节点、Q1节点、Q2节点和QB节点。
7.根据权利要求6所述的选通驱动器电路，其中，每个级包括：
线路选择器，所述线路选择器被配置为：
响应于线感测准备信号的输入，基于前端进位信号对所述M节点进行充电；并且
响应于复位信号的输入，将所述Q1节点充电到第一高电位电压电平；或者
响应于面板导通信号的输入，将所述Q1节点放电到第三低电位电压电平；
Q1节点控制器，所述Q1节点控制器被配置为：
响应于所述前端进位信号的输入，将所述Q1节点充电到所述第一高电位电压电平；并且
响应于后端进位信号的输入，将所述Q1节点放电到所述第三低电位电压电平；
Q1节点稳定器，所述Q1节点稳定器被配置为当所述QB节点已经被充电到第二高电位电压电平时将所述Q1节点放电到所述第三低电位电压电平；
反相器，所述反相器被配置为基于所述Q1节点的电压电平来改变所述QB节点的电压电平；
QB节点稳定器，所述QB节点稳定器被配置为响应于所述后端进位信号的输入、所述复位信号的输入以及所述M节点的充电电压而将所述QB节点放电到第四低电位电压电平；
选通信号输出模块，所述选通信号输出模块被配置为根据所述Q1节点的电压电平或所述QB节点的电压电平，基于扫描时钟信号的电压电平或第一低电位电压电平来输出选通信号；以及
进位信号输出模块，所述进位信号输出模块被配置为根据所述Q2节点的电压电平或所述QB节点的电压电平，基于进位时钟信号的电压电平或所述第四低电位电压电平来输出进位信号，
其中，所述第一低电位电压电平、所述第三低电位电压电平和所述第四低电位电压电平彼此不同。
8.根据权利要求7所述的选通驱动器电路，其中，所述线路选择器包括第六晶体管，所述第六晶体管连接到位于所述Q1节点和第三低电位电压端子之间的连接点，并且被配置为响应于所述面板导通信号的输入将所述Q1节点放电到所述第三低电位电压电平。
9.根据权利要求7所述的选通驱动器电路，其中，所述Q1节点控制器包括：
第一晶体管，所述第一晶体管连接到位于所述第一高电位电压端子和所述Q1节点之间的连接点，并且被配置为响应于所述前端进位信号的输入而将所述Q1节点充电到所述第一高电位电压电平；以及
第二晶体管，所述第二晶体管连接到位于所述Q1节点和所述第三低电位电压端子之间的连接点，并且被配置为响应于所述后端进位信号的输入而将所述Q1节点放电到所述第三低电位电压电平。
10.根据权利要求7所述的选通驱动器电路，其中，所述Q1节点稳定器包括第一晶体管，所述第一晶体管连接到位于所述Q1节点和所述第三低电位电压端子之间的连接点，并且被配置为当所述QB节点已经被充电到所述第二高电位电压电平时将所述Q1节点放电到所述第三低电位电压电平。
11.根据权利要求7所述的选通驱动器电路，其中，所述反相器包括第五晶体管，所述第五晶体管连接到位于所述QB节点和所述第四低电位电压端子之间的连接点，并且被配置为当所述Q2节点已经被充电到所述第一高电位电压电平时将所述QB节点放电到所述第四低电位电压。
12.据权利要求7所述的选通驱动器电路，其中，所述反相器包括第四晶体管，所述第四晶体管连接到位于第二连接节点和第二低电位电压端子之间的连接点，
其中，所述第二低电位电压端子的电压电平不同于所述第一低电位电压端子的电压电平、所述第三低电位电压端子的电压电平和所述第四低电位电压端子的电压电平中的每一个。
13.根据权利要求7所述的选通驱动器电路，其中，每个级还包括Q2节点控制器，所述Q2节点控制器被配置为：
当所述Q1节点已被充电至所述第一高电位电压电平时，将所述Q2节点充电至所述第一高电位电压电平；并且
当所述QB节点已被充电至所述第二高电位电压电平时，将所述Q2节点放电至所述第四低电位电压电平。
14.根据权利要求13所述的选通驱动器电路，其中，所述Q2节点控制器包括：
第一晶体管，所述第一晶体管连接到位于所述第一高电位电压端子和所述Q2节点之间的连接点，并且被配置为当所述Q1节点已经被充电到所述第一高电位电压电平时将所述Q2节点充电到所述第一高电位电压电平；以及
第二晶体管，所述第二晶体管连接到位于所述Q2节点和所述第四低电位电压端子之间的连接点，并且被配置为当所述QB节点已经被充电至所述第二高电位电压电平时将所述Q2节点放电至所述第四低电位电压电平。
15.一种显示装置，所述显示装置包括：
显示面板，所述显示面板包括分别布置在选通线和数据线之间的交叉处的子像素；
选通驱动器电路，所述选通驱动器电路用于向所述选通线中的每一条提供扫描信号，其中，所述选通驱动器电路包括设置在所述显示面板的一侧上的第一选通驱动器以及设置在所述显示面板的相对侧上的第二选通驱动器；
数据驱动器电路，所述数据驱动器电路用于向所述数据线中的每一条提供数据电压；以及
定时控制器，所述定时控制器被配置为控制所述选通驱动器电路和所述数据驱动器电路中的每一个的操作，
其中，所述第一选通驱动器的奇数编号输出线路连接到所述第二选通驱动器的偶数编号输出线路，
其中，所述第一选通驱动器的偶数编号输出线路连接到所述第二选通驱动器的奇数编号输出线路。
16.根据权利要求15所述的显示装置，其中，所述第一选通驱动器和所述第二选通驱动器中的每一个被配置为向每条选通线提供选通信号并且包括多个级，其中，每个级包括M节点、Q1节点、Q2节点和QB节点，
其中，每个级包括两个输出线路，所述两个输出线路包括奇数编号输出线路和偶数编号输出线路，
其中，所述第一选通驱动器的每个级的奇数编号输出线路连接到所述第二选通驱动器的每个级的偶数编号输出线路，
其中，所述第一选通驱动器的每个级的偶数编号输出线路连接到所述第二选通驱动器的每个级的奇数编号输出线路。
17.根据权利要求15所述的显示装置，其中，所述第一选通驱动器和所述第二选通驱动器中的每一个被配置为向每条选通线提供选通信号并且包括多个级，其中，每个级包括M节点、Q1节点、Q2节点和QB节点，
其中，每个级包括四个输出线路，所述四个输出线路包括奇数编号输出线路和偶数编号输出线路，
其中，所述第一选通驱动器的每个级的奇数编号输出线路连接到所述第二选通驱动器的每个级的偶数编号输出线路，
其中，所述第一选通驱动器的每个级的偶数编号输出线路连接到所述第二选通驱动器的每个级的奇数编号输出线路。
18.根据权利要求15所述的显示装置，其中，所述选通驱动器电路以薄膜图案或面板内选通GIP的形式布置在所述显示面板的非显示区域中。
19.根据权利要求15所述的显示装置，所述显示装置还包括：
放电电路，所述放电电路连接到所述选通线中的每一条的远端部，并且被配置为在所述选通线的电压从选通高电压切换到低电压的时间点处被激活，从而使所述选通线的放电延迟最小化。
20.根据权利要求16或17所述的显示装置，所述显示装置还包括：
放电电路，所述放电电路连接到所述选通线中的每一条的远端部，并且被配置为在所述选通线的电压从选通高电压切换到低电压的时间点处被激活，从而使所述选通线的放电延迟最小化，
其中，所述放电电路被实现为位于包括在所述第一选通驱动器和所述第二选通驱动器中的每一个中的级中的相邻级之间的薄膜晶体管。
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