KR20210079789A - 표시 장치 - Google Patents

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Abstract

표시 장치는, 데이터 라인과 게이트 라인에 연결되는 서브픽셀 n개(n은 2 이상 자연수)로 구성되는 단위 픽셀을 복수 개가 배치되는 표시 패널; 1 수평 기간 동안 n개의 데이터 전압을 제1 출력 채널을 통해 순차적으로 출력하기 위한 데이터 구동 회로; 제1 출력 채널을 통해 입력되는 n개의 데이터 전압을 순차적으로 샘플링 하고 n번째 데이터 전압을 샘플링 한 제1 시점을 포함하여 1 수평 기간 동안 샘플링 한 n개의 데이터 전압을 유지시키면서 n개의 데이터 라인에 동시에 공급하기 위한 래치 회로; 및 데이터 라인에 공급되는 데이터 전압에 동기하여 스캔 신호를 게이트 라인에 공급하기 위한 게이트 구동 회로를 포함하여 구성될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
이 명세서는 표시 장치에 관한 것으로, 더욱 상세하게는 소스 드라이브 IC의 개수를 줄인 표시 장치에 관한 것이다.
평판 표시 장치에는 액정 표시 장치(Liquid Crystal Display, LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시 장치(Field Emission Display, FED), 양자점 표시 장치(Quantum Dot Display Panel: QD) 등이 있다. 전계 발광 표시 장치는 발광층의 재료에 따라 무기 발광 표시 장치와 유기 발광 표시 장치로 나뉘어진다. 휴대용 정보 기기에는 액정 패널과 유기 발광 표시 패널이 주로 사용되고 있다.
표시 패널의 해상도가 올라감에 따라 데이터 라인의 개수가 데이터 라인을 구동하기 위한 소스 드라이브 IC의 개수가 늘게 된다. 소스 드라이브 IC 개수가 증가하면 소비 전력이 증가하게 되고, 또한 소스 드라이브 IC가 차지하는 공간이 커져 베젤 영역을 줄이기 어려워진다.
소스 드라이브 IC 개수를 줄이기 위한 방법으로, 이웃하는 2개의 서브픽셀이 하나의 데이터 라인을 공유하고 서로 다른 2개의 게이트 라인으로부터 스캔 신호를 공급 받는 더블 레이트 구동(DRD) 방식이 있다. 하지만, DRD 방식은 스캔 신호를 구동하는 게이트 구동 회로의 구동 속도가 2배로 빨라지고 게이트 라인의 개수도 2배가 되어, 픽셀의 개구율이 감소한다.
소스 드라이브 IC 개수를 줄이기 위한 다른 방법으로, 소스 드라이브 IC와 표시 패널 사이에 디멀티플렉서를 마련하고, 디멀티플렉서를 통해 채널 출력을 선택적으로 래치 하는 방법이 있다. 이 방법은 게이트 라인의 구동 속도가 상승이 없지만 디멀티플렉서를 위한 래칭 타이밍이 짧아져, 부하가 큰 데이터 라인을 충전하기 위해 래치 TFT를 크게 설계해야 하여 타이밍을 줄이는 데 한계가 있고, 타이밍을 줄이면 다른 컬러의 데이터 전입이 혼입될 가능성이 있다.
이 명세서에 개시된 실시예는 이러한 상황을 감안한 것으로, 이 명세서의 목적은 소스 드라이브 IC의 개수를 줄이는 표시 장치를 제공하는 데 있다.
이 명세서의 구체적인 목적은, 픽셀에 포함된 OLED의 애노드와 캐소드 사이에 미세 단락을 검출하는 방법을 제공하는 데 있다.
일 실시예에 따른 표시 장치는, 데이터 라인과 게이트 라인에 연결되는 서브픽셀 n개(n은 2 이상 자연수)로 구성되는 단위 픽셀을 복수 개가 배치되는 표시 패널; 1 수평 기간 동안 n개의 데이터 전압을 제1 출력 채널을 통해 순차적으로 출력하기 위한 데이터 구동 회로; 제1 출력 채널을 통해 입력되는 n개의 데이터 전압을 순차적으로 샘플링 하고 n번째 데이터 전압을 샘플링 한 제1 시점을 포함하여 1 수평 기간 동안 샘플링 한 n개의 데이터 전압을 유지시키면서 n개의 데이터 라인에 동시에 공급하기 위한 래치 회로; 및 데이터 라인에 공급되는 데이터 전압에 동기하여 스캔 신호를 게이트 라인에 공급하기 위한 게이트 구동 회로를 포함하여 구성되는 것을 특징으로 한다.
표시 패널의 구동 속도 증가, 게이트 라인 개수의 증가 및 픽셀의 개구율 감소 없이 소스 드라이브 IC의 개수를 줄일 수 있게 되고, 이에 따라 표시 장치의 코스트를 낮출 수 있게 된다.
도 1은 표시 장치를 기능 블록으로 도시한 것이고,
도 2는 OLED 표시 패널에 포함된 픽셀의 등가 회로를 도시한 것이고,
도 3은 액정 표시 패널에 포함된 픽셀의 등가 회로를 도시한 것이고,
도 4는 컬러 영상 데이터를 분리하여 순차적으로 출력하는 타이밍 컨트롤러의 내부 구성을 도시한 것이고,
도 5는 타이밍 컨트롤러가 컬러 영상 데이터를 컬러마다 분리하여 저장하고 순차적으로 출력하는 타이밍을 도시한 것이고,
도 6은 데이터 구동 회로의 구체적인 구성을 도시한 것이고,
도 7은 소스 드라이브 IC가 1 수평 기간 동안 각 컬러에 대한 데이터 전압을 순차적으로 출력하는 타이밍을 도시한 것이고,
도 8은 데이터 구동 회로의 다른 구성을 도시한 것이고,
도 9는 소스 드라이브 IC의 채널 출력을 래치 하여 데이터 라인에 출력하는 래치부를 도시한 것이고,
도 10은 도 9의 래치부와 표시 패널의 픽셀의 동작을 제어하기 위한 스캔 신호의 타이밍을 도시한 것이고,
도 11은 도 9의 래치부의 구체적인 회로를 도시한 것이고,
도 12는 도 11의 래치 회로의 동작과 관련된 신호들의 타이밍을 도시한 것이고,
도 13은 도 11의 래치부의 구체적인 회로를 변형한 것이다.
이하 첨부된 도면을 참조하여 바람직한 실시예들을 상세히 설명한다.
명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 이 명세서 내용과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 불필요하게 내용 이해를 흐리게 하거나 방해할 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1은 표시 장치를 기능 블록으로 도시한 것이고, 도 2는 OLED 표시 패널에 포함된 픽셀의 등가 회로를 도시한 것이고, 도 3은 액정 표시 패널에 포함된 픽셀의 등가 회로를 도시한 것이다.
표시 장치는, 표시 패널(10), 타이밍 컨트롤러(11), 데이터 구동 회로(12), 게이트 구동 회로(13), 제어 신호 생성 회로(14) 및 래치부(15)를 포함하여 구성될 수 있다.
표시 패널(10)에서 입력 영상이 표현되는 화면에는 열(Column) 방향(또는 수직 방향 또는 제2 방향)으로 배열되는 다수의 데이터 라인들(DL) 및 행(Row) 방향(또는 수평 방향 또는 제1 방향)으로 배열되는 다수의 게이트 라인들(GL)이 교차하고, 교차 영역마다 픽셀들(PXL)이 매트릭스 형태로 배치되어 픽셀 어레이(101)를 형성한다. 게이트 라인들(GL)에는 데이터 라인(DL)에 공급되는 데이터 전압을 픽셀(PXL)에 인가하기 위한 스캔 신호가 공급된다.
표시 패널(10)은, 픽셀 구동 전압(또는 고전위 전원 전압(EVDD))을 픽셀들(PXL)에 공급하기 위한 제1 전원 라인, 저전위 전원 전압(EVSS) 또는 공통 전압(Vcom)을 픽셀들(PXL)에 공급하기 위한 제2 전원 라인 등을 더 포함할 수 있다. 제1 및 제2 전원 라인은 전원부(미도시)에 연결된다.
표시 패널(10)의 픽셀 어레이(101) 위에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱 되거나 픽셀들을 통해 센싱 될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시 패널(PXL)의 화면(AA) 위에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
픽셀 어레이(101)에서, 같은 수평 라인에 배치되는 픽셀(PXL)은 데이터 라인들(DL) 중 어느 하나 및 게이트 라인들(GL) 중 어느 하나에 접속되어 픽셀 라인 또는 표시 라인(Li)을 형성한다. 픽셀(PXL)은, 게이트 라인(GL)을 통해 인가되는 스캔 신호에 응답하여 데이터 라인(DL)과 전기적으로 연결되어 데이터 전압을 입력 받는다. 같은 픽셀 라인에 배치된 픽셀들(PXL)은 같은 게이트 라인(GL)으로부터 인가되는 스캔 신호에 따라 동시에 동작한다.
해상도의 기준이 되는 단위 픽셀(Unit Pixel)은, 레드 컬러를 위한 R 서브픽셀, 그린 컬러를 위한 G 서브픽셀, 블루 컬러를 위한 B 서브픽셀 및 화이트 컬러를 위한 W 서브픽셀을 포함한 4개의 서브픽셀로 구성되거나 또는 R 서브픽셀, G 서브픽셀, 및 B 서브픽셀을 포함하여 3개의 서브픽셀로 구성될 수 있지만, 이에 한정되지 않는다. 이하에서 픽셀은 경우에 따라 서브픽셀을 의미할 수 있다.
표시 패널(10)이 OLED 패널인 경우, R/G/B 또는 W/R/B/G 서브픽셀 각각은, 도 2와 같이, 고전위 전원 전압(EVDD)을 공급하는 제1 라인과 저전위 전원 전압(EVSS)을 공급하는 제2 라인 사이에 접속된 발광 소자(OLED), 데이터 라인(DL) 및 게이트 라인(GL)과 접속되고 OLED 소자를 구동하는 픽셀 회로를 구비한다. 픽셀 회로는 적어도 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 트랜지스터(ST)는 게이트 라인(GL)으로부터의 스캔 펄스에 응답하여 데이터 라인(DL)으로부터의 데이터 전압을 스토리지 커패시터(Cst)에 충전하고, 구동 트랜지스터(DT)는 스토리지 커패시터(Cst)에 충전된 전압에 따라 OLED로 공급되는 전류를 제어하여 OLED의 발광량을 조절한다.
표시 패널(10)이 액정 패널인 경우, R/G/B 서브픽셀 각각은, 도 3과 같이, 데이터 라인(DL)과 게이트 라인(GL)에 접속된 스위칭 트랜지스터(ST), 스위칭 트랜지스터(ST)에 병렬로 접속된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 스위칭 트랜지스터(ST)를 통해 픽셀 전극에 공급된 데이터 전압과 공통 전극에 공급된 공통 전압(Vcom)과의 차 전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과율을 조절한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다.
타이밍 컨트롤러(11)는 외부 호스트 시스템으로부터 전달되는 영상 데이터(DATA)를 데이터 구동 회로(12)에 공급하는데, 영상 데이터(DATA)를 다시 정렬하여 컬러 데이터 단위로 전송할 수 있다. 즉, 타이밍 컨트롤러(11)는, 컬러마다 라인 메모리를 별도로 마련하여, 입력되는 영상 데이터(DATA)를 라인 단위로 컬러마다 구분하여 서로 다른 라인 메모리에 저장하고, 컬러마다 전송 타이밍을 달리하여 데이터 구동 회로(12)에 영상 데이터(W/R/G/B)를 공급할 수 있다.
또한, 타이밍 컨트롤러(11)는 호스트 시스템으로부터 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DCLK) 등의 타이밍 신호를 입력 받아 데이터 구동 회로(12)와 게이트 구동 회로(13)의 동작 타이밍을 제어하기 위한 제어 신호들을 생성한다. 제어 신호들은, 게이트 구동 회로(13)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)와 데이터 구동 회로(12)의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DCS)를 포함한다.
데이터 구동 회로(12)는, 데이터 제어 신호(DCS)를 기반으로, 타이밍 컨트롤러(11)로부터 컬러마다 구분되어 순차적으로 입력되는 디지털 영상 데이터(W/R/G/B)를 샘플링 하고 래치 하여 병렬 데이터로 바꾸고, 채널들을 통해 감마 기준 전압에 따라 아날로그 데이터 전압으로 변환하여 데이터 라인들(DL)로 출력한다. 데이터 전압은 픽셀이 표현할 계조에 대응되는 값일 수 있다. 데이터 구동 회로(12)는 복수 개의 소스 드라이브 IC(SDIC)로 구성될 수 있다.
소스 드라이브 IC는 하나의 출력 채널(CH)을 통해 컬러 영상 데이터에 대응하는 컬러 데이터 전압을 순차적으로 출력하는데, 예를 들어 타이밍 컨트롤러(11)로부터 라인 단위로 화이트, 레드, 그린 및 블루(W/R/G/B) 영상 데이터가 순차적으로 입력되면 1 수평 기간 안에 화이트, 레드, 그린 및 블루 영상 데이터에 대응하는 데이터 전압을 순차적으로 출력 채널(CH)을 통해 출력할 수 있다.
표시 패널(10)의 가로 해상도가 4K에 해당하는 3840이고, 데이터 구동 회로(12)가 도 1과 같이 4개의 소스 드라이브 IC로 구성될 때, 각 소스 드라이브 IC는 3840/4=960개의 채널(CH)을 통해 데이터 전압을 출력할 수 있다.
게이트 구동 회로(13)는, 게이트 제어 신호(GCS)를 기반으로 스캔 신호를 생성하되, 액티브 기간에 스캔 신호를 행 순차 방식으로 생성하여 픽셀 라인마다 연결된 게이트 라인(GL)에 순차적으로 제공한다. 게이트 라인(GL)의 스캔 신호는 데이터 라인(DL)의 데이터 전압의 공급에 동기된다. 스캔 신호는 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙 한다.
게이트 구동 회로(13)는, 시프트 레지스터, 시프트 레지스터의 출력 신호를 픽셀의 TFT 구동에 적합한 스윙 폭으로 변환하기 위한 레벨 시프터 및 출력 버퍼 등을 각각 포함하는 다수의 게이트 드라이브 집적 회로들로 구성될 수 있다. 또는, 게이트 구동 회로(13)는 GIP(Gate Drive IC in Panel) 방식으로 표시 패널(10)의 하부 기판에 직접 형성될 수도 있다. GIP 방식의 경우, 레벨 시프터는 PCB(Printed Circuit Board) 위에 실장되고, 시프트 레지스터는 표시 패널(10)의 하부 기판에 형성될 수 있다.
제어 신호 생성 회로(14)는 타이밍 컨트롤러(11)의 제어에 따라 래치부(15)의 동작을 제어하기 위한 래치 제어 신호(LCSs, LOAD)를 생성한다.
표시 패널(10)에 형성되는 래치부(15)는, 각 출력 채널(CH)을 복수 개의 데이터 라인(DL)에 연결하는데, 래치 제어 신호에 따라 각 출력 채널(CH)을 통해 순차적으로 입력되는 각 컬러의 데이터 전압을 샘플링 하고 홀딩 하여 해당 컬러의 데이터 라인(DL)으로 동시에 출력할 수 있다.
도시하지 않은 전원부는, 직류-직류 변환기(DC-DC Converter)를 이용하여, 호스트로부터 제공되는 직류 입력 전압을 조정하여 데이터 구동 회로(12)와 게이트 구동 회로(13)의 동작에 필요한 게이트 온 전압, 게이트 오프 전압 등을 생성하고, 또한 픽셀 어레이의 구동에 필요한 고전위 전원 전압(EVDD), 저전위 전원 전압(VSS) 또는 공통 전압(Vcom)을 생성한다.
호스트 시스템은 모바일 기기, 웨어러블 기기 및 가상/증강 현실 기기 등에서 AP(Application Processor)가 될 수 있다. 또는, 호스트 시스템은 텔레비전 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터, 및 홈 시어터 시스템 등의 메인 보드일 수 있으며, 이에 한정되는 것은 아니다.
도 4는 컬러 영상 데이터를 분리하여 순차적으로 출력하는 타이밍 컨트롤러의 내부 구성을 도시한 것이고, 도 5는 타이밍 컨트롤러가 컬러 영상 데이터를 컬러마다 분리하여 저장하고 순차적으로 출력하는 타이밍을 도시한 것이다.
타이밍 컨트롤러(11)는, 데이터 수신부(111), 데이터 정렬부(112), 라인 메모리(113), 데이터 전송부(114) 및 타이밍 신호 생성부(116)를 포함하여 구성될 수 있다.
데이터 수신부(111)는, 호스트 시스템으로부터 영상 데이터(DATA)와 타이밍 신호를 수신한다.
데이터 정렬부(112)는 하나의 표시 라인을 구성하는 서브픽셀에 공급될 영상 데이터(DATA)를 컬러 별로 분리하여, 컬러 별로 마련된 라인 메모리(113)에 임시로 저장할 수 있다.
예를 들어 단위 픽셀이 화이트, 레드, 그린 및 블루 4개의 컬러로 구성될 때 라인 메모리(113)는 4개의 라인 메모리로 구성될 수 있다. 또한, 표시 패널(10)의 가로 해상도가 4K에 해당하는 3840일 때, 각 컬러의 라인 메모리는 3820개의 영상 데이터를 저장할 수 있다. 즉, 데이터 정렬부(112)와 라인 메모리(113)는 1 수평 기간(1H) 동안 1 수평 라인에 해당하는 양의 영상 데이터의 입력과 출력을 처리할 수 있다.
데이터 정렬부(112)는 라인 메모리(113)에 컬러 별로 구분되어 저장된 영상 데이터를 데이터 전송부(114)를 통해 데이터 구동 회로(12)에 전송할 수 있는데, 1 수평 기간을 단위 픽셀을 구성하는 컬러의 개수, 도 5의 예에서는 4개 기간으로 나누어 1/4H 길이의 각 기간에 각 컬러의 영상 데이터를 출력할 수 있다.
도 5의 예에서, 1/4H 동안 화이트 컬러를 담당하는 라인 메모리(114)로부터 1 내지 3840개의 화이트 영상 데이터가 전송되고, 다음 1/4H 동안 레드 컬러를 담당하는 라인 메모리(114)로부터 1 내지 3840개의 레드 영상 데이터가 전송되고, 다음 1/4H 동안 그린 컬러를 담당하는 라인 메모리(114)로부터 1 내지 3840개의 그린 영상 데이터가 전송되고, 다음 1/4H 동안 블루 컬러를 담당하는 라인 메모리(114)로부터 1 내지 3840개의 블루 영상 데이터가 전송될 수 있다. 영상 데이터가 전송되는 컬러의 순서는 바뀔 수 있다.
타이밍 신호 생성부(116)는 호스트 시스템으로부터 제공되는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DCLK) 등의 타이밍 신호로부터 게이트 제어 신호(GCS)와 데이터 제어 신호(DCS)를 생성하고, 또한 제어 신호 생성 회로(14)가 래치 제어 신호(LCSs, LOAD)를 생성하도록 하는 제어 신호를 생성할 수 있다.
타이밍 신호 생성부(116)와 제어 신호 생성 회로(14)가 서로 통합되어, 타이밍 신호 생성부(116)가 래치부(15)의 동작을 제어하기 위한 래치 제어 신호(LCSs, LOAD)를 생성할 수도 있다.
도 6은 데이터 구동 회로의 구체적인 구성을 도시한 것이고, 도 7은 소스 드라이브 IC가 1 수평 기간 동안 각 컬러에 대한 데이터 전압을 순차적으로 출력하는 타이밍을 도시한 것이다.
도 6을 참조하면, 데이터 구동 회로(12)는 시프트 레지스터(121), 제1 래치(122), 제2 래치(123), 레벨 시프터(124), DAC(125), 및 버퍼(126)를 포함하여 구성될 수 있다.
시프트 레지스터(121)는 타이밍 컨트롤러(11)로부터 입력되는 클럭을 시프트 하여 샘플링을 위한 클럭을 순차적으로 출력한다. 제1 래치(122)는 시프트 레지스터(121)로부터 순차적으로 입력되는 샘플링용 클럭 타이밍에 입력 영상의 픽셀 데이터(W/R/G/B)를 샘플링 하여 래치 하고, 샘플링 된 픽셀 데이터(W/R/G/B)를 동시에 출력한다. 제2 래치(123)는 제1 래치(122)로부터 입력된 픽셀 데이터(W/R/G/B)를 동시에 출력한다.
레벨 시프터(124)는 제2 래치(123)로부터 입력된 픽셀 데이터(W/R/G/B)의 전압을 DAC(125)의 입력 전압 범위 안으로 시프트 한다. DAC(125)는 레벨 시프터(124)로부터의 픽셀 데이터(W/R/G/B)를 감마 보상 전압(GMA1~GMAk)을 근거로 데이터 전압으로 변환하여 출력한다. DAC(125)로부터 출력되는 데이터 전압은 버퍼(126)를 통해 출력 채널(CH)에 공급된다.
도 6의 데이터 구동 회로(12)는 단위 픽셀이 4개의 컬러의 서브픽셀로 구성되는 경우 1/4 수평 기간(1/4H) 단위로 동작하는데, 1/4H 동안 제2 래치(122)를 통해 타이밍 컨트롤러(11)로부터 하나의 컬러의 영상 데이터를 수신하고, 1/4H 동안 버퍼(126)를 통해 하나의 컬러의 데이터 전압을 출력 채널(CH)을 통해 출력하는 방법으로 1H 동안 4개 컬러의 데이터 전압을 하나의 출력 채널(CH)을 통해 출력한다.
데이터 구동 회로(12)가 4개의 소스 드라이브 IC를 포함하고 표시 패널(10)의 수평 해상도가 3840일 때, 하나의 소스 드라이브 IC는 3840/4=960개의 출력 채널(CH)을 포함할 수 있는데, 제1 소스 드라이브 IC(SDIC#1)는 제1 내지 제960 출력 채널(CH#1~CH#960)을 담당하고, 제2 소스 드라이브 IC(SDIC#2)는 제961 내지 제1920 출력 채널(CH#961~CH#1920)을 담당하고, 제3 소스 드라이브 IC(SDIC#3)는 제1921 내지 제2880 출력 채널(CH#1921~CH#2880)을 담당하고, 제4 소스 드라이브 IC(SDIC#4)는 제2881 내지 제3840 출력 채널(CH#2881~CH#3840)을 담당한다.
각 소스 드라이브 IC는, 1H 동안 4번에 걸쳐 4개 컬러의 영상 데이터를 수신하고, 도 7에 도시한 것과 같이 4번에 걸쳐 4개 컬러의 데이터 전압을 각 출력 채널을 통해 출력한다.
각 소스 드라이브 IC는, 1/4H동안 타이밍 컨트롤러(11)로부터 화이트 영상 데이터(W)가 전송되면, 제1 래치(122), 제2 래치(123), 레벨 시프터(124), DAC(125)를 거쳐 버퍼(126)에 화이트 컬러에 대응하는 데이터 전압(V_w)이 출력되는데, 제1 래치(122), 제2 래치(123), 레벨 시프터(124), DAC(125)를 지나는 동안 소정 시간의 지연이 발생하지만, 버퍼(126)에서는 1/4H 동안 화이트 컬러의 데이터 전압(V_w)을 출력한다.
화이트 영상 데이터(W)가 전송된 후 다음 1/4H 동안, 타이밍 컨트롤러(11)로부터 레드 영상 데이터(R)가 전송되고, 제1 래치(122), 제2 래치(123), 레벨 시프터(124), DAC(125)를 거쳐 버퍼(126)에 레드 컬러에 대응하는 데이터 전압(V_r)이 출력되는데, 버퍼(126)에서는 화이트 컬러의 데이터 전압(V_w)을 출력한 후 다음 1/4H 동안 레드 컬러의 데이터 전압(V_r)을 출력한다.
도 7에 도시한 것과 같이, 그린과 블루 영상 데이터(G, B)도 화이트와 레드 영상 데이터(W, R)와 마찬가지로 처리되어, 각각 1/4H 동안 해당 컬러의 데이터 전압(V_g, V_b)이 버퍼(126)에서 출력된다.
도 8은 데이터 구동 회로의 다른 구성을 도시한 것이다.
도 7의 소스 드라이브 IC는 타이밍 컨트롤러(11)로부터 1/4H 간격으로 컬러를 구분하여 영상 데이터를 수신하지만, 도 8의 데이터 구동 회로는 타이밍 컨트롤러(11)로부터 1H 단위로 영상 데이터를 수신하지만 컬러를 구분하지 않고 1 수평 라인의 영상 데이터를 수신한다. 이 경우, 타이밍 컨트롤러(11)는 데이터 정렬부(122)와 라인 메모리(113)를 필요로 하지 않을 수 있다.
도 8의 데이터 구동 회로는 시프트 레지스터(121), 제1 래치(122), 제2 래치(123), 레벨 시프터(124), DAC(125), 멀티플렉서(127) 및 버퍼(126)를 포함하여 구성될 수 있다.
제1 래치(121) 내지 ADC(125)의 동작은 도 6의 것과는 같지만, 동작 주파수는 1/4H 수평 기간 단위인 도 6과는 달리 1 수평 기간 단위가 된다.
멀티플렉서(127)는 1/4H 수평 기간 단위로 동작하여 ADC(125)의 4개 출력, 즉 4개 컬러의 데이터 전압을 하나로 묶어(또는 다중화하여) 버퍼(128)로 출력하는데, 1H를 4등분하여 1/4H 동안 화이트 컬러의 데이터 전압을 출력하고, 다음 1/4H 동안 레드 컬러의 데이터 전압을 출력하고, 다음 1/4H 동안 그린 컬러의 데이터 전압을 출력하고, 다음 1/4H 동안 블루 컬러의 데이터 전압을 출력할 수 있다. 각 채널의 출력은 도 7을 참고로 설명한 것과 같다.
도 9는 소스 드라이브 IC의 채널 출력을 래치 하여 데이터 라인에 출력하는 래치부를 도시한 것이고, 도 10은 도 9의 래치부와 표시 패널의 픽셀의 동작을 제어하기 위한 스캔 신호의 타이밍을 도시한 것이다.
래치부(15)는 각 출력 채널(CH)을 통해 순차적으로 입력되는 각 컬러의 데이터 전압을 샘플링 하고 홀딩 하여 해당 컬러의 데이터 라인(DL)으로 동시에 출력하는데, 샘플링부(151), 홀딩부(152) 및 버퍼부(153)로 구성될 수 있다.
샘플링부(151)는 하나의 출력 채널(CH#n)을 통해 1 수평 기간을 같은 시간 간격으로 나누어 순차적으로 입력되는 각 컬러의 데이터 전압(V_w, V_r, V_g, V_b)을 샘플링 하여 분리하여 각 컬러에 대한 샘플링 신호(Ws, Rs, Gs, Bs)를 생성할 수 있다. 샘플링부(151)는 각 컬러에 대해 샘플링 래치부(SL(W), SL(R), SL(G), SL(B))를 포함하고, 각 샘플링 래치부는 제어 신호 생성 회로(14)가 공급하는 래치 제어 신호(LCS1~LCS4) 중에서 대응하는 래치 제어 신호에 동기하여 해당 컬러의 데이터 전압을 샘플링 하여 해당 컬러의 데이터 전압을 분리할 수 있다.
제1 래치 제어 신호(LCS1)는 1 수평 기간 중에서 첫 번째 1/4H 동안 턴-온 상태의 펄스로 출력되고, 화이트 컬러에 대한 샘플링 래치부(SL(W))는 제1 래치 제어 신호(LCS1)에 따라 출력 채널(CH#n)에서 첫 번째 1/4H 동안 출력되는 화이트 데이터 전압(V_w)을 샘플링 하여 화이트 샘플링 신호(Ws)를 생성한다.
제2, 제3 및 제4 래치 제어 신호(LCS2, LCS3, LCS4)는 각각 1 수평 기간 중에서 두 번째, 세 번째 및 네 번째 1/4H 동안 턴-온 상태의 펄스로 출력되고, 레드, 그린 및 블루 컬러에 대한 샘플링 래치부(SL(R), SL(G), SL(B))는 각각 제2, 제3 및 제4 래치 제어 신호(LCS2, LCS3, LCS4)에 따라 출력 채널(CH#n)에서 두 번째, 세 번째 및 네 번째 1/4H 동안 출력되는 레드, 그린 및 화이트 데이터 전압(V_r, V_g, V_b)을 샘플링 하여 레드, 그린 및 블루 샘플링 신호(Rs, Gs, Bs)를 생성한다.
홀딩부(152)는, 화이트, 레드, 그린 및 블루 홀딩 래치부(HL(W), HL(R), HL(G), HL(B))로 구성되어, 제어 신호 생성 회로(14)가 공급하는 로드 신호(LOAD)에 동기하여 샘플링부(151)가 출력하는 각 컬러에 대한 샘플링 신호(Ws, Rs, Gs, Bs)를 1 수평 기간 동안 유지하도록 하여 각 컬러에 대한 홀딩 신호(Wh, Rh, Gh, Bh)를 출력할 수 있는데, 로드 신호(LOAD)는 도 10에 도시한 것과 같이 마지막 래치 제어 신호인 제4 래치 제어 신호(LCS4)에 동기하고 1/4H의 펄스 폭을 가질 수 있다.
버퍼부(153)는, 화이트, 레드, 그린 및 블루 버퍼(BUF(W), BUF(R), BUF(G), BUF(B))로 구성되어, 홀딩부(152)가 출력하는 각 컬러에 대한 홀딩 신호(Wh, Rh, Gh, Bh)를 대응하는 데이터 라인(DL(W), DL(R), DL(G), DL(B))을 구동할 수 있도록 한다.
게이트 구동 회로(13)는, 로드 신호(LOAD)에 동기하여 턴-온 레벨로 천이되는 스캔 신호를 순차적으로 생성하여 각 수평 라인의 픽셀에 순차적으로 공급할 수 있다.
도 11은 도 9의 래치부의 구체적인 회로를 도시한 것이고, 도 12는 도 11의 래치 회로의 동작과 관련된 신호들의 타이밍을 도시한 것이다.
도 12에서 제n 채널(CH#n)은 1/4H 간격으로 데이터 전압(Vdata)을 출력하는데, 첫 번째 수평 기간에 화이트, 레드, 그린, 블루 컬러에 대한 데이터 전압(V_w1, V_r1, V_g1, V_r1)을 출력하고, 두 번째 수평 기간에 화이트, 레드, 그린, 블루 컬러에 대한 데이터 전압(V_w2, V_r2, V_g2, V_r2)을 출력하고, 세 번째 및 네 번째 수평 기간에도 비슷하게 각 컬러의 데이터 전을 순차적으로 출력한다.
제1 내지 제4 래치 제어 신호(LCS1, LCS2, LCS3, LCS4)는 채널의 데이터 전압 출력에 동기하여 1/4H 펄스 폭으로 순차적으로 출력된다.
도 11에서, 화이트 컬러에 대한 샘플링 래치부(SL(W))는 제1/제2 TFT(T1, T2)와 제1/제2 커패시터(C1, C2)를 포함하여 구성될 수 있다. 제1/제2 TFT(T1, T2)의 게이트 전극에는 제1 래치 제어 신호(LCS1)가 입력되어 1 수평 기간 중에서 첫 번째 1/4H 동안 입력되는 화이트 데이터 전압(V_w)이 샘플링 되어 화이트 샘플링 신호(Ws)가 생성된다.
도 11에서, 화이트 컬러에 대한 샘플링 래치부(SL(W))와 레드 컬러에 대한 샘플링 래치부(SL(W))의 제1 TFT(T1)가 서로 직렬로 연결되고 출력 라인을 서로 공유하여 W/R 신호를 출력하므로, W/R 신호는 제1 래치 제어 신호(LCS1)에 의해 첫 번째 1/4H 동안은 화이트 데이터 전압(V_w)으로 출력되고 두 번째 내지 네 번째 1/4H 동안은 레드 데이터 전압(V_r)으로 출력된다.
하지만, 이후 서로 다른 래치 제어 신호(LCS1, LCS2)를 사용하는 제2 TFT(T2)를 통해 W/R 신호가 다시 샘플링 하므로, 화이트 컬러에 대한 샘플링 래치부(SL(W))는 화이트 데이터 전압(V_w)을 화이트 샘플링 신호(Ws)로 출력하고, 레드 컬러에 대한 샘플링 래치부(SL(R))는 레드 데이터 전압(V_r)을 레드 샘플링 신호(Rs)로 출력한다.
도 11에서, 그린 컬러에 대한 샘플링 래치부(SL(G))와 블루 컬러에 대한 샘플링 래치부(SL(B))의 제1 TFT(T1)가 서로 직렬로 연결되고 출력 라인을 서로 공유하여 G/B 신호를 출력하지만, 앞서 설명한 것과 마찬가지로 서로 다른 래치 제어 신호(LCS1, LCS2)를 이용하는 제2 TFT(T2)를 통해 그린 데이터 전압(V_g)과 블루 데이터 전압(V_b)이 서로 분리되어 각각 그린 샘플링 신호(Gs)와 블루 샘플링 신호(Bs)로 샘플링 될 수 있다.
화이트, 레드, 그린 및 블루 샘플링 신호(Ws, Rs, Gs, Bs)는 1/4H 만큼 순차적으로 지연된 상태로 화이트, 레드, 그린 및 블루 데이터 전압(V_w, V_r, V_g, V_b)을 출력한다.
도 11에서, 화이트 컬러에 대한 홀딩 래치부(HL(W))는 제3 TFT(T3)와 제3 커패시터(C3)를 포함하여 구성되고, 로드 신호(LOAD)에 따라 화이트 샘플링 신호(Ws)를 화이트 홀딩 신호(Wh)로 변환하여 화이트 버퍼(BUF(W))에 출력할 수 있다.
화이트, 레드, 그린 및 블루 홀딩 래치부는 모두 같은 로드 신호(LOAD)에 동기하므로, 화이트, 레드, 그린 및 블루 홀딩 신호(Wh)는 같은 타이밍에 각각의 데이터 전압을 대응하는 버퍼에 출력하게 된다.
앞에서는 제2 TFT와 제2 커패시터가 샘플링 래치부에 속하는 것으로는 설명하였지만, 제2 TFT와 제2 커패시터가 홀딩 래치부에 속하는 것으로 할 수도 있다.
화이트 버퍼(BUF(W))는 제4 TFT, 저항(R1) 및 제4 커패시터(C4)를 포함하여 구성되고, 화이트 홀딩 신호(Wh)를 화이트 데이터 라인(DL(W))에 1 수평 기간 동안 일정하게 출력한다. 레드, 그린 및 블루 버퍼도 화이트 버퍼와 마찬가지로 레드, 그린 및 블루 홀딩 신호(Rh, Gh, Bh)를 각각 레드, 그린 및 블루 데이터 라인(DL(R), DL(G), DL(B))에 1 수평 기간 동안 일정하게 출력한다.
스캔 신호(SCAN)는 로드 신호(LOAD)에 동기하여 적어도 1H 동안 턴-온 레벨을 유지하는 스캔 펄스를 순차적으로 출력하여, 데이터 라인(DL)에 공급되는 데이터 전압을 연결된 픽셀 라인의 픽셀들에 공급될 수 있도록 한다.
도 12에서 보듯이, 픽셀 라인에는 하나의 스캔 신호만 공급되므로, DRD 방식과 달리 게이트 라인의 개수가 증가하지 않아 게이트 구동 회로의 구동 속도를 증가시킬 필요가 없고 픽셀의 개구율 감소도 없고, 또한 스캔 신호의 펄스도 1 수평 기간 이상을 유지하여 데이터 전압을 픽셀에 인가하는 시간을 충분히 갖게 된다.
또한, 버퍼부가 각 데이터 라인(DL)에 1 수평 기간 동안 일정한 데이터 전압을 공급하므로, 래치 TFT가 켜지는 1 수평 기간보다 짧은 동안만 데이터 라인(DL)을 충전시키는 디멀티플렉스를 채용하는 방법에 비해 데이터 라인(DL)을 충전하는 시간을 충분히 확보하게 되어, 픽셀에 정확한 데이터 전압을 공급할 수 있게 된다.
또한, 소스 드라이브 IC가 단위 픽셀에 하나의 출력 채널만을 출력하므로, 소스 드라이브 IC의 칩 사이즈를 줄일 수 있게 되고, 하나의 소스 드라이브 IC가 담당할 수 있는 데이터 라인의 개수가 증가하므로 소스 드라이브 IC의 개수를 줄일 수 있게 된다.
도 13은 도 11의 래치부의 구체적인 회로를 변형한 것이다.
도 13의 래치 회로가 도 11과 다른 점은, 샘플링 래치부와 홀딩 래치부 사이에 앰프(A1)를 추가한 것과, 버퍼를 TFT와 같은 스위치 대신 앰프(A2)로 구성한 것이다.
여러 TFT들의 스위칭 동작에 의해 전류에 누수가 발생하여, 도 12에서 보듯이 샘플링 래치부가 출력하는 샘플링 신호(Ws, Rs, Gs, Bs)의 전압이 순간 스위칭 동작의 영향을 받고, 또한 홀딩 신호(Wh, Rs, Gs, Bs)에도 스위칭 동작에 의해 리플이 발생하는 것을 볼 수 있다.
샘플링 래치부와 홀딩 래치부 사이에 앰프(A1)를 추가하고 비반전 증폭기로 구성하여 스위칭 동작의 영향을 줄일 수 있다. 또한, 버퍼를, 도 11과 같이 TFT를 사용하여 구성하지 않고, 앰프(A2)를 사용하여 비반전 증폭기로 구성하여, 전압 변화가 적고 안정적으로 데이터 라인을 구동할 수 있다.
명세서에 기재된 표시 장치는 아래와 같이 설명될 수 있다.
일 실시예에 따른 표시 장치는, 데이터 라인과 게이트 라인에 연결되는 서브픽셀 n개(n은 2 이상 자연수)로 구성되는 단위 픽셀을 복수 개가 배치되는 표시 패널; 1 수평 기간 동안 n개의 데이터 전압을 제1 출력 채널을 통해 순차적으로 출력하기 위한 데이터 구동 회로; 제1 출력 채널을 통해 입력되는 n개의 데이터 전압을 순차적으로 샘플링 하고 n번째 데이터 전압을 샘플링 한 제1 시점을 포함하여 1 수평 기간 동안 샘플링 한 n개의 데이터 전압을 유지시키면서 n개의 데이터 라인에 동시에 공급하기 위한 래치 회로; 및 데이터 라인에 공급되는 데이터 전압에 동기하여 스캔 신호를 게이트 라인에 공급하기 위한 게이트 구동 회로를 포함하여 구성되는 것을 특징으로 한다.
일 실시예에서, 래치 회로는, 제1 출력 채널을 통해 입력되는 n개의 데이터 전압을 순차적으로 샘플링 하여 n개의 데이터 전압을 1 수평 기간 동안 유지하기 위한 샘플링부; 및 n개의 데이터 전압을 제1 시점 이후 1 수평 기간 동안 유지하기 위한 홀딩부를 포함하여 구성될 수 있다.
일 실시예에서, 샘플링부는 1 수평 기간을 n으로 나눈 제1 기간의 펄스 폭을 갖고 제1 기간씩 지연되는 n개의 제어 신호에 동기하여 n개의 데이터 전압을 샘플링 하고, 홀딩부는 로드 신호에 따라 n개의 데이터 전압을 1 수평 기간 동안 유지시킬 수 있다.
일 실시예에서, 로드 신호는 n개의 제어 신호 중 n번째 제어 신호에 동기되고 제1 기간의 펄스 폭을 가질 수 있다.
일 실시예에서, 래치 회로는 홀딩부가 출력하는 n개의 데이터 전압을 데이터 라인에 공급하기 위한 버퍼부를 더 포함하여 구성될 수 있다.
일 실시예에서, 게이트 구동 회로는 로드 신호에 동기하여 1 수평 기간의 펄스 폭을 갖는 스캔 신호를 순차적으로 출력할 수 있다.
일 실시예에서, 표시 장치는 데이터 구동 회로와 게이트 구동 회로를 제어하여 영상 데이터를 표시 패널을 통해 출력하기 위한 타이밍 컨트롤러를 더 포함하고, 타이밍 컨트롤러는 n개의 제어 신호와 로드 신호를 생성하여 래치 회로에 공급할 수 있다.
일 실시예에서, 데이터 구동 회로와 게이트 구동 회로를 제어하여 영상 데이터를 표시 패널을 통해 출력하기 위한 타이밍 컨트롤러를 더 포함하고, 타이밍 컨트롤러는, 하나의 표시 라인을 구성하는 복수 개의 서브픽셀에 공급될 영상 데이터를 n개의 컬러 별로 분리하여 컬러마다 마련된 라인 메모리에 저장하고, 라인 메모리에 저장된 각 컬러의 영상 데이터를 1 수평 기간을 n으로 나눈 제1 기간 간격으로 데이터 구동 회로에 출력할 수 있다.
일 실시예에서, 데이터 구동 회로는, 제1 기간 단위로 동작하여, 제1 기간 동안 타이밍 컨트롤러로부터 하나의 컬러의 영상 데이터를 입력 받고, 제1 기간마다 하나의 컬러에 대한 데이터 전압을 제1 출력 채널을 통해 래치 회로에 출력할 수 있다.
일 실시예에서, 데이터 구동 회로와 게이트 구동 회로를 제어하여 영상 데이터를 표시 패널을 통해 출력하기 위한 타이밍 컨트롤러를 더 포함하고, 데이터 구동 회로는, 1 수평 기간 동안 하나의 표시 라인을 구성하는 복수 개의 서브픽셀에 공급될 영상 데이터를 타이밍 컨트롤러로부터 입력 받고, 멀티플렉서를 통해 영상 데이터로부터 변환된 데이터 전압 중에서 n개의 데이터 전압을 제1 기간 간격으로 제1 출력 채널에 다중화할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시 패널 11: 타이밍 컨트롤러
12: 데이터 구동 회로 13: 게이트 구동 회로
14: 제어 신호 생성 회로 15: 래치부

Claims (10)

  1. 데이터 라인과 게이트 라인에 연결되는 서브픽셀 n개(n은 2 이상 자연수)로 구성되는 단위 픽셀을 복수 개가 배치되는 표시 패널;
    1 수평 기간 동안 n개의 데이터 전압을 제1 출력 채널을 통해 순차적으로 출력하기 위한 데이터 구동 회로;
    상기 제1 출력 채널을 통해 입력되는 n개의 데이터 전압을 순차적으로 샘플링 하고 n번째 데이터 전압을 샘플링 한 제1 시점을 포함하여 1 수평 기간 동안 상기 샘플링 한 n개의 데이터 전압을 유지시키면서 n개의 데이터 라인에 동시에 공급하기 위한 래치 회로; 및
    상기 데이터 라인에 공급되는 데이터 전압에 동기하여 스캔 신호를 상기 게이트 라인에 공급하기 위한 게이트 구동 회로를 포함하여 구성되는 표시 장치.
  2. 제1 항에 있어서,
    상기 래치 회로는,
    상기 제1 출력 채널을 통해 입력되는 n개의 데이터 전압을 순차적으로 샘플링 하여 상기 n개의 데이터 전압을 상기 1 수평 기간 동안 유지하기 위한 샘플링부; 및
    상기 n개의 데이터 전압을 상기 제1 시점 이후 1 수평 기간 동안 유지하기 위한 홀딩부를 포함하여 구성되는 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서,
    상기 샘플링부는 상기 1 수평 기간을 n으로 나눈 제1 기간의 펄스 폭을 갖고 상기 제1 기간씩 지연되는 n개의 제어 신호에 동기하여 상기 n개의 데이터 전압을 샘플링 하고,
    상기 홀딩부는 로드 신호에 따라 상기 n개의 데이터 전압을 상기 1 수평 기간 동안 유지시키는 것을 특징으로 하는 표시 장치.
  4. 제3 항에 있어서,
    상기 로드 신호는 상기 n개의 제어 신호 중 n번째 제어 신호에 동기되고 상기 제1 기간의 펄스 폭을 갖는 것을 특징으로 하는 표시 장치.
  5. 제3 항에 있어서,
    상기 래치 회로는 상기 홀딩부가 출력하는 n개의 데이터 전압을 상기 데이터 라인에 공급하기 위한 버퍼부를 더 포함하여 구성되는 것을 특징으로 하는 표시 장치.
  6. 제3 항에 있어서,
    상기 게이트 구동 회로는 상기 로드 신호에 동기하여 상기 1 수평 기간의 펄스 폭을 갖는 스캔 신호를 순차적으로 출력하는 것을 특징으로 하는 표시 장치.
  7. 제3 항에 있어서,
    상기 데이터 구동 회로와 게이트 구동 회로를 제어하여 영상 데이터를 상기 표시 패널을 통해 출력하기 위한 타이밍 컨트롤러를 더 포함하고,
    상기 타이밍 컨트롤러는 상기 n개의 제어 신호와 상기 로드 신호를 생성하여 상기 래치 회로에 공급하는 것을 특징으로 하는 표시 장치.
  8. 제1 항에 있어서,
    상기 데이터 구동 회로와 게이트 구동 회로를 제어하여 영상 데이터를 상기 표시 패널을 통해 출력하기 위한 타이밍 컨트롤러를 더 포함하고,
    상기 타이밍 컨트롤러는, 하나의 표시 라인을 구성하는 복수 개의 서브픽셀에 공급될 영상 데이터를 n개의 컬러 별로 분리하여 컬러마다 마련된 라인 메모리에 저장하고, 상기 라인 메모리에 저장된 각 컬러의 영상 데이터를 상기 1 수평 기간을 n으로 나눈 제1 기간 간격으로 상기 데이터 구동 회로에 출력하는 것을 특징으로 하는 표시 장치.
  9. 제8 항에 있어서,
    상기 데이터 구동 회로는, 상기 제1 기간 단위로 동작하여, 상기 제1 기간 동안 상기 타이밍 컨트롤러로부터 하나의 컬러의 영상 데이터를 입력 받고, 상기 제1 기간마다 하나의 컬러에 대한 데이터 전압을 상기 제1 출력 채널을 통해 상기 래치 회로에 출력하는 것을 특징으로 하는 표시 장치.
  10. 제1 항에 있어서,
    상기 데이터 구동 회로와 게이트 구동 회로를 제어하여 영상 데이터를 상기 표시 패널을 통해 출력하기 위한 타이밍 컨트롤러를 더 포함하고,
    상기 데이터 구동 회로는, 상기 1 수평 기간 동안 하나의 표시 라인을 구성하는 복수 개의 서브픽셀에 공급될 영상 데이터를 상기 타이밍 컨트롤러로부터 입력 받고, 멀티플렉서를 통해 상기 영상 데이터로부터 변환된 데이터 전압 중에서 상기 n개의 데이터 전압을 상기 제1 기간 간격으로 상기 제1 출력 채널에 다중화하는 것을 특징으로 하는 표시 장치.
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