KR20190064082A - 게이트 구동 회로 - Google Patents

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Abstract

본 발명은 임의의 스테이지의 캐리 신호 출력부에 불량이 발생되더라고 다른 스테이지의 캐리 신호 출력부에서 출력되는 캐리 신호를 이용하여 리페어 할 수 있는 게이트 구동 회로에 관한 것으로, 종속적으로 접속되고, 각각 캐리 신호 출력부와 스캔 신호 출력부를 구비하여 캐리 신호와 스캔 신호를 출력하는 복수개의 스테이지를 포함하고, 홀수 번째 (또는 짝수 번째) 스테이지에서 출력되는 캐리 신호는 2개의 후단 스테이지를 세트 시키고, 2개의 전단 스테이지를 리셋시키도록 구성한 것이다.

Description

게이트 구동 회로 {Gate driver}
본 발명은 표시 장치의 게이트 구동 회로에 관한 것으로, 특히 캐리 출력부의 불량 발생 시 이를 리페어(Repair)할 수 있는 게이트 구동 회로에 관한 것이다.
정보화 사회가 발전하고, 이동통신 단말기 및 노트북 컴퓨터와 같은 각종 휴대용 전자기기가 발전함에 따라 이에 적용할 수 있는 평판 표시 장치(Flat Panel Display Device)에 대한 요구가 점차 증대되고 있다.
이와 같은 평판 표시 장치로는, 액정을 이용한 액정 표시 장치(LCD: Liquid Crystal Display)와 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED)를 이용한 OLED 표시 장치가 활용되고 있다.
이러한 표시 장치들은 영상을 표시하기 위해 복수개의 게이트 라인들 및 복수개의 데이터 라인들을 구비한 표시 패널과, 상기 표시 패널을 구동하기 위한 구동 회로로 구성된다.
상기 구동 회로는 상기 복수개의 게이트 라인들을 구동하는 게이트 구동 회로와, 상기 복수개의 데이터 라인들을 구동하는 데이터 구동 회로와, 상기 게이트 구동 회로와 상기 데이터 구동 회로에 영상 데이터 및 각종 제어신호를 공급하는 타이밍 컨트롤러 등으로 이루어진다.
상기 표시 패널은, 사용자에게 이미지를 제공하는 표시 영역(active area, AA)과 상기 표시영역(AA)의 주변 영역인 비표시 영역(non-active area, NA)으로 정의된다.
또한, 상기 표시 패널의 상기 복수개의 게이트 라인들과 복수개의 데이터 라인들의 각 화소를 구동하기 위한 스캔 펄스와 데이트 신호를 제공하기 위하여 상기 비표시 영역 또는 표시 패널 외부에 게이트 구동 회로 및 데이터 구동 회로가 구비된다.
상기 게이트 구동 회로는, 적어도 하나의 게이트 드라이브 IC로 구성될 수도 있지만, 상기 표시 패널의 상기 복수개의 신호 라인 (게이트 라인들 및 데이터 라인들)과 서브 화소를 형성하는 과정에서 상기 표시 패널의 비표시 영역(NA)상에 동시에 형성될 수 있다. 결과적으로 상기 게이트 구동 회로가 상기 표시 패널 내부에 포함되게 된다. 이를 게이트-인-패널(Gate-In-Panel; 이하 “GIP”라고도 함)이라 한다.
상기와 같은 게이트 구동 회로는 각 게이트 라인들에 스캔 펄스를 순차적으로 공급하기 위하여, 게이트 라인의 개수 이상의 복수개의 스테이지(stage)를 포함하여 구성된다.
즉, 게이트 라인 수가 n개 일 경우, 상기 스테이지는 n개 이상 구비된다.
도 1은 종래의 게이트 구동 회로의 블록 구성도이고, 도 2은 종래의 n번째 스테이지의 구성 블럭도이며, 도 3은 도 2의 상기 출력부(20)의 회로적 구성도이고, 도 4는 종래의 (n-3)번째 내지 (n+3)번째 스테이지의 캐리 신호들(C(n-3) ~ C(n+3))과 제 1 노드(Q)의 파형도이다.
도 1에 도시한 바와 같이, 종래의 게이트 구동 회로는, 종속적으로 접속된 복수개의 스테이지((n-3)th stage ~ (n+3)th stage)를 포함하고, 하나의 스테이지는 타이밍 컨트롤러로부터 인가되는 클럭신호(SCCLKs, CRCLKs)에 따라 순차적으로 스캔 신호(SCOUT) 및 캐리 신호(C)를 생성하는 출력부를 포함한다.
구체적으로 상기 게이트 구동회로는 상기 타이밍 컨트롤러로부터 다수의 클럭신호(SCCLKs, CRCLKs), 게이트 하이 전압(VGH), 다수의 게이트 로우 전압(VGLs) 및 게이트 스타트 펄스(VST) 등이 인가된다.
상기 다수의 클럭신호(SCCLKs, CRCLKs)는 스캔 펄스 출력용 클럭신호(SCCLKs)와 캐리 펄스 출력용 클럭신호(CRCLKs)를 포함한다.
상기 각 스테이지에서 출력되는 스캔 신호(SCOUT)는 해당 게이트 라인을 순차적으로 구동하기 위한 것이고, 상기 각 스테이지에서 출력되는 캐리 신호(C)는 전단 스테이지를 리세트(reset)시키거나, 다음 단 스테이지를 세트(set)하기 위한 신호이다.
따라서, n번째 스테이지((n)th stage)는 전단 스테이지((n-3)th stage)에서 출력되는 캐리 신호(C(n-3)) 또는 타이밍 제어부에서 출력되는 시작 신호(VST)에 의해 셋팅되고, 후단 스테이지((n+3)th stage)에서 출력되는 캐리 신호(C(n+3)) 또는 상기 타이밍 제어부에서 출력되는 리세트 신호(RST)에 의해 리셋되어 캐리 신호(C(n) 및 스캔 신호(SCOUT(n)를 출력한다.
상기 각 스테이지는, 도 2에 도시한 바와 같이, 전단 스테이지에서 출력되는 캐리 신호(C)에 의해 셋팅되고, 후단 스테이지에서 출력되는 캐리 신호(C)에 의해 리셋팅되어 제 1 및 제 2 노드(Q, Qb)의 전압을 제어하는 노드 제어부(10)와, 상기 다수의 스캔 펄스 출력용 클럭신호(SCCLKs) 중 하나의 스캔 펄스 출력용 클럭신호와 상기 다수의 캐리 펄스 출력용 클럭신호(CRCLKs) 중 하나의 캐리 펄스 출력용 클럭 신호를 수신하여, 상기 제 1 및 제 2 노드(Q, Qb)의 전압 레벨에 따라 상기 스캔 신호(SCOUT(n)) 및 상기 캐리 신호(C(n))를 출력하는 출력부(20)를 포함하여 구성된다.
상기 출력부(20)는, 도 3에 도시한 바와 같이, 캐리 신호 출력부(21) 및 스캔 신호 출력부(22)를 구비하여 구성된다.
상기 캐리 신호 출력부(21)는 복수개의 캐리용 클럭 신호(CRCLKs) 중 하나의 캐리 펄스 출력용 클럭 신호가 인가되는 캐리 펄스 출력용 클럭 신호 단(CRCLK(n))과 제 1 게이트 로우 전압단(VGL1) 사이에 직렬 연결되는 제 1 풀업 트랜지스터(Tpc) 및 제 1 풀다운 트랜지스터(Tdc)로 구성된다.
상기 제 1 풀업 트랜지스터(Tpc)는 상기 제 1 노드(Q)의 전압 레벨에 따라 온/오프되고, 상기 제 1 풀다운 트랜지스터(Tdc)는 상기 제 2 노드(Qb)의 전압 레벨에 따라 온/오프되어 캐리 신호(C(n))를 출력한다.
상기 스캔 신호 출력부(22)는, 복수개의 스캔 펄스 출력용 클럭 신호(SCCLKs) 중 하나의 스캔 펄스 출력용 클럭 신호가 인가되는 스캔 펄스 출력용 클럭 신호 단(SCCLK(n))과 제 2 게이트 로우 전압단(VGL2) 사이에 직렬 연결되는 제 2 풀업 트랜지스터(Tp1) 및 제 2 풀다운 트랜지스터(Td1)와, 상기 제 2 풀업 트랜지스터(Tp1)의 게이트 전극과 소오스 전극 사이에 연결되는 부스팅(boosting)용 제 1 커패시터(C1)로 구성된다.
상기 제 2 풀업 트랜지스터(Tp1)는 상기 제 1 노드(Q)의 전압 레벨에 따라 온/오프되고, 상기 제 2 풀다운 트랜지스터(Td1)는 상기 제 2 노드(Qb)의 전압 레벨에 따라 온/오프되어 스캔 신호(SCOUT(n))를 출력한다.
여기서, 상기 캐리 신호 출력부(21) 및 상기 스캔 신호 출력부(22)의 제 1 풀업 트랜지스터(Tpc) 및 제 2 풀업 트랜지스터(Tp1)가 불량에 가장 최약한 구조를 갖는다.
따라서, (n)번째 및 (n+1)번째 스테이지의 제 1 노드(Q)의 전압 파형은 도 4와 같다.
즉, 상술한 바와 같이, (n)번째 스테이지((n)th stage)는 3번째 전단 스테이지((n-3)th stage)에서 출력되는 캐리 신호(C(n-3))에 의해 셋팅되고, 3번째 후단 스테이지((n+3)th stage)에서 출력되는 캐리 신호(C(n+3))에 의해 리셋되므로, (n)번째 스테이지의 제 1 노드(Q)는 상기 캐리 신호(C(n-3))에 동기되어 게이트 하이 전압(VGH) 상태가 되고, 상기 캐리 신호(C(n+3))에 동기되어 게이트 로우 전압(VGL) 상태가 된다. 그리고, (n)번째 스테이지((n)th stage)에 인가되는 캐리 펄스 출력용 클럭신호(CRCLK(n))에 의해 부스트랩핑되어 게이트 하이 전압(VGH)보다 더 높은 하이 전압(2VGH) 상태가 된다.
이와 같이 상기 제 1 노드(Q)가 브트스트랩핑된 상태에서, 상기 캐리 펄스 출력용 클럭신호(CRCLK(n))를 캐리 신호(C(n))로 출력한다.
마찬가지로, (n+1)번째 스테이지의 제 1 노드(Q)는 상기 캐리 신호(C(n-2))에 동기되어 게이트 하이 전압(VGH) 상태가 되고, 상기 캐리 신호(C(n+4))에 동기되어 게이트 로우 전압(VGL) 상태가 된다. 그리고, (n+1)번째 스테이지((n+1)th stage)에 인가되는 캐리 펄스 출력용 클럭신호(CRCLK(n+1))에 의해 부스트랩핑되어 게이트 하이 전압(VGH)보다 더 높은 하이 전압(2VGH) 상태가 된다.
이와 같이 상기 제 1 노드(Q)가 브트스트랩핑된 상태에서, 상기 캐리 펄스 출력용 클럭신호(CRCLK(n+1))를 캐리 신호(C(n+1))로 출력한다.
이와 같이 종래의 게이트 구동 회로는 복수개의 스테이지가 종속적으로 접속되고, 각 스테이지가 전단 스테이지에서 출력되는 캐리 신호에 의해 셋팅되고, 후단 스테이지에서 출력되는 캐리 신호에 의해 리셋팅되도록 구성되어 있으므로, 상기 캐리 신호 출력부의 제 1 풀업 트랜지스터(Tpc)에 불량이 발생하게 되면, 각 스테이지를 셋팅 및 리셋팅하는 신호 전달이 불가능하여 표시 패널이 구동되지 않게 된다.
본 발명은 종래와 같은 문제점을 해결하기 위한 것으로, 임의의 스테이지의 캐리 신호 출력부에 불량이 발생되더라고 다른 스테이지의 캐리 신호 출력부에서 출력되는 캐리 신호를 이용하여 리페어 할 수 있는 게이트 구동 회로를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동 회로는, 종속적으로 접속되고, 각각 캐리 신호 출력부와 스캔 신호 출력부를 구비하여 캐리 신호와 스캔 신호를 출력하는 복수개의 스테이지를 포함하고, 홀수 번째 (또는 짝수 번째) 스테이지에서 출력되는 캐리 신호는 2개의 후단 스테이지를 세트 시키고, 2개의 전단 스테이지를 리셋시킴에 그 특징이 있다.
여기서, 짝수 번째 (또는 홀수 번째) 스테이지에서 출력되는 캐리 신호는 다른 스테이지를 세트 시키거나 리셋시키기 위해 사용되지 않음을 특징으로 한다.
상기 짝수 번째 (또는 홀수 번째) 스테이지의 상기 캐리 신호 출력부의 출력단은 상기 홀수 번째 (또는 짝수 번째) 스테이지의 상기 캐리 신호 출력부의 출력단에 중첩됨을 특징으로 한다.
상기 홀수 번째 (또는 짝수 번째) 스테이지의 상기 캐리 신호 출력부에서 캐리 신호가 출력되지 않을 경우, 상기 중첩되는 영역에서 상기 짝수 번째 (또는 홀수 번째) 스테이지의 상기 캐리 신호 출력부의 출력단과 상기 홀수 번째 (또는 짝수 번째) 스테이지의 상기 캐리 신호 출력부의 출력단을 전기적으로 연결하여 리페어 시킴을 특징으로 한다.
(n) 번째 스테이지의 캐리 신호 출력부에서 출력되는 캐리 신호는 (n+2) 번째 스테이지 및 (n+3) 번째 스테이지를 세트 시키고, (n-4) 번째 스테이지 및 (n-3) 번째 스테이지를 리세트 시킴을 특징으로 한다.
각 스테이지의 상기 캐리 신호 출력부와 상기 스캔 신호 출력부는 동일 위상을 갖는 동일 상의 클럭 신호에 의해 구동됨을 특징으로 한다.
각 스테이지의 상기 스캔 신호 출력부는 1/2H 구간 중첩되어 순차적으로 쉬프트되는 k상의 스캔 펄스 출력용 클럭 신호에 의해 구동되고, 상기 각 스테이지의 캐리 신호 출력부는 서로 중첩되지 않도록 쉬프트되는 k/2상의 캐리 펄스 출력용 클럭 신호에 의해 구동됨을 특징으로 한다.
인접한 2개의 스테이지에 상기 k/2상의 캐리 펄스 출력용 클럭 신호 중 동일 클럭 신호가 인가됨을 특징으로 한다.
상기와 같은 특징을 갖는 본 발명에 따른 게이트 구동 회로에 있어서는 다음과 같은 효과가 있다.
즉, 홀수 번째(또는 짝수 번째) 스테이지에서 출력되는 캐리 신호가 2개의 후단 스테이지를 세트 시키고, 2개의 전단 스테이지를 리셋시키며, 짝수 번째(또는 홀수 번째) 스테이지에서 출력되는 캐리 신호는 후단 스테이지를 세트 시키거나 전단 스테이지를 리셋시키지 않도록 구성하고, 상기 짝수 번째 (또는 홀수 번째) 스테이지의 상기 캐리 신호 출력부의 출력단은 상기 홀수 번째 (또는 짝수 번째) 스테이지의 상기 캐리 신호 출력부의 출력단에 중첩되도록 구성한다. 따라서, 상기 홀수 번째(또는 짝수 번째) 스테이지에서 캐리 신호가 출력되지 않을 경우, 상기 중첩되는 영역에서 상기 짝수 번째 (또는 홀수 번째) 스테이지의 상기 캐리 신호 출력부의 출력단과 상기 홀수 번째 (또는 짝수 번째) 스테이지의 상기 캐리 신호 출력부의 출력단을 전기적으로 연결할 수 있으므로, 리페어를 용하게 실시할 수 있다.
도 1은 종래의 게이트 구동 회로의 블록 구성도
도 2은 종래의 n번째 스테이지의 구성 블럭도
도 3은 도 2의 상기 출력부(20)의 회로적 구성도
도 4는 종래의 (n-3)번째 내지 (n+3)번째 스테이지의 캐리 신호들(C(n-3) ~ C(n+3))과 제 1 노드(Q)의 파형도
도 5는 본 발명에 따른 평판 표시 장치를 간략히 나타내는 구성도
도 6은 본 발명의 실시예에 따른 게이트 구동 회로의 블록 구성도
도 7은 본 발명의 실시예에 따른 리페어 방법을 설명하기 위한 게이트 구동 회로의 블록 구성도
도 8은 본 발명의 실시예에 따른 게이트 구동 회로의 스캔 펄스 출력용 클럭 신호(SCCLK1~SCCLK6), 스캔 신호(SCOUT(n-3)~SCOUT(n+4)) 및 Q 노드(Q(n)~Q(n+1))의 출력 파형도
도 9는 본 발명의 제 1실시예에 따른 게이트 구동 회로의 캐리 펄스 출력용 클럭 신호(CRCLK1~CRCLK6), 캐리 신호(C(n-3)~C(n+4)) 및 Q 노드(Q(n)~Q(n+1))의 출력 파형도
도 10은 본 발명의 제 2실시예에 따른 게이트 구동 회로의 캐리 펄스 출력용 클럭 신호(CRCLK1~CRCLK3), 캐리 신호(C(n-3)~C(n+4)) 및 Q 노드(Q(n)~Q(n+1))의 출력 파형도
상기와 같은 특징을 갖는 본 발명에 따른 게이트 구동 회로 및 이를 구비한 평판 표시 장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 5는 본 발명에 따른 평판 표시 장치를 간략히 나타내는 구성도이다.
본 발명에 따른 평판 표시 장치는, 도 5에 도시한 바와 같이, 표시 패널(1), 게이트 구동 회로(2), 데이터 구동 회로(3) 및 타이밍 콘트롤러(4)를 포함하여 구성된다.
상기 표시 패널(1)은 복수개의 게이트 라인들(GL)과 복수개의 데이터 라인들(DL)이 배치되고, 상기 복수개의 게이트 라인들(GL)과 복수개의 데이터 라인들(DL)의 교차 영역에 복수개의 서브 픽셀들(P)이 매트릭스 형태로 배열된다. 상기 복수개의 서브 화소들(P)은 상기 게이트 라인들(GL)로부터 공급되는 스캔 펄스(G)에 응답하여 상기 복수개의 데이터 라인들(DL)로부터 공급되는 영상 신호(데이터 전압)에 따른 영상을 표시한다.
상기 표시 패널(1)이 액정 표시 장치의 표시 패널(액정 표시 패널)일 경우, 상기 액정 표시 패널은, 유리 기판상에 박막트랜지스터 어레이가 형성되는 박막트랜지스터 어레이 기판과, 유리 기판상에 칼라 필터 어레이가 형성되는 칼라 필터 어레이 기판과, 상기 박막트랜지스터 어레이 기판과 상기 칼라 필터 어레이 기판 사이에 충진된 액정층을 구비한다.
상기 박막 트랜지스터 어레이 기판은, 제1방향으로 연장되는 복수개의 게이트 라인들(GL)과, 제1방향과 수직인 제2방향으로 연장되는 복수개의 데이터 라인들(DL)을 포함하며, 각 게이트 라인과 각 데이터 라인에 의하여 하나의 서브 화소 영역(Pixel; P)이 정의된다. 하나의 서브 화소 영역(P) 내에는 하나의 박막 트랜지스터와 화소 전극이 형성된다.
이와 같이 구성된 상기 액정 표시 패널은, 전기장 생성 전극 (화소 전극 및 공통 전극)에 전압을 인가하여 상기 액정층에 전기장을 생성하고, 상기 전기장에 의해 액정층의 액정 분자들의 배열 상태를 조절하여 입사광의 편광을 제어함으로써 영상을 표시한다.
또한, 상기 표시 패널(1)이 OLED 표시 장치의 OLED 표시 패널일 경우, 상기 OLED 표시 패널은 상기 복수개의 게이트 라인들과 복수개의 데이터 라인들이 교차하여 서브 화소가 정의되고, 각 서브 화소들은, 애노드 및 캐소드와 상기 애노드 및 캐소드 사이의 유기 발광층으로 구성된 OLED와, 상기 OLED를 독립적으로 구동하는 화소 회로를 구비한다.
상기 화소 회로는 다양하게 구성될 수 있으나, 적어도 하나의 스위칭 TFT, 커패시터 및 구동 TFT를 포함한다.
상기 적어도 하나의 스위칭 TFT는 스캔 펄스에 응답하여 데이터 전압을 상기 커패시터에 충전한다. 상기 구동 TFT는 상기 커패시터에 충전된 데이터 전압에 따라 OLED로 공급되는 전류량을 제어하여 OLED의 발광량을 조절한다.
상기 표시 패널(1)은, 사용자에게 이미지를 제공하는 표시 영역(active area, AA)과 상기 표시영역(AA)의 주변 영역인 비표시 영역(non-active area, NA)으로 정의된다.
상기 게이트 구동 회로(2)는 GIP(gate in panel)형 게이트 드라이버로서, 표시 패널(1)의 비표시 영역에 배치된다.
이러한 게이트 구동 회로(2)는 상기 타이밍 컨트롤러(4)로부터 제공된 복수개의 게이트 제어 신호들(GCS)에 따라 각 게이트 라인들(GL)에 스캔 신호 (게이트 구동 신호, SCOUT)를 순차적으로 공급하는 게이트 쉬프트 레지스터로 구성된다.
상기 복수개의 게이트 제어신호들(GCS)는 서로 다른 위상을 갖는 복수개의 클럭 신호(CLK1-6), 상기 게이트 구동 회로(2)의 구동 시작을 지시하는 게이트 스타트 신호(VST), 리셋 신호 (RST), 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL1, VGL2) 등을 포함한다.
상기 데이터 구동 회로(3)는 상기 타이밍 컨트롤러(4)로부터 입력되는 디지털 영상 데이터(RGB)를 기준 감마 전압을 이용하여 아날로그 데이터 전압으로 변환하고, 변환된 아날로그 데이터 전압을 상기 복수개의 데이터 라인들(DL)에 공급한다. 이러한 데이터 구동 회로(3)는 상기 타이밍 컨트롤러(4)로부터 제공된 복수개의 데이터 제어 신호들(DCS)에 따라 제어된다.
상기 타이밍 컨트롤러(4)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(1)의 크기 및 해상도에 알맞게 정렬하여 상기 데이터 구동 회로(3)에 공급한다. 또한, 상기 타이밍 컨트롤러(4)는 외부로부터 입력되는 동기 신호(SYNC)들, 예를 들어 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용하여 복수개의 게이트 제어신호들(GCS) 및 복수개의 데이터 제어신호들(DCS)를 생성하여 상기 게이트 구동 회로(2) 및 상기 데이터 구동 회로(3)에 각각 공급한다.
상기 게이트 구동 회로(2)는 상기 복수개의 게이트 라인들(GL) 각각에 스캔 신호(게이트 구동 신호, SCOUT(n))를 순차적으로 공급하기 위하여, 복수개의 스테이지를 포함하여 구성된다.
본 발명에 따른 게이트 구동 회로(2)의 각 스테이지는 종래의 게이트 구동 회로와 동일하게 각 게이트 라인에 스캔 신호를 출력하지만, 종래의 게이트 구동 회로와 다르게 캐리 신호를 출력한다.
즉, 홀수번째(또는 짝수번째) 스테이지에서 출력되는 캐리 신호가 2개의 후단 스테이지를 세트 시키고, 2개의 전단 스테이지를 리셋시키고, 짝수번째(또는 홀수번째) 스테이지에서 출력되는 캐리 신호는 후단 스테이지를 세트 시키거나 전단 스테이지를 리셋시키지 않는다.
도 6은 본 발명에 따른 게이트 구동 회로의 블록 구성도이다.
도 6에 도시한 바와 같이, 본 발명에 따른 게이트 구동 회로는, 종속적으로 접속된 복수개의 스테이지((n-3)th stage ~ (n+3)th stage)를 포함한다. 하나의 스테이지는 타이밍 컨트롤러로부터 인가되는 클럭신호(SCCLKs, CRCLKs)에 따라 순차적으로 스캔 신호(SCOUT) 및 캐리 신호(C)를 생성하는 출력부를 포함한다.
구체적으로 상기 게이트 구동회로는 상기 타이밍 컨트롤러로부터 다수의 클럭신호(SCCLKs, CRCLKs), 게이트 하이 전압(VGH), 다수의 게이트 로우 전압(VGLs) 및 게이트 스타트 펄스(VST) 등이 인가된다.
상기 다수의 클럭신호(SCCLKs, CRCLKs)는 스캔 펄스 출력용 클럭신호(SCCLKs)와 캐리 펄스 출력용 클럭신호(CRCLKs)를 포함한다.
상기 각 스테이지((n-3)th stage ~ (n+3)th stage)는 해당 게이트 라인을 구동하기 위한 스캔 신호(SCOUT(n-3)~SCOUT(n+3))를 출력한다.
그러나, 상기 각 스테이지((n-3)th stage ~ (n+3)th stage)는 전단 스테이지를 리세트(reset)시키거나, 후단 스테이지를 세트(set)하기 위한 캐리 신호(C(n-3)~C(n+3)를 출력한다. 그러나, 모든 스테이지((n-3)th stage ~ (n+3)th stage)가 전단 스테이지를 리세트(reset)시키거나, 다음 단 스테이지를 세트(set)하지 않는다.
홀수 번째 (또는 짝수 번째) 스테이지(…, (n-3)th stage, (n-1)th stage, (n+1)th stage, (n+3)th stage, …)에서 출력되는 캐리 신호(…, (C(n-3), C(n-1), C(n+1), C(n+3), …)는 전단 스테이지를 리세트(reset)시키거나, 다음 단 스테이지를 세트(set)하기 위해 사용되지 않는다. 다시 말하면, 상기 홀수 번째 (또는 짝수 번째) 스테이지(…, (n-3)th stage, (n-1)th stage, (n+1)th stage, (n+3)th stage, …)의 캐리 신호 출력단(…, C(n-3), C(n-1), C(n+1), C(n+3), …)는 전단 스테이지 및 후단 스테이지에 연결되지 않는다.
상기 홀수 번째 (또는 짝수 번째) 스테이지(…, (n-3)th stage, (n-1)th stage, (n+1)th stage, (n+3)th stage, …)의 캐리 신호 출력단(…, C(n-3), C(n-1), C(n+1), C(n+3), …)는 전단 스테이지 및 후단 스테이지의 캐리 신호 출력단에 중첩된다.
한편, 짝수 번째 (또는 홀수 번째) 스테이지(…, (n-2)th stage, (n)th stage, (n+2)th stage, …)에서 출력되는 캐리 신호(…, (C(n-2), C(n), C(n+2), …)는 2개의 전단 스테이지를 리세팅(resetting) 시키고, 2개의 후단 스테이지를 세트(setting) 시킨다. 다시 말하면, 상기 짝수 번째 (또는 홀수 번째) 스테이지(…, (n-2)th stage, (n)th stage, (n+2)th stage, …)의 캐리 신호 출력단(…, C(n-2), C(n), C(n+2), …)는 2개의 전단 스테이지 및 2개의 후단 스테이지에 연결된다.
즉, (n-2) 번째 스테이지((n-2)th stage)의 캐리 신호(C(n-2))는 (n) 번째 스테이지((n)th stage) 및 (n+1) 번째 스테이지((n+1)th stage)를 세트 시키고, (n-6) 번째 스테이지((n-6)th stage) 및 (n-5) 번째 스테이지((n-5)th stage)를 리세트 시킨다.
(n) 번째 스테이지((n)th stage)의 캐리 신호(C(n))는 (n+2) 번째 스테이지((n+2)th stage) 및 (n+3) 번째 스테이지((n+3)th stage)를 세트 시키고, (n-4) 번째 스테이지((n-4)th stage) 및 (n-3) 번째 스테이지((n-3)th stage)를 리세트 시킨다.
(n+2) 번째 스테이지((n+2)th stage)의 캐리 신호(C(n+2))는 (n+4) 번째 스테이지((n+4)th stage) 및 (n+5) 번째 스테이지((n+5)th stage)를 세트 시키고, (n-2) 번째 스테이지((n-2)th stage) 및 (n-1) 번째 스테이지((n-1)th stage)를 리세트 시킨다.
(n+4) 번째 스테이지((n+4)th stage)의 캐리 신호(C(n+4))는 (n+6) 번째 스테이지((n+6)th stage) 및 (n+7) 번째 스테이지((n+7)th stage)를 세트 시키고, (n) 번째 스테이지((n)th stage) 및 (n+1) 번째 스테이지((n-1)th stage)를 리세트 시킨다.
본 발명에 따른 게이트 구동회로에서, 각 스테이지의 구성은 상기 종래 기술에서 설명한 도 2및 도 3에 도시한 바와 같다.
즉, 각 스테이지는, 도 2에 도시한 바와 같이, 전단 스테이지에서 출력되는 캐리 신호(C)에 의해 셋팅되고, 후단 스테이지에서 출력되는 캐리 신호(C)에 의해 리셋팅되어 제 1 및 제 2 노드(Q, Qb)의 전압을 제어하는 노드 제어부(10)와, 상기 다수의 스캔 펄스 출력용 클럭신호(SCCLKs) 중 하나의 스캔 펄스 출력용 클럭신호와 상기 다수의 캐리 펄스 출력용 클럭신호(CRCLKs) 중 하나의 캐리 펄스 출력용 클럭 신호를 수신하여, 상기 제 1 및 제 2 노드(Q, Qb)의 전압 레벨에 따라 상기 스캔 신호(SCOUT(n)) 및 상기 캐리 신호(C(n))를 출력하는 출력부(20)를 포함하여 구성된다.
상기 출력부(20)는, 도 3에 도시한 바와 같이, 캐리 신호 출력부(21) 및 스캔 신호 출력부(22)를 구비하여 구성된다.
상기 캐리 신호 출력부(21)는 복수개의 캐리용 클럭 신호(CRCLKs) 중 하나의 캐리 펄스 출력용 클럭 신호가 인가되는 캐리 펄스 출력용 클럭 신호 단(CRCLK(n))과 제 1 게이트 로우 전압단(VGL1) 사이에 직렬 연결되는 제 1 풀업 트랜지스터(Tpc) 및 제 1 풀다운 트랜지스터(Tdc)로 구성된다.
상기 제 1 풀업 트랜지스터(Tpc)는 상기 제 1 노드(Q)의 전압 레벨에 따라 온/오프되고, 상기 제 1 풀다운 트랜지스터(Tdc)는 상기 제 2 노드(Qb)의 전압 레벨에 따라 온/오프되어 캐리 신호(C(n))를 출력한다.
상기 스캔 신호 출력부(22)는, 복수개의 스캔 펄스 출력용 클럭 신호(SCCLKs) 중 하나의 스캔 펄스 출력용 클럭 신호가 인가되는 스캔 펄스 출력용 클럭 신호 단(SCCLK(n))과 제 2 게이트 로우 전압단(VGL2) 사이에 직렬 연결되는 제 2 풀업 트랜지스터(Tp1) 및 제 2 풀다운 트랜지스터(Td1)와, 상기 제 2 풀업 트랜지스터(Tp1)의 게이트 전극과 소오스 전극 사이에 연결되는 부스팅(boosting)용 제 1 커패시터(C1)로 구성된다.
상기 제 2 풀업 트랜지스터(Tp1)는 상기 제 1 노드(Q)의 전압 레벨에 따라 온/오프되고, 상기 제 2 풀다운 트랜지스터(Td1)는 상기 제 2 노드(Qb)의 전압 레벨에 따라 온/오프되어 스캔 신호(SCOUT(n))를 출력한다.
이와 같이 구성된 본 발명에 따른 게이트 구동 회로에서 리페어 방법을 설명하면 다음과 같다.
도 7은 본 발명의 실시예에 따른 리페어 방법을 설명하기 위한 게이트 구동 회로의 블록 구성도이다.
도 7에서는 (n) 번째 스테이지((n)th stage)의 캐리 신호 출력부(도 3의 21 참조)에 결함이 발생하여 캐리 신호(C(n))가 출력되지 않은 경우를 예시한 것이다.
도 7에서, (n) 번째 스테이지((n)th stage)에서 캐리 신호(C(n))가 출력되지 않으면, (n+2) 번째 스테이지((n+2)th stage) 및 (n+3) 번째 스테이지((n+3)th stage)는 세트 되지 않고, (n-4) 번째 스테이지((n-4)th stage) 및 (n-3) 번째 스테이지((n-3)th stage)는 리세트 되지 않으므로, 게이트 구동 회로가 동작되지 않는다.
이와 같이, 상기 (n) 번째 스테이지((n)th stage)에서 캐리 신호(C(n))가 출력되지 않아서 게이트 구동 회로가 동작되지 않을 경우, 도 7에서 화살표로 표시한 바와 같이, 상기 (n) 번째 스테이지((n)th stage)의 캐리 신호 출력단과 (n+1) 번째 스테이지((n+1)th stage)의 캐리 신호 출력단이 중첩되어 있는 부분에 레이저 등을 조사하여 상기 (n) 번째 스테이지((n)th stage)의 캐리 신호 출력단과 상기 (n+1) 번째 스테이지((n+1)th stage)의 캐리 신호 출력단을 전기적으로 연결시킨다.
그리고, 상기 (n) 번째 스테이지((n)th stage)의 캐리 신호 출력단과 상기 (n) 번째 스테이지((n)th stage) 사이를 절단시킨다.
따라서, 상기 (n+2) 번째 스테이지((n+2)th stage) 및 (n+3) 번째 스테이지((n+3)th stage)는 상기 (n+1) 번째 스테이지((n+1)th stage)에서 출력되는 캐리 신호(C(n+1))에 의해 세트 되고, 상기 (n-4) 번째 스테이지((n-4)th stage) 및 (n-3) 번째 스테이지((n-3)th stage)는 상기 (n+1) 번째 스테이지((n+1)th stage)에서 출력되는 캐리 신호(C(n+1))에 의해 리세트 된다.
이와 같이, 상기 (n) 번째 스테이지((n)th stage)에서 캐리 신호(C(n))가 출력되지 않더라도, 상기 (n+2) 번째 스테이지((n+2)th stage) 및 (n+3) 번째 스테이지((n+3)th stage)는 상기 (n+1) 번째 스테이지((n+1)th stage)에서 출력되는 캐리 신호(C(n+1))에 의해 세트 되고, 상기 (n-4) 번째 스테이지((n-4)th stage) 및 (n-3) 번째 스테이지((n-3)th stage)는 상기 (n+1) 번째 스테이지((n+1)th stage)에서 출력되는 캐리 신호(C(n+1))에 의해 리세트 되므로 게이트 구동 회로가 구동 된다.
이와 같이 구성되는 본 발명에 따른 게이트 구동회로의 동작을 설명하면 다음과 같다.
도 8은 본 발명의 실시예에 따른 게이트 구동 회로의 스캔 펄스 출력용 클럭 신호(SCCLK1~SCCLK6), 스캔 신호(SCOUT(n-3)~SCOUT(n+4)) 및 Q 노드(Q(n)~Q(n+1))의 출력 파형도이고, 도 9는 본 발명의 제 1실시예에 따른 게이트 구동 회로의 캐리 펄스 출력용 클럭 신호(CRCLK1~CRCLK6), 캐리 신호(C(n-3)~C(n+4)) 및 Q 노드(Q(n)~Q(n+1))의 출력 파형도이다.
도 8 및 도 9에 도시한 바와 같이, 스캔 펄스 출력용 클럭 신호(SCCLK1~SCCLK6)는 1/2H 구간(1/2 수평 구간) 중첩되어 순차적으로 쉬프트 된 클럭 신호이다.
마찬가지로, 캐리 펄스 출력용 클럭 신호(CRCLK1~CRCLK6)도 1/2H 구간(1/2 수평 구간) 중첩되어 순차적으로 쉬프트 된 클럭 신호이다.
또한, 상기 스캔 펄스 출력용 클럭 신호(SCCLK1~SCCLK6)와 상기 캐리 펄스 출력용 클럭 신호(CRCLK1~CRCLK6)는 서로 동일 위상을 갖는다.
즉, 스캔 펄스 출력용 클럭 신호(SCCLK1)와 캐리 펄스 출력용 클럭 신호(CRCLK1)는 동일 위상을 갖고, 스캔 펄스 출력용 클럭 신호(SCCLK2)와 캐리 펄스 출력용 클럭 신호(CRCLK2)는 동일 위상을 갖고, 스캔 펄스 출력용 클럭 신호(SCCLK3)와 캐리 펄스 출력용 클럭 신호(CRCLK3)는 동일 위상을 갖고, 스캔 펄스 출력용 클럭 신호(SCCLK4)와 캐리 펄스 출력용 클럭 신호(CRCLK4)는 동일 위상을 갖고, 스캔 펄스 출력용 클럭 신호(SCCLK5)와 캐리 펄스 출력용 클럭 신호(CRCLK5)는 동일 위상을 갖고, 스캔 펄스 출력용 클럭 신호(SCCLK6)와 캐리 펄스 출력용 클럭 신호(CRCLK6)는 동일 위상을 갖는다.
그리고, 제 1스캔 펄스 출력용 클럭 신호(SCCLK1)와 제 1 캐리 펄스 출력용 클럭 신호(CRCLK1)는 (n-3)번째 스테이지((n-3)th stage) 및 (n+3)번째 스테이지((n+3)th stage)에 인가되고, 제 2스캔 펄스 출력용 클럭 신호(SCCLK2)와 제 2 캐리 펄스 출력용 클럭 신호(CRCLK2)는 (n-2)번째 스테이지((n-2)th stage) 및 (n+4)번째 스테이지((n+4)th stage)에 인가되고, 제 3스캔 펄스 출력용 클럭 신호(SCCLK3)와 제 3 캐리 펄스 출력용 클럭 신호(CRCLK3)는 (n-1)번째 스테이지((n-1)th stage)에 인가된다.
제 4스캔 펄스 출력용 클럭 신호(SCCLK4)와 제 4 캐리 펄스 출력용 클럭 신호(CRCLK4)는 (n)번째 스테이지((n2)th stage)에 인가되고, 제 5스캔 펄스 출력용 클럭 신호(SCCLK5)와 제 5 캐리 펄스 출력용 클럭 신호(CRCLK5)는 (n+1)번째 스테이지((n+1)th stage)에 인가되고, 제 6스캔 펄스 출력용 클럭 신호(SCCLK6)와 제 6 캐리 펄스 출력용 클럭 신호(CRCLK6)는 (n+2))번째 스테이지((n+2)th stage)에 인가된다.
이 때, 상술한 바와 같이, 상기 (n) 번째 스테이지((n)th stage) 및 (n+1) 번째 스테이지((n+1)th stage)는 (n-2) 번째 스테이지((n-2)th stage)의 캐리 신호(C(n-2))에 의해 세트 되고, (n+4) 번째 스테이지((n+4)th stage)의 캐리 신호(C(n+4))에 의해 리세트 된다.
따라서, 상기 (n) 번째 스테이지((n)th stage) 및 (n+1) 번째 스테이지((n+1)th stage)의 제 1 노드(Q)는 상기 (n-2) 번째 스테이지((n-2)th stage)의 캐리 신호(C(n-2))에 동기되어 게이트 하이 전압(VGH) 상태가 되고, 상기 (n+4) 번째 스테이지((n+4)th stage)의 캐리 신호(C(n+4))에 동기되어 게이트 로우 전압(VGL) 상태가 된다.
그리고, 상기 (n)번째 스테이지((n)th stage)의 제 1 노드(Q)는 상기 제 4스캔 펄스 출력용 클럭 신호(SCCLK4)와 제 4 캐리 펄스 출력용 클럭 신호(CRCLK4)에 의해 부스트랩핑되어 게이트 하이 전압(VGH)보다 더 높은 하이 전압(2VGH) 상태가 된다. 또한, 상기 (n+1)번째 스테이지((n+1)th stage)의 제 1 노드(Q)는 상기 제 5스캔 펄스 출력용 클럭 신호(SCCLK5)와 제 5 캐리 펄스 출력용 클럭 신호(CRCLK5)에 의해 부스트랩핑되어 게이트 하이 전압(VGH)보다 더 높은 하이 전압(2VGH) 상태가 된다.
이와 같이 상기 제 1 노드(Q)가 브트스트랩핑된 상태에서, 상기 (n)번째 스테이지((n)th stage)는 상기 제 4스캔 펄스 출력용 클럭 신호(SCCLK4)와 제 4 캐리 펄스 출력용 클럭 신호(CRCLK4)를 각각 스캔 신호(SCOUT(n)) 및 캐리 신호(C(n))로 출력하고, 상기 (n+1)번째 스테이지((n+1)th stage)는 상기 제 5스캔 펄스 출력용 클럭 신호(SCCLK5)와 제 5 캐리 펄스 출력용 클럭 신호(CRCLK5)를 각각 스캔 신호(SCOUT(n+1)) 및 캐리 신호(C(n+1))로 출력한다.
따라서, 모든 스테이지의 캐리 신호 출력단이 정상적으로 동작되고, 홀수 번째(또는 짝수 번째) 스테이지에서 출력되는 캐리 신호가 2개의 후단 스테이지를 세트 시키고, 2개의 전단 스테이지를 리셋시키고, 짝수 번째(또는 홀수 번째) 스테이지에서 출력되는 캐리 신호는 후단 스테이지를 세트 시키거나 전단 스테이지를 리셋시키지 않아도, 정상적으로 스캔 신호와 캐리 신호가 출력되어 표시패널의 각 게이트 라인을 순차적으로 구동한다.
또한, 상기 도 7에서 설명한 바와 같이, (n)번째 스테이지의 캐리 신호 출력단에서 캐리 신호가 출력되지 못하여, 상기 (n+1) 번째 스테이지((n+1)th stage)에서 출력되는 캐리 신호(C(n+1))로 리페어 하더라도 상기 (n+2) 번째 스테이지((n+2)th stage) 및 (n+3) 번째 스테이지((n+3)th stage)는 상기 (n+1) 번째 스테이지((n+1)th stage)에서 출력되는 캐리 신호(C(n+1))에 의해 세트 되고, 상기 (n-4) 번째 스테이지((n-4)th stage) 및 (n-3) 번째 스테이지((n-3)th stage)는 상기 (n+1) 번째 스테이지((n+1)th stage)에서 출력되는 캐리 신호(C(n+1))에 의해 리세트 되므로 표시 패널을 구동하는데 아무 문제가 없다.
한편, 도 10은 본 발명의 제 2실시예에 따른 게이트 구동 회로의 캐리 펄스 출력용 클럭 신호(CRCLK1~CRCLK3), 캐리 신호(C(n-3)~C(n+4)) 및 Q 노드(Q(n)~Q(n+1))의 출력 파형도이다.
도 8에서 설명한 바와 같이, 제 1스캔 펄스 출력용 클럭 신호(SCCLK1)는 (n-3)번째 스테이지((n-3)th stage)의 스캔 신호 출력단(22) 및 (n+3)번째 스테이지((n+3)th stage)의 스캔 신호 출력단(22)에 인가하고, 제 2스캔 펄스 출력용 클럭 신호(SCCLK2)는 (n-2)번째 스테이지((n-2)th stage)의 스캔 신호 출력단(22) 및 (n+4)번째 스테이지((n+4)th stage)의 스캔 신호 출력단(22)에 인가하고, 제 3스캔 펄스 출력용 클럭 신호(SCCLK3)는 (n-1)번째 스테이지((n-1)th stage)의 스캔 신호 출력단(22)에 인가하고, 제 4스캔 펄스 출력용 클럭 신호(SCCLK4)는 (n)번째 스테이지((n2)th stage)의 스캔 신호 출력단(22)에 인가하고, 제 5스캔 펄스 출력용 클럭 신호(SCCLK5)는 (n+1)번째 스테이지((n+1)th stage)의 스캔 신호 출력단(22)에 인가하고, 제 6스캔 펄스 출력용 클럭 신호(SCCLK6)는 (n+2)번째 스테이지((n+2)th stage)의 스캔 신호 출력단(22)에 인가하여, 도 8에서 설명한 바와 같이, 스캔 신호가 순차적으로 출력되도록 한다.
반면, 도 10에 도시한 바와 같이, 캐리 펄스 출력용 클럭 신호(CRCLK1~CRCLK3)은 서로 중첩되지 않도록 쉬프트되는 3상의 클럭 신호를 이용한 것이다.
즉, 스캔 펄스 출력용 클럭 신호(SCCLK1~SCCLK6)는 도 8에서 설명한 바와 같은 6상의 클럭 신호를를 이용하고, 캐리 펄스 출력용 클럭 신호(CRCLK1~CRCLK3)은 서로 중첩되지 않도록 쉬프트되는 3상의 클럭 신호를 이용한다.
따라서, 제 1 캐리 펄스 출력용 클럭 신호(CRCLK1)는 (n-2)번째 스테이지((n-2)th stage), (n-1)번째 스테이지((n-1)th stage) 및 (n+4)번째 스테이지((n+4)th stage)에 인가되고, 제 2 캐리 펄스 출력용 클럭 신호(CRCLK2)는 (n)번째 스테이지((n)th stage) 및 (n-1)번째 스테이지((n-1)th stage)에 인가되고, 제 3 캐리 펄스 출력용 클럭 신호(CRCLK3)는 (n-4)번째 스테이지((n-4)th stage), (n-3)번째 스테이지((n-3)th stage), (n+2)번째 스테이지((n+2)th stage) 및 (n+3)번째 스테이지((n+3)th stage)에 인가된다.
따라서, 상기 (n) 번째 스테이지((n)th stage) 및 (n+1) 번째 스테이지((n+1)th stage)는 (n-2) 번째 스테이지((n-2)th stage)의 캐리 신호(C(n-2))에 의해 세트 되고, (n+4) 번째 스테이지((n+4)th stage)의 캐리 신호(C(n+4))에 의해 리세트 된다.
그러므로, 상기 (n) 번째 스테이지((n)th stage) 및 (n+1) 번째 스테이지((n+1)th stage)의 제 1 노드(Q)는 상기 (n-2) 번째 스테이지((n-2)th stage)의 캐리 신호(C(n-2))에 동기되어 게이트 하이 전압(VGH) 상태가 되고, 상기 (n+4) 번째 스테이지((n+4)th stage)의 캐리 신호(C(n+4))에 동기되어 게이트 로우 전압(VGL) 상태가 된다.
그리고, 상기 (n)번째 스테이지((n)th stage) 및 (n+1) 번째 스테이지((n+1)th stage)의 제 1 노드(Q)는 제 2 캐리 펄스 출력용 클럭 신호(CRCLK2)에 의해 부스트랩핑되어 게이트 하이 전압(VGH)보다 더 높은 하이 전압(2VGH) 상태가 된다.
이와 같이 상기 제 1 노드(Q)가 브트스트랩핑된 상태에서, 상기 (n)번째 스테이지((n)th stage) 및 (n+1) 번째 스테이지((n+1)th stage)는 상기 제 2 캐리 펄스 출력용 클럭 신호(CRCLK2)를 각각 캐리 신호(C(n), C(n+1))로 출력한다.
따라서, 모든 스테이지의 캐리 신호 출력단이 정상적으로 동작되고, 홀수 번째(또는 짝수 번째) 스테이지에서 출력되는 캐리 신호가 2개의 후단 스테이지를 세트 시키고, 2개의 전단 스테이지를 리셋시키고, 짝수 번째(또는 홀수 번째) 스테이지에서 출력되는 캐리 신호는 후단 스테이지를 세트 시키거나 전단 스테이지를 리셋시키지 않아도, 정상적으로 스캔 신호와 캐리 신호가 출력되어 표시패널의 각 게이트 라인을 순차적으로 구동한다.
또한, 상기 도 7에서 설명한 바와 같이, (n)번째 스테이지의 캐리 신호 출력단에서 캐리 신호가 출력되지 못하여, 상기 (n+1) 번째 스테이지((n+1)th stage)에서 출력되는 캐리 신호(C(n+1))로 리페어 하더라도 구동에 문제가 없다.
즉, 상기 (n)번째 스테이지의 캐리 신호(C(n))와 상기 (n+1) 번째 스테이지의 캐리 신호(C(n+1))가 위상이 동일하므로, 리페어 후에도 정상적인 동작일 때와 동일하게 구동된다.
도 10에서는 3상의 캐리 펄스 출력용 클럭 펄스를 도시하였지만, 이에 한정되지 않는다.
즉, 스캔 펄스 출력용 클럭 신호는, 도 8에서 설명한 바와 같이, 1/2H 구간(1/2 수평 구간) 중첩되어 순차적으로 쉬프트되는 8상의 클럭 신호이고, 캐리 펄스 출력용 클럭 신호는 서로 중첩되지 않도록 쉬프트되는 4상의 클럭 신호일 수 있다. 상기와 같은 방법으로 다양하게 응용할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1: 표시 패널 2: 게이트 구동 회로
3: 데이터 구동 회로 4: 타이밍 컨트롤러

Claims (8)

  1. 종속적으로 접속되고, 각각 캐리 신호 출력부와 스캔 신호 출력부를 구비하여 캐리 신호와 스캔 신호를 출력하는 복수개의 스테이지를 포함하고,
    홀수 번째 (또는 짝수 번째) 스테이지에서 출력되는 캐리 신호는 2개의 후단 스테이지를 세트 시키고, 2개의 전단 스테이지를 리셋시키는 게이트 구동 회로.
  2. 제 1 항에 있어서,
    짝수 번째 (또는 홀수 번째) 스테이지에서 출력되는 캐리 신호는 다른 스테이지를 세트 시키거나 리셋시키기 위해 사용되지 않은 게이트 구동 회로.
  3. 제 1 항에 있어서,
    상기 짝수 번째 (또는 홀수 번째) 스테이지의 상기 캐리 신호 출력부의 출력단은 상기 홀수 번째 (또는 짝수 번째) 스테이지의 상기 캐리 신호 출력부의 출력단에 중첩되는 게이트 구동 회로.
  4. 제 3 항에 있어서,
    상기 홀수 번째 (또는 짝수 번째) 스테이지의 상기 캐리 신호 출력부에서 캐리 신호가 출력되지 않을 경우, 상기 중첩되는 영역에서 상기 짝수 번째 (또는 홀수 번째) 스테이지의 상기 캐리 신호 출력부의 출력단과 상기 홀수 번째 (또는 짝수 번째) 스테이지의 상기 캐리 신호 출력부의 출력단을 전기적으로 연결하여 리페어 시키는 게이트 구동 회로.
  5. 제 1 항에 있어서,
    (n) 번째 스테이지의 캐리 신호 출력부에서 출력되는 캐리 신호는 (n+2) 번째 스테이지 및 (n+3) 번째 스테이지를 세트 시키고, (n-4) 번째 스테이지 및 (n-3) 번째 스테이지를 리세트 시키는 게이트 구동회로.
  6. 제 1 항에 있어서,
    각 스테이지의 상기 캐리 신호 출력부와 상기 스캔 신호 출력부는 동일 위상을 갖는 동일 상의 클럭 신호에 의해 구동되는 게이트 구동회로.
  7. 제 1 항에 있어서,
    각 스테이지의 상기 스캔 신호 출력부는 1/2H 구간 중첩되어 순차적으로 쉬프트되는 k상의 스캔 펄스 출력용 클럭 신호에 의해 구동되고,
    상기 각 스테이지의 캐리 신호 출력부는 서로 중첩되지 않도록 쉬프트되는 k/2상의 캐리 펄스 출력용 클럭 신호에 의해 구동되는 게이트 구동회로.
  8. 제 7 항에 있어서,
    인접한 2개의 스테이지에 상기 k/2상의 캐리 펄스 출력용 클럭 신호 중 동일 클럭 신호가 인가되는 게이트 구동회로.
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