KR20200083915A - 메모리 셀의 데이터 상태를 결정하기 위한 장치 및 방법 - Google Patents

메모리 셀의 데이터 상태를 결정하기 위한 장치 및 방법 Download PDF

Info

Publication number
KR20200083915A
KR20200083915A KR1020190173952A KR20190173952A KR20200083915A KR 20200083915 A KR20200083915 A KR 20200083915A KR 1020190173952 A KR1020190173952 A KR 1020190173952A KR 20190173952 A KR20190173952 A KR 20190173952A KR 20200083915 A KR20200083915 A KR 20200083915A
Authority
KR
South Korea
Prior art keywords
voltage level
access
lines
data
line
Prior art date
Application number
KR1020190173952A
Other languages
English (en)
Other versions
KR102316914B1 (ko
Inventor
비올란테 모스키아노
테클라 길라르디
토마소 발리
에밀리오 카메르렌기
윌리엄 씨. 필리피아크
안드레아 디알레산드로
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20200083915A publication Critical patent/KR20200083915A/ko
Application granted granted Critical
Publication of KR102316914B1 publication Critical patent/KR102316914B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)

Abstract

메모리 작동 방법들 및 유사한 방법들을 수행하도록 구성된 메모리는 직렬 연결된 메모리 셀들의 복수의 스트링에 공통으로 연결된 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨을 증가시키면서 복수의 데이터 라인의 각 데이터 라인의 상태를 감지하는 단계, 특정 조건을 갖는 복수의 데이터 라인의 각 데이터 라인의 상태에 응답하여 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨을 증가시키는 것을 중단하는 단계, 복수의 액세스 라인의 특정 액세스 라인에 인가되는 전압 레벨을 특정 전압 레벨로 변경하는 단계, 및 특정 액세스 라인에 특정 전압 레벨을 인가하면서 복수의 데이터 라인의 서브 세트의 각 데이터 라인의 상태를 감지하는 단계를 포함한다.

Description

메모리 셀의 데이터 상태를 결정하기 위한 장치 및 방법{APPARATUS AND METHODS FOR DETERMINING DATA STATES OF MEMORY CELLS}
관련 출원
본 출원은 2018년 12월 28일에 출원된 미국 가 출원 번호 62/785,731호의 이익을 주장하며, 이는 공동 양도되고 그 전체가 여기에 참고로 통합된다.
기술분야
본 개시는 일반적으로 메모리에 관한 것이고, 특히 하나 이상의 실시 예에서, 본 개시는 메모리 셀들의 데이터 상태들을 결정하기 위한 장치들 및 방법들에 관한 것이다.
메모리들(예를 들어, 메모리 소자들)은 통상적으로 컴퓨터들 또는 다른 전자 소자들에 내부, 반도체, 집적 회로 소자들로서 제공된다. 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM) 및 플래시 메모리를 비롯하여 많은 상이한 유형의 메모리가 있다.
플래시 메모리는 광범위한 전자 어플리케이션에 대한 비휘발성 메모리의 일반적인 소스로 개발되어져 왔다. 플래시 메모리는 통상적으로 메모리 밀도를 높이고, 신뢰성을 높이며, 전력 소비를 낮출 수 있는 1-트랜지스터 메모리 셀을 사용한다. 전하 저장 구조들(예를 들어, 플로팅 게이트들 또는 전하 트랩들)의 프로그래밍(보통 기록으로 지칭됨) 또는 다른 물리적 현상(예를 들어, 위상 변화 또는 분극)을 통한 메모리 셀들의 임계 전압(Vt)의 변화는 각 메모리 셀의 데이터 상태(예를 들어, 데이터 값)를 결정한다. 플래시 메모리 및 다른 비휘발성 메모리에 대한 상용으로는 개인용 컴퓨터, 개인용 정보 단말기(PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가전 제품, 차량, 무선 기기, 휴대 전화 및 이동식 메모리 모듈을 포함하고, 비휘발성 메모리에 대한 용도가 계속해서 확대되고 있다.
NAND 플래시 메모리는 이른바 기본 메모리 셀 구성이 배열되는 논리 형태에 대한 플래시 메모리 소자의 공통 유형이다. 통상적으로, NAND 플래시 메모리에 대한 메모리 셀들의 어레이는 어레이의 로우의 각 메모리 셀의 제어 게이트가 함께 연결되어 액세스 라인, 이를테면 워드 라인을 형성하도록 배열된다. 어레이의 컬럼들은 선택 게이트들의 쌍, 예를 들어, 소스 선택 게이트와 드레인 선택 게이트 사이에 함께 직렬로 연결된 메모리 셀들의 스트링들(보통 NAND 스트링들이라 명명됨)을 포함한다. 각 소스 선택 트랜지스터는 소스에 연결될 수 있는 한편, 각 데이터 선택 트랜지스터는 데이터 라인, 이를테면 컬럼 비트 라인에 연결될 수 있다. 메모리 셀들의 스트링과 소스, 및/또는 셀들의 스트링과 데이터 라인 사이에 하나보다 많은 선택 게이트를 사용하는 변형 예들이 알려져 있다.
프로그래밍 메모리에서, 메모리 셀들은 보통 단일 레벨 셀들(SLC)이라 명명되는 것으로 프로그램될 수 있다. SLC는 데이터의 1 디지트(예를 들어, 1 비트)를 나타내기 위해 단일 메모리 셀을 사용할 수 있다. 예를 들어, SLC에서, 2.5V 이상의 Vt는 프로그램된 메모리 셀을 나타낼 수 있는 한편(예를 들어, 논리 0을 나타냄) -0.5V 이하의 Vt는 소거된 메모리 셀을 나타낼 수 있다(예를 들어, 논리 1을 나타냄). 그러한 메모리는 메모리 셀이 보다 많은 디지트의 데이터가 각 메모리 셀에 저장될 수 있게 하는 다중 레벨을 갖는 다중 레벨 셀들(MLC), 삼중 레벨 셀들(TLC), 사중 레벨 셀들(QLC) 등 또는 이들의 조합들을 포함함으로써 보다 높은 레벨들의 저장 용량을 이룰 수 있다. 예를 들어, MLC는 4개의 Vt 범위로 표현되는 메모리 셀당 2 디지트의 데이터를 저장하도록 구성될 수 있고, TLC는 8개의 Vt 범위로 표현되는 메모리 셀당 3 디지트의 데이터를 저장하도록 구성 될 수 있으며, QLC는 16개의 Vt 범위로 표현되는 메모리 셀당 4 디지트의 데이터를 저장하도록 구성될 수 있는 등이다.
메모리 셀의 데이터 상태를 감지(예를 들어, 판독 또는 검증)하는 것은 보통 이를테면 메모리 셀에 연결된 데이터 라인이 메모리 셀을 통한 전류 흐름에 의해 야기되는 전압 레벨의 변화를 겪는 것을 검출함으로써, 그것의 제어 게이트에 인가된 특정 전압에 응답하여 메모리 셀이 활성화되는지 여부를 검출하는 것을 수반한다. 메모리 동작이 메모리 셀당 추가 데이터 상태들을 나타내도록 진보됨에 따라, 인접한 Vt 범위들 사이의 마진은 작아지게 될 수 있다. 이는 감지된 메모리 셀의 Vt가 시간에 따라 시프트되는 경우 감지된 메모리 셀의 데이터 상태들의 부정확한 결정으로 이어질 수 있다.
메모리 셀들의 임계 전압들은 급격한 전하 손실(QCL, quick charge loss)과 같은 현상으로 인해 시프트될 수 있다. QCL은 게이트 유전체 인터페이스 부근 전자들의 메모리 셀의 채널 영역으로의 디-트랩핑이고, 프로그래밍 펄스 이후 즉각적인 Vt 시프트를 유발할 수 있다. 메모리 셀이 검증 동작을 패스할 때, 게이트 유전체에 트랩된 전하로 인해 프로그래밍된 임계 전압이 보다 높은 것으로 보일 수 있다. 프로그램 동작이 완료된 후 메모리 셀이 판독될 때, 메모리 셀은 게이트 유전체 내 전하가 채널 영역으로 누설되는 것으로 인해 프로그램 검증 동작 동안 획득된 Vt보다 낮은 Vt를 가질 수 있다.
메모리 셀들의 임계 전압들은 그것들의 프로그램된 데이터의 에이지, 예를 들어, 데이터 프로그래밍과 데이터 판독 사이의 기간(여기서 데이터 에이지로 지칭됨)에 걸친 누적 전하 손실로 인해 또한 시프트될 수 있다. 그러한 전하 손실은 데이터 저장 구조들이 작아짐에 따라 두드러지게 될 수 있다.
뿐만 아니라, 메모리 셀들의 임계 전압들은 판독 교란으로 인해 시프트될 수 있다. 판독 교란 시, 메모리 셀의 임계 전압은 판독을 위해 선택된 타겟 메모리 셀에 대한 액세스를 가능하게 하기 위해 메모리 셀에 인가된 전압이 예를 들어, 메모리 셀의 임계 전압을 증가시키는 것에 응답하여 시프트될 수 있다.
도 1은 일 실시 예에 따른, 전자 시스템의 부분으로서 프로세서와 통신하는 메모리의 간략화된 블록도이다.
도 2a 내지 도 2c는 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀들의 어레이의 부분들의 개략도들이다.
도 3은 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀들의 어레이의 일 부분의 블록 개략도이다.
도 4는 복수의 메모리 셀의 임계 전압 분포의 개념도이다.
도 5는 다양한 실시 예와 사용하기 위한 증가하는 전압 레벨의 도해이다.
도 6은 다양한 실시 예와 사용하기 위한 도 5에 도시된 유형의 증가하는 전압 레벨을 발생시키기 위한 전압 발생 시스템의 블록도이다.
도 7은 다양한 실시 예와 사용하기 위한 데이터 라인의 감지 소자 및 페이지 버퍼에의 연결을 도시하는 블록도이다.
도 8은 일 실시 예에 따른 메모리를 동작시키는 방법에 대한 타이밍도를 도시한다.
도 9a 및 도 9b는 일 실시 예에 따른 상이한 데이터 에이지들에서의 복수의 메모리 셀의 임계 전압 분포의 개념도들이다.
도 10a 및 도 10b는 실시 예들에 따른 패스 전압을 결정하는 데 사용하기 위한 디코딩 회로의 블록도들이다.
도 11은 실시 예들 에 따른 레지스터 뱅크의 블록도이다.
도 12는 일 실시 예에 따른 메모리를 동작시키는 방법의 흐름도이다.
도 13은 다른 실시 예에 따른 메모리를 동작시키는 방법의 흐름도이다.
이하의 발명을 실시하기 위한 구체적인 내용에서, 이의 부분을 형성하고, 예로서, 구체적인 실시 예들이 도시되는 첨부 도면들이 참조된다. 도면들에서 같은 참조 부호들은 몇몇 도면에 걸쳐 실질적으로 유사한 구성요소들을 설명한다. 본 개시의 범위에서 벗어나지 않고 다른 실시예들이 이용될 수 있고 구조적, 논리적 그리고 전기적 변경이 이루어질 수 있다. 따라서 이하의 발명을 실시하기 위한 구체적인 내용은 제한적 의미로 취해지지 않아야 한다.
여기서 사용되는 "반도체"라는 용어는 예를 들어, 재료의 층, 웨이퍼 또는 기판을 지칭 할 수 있고, 임의의 기본 반도체 구조를 포함한다. "반도체"는 사파이어상 실리콘(SOS) 기술, 절연체상 실리콘(SOI) 기술, 박막 트랜지스터(TFT) 기술, 도핑된 반도체 및 도핑되지 않은 반도체, 베이스 반도체 구조에 의해 지지되는 실리콘의 에픽택셜 층 뿐만 아니라, 해당 기술분야의 통상의 기술자에게 주지되어 있는 다른 반도체 구조들을 포함하는 것으로 이해되어야 한다. 또한, 이하의 구체적인 내용에서 반도체가 지칭될 때, 이전 프로세스 단계들은 베이스 반도체 구조에서 영역들/접합부들을 형성하기 위해 이용되었을 수 있고, 반도체라는 용어는 그러한 영역들/접합부들을 포함하는 하지의 층들을 포함할 수 있다. 여기서 사용될 때 전도성이라는 용어 및 그것의 다양한 관련 형태, 예를 들어, 전도하다, 전도성으로, 전도하는, 전도, 전도도 등은 문맥상 달리 명백하지 않는 한 전기적 전도성을 지칭한다. 유사하게, 여기서 사용될 때 연결이라는 용어, 뿐만 아니라 그것의 다양한 관련 형태, 예를 들어, 연결하다, 연결되는, 연결 등은 문맥상 달리 명백하지 않는 한 전기적 연결을 지칭한다.
도 1은 일 실시 예에 따른, 전자 시스템 형태의 제3 장치의 부분으로서, 프로세서(130) 형태의 제2 장치와 통신하는 메모리(예를 들어, 메모리 소자)(100) 형태의 제1 장치의 간략화된 블록도이다. 전자 시스템들의 일부 예로는 개인용 컴퓨터, 개인용 정보 단말기(PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가전 제품, 차량, 무선 기기, 휴대 전화 등을 포함한다. 메모리 소자(100) 외부의 프로세서(130), 예를 들어, 제어기는 메모리 제어기 또는 다른 외부 호스트 기기일 수 있다.
메모리 소자(100)는 로우들 및 컬럼들로 논리적으로 배열된 메모리 셀들의 어레이(104)를 포함한다. 논리적 로우의 메모리 셀들은 통상적으로 동일한 액세스 라인(워드 라인으로 통칭됨)에 연결되는 한편 논리적 컬럼의 메모리 셀들은 통상적으로 동일한 데이터 라인(비트 라인으로 통칭됨)에 선택적으로 연결된다. 단일 액세스 라인은 메모리 셀들의 하나보다 많은 논리적 로우와 연관될 수 있고 단일 데이터 라인은 하나보다 많은 논리적 컬럼과 연관될 수 있다. 메모리 셀들의 어레이(104)의 적어도 일 부분의 메모리 셀들(도 1에 도시되지 않음)은 적어도 두 개의 데이터 상태 중 하나로 프로그래밍될 수 있다.
어드레스 신호들을 디코딩하기 위해 로우 디코드 회로(108) 및 컬럼 디코드 회로(110)가 제공된다. 메모리 셀들의 어레이(104)에 액세스하기 위해 어드레스 신호들이 수신 및 디코딩된다. 메모리 소자(100)는 또한 메모리 소자(100)로의 명령들, 어드레스들 및 데이터의 입력뿐만 아니라 메모리 소자(100)로부터의 데이터 및 상태 정보의 출력을 관리하기 위한 입/출력(I/O) 제어 회로(112)를 포함한다. 어드레스 레지스터(114)는 디코딩 전에 어드레스 신호들을 래칭하기 위해 I/O 제어 회로(112) 및 로우 디코드 회로(108) 및 컬럼 디코드 회로(110)와 통신한다. 명령 레지스터(124)는 입력 명령들을 래칭하기 위해 I/O 제어 회로(112) 및 제어 로직(116)과 통신한다. 레지스터 뱅크(128)는 제어 로직(116)과 통신할 수 있다. 레지스터 뱅크(128)는 휘발성 메모리, 래치들 또는 다른 저장 위치를 나타낼 수 있다. 일부 실시 예에서, 레지스터 뱅크(128)는 메모리 셀들의 어레이(104)의 일 부분을 나타낼 수 있다. 레지스터 뱅크(128)는 실시 예들에 따라 메모리 셀들을 그룹화하기 위한 임계 전압들(예를 들어, 최고 임계 전압들)에 관한 정보를 저장할 수 있다. 제어 로직(116)은 실시 예들에 따라 메모리를 동작시키는 방법들을 수행하도록 구성될 수 있다.
제어기(예를 들어, 메모리 소자(100) 내부의 제어 로직(116))는 명령들에 응답하여 메모리 셀들의 어레이(104)에 대한 액세스를 제어하고 외부 프로세서(130)에 대한 상태 정보를 생성한다, 즉, 제어 로직(116)은 메모리 셀들의 어레이(104)에 관한 액세스 동작들(예를 들어, 판독 동작들, 프로그래밍 동작들 및/또는 소거 동작들)을 수행하도록 구성된다. 제어 로직(116)은 어드레스들에 응답하여 로우 디코드 회로(108) 및 컬럼 디코드 회로(110)를 제어하기 위해 로우 디코드 회로(108) 및 컬럼 디코드 회로(110)와 통신한다.
제어 로직(116)은 또한 캐시 레지스터(118)와 통신한다. 캐시 레지스터(118)는 메모리 셀들의 어레이(104)가 다른 데이터를 각각 기록 또는 판독하는 동안 데이터를 일시적으로 저장하기 위해 제어 로직(116)에 의해 지시되는 바에 따라 들어오거나 나가는 데이터 중 어느 하나를 래칭한다. 프로그래밍 동작(예를 들어, 기록 동작) 동안, 데이터는 메모리 셀들의 어레이(104)로의 전달을 위해 캐시 레지스터(118)로부터 데이터 레지스터(120)로 전달될 수 있고; 그 다음 새로운 데이터는 I/O 제어 회로(112)로부터 캐시 레지스터(118)에 래칭될 수 있다. 판독 동작 동안, 데이터는 외부 프로세서(130) 로의 출력을 위해 캐시 레지스터(118)로부터 I/O 제어 회로(112)로 전달될 수 있고; 그 다음 새로운 데이터는 데이터 레지스터(120)로부터 캐시 레지스터(118)로 전달될 수 있다. 캐시 레지스터(118) 및/또는 데이터 레지스터(120)는 메모리 소자(100)의 페이지 버퍼를 형성할 수 있다(예를 들어, 그것의 일 부분을 형성할 수 있다). 페이지 버퍼는 예를 들어, 해당 메모리 셀에 연결된 데이터 라인의 상태를 감지함으로써, 메모리 셀들의 어레이(104)의 메모리 셀의 데이터 상태를 감지하기 위한 감지 소자들(도 1에 도시되지 않음)을 더 포함할 수 있다. 상태 레지스터(122)는 프로세서(130)로의 출력을 위해 상태 정보를 래칭하기 위해 I/O 제어 회로(112) 및 제어 로직(116)과 통신할 수 있다.
메모리 소자(100)는 제어 링크(132)를 통해 프로세서(130)로부터 제어 로직(116)에서 제어 신호들을 수신한다. 제어 신호들은 칩 인에이블(CE#), 명령 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 기록 인에이블(WE#), 판독 인에이블(RE#) 및 기록 보호(WP#)를 포함할 수 있다. 메모리 소자(100)의 성질에 따라 추가 또는 대안적인 제어 신호들(도시되지 않음)이 제어 링크(132)를 통해 더 수신될 수 있다. 메모리 소자(100)는 프로세서(130)로부터 다중화된 입/출력(I/O) 버스(134)를 통해 명령 신호들(명령들을 나타내는), 어드레스 신호들(어드레스들을 나타내는) 및 데이터 신호들(데이터를 나타내는)을 수신하고 I/O 버스(134)를 통해 프로세서(130)로 데이터를 출력한다.
예를 들어, 명령들은 I/O 제어 회로(112)에서 I/O 버스(134)의 입/출력(I/O) 핀들([7 : 0])을 통해 수신될 수 있고 그 다음 명령 레지스터(124)에 기록될 수 있다. 어드레스들은 I/O 제어 회로(112)에서 I/O 버스(134)의 입/출력(I/O) 핀들([7 : 0])을 통해 수신될 수 있고 그 다음 어드레스 레지스터(114)에 기록될 수 있다. 데이터는 8 비트 기기의 경우 입/출력(I/O) 핀들([7 : 0]) 또는 16 비트 기기의 경우 입/출력(I/O) 핀들([15 : 0])을 통해 I/O 제어 회로(112)에서 수신될 수 있고 그 다음 캐시 레지스터(118)에 기록될 수 있다. 후속하여 데이터는 메모리 셀들(104)의 어레이를 프로그래밍하기 위해 데이터 레지스터(120)에 기록될 수 있다. 다른 실시 예에서, 캐시 레지스터(118)는 제외될 수 있고, 데이터는 데이터 레지스터(120)에 바로 기록될 수 있다. 데이터는 또한 8 비트 기기의 경우 입/출력(I/O) 핀들([7 : 0]) 또는 16 비트 기기의 경우 입/출력(I/O) 핀들([15 : 0])을 통해 출력될 수 있다.
해당 기술분야의 통상의 기술자들은 추가 회로 및 신호들이 제공 될 수 있고, 도 1의 메모리 소자(100)가 간략화되었음을 이해할 것이다. 도 1을 참조하여 설명된 다양한 블록 구성요소의 기능이 반드시 집적 회로 소자의 개별 구성요소들 또는 구성요소 부분들로 분리될 필요는 없음을 인식해야 한다. 예를 들어, 집적 회로 소자의 단일 구성요소 또는 구성요소 부분은 도 1의 하나보다 많은 블록 구성요소의 기능을 수행하도록 조정될 수 있다. 대안적으로, 집적 회로 소자의 하나 이상의 구성요소 또는 구성요소 부분은 조합되어 도 1의 단일 블록 구성요소의 기능을 수행할 수 있다.
또한, 특정 I/O 핀들은 다양한 신호의 수신 및 출력에 대해 일반적인 규약들에 따라 설명되지만, 다양한 실시 예에서 다른 조합들 또는 수의 I/O 핀들(또는 다른 I/O 노드 구조들)이 사용될 수 있음이 유의된다.
도 2a는 예를 들어, 메모리 셀들의 어레이(104)의 일 부분으로서, 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀들의 어레이(200A), 이를테면 NAND 메모리 어레이의 일 부분의 개략도이다. 메모리 어레이(200A)는 액세스 라인들, 이를테면 워드 라인들 2020 내지 202N) 및 데이터 라인들, 이를테면 비트 라인들(2040 내지 204M)을 포함한다. 워드 라인들(202)은 다 대 일 관계로 도 2a에 도시되지 않은 전역 액세스 라인들(예를 들어, 전역 워드 라인들)에 연결될 수 있다. 일부 실시 예에서, 메모리 어레이(200A)는 예를 들어, 전도도 유형, 이를테면 예를 들어, p-웰을 형성하기 위해 p-타입 전도도, 또는 이를테면 예를 들어, n-웰을 형성하기 위해 n-타입 전도도를 갖도록 전도성으로 도핑될 수 있는 반도체 위에 형성될 수 있다.
메모리 어레이(200A)는 로우들(각각 워드 라인(202)에 대응) 및 컬럼들(각각 비트 라인(204)에 대응)으로 배열될 수 있다. 각 컬럼은 직렬 연결된 메모리 셀들(예를 들어, 비휘발성 메모리 셀들)의 스트링, 이를테면 NAND 스트링들(2060 내지 206M) 중 하나를 포함할 수 있다. 각 NAND 스트링(206)은 공통 소스(SRC)(216)에 연결(예를 들어, 선택적으로 연결)될 수 있고 메모리 셀들(2080 내지 208N)을 포함할 수 있다. 메모리 셀들(208)은 데이터의 저장을 위한 비휘발성 메모리 셀들을 나타낼 수 있다. 각 NAND 스트링(206)의 메모리 셀들(208)은 선택 게이트(210)(예를 들어, 전계 효과 트랜지스터), 이를테면 선택 게이트들(2100 내지 210M) 중 하나(예를 들어, 선택 게이트 소스로 총칭되는 소스 선택 트랜지스터들일 수 있는)와 선택 게이트(212)(예를 들어, 전계 효과 트랜지스터), 이를테면 선택 게이트들(2100 내지 210M) 중 하나(예를 들어, 선택 게이트 드레인으로 통칭되는 드레인 선택 트랜지스터들일 수 있는) 사이에 직렬로 연결될 수 있다. 선택 게이트들(2100 내지 210M)은 소스 선택 라인(SGS)과 같은 선택 라인(214)에 공통으로 연결될 수 있고, 선택 게이트들(2120 내지 212M)은 드레인 선택 라인(SGD)과 같은 선택 라인(215)에 공통으로 연결될 수 있다. 종래의 전계 효과 트랜지스터들로서 도시되었지만, 선택 게이트들(210 및 212)은 메모리 셀들(208)과 유사한(예를 들어, 동일한) 구조를 이용할 수 있다. 선택 게이트들(210 및 212)은 직렬로 연결된 복수의 선택 게이트를 나타낼 수 있으며, 직렬의 각 선택 게이트는 동일하거나 독립적인 제어 신호를 수신하도록 구성된다.
각 선택 게이트(210)의 소스는 공통 소스(216)에 연결될 수 있다. 각 선택 게이트(210)의 드레인은 대응하는 NAND 스트링(206)의 메모리 셀(2080)에 연결될 수 있다. 예를 들어, 선택 게이트(2100)의 드레인은 대응하는 NAND 스트링(2060)의 메모리 셀(2080)에 연결될 수 있다. 따라서, 각 선택 게이트(210)는 대응하는 NAND 스트링(206)을 공통 소스(216)에 선택적으로 연결하도록 구성될 수 있다. 각 선택 게이트(210)의 제어 게이트는 선택 라인(214)에 연결될 수 있다.
각 선택 게이트(212)의 드레인은 대응하는 NAND 스트링(206)에 대한 비트 라인(204)에 연결될 수 있다. 예를 들어, 각 선택 게이트(2120)의 드레인은 대응하는 NAND 스트링(2060)에 대한 비트 라인(2040)에 연결될 수 있다. 각 선택 게이트(212)의 소스는 대응하는 NAND 스트링(206)의 메모리 셀(208N)에 연결될 수 있다. 예를 들어, 선택 게이트(2120)의 소스는 대응하는 NAND 스트링(2060)의 메모리 셀(208N)에 연결될 수 있다. 따라서, 각 선택 게이트(212)는 대응하는 NAND 스트링(206)을 대응하는 비트 라인(204)에 선택적으로 연결하도록 구성될 수 있다. 각 선택 게이트(212)의 제어 게이트는 선택 라인(215)에 연결될 수 있다.
도 2a의 메모리 어레이는 준 2차원 메모리 어레이일 수 있고 예를 들어, 공통 소스(216), NAND 스트링들(206) 및 비트 라인들(204)이 실질적으로 평행한 평면들에서 연장되는 대체로 평면형 구조를 가질 수 있다. 대안적으로,도 2a의 메모리 어레이는 예를 들어, NAND 스트링들(206)이 공통 소스(216)를 포함하는 평면에 그리고 공통 소스(216)를 포함하는 평면에 실질적으로 평행할 수 있는 비트 라인들(204)을 포함하는 평면에 실질적으로 수직하게 연장될 수 있는 3차원 메모리 어레이일 수 있다.
메모리 셀들(208)의 통상적인 구성은 도 2a에 도시된 바와 같이, 메모리 셀의 데이터 상태를 결정할 수 있는(예를 들어, 임계 전압의 변화를 통해) 데이터 저장 구조(234)(예를 들어, 플로팅 게이트, 전하 트랩 등) 및 제어 게이트(236)를 포함한다. 데이터 저장 구조(234)는 전도성 및 유전체 구조들 양자를 포함할 수 있는 한편 제어 게이트(236)는 일반적으로 하나 이상의 전도성 물질로 형성된다. 일부 경우에, 메모리 셀들(208)은 정의된 소스/드레인(예를 들어, 소스)(230) 및 정의된 소스/드레인(예를 들어, 드레인)(232)을 더 가질 수 있다. 메모리 셀들(208)은 워드 라인(202)에 연결된(그리고 경우에 따라 그것을 형성) 그것들의 제어 게이트들(236)을 갖는다.
메모리 셀들(208)의 컬럼은 소정의 비트 라인(204)에 선택적으로 연결된 NAND 스트링(206) 또는 복수의 NAND 스트링(206)일 수 있다. 메모리 셀들(208)의 로우는 소정의 워드 라인(202)에 공통으로 연결된 메모리 셀들(208)일 수 있다. 메모리 셀들(208)의 로우는 소정의 워드 라인(202)에 공통으로 연결된 모든 메모리 셀(208)을 포함할 수 있지만, 반드시 그럴 필요는 없다. 메모리 셀들(208)의 로우들은 보통 메모리 셀들(208)의 물리적 페이지들의 하나 이상의 그룹으로 분할될 수 있고, 메모리 셀들(208)의 물리적 페이지들은 보통 소정의 워드 라인(202)에 공통으로 연결된 모든 다른 메모리 셀(208)을 포함한다. 예를 들어, 워드 라인(202N)에 공통으로 연결되고 짝수 비트 라인들(204)(예를 들어, 비트 라인들(2040, 2042, 2044 등))에 선택적으로 연결된 메모리 셀들(208)은 메모리 셀들(208)의 하나의 물리적 페이지(예를 들어, 짝수 메모리 셀들) 일 수 있는 한편 워드 라인(202N)에 공통으로 연결되고 홀수 비트 라인들(204)(예를 들어, 비트 라인들(2041, 2043, 2045 등))에 선택적으로 연결된 메모리 셀(208)은 메모리 셀들(208)의 다른 물리적 페이지(예를 들어, 홀수 메모리 셀들)일 수 있다. 비트 라인들(2043-2045)은 도 2a에 명시적으로 도시되지 않았지만, 도면으로부터 메모리 셀들의 어레이(200A)의 비트 라인들(204)은 비트 라인(2040)에서 비트 라인(204M)까지 연속적으로 번호가 매겨질 수 있음이 분명하다. 소정의 워드 라인(202)에 공통으로 연결된 메모리 셀들(208)의 다른 그룹들 또한 메모리 셀들(208)의 물리적 페이지를 정의할 수 있다. 특정 메모리 소자들의 경우, 소정의 워드 라인에 공통으로 연결된 모든 메모리 셀은 메모리 셀들의 물리적 페이지인 것으로 간주될 수 있다. 단일 판독 동작 동안 판독되거나 단일 프로그래밍 동작 동안 프로그래밍되는 메모리 셀들의 물리적 페이지(예를 들어, 메모리 셀들의 상측 또는 하측 페이지)의 일 부분(일부 실시 예에서, 여전히 전체 로우일 수 있음)은 메모리 셀들의 논리적 페이지인 것으로 간주될 수 있다. 메모리 셀들의 블록은 워드 라인들(2020-202N)에 연결된 모든 메모리 셀(예를 들어, 공통 워드 라인들(202)을 공유하는 모든 NAND 스트링(206))과 같이 함께 소거되도록 구성된 메모리 셀들을 포함할 수 있다. 명백하게 구별되지 않는 한, 여기서 메모리 셀들의 페이지에 대한 지칭은 메모리 셀들의 논리적 페이지의 메모리 셀들을 지칭한다.
도 2a의 예가 NAND 플래시와 관련하여 논의되었지만, 여기에 설명된 실시 예들 및 개념들은 특정 어레이 아키텍처 또는 구조로 제한되지 않고, 다른 구조들(예를 들어, SONOS, 상 변화, 강유전 등) 및 다른 아키텍처들(예를 들어, AND 어레이들, NOR 어레이들 등)을 포함할 수 있다.
도 2b는 예를 들어, 메모리 셀들의 어레이(104)의 일 부분으로서, 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀들의 어레이(200B)의 일 부분의 다른 개략도이다. 도 2b에서 같은 번호가 매겨진 요소들은 도 2a에 대하여 제공된 바와 같은 설명에 대응한다. 도 2b는 3차원 NAND 메모리 어레이 구조의 일례의 추가 세부 사항을 제공한다. 3차원 NAND 메모리 어레이(200B)는 필라의 일 부분이 NAND 스트링들(206)의 메모리 셀들의 채널 영역으로서 작용할 수 있는 반도체 필라들을 포함할 수 있는 수직 구조들을 통합할 수 있다. NAND 스트링들(206)은 각각 선택 트랜지스터(212)(예를 들어, 선택 게이트 드레인으로 통칭되는 드레인 선택 트랜지스터들일 수 있는)에 의해 비트 라인(2040-204M)에 그리고 선택 트랜지스터(210)(예를 들어, 선택 게이트 소스로 통칭되는 소스 선택 트랜지스터들일 수 있는)에 의해 공통 소스(216)에 선택적으로 연결될 수 있다. 다수의 NAND 스트링(206)은 동일한 비트 라인(204)에 선택적으로 연결될 수 있다. NAND 스트링들(206)의 서브 세트들은 NAND 스트링(206)과 비트 라인(204) 사이의 특정 선택 트랜지스터들(212)을 각각 선택적으로 활성화하기 위해 선택 라인들(2150-215K)을 바이어싱함으로써 그것들의 각각의 비트 라인들(204)에 연결될 수 있다. 선택 트랜지스터들(210)은 선택 라인(214)을 바이어싱함으로써 활성화될 수 있다. 각 워드 라인(202)은 메모리 어레이(200B)의 메모리 셀들의 다수의 로우에 연결될 수 있다. 특정 워드 라인(202)에 의해 서로 공통으로 연결된 메모리 셀들의 로우들은 티어들로 총칭될 수 있다.
도 2c는 예를 들어, 메모리 셀들의 어레이(104)의 일 부분으로서, 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀들의 어레이(200C)의 일 부분의 추가 개략도이다. 도 2c에서 같은 번호가 매겨진 요소들은 도 2a에 대하여 제공된 바와 같은 설명에 대응한다. 메모리 셀들의 어레이(200C)는 도 2a에 도시된 바와 같이, 직렬 연결된 메모리 셀들의 스트링들(예를 들어, NAND 스트링들)(206), 액세스(예를 들어, 워드) 라인들(202), 데이터(예를 들어, 비트) 라인들(204), 선택 라인들(214)(예를 들어, 소스 선택 라인들), 선택 라인들(215)(예를 들어, 드레인 선택 라인들) 및 소스(216)를 포함할 수 있다. 메모리 셀들의 어레이(200A)의 일 부분은 예를 들어, 메모리 셀들의 어레이(200C)의 일 부분일 수 있다. 도 2c는 NAND 스트링들(206)을 메모리 셀들(250)의 블록으로의 그룹화들을 도시한다. 메모리 셀들(250)의 블록들은 단일 소거 동작에서 함께 소거될 수 있는 메모리 셀들(208)의 그룹들일 수 있으며, 때로 소거 블록들로 지칭된다. 메모리 셀들의 각 블록(250)은 단일 선택 라인(215), 예를 들어, 선택 라인(2150)과 공통으로 연관된 NAND 스트링들(206)을 나타낼 수 있다. 메모리 셀들의 블록(2500)에 대한 소스(216)는 메모리 셀들의 블록(250L)에 대한 소스(216)와 동일한 소스일 수 있다. 예를 들어, 메모리 셀들의 각 블록(2500-250L)은 소스(216)에 공통적으로 선택적으로 연결될 수 있다. 메모리 셀들(250)의 하나의 블록의 액세스 라인들(202) 및 선택 라인들(214 및 215)은 메모리 셀들의 블록들(2500 내지 250L)의 메모리 셀들의 임의의 다른 블록의 액세스 라인들(202) 및 선택 라인들(214 및 215) 각각에 직접 연결되지 않을 수 있다.
데이터 라인들(2040-204M)은 메모리의 페이지 버퍼의 일 부분일 수 있는 버퍼 부분(240)에 연결(예를 들어, 선택적으로 연결)될 수 있다. 버퍼 부분(240)은 메모리 평면(예를 들어, 메모리 셀들의 블록들의 세트(2500-250L))에 대응할 수 있다. 버퍼 부분(240)은 각각의 데이터 라인들(204) 상에 표시된 데이터 값들을 감지하기 위한 감지 소자들(도 2c에 도시되지 않음) 및 그것의 대응하는 메모리 평면으로부터 감지 된 데이터 값들을 저장하기 위한 대응하는 레지스터들(도 2c에 도시되지 않음)을 포함할 수 있다.
도 3은 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀들의 어레이의 일 부분의 블록 개략도이다. 메모리 셀들의 어레이(300)는 총괄하여 페이지 버퍼(352)를 형성할 수 있는 각각의 버퍼 부분(240)과 각각 통신하는 네 개의 메모리 평면(350)(예를 들어, 메모리 평면들(3500-3503))을 갖는 것으로 도시되어 있다. 네 개의 메모리 평면(350)이 도시되어 있지만, 다른 수의 메모리 평면(350)이 공통적으로 페이지 버퍼(352)와 통신할 수 있다. 각 메모리 평면(350)은 메모리 셀들(250)의 L+1개의 블록(예를 들어, 메모리 셀들의 블록들(2500-250L))을 포함하는 것으로 도시되어 있다.
도 4는 복수의 메모리 셀의 임계 전압 범위들의 개념도이다. 도 4는 보통 QLC 메모리 셀들로 지칭되는 16 레벨 메모리 셀들의 모집단에 대한 임계 전압 범위들 및 그것들의 분포의 일례를 도시한다. 예를 들어, 그러한 메모리 셀은 각각이 4 비트의 비트 패턴에 대응하는 데이터 상태를 나타내는 데 사용되는 16개의 상이한 임계 전압 범위(4300-43015) 중 하나에 속하는 임계 전압(Vt)으로 프로그래밍될 수 있다. 임계값 전압 범위(4300)는 통상적으로 메모리 셀들이 일반적으로 모두 임계값 전압 범위(4300)에 대응하는 데이터 상태에 배치되고, 그 다음 후속하여 그러한 메모리 셀들의 서브 세트들이 임계 전압 범위들(4301-43015) 중 하나 내 임계 전압들을 갖도록 프로그램됨에 따라 나머지 임계값 전압 범위들(4301-43015)보다 큰 폭을 갖는다. 프로그래밍 동작들이 일반적으로 소거 동작들보다 점진적으로 제어됨에 따라, 이러한 임계값 전압 범위들(4301-43015)은 보다 좁은 분포를 갖는 경향이 있을 수 있다.
임계 전압 범위들(4300, 4301, 4302, 4303, 4304, 4305, 4306, 4307, 4308, 4309, 43010, 43011, 43012, 43013, 43014 및 43015)은 각각, 각각의 데이터 상태, 예를 들어, L0, L1, L2, L3, L4, L5, L6, L7, L8, L9, L10, L11, L12, L13, L14 및 L15을 나타낼 수 있다. 일례로, 메모리 셀의 임계 전압이 16개의 임계 전압 범위 중 제1 임계 전압 범위(4300) 내에 있다면, 이 경우에 메모리 셀은 논리 '1111'의 데이터 값을 갖는 데이터 상태(L0)를 저장하는 것일 수 있고 통상적으로 메모리 셀의 소거된 상태로서 참조된다. 임계 전압이 16개의 임계 전압 범위 중 제2 임계 전압 범위(4301) 내에 있다면, 이 경우에 메모리 셀은 논리 '0111'의 데이터 값을 갖는 데이터 상태(L1)를 저장하는 것일 수 있다. 임계 전압이 16개의 임계 전압 범위 중 제3 임계 전압 범위(4302) 내에 있다면, 이 경우에 메모리 셀은 논리 '0011'의 데이터 값을 갖는 데이터 상태(L2)를 저장하는 것 등일 수 있다. 표 1은 데이터 상태들과 그것들의 대응하는 논리 데이터 값들 사이의 하나의 가능한 대응 관계를 제공한다. 논리 데이터 값들에 대한 데이터 상태들의 다른 할당들이 알려져 있다. 가장 낮은 데이터 상태(예를 들어, 소거된 상태 또는 L0 데이터 상태)에 남아 있는 메모리 셀들은, 여기서 사용될 때, 가장 낮은 데이터 상태로 프로그래밍되는 것으로 간주될 것이다.
데이터
상태		 논리
데이터
값
L0 1111
L1 0111
L2 0011
L3 1011
L4 1001
L5 0001
L6 0101
L7 1101
L8 1100
L9 0100
L10 0000
L11 1000
L12 1010
L13 0010
L14 0110
L15 1110
도 5는 다양한 실시 예와 사용하기 위한 증가하는 전압 레벨(540)의 도해이다. 다양한 실시 예는 판독 동작의 프리차지 단계 동안 액세스 라인들(예를 들어, 각 액세스 라인)에 인가되는 증가하는 전압 레벨을 사용할 수 있고, 판독 동작의 감지 단계 동안 선택된 액세스 라인에 인가되는 증가하는 전압 레벨을 사용할 수 있다.. 증가하는 전압 레벨(540)은 카운트에 응답할 수 있다. 예를 들어, 카운트들의 값들이 증가함에 따라, 응답으로 증가하는 전압 레벨(540)의 전압 레벨이 증가할 수 있다. 증가하는 전압 레벨(540)은 동일한 범위의 전압 레벨들을 생성하기 위해 사용되는 카운트들의 수를 증가시킴으로써 선형 응답에 근접하거나 보다 밀접하게 근접할 수 있다.
도 6은 다양한 실시 예와 사용하기 위한 도 5에 도시된 유형의 증가하는 전압 레벨을 발생시키기 위한 전압 발생 시스템의 블록도이다. 도 6의 전압 발생 시스템은 카운트를 생성하기 위한 카운터(642)를 포함한다. 일례로, 카운터(642)는 카운트를 나타내는 비트 패턴을 제공하기 위한 출력(644)을 가질 수 있다. 카운터(642)는 예를 들어, 카운터(642)를 마지막 카운트에서 유지하기 위해 카운터를 선택적으로 인에이블 또는 디스에이블하기 위해 인에이블 신호(641)를 수신하도록 구성될 수 있다. 카운터(642)는 또한 카운트의 값을 초기값, 예를 들어 제로로 리셋하기 위해 리셋 신호(643)를 수신하도록 구성될 수 있다.
전압 발생 회로(646), 예를 들어, 디지털-아날로그 변환기(DAC)는 카운터(642)의 출력(644)에 응답하여, 예를 들어 카운트에 응답하여 아날로그 전압 레벨을 생성할 수 있다. DAC(646)는 이러한 전압 레벨을 출력(648)에서 제공할 수 있다. DAC(646)의 출력(648)은 메모리 셀들의 어레이의 액세스 라인들(예를 들어, 하나 이상의 액세스 라인)에 연결(예를 들어, 선택적으로 연결)될 수 있다. 예를 들어, DAC(646)의 출력(648)은 도 2a 내지 2c의 워드 라인들(202)에 선택적으로 연결될 수 있다. 카운터(642)의 출력(644)은 또한 도 1의 데이터 레지스터(120)의 일 부분과 같은 메모리의 페이지 버퍼에 연결(예를 들어, 선택적으로 연결)될 수 있다. 상이한 액세스 라인들에 상이한 전압 레벨들을 제공하기 위해 다수의 전압 발생 시스템이 사용될 수 있다.
도 7은 다양한 실시 예와 사용하기 위한 데이터 라인의 감지 소자 및 페이지 버퍼에의 연결을 도시하는 블록도이다. 도 7에서, NAND 스트링(206)은 선택 게이트(212)를 통해 데이터 라인(204)에 그리고 선택 게이트(210)를 통해 소스(216)에 선택적으로 연결된다. NAND 스트링(206)은 N + 1개의 메모리 셀(2080-208N)을 갖는 도 2a를 참조하여 설명된 바와 동일한 구조를 가질 수 있다. 메모리 셀들(2080-208N) 중 하나의 데이터 상태를 판독할 때, 선택 게이트들(210 및 212)이 활성화될 수 있고, 판독 전압이 판독 동작을 위해 선택된 메모리 셀, 예를 들어, 타겟 메모리 셀에 연결된 액세스 라인(예를 들어, 선택된 액세스 라인)에 인가될 수 있으며, 패스 전압이 NAND 스트링(206)의 나머지 각 메모리 셀에 연결된 액세스 라인들(예를 들어, 선택되지 않은 액세스 라인들)에 인가될 수 있다. 예를 들어, 판독 동작을 위해 메모리 셀(2081)이 선택된 경우, 그것의 제어 게이트에서 판독 전압을 수신할 수 있으며, 이때 판독 전압은 그것의 데이터 상태가 판독 전압 이하인 임계 전압에 대응할 경우 메모리 셀(2081)을 활성화시키도록 그리고 그것의 데이터 상태가 판독 전압보다 높은 임계 전압에 대응할 경우 메모리 셀(2081)을 비활성화시키도록 구성된다. 나머지 각 메모리 셀(208)(예를 들어, 메모리 셀들(2080 및 2082-208N))은 그것들의 제어 게이트들에서 패스 전압을 수신할 수 있으며, 이때 패스 전압은 그것들의 데이터 상태에 관계 없이 나머지 메모리 셀(208)의 각각을 활성화시키도록 구성된다.
데이터 라인(204)의 상태는 데이터 라인(204)과 소스(216) 사이의 전류 흐름이 각각 인에이블 또는 저하될 수 있음에 따라 타겟 메모리 셀(2081)이 활성화 상태에 있는지 비활성화 상태에 있는지를 나타낼 수 있다. 그 다음 이러한 속성이 이를테면 전류 흐름 또는 결과 전압 레벨의 측정, 또는 예를 들어, 차동 증폭기 등을 사용하여 전류 흐름 또는 결과 전압 레벨의 일정한 임계값과의 비교를 통해, 데이터 라인(204)에 연결된 감지 소자(760)에 의해 감지될 수 있다. 감지 소자(760)의 출력은 페이지 버퍼(352)의 하나 이상의 레지스터를 셋팅하는 데 사용될 수 있다. 예를 들어, 제1 레지스터(762)는 예를 들어, 감지 소자(760)에 의한 감지가 데이터 라인(204)과 소스(216) 사이의 전류 흐름이 저하됨을 나타내는 것에 응답하여 타겟 메모리 셀(2081)이 비활성화됨을 나타내는 제1 값(예를 들어, 제1 논리 레벨)을 갖는 1-디지트(예를 들어, 1 비트) 레지스터일 수 있다. 레지스터(762)는 예를 들어, 감지 소자(760)에 의한 감지가 데이터 라인(204)과 소스(216) 사이의 전류 흐름이 인에이블됨을 나타내는 것에 응답하여 타겟 메모리 셀(2081)이 활성화됨을 나타내는 제2 값(예를 들어, 제1 논리 레벨과 상이한 제2 논리 레벨)을 더 가질 수 있다. 페이지 버퍼(352)는 다중 디지트(예를 들어, 다중 비트) 레지스터일 수 있는 제2 레지스터(764)를 더 포함할 수 있다. 감지 소자(760)에 의한 감지가 데이터 라인(204)과 소스(216) 사이의 전류 흐름이 인에이블됨을 나타내는 것에 응답하여, 페이지 버퍼(352)는(예를 들어, 제1 레지스터(762)의 값을 그것의 제2 값으로 토글링하는 것에 응답하여) 카운터(642)의 출력(644)으로부터 레지스터(764)로 카운트의 표현을 래칭하도록 구성될 수 있다. 이러한 방식으로, 레지스터(764)는 타겟 메모리 셀(2081)의 임계 전압의 표현, 예를 들어, 데이터 라인(204)의 상태가 변경된 전압 레벨의 표현을 포함할 수 있다.
메모리 셀들의 크기가 감소됨에 따라, 일반적으로 그것들의 관련된 데이터 저장 구조들이 작아진다. 또한, 메모리 셀들에 데이터 상태들의 레벨들이 보다 많이 저장됨에 따라, 데이터 상태들 간의 구별이 어려워 질 수 있다. 뿐만 아니라, 메모리 셀들의 임계 전압들은 급격한 전하 손실(QCL, quick charge loss)과 같은 판독 교란 및/또는 다른 현상으로 인해 시프트될 수 있다. 판독 교란 시, 메모리 셀의 임계 전압은 판독을 위해 선택된 타겟 메모리 셀에 대한 액세스를 가능하게 하기 위해 메모리 셀에 인가된 전압이 예를 들어, 메모리 셀의 임계 전압을 증가시키는 것에 응답하여 시프트될 수 있다. QCL은 게이트 유전체 인터페이스 부근 전자들의 메모리 셀의 채널 영역으로의 디-트랩핑이고, 프로그래밍 펄스 이후 즉각적인 Vt 시프트를 유발할 수 있다. 메모리 셀이 검증 동작을 패스할 때, 게이트 유전체에 트랩된 전하로 인해 프로그래밍된 임계 전압이 보다 높은 것으로 보일 수 있다. 프로그램 동작이 완료된 후 메모리 셀이 판독될 때, 메모리 셀은 하나 이상의 임계 전압 시프팅 현상으로 인해 프로그램 검증 동작 동안 획득된 Vt와 상이한 Vt를 가질 수 있다. 다양한 실시 예는 이러한 우려를 완화시킬 수 있는 장치들 및 방법들을 제공한다.
도 8은 일 실시 예에 따른 메모리를 동작시키는 방법에 대한 타이밍도를 도시한다. 예를 들어, 도 8의 타이밍도는 메모리의 판독 동작을 나타낼 수 있다. 트레이스(840)는 판독 동작을 위해 선택된 메모리 셀, 예를 들어 타겟 메모리 셀에 연결된 액세스 라인에 인가된 전압 레벨을 나타낼 수 있다. 이하의 논의는 적어도 도 2a를 참조하여 이루어질 것이고, 판독 동작을 위해 선택된 메모리 셀은 NAND 스트링(2060)의 메모리 셀(208x)이며, 트레이스(840)는 액세스 라인(202x)에 인가된 전압 레벨을 나타낼 수 있다고 가정할 것이다. 액세스 라인(202x)은 그것이 타겟 메모리 셀을 포함함에 따라 선택된 액세스 라인으로 지칭될 수 있는 한편, 나머지 액세스 라인들(202)은 선택되지 않은 액세스 라인으로 지칭될 수 있다. NAND 스트링(2060)은 그것이 타겟 메모리 셀을 포함함에 따라 선택된 직렬 연결된 메모리 셀들의 스트링으로 지칭될 수 있다. 트레이스(842)는 선택되지 않은 액세스 라인(202), 예를 들어 액세스 라인(2020-202x-1 및 202x+1-202N)에 인가된 전압 레벨을 나타낼 수 있다. 트레이스(844)는 선택 라인(214)에 인가된 전압 레벨 및/또는 선택 라인(215)에 인가된 전압 레벨을 나타낼 수 있다.
시간 t0에서, 프리차지 단계가 시작될 수 있다. 판독 동작의 프리차지 단계는 선택되지 않은 액세스 라인들(202)을 그것들의 데이터 상태들, 예를 들어 패스 전압에 관계 없이 그것들의 각각의 연결된 메모리 셀들을 활성화시키기에 충분한 전압 레벨로 만든다. 도 8의 예에 도시된 바와 같이, 타겟 메모리 셀(예를 들어, 하나 이상의 타겟 메모리 셀)을 포함하는 메모리 셀들의 블록의 모든 액세스 라인(202)의 전압 레벨들은 초기에 전압 레벨(852)이 된다. 전압 레벨(852)은 그것들의 데이터 상태에 관계 없이 액세스 라인들(202) 중 하나에 연결된 각 메모리 셀을 활성화시키기에 충분할 수 있다. 일례로, 전압 레벨(852)은 대략 8V일 수 있다. 이러한 방식으로 액세스 라인들(202) 전부를 함께 일으키면 목적하는 전압 레벨이 전압 레벨(852)인 임의의 액세스 라인(202)의 정상 상태로의 속도 개선을 촉진할 수 있다. 선택 라인(214) 및 선택 라인(215)은 그것들의 각각의 선택 게이트들을 활성화시키기에 충분한 전압 레벨(854)로 될 수 있다.
액세스 라인들(202)(예를 들어, 트레이스들(840 및 842))이 전압 레벨(852)로 증가됨에 따라, 실시 예들에 따라 그리고 이하의 도면들을 참조하여 보다 상세히 설명될 바와 같이 데이터 라인들(204)(예를 들어, 데이터 라인들(2040-204M)의 일부 서브 세트 또는 전부)의 예비 감지가 수행될 수 있다. 시간 t0과 t1 사이에서 상승 전압 레벨이 액세스 라인들(202)의 각각에 인가되는 것에 응답하여, NAND 스트링들(206)은 데이터 라인(204)과 소스(216) 사이에 전류 흐름을 인에이블하기 시작할 수 있다. 판독 동작과 관련된 모든 데이터 라인(204)에 대해 전도가 발생하는 전압 레벨은 판독 동작 동안 메모리 셀들의 블록의 메모리 셀들(208)을 판독하기 위해 사용할 것으로 예상되는 패스 전압에 관한 정보를 제공할 수 있다. 일례로, 판독 동작과 관련된 모든 데이터 라인(204)에서 전도가 감지될 때까지 증가하는 전압 레벨이 계속해서 액세스 라인들(202)(예를 들어, 트레이스들(840 및 842))에 인가될 수 있고, 전압 레벨(852)은 그러한 전도가 감지될 때 전압 레벨 이상일 수 있다. 예를 들어, 전도가 판독 동작과 관련된 모든 데이터 라인(204)에서 감지되는 것에 응답하여, 시간 t1에 하나 이상의 전압 발생 소자(646)의 각각에 대한 각각의 카운터(642)가 각각의 출력들(648)의 전압 레벨들의 증가를 중단시키도록 디스에이블될 수 있다.
시간(t1)에서 또는 그 즈음, 선택된 액세스 라인(202x)은 전압 레벨(848)로 방전될 수 있다. 전압 레벨(848)은 타겟 메모리 셀의 가능한 데이터 상태들을 구별하도록 의도된 판독 전압을 나타낼 수 있다. 예를 들어, 전압 레벨(848)이 액세스 라인(202x)에 그리고 그에 따라 타겟 메모리 셀의 제어 게이트에 인가되는 동안 타겟 메모리 셀이 활성화되는 경우, 그것은 전압 레벨(848) 이하의 임계 전압들의 범위에 대응하는 데이터 상태를 갖는 것으로 간주될 수 있다. 전압 레벨(848)이 액세스 라인(202x)에 인가되는 동안 타겟 메모리 셀이 비활성화되는 경우, 그것은 전압 레벨(848)보다 높은 임계 전압들의 범위에 대응하는 데이터 상태를 갖는 것으로 간주될 수 있다. 해당 기술분야에 주지된 바와 같이, 전압 레벨(848)이 인가되는 동안 감지 동작이 수행될 수 있다. 일례로, 전압 레벨(848)은 특정 데이터 상태, 예를 들어, L0 데이터 상태 또는 가장 낮은 데이터 상태로 프로그램된 메모리 셀들(208)(예를 들어, 그것의 메모리 셀들의 각각)을 갖는 하나 이상의 NAND 스트링(206)이 모두 활성화되었던 것으로 결정되었을 때 액세스 라인들(202)에 인가된 전압 레벨에 대응할 수 있다.
시간 t2에서 전압 레벨(848)이 선택된 액세스 라인(202x)에 인가되는 동안, 전압 레벨(852)은 선택되지 않은 액세스 라인들(2020-202x-1 및 202x+1-202N)에 인가되는 것이다. 전압 레벨(852)은 그것들의 데이터 상태에 관계 없이 이러한 선택되지 않은 액세스 라인들에 연결된 메모리 셀들을 활성화시키기에 충분하다. 또한, 시간 t2에서 전압 레벨(848)이 선택된 액세스 라인(202x)에 인가되는 동안, 전압 레벨(854)이 선택 라인(214) 및 선택 라인(215)에 인가될 수 있다. 전압 레벨(854)은 이러한 선택 라인들에 연결된 선택 게이트들을 활성화시키기에 충분하다. 이러한 방식으로, 타겟 메모리 셀이 활성화되는 경우 NAND 스트링(206)을 통해 전류 흐름이 수립될 수 있으며, 그에 따라 그것의 데이터 상태의 감지가 가능하게 된다. 일례로, 전압 레벨(854)은 대략 5V일 수 있다.
시간 t3에서, 선택된 액세스 라인(202x)에 인가되는 전압 레벨이 다른 트레이스들(842 및 844)의 전압 레벨들이 유지될 수 있는 동안 전압 레벨(850)로 증가될 수 있다. 전압 레벨(850)은 타겟 메모리 셀의 가능한 상이한 데이터 상태들을 구별하도록 의도된 상이한 판독 전압을 나타낼 수 있다. 해당 기술분야에 주지된 바와 같이, 전압 레벨(850)이 인가되는 동안 감지 동작이 수행될 수 있다. 일례로, 전압 레벨(850)은 그 다음 높은 데이터 상태, 예를 들어, L1 데이터 상태로 프로그램된 메모리 셀들(208)(예를 들어, 그것의 메모리 셀들의 각각 또는 일부 서브 세트)을 갖는 하나 이상의 NAND 스트링(206)이 모두 활성화되었던 것으로 결정되었을 때 액세스 라인들(202)에 인가된 전압 레벨에 대응할 수 있다. 도 8에는 두 개의 판독 전압만이 도시되어 있지만, 다른 수들의 판독 전압이 사용될 수 있다. 일반적으로, Y개의 판독 전압이 Y + 1개의 가능한 데이터 상태의 각각을 구별하기 위해 사용될 수 있다. 시간 t4에서, 모든 라인은 기준 퍼텐셜, 예를 들어 접지 또는 0V일 수 있는 전압 레벨(846)로 방전될 수 있다. 판독 동작의 각 판독 전압에 대한 시간 t2와 t4 사이의 기간은 하나 이상의 타겟 메모리 셀의 데이터 상태들이 감지될 때의 판독 동작의 감지 단계에 대응할 수 있다.
도 9a 및 도 9b는 일 실시 예에 따른 상이한 데이터 에이지들에서의 복수의 메모리 셀의 임계 전압 분포의 개념도들이다. 도 9a는 특정 데이터 에이지에서 판독될 메모리 셀들을 나타낼 수 있는 한편, 도 9b는 상이한 데이터 에이지, 예를 들어 특정 데이터 에이지에 후속하는 일정한 시간 기간에서 판독될 메모리 셀들을 나타낼 수 있다. 예를 들어, 도 9a에서의 특정 데이터 에이지는 프로그래밍 직후일 있는 한편, 도 9b에서의 상이한 데이터 에이지는 수십년 이후일 수 있다. 도 9b는 증가하는 데이터 에이지에 따른 통상적인 임계 전압 확장 및 시프팅(예를 들어, 하향 시프팅)을 개념적으로 도시한다. 도 9a 및 도 9b는 도 8에서 시간 t0과 t1 사이의 프로세스에 관한 추가 세부 사항을 제공하기 위해 사용될 것이다.
메모리 셀들의 블록(250)이 가능한 데이터 상태들의 각각에 대해 메모리 셀들(208)을 갖도록 프로그래밍된 예를 고려하자. 임계값 전압 범위들(9300, -93015)은 각각, 대응하는 각각의 데이터 상태, 예를 들어 L0-L15로 프로그래밍된 메모리 셀들의 임계값 전압들의 분포를 각각 나타낼 수 있다. 메모리 셀들로 프로그래밍하도록 의도된 데이터는 가능한 데이터 상태들의 각각의 유사한 크기의 분포를 포함하지 않을 수 있고, 데이터 상태들 중 하나 이상이 없을 수 있지만, 메모리 셀들로 프로그램되는 데이터가 가능한 데이터 상태들의 랜덤 분포에 접근할 수 있도록 프로그래밍 이전에 데이터 랜덤화를 이용하는 것이 통상적이다. 따라서, 판독 동작 시, 가능한 데이터 상태들의 각각은 그 판독 동작에 수반되는 메모리 셀들, 예를 들어, 선택된 그리고 선택되지 않은 메모리 셀들 양자에 의해 표현될 수 있는 것이 통상적일 수 있다. 그러나, 각 데이터 상태를 표현될 필요는 없다.
도 9a를 참조하면, 액세스 라인들(202)(예를 들어, 트레이스들(840 및 842))에 인가된 전압 레벨이 특정 데이터 에이지의 메모리 셀들의 판독 동작을 위해 도 8의 시간 t0과 t1 사이에서 증가됨에 따라, 전압 레벨이 전압 레벨(9320)(예를 들어, 선택된 그리고 선택되지 않은 메모리 셀들을 비롯하여 복수의 메모리 셀 중 그 판독 동작에 관여하는 메모리 셀들의 각각의 임계 전압 이상들의 전압 레벨)에 도달할 때, 그 판독 동작에 수반되는 NAND 스트링들(206)은 모두 그것들의 각각의 데이터 라인(204)과 소스(216) 사이의 전류 흐름에 대해 인에이블될 수 있다. 그 다음 액세스 라인들(202)(예를 들어, 트레이스들(840 및 842))에 인가되는 전압 레벨의 증가는 모든 메모리 셀이 활성화되는 것으로 감지됨에 따라 중단될 수 있다.
도 9b를 참조하면, 액세스 라인들(202)(예를 들어, 트레이스들(840 및 842))에 인가된 전압 레벨이 상이한 데이터 에이지의 메모리 셀들의 판독 동작을 위해 도 8의 시간 t0과 t1 사이에서 증가됨에 따라, 전압 레벨이 전압 레벨(9321)(예를 들어, 선택된 그리고 선택되지 않은 메모리 셀들을 비롯하여 복수의 메모리 셀 중 그 판독 동작에 관여하는 메모리 셀들의 각각의 임계 전압 이상들의 전압 레벨)에 도달할 때, 그 판독 동작에 수반되는 NAND 스트링들(206)은 모두 그것들의 각각의 데이터 라인(204)과 소스(216) 사이의 전류 흐름에 대해 인에이블될 수 있다. 그 다음 액세스 라인들(202)(예를 들어, 트레이스들(840 및 842))에 인가되는 전압 레벨의 증가는 모든 메모리 셀이 활성화되는 것으로 감지됨에 따라 중단될 수 있다.
전도성 상태를 갖는 각각의 데이터 라인들(204)에 응답하여 판독 동작의 프리차지 부분 동안 액세스 라인들(202)에 인가되는 전압 레벨의 증가를 중단함으로써, 패스 전압의 전압 레벨 감소가 데이터 에이지의 값들을 증가시키기 위해 사용될 수 있다. 이는 메모리의 고장률의 개선을 촉진할 수 있다. 예를 들어, 보통 판독 동작의 실패 이전에 수행될 수 있는 다수의 판독의 관점에서 표현되는 메모리의 판독 능력은 일반적으로 메모리 셀들의 전압 스트레스 그리고 그에 따라 판독 교란이 증가함에 따라 기하 급수적으로 감소한다. 선택되지 않은 메모리 셀들에 패스 전압을 인가하면 전압 스트레스가 발생할 수 있다. 따라서, 데이터 에이지의 값들이 증가하는 것에 응답하여 패스 전압의 전압 레벨을 감소시키는 것은 전압 스트레스의 감소 그리고 그에 따라 판독 능력의 증가를 촉진할 수 있다.
도 10a 및 도 10b는 실시 예들에 따른 패스 전압을 결정하는 데 사용하기 위한 디코딩 회로의 블록도들이다. 도 10a의 디코딩 회로(1000A)는 논리 회로, 예를 들어, NAND 게이트(1060)를 포함한다. 논리 회로(1060)는 페이지 버퍼, 예를 들어,도 3의 페이지 버퍼(352)의 각각의 레지스터(762)(예를 들어, 레지스터들(7620-762R) 중 하나)의 값과 통신하는(예를 들어, 그러한 값을 수신하도록 연결되는) 복수의 입력을 가질 수 있다. R의 값은 1 이상의 정수 값일 수 있으며, 여기서 R + 1은 판독 동작의 선택된 메모리 셀을 갖는 NAND 스트링(206), 예를 들어, 판독 동작 동안 감지되는 각 NAND 스트링의 수를 나타낸다.
논리 회로(1060)는 임의의 레지스터들(7620-762R)에 대응하는 NAND 스트링(206) 및 데이터 라인(204)이 전도가 저하되는 것으로 유지될 때 제1 논리 레벨(예를 들어, 논리 하이 레벨)을 가질 수 있고, 모든 레지스터(7620-762R)에 대응하는 NAND 스트링들(206) 및 데이터 라인들(204)이 전도되게 인에이블될 때 제1 논리 레벨과 상이한 제2 논리 레벨(예를 들어, 논리 로우 레벨)을 가질 수 있다. 레지스터(1064)는 논리 회로(1060)의 출력의 값과 통신하고(예를 들어, 수신을 위해 연결되고), 카운터(642)의 출력(644)으로부터의 카운트의 표현과 통신할(예를 들어, 수신을 위해 연결될) 수 있다. 레지스터(1064)는 도 1의 레지스터 뱅크(128)의 일 부분일 수 있다. 레지스터(1064)는 논리 회로(1060)의 출력의 논리 레벨에 응답하여 카운터(642)의 출력(644)으로부터 레지스터(1064)로 카운트의 표현을 래칭하도록 더 구성될 수 있다. 예를 들어, 논리 회로(1060)가 그것의 제1 논리 레벨에서 제2 논리 레벨로 토글링할 때, 레지스터(1064)는 카운트의 표현을 래칭할 수 있다. 논리 회로(1060)의 출력은 또한 카운터(642)를 디스에이블하는 데, 예를 들어, 전압 발생 회로(646)의 전압 레벨의 증가를 중단시키는 데 사용될 수 있다.
도 10b의 디코딩 회로(1000B)는 논리 회로(1060)의 일 구현 예의 개략도를 제공한다. 디코딩 회로(1000B)의 논리 회로(1060)는 제1 전압 노드(1066)에 연결되는 제1 소스/드레인(예를 들어, 드레인)을 갖는 트랜지스터(예를 들어, p-형 전계 효과 트랜지스터 또는 pFET)(1068)를 포함할 수 있다. 제 1 전압 노드(1066)는 공급 전압, 예를 들어 Vcc를 수신하도록 구성될 수 있다. pFET(1068)는 예를 들어, 논리 회로(1060)의 출력에 연결되는 레지스터(1064)와 통신하는 제2 소스/드레인(예를 들어, 소스)을 더 가질 수 있다. 논리 회로(1060)는 각각 제어에 연결된 복수의 입력을 가질 수 있다. 각각의 트랜지스터(예를 들어, n-타입 전계 효과 트랜지스터 또는 nFET)(1072)(예를 들어, nFET들(10720-1072R))의 제어 게이트에 연결되는 그것의 복수의 입력을 가질 수 있다. nFET들(10720-1072R)은 pFET(1068)의 제2 소스/드레인과 제2 전압 노드(1074) 사이에 직렬로 연결될 수 있다. 제2 전압 노드(1074)는 기준 퍼텐셜, 예를 들어, 접지 또는 0V를 수신하도록 구성될 수 있다.
도 11은 실시 예들 에 따른 레지스터 뱅크(128)의 블록도이다. 레지스터 뱅크(128)는 레지스터들의 세트(1064)(예를 들어, 레지스터들(10640-1064N))를 가질 수 있다. 레지스터 뱅크(128)의 레지스터들의 세트의 각 레지스터(1064)는 대응하는 메모리 셀들의 블록(250)의 메모리 셀들의 각각의 그룹(예를 들어, 메모리 셀들의 페이지)에 대응할 수 있고, 메모리 셀들의 그것의 각각의 그룹의 판독 동작에 수반되는 각 NAND 스트링이 전류 흐름을 나타내는 전압 레벨의 표시를 래칭하도록 구성될 수 있다. 레지스터(10640)는 액세스 라인(2020)에 연결된 메모리 셀들의 그룹에 사용될 수 있는 패스 전압의 표시를 저장할 수 있고, 레지스터(10641)는 액세스 라인(2021)에 연결된 메모리 셀들의 그룹에 사용될 수 있는 패스 전압의 표시를 저장할 수 있고, 레지스터(10642)는 액세스 라인(2022)에 연결된 메모리 셀들의 그룹에 사용될 수 있는 패스 전압의 표시를 저장할 수 있으며, 레지스터(10643)는 액세스 라인(2023)에 연결된 메모리 셀들의 그룹에 사용될 수 있는 패스 전압의 표시를 저장할 수 있는 등이다.
일부 실시 예에서, 레지스터 뱅크(128)의 레지스터들의 세트(1064)는 대응하는 메모리 셀들의 블록(250)에 대한 메모리 셀들의 적절한 서브 세트 그룹들만을 위한 레지스터들을 가질 수 있다. 그러한 실시 예들에서, 메모리 셀들의 하나의 그룹을 위한 특정 레지스터(1064)는 동일한 메모리 셀들의 블록(250) 또는 상이한 메모리 셀들의 블록(250) 중 어느 하나 내에서, 상이한 메모리 셀들의 그룹에 대한 패스 전압을 결정하는 데 사용될 수 있다. 일부 실시 예에서, 레지스터 뱅크(128)는 메모리 셀들의 어레이(104)의, 메모리 셀들의 각 블록(250) 또는 또는 메모리 셀들의 블록들(250)의 일부 적절한 서브 세트에 대한 레지스터들의 각각의 세트(1064)를 가질 수 있다. 그러한 실시 예들에서, 메모리 셀들의 하나의 블록(250)에 대한 레지스터들의 세트(1064)는 상이한 메모리 셀들의 블록(250)에 대한 패스 전압들을 결정하는 데 사용될 수 있다.
도 12는 일 실시 예에 따른 메모리를 동작시키는 방법의 흐름도이다. 예를 들어, 도 12의 방법은 판독 동작의 일 부분일 수 있다.
1201에서, 복수의 데이터 라인의 각 데이터 라인의 상태가 직렬 연결된 메모리 셀들의 복수의 스트링에 공통으로 연결된 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨을 증가시키면서 감지될 수 있다. 이는 직렬 연결된 메모리 셀들의 복수의 스트링에 공통으로 연결된 모든 액세스 라인에 인가되는 전압 레벨을 증가시키는 것을 포함할 수 있어, 예를 들어, 직렬 연결된 메모리 셀들의 이러한 스트링들의 모든 메모리 셀의 제어 게이트가 증가하는 전압 레벨을 수신하게 된다. 예를 들어, 도 5 및 도 6을 참조하여 설명된 바와 같이 증가하는 전압 레벨이 액세스 라인들의 각각에 인가될 수 있다.
복수의 데이터 라인은 메모리 평면의 메모리 셀들의 하나의 블록(또는 메모리 셀들의 복수의 블록)에 선택적으로 연결된 각 데이터 라인일 수 있다. 대안적으로, 복수의 데이터 라인은 메모리 셀들의 블록에 선택적으로 연결된 모든 데이터 라인보다 적을 수 있다. 예를 들어, 판독 동작이 메모리 셀들의 블록에 선택적으로 연결된 모든 다른 데이터 라인에 연결된 메모리 셀들의 데이터 상태들만을 감지하고자 하는 경우, 복수의 데이터 라인은 메모리 셀들의 해당 블록에 선택적으로 연결된 모든 다른(예를 들어, 짝수 또는 홀수의) 데이터 라인일 수 있다. 마찬가지로, 직렬 연결 메모리 셀들의 복수의 스트링은 선택된 메모리 셀들의 블록의 직렬 연결된 메모리 셀들의 각 스트링 일 수 있거나, 선택된 메모리 셀들의 블록의 직렬 연결된 메모리 셀들의 모든 스트링보다 적을 수 있다, 예를 들어, 선택된 메모리 셀들의 블록의 직렬 연결된 메모리 셀들의 모든 다른(예를 들어, 짝수 또는 홀수의) 스트링일 수 있다.
직렬 연결된 메모리 셀들의 복수의 스트링의 직렬 연결된 메모리 셀들의 각 스트링은 복수의 데이터 라인의 각각의 데이터 라인에 예를 들어, 일 대 일 관계로 대응할 수 있다. 복수의 데이터 라인의 각 데이터 라인의 상태를 감지하는 동안, 직렬 연결된 메모리 셀들의 복수의 스트링의 직렬 연결된 메모리 셀들의 각 스트링에 대응하는 선택 게이트들(예를 들어, 드레인 선택 게이트들 및/또는 소스 선택 게이트들)이 활성화될 수 있다.
1203에서, 복수의 데이터 라인의 각 데이터 라인의 상태가 특정 조건을 갖는 것에 응답하여 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨을 증가시키는 것이 중단될 수 있다. 예를 들어, 데이터 라인의 초기 상태는 플로팅, 예를 들어, 그것의 대응하는 직렬 연결된 메모리 셀들의 스트링의 비활성화된 메모리 셀에 의해 소스와 분리될 수 있고, 그것은 특정 전압 레벨, 예를 들어, Vcc로 프리차지될 수 있다. 복수의 액세스 라인에 인가되는 증가하는 전압 레벨이 대응하는 직렬 연결 메모리 셀들의 스트링의 각 메모리 셀을 활성화시키기에 충분한 전압 레벨에 도달함에 따라, 해당 데이터 라인의 상태는 예를 들어, 그것의 대응하는 직렬 연결된 메모리 셀들의 스트링을 통해 소스에 연결되어 전도로 변경될 수 있다. 그에 따라, 특정 조건이 전도되는 것일 수 있다.
전압 레벨의 증가를 중단하는 것은 카운터를 디스에이블하는 것을 포함할 수 있다. 예를 들어, DAC가 카운터로부터의 카운트에 응답하여 증가하는 전압 레벨을 발생하고 있는 경우, 복수의 데이터 라인의 각 데이터 라인이 전도되고 있을 때를 결정하는 것에 응답하여 카운터가 디스에이블될 수 있다. 카운터를 디스에이블하는 것은 카운트 증가를 멈추고, 그에 따라 전압 레벨을 직렬 연결된 메모리 셀들의 복수의 스트링의 각 메모리 셀을 활성화시키기에 충분한 값으로 유지시키는 것일 수 있다. 일부 실시 예에서, 복수의 데이터 라인의 각 데이터 라인이 특정 조건을 갖는 것으로 결정될 때에 후속하여 지연이 이용될 수 있다. 예를 들어, 카운터는 복수의 데이터 라인의 각 데이터 라인이 전도되고 있다고 결정한 후 특정 시간 기간 동안 디스에이블될 수 있다. 이로 인해 전압 레벨이 미리 결정된 일정량만큼 증가할 수 있다. 판독 동작을 위해 선택된 메모리 셀들의 데이터 상태들의 후속 판독에 일반적으로 불필요하지만, 추가적인 전압 레벨이 직렬 연결된 메모리 셀들의 스트링들의 저항을 감소시키는 역할을 할 수 있으며, 이는 예를 들어, 판독 동작의 속도를 개선하는 역할을 할 수 있다.
1205에서, 일부 실시 예의 경우, 복수의 데이터 라인의 각 데이터 라인의 상태가 상기 특정 조건을 가질 수 있는 전압 레벨이 결정될 수 있다. 이러한 전압 레벨은 복수의 데이터 라인의 각 데이터 라인이 특정 조건을 갖는 것으로 결정될 때 또는 그 이후에 결정될 수 있다. 예를 들어, 증가하는 전압 레벨을 생성하는 데 사용되는 카운터의 값이 이러한 전압 레벨을 결정하고 나타낼 수 있다. 1207에서, 일부 실시 예의 경우, 이러한 전압 레벨의 표현은 예를 들어, 레지스터 뱅크에 저장될 수 있다. 예를 계속하면, 카운터 값이 저장될 수 있다.
1209에서, 복수의 액세스 라인의 특정 액세스 라인에 인가되는 전압 레벨은 예를 들어, 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨의 증가를 중단한 후에 특정 전압 레벨로 변경(예를 들어, 감소)될 수 있다. 특정 액세스 라인은 판독 동작을 위해 선택된(예를 들어, 판독 동작 동안 데이터 상태가 감지되는 타겟 메모리 셀의 제어 게이트에 연결되는) 액세스 라인일 수 있다. 일부 실시 예에서, 특정 액세스 라인에 인가되는 전압 레벨은 특정 전압 레벨로 감소될 수 있다. 다른 실시 예들에서, 특정 액세스 라인에 인가되는 전압 레벨은 특정 전압 레벨 미만의 전압 레벨로 감소될 수 있다. 특정 액세스 라인에 인가되는 전압 레벨은 복수의 액세스 라인의 나머지 각 액세스 라인에 인가되는 전압 레벨을 감소시키지 않고(예를 들어, 유지시키면서) 감소될 수 있다.
1211에서, 특정 액세스 라인에 특정 전압 레벨을 인가하면서 복수의 데이터 라인의 서브 세트의 각 데이터 라인의 상태가 감지된다. 복수의 데이터 라인의 서브 세트의 각 데이터 라인의 상태를 감지하는 것은 예를 들어, 그것의 제어 게이트에 인가되는 특정 전압 레벨에 응답하여 특정 액세스 라인에 연결된 그것의 대응하는 직렬 연결 메모리 셀들의 스트링의 메모리 셀의 상태에 따라, 복수의 데이터 라인의 서브 세트의 각 데이터 라인이 그것의 대응하는 직렬 연결된 메모리 셀들의 스트링을 통해 소스에 연결되어 있는지 또는 소스와 분리되어 있는지를 결정하는 것을 포함할 수 있다.
복수의 데이터 라인의 서브 세트의 각 데이터 라인의 상태를 감지하는 것은 특정 액세스 라인 이외의 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨을 감소시키지 않고(예를 들어, 유지시키면서) 발생할 수 있다. 유사하게, 복수의 데이터 라인의 각 데이터 라인의 상태를 감지하는 동안, 복수의 데이터 라인에 대응하는 직렬 연결된 메모리 셀들의 각 스트링에 대응하는 선택 게이트들(예를 들어, 드레인 선택 게이트들 및/또는 소스 선택 게이트들)이 활성화될 수 있다. 복수의 데이터 라인의 서브 세트는 복수의 데이터 라인의 적절한 서브 세트, 또는 복수의 데이터 라인의 데이터 라인들의 전체 세트(예를 들어, 각 데이터 라인)일 수 있다.
1209 및 1211의 프로세스는 특정 액세스 라인에 상이한 전압 레벨들을 인가하면서 반복될 수 있다. 예를 들어, 특정 전압 레벨은 판독 동작의 복수의 데이터 상태의 데이터 상태들을 구별하기 위해 사용되는 제1(예를 들어, 가장 낮은) 판독 전압에 대응할 수 있다. 특정 액세스 라인에 특정 전압 레벨을 인가하면서 복수의 데이터 라인의 서브 세트의 각 데이터 라인의 상태를 감지한 후, 특정 액세스 라인의 전압 레벨은 다음의 후속 전압(예를 들어, 그 다음 높은 판독 전압)으로 변경(예를 들어, 증가)될 수 있고 복수의 데이터 라인의 서브 세트의 각 데이터 라인의 상태를 감지하는 것은 특정 액세스 라인에 다음 후속 전압 레벨을 인가하는 동안 그리고 나머지 액세스 라인들 상의 전압 레벨을 유지하면서 반복될 수 있다.
또한, 복수의 데이터 라인의 각 데이터 라인의 상태가 특정 조건을 갖는 전압 레벨의 저장된 표현은 예를 들어, 각 데이터 라인의 상태가 특정 조건을 갖는 때를 결정하기 위해 복수의 액세스 라인에 인가되는 전압 레벨을 증가시키면서 복수의 데이터 라인의 각 데이터 라인의 상태를 감지하지 않고, 직렬 연결된 메모리 셀들의 동일하거나 상이한, 복수의 스트링을 결정하는 데 사용될 수 있다. 예를 들어, 복수의 데이터 라인의 각 데이터 라인의 상태가 특정 조건을 갖는 전압 레벨의 저장된 표현은 복수의 액세스 라인의 상이한 액세스 라인이 특정 전압 레벨을 수신하는 후속 판독 동작을 위한 패스 전압을 결정하는 데 사용될 수 있다. 대안적으로, 복수의 데이터 라인의 각 데이터 라인의 상태가 특정 조건을 갖는 전압 레벨의 저장된 표현은 직렬 연결된 메모리 셀들의 상이한 복수의 스트링, 예를 들어, 동일한 또는 상이한 메모리 평면의 메모리 셀들의 상이한 블록에 관한 후속 판독 동작을 위한 패스 전압을 결정하는 데 사용될 수 있다.
도 13은 다른 실시 예에 따른 메모리를 동작시키는 방법의 흐름도이다. 예를 들어, 도 13의 방법은 판독 동작의 일 부분일 수 있다.
1321에서, 복수의 데이터 라인의 각 데이터 라인의 상태가 직렬 연결된 메모리 셀들의 복수의 스트링에 공통으로 연결된 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨을 증가시키면서 감지될 수 있다. 이는 직렬 연결된 메모리 셀들의 복수의 스트링에 공통으로 연결된 모든 액세스 라인에 인가되는 전압 레벨을 증가시키는 것을 포함할 수 있어, 예를 들어, 직렬 연결된 메모리 셀들의 이러한 스트링들의 모든 메모리 셀의 제어 게이트가 증가하는 전압 레벨을 수신하게 된다. 예를 들어, 도 5 및 도 6을 참조하여 설명된 바와 같이 증가하는 전압 레벨이 액세스 라인들의 각각에 인가될 수 있다.
복수의 데이터 라인은 메모리 평면의 메모리 셀들의 하나의 블록(또는 메모리 셀들의 복수의 블록)에 선택적으로 연결된 각 데이터 라인일 수 있다. 대안적으로, 복수의 데이터 라인은 메모리 셀들의 블록에 선택적으로 연결된 모든 데이터 라인보다 적을 수 있다. 예를 들어, 판독 동작이 메모리 셀들의 블록에 선택적으로 연결된 모든 다른 데이터 라인에 연결된 메모리 셀들의 데이터 상태들만을 감지하고자 하는 경우, 복수의 데이터 라인은 메모리 셀들의 해당 블록에 선택적으로 연결된 모든 다른(예를 들어, 짝수 또는 홀수의) 데이터 라인일 수 있다. 마찬가지로, 직렬 연결 메모리 셀들의 복수의 스트링은 선택된 메모리 셀들의 블록의 직렬 연결된 메모리 셀들의 각 스트링 일 수 있거나, 선택된 메모리 셀들의 블록의 직렬 연결된 메모리 셀들의 모든 스트링보다 적을 수 있다, 예를 들어, 선택된 메모리 셀들의 블록의 직렬 연결된 메모리 셀들의 모든 다른(예를 들어, 짝수 또는 홀수의) 스트링일 수 있다.
직렬 연결된 메모리 셀들의 복수의 스트링의 직렬 연결된 메모리 셀들의 각 스트링은 복수의 데이터 라인의 각각의 데이터 라인에 예를 들어, 일 대 일 관계로 대응할 수 있다. 복수의 데이터 라인의 각 데이터 라인의 상태를 감지하는 동안, 직렬 연결된 메모리 셀들의 복수의 스트링의 직렬 연결된 메모리 셀들의 각 스트링에 대응하는 선택 게이트들(예를 들어, 드레인 선택 게이트들 및/또는 소스 선택 게이트들)이 활성화될 수 있다.
1323에서, 복수의 데이터 라인의 각 데이터 라인의 상태가 변경되었는지 여부가 결정될 수 있다. 예를 들어, 데이터 라인의 초기 상태는 플로팅, 예를 들어, 그것의 대응하는 직렬 연결된 메모리 셀들의 스트링의 비활성화된 메모리 셀에 의해 소스와 분리될 수 있고, 그것은 특정 전압 레벨, 예를 들어, Vcc로 프리차지될 수 있다. 복수의 액세스 라인에 인가되는 증가하는 전압 레벨이 대응하는 직렬 연결 메모리 셀들의 스트링의 각 메모리 셀을 활성화시키기에 충분한 전압 레벨에 도달함에 따라, 해당 데이터 라인의 상태는 예를 들어, 그것의 대응하는 직렬 연결된 메모리 셀들의 스트링을 통해 소스에 연결되어 전도로 변경될 수 있다.
1325에서, 복수의 데이터 라인의 각 데이터 라인의 상태가 변경되었을 때를 결정하는 것에 응답하여 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨을 증가시키는 것이 중단될 수 있다. 예를 들어, DAC가 카운터로부터의 카운트에 응답하여 증가하는 전압 레벨을 발생하고 있는 경우, 복수의 데이터 라인의 각 데이터 라인이 전도되고 있을 때를 결정하는 것에 응답하여 카운터가 디스에이블될 수 있다.
1327에서, 복수의 액세스 라인의 특정 액세스 라인에 인가되는 전압 레벨은 예를 들어, 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨의 증가를 중단한 후에 특정 전압 레벨로 변경(예를 들어, 감소)될 수 있다. 특정 액세스 라인은 판독 동작을 위해 선택된(예를 들어, 판독 동작 동안 데이터 상태가 감지되는 타겟 메모리 셀의 제어 게이트에 연결되는) 액세스 라인일 수 있다. 일부 실시 예에서, 특정 액세스 라인에 인가되는 전압 레벨은 특정 전압 레벨로 감소될 수 있다. 다른 실시 예들에서, 특정 액세스 라인에 인가되는 전압 레벨은 특정 전압 레벨 미만의 전압 레벨로 감소될 수 있다. 특정 액세스 라인에 인가되는 전압 레벨은 복수의 액세스 라인의 나머지 각 액세스 라인에 인가되는 전압 레벨을 감소시키지 않고(예를 들어, 유지시키면서) 감소될 수 있다.
1329에서, 특정 액세스 라인에 특정 전압 레벨을 인가하면서 복수의 데이터 라인의 서브 세트의 각 데이터 라인의 상태가 감지된다. 복수의 데이터 라인의 서브 세트의 각 데이터 라인의 상태를 감지하는 것은 예를 들어, 그것의 제어 게이트에 인가되는 특정 전압 레벨에 응답하여 특정 액세스 라인에 연결된 그것의 대응하는 직렬 연결 메모리 셀들의 스트링의 메모리 셀의 상태에 따라, 복수의 데이터 라인의 서브 세트의 각 데이터 라인이 그것의 대응하는 직렬 연결된 메모리 셀들의 스트링을 통해 소스에 연결되어 있는지 또는 소스와 분리되어 있는지를 결정하는 것을 포함할 수 있다.
복수의 데이터 라인의 서브 세트의 각 데이터 라인의 상태를 감지하는 것은 특정 액세스 라인 이외의 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨을 감소시키지 않고(예를 들어, 유지시키면서) 발생할 수 있다. 유사하게, 복수의 데이터 라인의 각 데이터 라인의 상태를 감지하는 동안, 복수의 데이터 라인에 대응하는 직렬 연결된 메모리 셀들의 각 스트링에 대응하는 선택 게이트들(예를 들어, 드레인 선택 게이트들 및/또는 소스 선택 게이트들)이 활성화될 수 있다. 복수의 데이터 라인의 서브 세트는 복수의 데이터 라인의 적절한 서브 세트, 또는 복수의 데이터 라인의 데이터 라인들의 전체 세트(예를 들어, 각 데이터 라인)일 수 있다.
결론
여기에 구체적인 실시예들이 예시되고 설명되었지만, 해당 기술분야의 통상의 기술자들은 동일한 결과들을 달성하도록 계산된 배열이 제시된 구체적인 실시 예들을 대체할 수 있음을 이해할 것이다. 실시 예들의 많은 개조가 해당 기술분야의 통상의 기술자들에게 분명할 것이다. 따라서, 본 출원은 실시 예들의 임의의 개조 또는 변형을 커버하도록 의도된다.

Claims (22)

  1. 메모리를 동작시키는 방법으로서,
    직렬 연결된 메모리 셀들의 복수의 스트링에 공통으로 연결된 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨을 증가시키면서 복수의 데이터 라인의 각 데이터 라인의 상태를 감지하는 단계로서, 직렬 연결된 메모리 셀들의 각 스트링은 상기 복수의 데이터 라인의 각각의 데이터 라인에 대응하는, 상기 복수의 데이터 라인의 각 데이터 라인의 상태를 감지하는 단계;
    상기 복수의 데이터 라인의 각 데이터 라인의 상기 상태가 특정 조건을 갖는 것에 응답하여 상기 복수의 액세스 라인의 각 액세스 라인에 인가되는 상기 전압 레벨을 증가시키는 것을 중단하는 단계;
    상기 복수의 액세스 라인의 특정 액세스 라인에 인가되는 전압 레벨을 특정 전압 레벨로 변경하는 단계; 및
    상기 특정 액세스 라인에 상기 특정 전압 레벨을 인가하면서 상기 복수의 데이터 라인의 서브 세트의 각 데이터 라인의 상태를 감지하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서, 상기 특정 액세스 라인에 인가되는 상기 전압 레벨을 변경하는 단계는 상기 특정 액세스 라인에 인가되는 상기 전압 레벨을 감소시키는 단계를 포함하는, 방법.
  3. 청구항 1에 있어서, 상기 특정 액세스 라인에 인가되는 상기 전압 레벨을 변경하는 단계는 상기 복수의 액세스 라인의 나머지 각 액세스 라인에 인가되는 상기 전압 레벨을 감소시키지 않고 발생하는, 방법.
  4. 청구항 1에 있어서,
    상기 복수의 데이터 라인의 각 데이터 라인의 상기 상태가 상기 특정 조건을 갖는 전압 레벨을 결정하는 단계; 및
    상기 복수의 데이터 라인의 각 데이터 라인의 상기 상태가 상기 특정 조건을 갖는 상기 전압 레벨의 표현을 저장하는 단계를 더 포함하는, 방법.
  5. 청구항 4에 있어서, 상기 복수의 데이터 라인의 각 데이터 라인의 상기 상태가 상기 특정 조건을 갖는 상기 전압 레벨은 제2 전압 레벨이며, 상기 방법은:
    상기 복수의 액세스 라인의 각 액세스 라인에 인가되는 상기 전압 레벨을 기준 퍼텐셜로 감소시키는 단계;
    상기 복수의 액세스 라인의 각 액세스 라인에 인가되는 상기 전압 레벨을 상기 기준 퍼텐셜로 감소시킨 후, 상기 복수의 액세스 라인의 각 액세스 라인에 인가되는 상기 전압 레벨을 상기 제2 전압 레벨로 증가시키는 단계;
    상기 특정 액세스 라인과 상이한 상기 복수의 액세스 라인의 상이한 액세스 라인에 인가되는 전압 레벨을 상기 특정 전압 레벨로 변경하는 단계; 및
    상기 상이한 액세스 라인에 상기 특정 전압 레벨을 인가하면서 상기 복수의 데이터 라인의 상기 서브 세트의 각 데이터 라인의 상태를 감지하는 단계를 더 포함하는, 방법.
  6. 청구항 4에 있어서, 상기 복수의 데이터 라인의 각 데이터 라인의 상기 상태가 상기 특정 조건을 갖는 상기 전압 레벨은 제2 전압 레벨이며, 상기 방법은:
    상기 복수의 액세스 라인의 각 액세스 라인에 인가되는 상기 전압 레벨을 기준 퍼텐셜로 감소시키는 단계;
    상기 복수의 액세스 라인의 각 액세스 라인에 인가되는 상기 전압 레벨을 상기 기준 퍼텐셜로 감소시킨 후, 상이한 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨을 상기 제2 전압 레벨로 증가시키는 단계로서, 상기 상이한 복수의 액세스 라인의 각 액세스 라인은 직렬 연결된 메모리 셀들의 상이한 복수의 스트링에 공통으로 연결되고, 직렬 연결된 메모리 셀들의 상기 상이한 복수의 스트링의 직렬 연결된 메모리 셀들의 각 스트링은 상기 복수의 데이터 라인의 각각의 데이터 라인에 대응하는, 상기 상이한 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨을 상기 제2 전압 레벨로 증가시키는 단계;
    상기 상이한 복수의 액세스 라인의 특정 액세스 라인에 인가되는 전압 레벨을 상기 특정 전압 레벨로 변경하는 단계; 및
    상기 상이한 복수의 액세스 라인의 상기 특정 액세스 라인에 상기 특정 전압 레벨을 인가하면서 상기 복수의 데이터 라인의 상기 서브 세트의 각 데이터 라인의 상태를 감지하는 단계를 더 포함하는, 방법.
  7. 청구항 4에 있어서, 상기 복수의 데이터 라인의 각 데이터 라인의 상기 상태가 상기 특정 조건을 갖는 상기 전압 레벨은 제2 전압 레벨이며, 상기 방법은:
    상기 복수의 액세스 라인의 각 액세스 라인에 인가되는 상기 전압 레벨을 기준 퍼텐셜로 감소시키는 단계;
    상기 복수의 액세스 라인의 각 액세스 라인에 인가되는 상기 전압 레벨을 상기 기준 퍼텐셜로 감소시킨 후, 상기 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨을 상기 제2 전압 레벨로 증가시키는 단계로서, 상기 복수의 액세스 라인의 각 액세스 라인은 또한 직렬 연결된 메모리 셀들의 상이한 복수의 스트링에 공통으로 연결되고, 직렬 연결된 메모리 셀들의 상기 상이한 복수의 스트링의 직렬 연결된 메모리 셀들의 각 스트링은 상이한 복수의 데이터 라인의 각각의 데이터 라인에 대응하는, 상기 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨을 상기 제2 전압 레벨로 증가시키는 단계;
    상기 복수의 액세스 라인의 상기 특정 액세스 라인에 인가되는 상기 전압 레벨을 상기 특정 전압 레벨로 변경하는 단계; 및
    상기 특정 액세스 라인에 상기 특정 전압 레벨을 인가하면서 상기 상이한 복수의 데이터 라인의 서브 세트의 각 데이터 라인의 상태를 감지하는 단계를 더 포함하는, 방법.
  8. 청구항 1에 있어서, 상기 복수의 데이터 라인의 각 데이터 라인의 상기 상태가 상기 특정 조건을 갖는 것에 응답하여 상기 복수의 액세스 라인의 각 액세스 라인에 인가되는 상기 전압 레벨을 증가시키는 것을 중단하는 단계는 상기 복수의 데이터 라인의 각 데이터 라인의 상기 상태가 상기 특정 조건을 갖는다고 결정한 후 상기 복수의 액세스 라인의 각 액세스 라인에 인가되는 상기 전압 레벨을 증가시키는 것을 중단하는 단계를 포함하는, 방법.
  9. 메모리를 동작시키는 방법으로서,
    직렬 연결된 메모리 셀들의 복수의 스트링에 공통으로 연결된 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨을 증가시키면서 복수의 데이터 라인의 각 데이터 라인의 상태를 감지하는 단계;
    상기 복수의 데이터 라인의 각 데이터 라인의 상기 상태가 변경되었는지 여부를 결정하는 단계;
    상기 복수의 데이터 라인의 각 데이터 라인의 상기 상태가 변경되었다고 결정하는 것에 응답하여 상기 복수의 액세스 라인의 각 액세스 라인에 인가되는 상기 전압 레벨을 증가시키는 것을 중단하는 단계;
    상기 복수의 액세스 라인의 특정 액세스 라인에 인가되는 상기 전압 레벨을 특정 전압 레벨로 변경하는 단계; 및
    상기 특정 액세스 라인에 상기 특정 전압 레벨을 인가하면서 상기 복수의 데이터 라인의 서브 세트의 각 데이터 라인의 상태를 감지하는 단계를 포함하는, 방법.
  10. 청구항 9에 있어서, 상기 특정 액세스 라인에 인가되는 상기 전압 레벨을 상기 특정 전압 레벨로 변경하는 단계는 상기 전압 레벨을 상기 특정 액세스 라인에 연결되는 직렬 연결된 메모리 셀들의 상기 복수의 스트링의 메모리 셀들에 대한 판독 동작의 복수의 판독 전압 중 최저 판독 전압으로 감소시키는 단계를 포함하는, 방법.
  11. 청구항 9에 있어서, 상기 복수의 데이터 라인의 각 데이터 라인은 직렬 연결된 메모리 셀들의 상기 복수의 스트링의 직렬 연결된 메모리 셀들의 각각의 스트링에 대응하는, 방법.
  12. 청구항 9에 있어서, 상기 복수의 데이터 라인의 임의의 데이터 라인의 상기 상태를 감지하는 단계는 해당 데이터 라인의 전류 및 해당 데이터 라인의 전압 레벨로 이루어진 군으로부터 선택되는 해당 데이터 라인의 속성의 변화를 감지하는 단계를 포함하는, 방법.
  13. 청구항 12에 있어서, 상기 속성의 상기 변화를 감지하는 단계는 상기 속성을 임계값과 비교하는 단계를 포함하는, 방법.
  14. 청구항 9에 있어서, 상기 복수의 데이터 라인의 임의의 데이터 라인의 상기 상태를 감지하는 단계는 해당 데이터 라인이 소스와 분리되는지 소스에 연결되는지를 감지하는 단계를 포함하는, 방법.
  15. 청구항 9에 있어서,
    상기 특정 액세스 라인에 상기 특정 전압 레벨을 인가하면서 상기 복수의 데이터 라인의 상기 서브 세트의 각 데이터 라인의 상기 상태를 감지한 후, 상기 특정 액세스 라인에 인가되는 상기 전압 레벨을 상기 특정 전압 레벨보다 높은, 상이한 전압 레벨로 증가시키는 단계; 및
    상기 특정 액세스 라인에 상기 상이한 전압 레벨을 인가하면서 상기 복수의 데이터 라인의 상기 서브 세트의 각 데이터 라인의 상기 상태를 감지하는 단계를 더 포함하는, 방법.
  16. 청구항 9에 있어서,
    상기 특정 액세스 라인에 상기 상이한 전압 레벨을 인가하면서 상기 복수의 데이터 라인의 상기 서브 세트의 각 데이터 라인의 상기 상태를 감지한 후, 상기 특정 액세스 라인에 인가되는 상기 전압 레벨을 상기 상이한 전압 레벨보다 높은, 추가 전압 레벨로 증가시키는 단계; 및
    상기 특정 액세스 라인에 상기 추가 전압 레벨을 인가하면서 상기 복수의 데이터 라인의 상기 서브 세트의 각 데이터 라인의 상기 상태를 감지하는 단계를 더 포함하는, 방법.
  17. 메모리로서,
    직렬 연결된 메모리 셀들의 복수의 스트링을 포함하는 메모리 셀들의 어레이;
    직렬 연결된 메모리 셀들의 상기 복수의 스트링에 공통으로 연결된 복수의 액세스 라인;
    복수의 데이터 라인으로서, 상기 복수의 데이터 라인의 각 데이터 라인은 직렬 연결된 메모리 셀들의 상기 복수의 스트링의 직렬 연결된 메모리 셀들의 각각의 스트링에 선택적으로 연결되는, 상기 복수의 데이터 라인; 및
    상기 메모리 셀들의 어레이에 액세스하도록 구성된 제어기를 포함하며;
    상기 제어기는:
    상기 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨을 증가시키면서 상기 복수의 데이터 라인의 각 데이터 라인의 상태를 감지하도록;
    상기 복수의 데이터 라인의 각 데이터 라인의 상기 상태가 특정 조건을 갖는 것에 응답하여 상기 복수의 액세스 라인의 각 액세스 라인에 인가되는 상기 전압 레벨을 증가시키는 것을 중단하도록;
    상기 복수의 액세스 라인의 특정 액세스 라인에 인가되는 상기 전압 레벨을 특정 전압 레벨로 변경하도록; 그리고
    상기 특정 액세스 라인에 상기 특정 전압 레벨을 인가하면서 상기 복수의 데이터 라인의 서브 세트의 각 데이터 라인의 상태를 감지하도록 구성되는, 메모리.
  18. 청구항 17에 있어서, 상기 제어기가 상기 특정 액세스 라인에 상기 특정 전압 레벨을 인가하면서 상기 복수의 데이터 라인의 서브 세트의 각 데이터 라인의 상태를 감지하도록 구성되는 것은 상기 제어기가 상기 특정 액세스 라인에 상기 특정 전압 레벨을 인가하면서 상기 복수의 데이터 라인의 각 데이터 라인의 상태를 감지하도록 구성되는 것을 포함하는, 메모리.
  19. 청구항 17에 있어서, 상기 제어기는 상기 복수의 액세스 라인의 나머지 각 액세스 라인에 인가되는 상기 전압 레벨을 유지시키면서 상기 특정 액세스 라인에 인가되는 상기 전압 레벨을 변경하도록 더 구성되는, 메모리.
  20. 청구항 17에 있어서,
    복수의 레지스터를 포함하는 레지스터 뱅크를 더 포함하며;
    상기 제어기는:
    상기 복수의 데이터 라인의 각 데이터 라인의 상기 상태가 상기 특정 조건을 갖는 전압 레벨을 결정하도록; 그리고
    상기 복수의 데이터 라인의 각 데이터 라인의 상기 상태가 상기 특정 조건을 갖는 상기 전압 레벨의 표현을 상기 레지스터 뱅크의 레지스터에 저장하도록 더 구성되는, 메모리.
  21. 메모리로서,
    직렬 연결된 메모리 셀들의 복수의 스트링을 포함하는 메모리 셀들의 어레이;
    직렬 연결된 메모리 셀들의 상기 복수의 스트링에 공통으로 연결된 복수의 액세스 라인;
    복수의 데이터 라인으로서, 상기 복수의 데이터 라인의 각 데이터 라인은 직렬 연결된 메모리 셀들의 상기 복수의 스트링의 직렬 연결된 메모리 셀들의 각각의 스트링에 선택적으로 연결되는, 상기 복수의 데이터 라인; 및
    상기 메모리 셀들의 어레이에 액세스하도록 구성된 제어기를 포함하며;
    상기 제어기는:
    상기 복수의 액세스 라인의 각 액세스 라인에 인가되는 전압 레벨을 증가시키면서 상기 복수의 데이터 라인의 각 데이터 라인의 상태를 감지하도록;
    상기 복수의 데이터 라인의 각 데이터 라인의 상기 상태가 변경되었는지 여부를 결정하도록;
    상기 복수의 데이터 라인의 각 데이터 라인의 상기 상태가 변경되었다고 결정하는 것에 응답하여 상기 복수의 액세스 라인의 각 액세스 라인에 인가되는 상기 전압 레벨을 증가시키는 것을 중단하도록;
    상기 복수의 액세스 라인의 특정 액세스 라인에 인가되는 상기 전압 레벨을 특정 전압 레벨로 변경하도록; 그리고
    상기 특정 액세스 라인에 상기 특정 전압 레벨을 인가하면서 상기 복수의 데이터 라인의 서브 세트의 각 데이터 라인의 상태를 감지하도록 구성되는, 메모리.
  22. 청구항 21에 있어서, 상기 제어기가 상기 복수의 데이터 라인의 임의의 데이터 라인의 상기 상태를 감지하도록 구성되는 것은 상기 제어기가 해당 데이터 라인의 전류 및 해당 데이터 라인의 전압 레벨로 이루어진 군으로부터 선택되는 해당 데이터 라인의 속성의 변화를 감지하도록 구성되는 것을 포함하는, 메모리.
KR1020190173952A 2018-12-28 2019-12-24 메모리 셀의 데이터 상태를 결정하기 위한 장치 및 방법 KR102316914B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862785731P 2018-12-28 2018-12-28
US62/785,731 2018-12-28
US16/267,488 US10777286B2 (en) 2018-12-28 2019-02-05 Apparatus and methods for determining data states of memory cells
US16/267,488 2019-02-05

Publications (2)

Publication Number Publication Date
KR20200083915A true KR20200083915A (ko) 2020-07-09
KR102316914B1 KR102316914B1 (ko) 2021-10-26

Family

ID=71124419

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190173952A KR102316914B1 (ko) 2018-12-28 2019-12-24 메모리 셀의 데이터 상태를 결정하기 위한 장치 및 방법

Country Status (3)

Country Link
US (3) US10777286B2 (ko)
KR (1) KR102316914B1 (ko)
CN (1) CN111540390B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220094098A (ko) * 2020-12-28 2022-07-05 샌디스크 테크놀로지스 엘엘씨 데이터 복원을 위한 이웃 예측

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11562790B1 (en) 2021-06-30 2023-01-24 Micron Technology, Inc. Systems and methods for adaptive self-referenced reads of memory devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9336892B1 (en) * 2015-06-02 2016-05-10 Sandisk Technologies Inc. Reducing hot electron injection type of read disturb in 3D non-volatile memory
KR20170008849A (ko) * 2014-05-23 2017-01-24 마이크론 테크놀로지, 인크 임계 전압 분석
US20190057749A1 (en) * 2017-08-16 2019-02-21 Sandisk Technologies Llc Reducing Hot Electron Injection Type Of Read Disturb In 3D Memory Device Having Connected Source-End Select Gates

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0157342B1 (ko) * 1995-06-09 1998-12-01 김광호 불휘발성 반도체 메모리의 전압 센싱 방법
US5726934A (en) * 1996-04-09 1998-03-10 Information Storage Devices, Inc. Method and apparatus for analog reading values stored in floating gate structures
KR100387529B1 (ko) * 2001-06-11 2003-06-18 삼성전자주식회사 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치
US7042770B2 (en) * 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
US7450422B2 (en) * 2006-05-11 2008-11-11 Micron Technology, Inc. NAND architecture memory devices and operation
US7649783B2 (en) * 2007-01-25 2010-01-19 Micron Technology, Inc. Delayed activation of selected wordlines in memory
US7791952B2 (en) * 2007-01-30 2010-09-07 Micron Technology, Inc. Memory device architectures and operation
KR100819102B1 (ko) * 2007-02-06 2008-04-03 삼성전자주식회사 개선된 멀티 페이지 프로그램 동작을 갖는 불휘발성 반도체메모리 장치
JP4504397B2 (ja) * 2007-05-29 2010-07-14 株式会社東芝 半導体記憶装置
KR20090082784A (ko) * 2008-01-28 2009-07-31 삼성전자주식회사 Ｎｖｒａｍ 셀을 채용한 플래쉬 메모리 장치
JP2010160871A (ja) * 2008-12-12 2010-07-22 Toshiba Corp 不揮発性半導体記憶装置
US8482975B2 (en) * 2009-09-14 2013-07-09 Micron Technology, Inc. Memory kink checking
JP2011070717A (ja) * 2009-09-24 2011-04-07 Toshiba Corp 不揮発性半導体記憶装置
AU2010310944A1 (en) * 2009-10-29 2012-06-14 Watts & More Ltd. Energy collection system and method
WO2011097592A1 (en) * 2010-02-07 2011-08-11 Zeno Semiconductor , Inc. Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method
KR101691088B1 (ko) * 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8386895B2 (en) * 2010-05-19 2013-02-26 Micron Technology, Inc. Enhanced multilevel memory
EP2596501A1 (en) * 2010-07-21 2013-05-29 MOSAID Technologies Incorporated Multipage program scheme for flash memory
US8638632B2 (en) * 2010-09-23 2014-01-28 Micron Technology, Inc. Access line management in a memory device
US8379454B2 (en) * 2011-05-05 2013-02-19 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
US8456911B2 (en) * 2011-06-07 2013-06-04 Sandisk Technologies Inc. Intelligent shifting of read pass voltages for non-volatile storage
US8625345B2 (en) * 2011-07-27 2014-01-07 Micron Technology, Inc. Determining and transferring data from a memory array
US8804424B2 (en) * 2011-08-25 2014-08-12 Micron Technology, Inc. Memory with three transistor memory cell device
US8406053B1 (en) * 2011-09-21 2013-03-26 Sandisk Technologies Inc. On chip dynamic read for non-volatile storage
KR20130033017A (ko) * 2011-09-26 2013-04-03 에스케이하이닉스 주식회사 불휘발성 메모리 장치의 동작 방법
US20130314995A1 (en) * 2012-05-24 2013-11-28 Deepanshu Dutta Controlling Dummy Word Line Bias During Erase In Non-Volatile Memory
US10096653B2 (en) * 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
KR102160290B1 (ko) * 2013-02-28 2020-09-25 삼성전자주식회사 불휘발성 메모리 및 불휘발성 메모리의 읽기 방법
US8942043B2 (en) * 2013-03-04 2015-01-27 Sandisk Technologies Inc. Non-volatile storage with process that reduces read disturb on end wordlines
JP2014225310A (ja) * 2013-05-16 2014-12-04 株式会社東芝 不揮発性半導体記憶装置
KR20150009105A (ko) * 2013-07-15 2015-01-26 에스케이하이닉스 주식회사 반도체 장치, 반도체 메모리 장치 및 그것의 동작 방법
KR102242022B1 (ko) * 2013-09-16 2021-04-21 삼성전자주식회사 불휘발성 메모리 및 그것의 프로그램 방법
US9196366B2 (en) * 2013-09-18 2015-11-24 Winbond Electronics Corp. Semiconductor memory apparatus and method for erasing the same
US9531202B2 (en) * 2014-03-10 2016-12-27 Dell Products, L.P. Battery management system and method for charging lithium-ion battery cells in an information handling system
KR20150137858A (ko) * 2014-05-30 2015-12-09 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US9472256B1 (en) * 2014-10-01 2016-10-18 Everspin Technologies, Inc. Magnetic memory having two transistors and two magnetic tunnel junctions per memory cell
US10026487B2 (en) * 2016-06-03 2018-07-17 Sandisk Technologies Llc Non-volatile memory with customized control of injection type of disturb during program verify for improved program performance
KR102461738B1 (ko) * 2016-08-16 2022-11-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9773553B1 (en) * 2016-08-19 2017-09-26 Micron Technology, Inc. Segmented memory and operation
KR102659596B1 (ko) * 2016-08-26 2024-04-19 삼성전자주식회사 비휘발성 메모리 장치
US11430949B2 (en) * 2016-09-25 2022-08-30 Intel Corporation Metal filament memory cells
WO2018063308A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Two transistor, one resistor non-volatile gain cell memory and storage element
KR102579879B1 (ko) * 2016-11-14 2023-09-18 삼성전자주식회사 비휘발성 메모리 장치 및 그 독출 방법
KR102580945B1 (ko) * 2016-11-17 2023-09-20 삼성전자주식회사 디커플링 회로를 포함하는 비휘발성 메모리 장치
JP2018113084A (ja) * 2017-01-06 2018-07-19 東芝メモリ株式会社 半導体記憶装置
JP2018116755A (ja) * 2017-01-19 2018-07-26 東芝メモリ株式会社 半導体記憶装置
JP6856400B2 (ja) * 2017-02-20 2021-04-07 キオクシア株式会社 半導体記憶装置及びメモリシステム
US10026486B1 (en) * 2017-03-06 2018-07-17 Sandisk Technologies Llc First read countermeasures in memory
KR20180114746A (ko) * 2017-04-11 2018-10-19 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US9997239B1 (en) * 2017-05-02 2018-06-12 Everspin Technologies, Inc. Word line overdrive in memory and method therefor
US10346088B2 (en) * 2017-09-29 2019-07-09 Intel Corporation Method and apparatus for per-deck erase verify and dynamic inhibit in 3d NAND
US10636504B2 (en) * 2017-10-31 2020-04-28 Sandisk Technologies Llc Read verify for improved soft bit information for non-volatile memories with residual resistance
US10360962B1 (en) * 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10636503B2 (en) * 2018-08-21 2020-04-28 Sandisk Technologies Llc Alteration of sensing time in memory cells
US10714196B2 (en) * 2018-10-05 2020-07-14 Micron Technology, Inc. Methods for determining data states of memory cells
US20200135266A1 (en) * 2018-10-30 2020-04-30 Intel Corporation Random-access memory with loaded capacitance

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170008849A (ko) * 2014-05-23 2017-01-24 마이크론 테크놀로지, 인크 임계 전압 분석
US9336892B1 (en) * 2015-06-02 2016-05-10 Sandisk Technologies Inc. Reducing hot electron injection type of read disturb in 3D non-volatile memory
US20190057749A1 (en) * 2017-08-16 2019-02-21 Sandisk Technologies Llc Reducing Hot Electron Injection Type Of Read Disturb In 3D Memory Device Having Connected Source-End Select Gates

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220094098A (ko) * 2020-12-28 2022-07-05 샌디스크 테크놀로지스 엘엘씨 데이터 복원을 위한 이웃 예측

Also Published As

Publication number Publication date
CN111540390A (zh) 2020-08-14
US11309039B2 (en) 2022-04-19
US20200211660A1 (en) 2020-07-02
US20210202020A1 (en) 2021-07-01
US10950316B2 (en) 2021-03-16
KR102316914B1 (ko) 2021-10-26
US10777286B2 (en) 2020-09-15
CN111540390B (zh) 2023-12-19
US20200372961A1 (en) 2020-11-26

Similar Documents

Publication Publication Date Title
US11508447B2 (en) Memories for determining data states of memory cells
KR20200024355A (ko) 메모리 셀의 데이터 상태 결정
CN111179982B (zh) 用于在对存储器单元执行存取操作之后将控制栅极放电的设备及方法
US11238937B2 (en) Apparatus for programming memory cells using multi-step programming pulses
US11776633B2 (en) Apparatus and methods for determining data states of memory cells
US11309039B2 (en) Apparatus for determining a pass voltage of a read operation
US11610637B2 (en) Apparatus for determining an expected data age of memory cells
KR20210122691A (ko) 메모리 셀 프로그래밍
US11315641B1 (en) Memory cell sensing

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant