JP2014225310A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】プログラム後のベリファイ動作にかかる時間を短くする。
【解決手段】不揮発性半導体記憶装置10は、選択ワード線にプログラムパルス電圧を印加して選択ワード線に接続された複数の選択メモリセルにデータをプログラムするプログラム動作と、複数の選択メモリセルの閾値電圧を確認するベリファイ動作とを繰り返す制御回路18を含む。制御回路18は、複数の選択メモリセルに対して、第1閾値電圧以上であるか否かを検知する第1ベリファイ動作と、第2閾値電圧(第1閾値電圧<第2閾値電圧)以上であるか否かを検知する第2ベリファイ動作とを行い、第1ベリファイ動作及び第2ベリファイ動作で複数のビット線の充電電圧を変える。
【選択図】 図6
【解決手段】不揮発性半導体記憶装置10は、選択ワード線にプログラムパルス電圧を印加して選択ワード線に接続された複数の選択メモリセルにデータをプログラムするプログラム動作と、複数の選択メモリセルの閾値電圧を確認するベリファイ動作とを繰り返す制御回路18を含む。制御回路18は、複数の選択メモリセルに対して、第1閾値電圧以上であるか否かを検知する第1ベリファイ動作と、第2閾値電圧(第1閾値電圧<第2閾値電圧)以上であるか否かを検知する第2ベリファイ動作とを行い、第1ベリファイ動作及び第2ベリファイ動作で複数のビット線の充電電圧を変える。
【選択図】 図6
Description
本発明の実施形態は、不揮発性半導体記憶装置に関する。
現在知られているEEPROMの多くは、電荷蓄積層(たとえば浮遊ゲート電極)に電荷を蓄積するタイプのメモリセルを用いている。その1つであるNAND型フラッシュメモリにおいては、書き込み動作及び消去動作の両方にFNトンネル電流を用いたデータ書き換えが行われる。近年では、1つのメモリセルに2ビット以上のデータを記憶する多値記憶技術が導入され、物理的に同じセルサイズで記憶容量を2倍以上に増やすことも可能になってきている。
データ読み出しの信頼性を向上させるためには、閾値電圧分布ができるだけ狭くなるように書き込みを行えばよい。しかしこの場合、細かなベリファイ動作を必要とするため、書き込み時間が増加してしまう。また、各データの閾値電圧を上げることにより閾値電圧分布間のマージンを拡大することも考えられるが、この場合には最も高い閾値電圧分布が高電圧側に引き上げられるので、非選択メモリセルの書き込みパス電圧や読み出しパス電圧を増加させる必要があり、メモリセルに対するストレスが増加してしまう。
実施形態は、プログラム後のベリファイ動作にかかる時間又は読み出し動作にかかる時間を短くすることが可能な不揮発性半導体記憶装置を提供する。
実施形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列接続された複数のメモリストリングを含むメモリセルアレイと、前記複数のメモリストリングにそれぞれ接続された複数のビット線と、前記複数のメモリセルにそれぞれ接続され、前記複数のメモリストリングに共通接続された複数のワード線と、選択ワード線にプログラムパルス電圧を印加して前記選択ワード線に接続された複数の選択メモリセルにデータをプログラムするプログラム動作と、前記複数の選択メモリセルの閾値電圧を確認するベリファイ動作とを繰り返す制御回路とを具備する。前記制御回路は、前記複数の選択メモリセルに対して、第1閾値電圧以上であるか否かを検知する第1ベリファイ動作と、第2閾値電圧(第1閾値電圧<第2閾値電圧)以上であるか否かを検知する第2ベリファイ動作とを行い、前記第1ベリファイ動作及び前記第2ベリファイ動作で前記複数のビット線の充電電圧を変える。
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
不揮発性半導体記憶装置は、データを電気的に書き換え可能な半導体メモリであり、以下の実施形態では、不揮発性半導体記憶装置としてNAND型フラッシュメモリを例に挙げて説明する。
[第1実施形態]
[1.NAND型フラッシュメモリの構造]
図1は、第1実施形態に係るNAND型フラッシュメモリ10のブロック図である。
メモリセルアレイ11は、複数のメモリセルがマトリクス状に配置されて構成される。メモリセルは、電気的に書き換え可能なEEPROMセルから構成される。メモリセルアレイ11には、メモリセルの電圧を制御するために、複数のビット線、複数のワード線、及びソース線が配設される。
[1.NAND型フラッシュメモリの構造]
図1は、第1実施形態に係るNAND型フラッシュメモリ10のブロック図である。
メモリセルアレイ11は、複数のメモリセルがマトリクス状に配置されて構成される。メモリセルは、電気的に書き換え可能なEEPROMセルから構成される。メモリセルアレイ11には、メモリセルの電圧を制御するために、複数のビット線、複数のワード線、及びソース線が配設される。
ロウデコーダとしてのワード線制御回路12は、複数のワード線に接続され、データの読み出し、書き込み、及び消去時に、ワード線の選択及び駆動を行う。ビット線制御回路13は、複数のビット線に接続され、データの読み出し、書き込み、及び消去時に、ビット線の電圧を制御する。また、ビット線制御回路13は、データの読み出し時にビット線のデータを検知し、データの書き込み時に書き込みデータに応じた電圧をビット線に印加する。カラムデコーダ14は、アドレスデコーダ15の出力信号に応じて、ビット線を選択するためのカラム選択信号を生成し、このカラム選択信号をビット線制御回路13に送る。
入出力制御回路16は、外部から各種コマンドCMD、及びアドレス信号ADDを受け、また、外部との間でデータDTの送受信を行う。データの書き込み時、書き込みデータは、入出力制御回路16からデータ入出力バッファ17を介してビット線制御回路13に送られる。データの読み出し時、ビット線制御回路13により読み出された読み出しデータは、データ入出力バッファ17を介して入出力制御回路16に送られ、入出力制御回路16から外部に出力される。
入出力制御回路16からデータ入出力バッファ17に送られたアドレス信号ADDは、アドレスデコーダ15に送られる。アドレスデコーダ15は、アドレス信号ADDをデコードし、ロウアドレスをワード線制御回路12に送り、カラムアドレスをカラムデコーダ14に送る。
入出力制御回路16からデータ入出力バッファ17に送られたコマンドCMDは、制御回路(コントローラ)18に送られる。制御回路18には、外部からチップイネーブル信号/CE、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE、アドレスラッチイネーブル信号ALE、及びコマンドラッチイネーブル信号CLE等を含む外部制御信号が入力される。制御回路18は、動作モードに応じて入力される外部制御信号及びコマンドCMDに基づいて、読み出し動作、書き込み動作、及び消去動作を制御する制御信号を発生する。この制御信号は、ワード線制御回路12、ビット線制御回路13、及び制御電圧発生回路19等に送られる。制御回路18は、この制御信号を用いて、NAND型フラッシュメモリ10の各種動作を統括的に制御する。
制御電圧発生回路19は、制御回路18から送られる各種制御信号に応じて、読み出し電圧、書き込み電圧、ベリファイ電圧、及び消去電圧等、メモリセルアレイ11、ワード線制御回路12、及びビット線制御回路13の各種動作に必要な電圧を発生する。
パラメータ記憶部20は、入出力制御回路16、及び制御回路18に接続され、例えばテスト工程で決定されたチップの品質に適したパラメータを記憶する。
次に、図1に示したメモリセルアレイ11の構成について説明する。図2は、メモリセルアレイ11の回路図である。
メモリセルアレイ11は、複数(j個)のブロックBLK0〜BLKj−1を備える。各ブロックBLKは、X方向に沿って順に配列された複数(m個)のNANDストリングNSを備える。各NANDストリングNSにおいて、複数(n個)のメモリセルMCは、選択トランジスタST1のソースと選択トランジスタST2のドレインとの間に、それぞれの電流経路が直列接続されるように配置される。NANDストリングNSに含まれる選択トランジスタST1は、ドレインがビット線BLに接続され、ゲートが選択ゲート線SGDに共通接続される。NANDストリングNSに含まれる選択トランジスタST2は、ソースがソース線SLに共通接続され、ゲートが選択ゲート線SGSに共通接続される。
各メモリセルMCは、p型ウェル上に形成され、電荷蓄積層(例えば、浮遊ゲート電極)を有する積層ゲートを備えたMOSFET(Metal Oxide Semiconductor Field Effect Transistor)から構成される。メモリセルMCの積層ゲートは、p型ウェル上にゲート絶縁膜を介在して形成された電荷蓄積層、及び電荷蓄積層上に絶縁膜を介在して形成された制御ゲート電極を含む。メモリセルMCは、電荷蓄積層に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルMCは、2値(1ビット)を記憶するように構成してもよいし、多値(2ビット以上)を記憶するように構成してもよい。
NANDストリングNSにおいて、最もソース側(選択トランジスタST2側)に位置するメモリセルMCから順に、制御ゲート電極がワード線WL0〜WLn−1にそれぞれ接続される。従って、ワード線WLn−1に接続されるメモリセルMCのドレインは選択トランジスタST1のソースに接続され、ワード線WL0に接続されるメモリセルMCのソースは選択トランジスタST2のドレインに接続される。ワード線WL0〜WLn−1は、X方向(ロウ方向)に延在する。
ワード線WL0〜WLn−1は、1つのブロックBLK内の複数のNANDストリングNS間で、メモリセルMCの制御ゲート電極を共通接続する。つまり、ブロックBLK内において同一行にあるメモリセルMCの制御ゲート電極は、同一のワード線WLに接続される。同一のワード線WLに接続されるm個のメモリセルMCはページとして取り扱われ、このページごとにデータの書き込み及び読み出しが行われる。
また、ビット線BL0〜BLm−1は、ブロックBLK0〜BLKj−1間で、選択トランジスタST1のドレインを共通接続する。つまり、ブロックBLK0〜BLKj−1内において同一列にあるNANDストリングNSは、同一のビット線BLに接続される。ビット線BL0〜BLm−1は、X方向と交差するY方向(カラム方向)に延在する。
各ビット線BLは、センスアンプSA及びデータラッチDLに接続される。センスアンプSA及びデータラッチDLは、ビット線制御回路13に含まれる。センスアンプSAは、データの読み出し時、ビット線BLの電位変動を検知及び増幅し、メモリセルMCが記憶するデータを判別する。また、センスアンプSAは、データの書き込み時、ビット線BLを充電又は放電させる。データラッチDLは、メモリセルMCから読み出されたデータ、及びメモリセルMCに書き込むデータを、一時的に記憶する。
次に、メモリセルMCの閾値電圧分布について説明する。図3は、メモリセルMCの閾値電圧分布を説明する図である。図3の横軸がメモリセルMCの閾値電圧Vthである。図3(a)は、2値を記憶可能なメモリセルMC、いわゆるSLC(Single Level Cell)の閾値電圧分布を説明する図である。メモリセルMCが2値(1ビット/セル)を記憶する場合、閾値電圧が低い方(例えば負の閾値電圧)は消去状態であり、例えばデータ“1”が割り当てられる。閾値電圧が高い方(例えば正の閾値電圧)は書き込み状態であり、例えばデータ“0”が割り当てられる。
図3(b)は、多値を記憶可能なメモリセルMC、いわゆるMLC(Multi Level Cell)の閾値電圧分布を説明する図である。以下の実施形態では、MLCとして、2ビットを記憶可能なメモリセルMCを例に挙げて説明するが、もちろん3ビット以上を記憶可能なメモリセルにも適用できる。
メモリセルMCが4値(2ビット/セル)を記憶する場合、閾値電圧の低い方から、4種類の閾値電圧分布E、A、B、Cが設けられる。これらの閾値電圧分布E、A、B、Cに対してそれぞれ、データが割り当てられる。
2ビットデータ“11”、“01”、“00”、“10”は、上位ページデータ“x”と下位ページデータ“y”とにより“xy”で表される。2ビットデータの書き込み(プログラム)は、下位ページプログラムと上位ページプログラムとの2回のプログラム動作を必要とする。
閾値電圧分布Eは、メモリセルMCの閾値電圧の最も低い消去状態(例えば、負の閾値電圧)である。下位ページデータをメモリセルMCにプログラムした場合、メモリセルMCは、閾値電圧分布E、及び閾値電圧分布LM(Lower Middle)のいずれかに設定される。下位ページプログラムは、閾値電圧分布EのメモリセルMCを選択的に閾値電圧分布LMに設定する動作である。閾値電圧分布LMのメモリセルMCは、例えば下位ページデータが“0”のセルである。
上位ページプログラムは、閾値電圧分布Eのメモリセルを選択的に閾値電圧分布Aに設定する第1の上位ページプログラムと、閾値電圧分布LMのメモリセルを選択的に閾値電圧分布B、Cに設定する第2の上位ページプログラムとを含む。下位ページプログラム及び上位ページプログラムをメモリセルMCに実行することで、メモリセルMCを閾値電圧分布E、A、B、Cのいずれかに設定できる。
また、図3に示した読み出しパス電圧Vreadは、最も高い閾値電圧分布の上限よりも高い電圧である。よって、読み出しパス電圧Vreadが印加されたメモリセルは、記憶データに関わらずオンする。この読み出しパス電圧Vreadは、読み出し時において、非選択のワード線に印加される電圧である。
[2.動作]
メモリセルのデータをプログラムする場合には、メモリセルにプログラムパルス電圧を印加する動作と、メモリセルの閾値電圧を確認する動作とが繰り返されて、メモリセルの閾値電圧が所定電圧に設定される。この際、プログラム回数が増えるにつれて、プログラムパルス電圧がステップアップされる。以下の説明では、ワード線にプログラムパルス電圧を印加してメモリセルの閾値電圧をシフトさせる動作をプログラム動作と呼び、ベリファイ電圧を用いてメモリセルの閾値電圧を確認する動作をベリファイ動作と呼ぶ。また、プログラムパルス電圧をステップアップしながらプログラム動作及びベリファイ動作を繰り返す一連の動作をプログラムシーケンスと呼ぶ。
メモリセルのデータをプログラムする場合には、メモリセルにプログラムパルス電圧を印加する動作と、メモリセルの閾値電圧を確認する動作とが繰り返されて、メモリセルの閾値電圧が所定電圧に設定される。この際、プログラム回数が増えるにつれて、プログラムパルス電圧がステップアップされる。以下の説明では、ワード線にプログラムパルス電圧を印加してメモリセルの閾値電圧をシフトさせる動作をプログラム動作と呼び、ベリファイ電圧を用いてメモリセルの閾値電圧を確認する動作をベリファイ動作と呼ぶ。また、プログラムパルス電圧をステップアップしながらプログラム動作及びベリファイ動作を繰り返す一連の動作をプログラムシーケンスと呼ぶ。
プログラム時間の増大を抑えつつ、プログラム後の閾値電圧分布幅を狭める方法としてQPW(Quick Pass Write)方式が考案されている。QPW方式は、本来のベリファイレベルより低いレベルに到達したメモリセルに対して、次回以降のプログラム時、ビット線に中間電圧を印加し、プログラムの強さを弱めることで、閾値電圧の変動を少なくし、閾値電圧分布を狭めることができる。
以下に、SLC、MLCの順に、NAND型フラッシュメモリ10の動作について説明する。
[2−1.SLCについて]
<比較例>
まず、SLCに関する比較例について説明する。図4は、メモリセルの閾値電圧がシフトする様子を説明する図である。図5は、比較例に係るプログラムシーケンスを説明するタイミングチャートである。図4及び図5において、2種類のベリファイ電圧VL、VHが用意され、ベリファイ電圧VHは、メモリセルをプログラム状態(メモリセルが“0”データを記憶する状態)に設定する際の閾値電圧の下限値であり、閾値電圧がベリファイ電圧VH以上になると、該メモリセルのプログラムが完了する。ベリファイ電圧VLは、ベリファイ電圧VHより若干低く設定される。
[2−1.SLCについて]
<比較例>
まず、SLCに関する比較例について説明する。図4は、メモリセルの閾値電圧がシフトする様子を説明する図である。図5は、比較例に係るプログラムシーケンスを説明するタイミングチャートである。図4及び図5において、2種類のベリファイ電圧VL、VHが用意され、ベリファイ電圧VHは、メモリセルをプログラム状態(メモリセルが“0”データを記憶する状態)に設定する際の閾値電圧の下限値であり、閾値電圧がベリファイ電圧VH以上になると、該メモリセルのプログラムが完了する。ベリファイ電圧VLは、ベリファイ電圧VHより若干低く設定される。
プログラム動作では、選択ワード線にプログラムパルス電圧Vpgmが印加され、非選択ワード線にプログラムパス電圧Vpassが印加され、選択ゲート線SGD、SGSにそれぞれ電源電圧Vdd(例えば3V)、接地電圧Vss(0V)が印加される。選択ワード線は、プログラム対象のワード線であり、非選択ワード線は、プログラム非対象のワード線である。プログラムパス電圧Vpassは、選択ワード線に書き込み電圧Vpgmを印加している際に非選択ワード線に接続されたメモリセルを書き込み禁止とする非書き込みワード線電圧であり、Vpass<Vpgmである。
このプログラム動作に先立って、ビット線は、書き込みデータに応じてプリチャージされる。具体的には、“0”データをプログラムする場合には、センスアンプSAによってビット線に0Vが印加される。このビット線電圧は、選択トランジスタST1を介してNANDストリングのチャネルに転送される。従って、上述のプログラム動作条件下で選択メモリセルのチャネルから電荷蓄積層に電荷が注入され、選択メモリセルの閾値電圧が正側にシフトする。
なお、メモリセルに消去状態(メモリセルが“1”データを記憶する状態)を維持させる場合、センスアンプSAによってビット線にVddが印加される。このビット線電圧Vddが、選択トランジスタST1の閾値電圧分低下してNANDストリングのチャネルに転送された後、チャネルはフローティング状態にされる。これにより、上述したプログラムパルス電圧Vpgm及びプログラムパス電圧Vpassが選択ワード線及び非選択ワード線に印加されると、チャネル電圧が容量カップリングによって上昇し、電荷蓄積層への電荷注入が行われない。従って、メモリセルは“1”データを保持する。
次に、ベリファイ動作について説明する。ベリファイ動作では、選択ワード線にベリファイ電圧VLが印加され、非選択ワード線に読み出しパス電圧Vreadが印加され、選択ゲート線SGD、SGSにそれぞれVdd、0Vが印加される。続いて、ビット線を所定電圧(例えばVdd)に充電した後、選択ゲート線SGSにVddを印加する。これにより、選択メモリセルの閾値電圧がベリファイ電圧VL以上であれば、ビット線がほとんど放電されず、このビット線電圧をセンスアンプSAが検知することで、ベリファイがパスとなる。選択メモリセルの閾値電圧がベリファイ電圧VL未満であれば、ビット線が放電され、ベリファイがフェイルとなる。続いて、プログラムパルス電圧Vpgmをステップアップ電圧ΔVだけ増加させながら、プログラム動作とベリファイ動作とが繰り返される。
さらに、ベリファイ電圧VLを用いたベリファイがパスしたメモリセルに対しては、次回以降のプログラム時、ビット線に中間電圧Vqpw(0V<Vqpw<Vdd)を印加し、プログラムの強さを弱めることで、閾値電圧の変動を少なくする。続いて、ベリファイ電圧VHを用いたベリファイ動作が行われる。続いて、プログラムパルス電圧Vpgmをステップアップ電圧ΔVだけ増加させながら、プログラム動作とベリファイ動作とが繰り返される。
図5の比較例は、2回目のプログラムでベリファイ電圧VLのベリファイがパスし、3回目のプログラムでベリファイ電圧VHのベリファイがパスする例である。この比較例では、ベリファイ電圧VLを用いたベリファイ動作と、ベリファイ電圧VHを用いたベリファイ動作とが個別に行われるため、ベリファイ動作に時間を要し、結果としてプログラムシーケンス時間が長くなる。
<実施形態>
次に、第1実施形態に係るSLCのベリファイ動作について説明する。図6は、第1実施形態に係るSLCのプログラムシーケンスを説明するタイミングチャートである。図7は、第1実施形態に係るSLCのプログラムシーケンスを説明するフローチャートである。
次に、第1実施形態に係るSLCのベリファイ動作について説明する。図6は、第1実施形態に係るSLCのプログラムシーケンスを説明するタイミングチャートである。図7は、第1実施形態に係るSLCのプログラムシーケンスを説明するフローチャートである。
第1実施形態では、ベリファイ動作におけるビット線の充電電圧として、2種類の電圧VBLH、VBLL(VBLH>VBLL)を用意する。ビット線を電圧VBLHに充電してベリファイ動作を行うと、ビット線が所定電圧まで放電される時間が長くなる。一方、ビット線を電圧VBLLに充電してベリファイ動作を行うと、ビット線が所定電圧まで放電される時間が、VBLHの場合に比べて短くなる。そこで、VLレベルのベリファイ(VLベリファイと呼ぶ)を、電圧VBLHを用いたベリファイで模擬的に実現し、また、VHレベルのベリファイ(VHベリファイと呼ぶ)を、電圧VBLLを用いたベリファイで模擬的に実現する。
まず、閾値電圧がVLレベル未満のメモリセルに対して、ビット線電圧VBL=0Vにしてプログラム動作が行なわれる(ステップS10)。続いて、選択ワード線にベリファイ電圧VRを印加し、かつビット線を電圧VBLHに充電して、ベリファイ動作(VLベリファイ)が行われる(ステップS11)。ベリファイ電圧VRは、例えば図4のベリファイ電圧VHと同じ電圧が用いられる。ステップS11のVLベリファイの結果、メモリセルの閾値電圧がVLレベル未満である場合(VLベリファイがフェイル)、ステップS10に戻り、プログラムパルス電圧をステップアップして再度プログラム動作が行われる(ステップS12)。なお、メモリセルの閾値電圧がVLレベル未満である場合は、該メモリセルがオンするため、ビット線が放電される。このビット線が放電される様子は、図6のビット線の波形の破線で示される。
ステップS11のVLベリファイの結果、メモリセルの閾値電圧がVLレベル以上である場合(VLベリファイがパス)、ビット線電圧VBL=Vqpwにしてプログラム動作が行われる(ステップS13)。なお、メモリセルの閾値電圧がVLレベル以上である場合は、該メモリセルがオフするため、ビット線がほとんど放電されない。このビット線の電圧が維持される様子は、図6のビット線の波形の実線で示される。
続いて、選択ワード線にベリファイ電圧VRを印加し、かつビット線を電圧VBLLに充電して、ベリファイ動作(VHベリファイ)が行われる(ステップS14)。VLベリファイ及びVHベリファイにおけるセンス時間は同じである。電圧VBLH、VBLLは、VBLH>VBLLの関係を維持しつつ、実際に作製されるメモリセルの特性(例えば放電特性)、及びベリファイ時における所望のセンス時間に応じて設計される。図6のVBLLの波形には、電圧レベルの比較のために、VBLHの波形を破線で重ねて示している。
ステップS14のVHベリファイの結果、メモリセルの閾値電圧がVHレベル未満である場合(VHベリファイがフェイル)、ステップS13に戻り、プログラムパルス電圧をステップアップして再度プログラム動作が行われる(ステップS15)。一方、メモリセルの閾値電圧がVHレベル以上である場合(VHベリファイがパス)、当該メモリセルのプログラムが完了する。その後、選択ワード線に接続された全ての選択メモリセルにおいて、プログラムされる閾値電圧に対応するVHベリファイがパスすると、プログラムシーケンスが終了する。
[2−2.MLCについて]
<比較例>
まず、MLCに関する比較例について説明する。図8は、複数の閾値電圧分布のベリファイ電圧を説明する図である。前述したように、MLCは、4種類の閾値電圧分布E、A、B、Cのいずれかに設定可能である。メモリセルを閾値電圧分布Aにプログラムする場合には、ベリファイ電圧AVL、AVH(AVL<AVH)を用いてベリファイ動作が行われる。メモリセルを閾値電圧分布Bにプログラムする場合には、ベリファイ電圧BVL、BVH(BVL<BVH)を用いてベリファイ動作が行われる。メモリセルを閾値電圧分布Cにプログラムする場合には、ベリファイ電圧CVL、CVH(CVL<CVH)を用いてベリファイ動作が行われる。そして、ベリファイ結果を利用して、QPW方式が実施される。
<比較例>
まず、MLCに関する比較例について説明する。図8は、複数の閾値電圧分布のベリファイ電圧を説明する図である。前述したように、MLCは、4種類の閾値電圧分布E、A、B、Cのいずれかに設定可能である。メモリセルを閾値電圧分布Aにプログラムする場合には、ベリファイ電圧AVL、AVH(AVL<AVH)を用いてベリファイ動作が行われる。メモリセルを閾値電圧分布Bにプログラムする場合には、ベリファイ電圧BVL、BVH(BVL<BVH)を用いてベリファイ動作が行われる。メモリセルを閾値電圧分布Cにプログラムする場合には、ベリファイ電圧CVL、CVH(CVL<CVH)を用いてベリファイ動作が行われる。そして、ベリファイ結果を利用して、QPW方式が実施される。
図9は、比較例に係るプログラムシーケンスを説明するタイミングチャートである。まず、選択ワード線にプログラムパルス電圧Vpgm、ビット線に0Vを印加して、プログラム動作が行われる。続いて、ベリファイレベルが低い順、すなわち、AVL、AVH、BVL、BVH、CVL、CVHの順に、計6回のベリファイ動作が行われる。その後、図示は省略するが、ベリファイ結果に応じて、ビット線に0V又は中間電圧Vqpwを印加して、プログラム動作が行われる。
図9の比較例では、各閾値電圧分布で2回のセンスを行うので、プログラムシーケンス時間が長くなり、さらに閾値電圧分布の数が増えるにつれてプログラムシーケンス時間が長くなる。
<実施形態>
次に、第1実施形態に係るMLCのベリファイ動作について説明する。図10は、第1実施形態に係るMLCのプログラムシーケンスを説明するタイミングチャートである。MLCのプログラムシーケンスを説明するフローチャートは、図7と同じである。
次に、第1実施形態に係るMLCのベリファイ動作について説明する。図10は、第1実施形態に係るMLCのプログラムシーケンスを説明するタイミングチャートである。MLCのプログラムシーケンスを説明するフローチャートは、図7と同じである。
まず、閾値電圧がVLレベル未満のメモリセルに対して、ビット線電圧VBL=0Vにしてプログラム動作が行なわれる(ステップS10)。VLレベルは、閾値電圧分布Aにプログラムされるメモリセルに関してはAVLレベル、閾値電圧分布Bにプログラムされるメモリセルに関してはBVLレベル、閾値電圧分布Cにプログラムされるメモリセルに関してはCVLレベルとなる。
続いて、選択ワード線にベリファイ電圧を印加し、かつビット線を電圧VBLHに充電して、ベリファイ動作(VLベリファイ)が行われる(ステップS11)。ベリファイ電圧は、閾値電圧分布Aにプログラムされるメモリセルに関してはAR、閾値電圧分布Bにプログラムされるメモリセルに関してはBR、閾値電圧分布Cにプログラムされるメモリセルに関してはCRとなり、AR<BR<CRの関係を有する。ベリファイ電圧AR、BR、CRはそれぞれ、例えば図8のベリファイ電圧AVH、BVH、CVHと同じ電圧が用いられる。
図11は、図10のベリファイ動作の詳細を説明するタイミングチャートである。VLレベルのベリファイ動作では、AVLベリファイ、BVLベリファイ、及びCVLベリファイが連続して行われる。ステップS11のVLベリファイがフェイルである場合、ステップS10に戻り、プログラムパルス電圧をステップアップして再度プログラム動作が行われる(ステップS12)。
ステップS11のVLベリファイがパスである場合、ビット線電圧VBL=Vqpwにしてプログラム動作が行われる(ステップS13)。続いて、選択ワード線にベリファイ電圧AR、BR、及びCRを順に印加し、かつビット線を電圧VBLLに充電して、ベリファイ動作(VHベリファイ)が行われる(ステップS14)。
ステップS14のVHベリファイがフェイルである場合、ステップS13に戻り、プログラムパルス電圧をステップアップして再度プログラム動作が行われる(ステップS15)。一方、VHベリファイがパスである場合、当該メモリセルのプログラムが完了する。その後、選択ワード線に接続された全ての選択メモリセルにおいて、プログラムされる閾値電圧に対応するVHベリファイがパスすると、プログラムシーケンスが終了する。
[3.効果]
以上詳述したように第1実施形態では、VLベリファイ及びVHベリファイとでビット線の充電電圧を変えるようにしている。すなわち、VHベリファイ用のビット線の充電電圧を、VLベリファイ用のビット線の充電電圧より低く設定する。また、各閾値電圧分布に対応するVLベリファイ及びVHベリファイでは、選択ワード線には一定のベリファイ電圧が印加される。
以上詳述したように第1実施形態では、VLベリファイ及びVHベリファイとでビット線の充電電圧を変えるようにしている。すなわち、VHベリファイ用のビット線の充電電圧を、VLベリファイ用のビット線の充電電圧より低く設定する。また、各閾値電圧分布に対応するVLベリファイ及びVHベリファイでは、選択ワード線には一定のベリファイ電圧が印加される。
従って第1実施形態によれば、ベリファイレベルの異なる2種類のベリファイを模擬的に実現できる。また、各閾値電圧分布に対応するVLベリファイ及びVHベリファイを並行して(同時に)行うことができる。これにより、比較例に比べてベリファイ時間がほぼ半分に短縮できるため、プログラムシーケンス時間を短くすることができる。また、ビット線の充電電圧を等しくセンス時間を異ならせてVLベリファイ及びVHベリファイを行う方式と比べても、VHベリファイ用のビット線の充電電圧を低く設定することで、ベリファイ時間の短縮を図ることが可能となる。
また、VLベリファイがパスした後に、閾値電圧のシフト量を少なくすることができるため、各閾値電圧分布を狭くすることが可能である。この結果、隣接する閾値電圧分布間の距離を大きくできるため、より正確な読み出し動作が実現できる。
[第2実施形態]
第2実施形態は、第1実施形態と同じくVHベリファイにおいてビット線の充電電圧をVLベリファイに比べて低くしつつ、さらに、VLベリファイとVHベリファイとでセンス時間を変えるようにしている。
第2実施形態は、第1実施形態と同じくVHベリファイにおいてビット線の充電電圧をVLベリファイに比べて低くしつつ、さらに、VLベリファイとVHベリファイとでセンス時間を変えるようにしている。
図12は、第2実施形態に係るベリファイ動作を説明するタイミングチャートである。第2実施形態では、VHベリファイ(AVHベリファイ、BVHベリファイ、及びCVHベリファイを含む)のセンス時間を、VLベリファイ(AVLベリファイ、BVLベリファイ、及びCVLベリファイを含む)のセンス時間より長くする。さらに、第1実施形態と同様に、VHベリファイ時のビット線の充電電圧VBLLをVLベリファイ時のビット線の充電電圧VBLHより低くしている。VLベリファイとVHベリファイとでセンスを開始するタイミングは同じである。
従って第2実施形態によれば、VLベリファイ及びVHベリファイを並行して行うことで、ベリファイ時間が短縮できる。また、VLベリファイのセンス時間とVHベリファイのセンス時間とを個別に設定できるため、VLベリファイ及びVHベリファイにおけるセンス動作の精度を向上させることができる。この結果、QPW方式をより精度よく実現できる。
[第3実施形態]
メモリセルアレイ内では、プログラム特性が良いメモリセル(速く書き上がるメモリセル)とプログラム特性が悪いメモリセル(遅く書き上がるメモリセル)とが混在している。そこで、第3実施形態は、所定回数のプログラムを実行してもVHベリファイがパスしない特定のメモリセルに対してはVLベリファイに切り替えるようにし、特定のメモリセルのベリファイを早く終了させるようにしている。
メモリセルアレイ内では、プログラム特性が良いメモリセル(速く書き上がるメモリセル)とプログラム特性が悪いメモリセル(遅く書き上がるメモリセル)とが混在している。そこで、第3実施形態は、所定回数のプログラムを実行してもVHベリファイがパスしない特定のメモリセルに対してはVLベリファイに切り替えるようにし、特定のメモリセルのベリファイを早く終了させるようにしている。
図13は、第3実施形態に係るプログラムシーケンスを説明するタイミングチャートである。図14は、第3実施形態に係るプログラムシーケンスを説明するフローチャートである。図14のフローチャートは、第1実施形態で説明した図7のフローチャートに、ステップS20〜S22が追加されている。プログラムシーケンスでは、1回のプログラムパルス電圧の印加動作(プログラム動作)が複数回繰り返されるが、プログラムシーケンスの繰り返し単位である複数回のプログラム動作の各々をプログラムループ(又は単にループ)と呼ぶ。
ステップS11のVLベリファイがパスである場合、ビット線電圧VBL=Vqpwにしてプログラム動作が行われる(ステップS13)。続いて、プログラムループ回数が所定数M以下であるか否かが判定される(ステップS20)。プログラムループ回数がM以下である場合、第1実施形態と同様に、ステップS14、S15が行われる。
ステップS20においてプログラムループ回数がMを超えている場合、VLベリファイが行われる(ステップS21)。すなわち、選択ワード線にベリファイ電圧AR、BR、CRを順に印加し、かつビット線を電圧VBLHに充電して、ベリファイ動作が行われる。ステップS21のVLベリファイがフェイルである場合、ステップS13に戻り、プログラムパルス電圧をステップアップして再度プログラム動作が行われる(ステップS22)。一方、VLベリファイがパスである場合、当該メモリセルのプログラムが終了する。
なお、ループ回数Mを少なくすれば、プログラムシーケンス時間が短くなり、ループ回数Mを多くすれば、プログラムシーケンス時間が長くなる。ループ回数Mは、求められる仕様に応じて任意に設定可能である。また、ループ回数Mは、書き換え回数やメモリセルの劣化具合に応じて変更してもよい。
以上詳述したように第3実施形態によれば、プログラムループ回数が所定数Mを超えた場合に、VHベリファイを実行中であっても、VLベリファイに切り替える。これにより、プログラムシーケンスを早く終了させることができる。特に、特定のメモリセル(例えばプログラム特性が悪いメモリセル)に対して過剰にプログラムループを繰り返すことを避けることができ、結果として、プログラムシーケンス時間を短くできる。また、閾値電圧分布Eのメモリセル及び書き込みが完了したメモリセルへの非選択書き込みの回数を減らすことができ、誤書き込みの発生を避けることができる。
<変形例>
ステップS21においてVLベリファイの対象となるメモリセルは、ステップS12において一度VLベリファイがパスしている。よって、プログラムループ回数が所定数Mを超えた場合、即座にプログラムシーケンスを終了するようにしてもよい。図15は、変形例に係るプログラムシーケンスを説明するタイミングチャートである。図16は、変形例に係るプログラムシーケンスを説明するフローチャートである。
ステップS21においてVLベリファイの対象となるメモリセルは、ステップS12において一度VLベリファイがパスしている。よって、プログラムループ回数が所定数Mを超えた場合、即座にプログラムシーケンスを終了するようにしてもよい。図15は、変形例に係るプログラムシーケンスを説明するタイミングチャートである。図16は、変形例に係るプログラムシーケンスを説明するフローチャートである。
図16において、プログラムループ回数がMを超えている場合(ステップS20)、VHベリファイの対象であるメモリセル(VLベリファイがパスしたメモリセル)はプログラムが終了する。すなわち、変形例では、図14のステップS21、S22が削除されている。変形例によれば、よりプログラムシーケンス時間を短くできる。また、閾値電圧分布Eのメモリセル及び書き込みが完了したメモリセルへの非選択書き込みの回数を減らすことができ、誤書き込みの発生を避けることができる。
[第4実施形態]
第4実施形態は、所定数のプログラムループを実行してもVHベリファイがパスしない特定のメモリセルに対してはプログラム時のビット線電圧を中間電圧Vqpwから0Vに切り替えるようにし、特定のメモリセルのプログラムを早く終了させるようにしている。
第4実施形態は、所定数のプログラムループを実行してもVHベリファイがパスしない特定のメモリセルに対してはプログラム時のビット線電圧を中間電圧Vqpwから0Vに切り替えるようにし、特定のメモリセルのプログラムを早く終了させるようにしている。
図17は、第4実施形態に係るプログラムシーケンスを説明するタイミングチャートである。図18は、第4実施形態に係るプログラムシーケンスを説明するフローチャートである。図18のフローチャートは、第1実施形態で説明した図7のフローチャートに、ステップS30〜S33が追加されている。
ステップS11のVLベリファイがパスである場合、ビット線電圧VBL=Vqpwにしてプログラム動作が行われる(ステップS13)。続いて、プログラムループ回数が所定数N以下であるか否かが判定される(ステップS30)。プログラムループ回数がN以下である場合、第1実施形態と同様に、ステップS14、S15が行われる。
ステップS30においてプログラムループ回数がNを超えている場合、まず、ステップS14、S15と同様に、VHベリファイが行われる(ステップS31、S32)。ステップS32のVHベリファイがフェイルである場合、ビット線電圧VBL=0Vにしてプログラム動作が行なわれる(ステップS33)。このステップS33のプログラム動作では、メモリセルの閾値電圧の変動を大きくできる。その後、VHベリファイがパスするまで、ビット線電圧VBL=0Vにしてプログラム動作が繰り返される。
なお、ループ回数Nを少なくすれば、プログラムシーケンス時間が短くなり、ループ回数Nを多くすれば、プログラムシーケンス時間が長くなる。ループ回数Nは、求められる仕様に応じて任意に設定可能である。また、ループ回数Nは、書き換え回数やメモリセルの劣化具合に応じて変更してもよい。
以上詳述したように第4実施形態によれば、プログラムループ回数が所定数Nを超えた場合に、ビット線電圧VBL=0Vにしてプログラム動作を行う。これにより、プログラムシーケンスを早く終了させることができる。特に、特定のメモリセル(例えばプログラム特性が悪いメモリセル)に対して過剰にプログラムループを繰り返すことを避けることができ、結果として、プログラムシーケンス時間を短くできる。また、閾値電圧分布Eのメモリセル及び書き込みが完了したメモリセルへの非選択書き込みの回数を減らすことができ、誤書き込みの発生を避けることができる。
<変形例>
第3実施形態と第4実施形態とを組み合わせても良い。図19は、変形例に係るプログラムシーケンスを説明するフローチャートである。
第3実施形態と第4実施形態とを組み合わせても良い。図19は、変形例に係るプログラムシーケンスを説明するフローチャートである。
ステップS22までの工程は、第3実施形態の図14と同じである。ステップS22のVLベリファイがフェイルである場合、第4実施形態と同様の工程が行われる。すなわち、プログラムループ回数が所定数N以下であるか否かが判定される(ステップS30)。プログラムループ回数がN以下である場合、ステップS13に戻り、ビット線電圧VBL=Vqpwにしてプログラム動作が行なわれる。
ステップS30においてプログラムループ回数がNを超えている場合、ビット線電圧VBL=0Vにしてプログラム動作が行なわれる(ステップS33)。その後、ステップS21、S22によりVLベリファイがパスするまで、ビット線電圧VBL=0Vにしてプログラム動作が繰り返される。
なお、図19の変形例は、プログラムループ回数の関係がM<Nである場合を想定しているが、M=Nであってもよい。また、閾値電圧分布A、B、Cに対応する3つの書き込みステートごとにM、Nを変更してもよい。具体的には、閾値電圧が高くなるにつれて、M、Nをそれぞれ大きくする。
さらに、第3実施形態と第4実施形態との処理順序を入れ替えてもよい。図20は、他の変形例に係るプログラムシーケンスを説明するフローチャートである。
ステップS32までの工程は、第4実施形態の図18と同じである。ステップS33においてビット線電圧VBL=0Vにしてプログラム動作が行われた後、第3実施形態と同様の工程が行われる。すなわち、プログラムループ回数が所定数M以下であるか否かが判定される(ステップS20)。プログラムループ回数がM以下である場合、ステップS31においてVHベリファイが行われる。
ステップS20においてプログラムループ回数がMを超えている場合、VLベリファイが行われる(ステップS21)。その後、ステップS21、S22によりVLベリファイがパスするまで、ビット線電圧VBL=0Vにしてプログラム動作が繰り返される。
なお、図20の変形例は、プログラムループ回数の関係がM>Nである場合を想定しているが、M=Nであってもよい。また、閾値電圧分布A、B、Cに対応する3つの書き込みステートごとにM、Nを変更してもよい。具体的には、閾値電圧が高くなるにつれて、M、Nをそれぞれ大きくする。
[第5実施形態]
プログラムシーケンスの最初の方のプログラム動作では、プログラムパルス電圧Vpgmのレベルが低いため、ベリファイをパスするメモリセルの数が少ない。そこで、第5実施形態は、プログラムシーケンスの最初の方のプログラムループでは、ベリファイ動作を省略するようにしている。
プログラムシーケンスの最初の方のプログラム動作では、プログラムパルス電圧Vpgmのレベルが低いため、ベリファイをパスするメモリセルの数が少ない。そこで、第5実施形態は、プログラムシーケンスの最初の方のプログラムループでは、ベリファイ動作を省略するようにしている。
図21は、第5実施形態に係るプログラムシーケンスを説明するタイミングチャートである。図22は、第5実施形態に係るプログラムシーケンスを説明するフローチャートである。図22のフローチャートは、第1実施形態で説明した図7のフローチャートに、ステップS40が追加されている。
まず、閾値電圧がVLレベル未満のメモリセルに対して、ビット線電圧VBL=0Vにしてプログラム動作が行なわれる(ステップS10)。続いて、プログラムループ回数が所定数M以下であるか否かが判定される(ステップS40)。ステップS40においてプログラムループ回数がM以下である場合、ステップS10に戻り、ビット線電圧VBL=0Vにしてプログラム動作が行なわれる。一方、ステップS40においてプログラムループ回数がMを超えている場合、VLベリファイが行われる(ステップS11)。
以上のように、プログラムループ回数が所定数M以下である間は、VLベリファイをパスするメモリセルの数が少ないため、ベリファイ動作を省略する。これにより、プログラムシーケンス時間を短くすることができる。
なお、閾値電圧分布A、B、Cに対応する3つの書き込みステートごとにMを変更してもよい。具体的には、閾値電圧が高くなるにつれて、Mを大きくする。
[第6実施形態]
第5実施形態のように複数回連続してプログラム動作を行うと、書き上がりが速いメモリセルは、VHベリファイがパスする閾値電圧を有する場合もある。そこで、第6実施形態では、プログラムシーケンスの1回目のベリファイ動作で、VLベリファイ及びVHベリファイを並行して行うようにしている。
第5実施形態のように複数回連続してプログラム動作を行うと、書き上がりが速いメモリセルは、VHベリファイがパスする閾値電圧を有する場合もある。そこで、第6実施形態では、プログラムシーケンスの1回目のベリファイ動作で、VLベリファイ及びVHベリファイを並行して行うようにしている。
図23は、第6実施形態に係るプログラムシーケンスを説明するタイミングチャートである。図24は、第6実施形態に係るプログラムシーケンスを説明するフローチャートである。
まずは、第5実施形態と同様に、複数回のプログラムループが行われる(ステップS10、S40)。続いて、VLベリファイ及びVHベリファイが並行して行われる(ステップS41)。具体的には、ビット線を電圧VBLHに充電し、かつ、VHベリファイのセンス時間をVLベリファイのセンス時間より長くする。これにより、VHベリファイにおけるビット線電圧がVLベリファイに比べて低くなり、VHベリファイがVLベリファイに比べてパスしにくくなる。結果として、ビット線の充電電圧を同じにして、1回のベリファイ動作でVLレベル及びVHレベルを検知できる。
ステップS41のベリファイの結果(ステップS42)、VLベリファイ及びVHベリファイの両方がフェイルである場合、ビット線電圧VBL=0Vにしてプログラム動作が行なわれる(ステップS43)。また、VLベリファイがパス、かつVHベリファイがフェイルである場合、ビット線電圧VBL=Vqpwにしてプログラム動作が行なわれる(ステップS13)。さらに、VLベリファイ及びVHベリファイの両方がパスである場合、当該メモリセルのプログラムが終了する。
以上のように、複数回のプログラムループを行った後に、1回目のベリファイ動作で、VLベリファイ及びVHベリファイを並行して行うことで、ベリファイ回数を減らすことができる。これにより、プログラムシーケンス時間を短くすることができる。
[第7実施形態]
図25は、第7実施形態に係るベリファイ動作を説明するタイミングチャートである。2ビットを記憶可能なMLCでは、3種類のプログラムステート(閾値電圧分布A、B、C)が存在し、さらにQPW方式を用いることで6種類のベリファイステート(AVL、AVH、BVL、BVH、CVL、CVH)が存在する。また、ベリファイ動作では、各ビット線に応じたベリファイステートに対応する電圧が当該ビット線に充電される。
図25は、第7実施形態に係るベリファイ動作を説明するタイミングチャートである。2ビットを記憶可能なMLCでは、3種類のプログラムステート(閾値電圧分布A、B、C)が存在し、さらにQPW方式を用いることで6種類のベリファイステート(AVL、AVH、BVL、BVH、CVL、CVH)が存在する。また、ベリファイ動作では、各ビット線に応じたベリファイステートに対応する電圧が当該ビット線に充電される。
第7実施形態では、図25に示すように、ビット線に対応するベリファイステートを確認する期間のみビット線を充電し、ベリファイ時のセンスが終了した時点でビット線の充電も終了させる。VLベリファイ時にビット線の充電電圧としてVBLH、VHベリファイ時にビット線の充電電圧としてVBLLを用いることは、前述した実施形態と同じである。
従って第7実施形態によれば、ビット線に不要な電圧を印加しないように制御できるため、NAND型フラッシュメモリ10の消費電力を低減することができる。
[第8実施形態]
プログラム動作では、ワード線を昇順にプログラムする。この場合、選択ワード線WLnをプログラムした時点は、選択ワード線WLnに隣接するワード線WLn+1はまだプログラムされていない。その後、ワード線WLn+1をプログラムすると、セル間干渉によって選択ワード線WLnに接続されたメモリセルの閾値電圧がシフトしてしまう。
プログラム動作では、ワード線を昇順にプログラムする。この場合、選択ワード線WLnをプログラムした時点は、選択ワード線WLnに隣接するワード線WLn+1はまだプログラムされていない。その後、ワード線WLn+1をプログラムすると、セル間干渉によって選択ワード線WLnに接続されたメモリセルの閾値電圧がシフトしてしまう。
そこで、選択ワード線WLnに接続された選択メモリセルのデータを読み出す前に、ワード線WLn+1に接続された隣接メモリセルのデータを読み出し、この隣接メモリセルのデータに応じてワード線WLn+1に印加する読み出しパス電圧Vreadのレベルを変える。これにより、選択メモリセルの閾値電圧をプログラム時のものに近づけることができ、読み出し動作を正確に行うことができる。このような補正読み出し方式は、DLA(Direct Look Ahead)方式と呼ばれる。
図26は、比較例に係る読み出し動作を説明するタイミングチャートである。ワード線WLnが読み出し対象である選択ワード線である。比較例では、下位ページデータを読み出す動作を例に挙げて説明する。
プログラム順序としては、隣接ワード線からのセル間干渉を極力減らすために、例えば、ワード線WLn+1に下位ページをプログラムした後に、ワード線WLnに上位ページをプログラムする。このため、下位ページが既にプログラムされたメモリセルに上位ページをプログラムすると、閾値電圧分布A、Cにプログラムされるメモリセルの閾値電圧のシフト量が特に大きくなる。すなわち、下位ページが既にプログラムされているメモリセルに上位ページをプログラムすると、閾値電圧のシフト量は、閾値電圧分布E、B、A、Cの順に大きくなる。
これに対応して、隣接ワード線に上位ページがプログラムされた後では、セル間干渉により、隣接メモリセルが閾値電圧分布A、Cにプログラムされた選択メモリセルの閾値電圧のシフト量が特に大きくなり、また、隣接メモリセルの閾値電圧分布E、B、A、Cの順に、選択メモリセルの閾値電圧のシフト量が大きくなる。よって、補正読み出しでは、閾値電圧分布E、B、A、Cの順に、ワード線WLn+1に印加する読み出しパス電圧の補正量を大きくする。
図26に示すように、まず、読み出し動作に先立って、事前読み出し動作が行われる。事前読み出し動作では、ワード線WLn+1に読み出し電圧AR、BR、CRが順に印加され、ワード線WLn+1以外のワード線に読み出しパス電圧Vreadが印加され、ビット線BLは所定電圧VBLCに充電される。これにより、読み出し電圧AR、BR、CRそれぞれに対してワード線WLn+1に接続された隣接メモリセルのオン/オフが判定され、隣接メモリセルのデータが読み出される。読み出し電圧AR、BR、CRは、例えば、前述したベリファイ電圧AR、BR、CRと同じ値である。
続いて、読み出し動作が行われる。下位ページ読み出しでは、読み出し電圧BRが用いられる。読み出し動作では、選択ワード線WLnに読み出し電圧BRが印加され、ビット線BLは所定電圧VBLCに充電される。また、ワード線WLn+1には、読み出しパス電圧Vread1、Vread2、Vread3、Vread4(Vread1<Vread2<Vread3<Vread4)が順に印加される。Vread1、Vread2、Vread3、Vread4はそれぞれ、隣接メモリセルが閾値電圧分布E、B、A、Cにプログラムされている場合に使用される読み出しパス電圧である。これにより、隣接メモリセルのデータに応じた補正読み出しが実現される。この比較例では、4種類の読み出しパス電圧Vread1、Vread2、Vread3、Vread4を用いた読み出し動作が個別に行われるため、読み出し時間が長くなる。
以下に、実施形態に係る読み出し動作について説明する。なお、下位ページデータを読み出す動作(下位ページ読み出し)、上位ページデータを読み出す動作(上位ページ読み出し)、及び下位ページ及び上位ページを一度に読み出す動作(シーケンシャル読み出し)を順に説明する。
[1.下位ページ読み出し]
図27は、第8実施形態に係る下位ページ読み出し動作を説明するタイミングチャートである。まず、比較例と同様に、読み出し動作に先立って、事前読み出し動作が行われる。続いて、読み出し動作(補正読み出し動作)が行われる。図27には、ワード線WLn+1に接続された隣接メモリセルの閾値電圧がE、A、B、Cである場合にそれぞれ対応するビット線の波形が記載されている。
図27は、第8実施形態に係る下位ページ読み出し動作を説明するタイミングチャートである。まず、比較例と同様に、読み出し動作に先立って、事前読み出し動作が行われる。続いて、読み出し動作(補正読み出し動作)が行われる。図27には、ワード線WLn+1に接続された隣接メモリセルの閾値電圧がE、A、B、Cである場合にそれぞれ対応するビット線の波形が記載されている。
読み出し動作では、選択ワード線WLnに下位ページを読み出すための読み出し電圧BRが印加され、それ以外のワード線(ワード線WLn+1を含む)に読み出しパス電圧Vreadが印加される。また、隣接メモリセルの閾値電圧がCである選択メモリセルに対応するビット線はVBL1に充電され、隣接メモリセルの閾値電圧がAである選択メモリセルに対応するビット線はVBL2に充電され、隣接メモリセルの閾値電圧がBである選択メモリセルに対応するビット線はVBL3に充電され、隣接メモリセルの閾値電圧がEである選択メモリセルに対応するビット線はVBL4に充電される。ビット線電圧VBL1、VBL2、VBL3、VBL4は、VBL1<VBL2<VBL3<VBL4の関係を有する。例えばVBL3=VBLCである。図27のVBL1、VBL2、VBL4の波形には、電圧レベルの比較のために、VBL3の波形を破線で重ねて示している。
これにより、セル間干渉により閾値電圧のシフト量が大きいメモリセルほど、センス時のビット線電圧が低くなるように補正できるため、補正読み出しが実現できる。さらに、閾値電圧分布E、A、B、Cに対応する補正読み出しを同時に行うことができる。
[2.上位ページ読み出し]
図28は、第8実施形態に係る上位ページ読み出し動作を説明するタイミングチャートである。上位ページデータは、読み出し電圧AR、CRをそれぞれ用いたセンス結果によって判定される。
図28は、第8実施形態に係る上位ページ読み出し動作を説明するタイミングチャートである。上位ページデータは、読み出し電圧AR、CRをそれぞれ用いたセンス結果によって判定される。
まず、比較例と同様に、読み出し動作に先立って、事前読み出し動作が行われる。続いて、読み出し動作(補正読み出し動作)が行われる。読み出し動作では、選択ワード線WLnに上位ページを読み出すための読み出し電圧AR、CRが順に印加され、それ以外のワード線(ワード線WLn+1を含む)に読み出しパス電圧Vreadが印加される。ビット線BLの充電電圧は、下位ページ読み出しの場合と同じであり、また、読み出し電圧AR、CRをそれぞれ用いた読み出し期間中、ビット線は同じ電圧に充電される。
これにより、読み出し電圧AR、CRを用いた読み出し動作のそれぞれにおいて、閾値電圧分布E、A、B、Cに対応する補正読み出しを同時に行うことができる。
[3.シーケンシャル読み出し]
図29は、第8実施形態に係るシーケンシャル読み出し動作を説明するタイミングチャートである。シーケンシャル読み出しでは、下位ページデータ及び上位ページデータが一度に読み出され、下位ページデータ及び上位ページデータは、読み出し電圧AR、BR、CRをそれぞれ用いたセンス結果によって判定される。
図29は、第8実施形態に係るシーケンシャル読み出し動作を説明するタイミングチャートである。シーケンシャル読み出しでは、下位ページデータ及び上位ページデータが一度に読み出され、下位ページデータ及び上位ページデータは、読み出し電圧AR、BR、CRをそれぞれ用いたセンス結果によって判定される。
まず、比較例と同様に、読み出し動作に先立って、事前読み出し動作が行われる。続いて、読み出し動作(補正読み出し動作)が行われる。読み出し動作では、選択ワード線WLnに読み出し電圧AR、BR、CRが順に印加され、それ以外のワード線(ワード線WLn+1を含む)に読み出しパス電圧Vreadが印加される。ビット線BLの充電電圧は、下位ページ読み出しの場合と同じであり、また、読み出し電圧AR、BR、CRをそれぞれ用いた読み出し期間中、ビット線は同じ電圧に充電される。
これにより、読み出し電圧AR、BR、CRを用いた読み出し動作のそれぞれにおいて、閾値電圧分布E、A、B、Cに対応する補正読み出しを同時に行うことができる。
[4.効果]
以上詳述したように第8実施形態では、選択ワード線WLnの読み出し動作において、選択ワード線WLnに隣接する隣接ワード線WLn+1に接続された隣接メモリセルのデータに応じて、ビット線の充電電圧を変えるようにしている。すなわち、ビット線の充電電圧は、セル間干渉による閾値電圧のシフト量が大きいメモリセルほど低く設定する。また、読み出し動作において、非選択ワード線(隣接ワード線WLn+1を含む)には、1種類の読み出しパス電圧Vreadのみが印加される。
以上詳述したように第8実施形態では、選択ワード線WLnの読み出し動作において、選択ワード線WLnに隣接する隣接ワード線WLn+1に接続された隣接メモリセルのデータに応じて、ビット線の充電電圧を変えるようにしている。すなわち、ビット線の充電電圧は、セル間干渉による閾値電圧のシフト量が大きいメモリセルほど低く設定する。また、読み出し動作において、非選択ワード線(隣接ワード線WLn+1を含む)には、1種類の読み出しパス電圧Vreadのみが印加される。
従って第8実施形態によれば、隣接メモリセルの複数種類の閾値電圧分布にそれぞれ対応した補正読み出しを同時に行うことができる。これにより、読み出し時間を短くすることができる。また、セル間干渉による閾値電圧の変動を補正して読み出し動作を行うことができるため、読み出し動作をより正確に行うことができる。なお、通常の読み出し動作でECCエラーが発生した時にのみ第8実施形態の補正読み出しを実施するようにしてもよい。
なお、上記説明では、隣接ワード線に接続された隣接メモリセルのデータに応じて補正読み出しを行っている。しかしこれに限定されるものではなく、偶数ビット線と奇数ビット線とを分けてプログラム動作及び読み出し動作を行う場合には、隣接ビット線に接続されたメモリセルのデータに応じてビット線の充電電圧を変えるようにしてもよい。
[第9実施形態]
第8実施形態では、補正読み出しの際に、閾値電圧分布E、A、B、Cに対応する4種類のビット線充電電圧を用いている。第9実施形態では、2種類のビット線充電電圧を用いて補正読み出しを行うようにしている。
第8実施形態では、補正読み出しの際に、閾値電圧分布E、A、B、Cに対応する4種類のビット線充電電圧を用いている。第9実施形態では、2種類のビット線充電電圧を用いて補正読み出しを行うようにしている。
前述したように、下位ページがプログラムされているメモリセルに上位ページをプログラムすると、閾値電圧のシフト量は、閾値電圧分布E、B、A、Cの順に大きくなる。そこで、第9実施形態では、隣接メモリセルの閾値電圧のシフト量が比較的大きい閾値電圧分布A、Cにおいては、同じビット線充電電圧VBL1を用いて選択メモリセルの読み出し動作を行う。また、隣接メモリセルの閾値電圧のシフト量が比較的小さい閾値電圧分布E、Bにおいては、同じビット線充電電圧VBL2(VBL1<VBL2)を用いて選択メモリセルの読み出し動作を行う。以下に、第9実施形態の動作について、下位ページ読み出し、上位ページ読み出し、及びシーケンシャル読み出しを順に説明する。
[1.下位ページ読み出し]
図30は、第9実施形態に係る下位ページ読み出し動作を説明するタイミングチャートである。まず、第8実施形態と同様に、読み出し動作に先立って、事前読み出し動作が行われる。続いて、読み出し動作(補正読み出し動作)が行われる。図30には、ワード線WLn+1に接続された隣接メモリセルの閾値電圧がE、A、B、Cである場合にそれぞれ対応するビット線の波形が記載されている。
図30は、第9実施形態に係る下位ページ読み出し動作を説明するタイミングチャートである。まず、第8実施形態と同様に、読み出し動作に先立って、事前読み出し動作が行われる。続いて、読み出し動作(補正読み出し動作)が行われる。図30には、ワード線WLn+1に接続された隣接メモリセルの閾値電圧がE、A、B、Cである場合にそれぞれ対応するビット線の波形が記載されている。
読み出し動作では、選択ワード線WLnに下位ページを読み出すための読み出し電圧BRが印加され、それ以外のワード線(ワード線WLn+1を含む)に読み出しパス電圧Vreadが印加される。また、隣接メモリセルの閾値電圧がA、Cである選択メモリセルにそれぞれ対応するビット線はVBL1に充電され、隣接メモリセルの閾値電圧がE、Bである選択メモリセルにそれぞれ対応するビット線はVBL2に充電される。例えばVBL2=VBLCである。図30のVBL1の波形には、電圧レベルの比較のために、VBL2の波形を破線で重ねて示している。
これにより、セル間干渉により閾値電圧のシフト量が大きいメモリセルほど、センス時のビット線電圧が低くなるように補正できるため、補正読み出しが実現できる。さらに、閾値電圧分布E、A、B、Cに対応する補正読み出しを同時に行うことができる。
[2.上位ページ読み出し]
図31は、第9実施形態に係る上位ページ読み出し動作を説明するタイミングチャートである。上位ページデータは、読み出し電圧AR、CRをそれぞれ用いたセンス結果によって判定される。
図31は、第9実施形態に係る上位ページ読み出し動作を説明するタイミングチャートである。上位ページデータは、読み出し電圧AR、CRをそれぞれ用いたセンス結果によって判定される。
まず、第8実施形態と同様に、読み出し動作に先立って、事前読み出し動作が行われる。続いて、読み出し動作(補正読み出し動作)が行われる。読み出し動作では、選択ワード線WLnに上位ページを読み出すための読み出し電圧AR、CRが順に印加され、それ以外のワード線(ワード線WLn+1を含む)に読み出しパス電圧Vreadが印加される。ビット線BLの充電電圧は、下位ページ読み出しの場合と同じであり、また、読み出し電圧AR、CRをそれぞれ用いた読み出し期間中、ビット線は同じ電圧に充電される。
これにより、読み出し電圧AR、CRを用いた読み出し動作のそれぞれにおいて、閾値電圧分布E、A、B、Cに対応する補正読み出しを同時に行うことができる。
[3.シーケンシャル読み出し]
図32は、第9実施形態に係るシーケンシャル読み出し動作を説明するタイミングチャートである。下位ページデータ及び上位ページデータは、読み出し電圧AR、BR、CRをそれぞれ用いたセンス結果によって判定される。
図32は、第9実施形態に係るシーケンシャル読み出し動作を説明するタイミングチャートである。下位ページデータ及び上位ページデータは、読み出し電圧AR、BR、CRをそれぞれ用いたセンス結果によって判定される。
まず、第8実施形態と同様に、読み出し動作に先立って、事前読み出し動作が行われる。続いて、読み出し動作(補正読み出し動作)が行われる。読み出し動作では、選択ワード線WLnに読み出し電圧AR、BR、CRが順に印加され、それ以外のワード線(ワード線WLn+1を含む)に読み出しパス電圧Vreadが印加される。ビット線BLの充電電圧は、下位ページ読み出しの場合と同じであり、また、読み出し電圧AR、BR、CRをそれぞれ用いた読み出し期間中、ビット線は同じ電圧に充電される。
これにより、読み出し電圧AR、BR、CRを用いた読み出し動作のそれぞれにおいて、閾値電圧分布E、A、B、Cに対応する補正読み出しを同時に行うことができる。
[4.効果]
以上詳述したように第9実施形態によれば、2種類のビット線充電電圧VBL1、VBL2を用いて補正読み出しを実現できる。これにより、第8実施形態に比べて、ビット線の制御が容易になる。その他の効果は、第8実施形態と同じである。
以上詳述したように第9実施形態によれば、2種類のビット線充電電圧VBL1、VBL2を用いて補正読み出しを実現できる。これにより、第8実施形態に比べて、ビット線の制御が容易になる。その他の効果は、第8実施形態と同じである。
なお、第2乃至第9実施形態は、MLCを例に挙げて説明しているが、SLCに適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…NAND型フラッシュメモリ、11…メモリセルアレイ、12…ワード線制御回路、13…ビット線制御回路、14…カラムデコーダ、15…アドレスデコーダ、16…入出力制御回路、17…データ入出力バッファ、18…制御回路、19…制御電圧発生回路、20…パラメータ記憶部。
Claims (5)
- 複数のメモリセルが直列接続された複数のメモリストリングを含むメモリセルアレイと、
前記複数のメモリストリングにそれぞれ接続された複数のビット線と、
前記複数のメモリセルにそれぞれ接続され、前記複数のメモリストリングに共通接続された複数のワード線と、
選択ワード線にプログラムパルス電圧を印加して前記選択ワード線に接続された複数の選択メモリセルにデータをプログラムするプログラム動作と、前記複数の選択メモリセルの閾値電圧を確認するベリファイ動作とを繰り返す制御回路と、
を具備し、
前記制御回路は、前記複数の選択メモリセルに対して、第1閾値電圧以上であるか否かを検知する第1ベリファイ動作と、第2閾値電圧(第1閾値電圧<第2閾値電圧)以上であるか否かを検知する第2ベリファイ動作とを行い、
前記第1ベリファイ動作及び前記第2ベリファイ動作で前記複数のビット線の充電電圧を変えることを特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、前記第1ベリファイ動作及び前記第2ベリファイ動作を同時に行うことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記第2ベリファイ動作の充電電圧は、前記第1ベリファイ動作の充電電圧より低いことを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。
- 複数のメモリセルが直列接続された複数のメモリストリングを含むメモリセルアレイと、
前記複数のメモリストリングにそれぞれ接続された複数のビット線と、
前記複数のメモリセルにそれぞれ接続され、前記複数のメモリストリングに共通接続された複数のワード線と、
選択ワード線に隣接する隣接ワード線に接続された複数の隣接メモリセルのデータを読み出す事前読み出し動作と、前記事前読み出し動作の読み出し結果に応じて前記選択ワード線に接続された複数の選択メモリセルのデータを読み出す読み出し動作とを行う制御回路と、
を具備し、
前記制御回路は、前記読み出し動作の際に、前記読み出し結果に応じて前記複数のビット線の充電電圧を変えることを特徴とする不揮発性半導体記憶装置。 - 前記充電電圧は、隣接メモリセルとのセル間干渉による閾値電圧のシフト量が大きい選択メモリセルに対応するビット線ほど低く設定されることを特徴とする請求項4に記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013104179A JP2014225310A (ja) | 2013-05-16 | 2013-05-16 | 不揮発性半導体記憶装置 |
US14/014,125 US9672926B2 (en) | 2013-05-16 | 2013-08-29 | Apparatus and method of programming and verification for a nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013104179A JP2014225310A (ja) | 2013-05-16 | 2013-05-16 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014225310A true JP2014225310A (ja) | 2014-12-04 |
Family
ID=51895668
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013104179A Pending JP2014225310A (ja) | 2013-05-16 | 2013-05-16 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9672926B2 (ja) |
JP (1) | JP2014225310A (ja) |
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US20140340964A1 (en) | 2014-11-20 |
US9672926B2 (en) | 2017-06-06 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160719 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20170207 |