KR20220094098A - 데이터 복원을 위한 이웃 예측 - Google Patents

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Abstract

저장 디바이스가 개시된다. 저장 디바이스는, 제1 이웃하는 워드 라인의 메모리 셀들의 제1 세트 및 제2 이웃하는 워드 라인의 메모리 셀들의 제2 세트에 대한 데이터 상태들을 결정하도록 - 제1 및 제2 이웃하는 워드 라인들은 선택된 워드 라인에 인접함 -; 데이터 상태들의 각각의 데이터 상태 조합에 대해 복수의 구역들 중 하나의 구역을 식별하도록 - 각각의 데이터 상태 조합은 메모리 셀들의 제1 세트의 메모리 셀의 데이터 상태 및 메모리 셀들의 제2 세트의 메모리 셀의 데이터 상태를 포함하고, 복수의 구역들의 각각의 구역은 데이터 유지 보상 스킴에 대응함 -; 그리고 식별되는 임의의 구역들에 대응하여 각각의 데이터 유지 보상 스킴을 적용하는 것을 포함하는 선택된 워드 라인에 대한 판독 동작을 수행하도록 구성된다.

Description

데이터 복원을 위한 이웃 예측{LOOK NEIGHBOR AHEAD FOR DATA RECOVERY}
본 출원은 비휘발성 메모리 장치들 및 비휘발성 메모리 장치들의 동작에 관한 것이다.
본 섹션은 본 발명과 연관된 기술과 관련된 배경 정보를 제공하며, 그러한 이유로, 반드시 종래 기술이 아니다.
반도체 메모리 장치들은 다양한 전자 디바이스들에서 사용하기에 더 대중적이 되었다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기들, 디지털 카메라들, 개인 휴대 정보 단말기들, 모바일 컴퓨팅 디바이스들, 비-모바일 컴퓨팅 디바이스들 및 다른 디바이스들에서 사용된다.
플로팅 게이트 또는 전하 트래핑 재료와 같은 전하 저장 재료가 데이터 상태를 나타내는 전하를 저장하기 위하여 그러한 메모리 장치들에서 사용될 수 있다. 전하 트래핑 재료는 3차원(3D) 적층형 메모리 구조물에서 수직으로, 또는 2차원(2D) 메모리 구조물에서 수평으로 배열될 수 있다. 3D 메모리 구조물의 일례는 교번하는 전도성 층 및 유전체 층의 스택(stack)을 포함하는 BiCS(Bit Cost Scalable) 아키텍처이다.
본 섹션은 본 발명의 대체적인 발명의 내용을 제공하며, 그의 전체 범주 또는 모든 그의 특징부들 및 이점들의 포괄적인 개시는 아니다.
본 발명의 목적은 본 명세서에 기술된 단점들을 처리하고 극복하는 메모리 장치 및 메모리 장치의 동작 방법을 제공하는 것이다.
따라서, 본 발명의 일 태양은 저장 디바이스를 제공하는 것이다. 저장 디바이스는, 제어 회로부, 및 워드 라인들의 세트 및 비트 라인들의 세트를 사용하여 형성된 메모리 셀들의 어레이를 포함하는 비휘발성 메모리; 및 비휘발성 메모리에 커플링되는 제어기를 포함한다. 제어기는, 워드 라인들의 세트 중 제1 이웃하는 워드 라인의 메모리 셀들의 제1 세트 및 워드 라인들의 세트 중 제2 이웃하는 워드 라인의 메모리 셀들의 제2 세트에 대한 데이터 상태들을 결정하는 단계 - 데이터 상태들의 각각은, 메모리 셀들의 제1 세트 및 메모리 셀들의 제2 세트가 저장하도록 구성되는 복수의 데이터 상태들 중 임의의 것이고, 제1 및 제2 이웃하는 워드 라인들은 워드 라인들의 세트 중 선택된 워드 라인에 인접함 -; 데이터 상태들의 각각의 데이터 상태 조합에 대해 복수의 구역들 중 하나의 구역을 식별하도록 - 각각의 데이터 상태 조합은 메모리 셀들의 제1 세트의 메모리 셀의 데이터 상태 및 메모리 셀들의 제2 세트의 메모리 셀의 데이터 상태를 포함하고, 메모리 셀들의 제1 세트의 메모리 셀 및 메모리 셀들의 제2 세트의 메모리 셀은 선택된 워드 라인의 메모리 셀들의 제3 세트의 메모리 셀에 인접하고, 복수의 구역들의 각각의 구역은 데이터 유지 보상 스킴(data retention compensation scheme)에 대응함 -; 그리고 선택된 워드 라인의 메모리 셀들의 제3 세트에 대해 식별되는 복수의 구역들 중 임의의 구역들에 대응하여 각각의 데이터 유지 보상 스킴을 적용하는 것을 포함하는 선택된 워드 라인에 대한 판독 동작을 수행하도록 구성된다.
추가의 적용가능 영역들이 본 명세서에 제공된 설명으로부터 명백해질 것이다. 이러한 발명의 내용의 설명 및 구체적인 예들은 단지 예시의 목적으로 의도되며, 본 발명의 범주를 제한하고자 의도된 것은 아니다.
예시적인 실시예들의 상세한 설명을 위해, 이제 첨부 도면들을 참조할 것이다.
도 1a는 예시적인 메모리 디바이스의 블록도이다.
도 1b는 프로그래밍 회로, 카운팅 회로, 및 결정 회로를 포함하는 예시적인 제어 회로의 블록도이다.
도 2는 도 1의 메모리 어레이의 예시적인 2차원 구성에서의 메모리 셀들의 블록들을 도시한다.
도 3a는 NAND 스트링들에서의 예시적인 플로팅 게이트 메모리 셀들의 단면도를 도시한다.
도 3b는 도 3a의 구조물의 라인(329)을 따른 단면도를 도시한다.
도 4a는 NAND 스트링들에서의 예시적인 전하 트래핑 메모리 셀들의 단면도를 도시한다.
도 4b는 도 4a의 구조물의 라인(429)을 따른 단면도를 도시한다.
도 5a는 도 1의 감지 블록(SB1)의 예시적인 블록도를 도시한다.
도 5b는 도 1의 감지 블록(SB1)의 다른 예시적인 블록도를 도시한다.
도 6a는 도 1의 메모리 어레이의 예시적인 3차원 구성에서의 블록들의 세트의 사시도이다.
도 6b는 도 6a의 블록들 중 하나의 블록의 일부분의 예시적인 단면도를 도시한다.
도 6c는 도 6b의 스택에서의 메모리 홀 직경의 플롯을 도시한다.
도 6d는 도 6b의 스택의 영역(622)의 확대도를 도시한다.
도 7a는 도 6b의 스택의 예시적인 워드 라인 층(WLL0)의 평면도를 도시한다.
도 7b는 도 6b의 스택의 예시적인 상단 유전체 층(DL19)의 평면도를 도시한다.
도 8a는 도 7a의 서브블록들(SBa 내지 SBd) 내의 예시적인 NAND 스트링들을 도시한다.
도 8b는 서브블록들 내의 NAND 스트링들의 다른 예시적인 도면을 도시한다.
도 8c는 스택의 예시적인 워드 라인 층들의 평면도를 도시한다.
도 9는 4개의 데이터 상태들을 갖는 예시적인 1-패스 프로그래밍(one-pass programming) 동작에서의 메모리 셀들의 Vth 분포들을 도시한다.
도 10은 8개의 데이터 상태들을 갖는 예시적인 1-패스 프로그래밍 동작에서의 메모리 셀들의 Vth 분포들을 도시한다.
도 11은 8개의 데이터 상태들을 갖는 예시적인 1-패스 프로그래밍 동작에서의 메모리 셀들의 Vth 분포들을 도시한다.
도 12a 및 도 12b는 1-비트 및 2-비트 판독에 대해 식별되는 구역들의 예시적인 표현들을 제공한다.
도 13a 및 도 13b는 전체 Vth 분포 및 전체 Vth 분포 내에서 식별되는 4개의 구역들의 예시적인 그래픽 표현들을 예시한다.
도 14는 이웃 예측(look neighbor ahead) 사전판독을 수행하기 위한 방법의 흐름도이다.
도 15 내지 도 18은 데이터 상태 조합들에 대한 구역 맵핑들의 예시적인 표를 제공한다.
도 19 내지 도 21은 이웃 예측의 다른 예시적인 구현 파형을 제공한다.
하기의 설명에서, 본 발명의 이해를 제공하기 위해 상세사항들이 제시된다. 일부 경우에, 소정 회로들, 구조물들 및 기법들은 본 발명을 모호하게 하지 않기 위해 상세히 설명되거나 도시되지 않았다.
대체적으로, 본 발명은 많은 응용들에서 사용하기에 매우 적합한 유형의 비휘발성 메모리 장치들에 관한 것이다. 본 발명의 비휘발성 메모리 장치 및 연관된 형성 방법들은 하나 이상의 예시적인 실시예들과 함께 설명될 것이다. 그러나, 개시된 구체적인 예시적인 실시예들은 단지, 당업자들이 본 발명을 이해하고 실시하는 것을 허용하기에 충분한 명확성을 갖는 본 발명의 개념들, 특징부들, 이점들 및 목적들을 설명하기 위해 제공된다. 구체적으로, 예시적인 실시예들은, 본 발명이 철저하게 될 것이고 범주를 당업자들에게 완전히 전달하도록 제공된다. 본 발명의 실시예들의 완전한 이해를 제공하기 위해, 특정 컴포넌트들, 디바이스들, 및 방법들의 예들과 같은 다수의 특정 상세사항들이 제시된다. 특정 상세사항들이 채용될 필요가 없다는 것, 예시적인 실시예들이 많은 상이한 형태들로 구현될 수 있다는 것, 그리고 어느 것도 본 발명의 범주를 제한하는 것으로 해석되어서는 안 된다는 것이 당업자에게는 명백할 것이다. 일부 예시적인 실시예들에서, 공지된 프로세스들, 공지된 디바이스 구조물들, 및 공지된 기법들은 상세히 설명되지 않는다.
다양한 용어들이 특정 시스템 컴포넌트들을 지칭하는 데 사용된다. 상이한 회사들이 하나의 컴포넌트를 상이한 이름들로 지칭하는데 - 이 문서는 이름만 상이하고 기능은 상이하지 않은 컴포넌트들을 구분하려고 의도하지 않는다. 이하의 논의 및 청구범위에서, 용어 "포함하는(including 및 comprising)"은 개방형 방식으로 사용되며, 따라서 "포함하지만, …로 제한되지 않는"을 의미하도록 해석되어야 한다. 또한, 용어 "커플링한다(couple 또는 couples)"는 간접 또는 직접 접속 중 어느 하나를 의미하도록 의도된다. 따라서, 만약 제1 디바이스가 제2 디바이스에 커플링된다면, 그 접속은 직접 접속을 통하거나 또는 다른 디바이스들 및 접속부들을 통한 간접 접속을 통할 수 있다.
추가적으로, 층 또는 요소가 다른 층 또는 기판 "상에" 있는 것으로 지칭될 때, 그것은 다른 층 또는 기판 바로 위에 있을 수 있거나, 또는 개재된 층들이 또한 존재할 수 있다. 또한, 층이 다른 층 "아래에" 있는 것으로 지칭될 때, 그것은 바로 아래에 있을 수 있고, 하나 이상의 개재된 층들이 또한 존재할 수 있음이 이해될 것이다. 게다가, 층이 2개의 층들 "사이에" 있는 것으로 지칭될 때, 그것은 2개의 층들 사이의 유일한 층일 수 있거나, 하나 이상의 개재된 층들이 또한 존재할 수 있다.
메모리 디바이스의 메모리 셀들의 세트에 대한 프로그래밍 동작은, 전형적으로, 메모리 셀들이 소거 상태에서 제공된 후에 메모리 셀들에 일련의 프로그램 전압들을 인가하는 것을 수반한다. 각각의 프로그램 전압은, 프로그램 검증 반복으로도 지칭되는 프로그램 루프에서 제공된다. 예를 들어, 프로그램 전압은, 메모리 셀들의 제어 게이트들에 접속되는 워드 라인에 인가될 수 있다. 하나의 접근법에서, 증분식 스텝 펄스 프로그래밍(incremental step pulse programming)이 수행되는데, 여기서 프로그램 전압은 각각의 프로그램 루프에서 스텝 크기만큼 증가된다. 검증 동작들은 메모리 셀들이 프로그래밍을 완료했는지 여부를 결정하기 위해 각각의 프로그램 전압 후에 수행될 수 있다. 프로그래밍이 일정 메모리 셀에 대해 완료된 경우, 메모리 셀은 후속 프로그램 루프들에서의 다른 메모리 셀들에 대해 프로그래밍이 계속되는 동안 추가 프로그래밍으로부터 록아웃(lock out)될 수 있다.
각각의 메모리 셀은 프로그램 커맨드에서의 기록 데이터에 따라 데이터 상태와 연관될 수 있다. 그의 데이터 상태에 기초하여, 메모리 셀은 소거 상태로 유지되거나 소거 상태와 상이한 데이터 상태(프로그래밍된 데이터 상태)로 프로그래밍될 것이다. 예를 들어, 셀당 1비트의 메모리 디바이스(단일 레벨 셀(single-level cell, SLC))에는, 소거 상태 및 하나의 더 높은 데이터 상태를 포함하는 2개의 데이터 상태들이 존재한다. 셀당 2비트의 메모리 디바이스(다중 레벨 셀(multi-level cell, MLC))에는, 소거 상태, 및 A, B 및 C 데이터 상태들로 지칭되는 3개의 더 높은 데이터 상태들을 포함하는 4개의 데이터 상태들이 존재한다(도 9 참조). 셀당 3비트의 메모리 디바이스(3중 레벨 셀(triple-level cell, TLC))에는, 소거 상태, 및 A, B, C, D, E, F 및 G 데이터 상태들로 지칭되는 7개의 더 높은 데이터 상태들을 포함하는 8개의 데이터 상태들이 존재한다(도 10 참조). 셀당 4비트의 메모리 디바이스(4중 레벨 셀(quad-level cell, QLC))에는, Er, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E 및 F 데이터 상태들로 지칭되는, 소거 상태, 및 15개의 더 높은 데이터 상태들을 포함하는 16개의 데이터 상태들이 존재한다(도 11 참조). 각각의 메모리 셀은 데이터 상태(예컨대, 이진 값)를 저장할 수 있고, 데이터 상태에 대응하는 임계 전압 상태로 프로그래밍된다. 각각의 상태는 상이한 값을 나타내고, 일정 범위의 가능한 임계 전압들을 포함하는 전압 윈도우를 할당받는다.
프로그램 커맨드가 발행될 때, 기록 데이터는 메모리 셀들과 연관된 래치들에 저장된다. 프로그래밍 동안, 메모리 셀의 래치들은, 셀이 프로그래밍될 데이터 상태를 결정하기 위해 판독될 수 있다. 각각의 프로그래밍된 데이터 상태는, 감지 동작이 그의 임계 전압(Vth)이 연관된 검증 전압 초과라고 결정할 때 주어진 데이터 상태를 갖는 메모리 셀이 프로그래밍을 완료한 것으로 간주되도록 검증 전압과 연관된다. 감지 동작은, 연관된 검증 전압을 제어 게이트에 인가하고 메모리 셀을 통한 전류를 감지함으로써 메모리 셀이 연관된 검증 전압 초과의 Vth를 갖는지 여부를 결정할 수 있다. 전류가 상대적으로 높은 경우, 이는 메모리 셀이 전도성 상태에 있어서, Vth가 제어 게이트 전압보다 작다는 것을 나타낸다. 전류가 상대적으로 낮은 경우, 이는 메모리 셀이 비전도성 상태에 있어서, Vth가 제어 게이트 전압 초과인 것을 나타낸다.
메모리 셀이 프로그래밍을 완료했는지를 결정하기 위해 사용되는 검증 전압은, 최종 또는 록아웃(lockout) 검증 전압으로 지칭될 수 있다. 일부 경우들에서, 메모리 셀이 프로그래밍의 완료에 가까운지를 결정하기 위해 추가적인 검증 전압이 사용될 수 있다. 이러한 추가적인 검증 전압은 오프셋 검증 전압으로 지칭될 수 있고, 최종 검증 전압보다 더 낮을 수 있다. 메모리 셀이 프로그래밍의 완료에 가까울 때, 메모리 셀의 프로그래밍 속도는, 예컨대 하나 이상의 후속 프로그래밍 전압들 동안 각자의 비트 라인의 전압을 상승시킴으로써 감소될 수 있다. 예를 들어, 도 9에서, A 데이터 상태로 프로그래밍될 메모리 셀은, A 데이터 상태의 오프셋 검증 전압인 VvAL, 및 A 데이터 상태의 최종 검증 전압인 VvA에서의 테스트들을 검증하는 것을 겪을 수 있다.
그러나, 기술적 개선들은 메모리 회로부 및 관련된 하드웨어의 크기를 감소시켰으며, 이에 의해 메모리 셀들을 효율적으로 프로그래밍하는 것을 어렵게 하였다. 예를 들어, 메모리 회로부 및 관련된 하드웨어의 크기를 감소시킴으로써, 메모리 아키텍처 내에 더 많은 메모리 셀들이 배치될 수 있다. 발생하는 실리콘 산화물 및 실리콘 질화물("ON") 피치 축소가 워드 라인들 사이의 물리적 공간의 양을 감소시킨다. 결과적으로, 메모리 셀이 프로그래밍될 때, 이웃하는 메모리 셀로부터의 이웃 워드 라인 간섭(neighbor word line interference, NWI)이 프로그램 검증 동작에 영향을 줄 수 있어서, 메모리 셀들의 프로그래밍을 완료하기 위해 추가적인 프로그램 검증 반복들이 필요하게 된다.
보다 구체적으로, 세대를 거쳐 BiCS NAND의 ON 피치를 축소시키는 경향은, 셀 유효 게이트 길이 및 워드 라인-워드 라인 거리가 감소하게 하였다. 그 결과, NWI가 악화되었고 Vth 마진이 저하되었다. 종래의 전체 시퀀스 프로그램 스킴에 의하면, 하이(high) 상태들의 이웃하는 워드 라인(즉, WLn+1)을 갖는 메모리 셀은 NWI 효과로 인해 더 높은 Vth를 가지며, 그러한 효과는 더 좁은 ON 피치 메모리 셀들에서 더 강하다. 더욱이, 고온 데이터 유지(high temperature data retention, HTDR) 동안, 높은 Vth 이웃들을 갖는 메모리 셀들과 비교하여 낮은 Vth 이웃들을 갖는 그들 메모리 셀들에 대해 Vth가 더 많이 아래로 시프트한다. 그런 의미에서, Vth 분포는 데이터 유지 후에 추가로 넓어지고, 그러한 효과는 (측방향 전하 이동 때문에) 좁은 ON 피치 메모리 셀들에서 더 나빠진다.
유효 데이터 정보를 유지하고 FBC를 최소화하기 위해, DR 손실을 보상하기 위해 판독 동작들 동안 채용되는 종래의 방법론들은 WLn+1에서 상이한 판독 패스 전압(VREADK) 값들을 인가하는 것 또는 WLn(선택된 워드 라인)에서 상이한 판독 전압(VCG) 값들을 인가하는 것을 포함한다. WLn의 Vth 분포 위치들을 변조시키기 위해 복수의 구역들의 각각의 "구역"에 상이한 VREADK 또는 VCG 값이 인가될 수 있다. 구역들은 WLn+1의 이웃하는 메모리 셀들의 데이터 상태들에 기초하여 형성된다. WLn+1은 WLn에 대해 판독 동작을 수행하기 전에 WLn+1 상태 정보를 얻기 위해 판독될 수 있다. 이는 Vth 분포들을 조밀하게 하는 것을 돕는다. VREADK는 또한 상이한 WL-WL 거리에 대한 디바이스 변형들을 보상하는 데 사용될 수 있다.
앞서 언급된 종래의 방법론들의 구현예에서 사용되는 그룹화 기법들은 최적이 아니다. 특히, 이들 방법론들은 구역들을 식별할 때 WLn+1만을 고려한다. 상기한 점에 대처하기 위해, 본 명세서에 기술된 실시예들은, 최종 Vth 분포가 정렬 후에 더 조밀하도록 가장 유사한 메모리 셀들을 하나의 구역으로 형성하는 이웃 예측(look neighbor ahead, LNA) 사전판독에 관한 것이다. 이웃 예측(LNA) 사전판독 방법은, WLn을 판독하기 전에 WLn+1 및 WLn-1 둘 모두의 상태 정보를 판독하는 단계, 및 WLn+1 및 WLn-1의 메모리 셀들의 데이터 상태들의 조합들을 상이한 구역들로 분류하는 단계를 포함한다. 각각의 구역은 데이터 유지 보상 스킴에 대응할 수 있고, 식별되는 임의의 구역들에 대응하여 각각의 데이터 유지 보상 스킴을 적용하는 것을 포함하는 판독 동작이 WLn에 대해 수행될 수 있다. 본 명세서에 기술된 실시예들에 따르면, LNA 사전판독은, 임의의 비트들 판독을 위해 먼저 논리적 WLn+1을 판독하고 후속하여 논리적 WLn-1을 판독하는 것, 또는 임의의 비트들 판독을 위해 먼저 논리적 WLn-1을 판독하고 후속하여 논리적 WLn+1을 판독하는 것 중 어느 하나를 포함할 수 있다. 일부 실시예들에서, LNA 사전판독은 임의의 비트들 판독을 위해 논리적 WLn+1 및 논리적 WLn-1을 동시에 판독하는 것을 포함할 수 있다.
전술한 것을 추가로 예시하는 것을 돕기 위해, 도 1a가 이제 설명될 것이다. 도 1a는 예시적인 메모리 디바이스의 블록도이다. 메모리 디바이스(100)는 하나 이상의 메모리 다이(108)를 포함할 수 있다. 메모리 다이(108)는 메모리 셀들의 메모리 구조물(126), 예컨대, 메모리 셀들의 어레이, 제어 회로부(110), 및 판독/기록 회로들(128)을 포함한다. 메모리 구조물(126)은 로우(row) 디코더(124)를 통해 워드 라인들에 의해 그리고 컬럼(column) 디코더(132)를 통해 비트 라인들에 의해 어드레싱가능하다. 판독/기록 회로들(128)은 다수의 감지 블록들(SB1, SB2, ..., SBp)(감지 회로부)을 포함하고, 하나의 페이지의 메모리 셀들이 동시에 판독 또는 프로그래밍되는 것을 허용한다. 전형적으로, 제어기(122)가 하나 이상의 메모리 다이(108)와 동일한 메모리 디바이스(100)(예컨대, 착탈식 저장 카드) 내에 포함된다. 커맨드들 및 데이터가 데이터 버스(120)를 통하여 호스트(140)와 제어기(122) 사이에서 전달되고, 라인들(118)을 통하여 제어기와 하나 이상의 메모리 다이(108) 사이에서 전달된다.
메모리 구조물은 2D 또는 3D일 수 있다. 메모리 구조물은 3D 어레이를 포함한 메모리 셀들의 하나 이상의 어레이를 포함할 수 있다. 메모리 구조물은 다수의 메모리 레벨들이, 개재된 기판들 없이, 웨이퍼와 같은 단일 기판 위에 형성되는 (그리고 그 내에는 형성되지 않는) 모놀리식 3차원 메모리 구조물을 포함할 수 있다. 메모리 구조물은 실리콘 기판 위에 활성 영역이 배치된 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨들에 모놀리식으로 형성되는 임의의 유형의 비휘발성 메모리를 포함할 수 있다. 메모리 구조물은, 연관된 회로부가 기판 위에 있든 기판 내에 있든, 메모리 셀들의 동작과 연관된 회로부를 갖는 비휘발성 메모리 디바이스 내에 있을 수 있다.
제어 회로부(110)는 판독/기록 회로들(128)과 협력하여 메모리 구조물(126)에 대한 메모리 동작들을 수행하며, 상태 머신(112), 온-칩 어드레스 디코더(114), 및 전력 제어 모듈(116)을 포함한다. 상태 머신(112)은 메모리 동작들의 칩-레벨 제어를 제공한다. 저장 영역(113)이, 예컨대, 본 명세서에 기술되는 바와 같은 검증 파라미터들을 위해 제공될 수 있다.
온-칩 어드레스 디코더(114)는 호스트 또는 메모리 제어기에 의해 사용되는 것과 디코더들(124, 132)에 의해 사용되는 하드웨어 어드레스 사이에 어드레스 인터페이스를 제공한다. 전력 제어 모듈(116)은 메모리 동작들 동안 워드 라인들 및 비트 라인들에 공급되는 전력 및 전압들을 제어한다. 그것은 워드 라인들, SGS 및 SGD 트랜지스터들 및 소스 라인들을 위한 드라이버들을 포함할 수 있다. 감지 블록들은 하나의 접근법에서 비트 라인 드라이버들을 포함할 수 있다. SGS 트랜지스터는 NAND 스트링의 소스 단부에 있는 선택 게이트 트랜지스터이고, SGD 트랜지스터는 NAND 스트링의 드레인 단부에 있는 선택 게이트 트랜지스터이다.
일부 구현예들에서, 컴포넌트들 중 일부가 조합될 수 있다. 다양한 설계들에서, 메모리 구조물(126) 이외의 컴포넌트들 중 하나 이상은 (단독으로 또는 조합하여) 본 명세서에 기술된 동작들을 수행하도록 구성된 적어도 하나의 제어 회로로 고려될 수 있다. 예를 들어, 제어 회로는 제어 회로부(110), 상태 머신(112), 디코더들(114/132), 전력 제어 모듈(116), 감지 블록들(SBb, SB2, ..., SBp), 판독/기록 회로들(128), 제어기(122) 등 중 임의의 하나 또는 이들의 조합을 포함할 수 있다.
제어 회로들은, 블록의 워드 라인의 메모리 셀들을 프로그래밍하고 메모리 셀들의 세트를 검증하도록 구성된 프로그래밍 회로를 포함할 수 있다. 제어 회로들은, 또한, 일정 데이터 상태에 있는 것으로 검증되는 메모리 셀들의 수를 결정하도록 구성된 카운팅 회로를 포함할 수 있다. 제어 회로들은, 또한, 그 수에 기초하여, 블록에 결함이 있는지 여부를 결정하도록 구성된 결정 회로를 포함할 수 있다.
예를 들어, 도 1b는 프로그래밍 회로(151), 카운팅 회로(152), 및 결정 회로(153)를 포함하는 예시적인 제어 회로(150)의 블록도이다. 프로그래밍 회로는 소프트웨어, 펌웨어 및/또는 하드웨어를 포함할 수 있다. 카운팅 회로는 소프트웨어, 펌웨어 및/또는 하드웨어를 포함할 수 있다. 결정 회로는 소프트웨어, 펌웨어 및/또는 하드웨어를 포함할 수 있다.
오프-칩 제어기(122)는 프로세서(122c), ROM(122a) 및 RAM(122b)과 같은 저장 디바이스들(메모리), 및 에러 정정 코드(ECC) 엔진(245)을 포함할 수 있다. ECC 엔진은, Vth 분포의 상부 테일(tail)이 너무 높아질 때 야기되는 다수의 판독 에러들을 정정할 수 있다. 그러나, 일부 경우에 정정 불가능한 에러들이 존재할 수도 있다. 본 명세서에 제공된 기법들은 정정 불가능한 에러들의 가능성을 감소시킨다.
저장 디바이스는 명령어들의 세트와 같은 코드를 포함하고, 프로세서는 명령어들의 세트를 실행하여 본 명세서에서 설명되는 기능을 제공하도록 동작가능하다. 대안적으로 또는 추가적으로, 프로세서는 하나 이상의 워드 라인들에서의 메모리 셀들의 예비 영역과 같은, 메모리 구조물의 저장 디바이스(126a)로부터의 코드에 액세스할 수 있다.
예를 들어, 코드는, 예컨대, 프로그래밍, 판독, 및 소거 동작들을 위해 메모리 구조물에 액세스하도록 제어기(122)에 의해 사용될 수 있다. 코드는 부트 코드 및 제어 코드(예를 들어, 명령어들의 세트)를 포함할 수 있다. 부트 코드는, 부팅 또는 시동 프로세스 동안 제어기를 초기화하고 제어기가 메모리 구조물에 액세스할 수 있게 하는 소프트웨어이다. 코드는 하나 이상의 메모리 구조물들을 제어하기 위해 제어기에 의해 사용될 수 있다. 전력공급 시, 프로세서(122c)는 실행을 위해 ROM(122a) 또는 저장 디바이스(126a)로부터 부트 코드를 페치(fetch)하고, 부트 코드는 시스템 컴포넌트들을 초기화하고 제어 코드를 RAM(122b)에 로딩한다. 일단 제어 코드가 RAM에 로딩되면, 그것은 프로세서에 의해 실행된다. 제어 코드는 메모리의 제어 및 할당, 명령어들의 프로세싱의 우선 순위화, 및 입력 및 출력 포트들의 제어와 같은 기본 작업들을 수행하는 드라이버들을 포함한다.
일 실시예에서, 호스트는 하나 이상의 프로세서들, 본 명세서에서 설명되는 방법들을 수행하도록 하나 이상의 프로세서들을 프로그래밍하기 위한 프로세서 판독 가능 코드(예를 들어, 소프트웨어)를 저장하는 하나 이상의 프로세서 판독 가능 저장 디바이스들(RAM, ROM, 플래시 메모리, 하드 디스크 드라이브, 솔리드 스테이트 메모리)을 포함하는 컴퓨팅 디바이스(예를 들어, 랩톱, 데스크톱, 스마트폰, 태블릿, 디지털 카메라)이다. 호스트는 또한, 하나 이상의 프로세서들과 통신하는 추가 시스템 메모리, 하나 이상의 입력/출력 인터페이스들 및/또는 하나 이상의 입력/출력 디바이스들을 포함할 수 있다.
NAND 플래시 메모리에 더하여 다른 유형의 비휘발성 메모리가 또한 사용될 수 있다.
반도체 메모리 디바이스들은 "DRAM"(dynamic random access memory) 또는 "SRAM"(static random access memory) 디바이스들과 같은 휘발성 메모리 디바이스들, "ReRAM"(resistive random access memory), "EEPROM"(electrically erasable programmable read only memory), 플래시 메모리(이는 또한 EEPROM의 서브세트로 간주될 수 있음), "FRAM"(ferroelectric random access memory), 및 "MRAM"(magnetoresistive random access memory)과 같은 비휘발성 메모리 디바이스들, 및 정보를 저장할 수 있는 다른 반도체 요소들을 포함한다. 메모리 디바이스의 각각의 유형은 상이한 구성들을 가질 수 있다. 예를 들어, 플래시 메모리 디바이스들은 NAND 또는 NOR 구성으로 구성될 수 있다.
메모리 디바이스들은 수동 및/또는 능동 요소들로부터, 임의의 조합들로 형성될 수 있다. 비제한적인 예로서, 수동 반도체 메모리 요소들은 ReRAM 디바이스 요소들을 포함하며, 이들은 일부 실시예들에서, 안티-퓨즈(anti-fuse) 또는 상변화 재료와 같은 저항성 스위칭 저장 요소, 및 선택적으로, 다이오드 또는 트랜지스터와 같은 스티어링 요소(steering element)를 포함한다. 또한, 비제한적인 예로서, 능동 반도체 메모리 요소들은 EEPROM 및 플래시 메모리 디바이스 요소들을 포함하며, 이들은 일부 실시예들에서, 플로팅 게이트, 전도성 나노입자들, 또는 전하 저장 유전체 재료와 같은 전하 저장 영역을 포함하는 요소들을 포함한다.
다수의 메모리 요소들은 그들이 직렬로 접속되도록 또는 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다. 비제한적인 예로서, NAND 구성의 플래시 메모리 디바이스들(NAND 메모리)은 전형적으로 직렬로 접속된 메모리 요소들을 포함한다. NAND 스트링은, SG 트랜지스터들 및 메모리 셀들을 포함하는 직렬로 접속된 트랜지스터들의 세트의 일례이다.
NAND 메모리 어레이는 어레이가 다수의 메모리 스트링들 - 그들 중 하나의 스트링은, 단일 비트 라인을 공유하고 그룹으로서 액세스되는 다수의 메모리 요소들로 구성됨 - 로 구성되도록 구성될 수 있다. 대안적으로, 메모리 요소들은 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다 - 예컨대, NOR 메모리 어레이. NAND 및 NOR 메모리 구성들은 예들이고, 메모리 요소들은 달리 구성될 수 있다.
기판 내에 그리고/또는 기판 위에 위치된 반도체 메모리 요소들은 2차원 메모리 구조물 또는 3차원 메모리 구조물과 같이, 2차원 또는 3차원으로 배열될 수 있다.
2차원 메모리 구조물에서, 반도체 메모리 요소들은 단일 평면 또는 단일 메모리 디바이스 레벨로 배열된다. 전형적으로, 2차원 메모리 구조물에서, 메모리 요소들은, 메모리 요소들을 지지하는 기판의 주 표면에 실질적으로 평행하게 연장되는 평면(예컨대, x-y 방향 평면) 내에 배열된다. 기판은 메모리 요소들의 층이 상부에 또는 내부에 형성되는 웨이퍼일 수 있거나, 또는 그것은 메모리 요소들이 형성된 후에 메모리 요소들에 부착되는 캐리어 기판일 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다.
메모리 요소들은, 복수의 로우들 및/또는 컬럼들에서와 같이, 순서화된 어레이에서의 단일 메모리 디바이스 레벨로 배열될 수 있다. 그러나, 메모리 요소들은 규칙적이지 않은(non-regular) 또는 직교하지 않는(non-orthogonal) 구성들로 배열될 수 있다. 메모리 요소들은 각각 비트 라인들 및 워드 라인들과 같은 2개 이상의 전극들 또는 콘택트 라인들을 가질 수 있다.
3차원 메모리 어레이는 메모리 요소들이 다수의 평면들 또는 다수의 메모리 디바이스 레벨들을 점유하도록 배열되며, 그에 의해 3차원으로(즉, x, y 및 z 방향들로 - 여기서, z 방향은 기판의 주 표면에 실질적으로 수직이고, x 및 y 방향들은 기판의 주 표면에 실질적으로 평행함 -) 구조물을 형성한다.
비제한적인 예로서, 3차원 메모리 구조물이 다수의 2차원 메모리 디바이스 레벨들의 스택으로서 수직으로 배열될 수 있다. 다른 비제한적인 예로서, 3차원 메모리 어레이는 각각의 컬럼이 다수의 메모리 요소들을 갖는 다수의 수직 컬럼들(예를 들어, 기판의 주 표면에 실질적으로 수직으로, 즉, y 방향으로 연장된 컬럼들)로서 배열될 수 있다. 컬럼들은 2차원 구성으로, 예컨대, x-y 평면 내에 배열될 수 있어서, 메모리 요소들이 다수의 수직으로 적층된 메모리 평면들 상에 있는, 메모리 요소들의 3차원 배열을 생성할 수 있다. 3차원의 메모리 요소들의 다른 구성들이 또한 3차원 메모리 어레이를 구성할 수 있다.
비제한적인 예로서, 3차원 NAND 메모리 어레이에서, 메모리 요소들은 함께 커플링되어, 단일 수평(예컨대, x-y) 메모리 디바이스 레벨 내의 NAND 스트링을 형성할 수 있다. 대안적으로, 메모리 요소들은 함께 커플링되어, 다수의 수평 메모리 디바이스 레벨들을 가로질러 가는 수직 NAND 스트링을 형성할 수 있다. 일부 NAND 스트링들이 메모리 요소들을 단일 메모리 레벨로 포함하는 한편 다른 스트링들은 다수의 메모리 레벨들을 통하여 걸쳐 있는 메모리 요소들을 포함하는 다른 3차원 구성들이 구상될 수 있다. 3차원 메모리 어레이들은 또한 NOR 구성으로 그리고 ReRAM 구성으로 설계될 수 있다.
전형적으로, 모놀리식 3차원 메모리 어레이에서, 하나 이상의 메모리 디바이스 레벨들이 단일 기판 위에 형성된다. 선택적으로, 모놀리식 3차원 메모리 어레이는 또한, 적어도 부분적으로 단일 기판 내에 하나 이상의 메모리 층들을 가질 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다. 모놀리식 3차원 어레이에서, 어레이의 각각의 메모리 디바이스 레벨을 구성하는 층들은 전형적으로 어레이의 하부 메모리 디바이스 레벨들의 층들 상에 형성된다. 그러나, 모놀리식 3차원 메모리 어레이의 인접한 메모리 디바이스 레벨들의 층들이 공유될 수 있거나 메모리 디바이스 레벨들 사이에 개재하는 층들을 가질 수 있다.
또 한편으로는, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 다수의 메모리 층들을 갖는 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 비-모놀리식 적층된 메모리들은, 별개의 기판들 상에 메모리 레벨들을 형성하고 이어서 메모리 레벨들을 서로 적층함으로써 구성될 수 있다. 기판들은 적층 이전에 메모리 디바이스 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 디바이스 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 생성된 메모리 어레이들은 모놀리식 3차원 메모리 어레이들이 아니다. 또한, 다수의 2차원 메모리 어레이들 또는 3차원 메모리 어레이들(모놀리식 또는 비-모놀리식)이 별개의 칩들 상에 형성되고 이어서 함께 패키징되어 적층형 칩 메모리 디바이스를 형성할 수 있다.
연관된 회로부가 메모리 요소들의 동작을 위해 그리고 메모리 요소들과의 통신을 위해 전형적으로 요구된다. 비제한적인 예로서, 메모리 디바이스들은 프로그래밍 및 판독과 같은 기능들을 달성하기 위해 메모리 요소들을 제어하고 구동하는 데 사용되는 회로부를 가질 수 있다. 이러한 연관된 회로부는 메모리 요소들과 동일한 기판 상에 그리고/또는 별개의 기판 상에 있을 수 있다. 예를 들어, 메모리 판독-기록 동작들을 위한 제어기는 별개의 제어기 칩 상에 그리고/또는 메모리 요소들과 동일한 기판 상에 위치될 수 있다.
당업자는 이러한 기술이 설명된 2차원 및 3차원의 예시적인 구조물들로 제한되는 것이 아니라 본 명세서에 설명된 바와 같은 그리고 당업자에 의해 이해되는 바와 같은 본 기술의 사상 및 범주 내의 모든 관련된 메모리 구조물들을 포함한다는 것을 인식할 것이다.
도 2는 도 1의 메모리 어레이(126)의 예시적인 2차원 구성에서의 메모리 셀들의 블록들을 도시한다. 메모리 어레이는 많은 블록들을 포함할 수 있다. 각각의 예시적인 블록(200, 210)은 다수의 NAND 스트링들 및 각자의 비트 라인들, 예컨대, BL0, BL1을 포함하며, 이들은 블록들 사이에서 공유된다. 각각의 NAND 스트링은 일 단부에서 드레인 선택 게이트(SGD)에 접속되고, 드레인 선택 게이트들의 제어 게이트들은 공통 SGD 라인을 통해 접속된다. NAND 스트링들은 그들의 다른 단부에서 소스 선택 게이트에 접속되는데, 이는 이어서 공통 소스 라인(220)에 접속된다. 16개의 워드 라인들, 예를 들어, WL0 내지 WL15가 소스 선택 게이트들과 드레인 선택 게이트들 사이에서 연장된다. 일부 경우에, 어떠한 사용자 데이터도 포함하지 않는 더미 워드 라인들이 또한 선택 게이트 트랜지스터들에 인접한 메모리 어레이에서 사용될 수 있다. 그러한 더미 워드 라인들은 에지 데이터 워드 라인을 소정의 에지 효과들로부터 차폐할 수 있다.
메모리 어레이에 제공될 수 있는 일 유형의 비휘발성 메모리는 플로팅 게이트 메모리이다. 도 3a 및 도 3b를 참조하라. 다른 유형의 비휘발성 메모리가 또한 사용될 수 있다. 예를 들어, 전하 트래핑 메모리 셀은 비휘발성 방식으로 전하를 저장하기 위해 전도성 플로팅 게이트 대신에 비전도성 유전체 재료를 사용한다. 도 4a 및 도 4b를 참조하라. 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물 ("ONO")로 형성되는 삼중 층 유전체가 메모리 셀 채널 위의 반전도성 기판의 표면과 전도성 제어 게이트 사이에 개재된다. 셀은 셀 채널로부터 질화물 내로 전자들을 주입함으로써 프로그래밍되며, 여기서 이들은 제한된 영역 내에 트래핑 및 저장된다. 이어서, 이러한 저장된 전하는 셀의 채널의 일부분의 임계 전압을 검출가능한 방식으로 변경한다. 셀은 질화물 내로 고온 홀(hot hole)들을 주입함으로써 소거된다. 유사한 셀이 분할 게이트(split-gate) 구성으로 제공될 수 있으며, 여기서 도핑된 폴리실리콘 게이트가 메모리 셀 채널의 일부분 위로 연장되어 별개의 선택 트랜지스터를 형성한다.
다른 접근법에서, NROM 셀들이 사용된다. 예를 들어, 2 비트가 각각의 NROM 셀에 저장되며, 여기서 ONO 유전체 층이 소스 확산부와 드레인 확산부 사이의 채널에 걸쳐서 연장된다. 하나의 데이터 비트에 대한 전하는 드레인에 인접한 유전체 층 내에 국소화되고, 다른 하나의 데이터 비트에 대한 전하는 소스에 인접한 유전체 층 내에 국소화된다. 유전체 내의 공간적으로 분리된 전하 저장 영역들의 이진 상태들을 개별적으로 판독함으로써 다중 상태 데이터 저장소가 획득된다. 다른 유형의 비휘발성 메모리가 또한 알려져 있다.
도 3a는 NAND 스트링들에서의 예시적인 플로팅 게이트 메모리 셀들의 단면도를 도시한다. 비트 라인 또는 NAND 스트링 방향은 지면(page)으로 들어가고, 워드 라인 방향은 좌측으로부터 우측으로 간다. 일례로서, 워드 라인(324)이 각자의 채널 영역들(306, 316, 326)을 포함하는 NAND 스트링들에 걸쳐서 연장된다. 메모리 셀(300)은 제어 게이트(302), 플로팅 게이트(304), 터널 산화물 층(305) 및 채널 영역(306)을 포함한다. 메모리 셀(310)은 제어 게이트(312), 플로팅 게이트(314), 터널 산화물 층(315) 및 채널 영역(316)을 포함한다. 메모리 셀(320)은 제어 게이트(322), 플로팅 게이트(321), 터널 산화물 층(325) 및 채널 영역(326)을 포함한다. 각각의 메모리 셀은 상이한 각자의 NAND 스트링 내에 있다. 인터 폴리 유전체(inter-poly dielectric, IPD) 층(328)이 또한 도시되어 있다. 제어 게이트들은 워드 라인의 부분들이다. 라인(329)을 따른 단면도가 도 3b에 제공되어 있다.
제어 게이트는 플로팅 게이트 둘레를 감싸서, 제어 게이트와 플로팅 게이트 사이의 표면 접촉 면적을 증가시킨다. 이는 더 높은 IPD 커패시턴스를 초래하여, 더 높은 커플링 비로 이어지며, 이는 프로그래밍 및 소거를 더 용이하게 한다. 그러나, NAND 메모리 디바이스들이 축소됨에 따라, 이웃하는 셀들 사이의 간격은 더 작아져서, 2개의 인접한 플로팅 게이트들 사이에 제어 게이트 및 IPD에 대한 공간이 거의 없다. 대안으로서, 도 4a 및 도 4b에 도시된 바와 같이, 제어 게이트가 평평하거나 평면형인 평평한 또는 평면형 메모리 셀이 개발되었고; 즉, 그것은 플로팅 게이트 둘레를 감싸지 않고, 전하 저장 층과의 그의 유일한 접점은 그 위로부터의 것이다. 이 경우에, 높은 플로팅 게이트를 갖는다는 것에서 이점이 없다. 대신에, 플로팅 게이트는 훨씬 더 얇게 제조된다. 또한, 플로팅 게이트는 전하를 저장하는 데 사용될 수 있거나, 또는 얇은 전하 트랩 층이 전하를 트랩하는 데 사용될 수 있다. 이러한 접근법은 탄도 전자 수송의 문제를 피할 수 있으며, 여기서 전자는 프로그래밍 동안 터널 산화물을 통해 터널링한 후에 플로팅 게이트를 통해 이동할 수 있다.
도 3b는 도 3a의 구조물의 라인(329)을 따른 단면도를 도시한다. NAND 스트링(330)은 SGS 트랜지스터(331), 예시적인 메모리 셀들(300, 333,. . ., 334, 335), 및 SGD 트랜지스터(336)를 포함한다. 메모리 셀(300)은, 각각의 메모리 셀의 일례로서, 도 3a와 부합하는, 제어 게이트(302), IPD 층(328), 플로팅 게이트(304), 및 터널 산화물 층(305)을 포함한다. SGS 및 SGD 트랜지스터들 내의 IPD 층 내의 통로들은 제어 게이트 층들 및 플로팅 게이트 층들이 통신하는 것을 허용한다. 예를 들어, 제어 게이트 및 플로팅 게이트 층들은 폴리실리콘일 수 있고, 터널 산화물 층은 실리콘 산화물일 수 있다. IPD 층은 N-O-N-O-N 구성에서와 같이 질화물들(N) 및 산화물들(O)의 스택일 수 있다.
NAND 스트링은, p-형 기판 영역(355), n-형 웰(356), 및 p-형 웰(357)을 포함하는 기판 상에 형성될 수 있다. N-형 소스/드레인 확산 영역들(sd1, sd2, sd3, sd4, sd5, sd6, sd7)이 p-형 웰 내에 형성된다. 채널 전압(Vch)이 기판의 채널 영역에 직접 인가될 수 있다.
도 4a는 NAND 스트링들에서의 예시적인 전하 트래핑 메모리 셀들의 단면도를 도시한다. 이 도면은, 도 1의 메모리 셀 어레이(126) 내의 메모리 셀들의 2D 예로서 평평한 제어 게이트 및 전하 트래핑 영역들을 포함하는 메모리 셀들의 워드 라인 방향으로 있다. 전하 트래핑 메모리는 NOR 및 NAND 플래시 메모리 디바이스에서 사용될 수 있다. 이러한 기술은, 전자들을 저장하기 위해 도핑된 다결정질 실리콘과 같은 전도체를 사용하는 플로팅 게이트 MOSFET 기술과는 대조적으로, 전자들을 저장하기 위해 SiN 필름과 같은 절연체를 사용한다. 일례로서, 워드 라인(WL)(424)이 각자의 채널 영역들(406, 416, 426)을 포함하는 NAND 스트링들에 걸쳐서 연장된다. 워드 라인의 부분들은 제어 게이트들(402, 412, 422)을 제공한다. 워드 라인 아래에는 IPD 층(428), 전하 트래핑 층들(404, 414, 421), 폴리실리콘 층들(405, 415, 425), 및 터널링 층들(409, 407, 408)이 있다. 각각의 전하 트래핑 층은 각자의 NAND 스트링 내에서 연속적으로 연장된다.
메모리 셀(400)은 제어 게이트(402), 전하 트래핑 층(404), 폴리실리콘 층(405), 및 채널 영역(406)의 일부분을 포함한다. 메모리 셀(410)은 제어 게이트(412), 전하 트래핑 층(414), 폴리실리콘 층(415), 및 채널 영역(416)의 일부분을 포함한다. 메모리 셀(420)은 제어 게이트(422), 전하 트래핑 층(421), 폴리실리콘 층(425), 및 채널 영역(426)의 일부분을 포함한다.
여기서 플로팅 게이트 둘레를 감싸는 제어 게이트 대신에 평평한 제어 게이트가 사용된다. 하나의 이점은 전하 트래핑 층이 플로팅 게이트보다 더 얇게 제조될 수 있다는 것이다. 추가적으로, 메모리 셀들은 서로 더 가까이 배치될 수 있다.
도 4b는 도 4a의 구조물의 라인(429)을 따른 단면도를 도시한다. 이 도면은 평평한 제어 게이트 및 전하 트래핑 층을 갖는 NAND 스트링(430)을 도시한다. NAND 스트링(430)은 SGS 트랜지스터(431), 예시적인 메모리 셀들(400, 433,. . ., 434, 435), 및 SGD 트랜지스터(435)를 포함한다.
NAND 스트링은, p-형 기판 영역(455), n-형 웰(456), 및 p-형 웰(457)을 포함하는 기판 상에 형성될 수 있다. N-형 소스/드레인 확산 영역들(sd1, sd2, sd3, sd4, sd5, sd6, sd7)이 p-형 웰(457) 내에 형성된다. 채널 전압(Vch)이 기판의 채널 영역에 직접 인가될 수 있다. 메모리 셀(400)은, 전하 트래핑 층(404) 위의 제어 게이트(402) 및 IPD 층(428), 폴리실리콘 층(405), 터널링 층(409), 및 채널 영역(406)을 포함한다.
예를 들어, 제어 게이트 층은 폴리실리콘일 수 있고, 터널링 층은 실리콘 산화물일 수 있다. IPD 층은, 제어 게이트 층과 전하 트래핑 또는 전하 저장 층 간의 커플링 비를 증가시키는 것을 돕는 AlOx 또는 HfOx와 같은 하이(high)-k 유전체들의 스택일 수 있다. 예를 들어, 전하 트래핑 층은 실리콘 질화물 및 산화물의 혼합(mix)일 수 있다.
SGD 및 SGS 트랜지스터들은 메모리 셀들과 동일한 구성을 갖지만, 금지된 NAND 스트링에서 전류가 컷오프되는 것을 보장하기 위해 더 긴 채널 길이를 갖는다.
이 예에서, 층들(404, 405, 409)은 NAND 스트링 내에서 연속적으로 연장된다. 다른 접근법에서, 제어 게이트들(402, 412, 422) 사이에 있는 층들(404, 405, 409)의 부분들이 제거되어, 채널(406)의 상단 표면을 노출시킬 수 있다.
도 5a는 도 1의 감지 블록(SB1)의 예시적인 블록도를 도시한다. 하나의 접근법에서, 감지 블록은 다수의 감지 회로들을 포함한다. 각각의 감지 회로는 데이터 래치들과 연관된다. 예를 들어, 예시적인 감지 회로들(550a, 551a, 552a, 553a)은 각각 데이터 래치들(550b, 551b, 552b, 553b)과 연관된다. 하나의 접근법에서, 비트 라인들의 상이한 서브세트들이 상이한 각자의 감지 블록들을 사용하여 감지될 수 있다. 이는 감지 회로들과 연관된 프로세싱 부하가 각각의 감지 블록 내의 각자의 프로세서에 의해 분할되고 다뤄질 수 있게 한다. 예를 들어, SB1 내의 감지 회로 제어기(560)는 감지 회로들 및 래치들의 세트와 통신할 수 있다. 감지 회로 제어기는 사전충전 전압을 설정하기 위해 전압을 각각의 감지 회로에 제공하는 사전충전 회로(561)를 포함할 수 있다. 하나의 가능한 접근법에서, 전압은, 예컨대, 도 5b의 LBUS1 또는 LBUS2와 같은 로컬 버스 및 데이터 베이스(503)를 통해 각각의 감지 회로에 독립적으로 제공된다. 다른 가능한 접근법에서, 공통 전압이, 예컨대 도 5b의 라인(505)을 통해 각각의 감지 회로에 동시에 제공된다. 감지 회로 제어기는 또한 메모리(562) 및 프로세서(563)를 포함할 수 있다. 또한 도 2와 관련하여 언급된 바와 같이, 메모리(562)는 본 명세서에 기술된 기능들을 수행하기 위해 프로세서에 의해 실행가능한 코드를 저장할 수 있다. 이러한 기능들은, 감지 회로들과 연관되는 래치들을 판독하는 것, 래치들 내의 비트 값들을 설정하는 것, 및 감지 회로들의 감지 노드들에서의 사전충전 레벨들을 설정하기 위한 전압들을 제공하는 것을 포함할 수 있다. 감지 회로 제어기 및 감지 회로들(550a, 551a)의 추가의 예시적인 상세사항들이 아래에 제공된다.
도 5b는 도 1의 감지 블록(SB1)의 다른 예시적인 블록도를 도시한다. 감지 회로 제어기(560)는, 도 5a에 또한 도시된, 예시적인 감지 회로들(550a, 551a)을 포함하는 다수의 감지 회로들과 통신한다. 감지 회로(550a)는 트립 래치(526), 오프셋 검증 래치(527), 및 데이터 상태 래치들(528)을 포함하는 래치들(550b)을 포함한다. 감지 회로는, 감지 노드(522)에서의 사전충전 전압을 설정하는 트랜지스터와 같은 전압 클램프(521)를 추가로 포함한다. 감지 노드 대 비트 라인(BL) 스위치(523)는 감지 노드가 비트 라인(525)과 통신하는 것을 선택적으로 허용하며, 예컨대 감지 노드는 감지 노드 전압이 감쇠할 수 있도록 비트 라인에 전기적으로 접속된다. 비트 라인(525)은 메모리 셀(MC1)과 같은 하나 이상의 메모리 셀들에 접속된다. 전압 클램프(524)는, 예컨대 감지 동작 동안 또는 프로그램 전압 동안, 비트 라인 상의 전압을 설정할 수 있다. 로컬 버스(LBUS1)는 감지 회로 제어기가 일부 경우에 래치들(550b) 및 전압 클램프와 같은 감지 회로 내의 컴포넌트들과 통신하는 것을 허용한다. 감지 회로(550a)와 통신하기 위해, 감지 회로 제어기는 라인(502)을 통해 전압을 트랜지스터(504)에 제공하여 LBUS1을 데이터 버스(DBUS, 503)와 접속시킨다. 통신하는 것은 감지 회로로 데이터를 전송하는 것 및/또는 감지 회로로부터 데이터를 수신하는 것을 포함할 수 있다.
감지 회로 제어기는, 예를 들어 시간 다중화 방식으로 상이한 감지 회로들과 통신할 수 있다. 하나의 접근법에서, 라인(505)이 각각의 감지 회로 내의 전압 클램프에 접속될 수 있다.
감지 회로(551a)는 트립 래치(546), 오프셋 검증 래치(547), 및 데이터 상태 래치들(548)을 포함하는 래치들(551b)을 포함한다. 전압 클램프(541)가 감지 노드(542)에서의 사전충전 전압을 설정하는 데 사용될 수 있다. 감지 노드 대 비트 라인(BL) 스위치(543)는 감지 노드가 비트 라인(545)과 통신하는 것을 선택적으로 허용하고, 전압 클램프(544)는 비트 라인 상의 전압을 설정할 수 있다. 비트 라인(545)은 메모리 셀(MC2)과 같은 하나 이상의 메모리 셀들에 접속된다. 로컬 버스(LBUS2)는 감지 회로 제어기가 일부 경우에 래치들(551b) 및 전압 클램프와 같은 감지 회로 내의 컴포넌트들과 통신하는 것을 허용한다. 감지 회로(551a)와 통신하기 위해, 감지 회로 제어기는 라인(501)을 통해 전압을 트랜지스터(506)에 제공하여 LBUS2를 DBUS와 접속시킨다.
감지 회로(550a)는 제1 트립 래치(526)를 포함하는 제1 감지 회로일 수 있고, 감지 회로(551a)는 제2 트립 래치(546)를 포함하는 제2 감지 회로일 수 있다.
감지 회로(550a)는 제1 감지 노드(522)를 포함하는 제1 감지 회로의 일례이며, 여기서 제1 감지 회로는 제1 메모리 셀(MC1) 및 제1 비트 라인(525)과 연관된다. 감지 회로(551a)는 제2 감지 노드(542)를 포함하는 제2 감지 회로의 일례이며, 여기서 제2 감지 회로는 제2 메모리 셀(MC2) 및 제2 비트 라인(545)과 연관된다.
도 6a는 도 1의 메모리 어레이(126)의 예시적인 3차원 구성에서의 블록들(600)의 세트의 사시도이다. 기판 상에는, 메모리 셀들(저장 요소들)의 예시적인 블록들(BLK0, BLK1, BLK2, BLK3), 및 블록들에 의한 사용을 위한 회로부를 갖는 주변 영역(604)이 있다. 예를 들어, 회로부는 블록들의 제어 게이트 층들에 접속될 수 있는 전압 드라이버들(605)을 포함할 수 있다. 하나의 접근법에서, 블록들 내의 공통 높이에 있는 제어 게이트 층들이 공통적으로 구동된다. 기판(601)은 또한, 회로부의 신호들을 반송하기 위한 전도성 경로들로 패턴화되는 하나 이상의 하부 금속 층들과 함께 블록들 아래의 회로부를 지지할 수 있다. 블록들은 메모리 디바이스의 중간 영역(602)에 형성된다. 메모리 디바이스의 상부 영역(603)에는, 하나 이상의 상부 금속 층들이 회로부의 신호들을 반송하기 위한 전도성 경로들로 패턴화된다. 각각의 블록은 메모리 셀들의 적층된 영역을 포함하며, 여기서 스택의 교번하는 레벨들은 워드 라인들을 표현한다. 하나의 가능한 접근법에서, 각각의 블록은 대향하는 층형(tiered) 측면들을 가지며, 이로부터 수직 접점들이 상부 금속 층으로 상향으로 연장되어 전도성 경로들에 대한 접속부들을 형성한다. 일례로서 4개의 블록들이 도시되어 있지만, 2개 이상의 블록들이 사용되어, x-방향 및/또는 y-방향으로 연장될 수 있다.
하나의 가능한 접근법에서, x-방향에서의 평면의 길이는 워드 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(워드 라인 또는 SGD 라인 방향)을 표현하고, y-방향에서의 평면의 폭은 비트 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(비트 라인 방향)을 표현한다. z-방향은 메모리 디바이스의 높이를 표현한다.
도 6b는 도 6a의 블록들 중 하나의 블록의 일부분의 예시적인 단면도를 도시한다. 블록은 교번하는 전도성 층 및 유전체 층의 스택(610)을 포함한다. 이 예에서, 전도성 층들은 데이터 워드 라인 층들(또는 워드 라인들)(WLL0 내지 WLL10)에 더하여, 2개의 SGD 층들, 2개의 SGS 층들, 및 4개의 더미 워드 라인 층들(DWLD0, DWLD1, DWLS0, DWLS1)을 포함한다. 유전체 층들은 DL0 내지 DL19로 라벨링된다. 추가로, NAND 스트링들(NS1 및 NS2)을 포함하는 스택의 영역들이 도시되어 있다. 각각의 NAND 스트링은 메모리 홀(618 또는 619)을 포함하고, 이 메모리 홀은 워드 라인들에 인접한 메모리 셀들을 형성하는 재료들로 충전된다. 스택의 영역(622)이 도 6d에 더 상세히 도시되어 있다.
스택은 기판(611), 기판 상의 절연 필름(612), 및 소스 라인(SL)의 일부분을 포함한다. NS1은 스택의 하단(614)에 소스 단부(613)를, 그리고 스택의 상단(616)에 드레인 단부(615)를 갖는다. 금속 충전 슬릿들(617, 620)은 스택을 가로질러서 상호접속부들로서 주기적으로 제공될 수 있고, 이들은 스택을 관통하여 연장되어, 예컨대 소스 라인을 스택 위의 라인에 접속시킨다. 슬릿들은 워드 라인들의 형성 동안 사용될 수 있고, 후속으로, 금속으로 충전될 수 있다. 비트 라인(BL0)의 일부분이 또한 도시되어 있다. 전도성 비아(621)가 드레인 단부(615)를 BL0에 접속시킨다.
도 6c는 도 6b의 스택에서의 메모리 홀 직경의 플롯을 도시한다. 수직 축은 도 6b의 스택과 정렬되고, 메모리 홀들(618, 619)의 폭(wMH), 예컨대 직경을 도시한다. 도 6a의 워드 라인 층들(WLL0 내지 WLL10)은 일례로서 반복되고, 스택 내의 각자의 높이(z0 내지 z10)에 있다. 그러한 메모리 디바이스에서, 스택을 통해 에칭되는 메모리 홀들은 매우 높은 종횡비를 갖는다. 예를 들어, 약 25 내지 30의 깊이 대 직경 비가 통상적이다. 메모리 홀들은 원형 단면을 가질 수 있다. 에칭 프로세스로 인해, 메모리 홀 폭은 홀의 길이를 따라 가변될 수 있다. 전형적으로, 직경은 메모리 홀의 상단으로부터 하단으로 점진적으로 더 작아진다. 즉, 메모리 홀들은 테이퍼져서, 스택의 하단에서 좁아진다. 일부 경우에, 선택 게이트 근처의 홀의 상단에서 약간의 좁아짐이 발생하여, 직경이 메모리 홀의 상단으로부터 하단으로 점진적으로 더 작아지기 전에 약간 더 넓어지게 한다.
메모리 홀의 폭의 불균일성으로 인해, 메모리 셀들의 프로그램 슬로프(program slope) 및 소거 속도를 포함한 프로그래밍 속도는, 메모리 홀을 따른 그들의 위치에 기초하여, 예컨대 스택 내의 그들의 높이에 기초하여 가변할 수 있다. 더 작은 직경의 메모리 홀에 의하면, 터널 산화물을 가로지르는 전계는 비교적 더 강해서, 프로그래밍 및 소거 속도가 비교적 더 높게 된다. 하나의 접근법은, 메모리 홀 직경이 유사한, 예컨대, 정의된 직경 범위 내에 있는 인접한 워드 라인들의 그룹들을 정의하고, 그룹 내의 각각의 워드 라인에 대해 최적화된 검증 스킴을 적용하는 것이다. 상이한 그룹들은 상이한 최적화된 검증 스킴들을 가질 수 있다.
도 6d는 도 6b의 스택의 영역(622)의 확대도를 도시한다. 메모리 셀들은 워드 라인 층과 메모리 홀의 교차부에 스택의 상이한 레벨들에서 형성된다. 이 예에서, SGD 트랜지스터들(680, 681)이 더미 메모리 셀들(682, 683) 및 데이터 메모리 셀(MC) 위에 제공된다. 다수의 층들이, 예컨대 원자층 침착을 이용하여, 메모리 홀(630)의 측벽(SW)을 따라서 그리고/또는 각각의 워드 라인 층 내에 침착될 수 있다. 예를 들어, 각각의 컬럼(예컨대, 재료들에 의해 메모리 홀 내에 형성되는 필러(pillar))은 SiN 또는 다른 질화물과 같은 전하 트래핑 층 또는 필름(663), 터널링 층(664), 폴리실리콘 바디 또는 채널(665), 및 유전체 코어(666)를 포함할 수 있다. 워드 라인 층은 차단 산화물(blocking oxide)/블록 하이-k 재료(660), 금속 배리어(barrier)(661), 및 제어 게이트로서 텅스텐과 같은 전도성 금속(662)을 포함할 수 있다. 예를 들어, 제어 게이트들(690, 691, 692, 693, 694)이 제공된다. 이 예에서, 금속을 제외한 층들 모두가 메모리 홀 내에 제공된다. 다른 접근법들에서, 층들 중 일부는 제어 게이트 층 내에 있을 수 있다. 추가 필러들이 상이한 메모리 홀들에 유사하게 형성된다. 필러는 NAND 스트링의 컬럼 활성 영역(AA)을 형성할 수 있다.
메모리 셀이 프로그래밍될 때, 전자들은 메모리 셀과 연관된 전하 트래핑 층의 일부에 저장된다. 이러한 전자들은 채널로부터 전하 트래핑 층 내로 그리고 터널링 층을 통해 인출된다. 메모리 셀의 Vth는 저장된 전하의 양에 비례하여 증가된다. 소거 동작 동안, 전자들이 채널로 복귀된다.
메모리 홀들 각각은 차단 산화물 층, 전하 트래핑 층, 터널링 층 및 채널 층을 포함하는 복수의 환형 층들로 충전될 수 있다. 메모리 홀들 각각의 코어 영역은 바디 재료로 충전되고, 복수의 환형 층들은 메모리 홀들 각각에서 코어 영역과 워드 라인 사이에 있다.
NAND 스트링은 일정 길이의 채널이 기판 상에 형성되지 않기 때문에 플로팅 바디 채널을 갖는 것으로 간주될 수 있다. 또한, NAND 스트링은 복수의 워드 라인 층들에 의해 스택에서 서로의 위에 제공되고, 유전체 층들에 의해 서로로부터 분리된다.
도 7a는 도 6b의 스택의 예시적인 워드 라인 층(WLL0)의 평면도를 도시한다. 언급된 바와 같이, 3D 메모리 디바이스는 교번하는 전도성 층 및 유전체 층의 스택을 포함할 수 있다. 전도성 층들은 SG 트랜지스터들 및 메모리 셀들의 제어 게이트들을 제공한다. SG 트랜지스터들에 사용되는 층들은 SG 층들이고 메모리 셀들에 사용되는 층들은 워드 라인 층들이다. 또한, 메모리 홀들은 스택 내에 형성되고, 전하 트래핑 재료 및 채널 재료로 충전된다. 결과적으로, 수직 NAND 스트링이 형성된다. 소스 라인들은 스택 아래의 NAND 스트링들에 접속되고, 비트 라인들은 스택 위의 NAND 스트링들에 접속된다.
3D 메모리 디바이스 내의 블록(BLK)은 서브블록들로 분할될 수 있으며, 여기서 각각의 서브블록은 공통 SGD 제어 라인을 갖는 NAND 스트링의 세트를 포함한다. 예를 들어, 서브블록들(SBa, SBb, SBc, SBd) 각각 내의 SGD 라인들/제어 게이트들(SGD0, SGD1, SGD2, SGD3)을 참조하라. 서브블록들(SBa, SBb, SBc, SBd)은 또한 본 명세서에서 워드 라인의 메모리 셀들의 스트링으로서 지칭될 수 있다. 기술된 바와 같이, 워드 라인의 메모리 셀들의 스트링은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 동일한 서브블록의 일부이고, 동일한 워드 라인 층에 또한 배치되고/되거나 동일한 워드 라인에 의해 그리고/또는 동일한 워드 라인 전압으로 바이어싱되는 그들의 제어 게이트들을 갖도록 구성된다.
또한, 블록 내의 워드 라인 층은 영역들로 분할될 수 있다. 각자의 서브블록 내의 각각의 영역은 메모리 디바이스의 제조 프로세스 동안 워드 라인 층들을 프로세싱하기 위해 스택 내에 주기적으로 형성되는 슬릿들 사이에서 연장될 수 있다. 이러한 프로세싱은 워드 라인 층들의 희생 재료를 금속으로 대체하는 것을 포함할 수 있다. 대체적으로, 슬릿들 사이의 거리는, 희생 재료를 제거하기 위해 에칭제가 측방향으로 이동할 수 있고 금속이 희생 재료의 제거에 의해 생성되는 공극을 충전하기 위해 이동할 수 있는 거리의 한계를 고려하도록 비교적 작아야 하다. 예를 들어, 슬릿들 사이의 거리는 인접한 슬릿들 사이에 수 개의 로우들의 메모리 홀들을 허용할 수 있다. 메모리 홀들 및 슬릿들의 레이아웃은 또한, 각각의 비트 라인이 상이한 메모리 셀에 접속되는 동안 영역을 가로질러 연장될 수 있는 비트 라인들의 수의 한계를 고려해야 한다. 워드 라인 층들을 프로세싱한 후에, 슬릿들은 선택적으로 스택을 통해 상호접속부를 제공하기 위해 금속으로 충전될 수 있다.
이 도면 및 다른 도면들이 반드시 축척대로 도시되지는 않는다. 실제로, 영역들은 추가 메모리 홀들을 수용하기 위해 도시된 것보다 y-방향에 비해 x-방향으로 훨씬 더 길 수 있다.
이 예에서, 인접한 슬릿들 사이에 4개의 로우들의 메모리 홀들이 있다. 여기서, 로우는 x-방향으로 정렬되는 메모리 홀들의 그룹이다. 또한, 메모리 홀들의 로우들은 메모리 홀들의 밀도를 증가시키기 위해 스태거링된(staggered) 패턴으로 있다. 워드 라인 층 또는 워드 라인은, 커넥터(713)에 의해 각각 접속되는 영역들(WLL0a, WLL0b, WLL0c, WLL0d)로 분할된다. 하나의 접근법에서, 블록 내의 워드 라인 층의 마지막 영역은 다음 블록 내의 워드 라인 층의 제1 영역에 접속될 수 있다. 이어서, 커넥터는 워드 라인 층에 대한 전압 드라이버에 접속된다. 영역(WLL0a)은 라인(712)을 따르는 예시적인 메모리 홀들(710, 711)을 갖는다. 영역(WLL0b)은 예시적인 메모리 홀들(714, 715)을 갖는다. 영역(WLL0c)은 예시적인 메모리 홀들(716, 717)을 갖는다. 영역(WLL0d)은 예시적인 메모리 홀들(718, 719)을 갖는다. 메모리 홀들은 또한 도 7b에 도시되어 있다. 각각의 메모리 홀은 각자의 NAND 스트링의 일부일 수 있다. 예를 들어, 메모리 홀들(710, 714, 716, 718)은 각각 NAND 스트링들(NS0_SBa, NS0_SBb, NS0_SBc, NS0_SBd)의 일부일 수 있다.
각각의 원은 워드 라인 층 또는 SG 층에서의 메모리 홀의 단면을 나타낸다. 파선들로 도시된 예시적인 원들은 메모리 홀 내의 재료들에 의해 그리고 인접한 워드 라인 층에 의해 제공되는 메모리 셀들을 표현한다. 예를 들어, 메모리 셀들(720, 721)은 WLL0a에 있고, 메모리 셀들(724, 725)은 WLL0b에 있고, 메모리 셀들(726, 727)은 WLL0c에 있고, 메모리 셀들(728, 729)은 WLL0d에 있다. 이들 메모리 셀들은 스택 내의 공통 높이에 있다.
금속 충전 슬릿들(701, 702, 703, 704)(예컨대, 금속 상호접속부들)은 영역들(WLL0a 내지 WLL0d)의 에지들 사이에 그리고 그들에 인접하게 위치될 수 있다. 금속 충전 슬릿들은 스택의 하단으로부터 스택의 상단까지 전도성 경로를 제공한다. 예를 들어, 스택의 하단에서의 소스 라인이 스택 위의 전도성 라인에 접속될 수 있고, 여기서 전도성 라인은 메모리 디바이스의 주변 영역에서 전압 드라이버에 접속된다. 또한, 도 7a의 서브블록들(SBa 내지 SBd)의 추가 상세사항들에 대해서는 도 8a를 참조하라.
도 7b는 도 6b의 스택의 예시적인 상단 유전체 층(DL19)의 평면도를 도시한다. 유전체 층은 영역들(DL19a, DL19b, DL19c, DL19d)로 분할된다. 각각의 영역은 각자의 전압 드라이버에 접속될 수 있다. 이것은 워드 라인 층의 하나의 영역 내의 메모리 셀들의 세트가 동시에 프로그래밍되게 하는데, 각각의 메모리 셀은 각자의 비트 라인에 접속되는 각자의 NAND 스트링 내에 있다. 각각의 프로그램 전압 동안 프로그래밍을 허용하도록 또는 금지하도록 전압이 각각의 비트 라인 상에 설정될 수 있다.
영역(DL19a)은 비트 라인(BL0)과 일치하는 라인(712a)을 따르는 예시적인 메모리 홀들(710, 711)을 갖는다. 다수의 비트 라인들이 메모리 홀들 위로 연장되고, "X" 심볼들에 의해 표시된 바와 같이 메모리 홀들에 접속된다. BL0은 메모리 홀들(711, 715, 717, 719)을 포함하는 메모리 홀들의 세트에 접속된다. 다른 예시적인 비트 라인(BL1)은 메모리 홀들(710, 714, 716, 718)을 포함하는 메모리 홀들의 세트에 접속된다. 도 7a로부터의 금속 충전 슬릿들(701, 702, 703, 704)은 또한, 그들이 스택을 관통하여 수직으로 연장되는 것으로 도시되어 있다. 비트 라인들은 -x 방향으로 DL19 층에 걸쳐서 시퀀스 BL0 내지 BL23으로 번호가 매겨질 수 있다.
비트 라인들의 상이한 서브세트들이 상이한 로우들 내의 셀들에 접속된다. 예를 들어, BL0, BL4, BL8, BL12, BL16 및 BL20은 각각의 영역의 우측 에지에서 셀들의 제1 로우 내의 셀들에 접속된다. BL2, BL6, BL10, BL14, BL18 및 BL22는 우측 에지에서 제1 로우에 인접한, 셀들의 인접한 로우 내의 셀들에 접속된다. BL3, BL7, BL11, BL15, BL19 및 BL23은 각각의 영역의 좌측 에지에서 셀들의 제1 로우 내의 셀들에 접속된다. BL1, BL5, BL9, BL13, BL17 및 BL21은 좌측 에지에서 제1 로우에 인접한, 셀들의 인접한 로우 내의 셀들에 접속된다.
도 8a는 도 7a의 서브블록들(SBa 내지 SBd) 내의 예시적인 NAND 스트링들을 도시한다. 서브블록들은 도 6b의 구조와 일치한다. 스택 내의 전도성 층들은 참조를 위해 좌측에 도시된다. 각각의 서브블록은 다수의 NAND 스트링들을 포함하는데, 여기서는 하나의 예시적인 NAND 스트링이 도시되어 있다. 예를 들어, SBa는 예시적인 NAND 스트링(NS0_SBa)을 포함하고, SBb는 예시적인 NAND 스트링(NS0_SBb)을 포함하고, SBc는 예시적인 NAND 스트링(NS0_SBc)을 포함하고, SBd는 예시적인 NAND 스트링(NS0_SBd)을 포함한다.
추가적으로, NS0_SBa는 SGS 트랜지스터들(800, 801), 더미 메모리 셀들(802, 803), 데이터 메모리 셀들(804, 805, 806, 807, 808, 809, 810, 811, 812, 813, 814), 더미 메모리 셀들(815, 816), 및 SGD 트랜지스터들(817, 818)을 포함한다.
NS0_SBb는 SGS 트랜지스터들(820, 821), 더미 메모리 셀들(822, 823), 데이터 메모리 셀들(824, 825, 826, 827, 828, 829, 830, 831, 832, 833, 834), 더미 메모리 셀들(835, 836), 및 SGD 트랜지스터들(837, 838)을 포함한다.
NS0_SBc는 SGS 트랜지스터들(840, 841), 더미 메모리 셀들(842, 843), 데이터 메모리 셀들(844, 845, 846, 847, 848, 849, 850, 851, 852, 853, 854), 더미 메모리 셀들(855, 856), 및 SGD 트랜지스터들(857, 858)을 포함한다.
NS0_SBd는 SGS 트랜지스터들(860, 861), 더미 메모리 셀들(862, 863), 데이터 메모리 셀들(864, 865, 866, 867, 868, 869, 870, 871, 872, 873, 874), 더미 메모리 셀들(875, 876), 및 SGD 트랜지스터들(877, 878)을 포함한다.
블록 내의 주어진 높이에서, 각각의 서브블록 내의 메모리 셀들의 세트가 공통 높이에 있다. 예를 들어, 메모리 셀들(메모리 셀(804)을 포함함)의 하나의 세트는 교번하는 전도성 층 및 유전체 층의 스택 내의 테이퍼진 메모리 홀들을 따라 형성된 복수의 메모리 셀들 중에 있다. 메모리 셀들의 하나의 세트는 스택 내의 특정 높이(z0)에 있다. 하나의 워드 라인(WLL0)에 접속되는 메모리 셀들(메모리 셀(824)을 포함함)의 다른 세트가 또한 특정 높이에 있다. 다른 접근법에서, 다른 워드 라인(예컨대, WLL8)에 접속되는 메모리 셀들(예컨대, 메모리 셀(812)을 포함함)의 세트는 스택 내의 다른 높이(z8)에 있다.
도 8b는 서브블록들 내의 NAND 스트링들의 다른 예시적인 도면을 도시한다. NAND 스트링들은 NS0_SBa, NS0_SBb, NS0_SBc 및 NS0_SBd를 포함하며, 이들은, 이 예에서, 48개의 워드 라인들(WL0 내지 WL47)을 갖는다. 각각의 서브블록은, x 방향으로 연장되고 공통 SGD 라인(예컨대, SGD0, SGD1, SGD2 또는 SGD3)을 갖는 NAND 스트링들의 세트를 포함한다. 이러한 단순화된 경우에, 각각의 NAND 스트링 내에 하나의 SGD 트랜지스터 및 하나의 SGS 트랜지스터만이 있다. NAND 스트링들(NS0_SBa, NS0_SBb, NS0_SBc, NS0_SBd)은 각각 서브블록들(SBa, SBb, SBc, SBd) 내에 있다. 또한, 예를 들어, 워드 라인들(G0, G1, G2)의 그룹들이 도시되어 있다.
도 8c는 BiCS 메모리, 예컨대 NAND에 대한 3가지 버전들의 스태거링된 스트링 아키텍처(staggered string architecture)(101, 103, 105)의 개략도를 일반적으로 도시한다. 스트링 아키텍처(101)를 참조하면, 스트링들은 아키텍처(101)에서 로우들(107-0 내지 107-7)로 도시되어 있다. 각각의 로우는 스트링들에 대해 4개의 단부들을 갖는 것으로 도시되어 있다. 스트링이 단부(이 도면 하에서는 보이지 않음)에서 인접한 스트링에 접속될 수 있다. 로우들(107-0 내지 107-3)의 제1 그룹이 더미 로우(108)의 좌측에 도시되어 있다. 로우들(107-4 내지 107-7)의 제2 그룹이 더미 로우(108)의 우측에 도시되어 있다. 더미 로우(108)는 스태거링된 8 로우 내의 로우들의 2개의 그룹들을 분리한다. 소스 라인(109)이 제1 그룹의 에지에 위치되고, 더미 로우(108)로부터 멀리 떨어져 있다. 소스 라인(110)이 제2 그룹의 에지에 위치되고, 더미 로우(108) 및 소스 라인(109)으로부터 멀리 떨어져 있다.
BiCS 메모리에 대한 스태거링된 스트링 아키텍처들(103, 105)은, 추가적인 그룹들이 추가되는 것을 제외하고는 아키텍처(101)의 것과 유사하다. 아키텍처(103)는 아키텍처(101)의 크기의 2배이고, 더미 로우에 의해 분리되는 4개의 로우들의 각각의 그룹을 갖는 16개 로우들의 스트링들을 포함한다. 아키텍처(105)는 아키텍처(101) 및 아키텍처(103) 둘 모두보다 더 크다. 아키텍처(105)는, 더미 로우(108)에 의해 분리되는 4개의 로우들의 각각의 그룹을 갖는 20개 로우들의 스트링들을 포함한다.
이들 아키텍처들(101, 103, 105)은 칩 언더 어레이(chip under array) 구조물을 포함할 수 있는데, 예컨대, 제어 회로부가, 메모리 스트링들의 그룹들을 포함할 수 있는 메모리 어레이 하에 있다. 칩 언더 어레이 구조물에 의하면, 스트링들은 판독 및 소거 동작들을 위한 소스 라인에 대한 직접 스트랩 접점을 포함할 수 있다.
메모리 셀이 프로그래밍될 때, 이웃하는 메모리 셀로부터의 NWI는 Vth 분포가 시프트하고 넓어지게 할 수 있다. 예를 들어, 종래의 전체 시퀀스 프로그래밍에 의하면, PD 이후에, NWI는 하이 상태들의 이웃(예컨대, WLn+1)을 갖는 메모리 셀이 더 높은 Vth를 갖게 하고, 로우(low) 상태들의 이웃을 갖는 메모리 셀이 더 낮은 Vth를 갖게 하며, 이에 의해 데이터 상태의 Vth 분포를 넓힐 것이다. HTDR 이후에, Vth는 측방향 DR로 인해 하이 상태 이웃들을 갖는 메모리 셀들과 비교하여 로우 상태 이웃들(예컨대, WLn+1 또는 WLn-1)을 갖는 메모리 셀들에 대해 훨씬 더 많이 아래로 시프트한다.
앞서 기술된 바와 같이, 유효 데이터 정보를 유지하고 FBC를 최소화하기 위해, DR 손실을 보상하기 위해 판독 동작들 동안 채용되는 종래의 방법론들은 WLn+1에서 상이한 판독 패스 전압(VREADK) 값들을 인가하는 것 또는 WLn(선택된 워드 라인)에서 상이한 판독 전압(VCG) 값들을 인가하는 것을 포함한다. WLn의 Vth 분포 위치들을 변조시키기 위해 복수의 구역들의 각각의 "구역"에 상이한 VREADK 또는 VCG 값이 인가될 수 있다. 구역들은 WLn+1의 이웃하는 메모리 셀들의 데이터 상태들에 기초하여 형성된다. WLn+1은 WLn에 대해 판독 동작을 수행하기 전에 WLn+1 상태 정보를 얻기 위해 판독될 수 있다. 이는 Vth 분포들을 조밀하게 하는 것을 돕는다. VREADK는 또한 상이한 WL-WL 거리에 대한 디바이스 변형들을 보상하는 데 사용될 수 있다.
판독 동작 동안 워드 라인들에 대한 바이어스 조건들은, 선택된 워드 라인(WLn)이, 판독 비교 레벨들 중 하나에서 인가될 수 있는 판독 전압(VCGR)을 수신하는 것을 포함할 수 있다. 또한, 선택된 워드 라인(WLn)에 인접한 워드 라인들(WLn-1, WLn+1)은 판독 패스 전압(VREADK)을 수신하고, 나머지 워드 라인들은 판독 패스 전압(VREAD)을 수신한다. VREAD는, 프로그래밍된 상태들 중 임의의 것에서의 셀을 턴 온하기에 충분한 레벨에서 인가되는 판독 패스 전압이다. 예를 들어, VREAD는 최고 프로그래밍된 상태에서의 메모리 셀의 최고 예상 임계 전압을 초과한 레벨에서 인가될 수 있다. VREADK는 또한, 임의의 프로그래밍된 상태에서의 메모리 셀을 턴 온하기 위해 인가되는 판독 패스 전압이다. VREADK는 VREAD보다 더 높은 레벨에서 인가되어, 선택된 워드 라인에 인가되는 더 낮은 VCGR 전압들로 인해 인접한 워드 라인들에서의 더 낮은 전압을 보상하게 할 수 있다. 나머지 워드 라인들은 각각 VREAD 전압을 수신하는 다른 워드 라인에 인접한다. 일부 경우에, VREADK는 VREAD와 동일할 수 있다.
앞서 언급된 종래의 방법론들의 구현예에서 사용되는 그룹화 기법들은 최적이 아니다. 특히, 이들 방법론들은 구역들을 식별할 때 단지 WLn+1을 고려한다. 예를 들어, 도 12a 및 도 12b는 1-비트 및 2-비트 판독에 대해 식별되는 구역들의 예시적인 표현들을 제공한다. 도 12a 및 도 12b에 도시된 구역들은 WLn+1 데이터 상태들에 기초하여 식별되고, WLn-1의 메모리 셀들의 데이터 상태들을 고려하지 않는다. 예를 들어, 도 12a에서, WLn+1의 데이터 상태들 'Er' 내지 'D'는 WLn-1의 모든 데이터 상태들을 갖는 구역 1로서 정의된다. 또한, 도 12a에서, WLn+1의 데이터 상태들 'E' 내지 'G'는 WLn-1의 모든 데이터 상태들을 갖는 구역 2로서 정의된다. 그러나, 'Er'/X/'Er'과 'G'/X/'G'의 WLn+1/WLn/WLn-1 데이터 상태 조합들은 하나의 구역 내에서 그룹화되지 않아야 하는데, 그 이유는 'Er'/X/'Er'로서의 WLn+1/WLn/WLn-1은 강한 측방향 전계를 가져서 희생원(victim) 상태로부터 멀어지게 전하들을 추출할 것이고(여기서'Er'/X/'Er'은 하부 테일을 구성할 수 있음); 반면, 'G'/X/'G'로서의 WLn+1/WLn/WLn-1은 상부 테일을 구성하고 희생원에 전하들을 공여할 수 있기 때문이다. 예를 들어, 도 12a에서 알 수 있는 바와 같이, 구역들을 식별하기 위한 오직 WLn+1 데이터 상태들에 대한 의존도는, WLn+1/WLn-1에 대한 'Er'/'Er'과 같은 데이터 상태 조합들이 WLn+1/WLn-1에 대한'D'/'G'와 동일한 구역에 있을 수 있게 할 수 있다. 유사하게, 도 12b에서 알 수 있는 바와 같이, WLn+1/WLn-1에 대한 'Er'/'Er'과 같은 데이터 상태 조합들은, 도 12b에 도시된 4개의 구역들 중 WLn+1/WLn-1에 대한'A'/'G'와 동일한 구역에 있을 수 있다. 그러한 데이터 상태 조합들을 동일한 구역에 포함시킴으로써, Vth 분포는 넓어질 수 있고, 인가될 수 있는 최저 VREADK를 제한할 수 있다.
도 13a는 전체 Vth 분포(1302), 및 이웃하는 워드 라인(예컨대, WLn+1)의 메모리 셀들의 데이터 상태들에 기초하여 전체 Vth 분포 내에서 식별되는 4개의 구역들의 예시적인 그래픽 표현들을 도시한다. 도 13b에 도시된 바와 같이, WLn의 판독 동안, WLn+1에서 상이한 판독 패스 전압(VREADK) 값들을 인가하거나 또는 WLn(선택된 워드 라인)에서 상이한 판독 전압(VCG) 값들을 인가하는 것은 구역들을 가운데로 정렬할 수 있다. WLn의 Vth 분포 위치들을 변조시키기 위해 복수의 구역들의 각각의 구역에 상이한 VREADK 또는 VCG 값이 인가될 수 있다. 소정의 데이터 상태 조합들(예컨대, 'Er'/'Er' 및'G'/'G')을 동일한 구역으로 그룹화함으로써, 구역 분포들이 넓어지게 할 수 있고, 이에 의해, 구역들이 정렬될 때 전체 Vth 분포가 넓어지게 하여 NWI 및 측방향 DR 효과들을 보상할 수 있다.
상기한 점에 대처하기 위해, 본 명세서에 기술된 실시예들은, 최종 Vth 분포가 정렬 후에 더 조밀하도록 가장 유사한 메모리 셀들을 하나의 구역으로 형성하는 이웃 예측(LNA) 사전판독에 관한 것이다. 이웃 예측(LNA) 사전판독 방법은, WLn을 판독하기 전에 WLn+1 및 WLn-1 둘 모두의 상태 정보를 판독하는 단계, 및 WLn+1 및 WLn-1의 메모리 셀들의 데이터 상태들의 조합들을 상이한 구역들로 분류하는 단계를 포함한다. 각각의 구역은 데이터 유지 보상 스킴에 대응할 수 있고, 식별되는 임의의 구역들에 대응하여 각각의 데이터 유지 보상 스킴을 적용하는 것을 포함하는 판독 동작이 WLn에 대해 수행될 수 있다. 본 명세서에 기술된 실시예들에 따르면, LNA 사전판독은, 임의의 비트들 판독을 위해 먼저 논리적 WLn+1을 판독하고 후속하여 논리적 WLn-1을 판독하는 것, 또는 임의의 비트들 판독을 위해 먼저 논리적 WLn-1을 판독하고 후속하여 논리적 WLn+1을 판독하는 것 중 어느 하나를 포함할 수 있다. 일부 실시예들에서, LNA 사전판독은 임의의 비트들 판독을 위해 논리적 WLn+1 및 논리적 WLn-1을 동시에 판독하는 것을 포함할 수 있다.
전술한 것을 더 상세히 탐구하기 위해, 도 14가 이제 설명될 것이다. 도 14는 이웃 예측 사전판독을 수행하기 위한 방법(1400)의 흐름도이다. 일부 실시예들에서, 방법(1400)은 본 명세서의 다른 곳에 기술된 바와 같이, 제어기, 제어 회로부, 프로세서 등에 의해 구현될 수 있다. 도 14에 도시된 바와 같이, 방법(1400)은 단계(1402)에서 시작한다. 단계(1402)에서, 워드 라인들의 세트 중 제1 이웃하는 워드 라인의 메모리 셀들의 제1 세트 및 워드 라인들의 세트 중 제2 이웃하는 워드 라인의 메모리 셀들의 제2 세트에 대해 데이터 상태들이 결정되며, 여기서 데이터 상태들의 각각은, 메모리 셀들의 제1 세트 및 메모리 셀들의 제2 세트가, 저장하도록 구성되는 복수의 데이터 상태들 중 임의의 것이다. 제1 및 제2 이웃하는 워드 라인들은 워드 라인들의 세트 중 선택된 워드 라인에 인접한다. 예를 들어, 예시의 목적을 위해, 도 8a의 WLL1이 선택된 워드 라인이라고 가정하면, 도 4a에 기술된 감지 회로 제어기(560) 또는 도 1a에 기술된 제어기(122)와 같은 제어기는, 선택된 워드 라인(WLL1)의 메모리 셀들(805, 825, 845, 865)에 이웃하는 (워드 라인(WLL2)의) 메모리 셀들(806, 826, 846, 866)에 대한 데이터 상태들을 결정하고, 선택된 워드 라인(WLL1)의 메모리 셀들(805, 825, 845, 865)에 이웃하는 (워드 라인(WLL0)의) 메모리 셀들(804, 824, 844, 864)에 대한 데이터 상태들을 결정할 수 있다.
보다 구체적으로, 제어기는, 하나 이상의 판독 동작들(때때로 감지 동작들로 지칭됨)을 수행함으로써 각자의 이웃하는 워드 라인 각각 내에 포함된 메모리 셀들의 데이터 상태들을 식별할 수 있다. 제어기는, 예를 들어, 데이터 상태 래치(예컨대, 데이터 상태 래치(548))에 의해 지원되는 데이터 구조를 참조함으로써 워드 라인(예컨대, WLn)의 물리적 이웃하는 워드 라인(예컨대, WLn-1, WLn+1 등)의 메모리 셀의 데이터 상태를 식별하기 위해 판독 동작을 수행할 수 있다. 데이터 구조는, 이웃하는 메모리 셀들(예컨대, 물리적 이웃하는 워드 라인들 내에 있는 메모리 셀들)의 비트들에 대한 데이터 상태 값들을 저장하는 데 사용될 수 있다. 데이터 상태는, 메모리 셀의 하나 이상의 비트들이 프로그래밍되어 있지 않음을 나타내는 소거된 데이터 상태, 또는 하나 이상의 비트들이 (예컨대, 0 또는 1의 값으로) 프로그래밍되어 있음을 나타내는 프로그래밍된 데이터 상태를 포함할 수 있다. 일례로서 3-비트 메모리 셀 아키텍처를 사용하면, 소거된 데이터 상태(ER) 및 7개의 더 높은 (또는 프로그래밍된) 데이터 상태들(데이터 상태 A, 데이터 상태 B, …, 데이터 상태 G에 의해 표현됨)에 남아 있는 하나의 데이터 상태가 있을 수 있다.
일부 실시예들에서, 판독 동작을 수행하는 것은 물리적 이웃하는 워드 라인의 메모리 셀에 대한 하나 이상의 데이터 상태들을 식별하는 것을 포함할 수 있다. 일부 실시예들에서, 판독 동작을 수행하는 것은 물리적 이웃하는 워드 라인의 다수의 메모리 셀들에 대한 데이터 상태들을 식별하는 것을 포함할 수 있다. 일부 실시예들에서, 판독 동작을 수행하는 것은 다수의 이웃하는 워드 라인들(예컨대, 물리적 이웃하는 WLn-1, 제2 이웃하는 워드 라인 WLn+1 등)의 다수의 메모리 셀들에 대한 데이터 상태들을 식별하는 것을 포함할 수 있다.
일부 실시예들에서, 제1 이웃하는 워드 라인의 메모리 셀들의 제1 세트 및 제2 이웃하는 워드 라인의 메모리 셀들의 제2 세트에 대한 데이터 상태들을 결정하는 것은, WLn을 판독하기 전에 WLn+1 및 WLn-1 둘 모두의 상태 정보를 판독하는 것을 포함한다. 일부 실시예들에서, 제1 이웃하는 워드 라인의 메모리 셀들의 제1 세트 및 제2 이웃하는 워드 라인의 메모리 셀들의 제2 세트에 대한 데이터 상태들을 결정하는 것은, 임의의 비트들 판독을 위해 먼저 논리적 WLn+1을 판독하고 후속하여 논리적 WLn-1을 판독하는 것, 또는
임의의 비트들 판독을 위해 먼저 논리적 WLn-1을 판독하고 후속하여 논리적 WLn+1을 판독하는 것 중 어느 하나를 포함할 수 있다. 예를 들어, WLn+1에 대해 검증 레벨들 BR/DR/FR에서 사전판독이 수행될 수 있고 판독 결과들은 2 비트 데이터 래치에 저장될 수 있고, 이어서 WLn-1에 대해 검증 레벨들 BR/DR/FR에서 사전판독이 수행될 수 있고 판독 결과들은 2 비트 데이터 래치에 저장될 수 있다. 4 구역 정의를 위해 4 비트 DL을 2 비트 DL로 압축하기 위해 임의의 CMOS 데이터 래치 동작이 수행될 수 있다. 다른 예로서, 8개의 상태들의 시나리오에서, 사전판독은 WLn+1에 대해 7회 계속 판독하는 것, 및 이어서 WLn-1에 대해 7번 계속 판독하는 것을 포함한다. 판독 정보는 수집되어 데이터 레지(ledge) 내에 저장될 수 있다. 판독 정보는 WLn+1 및 WLn-1에 대한 7 비트 정보를 포함할 수 있다. CMOS 로직이 그 정보를 하나의 구역으로 조합하는 데 사용될 수 있다.
일부 실시예들에서, 제1 이웃하는 워드 라인의 메모리 셀들의 제1 세트 및 제2 이웃하는 워드 라인의 메모리 셀들의 제2 세트에 대한 데이터 상태들을 결정하는 것은, 임의의 비트들 판독을 위해 논리적 WLn+1 및 논리적 WLn-1을 동시에 판독하는 것을 포함할 수 있다. 예를 들어, 본 명세서에 기술된 실시예들은 다수의 워드 라인들(예컨대, WLn+1 및 WLn-1)의 판독 상태들을 동시에 판독하여 이들을 상이한 구역들로 그룹화하는 것을 포함한다. 이는 WLn+1 및 WLn-1 상에 동일한 검증 레벨을 동시에 인가하고 모든 다른 워드 라인들 상에 VREAD를 인가하는 것을 포함할 수 있다. 다수의 워드 라인들의 동시 감지는 판독 시간을 절약하는 것을 돕는다. 본 명세서에 기술된 실시예들에 따르면, 다수의 워드 라인들의 동시 감지는 판독 프로세스 동안 상이한 워드 라인들(예컨대, 2개의 워드 라인들, 3개의 워드 라인들 또는 임의의 양의 워드 라인들)에 대해 상이한 판독 레벨들을 인가하는 것을 포함한다. 일부 실시예들에서, 판독 프로세스 동안, 센서 증폭기는, 모든 워드 라인들이 전도되고 있을 때에만 턴 온되는 비트 라인 전류를 검출한다. 즉, 각각의 워드 라인의 임계 전압은 각각 인가된 판독 레벨들 각각보다 낮다.
일부 실시예들에서, 다수의 워드 라인들의 동시 감지는 이중 워드 라인 감지를 포함할 수 있다. 예를 들어, 이는 검증 레벨들 CR/ER/GR에서 논리적 WLn+1/WLn-1을 동시에 사전판독하는 이중 워드 라인 감지를 포함할 수 있다. WLn+1/WLn-1에 대한 검증 레벨들이 이중 WL 감지의 더 약한 턴 온으로 인해 단일 WL 판독과 비교하여 일부 오프셋을 포함할 수 있음에 유의한다. 사전판독 결과들은 2 비트 데이터 래치에 저장되며, 이는 4 구역 정의를 위해 사용될 수 있다. 각각의 구역은 (도 16에 도시된 바와 같이) WLn+1 및 WLn-1의 (L 형상의) 임계 전압 정보를 포함할 수 있다. 추가로 예시하는 것을 돕기 위해, WLn+1 및 WLn-1은 판독할 하나의 단일 셀로서 함께 그룹화될 수 있고, 비트 라인을 따르는 모든 다른 메모리 셀들은 VREADK로 바이어싱된다. NAND 로직에 따르면, 양쪽 셀들이 판독 레벨(예컨대, 30nA)보다 더 높은 경우에만, 비트 라인이 턴 온된다.
일부 실시예들에서, WLn+1 및 WLn-1 판독 레벨은, 예컨대 역순 프로그래밍 및 포기-파인(foggy-fine) 프로그래밍에 대해 NWI 영향이 무시가능할 때 동일하고 대칭적일 수 있다. 대조적으로, WLn+1 및 WLn-1 판독 레벨들은, WLn+1 방향을 따라 NWI 영향이 있을 때 (도 17 및 도 18에 도시된 바와 같이) 비대칭 구역 형상들을 형성하는 구역들 사이의 경계들을 정의하는 것이 상이할 수 있다. 본 명세서에 개시된 실시예들에 따르면, 비대칭 구역들을 형성하는 것은, WLn+1에 검증 레벨들 CR/DR/FR을 인가하고, WLn-1에 검증 레벨들 ER/VREAD/VREAD를 인가하고, 모든 다른 워드 라인들에 동일한 VREAD를 인가하는 것을 포함할 수 있다. 이러한 시나리오에서, WLn+1 및 WLn-1 둘 모두가 특정 검증 레벨을 통과하고 있을 때에만, 비트 라인이 턴 온될 가능성이 있다.
도 14에서, 방법(1400)은 단계(1404)를 추가로 포함한다. 단계(1404)에서, 데이터 상태들의 각각의 데이터 상태 조합에 대해 복수의 구역들 중 하나의 구역이 식별되며, 여기서 각각의 데이터 상태 조합은 메모리 셀들의 제1 세트의 메모리 셀의 데이터 상태 및 메모리 셀들의 제2 세트의 메모리 셀의 데이터 상태를 포함하고, 메모리 셀들의 제1 세트의 메모리 셀 및 메모리 셀들의 제2 세트의 메모리 셀은 선택된 워드 라인의 메모리 셀들의 제3 세트의 메모리 셀에 인접한다. 복수의 구역들의 각각의 구역은 데이터 유지 보상 스킴에 대응한다.
예를 들어, 예시의 목적을 위해, 도 8a의 WLL1이 선택된 워드 라인이라고 가정하면, 도 4a에 기술된 감지 회로 제어기(560) 또는 도 1a에 기술된 제어기(122)와 같은 제어기는, 워드 라인(WLL2)의 메모리 셀들(806, 826, 846, 866)에 대한 결정된 데이터 상태들 및 워드 라인(WLL0)의 메모리 셀들(804, 824, 844, 864)에 대한 결정된 데이터 상태들에 대한 데이터 상태 조합들에 대한 구역들을 식별할 수 있다. 복수의 구역들의 각각의 구역은 데이터 유지 보상 스킴에 대응한다. 데이터 유지 보상 스킴은 선택된 워드 라인(WLL1)에 대해 수행될 하나 이상의 판독 동작들 동안 적용될 수 있어서, 선택된 워드 라인(WLL1)의 메모리 셀들(805, 825, 845, 865)에 대해 워드 라인(WLL2)의 메모리 셀들(806, 826, 846, 866) 및 워드 라인(WLL0)의 메모리 셀들(804, 824, 844, 864)이 달리 가질 간섭을 오프셋하기 위해 복수의 구역들의 각각의 구역에 대응하는 데이터 유지 보상 스킴들이 사용될 수 있게 된다. 일부 실시예들에서, 예를 들어, 전류가 소정 레벨 초과 또는 미만일 때, WLn+1/WLn-1은 하나의 단일 전류 판독으로서 처리되며, 대응하는 WLn+1 및 WLn-1 조합은 하나의 구역으로 분류된다.
도 15 및 도 16은 구역 맵핑들의 예시적인 표를 제공한다. 도 15의 표에 도시된 바와 같이, 예를 들어, WLn+1의 이웃하는 메모리 셀의 데이터 상태들 'Er', 'A', 'B', 및 'C', 및 WLn-1의 이웃하는 메모리 셀의 데이터 상태들 'Er','A', 'B', 및 'C'는 제1 구역에 맵핑되고, WLn+1의 이웃하는 메모리 셀의 데이터 상태들 'D', 'E', 'F', 및 'G', 및 WLn-1의 이웃하는 메모리 셀의 데이터 상태들 'D', 'E', 'F', 및 'G'는 제2 구역에 맵핑된다. 경계 형상은 임의의 형상(예컨대, 대각선, L 형상 등)을 취할 수 있다.
다른 예로서, 도 16의 표는, WLn+1의 이웃하는 메모리 셀의 데이터 상태들 'Er' 및 'A', 및 WLn-1의 이웃하는 메모리 셀의 데이터 상태들 'Er' 및 'A'가 제1 구역에 맵핑된 것을 도시한다. WLn+1의 이웃하는 메모리 셀의 데이터 상태들 'B' 및 'C', 및 WLn-1의 이웃하는 메모리 셀의 데이터 상태들 'B' 및 'C'가 제2 구역에 맵핑되었다. WLn+1의 이웃하는 메모리 셀의 데이터 상태들 'D' 및 'E', 및 WLn-1의 이웃하는 메모리 셀의 데이터 상태들 'D' 및 'E'가 제3 구역에 맵핑되었다. WLn+1의 이웃하는 메모리 셀의 데이터 상태들 'F' 및 'G', 및 WLn-1의 이웃하는 메모리 셀의 데이터 상태들 'F' 및 'G'가 제4 구역에 맵핑되었다. 도 16에 도시된 바와 같이, 경계(1602)가 2개의 이웃 구역들(즉, 제3 구역과 제4 구역)을 분리한다.
일부 실시예들에서, WLn+1 및 WLn-1 판독 레벨은, 예컨대 역순 프로그래밍 및 포기-파인 프로그래밍에 대해 NWI 영향이 무시가능할 때 동일하고 대칭적일 수 있다. 예를 들어, 도 16에 도시된 바와 같이, WLn+1에 대해 검증 레벨들 BR/DR/FR에서 사전판독이 수행될 수 있고 판독 결과들은 2 비트 데이터 래치에 저장될 수 있고, 이어서 WLn-1에 대해 검증 레벨들 BR/DR/FR에서 사전판독이 수행될 수 있고 판독 결과들은 2 비트 데이터 래치에 저장될 수 있다. 4 구역 정의를 위해 4 비트 DL을 2 비트 DL로 압축하기 위해 임의의 CMOS 데이터 래치 동작이 수행될 수 있다.
대조적으로, WLn+1 및 WLn-1 판독 레벨들은, WLn+1 방향을 따라 NWI 영향이 있고, 뿐만 아니라 대각선 방향을 따라 측방향 DR 영향이 있을 때 (도 17 및 도 18에 도시된 바와 같이) 비대칭 구역 형상들을 형성하는 구역들 사이의 경계들을 정의하는 것이 상이할 수 있다. 예를 들어, 도 17의 표는, 4개의 구역들에 맵핑되는 데이터 상태 조합들의 대각선 그룹화를 도시한다. 도 17에 도시된 바와 같이, WLn+1의 이웃하는 메모리 셀의 데이터 상태들과 WLn-1의 이웃하는 메모리 셀의 데이터 상태들의 상이한 조합들이 4개의 상이한 구역들에 맵핑된다. 예를 들어, WLn+1의 이웃하는 메모리 셀의 데이터 상태 'Er'과 WLn-1의 이웃하는 메모리 셀의 데이터 상태 'Er'의 조합이 제1 구역에 맵핑된다. 다른 예로서, WLn+1의 이웃하는 메모리 셀의 데이터 상태 'D'와 WLn-1의 이웃하는 메모리 셀의 데이터 상태 'Er'의 조합이 제2 구역에 맵핑된다.
예를 들어, 도 17의 표는, 4개의 구역들에 맵핑되는 데이터 상태 조합들의 수평 및 L 형상의 그룹화를 도시한다. 이들 비대칭 구역들은, WLn+1에 검증 레벨들 CR/DR/FR을 인가하고, WLn-1에 검증 레벨들 ER/VREAD/VREAD를 인가하고, 모든 다른 워드 라인들에 동일한 VREAD를 인가함으로써 식별될 수 있다. 이러한 시나리오에서, WLn+1 및 WLn-1 둘 모두가 특정 검증 레벨을 통과하고 있을 때에만, 비트 라인이 턴 온될 가능성이 있다.
도 14에 추가로 도시된 바와 같이, 방법(1400)은 단계(1406)를 포함한다. 단계(1406)에서, 선택된 워드 라인의 메모리 셀들의 제3 세트에 대해 식별되는 복수의 구역들 중 임의의 구역들에 대응하여 각각의 데이터 유지 보상 스킴을 적용하는 것을 포함하는 판독 동작이 선택된 워드 라인에 대해 수행된다. 예를 들어, 예시의 목적을 위해, 도 8a의 WLL1이 선택된 워드 라인이라고 가정하면, 도 4a에 기술된 감지 회로 제어기(560) 또는 도 1a에 기술된 제어기(122)와 같은 제어기는, WLL1의 메모리 셀들(805, 825, 845, 865)에 대한 판독 프로세스를 수행할 때 식별되는 복수의 구역들의 임의의 구역들에 대응하여 각각의 데이터 유지 보상 스킴을 적용하는 선택된 워드 라인(WLL1)에 대한 판독 동작을 수행할 수 있다.
일부 실시예들에서, 데이터 유지 보상 스킴은, WLn에 대한 판독 프로세스 동안, 각각의 구역에 대해 WLn+1에 상이한 판독 패스 전압(VREADK) 값(예컨대, 구역 1에 대한 VREADK 8.1V, 구역 2에 대한 VREADK 8.7V, 구역 3에 대한 VREADK 9.1V, 및 구역 4에 대한 VREADK 9.7V)을 포함할 수 있다. 예를 들어, 도 19는 1 비트 및 2 비트 판독들에 대해 VREADK를 이용하여 이웃 예측 사전판독을 구현하는 예시적인 도시를 제공한다. 도 19에 도시된 바와 같이, WLn 판독 동안 WLn+1 및 WLn-1이 VCG 판독 레벨들을 동시에 인가함으로써 함께 판독되고 상이한 VREADK 값들이 WLn+1에서 인가된다.
일부 실시예들에서, 데이터 유지 보상 스킴은, WLn에 대한 판독 프로세스 동안, 각각의 구역에 대해 WLn에서 상이한 판독 전압(VCG) 값들을 인가하는 것을 포함할 수 있다. 예를 들어, 도 20은 1 비트 및 2 비트 판독들에 대해 VCG를 이용하여 이웃 예측 사전판독을 구현하는 예시적인 도시를 제공한다. 도 20에 도시된 바와 같이, WLn 판독 동안 WLn+1 및 WLn-1이 VCG 판독 레벨들을 동시에 인가함으로써 함께 판독되고 상이한 VCG 값들이 WLn에서 인가된다.
도 21은 2 비트 판독을 위한 이웃 예측의 다른 예시적인 구현 파형을 제공한다. 도 21에서, VCG_GR이 WLn+1/n-1 상에 인가되는 한편, 모든 다른 WL에는 VREAD가 인가된다. 언제 S/A가 반전되는지(이는 전류가 하이인 것을 의미함)를 판독하기 위해 CLKSA에서의 시간 제어 파라미터들(T_BR, T_DR, T_FR)이 사용된다. 예를 들어, 판독 시간이 T_BR 미만인 경우, S/A가 반전된다. 식별되는 구역은 도 18의 표의 상단 좌측에 더 가깝다. 판독 시간이 T_FR보다 더 큰 경우, S/A는 반전되지 않았으며, 이는 전류가 너무 작아서 상태들이 도 18의 표에서의 하단 우측에 더 가깝다는 것을 의미한다. 이러한 방식으로, 모든 비트 라인들은 4개의 구역들로 그룹화되고, 상이한 VREADK가 각각의 구역에 대해 인가되고, 심지어 각각의 WLn 상태에 대해서도 상이한 VREADK를 가질 수 있다. 이는 개선된 HTDR을 가져온다.
본 발명의 전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 본 발명을 개시된 정확한 형태로 제한하거나 망라하도록 의도되지 않는다. 상기의 교시내용의 관점에서 많은 수정 및 변형이 가능하다. 기술된 실시예들은 본 발명의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었고, 이에 의해, 당업자가 다양한 실시예들에서 그리고 고려된 특정 용도에 적합하게 된 바와 같은 다양한 수정예들로 본 발명을 가장 잘 활용할 수 있게 하였다. 본 발명의 범주는 명세서에 첨부된 청구범위에 의해 정의되는 것으로 의도된다.

Claims (20)

  1. 저장 디바이스로서,
    제어 회로부, 및 워드 라인들의 세트 및 비트 라인들의 세트를 사용하여 형성된 메모리 셀들의 어레이를 포함하는 비휘발성 메모리; 및
    상기 비휘발성 메모리에 커플링된 제어기를 포함하고, 상기 제어기는,
    상기 워드 라인들의 세트 중 제1 워드 라인의 메모리 셀들의 제1 세트 및 상기 워드 라인들의 세트 중 제2 워드 라인의 메모리 셀들의 제2 세트에 대한 데이터 상태들을 결정하도록 - 상기 데이터 상태들의 각각은, 상기 메모리 셀들의 제1 세트 및 메모리 셀들의 제2 세트가 저장하도록 구성되는 복수의 데이터 상태들 중 임의의 것이고, 상기 제1 및 제2 워드 라인들은 상기 워드 라인들의 세트 중 선택된 워드 라인에 인접함 -;
    상기 데이터 상태들의 각각의 데이터 상태 조합에 대해 복수의 구역들 중 하나의 구역을 식별하도록 - 각각의 데이터 상태 조합은 상기 메모리 셀들의 제1 세트의 메모리 셀의 데이터 상태 및 상기 메모리 셀들의 제2 세트의 메모리 셀의 데이터 상태를 포함하고, 상기 메모리 셀들의 제1 세트의 상기 메모리 셀 및 상기 메모리 셀들의 제2 세트의 상기 메모리 셀은 상기 선택된 워드 라인의 메모리 셀들의 제3 세트의 메모리 셀에 인접하고, 상기 복수의 구역들의 각각의 구역은 데이터 유지 보상 스킴(data retention compensation scheme)에 대응함 -; 그리고
    상기 선택된 워드 라인의 상기 메모리 셀들의 제3 세트에 대해 식별되는 상기 복수의 구역들 중 임의의 구역들에 대응하여 각각의 데이터 유지 보상 스킴을 적용하는 것을 포함하는 상기 선택된 워드 라인에 대한 판독 동작을 수행하도록 구성되는, 저장 디바이스.
  2. 제1항에 있어서, 상기 제1 워드 라인의 상기 메모리 셀들의 제1 세트 및 상기 제2 워드 라인의 상기 메모리 셀들의 제2 세트에 대한 데이터 상태들을 결정하는 것은, 상기 제1 워드 라인 및 상기 제2 워드 라인에 대한 판독 동작을 실질적으로 유사한 시간에 수행하는 것을 포함하는, 저장 디바이스.
  3. 제1항에 있어서, 상기 제1 워드 라인의 상기 메모리 셀들의 제1 세트 및 상기 제2 워드 라인의 상기 메모리 셀들의 제2 세트에 대한 데이터 상태들을 결정하는 것은, 상기 제1 워드 라인 및 상기 제2 워드 라인에 대한 판독 동작들을 순차적으로 수행하는 것을 포함하는, 저장 디바이스.
  4. 제1항에 있어서, 각각의 데이터 유지 보상 스킴을 적용하는 것은,
    상기 복수의 구역들 중 제1 구역에 대해 상기 제1 워드 라인에서 제1 판독 패스 전압 값을 인가하는 것; 및
    상기 복수의 구역들 중 제2 구역에 대해 상기 제1 워드 라인에서 제2 판독 패스 전압 값을 인가하는 것을 포함하고, 상기 제1 판독 패스 전압 값은 상기 제2 판독 패스 전압 값과는 상이한, 저장 디바이스.
  5. 제1항에 있어서, 각각의 데이터 유지 보상 스킴을 적용하는 것은, 상기 선택된 워드 라인의 상기 메모리 셀들의 제3 세트에 대해 식별되는 상기 복수의 구역들의 각각의 구역에 대해 상기 선택된 워드 라인에서 상이한 판독 전압 값들을 인가하는 것을 포함하는, 저장 디바이스.
  6. 제1항에 있어서, 상기 복수의 구역들 중 제1 구역의 각각의 데이터 상태 조합은, 데이터 상태들의 제1 세트로부터의 상기 메모리 셀들의 제1 세트의 메모리 셀의 데이터 상태, 및 데이터 상태들의 제2 세트로부터의 상기 메모리 셀들의 제2 세트의 메모리 셀의 데이터 상태를 포함하고, 상기 데이터 상태들의 제1 세트는 상기 데이터 상태들의 제2 세트와 동일한 데이터 상태들을 포함하는, 저장 디바이스.
  7. 제6항에 있어서, 상기 복수의 구역들 중 제2 구역의 각각의 데이터 상태 조합은, 데이터 상태들의 제3 세트로부터의 상기 메모리 셀들의 제1 세트의 메모리 셀의 데이터 상태, 및 데이터 상태들의 제4 세트로부터의 상기 메모리 셀들의 제2 세트의 메모리 셀의 데이터 상태를 포함하고, 상기 데이터 상태들의 제3 세트는 상기 데이터 상태들의 제4 세트에 포함되지 않은 적어도 하나의 데이터 상태를 포함하는, 저장 디바이스.
  8. 복수의 메모리 셀들을 포함하는 메모리 장치를 동작시키는 방법으로서,
    상기 워드 라인들의 세트 중 제1 워드 라인의 메모리 셀들의 제1 세트 및 상기 워드 라인들의 세트 중 제2 워드 라인의 메모리 셀들의 제2 세트에 대한 데이터 상태들을 결정하는 단계 - 상기 데이터 상태들의 각각은, 상기 메모리 셀들의 제1 세트 및 메모리 셀들의 제2 세트가 저장하도록 구성되는 복수의 데이터 상태들 중 임의의 것이고, 상기 제1 및 제2 워드 라인들은 상기 워드 라인들의 세트 중 선택된 워드 라인에 인접함 -;
    상기 데이터 상태들의 각각의 데이터 상태 조합에 대해 복수의 구역들 중 하나의 구역을 식별하는 단계 - 각각의 데이터 상태 조합은 상기 메모리 셀들의 제1 세트의 메모리 셀의 데이터 상태 및 상기 메모리 셀들의 제2 세트의 메모리 셀의 데이터 상태를 포함하고, 상기 메모리 셀들의 제1 세트의 상기 메모리 셀 및 상기 메모리 셀들의 제2 세트의 상기 메모리 셀은 상기 선택된 워드 라인의 메모리 셀들의 제3 세트의 메모리 셀에 인접하고, 상기 복수의 구역들의 각각의 구역은 데이터 유지 보상 스킴에 대응함 -; 및
    상기 선택된 워드 라인의 상기 메모리 셀들의 제3 세트에 대해 식별되는 상기 복수의 구역들 중 임의의 구역들에 대응하여 각각의 데이터 유지 보상 스킴을 적용하는 단계를 포함하는 상기 선택된 워드 라인에 대한 판독 동작을 수행하는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 상기 제1 워드 라인의 상기 메모리 셀들의 제1 세트 및 상기 제2 워드 라인의 상기 메모리 셀들의 제2 세트에 대한 데이터 상태들을 결정하는 단계는, 상기 제1 워드 라인 및 상기 제2 워드 라인에 대한 판독 동작을 실질적으로 유사한 시간에 수행하는 단계를 포함하는, 방법.
  10. 제8항에 있어서, 상기 제1 워드 라인의 상기 메모리 셀들의 제1 세트 및 상기 제2 워드 라인의 상기 메모리 셀들의 제2 세트에 대한 데이터 상태들을 결정하는 단계는, 상기 제1 워드 라인 및 상기 제2 워드 라인에 대한 판독 동작들을 순차적으로 수행하는 단계를 포함하는, 방법.
  11. 제8항에 있어서, 각각의 데이터 유지 보상 스킴을 적용하는 단계는,
    상기 복수의 구역들 중 제1 구역에 대해 상기 제1 워드 라인에서 제1 판독 패스 전압 값을 인가하는 단계; 및
    상기 복수의 구역들 중 제2 구역에 대해 상기 제1 워드 라인에서 제2 판독 패스 전압 값을 인가하는 단계를 포함하고, 상기 제1 판독 패스 전압 값은 상기 제2 판독 패스 전압 값과는 상이한, 방법.
  12. 제8항에 있어서, 각각의 데이터 유지 보상 스킴을 적용하는 단계는, 상기 선택된 워드 라인의 상기 메모리 셀들의 제3 세트에 대해 식별되는 상기 복수의 구역들의 각각의 구역에 대해 상기 선택된 워드 라인에서 상이한 판독 전압 값들을 인가하는 단계를 포함하는, 방법.
  13. 제8항에 있어서, 상기 복수의 구역들 중 제1 구역의 각각의 데이터 상태 조합은, 데이터 상태들의 제1 세트로부터의 상기 메모리 셀들의 제1 세트의 메모리 셀의 데이터 상태, 및 데이터 상태들의 제2 세트로부터의 상기 메모리 셀들의 제2 세트의 메모리 셀의 데이터 상태를 포함하고, 상기 데이터 상태들의 제1 세트는 상기 데이터 상태들의 제2 세트와 동일한 데이터 상태들을 포함하는, 방법.
  14. 제13항에 있어서, 상기 복수의 구역들 중 제2 구역의 각각의 데이터 상태 조합은, 데이터 상태들의 제3 세트로부터의 상기 메모리 셀들의 제1 세트의 메모리 셀의 데이터 상태, 및 데이터 상태들의 제4 세트로부터의 상기 메모리 셀들의 제2 세트의 메모리 셀의 데이터 상태를 포함하고, 상기 데이터 상태들의 제3 세트는 상기 데이터 상태들의 제4 세트에 포함되지 않은 적어도 하나의 데이터 상태를 포함하는, 방법.
  15. 메모리 장치의 복수의 메모리 셀들과 통신하는 제어기로서,
    상기 워드 라인들의 세트 중 제1 워드 라인의 메모리 셀들의 제1 세트 및 상기 워드 라인들의 세트 중 제2 워드 라인의 메모리 셀들의 제2 세트에 대한 데이터 상태들을 결정하도록 - 상기 데이터 상태들의 각각은, 상기 메모리 셀들의 제1 세트 및 메모리 셀들의 제2 세트가 저장하도록 구성되는 복수의 데이터 상태들 중 임의의 것이고, 상기 제1 및 제2 워드 라인들은 상기 워드 라인들의 세트 중 선택된 워드 라인에 인접함 -;
    상기 데이터 상태들의 각각의 데이터 상태 조합에 대해 복수의 구역들 중 하나의 구역을 식별하도록 - 각각의 데이터 상태 조합은 상기 메모리 셀들의 제1 세트의 메모리 셀의 데이터 상태 및 상기 메모리 셀들의 제2 세트의 메모리 셀의 데이터 상태를 포함하고, 상기 메모리 셀들의 제1 세트의 상기 메모리 셀 및 상기 메모리 셀들의 제2 세트의 상기 메모리 셀은 상기 선택된 워드 라인의 메모리 셀들의 제3 세트의 메모리 셀에 인접하고, 상기 복수의 구역들의 각각의 구역은 데이터 유지 보상 스킴에 대응함 -; 그리고
    상기 선택된 워드 라인의 상기 메모리 셀들의 제3 세트에 대해 식별되는 상기 복수의 구역들 중 임의의 구역들에 대응하여 각각의 데이터 유지 보상 스킴을 적용하는 것을 포함하는 상기 선택된 워드 라인에 대한 판독 동작을 수행하도록 구성되는, 제어기.
  16. 제15항에 있어서, 상기 제1 워드 라인의 상기 메모리 셀들의 제1 세트 및 상기 제2 워드 라인의 상기 메모리 셀들의 제2 세트에 대한 데이터 상태들을 결정하는 것은, 상기 제1 워드 라인 및 상기 제2 워드 라인에 대한 판독 동작을 실질적으로 유사한 시간에 수행하는 것을 포함하는, 제어기.
  17. 제15항에 있어서, 상기 제1 워드 라인의 상기 메모리 셀들의 제1 세트 및 상기 제2 워드 라인의 상기 메모리 셀들의 제2 세트에 대한 데이터 상태들을 결정하는 것은, 상기 제1 워드 라인 및 상기 제2 워드 라인에 대한 판독 동작들을 순차적으로 수행하는 것을 포함하는, 제어기.
  18. 제15항에 있어서, 각각의 데이터 유지 보상 스킴을 적용하는 것은,
    상기 복수의 구역들 중 제1 구역에 대해 상기 제1 워드 라인에서 제1 판독 패스 전압 값을 인가하는 것; 및
    상기 복수의 구역들 중 제2 구역에 대해 상기 제1 워드 라인에서 제2 판독 패스 전압 값을 인가하는 것을 포함하고, 상기 제1 판독 패스 전압 값은 상기 제2 판독 패스 전압 값과는 상이한, 제어기.
  19. 제15항에 있어서, 각각의 데이터 유지 보상 스킴을 적용하는 것은, 상기 선택된 워드 라인의 상기 메모리 셀들의 제3 세트에 대해 식별되는 상기 복수의 구역들의 각각의 구역에 대해 상기 선택된 워드 라인에서 상이한 판독 전압 값들을 인가하는 것을 포함하는, 제어기.
  20. 제15항에 있어서, 상기 복수의 구역들 중 제1 구역의 각각의 데이터 상태 조합은, 데이터 상태들의 제1 세트로부터의 상기 메모리 셀들의 제1 세트의 메모리 셀의 데이터 상태, 및 데이터 상태들의 제2 세트로부터의 상기 메모리 셀들의 제2 세트의 메모리 셀의 데이터 상태를 포함하고, 상기 데이터 상태들의 제1 세트는 상기 데이터 상태들의 제2 세트와 동일한 데이터 상태들을 포함하는, 제어기.
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