CN111326518A - 半导体存储器装置 - Google Patents

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Abstract

提供了一种半导体存储器装置。所述半导体存储器装置包括：共源极线；基底，位于共源极线上；多个栅电极，布置在基底上并且在与共源极线的顶表面垂直的第一方向上彼此间隔开；多个绝缘膜，布置在所述多个栅电极之间；多个沟道结构，在第一方向上穿透通过所述多个栅电极和所述多个绝缘膜；以及多个剩余牺牲膜，布置在基底上并且在第一方向上彼此间隔开，其中，所述多个栅电极设置在所述多个剩余牺牲膜的相对的侧上。

Description

半导体存储器装置
本申请要求于2018年12月14日在韩国知识产权局提交的第10-2018-0162155号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
发明构思涉及一种半导体存储器装置及其制造方法，更具体地说，涉及一种具有三维结构的半导体存储器装置和一种制造该半导体存储器装置的方法。
背景技术
具有多功能特性的信息和通信装置采用具有高容量和高集成密度的存储器装置。随着存储器单元尺寸减小，包括在存储器装置中的操作电路和/或布线结构变得更加复杂。因此，具有增大的集成密度的存储器装置可以预见其电特性的下降。
发明内容
根据发明构思的一个示例性实施例，提供了一种半导体存储器装置，所述半导体存储器装置包括：共源极线；基底，位于共源极线上；多个栅电极，布置在基底上并且在垂直于共源极线的顶表面的第一方向上彼此间隔开；多个绝缘膜，布置在所述多个栅电极之间；多个沟道结构，在第一方向上穿透通过所述多个栅电极和所述多个绝缘膜；以及多个剩余牺牲膜，布置在基底上并且在第一方向上彼此间隔开，其中，所述多个栅电极设置在所述多个剩余牺牲膜的相对侧上。
根据发明构思的另一示例性实施例，提供了一种半导体存储器装置，所述半导体存储器装置包括：基底；盒结构，位于基底上；以及多个通孔，穿透通过盒结构，其中，盒结构包括在垂直于基底的顶表面的第一方向上彼此间隔开的多个剩余牺牲膜以及布置在所述多个剩余牺牲膜之间的多个绝缘膜。
根据发明构思的又一示例性实施例，提供了一种半导体存储器装置，所述半导体存储器装置包括：基底；第一栅极堆叠结构和第二栅极堆叠结构，沿水平方向在基底上延伸，并且包括在竖直方向上堆叠的多个栅电极层，所述多个栅电极层具有导电性；多个沟道结构，在竖直方向上穿透通过第一栅极堆叠结构和第二栅极堆叠结构中的一个；剩余牺牲膜堆叠结构，布置在第一栅极堆叠结构和第二栅极堆叠结构之间，并且包括在竖直方向上堆叠的多个牺牲膜，所述多个牺牲膜具有绝缘性质；以及共源极线抽头布线，设置在剩余牺牲膜堆叠结构上。
根据发明构思的再一示例性实施例，提供了一种制造半导体存储器装置的方法。所述方法包括：在包括***晶体管的***电路上形成共源极线和基底；形成包括交替地堆叠在基底上的牺牲膜和绝缘膜的初始堆叠结构；形成穿透通过初始堆叠结构的沟道结构；以及形成穿透通过初始堆叠结构并沿第一方向在基底上延伸的第一字线切割和第二字线切割，第一字线切割在第一方向上具有与第二字线切割不同的长度。
根据发明构思的一个示例性实施例，提供了一种半导体存储器装置，所述半导体存储器装置包括：共源极线，设置在绝缘层上；基底，与共源极线叠置；栅电极堆叠件，设置在基底上；牺牲膜结构，设置在基底上，其中，栅电极堆叠件设置在牺牲膜结构的相对侧上；第一过孔，穿透牺牲膜结构并电连接到晶体管；以及第二过孔，穿透牺牲膜结构并接触共源极线。
附图说明
通过参照附图对发明构思的示例性实施例进行详细描述，将更清楚地理解发明构思的上述和其它特征，在附图中：
图1是根据发明构思的示例性实施例的半导体存储器装置的框图；
图2是根据发明构思的示例性实施例的半导体存储器装置的示意透视图；
图3是用于说明根据发明构思的示例性实施例的半导体存储器装置的操作的电路图；
图4是根据发明构思的示例性实施例的半导体存储器装置的平面图；
图5A和图5B是图4的半导体存储器装置的相应部分的放大平面图；
图6A、图6B、图6C和图6D是沿图4中的线I-I'和线II-II'截取的剖视图；
图7A、图7B、图7C和图7D是根据发明构思的示例性实施例的半导体存储器装置的平面图；
图8是根据发明构思的示例性实施例的制造半导体存储器装置的方法的流程图；以及
图9A、图9B、图9C、图9D、图9E、图9F、图9G、图9H、图9I、图9J和图9K是根据发明构思的示例性实施例的制造半导体存储器装置的方法中的阶段的剖视图。
具体实施方式
图1是根据发明构思的示例性实施例的半导体存储器装置10的框图。半导体存储器装置10可以包括存储器单元阵列50和***电路60。根据发明构思的示例性实施例，半导体存储器装置10还可以包括数据输入/输出电路或输入/输出接口。
存储器单元阵列50可以连接到串选择线SSL、字线WL、地选择线GSL和位线BL。***电路60可以包括控制逻辑61、行解码器62和页缓冲器63。根据发明构思的示例性实施例，存储器单元阵列50可以通过串选择线SSL、字线WL和地选择线GSL连接到行解码器62。存储器单元阵列50可以通过位线BL连接到页缓冲器63，并且通过共源极线CSL连接到共源极线(CSL)驱动器64。
存储器单元阵列50可以包括多个存储器单元。根据发明构思的示例性实施例，存储器单元阵列50的存储器单元可以包括闪存单元。在下文中，在下面的实施例的描述中假设存储器单元是NAND闪存单元，但发明构思不限于此。例如，存储器单元可以包括诸如电阻随机存取存储器(ReRAM)单元的电阻存储器单元、相变RAM(PRAM)单元或磁RAM(MRAM)单元。
存储器单元阵列50可以包括多个块，例如，第一块BLK1至第z块BLKz。每个块可以具有平面结构或三维(3D)结构。根据发明构思的示例性实施例，存储器单元阵列50可以包含包括单层单元(SLC)的SLC块、包括多层单元(MLC)的MLC块、包括三层单元(TLC)的TLC块和包括四层单元(QLC)的QLC块中的至少一种。根据发明构思的示例性实施例，第一块BLK1至第z块BLKz中的一些可以是SLC块，而其它块可以是MLC块、TLC块或QLC块。
***电路60可以从半导体存储器装置10外部接收地址ADDR、命令CMD和控制信号CTRL。根据发明构思的示例性实施例，***电路60可以向半导体存储器装置10的外部装置发送数据DATA或者从外部装置接收数据DATA。根据发明构思的示例性实施例，***电路60还可以包括诸如产生用于半导体存储器装置10的操作的各种电压的电压产生器电路和校正从存储器单元阵列50读取的数据中的错误的错误校正电路的各种子电路。
控制逻辑61可以控制半导体存储器装置10的所有操作。控制逻辑61可以控制半导体存储器装置10，使得执行与从存储器控制器提供的命令CMD对应的存储器操作。控制逻辑61可以响应于从存储器控制器提供的控制信号CTRL产生半导体存储器装置10中使用的各种内部控制信号。根据发明构思的示例性实施例，控制逻辑61可以在存储器操作(诸如编程操作或擦除操作)期间控制字线WL和位线BL的电压电平。
行解码器62可以响应于从存储器控制器提供的地址ADDR选择第一块BLK1至第z块BLKz中的至少一个。行解码器62可以选择响应于地址ADDR选择的存储器块的字线中的至少一条。
行解码器62可以将用于存储器操作的电压发送到选择的存储器块的选择的字线。例如，在编程操作期间，行解码器62可以向选择的字线发送编程电压和验证电压，并向未选择的字线发送通过电压。此外，行解码器62可以响应于地址ADDR选择一些串选择线SSL。
页缓冲器63可以通过位线BL连接到存储器单元阵列50。页缓冲器63可以操作为写入驱动器或读出放大器。例如，在编程操作期间，页缓冲器63可以作为写入驱动器操作，并且将用于使数据存储在存储器单元阵列50中的电压施加到位线BL。在读取操作期间，页缓冲器63可以作为读出放大器操作并且读出存储在存储器单元阵列50中的数据。
CSL驱动器64可以通过共源极线CSL连接到存储器单元阵列50。CSL驱动器64可以在控制逻辑61的控制下向共源极线CSL施加共源极电压。
图2是示意性地示出根据发明构思的示例性实施例的图1的半导体存储器装置10的结构的视图。半导体存储器装置10可以包括存储器单元阵列50和***电路60。半导体存储器装置10的元件可以通过半导体制造工艺形成。
参照图1和图2，半导体存储器装置10可以包括第一半导体装置层L1和第二半导体装置层L2。根据发明构思的示例性实施例，第二半导体装置层L2可以在第一方向(例如，Z方向)上布置在第一半导体装置层L1上。根据发明构思的示例性实施例，图1中的存储器单元阵列50可以形成在第二半导体装置层L2中，图1中的***电路60可以形成在第一半导体装置层L1中。
第一半导体装置层L1可以包括下基底。第一半导体装置层L1可以包括下基底上的半导体元件(例如，晶体管)和用于半导体元件的布线的图案。例如，已经参照图1描述的与控制逻辑61、行解码器62、页缓冲器63和CSL驱动器64对应的电路可以形成在第一半导体装置层L1中。
第二半导体装置层L2可以包括至少一个导电层和导电层上的上基底。根据发明构思的示例性实施例，上基底和下基底中的每个的顶表面可以基本上垂直于第一方向，例如，Z方向，但是发明构思不限于此。根据发明构思的示例性实施例，上基底可以包括多个层。第二半导体装置层L2可以包括上基底上的存储器单元阵列50。根据发明构思的示例性实施例，所述至少一个导电层可以作为用于存储器单元阵列50的共源极操作。
根据发明构思的示例性实施例，导电图案可以形成在第二半导体装置层L2中，以将存储器单元阵列50连接到第一半导体装置层L1中的***电路60。根据发明构思的示例性实施例，字线WL可以在垂直于第一方向(例如，Z方向)的第二方向(例如，X方向)上延伸。根据发明构思的示例性实施例，位线BL可以在垂直于第一方向(例如，Z方向)的第三方向(例如，Y方向)上延伸。第一方向(例如，Z方向)、第二方向(例如，X方向)和第三方向(例如，Y方向)可以彼此基本上垂直。在下文中使用的术语“竖直方向”可以指与第一方向(例如，Z方向)基本上平行的方向，并且术语“竖直水平”可以指在第一方向(例如，Z方向)上的高度。此外，术语“水平方向”可以指垂直于第一方向(例如，Z方向)但相对于第二方向(例如，X方向)和第三方向(例如，Y方向)倾斜的方向。
存储器单元阵列50的存储器单元可以经由字线WL和位线BL来存取。字线WL和位线BL可以电连接到形成在第一半导体装置层L1中的***电路60。
因此，半导体存储器装置10可以具有其中存储器单元阵列50和***电路60在第一方向(例如，Z方向)上布置的结构，例如，***上单元或***之上单元(COP)结构。根据发明构思的示例性实施例，除存储器单元阵列50之外的所有电路可以布置在存储器单元阵列50下方，因此，COP结构可以有效地减小水平面积。因此，可以增加集成到半导体存储器装置10中的存储器单元的数量。
根据发明构思的示例性实施例，半导体存储器装置10还可以包括用于电连接到外部电路的多个垫(pad，或称为“焊盘”)。例如，半导体存储器装置10可以包括用于输入/输出从外部装置接收的命令CMD、地址ADDR和控制信号CTRL的多个垫或者用于输入/输出数据的多个垫。垫可以布置成与***电路60相邻。
图3是示出根据发明构思的示例性实施例的图1中的第一块BLK1至第z块BLKz之中的第一存储器块BLK1的等效电路的电路图。参照图3，第一存储器块BLK1可以实现为具有竖直结构的NAND闪存。与第一存储器块BLK1类似，第二块BLK2至第z块BLKz(见图1)中的每个可以实现为NAND闪存。第一存储器块BLK1可以包括多个NAND串NS11、NS12、NS13、NS21、NS22和NS23、多条地选择线(例如，第一地选择线GSL1和第二地选择线GSL2)、多条串选择线(例如，第一串选择线SSL1和第二串选择线SSL2)、多条字线(例如，第一字线至第八字线WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8)、多条位线(例如，第一位线至第三位线BL1、BL2和BL3以及共源极线CSL。NAND串、字线、位线、地选择线和串选择线的数量可以根据发明构思的示例性实施例而以各种方式改变。
根据发明构思的示例性实施例，NAND串NS11至NS23可以连接在第一位线BL1至第三位线BL3与共源极线CSL之间。每个NAND串(例如，NAND串NS11)可以包括串联连接的串选择晶体管SST、多个存储器单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8、第一地选择晶体管GST1和第二地选择晶体管GST2。
共同连接到单条位线的NAND串可以形成单个列。例如，共同连接到第一位线BL1的NAND串NS11和NS21可以形成第一列，共同连接到第二位线BL2的NAND串NS12和NS22可以形成第二列，共同连接到第三位线BL3的NAND串NS13和NS23可以形成第三列。
连接到单条串选择线的NAND串可以形成单个行。例如，连接到第一串选择线SSL1的NAND串NS11、NS12和NS13可以对应于第一行，连接到第二串选择线SSL2的NAND串NS21、NS22和NS23可以对应于第二行。
串选择晶体管SST可以连接到第一串选择线SSL1和第二串选择线SSL2中的相应的一条串选择线。存储器单元MC1至MC8可以分别连接到第一字线WL1至第八字线WL8。第一地选择晶体管GST1和第二地选择晶体管GST2可以分别连接到地选择线GSL1和GSL2。串选择晶体管SST可以连接到第一位线BL1至第三位线BL3中的相应的一条位线。第一地选择晶体管GST1可以连接到共源极线CSL。
根据发明构思的示例性实施例，布置在相同水平处的字线(例如，WL1)可以彼此连接。根据发明构思的示例性实施例，布置在相同水平处的串选择线SSL1和SSL2可以彼此分离。例如，当对连接到第一字线WL1并且包括在对应于第一行的NAND串NS11、NS12和NS13中的存储器单元进行编程时，选择第一字线WL1和第一串选择线SSL1。根据发明构思的示例性实施例，在一个水平处存在一条地选择线(例如，GSL1或GSL2)，但是发明构思不限于此。例如，在一个水平处可以有分离的地选择线。
图4是根据发明构思的示例性实施例的半导体存储器装置10的平面图。图5A和图5B是图4的半导体存储器装置10的相应部分的放大平面图。例如，图5A和图5B分别是半导体存储器装置10的第一字线接触结构WCS1和第二字线接触结构WCS2的放大平面图。图4中的线II-II'可以对应于图5B中的线II-II'。图6A至图6D是沿图4中的线I-I'和线II-II'截取的剖视图。例如，图6A至图6D是根据发明构思的不同实施例的剖视图。
参照图4至图6A，半导体存储器装置10可以包含包括***电路的第一半导体装置层L1和包括存储器单元阵列的第二半导体装置层L2。半导体存储器装置10可以具有其中第二半导体装置层L2堆叠在第一半导体装置层L1上的结构。
第一半导体装置层L1可以包括下基底101、下基底101上的***晶体管111和112、电连接到***晶体管111和112的***电路布线以及覆盖***晶体管111和112及***电路布线的下绝缘层160。根据发明构思的示例性实施例，下绝缘层160可以包括绝缘材料。根据发明构思的示例性实施例，下绝缘层160可以包括氧化硅、氮化硅或氮氧化硅，但不限于此。
根据发明构思的示例性实施例，下基底101可以包括半导体基底，半导体基底包括诸如单晶硅或单晶锗的半导体材料。可以形成沟槽和填充沟槽的隔离层102，以在下基底101中限定有源区和非有源区。
根据发明构思的示例性实施例，***晶体管111和112可以形成图1中的***电路60。根据发明构思的示例性实施例，一些***晶体管(例如，***晶体管112)可以形成参照图1描述的CSL驱动器64。根据发明构思的示例性实施例，***晶体管112可以通过形成在第一半导体装置层L1中的布线和形成在第二半导体装置层L2中的布线连接到共源极线CSL。根据发明构思的示例性实施例，***晶体管112可以通过共源极线CSL向将在下面进行描述的上基底提供共源极电压。
***电路布线可以包括顺序堆叠在下基底101上的多个***导电图案140。***电路布线还可以包括将***晶体管111和112连接到位于不同的水平处的***导电图案140的多个***过孔130。虽然示出了***电路布线包括位于三个水平处的***导电图案140和将***导电图案140彼此连接的***过孔130，但是发明构思不限于此。***电路布线可以包括位于一个水平、两个水平或者四个或更多个水平处的***导电线以及将***导电线彼此连接的过孔。
根据发明构思的示例性实施例，***导电图案140和***过孔130可以包括导电材料。根据发明构思的示例性实施例，***导电图案140和***过孔130可以包括钨、钽、钴、镍、硅化钨、硅化钽、硅化钴或硅化镍。根据发明构思的示例性实施例，***导电图案140和***过孔130可以包括多晶硅。
第二半导体装置层L2可以包括共源极线CSL、共源极线CSL上的上基底201、堆叠结构SS、O-N盒ONB和上绝缘层260。堆叠结构SS和O-N盒ONB布置在上基底201上。上绝缘层260覆盖堆叠结构SS、O-N盒ONB、上基底201。根据发明构思的示例性实施例，第二半导体装置层L2还可以包括用于允许堆叠结构SS作为存储器单元阵列(图1中的50)操作的布线。
共源极线CSL可以布置在第一半导体装置层L1上。根据发明构思的示例性实施例，共源极线CSL可以是平坦的。根据发明构思的示例性实施例，共源极线CSL可以包括钨(W)或钨化合物。根据发明构思的示例性实施例，可以部分蚀刻共源极线CSL，并且因此，中间绝缘膜205的下部可以布置在共源极线CSL的蚀刻部分中，以被共源极线CSL围绕。
根据发明构思的示例性实施例，上基底201可以是用于支撑堆叠结构SS和O-N盒ONB的支撑层。根据发明构思的示例性实施例，上基底201可以包括多个层，但不限于此。例如，上基底201可以是单层。根据发明构思的示例性实施例，上基底201可以包括共源极线CSL上的第一上基底层201a、第一上基底层201a上的第二上基底层201b和第二上基底层201b上的第三上基底层201c。根据发明构思的示例性实施例，第一上基底层201a可以与第二上基底层201b接触。根据发明构思的示例性实施例，第二上基底层201b可以与第三上基底层201c接触。根据发明构思的示例性实施例，第二上基底层201b可以包括暴露第一上基底层201a的顶表面的开口。根据发明构思的示例性实施例，第三上基底层201c可以经由开口部分地接触第一上基底层201a。
根据发明构思的示例性实施例，中间绝缘膜205可以延伸到与上基底201的顶表面相同的水平。根据发明构思的示例性实施例，中间绝缘膜205可以由第一上基底层201a至第三上基底层201c围绕。根据发明构思的示例性实施例，中间绝缘膜205可以与第一上基底层201a至第三上基底层201c接触。
根据发明构思的示例性实施例，第一上基底层201a至第三上基底层201c可以包括多晶硅。根据发明构思的示例性实施例，第一上基底层201a至第三上基底层201c可以包括掺杂的多晶硅膜。根据发明构思的示例性实施例，第一上基底层201a至第三上基底层201c可以彼此以大约相同的浓度掺杂。
第一上基底层201a至第三上基底层201c可以包括体硅基底、绝缘体上硅(SOI)基底、锗基底、绝缘体上锗(GOI)基底、硅锗基底或通过选择性外延生长(SEG)获得的外延薄膜基底。第一上基底层201a至第三上基底层201c可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝镓(AlGaAs)或其混合物。
堆叠结构SS可以布置在上基底201上。堆叠结构SS可以包括在第一方向(例如，Z方向)上彼此间隔开的多个栅电极240。根据发明构思的示例性实施例，按照从上基底201开始的顺序，栅电极240可以对应于已经参照图3描述的第一地选择晶体管GST1和第二地选择晶体管GST2、存储器单元MC1至MC8以及串选择晶体管SST。尽管在图6A中示出了八个栅电极240作为存储器单元操作，但是发明构思不限于此。例如，各种数量的栅电极240(例如，4、16、32或64个栅电极240)可以作为存储器单元操作。
根据发明构思的示例性实施例，至少一个虚设栅电极也可以布置在对应于第二地选择晶体管GST2(见图3)的栅电极240与对应于存储器单元MC1的栅电极240之间。可选择地，至少一个虚设栅电极可以布置在对应于串选择晶体管SST(见图3)的栅电极240与对应于存储器单元MC8的栅电极240之间。在这种情况下，可以减少相邻栅电极240之间的单元间干扰。
根据发明构思的示例性实施例，栅电极240可以包括导电材料。根据发明构思的示例性实施例，栅电极240可以包括钨、钽、钴、镍、硅化钨、硅化钽、硅化钴或硅化镍。根据发明构思的示例性实施例，栅电极240可以包括多晶硅。根据发明构思的示例性实施例，下面将描述的第一通孔至第三通孔271、273和277、字线接触过孔275、位线接触过孔283、第一上导电过孔至第三上导电过孔282、285和287、第一上导电图案284和第二上导电图案290以及虚设位线接触过孔283D可以包括上面与栅电极240相关地作为示例提及的材料中的至少一种。
每个绝缘膜230的第一部分230a可以布置在相邻的栅电极240之间。因此，堆叠结构SS可以包括栅电极240和每个绝缘膜230的第一部分230a。根据发明构思的示例性实施例，第一上绝缘层261和第二上绝缘层263可以布置在堆叠结构SS上。第一上绝缘层261和第二上绝缘层263可以包括绝缘材料。
根据发明构思的示例性实施例，多个沟道结构250可以在第一方向(例如，Z方向)上穿透通过第一上绝缘层261和堆叠结构SS。根据示例性实施例，沟道结构250可以穿透上基底201的至少一部分。根据发明构思的示例性实施例，沟道结构250可以穿透第一上基底层201a的至少一部分。因此，沟道结构250的各自的顶表面可以与第一上绝缘层261的顶表面形成一个平面，且沟道结构250的各自的底表面可以位于比第一上基底层201a的顶表面低的水平处。相邻的沟道结构250可以在第二方向和第三方向(例如，X方向和Y方向)上彼此间隔开特定距离。
根据发明构思的示例性实施例，每个沟道结构250可以包括多个层。根据发明构思的示例性实施例，每个沟道结构250可以包括栅极绝缘膜251、沟道层253和掩埋绝缘膜255。
根据发明构思的示例性实施例，栅极绝缘膜251可以具有共形的厚度。根据发明构思的示例性实施例，栅极绝缘膜251可以形成每个沟道结构250的底表面和外表面。因此，栅极绝缘膜251可以使沟道层253与栅电极240绝缘。
根据发明构思的示例性实施例，栅极绝缘膜251可以包括具有共形的厚度的多个层。根据发明构思的示例性实施例，栅极绝缘膜251可以包括隧道绝缘层、电荷存储层和阻挡绝缘层。在这种情况下，阻挡金属层还可以布置在栅极绝缘膜251与栅电极240之间。隧道绝缘层可以包括氧化硅、氧化铪、氧化铝、氧化锆或氧化钽。电荷存储层可以是存储从沟道层253隧穿的电子的区域。电荷存储层可以包括氮化硅、氮化硼、氮化硅硼或掺杂杂质的多晶硅。阻挡绝缘层可以包括单层或其堆叠层，单层包括氧化硅、氮化硅、氧化铪、氧化铝、氧化锆或氧化钽。然而，阻挡绝缘层的材料不限于此，而是可以包括具有高介电常数的介电材料。
根据发明构思的示例性实施例，栅极绝缘膜251可以不与第二上基底层201b处于同一水平处。这是由于通过第二上基底层201b的替换工艺部分地去除了栅极绝缘膜251。因此，沟道层253可以与第二上基底层201b接触。
根据发明构思的示例性实施例，沟道层253可以部分填充由栅极绝缘膜251限定的内部空间。形成在栅极绝缘膜251的内表面上的沟道层253可以具有共形的厚度。根据发明构思的示例性实施例，沟道层253的顶部可以比沟道层253的侧壁厚。
根据发明构思的示例性实施例，由沟道层253限定的空间可以填充有掩埋绝缘膜255。掩埋绝缘膜255的顶表面可以被沟道层253的顶部覆盖。根据发明构思的示例性实施例，沟道层253的顶表面可以用作用于电连接到位线接触过孔283的垫。在一些情况下，可以在沟道层253的顶表面上设置单独的接触垫。
尽管在图6A中示出了栅极绝缘膜251覆盖沟道层253的底表面，但是发明构思不限于此。例如，栅极绝缘膜可以暴露沟道层的底表面，并且可以仅形成沟道结构的侧壁。在这种情况下，通过SEG从上基底生长的半导体图案可以与沟道层的底表面接触，并且沟道层可以不直接连接到上基底。
根据发明构思的示例性实施例，位线接触过孔283可以通过第一上导电图案284和第二上导电过孔285连接到上导电图案，该上导电图案对应于第二上导电图案290之中的位线BL。因此，沟道结构250可以电连接到位线BL。
根据发明构思的示例性实施例，第一虚设沟道结构250D1可以穿透通过堆叠结构SS。根据发明构思的示例性实施例，第一虚设沟道结构250D1可以布置在沟道结构250之间。根据发明构思的示例性实施例，选择线切割SLC可以在竖直方向上与第一虚设沟道结构250D1叠置。因此，第一虚设沟道结构250D1可以具有由部分去除每个沟道结构250的顶部而得到的结构。根据发明构思的示例性实施例，第一虚设沟道结构250D1可以不连接到位线BL。
根据发明构思的示例性实施例，第一字线切割WLC1可以在第一方向(例如，Z方向)上穿透通过第一上绝缘层261、第二上绝缘层263和堆叠结构SS。根据发明构思的示例性实施例，第一字线切割WLC1可以部分穿透第一上基底层201a。
根据发明构思的示例性实施例，第一字线切割填充膜WLCI1可以填充第一字线切割WLC1的内部空间。根据发明构思的示例性实施例，第一字线切割填充膜WLCI1可以包括诸如氧化硅、氮化硅或氮氧化硅的绝缘材料。根据发明构思的示例性实施例，第一字线切割填充膜WLCI1可以使布置在一个竖直水平处的栅电极240绝缘。根据发明构思的示例性实施例，第一字线切割填充膜WLCI1可以使彼此相邻且位于相同竖直水平处的栅电极240和虚设栅电极240D绝缘。
根据发明构思的示例性实施例，多个虚设栅电极240D可以与栅电极240间隔开并且使第一字线切割填充膜WLCI1位于虚设栅电极240D与栅电极240之间。根据发明构思的示例性实施例，虚设栅电极240D可以在第一方向(例如，Z方向)上彼此间隔开。
根据发明构思的示例性实施例，多个剩余牺牲膜220R可以与栅电极240分离并且使第一字线切割填充膜WLCI1位于剩余牺牲膜220R与栅电极240之间。根据发明构思的示例性实施例，剩余牺牲膜220R可以在第一方向(例如，Z方向)上彼此间隔开。根据发明构思的示例性实施例，每个绝缘膜230的第二部分230b可以布置在相邻的剩余牺牲膜220R之间，并且每个绝缘膜230的第三部分230c可以布置在相邻的虚设栅电极240D之间。
根据发明构思的示例性实施例，剩余牺牲膜220R和相应的绝缘膜230的第二部分230b可以形成O-N盒ONB。根据发明构思的示例性实施例，第一通孔271和第二通孔273可以在第一方向(例如，Z方向)上穿透通过O-N盒ONB。根据发明构思的示例性实施例，第一通孔271和第二通孔273中的每个的在第一方向(例如，Z方向)上的长度可以大于堆叠结构SS的在第一方向(例如，Z方向)上的长度。因此，第一通孔271和第二通孔273可以与剩余牺牲膜220R和绝缘膜230接触。
根据发明构思的示例性实施例，第一通孔271也可以穿透中间绝缘膜205与下绝缘层160的一部分。根据发明构思的示例性实施例，第一通孔271可以经由***布线层连接到***晶体管111。根据发明构思的示例性实施例，第二通孔273可以连接到共源极线CSL。根据发明构思的示例性实施例，共源极线CSL的顶部可以在形成第二通孔273的工艺期间被部分蚀刻，因此，共源极线CSL可以具有凹进结构。因此，第二通孔273的底表面可以位于比共源极线CSL的顶表面低的水平处。
根据发明构思的示例性实施例，第二通孔273可以通过第一上导电过孔至第三上导电过孔282、285和287以及第一上导电图案284和第二上导电图案290连接到共源极线抽头布线CTW。根据发明构思的示例性实施例，位线BL中的一条可以通过第三上导电过孔287连接到共源极线抽头布线CTW。根据发明构思的示例性实施例，连接到共源极线抽头布线CTW的位线BL可以用作共源极线CSL的布线，并因此与其它位线BL不同地操作。
根据发明构思的示例性实施例，第二虚设沟道结构250D2可以穿透通过虚设栅电极240D。根据发明构思的示例性实施例，第二虚设沟道结构250D2可以具有与沟道结构250类似的结构。例如，第二虚设沟道结构250D2的虚设栅极绝缘层251D、虚设沟道层253D和虚设掩埋绝缘层255D可以分别具有与每个沟道结构250的栅极绝缘膜251、沟道层253和掩埋绝缘膜255相同的结构。根据发明构思的示例性实施例，第二虚设沟道结构250D2可以通过虚设位线接触过孔283D和第二上导电过孔285连接到作为位线BL的第二上导电图案290。因此，第二虚设沟道结构250D2可以电连接到位线BL，但是可以不作为存储器单元操作，因为虚设栅电极240D不作为地晶体管、存储器单元和串选择晶体管的栅极操作。
如下所述，栅电极240和虚设栅电极240D的堆叠件可以具有阶梯形状。尽管图6A中仅示出了虚设栅电极240D和与其接触的虚设字线接触过孔275D的阶梯形状，但是栅电极240和与其接触的字线接触过孔275的阶梯形状与在图6A中所示的基本上相同。根据发明构思的示例性实施例，虚设字线接触过孔275D可以通过第一上导电过孔282、第一上导电图案284和第二上导电过孔285连接到第二上导电图案290。
类似地，参照图5A和图6A，字线接触过孔275可以通过第一上导电过孔282、第一上导电图案284和第二上导电过孔285连接到第二上导电图案290，第二上导电图案290分别对应于第一地选择线GSL1和第二地选择线GSL2、第一字线WL1至第八字线WL8以及第一串选择线SSL1和第二串选择线SSL2。
根据发明构思的示例性实施例，上绝缘层260可以覆盖共源极线CSL、上基底201、堆叠结构SS、O-N盒ONB以及布置在其上的布线。根据发明构思的示例性实施例，上绝缘层260可以包括诸如氧化硅、氮化硅或氮氧化硅的绝缘材料。
根据发明构思的示例性实施例，第三通孔277可以部分地穿透上绝缘层260和下绝缘层160。根据发明构思的示例性实施例，第三通孔277可以经由第一上导电过孔至第三上导电过孔282、285和287以及第一上导电图案284和第二上导电图案290连接到***电路布线。根据发明构思的示例性实施例，第三通孔277可以连接到对应于参照图1描述的CSL驱动器64的***晶体管112。因此，***晶体管112可以电连接到共源极线CSL。
参照图4的布局，堆叠结构SS可以通过在第二方向(例如，X方向)上延伸的第一字线切割WLC1彼此分离。根据发明构思的示例性实施例，堆叠结构SS中的每个的在第二方向(例如，X方向)上的长度可以小于第一字线切割WLC1的在第二方向(例如，X方向)上的长度。
根据发明构思的示例性实施例，O-N盒ONB可以位于相邻的堆叠结构SS之间。堆叠结构SS可以与O-N盒ONB分离并且使第一字线切割填充膜WLCI1位于堆叠结构SS之间。O-N盒ONB可以包括剩余牺牲膜220R和相应的绝缘膜230的第二部分230b，剩余牺牲膜220R具有平坦形状并且在第一方向(例如，Z方向)上彼此间隔开。绝缘膜230的第二部分230b中的每个可以位于相邻的剩余牺牲膜220R之间。
中间绝缘膜205与上基底201的一部分可以位于O-N盒ONB下面。因此，O-N盒ONB可以与中间绝缘膜205的顶表面和第三上基底层201c的顶表面接触。根据发明构思的示例性实施例，第一通孔271可以穿透通过中间绝缘膜205。根据发明构思的示例性实施例，第二通孔273可以在水平方向上与中间绝缘膜205间隔开。
当彼此分离并使堆叠结构SS位于其间的两个第一字线切割填充膜WLCI1之间的距离被称为第一距离D1并且在O-N盒ONB和与O-N盒ONB相邻的第一字线切割填充膜WLCI1之间的距离被称为第二距离D2时，第一距离D1可以大于第二距离D2。根据发明构思的示例性实施例，第一距离D1可以是大约1350nm，第二距离D2可以是大约1000nm，但是发明构思不限于此。第二距离D2可以是用于在其中去除牺牲膜并形成栅电极的替换工艺的最大距离。由于第一字线切割填充膜WLCI1彼此基本上平行地延伸，所以第一距离D1是相邻的第一字线切割填充膜WLCI1之间的最小水平(例如，第三方向，例如，Y方向)直线距离。类似地，第二距离D2是O-N盒ONB和与O-N盒ONB相邻的第一字线切割填充膜WLCI1之间的最小水平(例如，第三方向，例如，Y方向)直线距离。
根据发明构思的示例性实施例，第一字线接触结构WCS1可以形成在堆叠结构SS的在第二方向(例如，X方向)上的端部处，这在图5A中详细示出。尽管第一字线接触结构WCS1形成在堆叠结构SS的在第二方向(例如，X方向)上的端部处，并且在图4中没有第一字线接触结构WCS1形成在相对端部处，但是发明构思不限于此。例如，第一字线接触结构WCS1可以形成在堆叠结构SS的在第二方向(例如，X方向)上的相对端部中的每个处。
顶层处的栅电极240可以被选择线切割SLC分开。根据发明构思的示例性实施例，选择线切割SLC可以在第二方向(例如，X方向)上延伸，并且可以完全分开顶层处的栅电极240。根据发明构思的示例性实施例，选择线切割SLC的在第二方向(例如，X方向)上的长度可以小于第一字线切割WLC1的在第二方向(例如，X方向)上的长度。
根据发明构思的示例性实施例，多个虚设栅电极240D可以布置在与O-N盒ONB相邻的第一字线切割填充膜WLCI1之间。多个虚设栅电极240D可以沿着第一方向(例如，Z方向)彼此间隔开。根据发明构思的示例性实施例，虚设栅电极240D可以围绕O-N盒ONB。根据发明构思的示例性实施例，虚设栅电极240D的在第三方向(例如，Y方向)上的长度可以大于栅电极240的在第三方向(例如，Y方向)上的长度，但是发明构思不限于此。根据发明构思的示例性实施例，虚设栅电极240D中的每个的在第二方向(例如，X方向)上的长度可以与同每个虚设栅电极240D位于相同的水平处的栅电极240中的每个的在第二方向(例如，X方向)上的长度基本上相同。
根据发明构思的示例性实施例，第二字线接触结构WCS2可以形成在每个虚设栅电极240D的端部处，这在图5B中详细示出。尽管第二字线接触结构WCS2形成在每个虚设栅电极240D的在第二方向(例如，X方向)上的端部处，并且在图4中没有第二字线接触结构WCS2形成在相对端部处，但是发明构思不限于此。例如，第二字线接触结构WCS2可以形成在堆叠结构SS的两个端部处或者可以不形成第二字线接触结构WCS2。
根据发明构思的示例性实施例，第二字线切割WLC2和填充第二字线切割WLC2的第二字线切割填充膜WLCI2可以布置在每个虚设栅电极240D的在第二方向(例如，X方向)上的相对端部中的每个处。根据发明构思的示例性实施例，第二字线切割WLC2可以在第二方向(例如，X方向)上延伸。根据发明构思的示例性实施例，第二字线切割WLC2的在第二方向(例如，X方向)上的长度可以小于第一字线切割WLC1的在第二方向(例如，X方向)上的长度。根据发明构思的示例性实施例，第二字线切割WLC2可以在第二方向(例如，X方向)上比堆叠结构SS短。根据发明构思的示例性实施例，第二字线切割WLC2可以在第二方向(例如，X方向)上比O-N盒ONB短。根据发明构思的示例性实施例，第二字线切割WLC2可以在第一方向(例如，Z方向)上穿透通过每个虚设栅电极240D的一部分。每个虚设栅电极240D的所述一部分在第二方向(例如，X方向)上与每个虚设栅电极240D的端部相邻。
根据发明构思的示例性实施例，单个第二字线切割填充膜WLCI2可以位于相邻的第一字线切割填充膜WLCI1之间，但是发明构思不限于此。例如，至少两个第二字线切割填充膜WLCI2可以位于相邻的第一字线切割填充膜WLCI1之间。相邻的第一字线切割填充膜WLCI1之间的第二字线切割填充膜WLCI2的数量可以根据O-N盒ONB的尺寸而不同。在每个虚设栅电极240D的在第二方向(例如，X方向)上的端部处的第二字线切割填充膜WLCI2的数量可以不同于在每个虚设栅电极240D的相对端部处的第二字线切割填充膜WLCI2的数量。根据发明构思的示例性实施例，每个第二字线切割填充膜WLCI2与O-N盒ONB之间的在第二方向(例如，X方向)上的距离可以是第二距离D2。
根据发明构思的示例性实施例，共源极线抽头布线CTW可以在第二方向(例如，X方向)上延伸。根据发明构思的示例性实施例，共源极线抽头布线CTW的在第二方向(例如，X方向)上的长度可以大于共源极线CSL的在第二方向(例如，X方向)上的长度，但是发明构思不限于此。共源极线抽头布线CTW的在第二方向(例如，X方向)上的长度可以等于或小于共源极线CSL的在第二方向(例如，X方向)上的长度。
根据发明构思的示例性实施例，共源极线抽头布线CTW可以在第二方向(例如，X方向)上从共源极线CSL向外突出。尽管共源极线抽头布线CTW的在第二方向(例如，X方向)上的两个端部在图4中从共源极线CSL突出，但是发明构思不限于此。共源极线抽头布线CTW的在第二方向(例如，X方向)上的仅一个端部可以从共源极线CSL突出。
根据发明构思的示例性实施例，共源极线抽头布线CTW可以在O-N盒ONB之上延伸。根据发明构思的示例性实施例，共源极线抽头布线CTW可以电连接到多个第二通孔273。因此，可以减小共源极线CSL的电阻，并且因此可以改善半导体存储器装置10的噪声特性。根据发明构思的示例性实施例，共源极线抽头布线CTW可以不与第一通孔271和中间绝缘膜205竖直叠置。
下基底101的水平面积可以大于共源极线CSL和上基底201中的每个的水平面积。根据发明构思的示例性实施例，共源极线CSL和上基底201中的每个的整个区域可以与下基底101竖直叠置。根据发明构思的示例性实施例，共源极线CSL的水平面积可以等于上基底201的水平面积，但是发明构思不限于此。根据发明构思的示例性实施例，共源极线CSL的水平面积可以大于上基底201的水平面积。根据发明构思的示例性实施例，堆叠结构SS的水平面积可以小于上基底201的水平面积。
参照图5A，第一字线接触结构WCS1可以具有其中位于下水平处的栅电极240比位于上水平处的栅电极240在第二方向(例如，X方向)上突出得远的阶梯结构。根据发明构思的示例性实施例，第一字线接触结构WCS1可以在第二方向(例如，X方向)和第三方向(例如，Y方向)两者上具有阶梯结构。根据发明构思的示例性实施例，字线接触过孔275可以形成在阶梯结构上。根据发明构思的示例性实施例，每个字线接触过孔275可以在第二方向(例如，X方向)或第三方向(例如，Y方向)上与栅电极240的比位于上水平处的栅电极240突出得远的一部分接触。
如下所述，第一上导电图案284和第二上导电图案290可以布置在堆叠结构SS上方。根据发明构思的示例性实施例，第二上导电图案290中的每个可以在第二方向(例如，X方向)上延伸。根据发明构思的示例性实施例，在第一字线接触结构WCS1上延伸的每个第二上导电图案290可以对应于已经参照图3在上面进行了描述的第一地选择线GSL1和第二地选择线GSL2、第一字线WL1到第八字线WL8以及第一串选择线SSL1和第二串选择线SSL2中的一条。
根据发明构思的示例性实施例，分别对应于第一地选择线GSL1和第二地选择线GSL2的第二上导电图案290可以顺序地连接到布置在堆叠结构SS的底部处的两个栅电极240。根据发明构思的示例性实施例，对应于第一串选择线SSL1和第二串选择线SSL2中的每个的第二上导电图案290可以连接到堆叠结构SS的位于顶水平处的栅电极240。根据发明构思的示例性实施例，分别对应于第一字线WL1至第八字线WL8的第二上导电图案290可以从堆叠结构SS的底部顺序连接到分别位于第三水平至第十水平处的栅电极240。
参照图5A和图5B，第二字线接触结构WCS2可以具有与第一字线接触结构WCS1类似的结构。然而，第二字线接触结构WCS2的虚设栅电极240D不作为存储器单元的栅极操作。因此，第二字线接触结构WCS2中的虚设字线接触过孔275D和第二上导电图案290可以不执行用于驱动存储器单元的电路操作。因此，虚设字线接触过孔275D和第二上导电图案290可以从第二字线接触结构WCS2中完全地或部分地省略。
图6B至图6D是用于说明根据发明构思的不同实施例的半导体存储器装置的剖视图，并且对应于图6A的剖视图。将省略参照图4至图6A给出的冗余描述，下面的描述将主要集中在不同之处。
参照图6B，与图6A不同，共源极线CSL可以不被过蚀刻，而是可以与第二通孔273接触。因此，第二通孔273的底表面可以与共源极线CSL的顶表面位于相同的水平处。在图6B中，第二通孔273未到达下绝缘层160。
参照图6C，与图6A和图6B不同，第二通孔273可以不与共源极线CSL接触。因此，第二通孔273的底表面可以位于高于共源极线CSL的顶表面的竖直水平处。根据发明构思的示例性实施例，上基底201可以位于第二通孔273与共源极线CSL之间。例如，在图6C中，第二通孔273可以部分突出到第一上基底层201a中。在这种情况下，上基底201可以包括以高浓度掺杂有杂质的多晶硅，因此，第二通孔273可以电连接到共源极线CSL。
参照图6D，与图6A至图6C不同，还可以设置围绕第二通孔273的侧表面的通孔衬垫274。因此，第二通孔273可以与剩余牺牲膜220R和绝缘膜230分离。根据发明构思的示例性实施例，通孔衬垫274可以与剩余牺牲膜220R和绝缘膜230接触。
图7A至图7D是根据发明构思的不同实施例的半导体存储器装置10a、10b、10c和10d的平面图。将省略参照图4至图6A给出的冗余描述，下面的描述将主要集中在不同之处。
与中间绝缘膜205的轮廓和O-N盒ONB的轮廓在图4的平面图上共用一侧不同，中间绝缘膜205的轮廓可以在图7A的半导体存储器装置10a的平面图中被包括在O-N盒ONB的轮廓中。因此，中间绝缘膜205和O-N盒ONB中的每个的轮廓可以具有四边形形状，并且中间绝缘膜205的每一边可以比O-N盒ONB的相应边短。
在图7B的半导体存储器装置10b中，多个中间绝缘膜205可以在O-N盒ONB下面彼此分离。根据发明构思的示例性实施例，当从上方观看时，中间绝缘膜205可以彼此分离并使共源极线抽头布线CTW位于其间。
在图7C的半导体存储器装置10c中，可以省略图4中的第二字线切割WLC2和第二字线切割填充膜WLCI2。因此，O-N盒ONB和中间绝缘膜205可以在第二方向(例如，X方向)上具有相同的长度，并且O-N盒ONB和中间绝缘膜205的长度可以与堆叠结构SS的在第二方向(例如，X方向)上的长度基本上相同。
图7D的半导体存储器装置10d可以在两个第一字线切割WLC1之间包括多个第二字线切割WLC2和分别填充第二字线切割WLC2的第二字线切割填充膜WLCI2。因此，O-N盒ONB的在第三方向(例如，Y方向)上的长度可以大于当设置单个第二字线切割时的长度。根据发明构思的示例性实施例，相邻的第二字线切割WLC2之间的距离可以与相邻的第一字线切割WLC1之间的距离相同或不同。
图8是根据发明构思的示例性实施例的制造半导体存储器装置的方法的流程图。图9A至图9K是根据发明构思的示例性实施例的制造半导体存储器装置的方法中的阶段的剖视图。例如，图9A至图9K对应于图6A。
参照图8和图9A，在操作P10中，可以在***电路上形成共源极线和上基底。根据发明构思的示例性实施例，共源极线和上基底的形成可以包括形成***电路以及形成共源极线CSL、第一上基底层201a和上基底牺牲层204。
***电路的形成可以包括在下基底101中形成隔离层102，通过在下基底101上使用光致抗蚀剂图案执行第一离子注入工艺来在下基底101中按顺序(或按相反顺序)形成p阱区域和n阱区域，形成***晶体管，以及通过将导电材料图案化并且提供绝缘材料来形成***电路布线。
根据发明构思的示例性实施例，可以使用掺杂有第一杂质的多晶硅，使用化学气相沉积、原子层沉积或物理气相沉积在***电路上形成共源极线CSL、第一上基底层201a和上基底牺牲层204。根据发明构思的示例性实施例，上基底牺牲层204可以包括绝缘材料。根据发明构思的示例性实施例，上基底牺牲层204可以包括氧化硅、氮化硅或氮氧化硅。根据发明构思的示例性实施例，上基底牺牲层204可以具有比下面描述的绝缘膜(图9D中的230)高的蚀刻选择性。
此后，参照图9B，可以将上基底牺牲层204图案化并部分去除上基底牺牲层204，并且可以共形地设置第三上基底层201c。因此，第三上基底层201c可以在上基底牺牲层204被部分去除的部分中与第一上基底层201a接触。
此后，参照图9C，可以形成中间绝缘膜205和206。中间绝缘膜205和206的形成可以包括：蚀刻共源极线CSL、第一上基底层201a、上基底牺牲层204和第三上基底层201c，使得暴露下绝缘层160的顶表面；提供绝缘材料以填充通过蚀刻形成的开口；以及执行平坦化，使得暴露第三上基底层201c的顶表面。
参照图8和图9D，在操作P20中，可以在第三上基底层201c上形成包括牺牲膜220和绝缘膜230的初始堆叠结构PSS。根据发明构思的示例性实施例，初始堆叠结构PSS可以具有与上述的堆叠结构SS类似的阶梯结构。根据发明构思的示例性实施例，初始堆叠结构PSS可以包括交替堆叠的绝缘膜230和牺牲膜220。在这种情况下，绝缘膜230中的一个可以直接设置在第三上基底层201c上。根据发明构思的示例性实施例，绝缘膜230可以具有与牺牲膜220不同的材料。根据发明构思的示例性实施例，绝缘膜230和牺牲膜220可以具有高蚀刻选择性。例如，当绝缘膜230包括氧化硅时，牺牲膜220可以包括未掺杂的多晶硅或氮化硅。当绝缘膜230包括氮化硅时，牺牲膜220可以包括未掺杂的多晶硅或氧化硅。当绝缘膜230包括未掺杂的多晶硅时，牺牲膜220可以包括氮化硅或氧化硅。
根据发明构思的示例性实施例，可以形成上绝缘层260以覆盖阶梯结构。上绝缘层260可以包括绝缘材料。当上绝缘层260包括与中间绝缘膜205相同的材料时，上绝缘层260和中间绝缘膜205可以形成集成结构。在下文中，假设中间绝缘膜205集成到上绝缘层260中。类似地，中间绝缘膜206可以集成到最下绝缘膜230中。
参照图8、图9E和图9F，在操作P30中，可以形成沟道结构250和第二虚设沟道结构250D2。例如，可以在初始堆叠结构PSS上设置第一上绝缘层261，并且可以使用光致抗蚀剂在第一上绝缘层261和初始堆叠结构PSS中形成多个沟道孔CH。根据发明构思的示例性实施例，沟道孔CH可以延伸到第一上基底层201a。此后，可以随后设置栅极绝缘材料膜、沟道材料膜和掩埋绝缘材料膜，并且可以通过执行回蚀工艺来分离填充沟道孔CH的材料膜，以暴露第一上绝缘层261的顶表面。此后，可以去除沟道孔CH中的掩埋绝缘材料膜的顶部，并且可以沉积与沟道材料膜相同的材料，使得掩埋绝缘材料膜255和虚设掩埋绝缘层255D可以分别被沟道层253和虚设沟道层253D完全覆盖。因此，用于与图6A的位线接触过孔283接触的垫可以形成在其上。
参照图8和图9G，在操作P40中，可以形成字线切割。尽管在图9G中仅示出了第一字线切割WLC1，但是可以同时形成图4中示出的第二字线切割WLC2。
根据发明构思的示例性实施例，可以在第一上绝缘层261上形成第二上绝缘层263，然后可以形成第一字线切割WLC1。可以在第一字线切割WLC1之上设置字线切割衬垫265l，并且可以使用回蚀工艺去除字线切割衬垫265l的下部。因此，可以暴露图9F中的上基底牺牲层204。根据发明构思的示例性实施例，字线切割衬垫265l可以包括具有比上基底牺牲层204高的蚀刻选择性的材料。根据发明构思的示例性实施例，字线切割衬垫265l可以在去除上基底牺牲层204的工艺期间保护初始堆叠结构PSS中的牺牲膜220。
根据发明构思的示例性实施例，可以通过选择性地去除上基底牺牲层204来形成上基底凹进204R。此时，也可以一起去除与上基底凹进204R位于同一水平处的栅极绝缘膜251的一部分和虚设栅极绝缘层251D的一部分。由于第三上基底层201c与第一上基底层201a部分接触，所以可以防止第一上基底层201a和第三上基底层201c以及布置在其上的初始堆叠结构PSS塌陷。
此后，参照图9H，可以设置填充上基底凹进204R的第二上基底层201b。如上所述，第二上基底层201b可以包括与第一上基底层201a和第三上基底层201c以大约相同的浓度掺杂有杂质的多晶硅。因为栅极绝缘膜251和虚设栅极绝缘层251D已经如上面参照图9G所描述被部分地去除，所以第二上基底层201b可以与沟道层253接触。因此，可以形成用于允许沟道结构250用作存储器单元的电荷转移路径。
此后，参照图8和图9I，在操作P50中，部分去除牺牲膜220中的每个，并且在操作P60中，可以形成栅电极。例如，可以去除图9H中的字线切割衬垫265l，并且可以选择性地去除牺牲膜220。根据发明构思的示例性实施例，牺牲膜220具有比绝缘膜230和第一上基底层至第三上基底层201a、201b和201c高的蚀刻选择性，并因此可以被容易地去除。此时，牺牲膜220中的每个的与第一字线切割WLC1和第二字线切割WLC2(见图4)中的每个间隔开比第二距离D2远的部分可以不被去除，使得可以形成剩余牺牲膜220R和包括剩余牺牲膜220R的O-N盒ONB。
根据发明构思的示例性实施例，栅电极240和虚设栅电极240D可以形成在由部分去除每个牺牲膜220而得到的空间中。根据发明构思的示例性实施例，在形成栅电极240之后，可以形成选择线切割SLC以分开栅电极240中的最上的一个，并且可以用绝缘材料填充凹进空间。
此后，参照图9J，可以在第一字线切割WLC1中设置第一字线切割填充膜WLCI1。根据发明构思的示例性实施例，还可以设置图4中的第二字线切割填充膜WLCI2。
此后，参照图9K，可以另外设置上绝缘层260以覆盖所得结构，并且可以形成第一通孔至第三通孔271、273和277以及虚设字线接触过孔275D。根据发明构思的示例性实施例，也可以一起形成图5A中的字线接触过孔275。
根据发明构思的示例性实施例，第一通孔271可以穿透通过O-N盒ONB和中间绝缘膜205以连接到***电路布线。根据发明构思的示例性实施例，第二通孔273可以穿透通过O-N盒ONB以连接到共源极线CSL。根据发明构思的示例性实施例，第三通孔277可以部分地穿透通过上绝缘层260和下绝缘层160以连接到***布线。因此，第三通孔277可以电连接到***晶体管112。
此后，返回参照图6A，可以对所得结构执行布线工艺。因此，共源极线CSL可以通过第二通孔273、共源极线抽头布线CTW和第三通孔277电连接到***晶体管112。
发明构思的示例性实施例提供了具有增强的噪声特性和可靠性的半导体存储器装置以及制造该半导体存储器装置的方法。
虽然已经参照发明构思的示例性实施例具体地示出并描述了发明构思，但是将理解的是，在不脱离由权利要求所限定的发明构思的精神和范围的情况下，可以对其做出形式和细节上的各种改变。

Claims (25)

1.一种半导体存储器装置，所述半导体存储器装置包括：
共源极线；
基底，位于共源极线上；
多个栅电极，布置在基底上并且在与共源极线的顶表面垂直的第一方向上彼此间隔开；
多个绝缘膜，布置在所述多个栅电极之间；
多个沟道结构，在第一方向上穿透通过所述多个栅电极和所述多个绝缘膜；以及
多个剩余牺牲膜，布置在基底上并且在第一方向上彼此间隔开，
其中，所述多个栅电极设置在所述多个剩余牺牲膜的相对的侧上。
2.根据权利要求1所述的半导体存储器装置，其中，所述多个剩余牺牲膜中的每个与所述多个栅电极中的相应的一个位于距基底相同的水平处。
3.根据权利要求1所述的半导体存储器装置，其中，所述多个剩余牺牲膜包括与所述多个栅电极不同的材料。
4.根据权利要求3所述的半导体存储器装置，其中，所述多个剩余牺牲膜包括氮化硅，并且所述多个栅电极包括导电材料。
5.根据权利要求1所述的半导体存储器装置，其中，所述多个绝缘膜中的一个的一部分位于所述多个剩余牺牲膜之中的相邻的剩余牺牲膜之间。
6.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括穿透通过基底并与所述多个剩余牺牲膜叠置的中间绝缘膜。
7.根据权利要求6所述的半导体存储器装置，其中，共源极线设置在中间绝缘膜的下部的相对的侧上。
8.根据权利要求7所述的半导体存储器装置，所述半导体存储器装置还包括穿透通过中间绝缘膜、所述多个剩余牺牲膜和所述多个绝缘膜的多个第一通孔。
9.根据权利要求8所述的半导体存储器装置，所述半导体存储器装置还包括穿透通过所述多个剩余牺牲膜和所述多个绝缘膜并且与中间绝缘膜间隔开的多个第二通孔。
10.根据权利要求9所述的半导体存储器装置，其中，所述多个第二通孔与共源极线接触。
11.一种半导体存储器装置，所述半导体存储器装置包括：
基底；
盒结构，位于基底上；以及
多个通孔，穿透通过盒结构，
其中，盒结构包括：
多个剩余牺牲膜，在与基底的顶表面垂直的第一方向上彼此间隔开；以及
多个绝缘膜，布置在所述多个剩余牺牲膜之间。
12.根据权利要求11所述的半导体存储器装置，其中，所述多个剩余牺牲膜包括与所述多个绝缘膜不同的材料。
13.根据权利要求12所述的半导体存储器装置，其中，所述多个剩余牺牲膜包括氮化硅，所述多个绝缘膜包括氧化硅。
14.根据权利要求11所述的半导体存储器装置，其中，所述多个通孔与所述多个剩余牺牲膜和所述多个绝缘膜接触。
15.根据权利要求11所述的半导体存储器装置，其中，所述多个通孔中的至少一个包括：
绝缘衬垫，接触所述多个剩余牺牲膜和所述多个绝缘膜；以及
导电过孔，覆盖有绝缘衬垫。
16.一种半导体存储器装置，所述半导体存储器装置包括：
基底；
第一栅极堆叠结构和第二栅极堆叠结构，沿水平方向在基底上延伸，并且包括沿竖直方向堆叠的多个栅电极层，所述多个栅电极层具有导电性；
多个沟道结构，在竖直方向上穿透通过第一栅极堆叠结构和第二栅极堆叠结构中的一个；
剩余牺牲膜堆叠结构，布置在第一栅极堆叠结构和第二栅极堆叠结构之间，并且包括在竖直方向上堆叠的多个牺牲膜，所述多个牺牲膜具有绝缘性质；以及
共源极线抽头布线，设置在剩余牺牲膜堆叠结构上。
17.根据权利要求16所述的半导体存储器装置，所述半导体存储器装置还包括位于基底下面的共源极线。
18.根据权利要求17所述的半导体存储器装置，所述半导体存储器装置还包括穿透通过基底和共源极线并且与剩余牺牲膜堆叠结构的一部分叠置的中间绝缘膜。
19.根据权利要求18所述的半导体存储器装置，所述半导体存储器装置还包括：
***电路区域，布置在共源极线下面并具有形成在其中的***晶体管；以及
第一通孔，电连接到***晶体管并穿透通过剩余牺牲膜堆叠结构和中间绝缘膜。
20.根据权利要求19所述的半导体存储器装置，所述半导体存储器装置还包括电连接到共源极线并且穿透通过剩余牺牲膜堆叠结构的第二通孔。
21.根据权利要求20所述的半导体存储器装置，所述半导体存储器装置还包括在竖直方向上延伸并与共源极线抽头布线的一部分接触的第三通孔。
22.一种半导体存储器装置，所述半导体存储器装置包括：
共源极线，设置在绝缘层上；
基底，与共源极线叠置；
栅电极堆叠件，设置在基底上；
牺牲膜结构，设置在基底上，其中，栅电极堆叠件设置在牺牲膜结构的相对的侧上；
第一过孔，穿透牺牲膜结构并电连接到晶体管；以及
第二过孔，穿透牺牲膜结构并接触共源极线。
23.根据权利要求22所述的半导体装置，其中，共源极线是平坦的。
24.根据权利要求22所述的半导体装置，其中，第二过孔穿透基底。
25.根据权利要求22所述的半导体装置，其中，第一过孔穿透共源极线中的开口之间的绝缘膜。
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