CN116867262A - 半导体结构及其制作方法、存储器 - Google Patents

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Abstract

本公开提供一种半导体结构及其制作方法、存储器，涉及半导体技术领域，用于解决半导体结构制作困难的技术问题，该半导体结构包括衬底和位于衬底上方的导电结构；导电结构包括间隔设置的多个在第一方向上延伸的第一导电结构和第二导电结构，多个第一导电结构的长度和多个第二导电结构的长度均呈阶梯变化。多个第一导电结构的长度和多个第二导电结构的长度均呈阶梯变化，第一导电结构和第二导电结构形成字线，字线易于制作且便于引出，便于在字线上形成其他结构，以实现字线与***电路的电性连接。

Description

半导体结构及其制作方法、存储器
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法、存储器。
背景技术
随着半导体技术的发展，存储器，尤其是动态随机存储器(Dynamic RandomAccess Memory，简称DRAM)因其具有较高的存储密度以及较快的读写速度被广泛地应用在各种电子设备中。
动态随机存储器通常包括多个存储单元，每个存储单元包括晶体管和电容器，晶体管的栅极与动态随机存储器的字线(Word Line，简称WL)电连接，通过字线上的电压控制晶体管的开启和关闭；晶体管的源极/漏极与位线(Bit Line，简称BL)电连接，漏极/源极与电容器电连接，通过位线对数据信息进行输出。
为了进一步减小存储器的尺寸，提高其存储密度，通常将电容器水平放置，以便于制作具有更大长细比的电容器，然而，上述存储器的制作难度较大。
发明内容
鉴于上述问题，本公开实施例提供一种半导体结构及其制作方法、存储器，用于降低半导体结构的制作难度。
根据一些实施例，本公开第一方面提供一种半导结构，其包括：衬底和位于所述衬底上方的导电结构；所述导电结构包括间隔设置的多个在第一方向上延伸的第一导电结构和第二导电结构，多个所述第一导电结构的长度和多个所述第二导电结构的长度均呈阶梯变化。
在一些可能的实施例中，所述衬底包括器件区，以及分别设置在所述器件区两侧的第一连接区和第二连接区；所述第一导电结构位于所述器件区上方且延伸至所述第一连接区，所述第二导电结构位于所述器件区上方且延伸至所述第二连接区；位于所述第一连接区上方的所述第一导电结构的长度呈阶梯变化，位于所述第二连接区上方的所述第二导电结构的长度呈阶梯变化。
在一些可能的实施例中，靠近所述衬底的所述第一导电结构的长度大于远离所述衬底的所述第一导电结构的长度，以使多个所述第一导电结构的长度呈阶梯变化；靠近所述衬底的所述第二导电结构的长度大于远离所述衬底的所述第二导电结构的长度，以使多个所述第二导电结构的长度呈阶梯变化。
在一些可能的实施例中，多个所述第一导电结构和多个所述第二导电结构沿第二方向依次交替间隔设置。
在一些可能的实施例中，所述半导体结构还包括多个间隔设置的接触插塞，所述接触插塞包括第一接触插塞和第二接触插塞；多个所述第一接触插塞与多个所述第一导电结构一一对应且电连接；多个所述第二接触插塞与多个所述第二导电结构一一对应且电连接。
在一些可能的实施例中，多个所述第一接触插塞和多个所述第二接触插塞均沿第二方向延伸，且多个所述第一接触插塞的长度和多个所述第二接触插塞的长度均呈阶梯变化。
在一些可能的实施例中，所述第一接触插塞和所述第二接触插塞均包括第一导电部分，以及设置在所述第一导电部分上的第二导电部分，所述第一导电部分的尺寸小于所述第二导电部分的尺寸。
在一些可能的实施例中，位于所述器件区上方的每个所述第一导电结构和每个所述第二导电结构均包围多个间隔设置的沟道结构，所述第一导电结构和所述沟道结构之间，以及所述第二导电结构与所述沟道结构之间设置有介质层。
在一些可能的实施例中，位于所述第一连接区上方的每个所述第一导电结构包围第一有源层，所述第一导电结构与所述第一有源层之间设置有第一绝缘层；位于所述第二连接区上方的每个所述第二导电结构包围第二有源层，所述第二导电结构与所述第二有源层之间设置有第二绝缘层。
在一些可能的实施例中，同一所述第一导电结构所对应的所述第一有源层和多个所述沟道结构同层设置，同一所述第二导电结构所对应的所述第二有源层和多个所述沟道结构同层设置。
本公开实施例提供的半导体结构至少具有如下优点：
本公开实施例提供的半导体结构中，在衬底上方设置多个第一导电结构和多个第二导电结构，多个第一导电结构和多个第二导电结构均沿第一方向延伸，且多个第一导电结构之间、多个第二导电结构之间，以及第一导电结构和第二导电之间均间隔设置，以使其绝缘隔离。多个第一导电结构的长度和多个第二导电结构的长度均呈阶梯变化，第一导电结构和第二导电结构形成字线，字线易于制作且便于引出，便于在字线上形成其他结构，以实现字线与***电路的电性连接。
根据一些实施例，本公开第二方面提供一种存储器，其包括：衬底，所述衬底包括器件区；器件层，位于所述器件区上方，所述器件层包括多个间隔设置的沟道结构；字线结构，所述字线结构包括多个间隔设置且沿第一方向延伸的字线，多个所述字线的长度呈阶梯变化；位线结构，所述位线结构包括多个间隔设置且沿第二方向延伸的位线；其中，所述字线贯穿所述器件层，且包围所述沟道结构，所述位线贯穿所述器件层，且与所述沟道结构电性连接，所述沟道结构还与存储节点电性连接。
在一些可能的实施例中，所述衬底还包括第一连接区和第二连接区，所述器件区位于所述第一连接区和所述第二连接区之间，多个位于所述第一连接区上方的所述字线的长度呈阶梯变化，且多个位于所述第二连接区上方的所述字线的长度呈阶梯变化。
在一些可能的实施例中，每条所述字线包围多个在所述第一方向上间隔设置的沟道结构，每条所述位线连接多个在所述第二方向上间隔设置的沟道结构的一端，所述沟道结构的另一端连接所述存储节点。
在一些可能的实施例中，位于所述器件区的所述衬底与位于所述第一连接区和所述第二连接区的所述衬底之间均间隔设置。
本公开实施例提供的存储器至少具有如下优点：
本公开实施例提供的存储器中，衬底的器件区上方设置有器件层，器件层包括多个间隔设置的沟道结构，多条位线间隔设置且沿第二方向延伸，位线贯穿器件层，且与沟道结构电性连接，沟道结构还与存储节点电性连接；多条字线间隔设置且沿第一方向延伸，其长度呈阶梯变化，字线贯穿器件层，并与沟道结构电性连接。通过形成呈阶梯变化的字线从而将字线引出，便于制作字线，也便于在字线上形成其他结构，以实现字线与***电路的电性连接。
根据一些实施例，本公开第三方面提供一种半导体结构的制作方法，其包括：
提供衬底；
在所述衬底上方形成导电结构，所述导电结构包括间隔设置的多个在第一方向上延伸的第一导电结构和第二导电结构，多个所述第一导电结构的长度和多个所述第二导电结构的长度均呈阶梯变化。
在一些可能的实施例中，所述衬底包括器件区，以及分别设置在所述器件区两侧的第一连接区和第二连接区；所述第一导电结构位于所述器件区上方且延伸至所述第一连接区，所述第二导电结构位于所述器件区上方且延伸至所述第二连接区；位于所述第一连接区上方的所述第一导电结构的长度呈阶梯变化，位于所述第二连接区上方的所述第二导电结构的长度呈阶梯变化。
在一些可能的实施例中，在所述衬底上方形成导电结构，包括：
在衬底的所述器件区、所述第一连接区和所述第二连接区分别形成第一叠层结构、第二叠层结构和第三叠层结构；所述第一叠层结构包括交替堆叠设置的第一牺牲层和器件层，所述第二叠层结构包括交替堆叠设置的第二牺牲层和第一有源层，所述第三叠层结构包括交替堆叠设置的第三牺牲层和第二有源层，多个所述第一有源层与第一部分的所述器件层一一对应，多个所述第二有源层与第二部分的所述器件层一一对应；
去除所述第一牺牲层和部分所述器件层，以使每个所述器件层形成多个间隔设置的沟道结构；
去除远离所述沟道结构的部分所述第一有源层和部分所述第二有源层，以使剩余的所述第一有源层和所述第二有源层的长度均呈阶梯变化；
在所述第一有源层和与其对应的所述沟道结构上形成第一导电结构，并在所述第二有源层和与其对应的所述沟道结构上形成第二导电结构。
在一些可能的实施例中，多个所述第一有源层分别与奇数层的所述器件层相对应且同层设置，多个所述第二有源层分别与偶数层的所述器件层相对应且同层设置。
在一些可能的实施例中，在所述第一有源层和与其对应的所述沟道结构上形成第一导电结构，并在所述第二有源层和与其对应的所述沟道结构上形成第二导电结构之前，还包括：
在所述第一有源层、所述第二有源层和所述沟道结构上沉积绝缘材料，位于所述第一有源层上的所述绝缘材料形成第一绝缘层，位于所述沟道结构上的所述绝缘层材料形成介质层，位于所述第二有源层上的所述绝缘材料形成第二绝缘层，所述第一绝缘层、所述介质层和所述第二绝缘层均间隔设置。
在一些可能的实施例中，在所述衬底上方形成导电结构之后，还包括：
形成多个间隔设置的接触插塞，所述接触插塞包括第一接触插塞和第二接触插塞，多个所述第一接触插塞与多个所述第一导电结构一一对应且电连接，多个所述第二接触插塞与多个所述第二导电结构一一对应且电连接，且多个所述第二接触插塞和多个所述第二接触插塞的长度均呈阶梯变化。
本公开实施例提供的半导体结构的制作方法至少具有如下优点：
本公开实施例提供的半导体结构的制作方法中，通过在衬底上方形成导电结构，导电结构包括间隔设置的多个在第一方向上延伸的第一导电结构和第二导电结构，多个第一导电结构的长度和多个第二导电结构的长度均呈阶梯变化，第一导电结构和第二导电结构形成字线，字线易于制作且便于引出，以便于在字线上形成其他结构，以实现字线与***电路的电性连接。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例中的半导体结构的结构示意图；
图2为本公开一实施例中的存储器的架构图；
图3为本公开一实施例中的半导体结构的制作方法的流程图；
图4为本公开一实施例中的形成第一叠层结构、第二叠层结构和第三叠层结构后的结构示意图；
图5为本公开一实施例中的形成第一沟槽后的结构示意图；
图6为本公开一实施例中的形成沟道结构后的结构示意图；
图7为本公开一实施例中的去除部分第一有源层和部分第二有源层后的结构示意图；
图8为本公开一实施例中的形成第一导电结构和第二导电结构后的结构示意图。
具体实施方式
在相关技术中，为了进一步增加存储器的存储容量，通常将电容器水平放置，即电容器的延伸方向与衬底平行，以便于电容器的制作。当电容器水平放置时，与之相适应的位线结构和字线结构均需要重新布局，存储器的制作难度较大。
有鉴于此，本公开提供了一种半导体结构及其制作方法、存储器，通过在衬底上方设置多个第一导电结构和多个第二导电结构，且多个第一导电结构的长度和多个第二导电结构的长度均呈阶梯变化，第一导电结构和第二导电结构形成字线，字线易于制作且便于引出，便于在字线上形成其他结构，以实现字线与***电路的电性连接。
为了使本公开实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本公开保护的范围。
参阅图1，本公开实施例第一方面提供一种半导体结构，该半导体结构包括：衬底10，以及位于衬底10上方的导电结构。其中，衬底10的材质可以为半导体，例如，衬底10的材质可以为单晶硅、多晶硅、无定型硅、锗、碳化硅、锗化硅、绝缘体上锗(Germanium onInsulator，简称GOI)或者绝缘体上硅(Silicon on Insulator，简称SOI)等，或者本领域技术人员已知的其他材料。
继续参阅图1，导电结构包括间隔设置的多个第一导电结构50和多个第二导电结构60，多个第一导电结构50和多个第二导电结构60均沿第一方向延伸，且多个第一导电结构50的长度和多个第二导电结构60的长度均呈阶梯变化。
上述“间隔设置的多个第一导电结构50和多个第二导电结构60”是指：多个第一导电结构50和多个第二导电结构60沿第二方向堆叠设置，且多个第一导电结构50间隔设置，多个第二导电间隔设置，第一导电结构50与第二导电结构60之间间隔设置，以保证各第一导电结构50和各第二导电结构60的绝缘隔离。第二方向可以与第一方向交叉，优选的，第二方向与第一方向垂直，以使多个第一导电结构50和多个第二导电结构60排布更加紧凑。示例性的，第一方向为平行于衬底10的方向(图1所示X方向)，第二方向为垂直于衬底10的方向(图1所示Y方向)。
如此设置，多个第一导电结构50的长度和多个第二导电结构60的长度均呈阶梯变化，第一导电结构50和第二导电结构60形成字线，使得各字线均具有引出端，字线易于制作且便于引出，便于在字线上形成其他结构，以实现字线与***电路的电性连接。
具体的，多个第一导电结构50和多个第二导电结构60在衬底10的正投影具有部分重合区，至少一个第一导电结构50位于多个第二导电结构60之间，或者至少一个第二导电结构60位于多个第一导电结构50之间，以实现多个第一导电结构50和多个第二导电结构60堆叠设置。这样排布，可以充分利用衬底10上方的空间，第一导电结构50和第二导电结构60的引出端分布较为均匀。
优选的，多个第一导电结构50和多个第二导电结构60沿第二方向依次交替间隔设置。也就是说，每相邻的两个第一导电结构50之间设置有一个第二导电结构60，或者，每相邻的两个第二导电结构60之间设置有一个第一导电结构50。如此设置，沿第二方向，相邻两个第一导电结构50之间的距离与相邻两个第二导电结构60之间的距离大致相等，第一导电结构50的引出端和第二导电结构60的引出端分布更加均匀，使得第一导电结构50和第二导电结构60接近对称，以充分利用衬底10上方的空间。
继续参阅图1，多个第一导电结构50沿第一方向延伸，且多个第一导电结构50的长度呈阶梯变化；多个第二导电结构60沿第一方向延伸，且多个第二导电结构60的长度呈阶梯变化。如此设置，各第一导电结构50和各第二导电结构60均有部分显露，该部分可以用于第一导电结构50和各第二导电结构60的引出端，从而便于将各第一导电结构50和各第二导电结构60引出，以连接至***电路。
在一种可能的实现方式中，靠近衬底10的第一导电结构50的长度大于远离衬底10的第一导电结构50的长度，以使多个第一导电结构50的长度呈阶梯变化；靠近衬底10的第二导电结构60的长度大于远离衬底10的第二导电结构60的长度，以使多个第二导电结构60的长度呈阶梯变化。
具体的，沿远离衬底10的方向，多个第一导电结构50沿第一方向的长度依次减小，以使多个第一导电结构50远离第二导电结构60的部分呈阶梯变化，如图1所示，多个第一导电结构50的左端形成台阶。多个第二导电结构60沿第一方向的长度依次减小，以使多个第二导电结构60远离第一导电结构50的部分呈阶梯变化，如图1所示，多个第二导电结构60的右端形成台阶。各第一导电结构50和各第二导电结构60彼此远离的端部均有部分显露，该端部均远离衬底10中部的沟道结构23，制作空间大且对沟道结构23的干扰小。
在一些可能的实施例中，衬底10包括器件区，以及分别设置在器件区两侧的第一连接区和第二连接区，器件区上设置有半导体器件，例如晶体管，第一连接区和第二连接区均用于将器件区中的半导体器件引出，以使半导体器件与***电路电性连接。
第一连接区和第二连接区可以与设置在器件区相对的两侧，示例性的，第一连接区、器件区和第二连接区沿第一方向依次排布。第一方向如图1中所示水平方向(X方向)，第一连接区如图1中A处所示，器件区如图1中B处所示，第二连接区如图1中C处所示，第一连接区位于器件区的左侧，第二连接区位于器件区的右侧。
在一些可能的示例中，位于器件区的衬底10、位于第一连接区的衬底10，以及位于第二连接区的衬底10为一个整体，即位于器件区的衬底10、位于第一连接区的衬底10，以及位于第二连接区的衬底10相连接。在另一些可能的示例中，位于第一连接区的衬底10和/或位于第二连接区的衬底10，与位于器件区的衬底10之间间隔设置，即位于第一连接区的衬底10和位于第二连接区的衬底10中的至少一者与位于器件区的衬底10之间具有间隙。优选的，位于第一连接区的衬底10、位于第二连接区的衬底10、位于器件区的衬底10之间均间隔设置，以便于提供衬底10，以及后续在衬底10上分别形成所需结构。
在上述实施例的基础上，即在衬底10包括器件区，以及分别设置在器件区两侧的第一连接区和第二连接区的基础上，在一些可能的实现方式中，第一导电结构50位于器件区上方且延伸至第一连接区，第二导电结构60位于器件区上方且延伸至第二连接区；位于第一连接区上方的第一导电结构50的长度呈阶梯变化，位于第二连接区上方的第二导电结构60的长度呈阶梯变化。
如图1所示，第一导电结构50设置在器件区上方和第一连接区上方；第二导电结构60设置在器件区上方和第二连接区上方。位于第一连接区上方的第一导电结构50的长度呈阶梯变化，使位于第一连接区上方的第一导电结构50形成第一台阶，第一导电结构50通过第一台阶的台阶面引出。位于第二连接区上方的第二导电结构60的长度呈阶梯变化，使位于第二连接区上方的第二导电结构60形成第二台阶，第二导电结构60通过第二台阶的台阶面引出。
在一些可能的实施例中，器件区设置有多个间隔设置的沟道结构23，位于器件区上方的每个第一导电结构50和每个第二导电结构60均包围多个间隔设置的沟道结构23，第一导电结构50和沟道结构23之间，以及第二导电结构60与沟道结构23之间设置有介质层。
如图1所示，沟道结构23可以具有多个，多个沟道结构23呈阵列排布。多个沟道结构23不仅沿第一方向间隔排布，而且沿第二方向间隔排布，各沟道结构23沿第三方向延伸。第一方向与第二方向相互交叉，且均与第三方向垂直。在本公开实施例中，第一方向和第二方向相互垂直。这种排布方式，可以使沟道结构23的排布更紧凑，排布方式更优，最大程度提高沟道结构23的排布数量，提高半导体结构的存储密度。当然，本公开实施例对第一方向和第二方向之间的夹角不作限定，用户可以根据实际进行选择。
具体的，沟道结构23的两端分别设置有源极和漏极，源极、沟道结构23和漏极形成有源柱，源极、沟道结构23和漏极沿第三方向依次堆叠。即有源柱的延伸方向为第三方向，后续形成的晶体管沿第三方向放置，第三方向平行于衬底10。有源柱的形状可以是圆柱体、棱柱体、长方体或其他形状，本公开实施例对有源柱的形状不作限定，用户可以根据实际进行选择。
位于器件区上方的每个第一导电结构50包围多个间隔设置的沟道结构23，位于器件区上方的每个第二导电结构60包围多个间隔设置的沟道结构23。位于器件区上方的第一导电结构50和第二导电结构60均形成栅极，第一导电结构50和沟道结构23之间设置有介质层(图中没有画出)，第二导电结构60与沟道结构23之间设置有介质层。栅极、介质层和有源柱形成全环栅晶体管(Gate All Around，简称GAA)，相对于平面晶体管，全环栅晶体管的特征尺寸更小，在占用相同衬底10面积下，能够有效提高半导体结构的集成度，增大存储容量。
继续参阅图1，位于第一连接区上方的每个第一导电结构50包围第一有源层31，第一导电结构50与第一有源层31之间设置有第一绝缘层(图中没有画出)；位于第二连接区上方的每个第二导电结构60包围第二有源层41，第二导电结构60与第二有源层41之间设置有第二绝缘层(图中没有画出)。
其中，位于第一连接区上方的每个第一导电结构50用于将器件区上方的与其相对应的栅极引出；位于第二连接区上方的每个第二导电结构60用于将器件区与其相对应的栅极引出。也就是说，器件区上方的晶体管的栅极通过第一连接区的第一导电结构50和第二连接区的第二导电结构60分别引出，以连接***电路。
具体的，位于第一连接区上方的每个第一导电结构50包围第一有源层31，第一有源层31可以用作第一导电结构50的支撑层，以便于其上的第一导电结构50的形成。第一导电结构50与第一有源层31之间设置有第一绝缘层，第一绝缘层的材质可以与介质层的材质相同，以使第一绝缘层和介质层同时形成，从而使得第一连接区上方的第一导电结构50和器件区上方的第一导电结构50同时形成，简化半导体结构的制作过程。
位于第二连接区上方的每个第二导电结构60包围第二有源层41，第二有源层41可以用作第二导电结构60的支撑层，以便于其上的第二导电结构60的形成。第二导电结构60与第二有源层41之间设置有第二绝缘层，第二绝缘层的材质可以与介质层的材质相同，以使第二绝缘层和介质层同时形成，从而使得第二连接区上方的第二导电结构60和器件区上方的第二导电结构60同时形成，简化半导体结构的制作过程。
更进一步的，第一绝缘层、第二绝缘层和介质层的材质相同，从而使得各第一导电结构50和各第二导电结构60同时形成，进一步简化半导体结构的制作过程。第一绝缘层、第二绝缘层和介质层的材质可以为氧化物，例如氧化硅、氧化铪或者氧化锆等。
在一些可能的实施例中，同一第一导电结构50所对应的第一有源层31和多个沟道结构23同层设置，同一第二导电结构60所对应的第二有源层41和多个沟道结构23同层设置。
如图1所示，位于器件区上方的每个第一导电结构50包围多个间隔设置的沟道结构23，位于第一连接区上方的每个第一导电结构50包围第一有源层31。其中，同一第一导电结构50所对应的第一有源层31和多个沟道结构23同层设置，以使第一导电结构50的排布更优化，占用空间更小，第一导电结构50的厚度更加均匀，平整度更好。
类似的，位于器件区上方的每个第二导电结构60包围多个间隔设置的沟道结构23，位于第二连接区上方的每个第二导电结构60包围第二有源层41。其中，同一第二导电结构60所对应的第二有源层41和多个沟道结构23同层设置，以使第二导电结构60的排布更优化，占用空间更小，第二导电结构60的厚度更加均匀，平整度更好。
继续参阅图1，半导体结构还包括多个间隔设置的接触插塞，接触插塞包括第一接触插塞70和第二接触插塞80；多个第一接触插塞70与多个第一导电结构50一一对应且电连接；多个第二接触插塞80与多个第二导电结构60一一对应且电连接。多个接触插塞用于将第一导电结构50和第二导电结构60电连接至***电路，多个接触插塞间隔设置，以保证多个接触插塞之间绝缘隔离，从而避免第一导电结构50之间或者第二导电结构60之间的相互干扰。
具体的，接触插塞包括第一接触插塞70和第二接触插塞80，第一接触插塞70的数量与第一导电结构50的数量相适配，以使多个第一接触插塞70与多个第一导电结构50一一对应且电连接，从而将每个第一导电结构50均可以电连接至***电路，通过***电路控制第一导电结构50相对应的晶体管。第二接触插塞80的数量与第二导电结构60的数量相适配，以使多个第二接触插塞80与多个第二导电结构60一一对应且电连接，从而将每个第二导电结构60均可以电连接至***电路，通过***电路控制第二导电结构60相对应的晶体管。
示例性的，每个第一导电结构50和每个第二导电结构60具有相对设置的第一表面和第二表面，其中，第一表面为远离衬底10的一侧，第二表面为靠近衬底10的一侧。第一接触插塞70与第一导电结构50的第一表面相接触，第二接触插塞80与第二导电结构60的第一表面相接触。
如图1所示，多个第一接触插塞70和多个第二接触插塞80均沿第二方向延伸，且多个第一接触插塞70的长度和多个第二接触插塞80的长度均呈阶梯变化。多个第一接触插塞70可以沿第一方向排布，多个第二接触插塞80可以沿第一方向排布。如此设置，多个第一接触插塞70和多个第二接触插塞80占用空间更小，有利于增加晶体管的数量，从而提高半导体结构的存储密度。优选的，多个第一接触插塞70和多个第二接触插塞80沿第一方向位于同一行，以进一步减少多个第一接触插塞70和多个第二接触插塞80所占用的空间。
多个第一接触插塞70的长度呈阶梯变化，多个第二接触插塞80的长度呈阶梯变化，其中，长度方向为第二方向。如此设置，多个第一接触插塞70和多个第二接触插塞80的长度大致相等，***电路与第一导电结构50，以及***电路与第二导电结构60之间的路径大致相等，从而使得器件区中的各晶体管的工作状态差异较小。
继续参阅图1，第一接触插塞70和第二接触插塞80均包括第一导电部分，以及设置在第一导电部分上的第二导电部分，第一导电部分的尺寸小于第二导电部分的尺寸。其中，第一导电部分为靠近衬底10的部分，第二导电部分为远离衬底10的部分，即第二导电部分位于第一导电部分远离衬底10的一侧。第一接触插塞70的第一导电部分与第一导电结构50相接触，第二接触插塞80的第一导电部分与第二导电结构60相接触。第一导电部分的尺寸可以指第一导电部分的直径或者截面积，第二导电部分的尺寸可以指第二导电部分的直径或者截面积。如图1所示，第二导电部分在衬底10上的正投影覆盖第一导电部分在衬底10上的正投影。
第一导电部分和第二导电部分均可以包括芯层，以及覆盖芯层的侧面和底面的外层。其中，芯层可以为绝缘层，其材质可以为氮化硅或者氧化硅。外层可以为金属层，其材质可以为钨或者氮化钛。如此设置，在保证第一导电部分和第二导电部分的电性能的基础上，减少金属层的厚度，以节约成本。
综上，本公开实施例提供的半导体结构中，衬底10上方设置多个第一导电结构50和多个第二导电结构60，多个第一导电结构50和多个第二导电结构60均沿第一方向延伸，且多个第一导电结构50之间、多个第二导电结构60之间，以及第一导电结构50和第二导电之间均间隔设置，以使其绝缘隔离。多个第一导电结构50的长度和多个第二导电结构60的长度均呈阶梯变化，第一导电结构50和第二导电结构60形成字线，字线易于制作且便于引出，便于在字线上形成其他结构，以实现字线与***电路的电性连接。
参阅图1和图2，本公开实施例还提供一种存储器，存储器可以包括例如动态随机存储器、静态随机存储器(Static Random Access Memory，简称SRAM)、快闪存储器、电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，简称EEPROM)、相变随机存取存储器(Phase Change Random Access Memory，简称PRAM)或磁阻随机存取存储器(Magneto-resistive Random Access Memory，简称MRAM)等。本公开实施例以动态随机存储器为例进行说明。
如图1和图2所示，该存储器包括衬底10、器件层、字线结构2和位线结构1。其中，衬底10的材质可以为半导体衬底，例如，衬底10的材质可以为单晶硅、多晶硅、无定型硅、锗、碳化硅、锗化硅、绝缘体上锗或者绝缘体上硅等。
衬底10包括器件区，器件区的上方设置有器件层，器件层包括多个间隔设置的沟道结构23。在一些可能的实施例中，衬底10还包括第一连接区和第二连接区，器件区位于第一连接区和第二连接区之间，第一连接区和第二连接区用于将字线结构2引出。示例性的，第一连接区、器件区和第二连接区沿第一方向依次排布。位于器件区的衬底10与位于第一连接区和第二连接区的衬底10之间均间隔设置，以便于提供衬底10，并衬底10上分别形成所需结构。
多个沟道结构23可以呈阵列排布，多个沟道结构23不仅沿第一方向间隔排布，而且沿第二方向间隔排布，且沿第三方向延伸；第一方向(图1所示X方向)与第二方向(图1所示Y方向)相互交叉，且均与第三方向(图2所示Z方向)垂直。这种排布方式，可以使沟道结构23的排布更紧凑，排布方式更优，最大程度提高沟道结构23的排布数量，提高半导体结构的存储密度。
沟道结构23的两端分别设置有源极和漏极，源极、沟道结构23和漏极形成有源柱，源极、沟道结构23和漏极沿第三方向依次堆叠，即有源柱的延伸方向为第三方向。有源柱的形状可以是圆柱体、棱柱体、长方体或其他形状。第三方向为平行于衬底10的方向，即有源柱的延伸方向平行于衬底10。
字线结构2包括多个间隔设置且沿第一方向延伸的字线，多个字线的长度呈阶梯变化，字线贯穿器件层，且包围沟道结构23。字线用于控制源极与漏极之间是否导通。位线结构1包括多个间隔设置且沿第二方向延伸的位线，位线贯穿器件层，且与沟道结构23电性连接，沟道结构23还与存储节点电性连接。位线用于读取存储节点的数据信息。
具体的，每条字线包围多个在第一方向上间隔设置的沟道结构23，每条位线连接多个在第二方向上间隔设置的沟道结构23的一端，沟道结构23的另一端连接存储节点。示例性的，沟道结构23的一端为漏极，漏极与位线相接触；沟道结构23的另一端为源极，源极与存储节点相接触，存储节点可以为电容器4。
在衬底10还包括第一连接区和第二连接区的实施例中，多个位于第一连接区上方的字线的长度呈阶梯变化，且多个位于第二连接区上方的字线的长度呈阶梯变化。
部分字线位于器件区且延伸至第一连接区，剩余部分字线位于器件区且延伸至第二连接区。位于器件区的字线用作栅极，字线与沟道结构23之间还设置有介质层，栅极、源极、漏极、沟道结构23和介质层形成晶体管3，该晶体管3为全环栅晶体管，相对于平面晶体管，全环栅晶体管的特征尺寸更小，在占用相同衬底10面积下，能够有效提高半导体结构的集成度，增大存储容量。
位于第一连接区上方的多条字线的长度呈阶梯变化，以使该部分字线沿第二方向形成台阶。位于第二连接区上方的多条字线呈结构变化，以使该部分在写沿第二方向形成台阶。字线位于第一连接区和第二连接区上方的部分作为栅极引出端，便于连接***电路。
在一些可能的示例中，位于第一连接区上方的每条字线包围第一有源层31，第一有源层31可以用作该字线的支撑层，以便于该字线的形成。位于第一连接区上的字线与第一有源层31之间设置有第一绝缘层。位于第二连接区上方的每条字线包围第二有源层41，第二有源层41可以用作该字线的支撑层，以便于该字线的形成。位于第二连接区上的字线与第二有源层41之间设置有第二绝缘层。
需要说明的是，存储器还包括多个支撑层和隔离层，多个支撑层沿第二方向设置在相邻的晶体管3之间，隔离层填充在字线之间。设置支撑层，一方面便于晶体管3在第二方向上堆叠；另一方面可以使相邻晶体管3间电性隔离。设置隔离层，可以使相邻晶体管3之间电性隔离，避免晶体管3相互干扰。
在一些可能的实施例中，存储器还包括多个间隔设置的接触插塞，接触插塞与字线一一对应且电连接，以将字线连接至***电路。接触插塞包括位于第一连接区的多个第一接触插塞70和位于第二连接区的多个第二接触插塞80，多个第一接触插塞70和多个第二接触插塞80均沿第二方向延伸，且多个第一接触插塞70的长度和多个第二接触插塞80的长度均呈阶梯变化。如此设置，多个第一接触插塞70和多个第二接触插塞80的长度大致相等，***电路与各字线的路径大致相等，从而使得器件区中的各晶体管的工作状态差异较小。
综上，本公开实施例提供的存储器中，衬底10的器件区上方设置有器件层，器件层包括多个间隔设置的沟道结构23，多条位线间隔设置且沿第二方向延伸，位线贯穿器件层，且与沟道结构23电性连接，沟道结构23还与存储节点电性连接；多条字线间隔设置且沿第一方向延伸，其长度呈阶梯变化，字线贯穿器件层，并与沟道结构23电性连接。通过形成呈阶梯变化的字线从而将字线引出，便于制作字线，也便于在字线上形成其他结构，以实现字线与***电路的电性连接。
参阅图3，本公开实施例还提供一种半导体结构的制作方法，该制作方法包括：
步骤S10：提供衬底。
参阅图4，衬底10的材质可以为半导体衬底，例如，衬底10的材质可以为单晶硅、多晶硅、无定型硅、锗、碳化硅、锗化硅、绝缘体上锗或者绝缘体上硅。在一些可能的实施例中，衬底10包括器件区，以及分别设置在器件区两侧的第一连接区和第二连接区。其中，器件区上设置有半导体器件，例如晶体管，第一连接区和第二连接区均用于将器件区中的半导体器件引出，以使半导体器件与***电路电性连接。
示例性的，第一连接区(如图4中A处所示)、器件区(如图4中B处所示)和第二连接区(如图4中C处所示)沿第一方向依次排布。第一方向如图1中所示水平方向(X方向)，第一连接区位于器件区的左侧，第二连接区位于器件区的右侧。位于器件区的衬底10、位于第一连接区的衬底10，以及位于第二连接区的衬底10可以为一个整体，也可以间隔设置。例如，位于第一连接区的衬底10和位于第二连接区的衬底10中的至少一者与位于器件区的衬底10之间具有间隙。优选的，位于第一连接区的衬底10、位于第二连接区的衬底10、位于器件区的衬底10之间均间隔设置，以便于提供衬底10，并在衬底10上分别形成所需结构。
步骤S20：在衬底上方形成导电结构，导电结构包括间隔设置的多个在第一方向上延伸的第一导电结构和第二导电结构，多个第一导电结构的长度和多个第二导电结构的长度均呈阶梯变化。
参阅图5至图8，多个第一导电结构50和多个第二导电结构60沿第二方向堆叠设置，且多个第一导电结构50间隔设置，多个第二导电结构60间隔设置，第一导电结构50与第二导电结构60之间间隔设置，以保证各第一导电结构50和各第二导电结构60的绝缘隔离。第二方向可以与第一方向交叉，优选的，第二方向与第一方向垂直，以使多个第一导电结构50和多个第二导电结构60排布更加紧凑。示例性的，第一方向为平行于衬底10的方向(图8所示X方向)，第二方向为垂直于衬底10的方向(图8所示Y方向)。
多个第一导电结构50和多个第二导电结构60沿第二方向依次交替间隔设置。也就是说，每相邻的两个第一导电结构50之间设置有一个第二导电结构60，或者，每相邻的两个第二导电结构60之间设置有一个第一导电结构50。如此设置，沿第二方向，相邻两个第一导电结构50之间的距离与相邻两个第二导电结构60之间的距离大致相等，第一导电结构50的引出端和第二导电结构60的引出端分布更加均匀，使得第一导电结构50和第二导电结构60接近对称，以充分利用衬底10上方的空间。
多个第一导电结构50沿第一方向延伸，且多个第一导电结构50的长度呈阶梯变化；多个第二导电结构60沿第一方向延伸，且多个第二导电结构60的长度呈阶梯变化。如此设置，各第一导电结构50和各第二导电结构60均有部分显露，从而便于将各第一导电结构50和各第二导电结构60引出，以连接至***电路。
具体的，第一导电结构50位于器件区上方且延伸至第一连接区，第二导电结构60位于器件区上方且延伸至第二连接区；位于第一连接区上方的第一导电结构50的长度呈阶梯变化，位于第二连接区上方的第二导电结构60的长度呈阶梯变化。也就是说，第一导电结构50设置在器件区上方和第一连接区上方；第二导电结构60设置在器件区上方和第二连接区上方。位于第一连接区上方的第一导电结构50的长度呈阶梯变化，使位于第一连接区上方的第一导电结构50形成第一台阶，第一导电结构50通过第一台阶的台阶面引出。位于第二连接区上方的第二导电结构60的长度呈阶梯变化，使位于第二连接区上方的第二导电结构60形成第二台阶，第二导电结构60通过第二台阶的台阶面引出。
在一种具体的实现方式中，在衬底10上方形成导电结构(步骤S20)，包括：
步骤S21：在衬底的器件区、第一连接区和第二连接区分别形成第一叠层结构、第二叠层结构和第三叠层结构；第一叠层结构包括交替堆叠设置的第一牺牲层和器件层，第二叠层结构包括交替堆叠设置的第二牺牲层和第一有源层，第三叠层结构包括交替堆叠设置的第三牺牲层和第二有源层，多个第一有源层与第一部分的器件层一一对应，多个第二有源层与第二部分的器件层一一对应。
如图4所示，衬底10的器件区形成第一叠层结构20，衬底10的第一连接区形成第二叠层结构30，衬底10的第二连接区形成第三叠层结构40。第一叠层结构20包括多个第一牺牲层22和多个器件层21，第一牺牲层22和器件层21沿第二方向依次交叠设置。第二叠层结构30包括多个第二牺牲层32和多个第一有源层31，第二牺牲层32和第一有源层31沿第二方向依次交叠设置。第三叠层结构40包括多个第三牺牲层42和多个第二有源层41，第三牺牲层42和第二有源层41沿第二方向依次交叠设置。
其中，多个第一有源层31与第一部分的器件层21一一对应，多个第二有源层41与第二部分的器件层21一一对应。优选的，多个第一有源层31分别与奇数层的器件层21相对应且同层设置，多个第二有源层41分别与偶数层的器件层21相对应且同层设置。如此设置，相邻第一有源层31沿第二方向的距离，与相邻第二有源层41沿第二方向的距离大致相等，从而使得第一连接区上方的结构和第二连接区上方的结构分布更加均匀，接近对称，能充分利用空间。
在一些可能的示例中，第一牺牲层22位于第一叠层结构20靠近衬底10的最外侧，即第一牺牲层22位于衬底10上。如此设置，每层器件层21后续都可以形成晶体管3，增加晶体管3的数量，从而提高半导体结构的存储密度。相应的，第二牺牲层32和第三牺牲层42也位于衬底10上。
第一有源层31的材质包括N掺杂的硅，第一牺牲层22的材质包括锗化硅，第一有源层31、第二有源层41和第三有源层的材质相同，第一牺牲层22、第二牺牲层32和第三牺牲层42的材质相同。第一有源层31、第二有源层41、第三有源层、第一牺牲层22、第二牺牲层32和第三牺牲层42均可以通过沉积工艺形成。
步骤S22：去除第一牺牲层和部分器件层，以使每个器件层形成多个间隔设置的沟道结构。
参阅图4和图5，多个沟道结构23可以呈阵列排布，多个沟道结构23不仅沿第一方向间隔排布，而且沿第二方向间隔排布，且沿第三方向延伸；第一方向与第二方向相互交叉，且均与第三方向垂直。这种排布方式，可以使沟道结构23的排布更紧凑，排布方式更优，最大程度提高沟道结构23的排布数量，提高半导体结构的存储密度。
器件层21还形成分别位于沟道结构23的两端的源极和漏极，源极、沟道结构23和漏极形成有源柱，源极、沟道结构23和漏极沿第三方向依次堆叠，即有源柱的延伸方向为第三方向。有源柱的形状可以是圆柱体、棱柱体、长方体或其他形状。第三方向为平行于衬底10的方向，即有源柱的延伸方向平行于衬底10。
在一些可能的实现方式中，参阅图5和图6，去除第一牺牲层22和部分器件层21，以使每个器件层21形成多个间隔设置的沟道结构23，包括：
在第一叠层结构20中形成多条间隔设置且沿第三方向延伸的第一沟槽24，第一沟槽24暴露衬底10，且将各器件层21分隔成多个间隔设置的有源柱，有源柱包括沟道结构23。具体的，如图5所示，首先在第一叠层结构20、第二叠层结构30和第三叠层结构40上形成掩膜层90，第一叠层结构20上的掩膜层90具有第一图案，第一图案暴露第一叠层结构20的部分表面，其中，掩膜层90可以为光刻胶；然后以掩膜层90为掩膜，刻蚀第一叠层结构20，以形成第一沟槽24；在第一沟槽24形成后，去除第一叠层结构20上的掩膜层90。
形成第一沟槽24后，利用第一沟槽24，去除第一牺牲层22，以使异层设置的各有源柱之间存在间隔。具体的，如图6所示，通过具有选择性的湿法刻蚀工艺刻蚀暴露在第一沟槽24内的第一牺牲层22，以使第一牺牲层22全部去除，第二牺牲层32和第三牺牲层42没有或者较少去除。去除第一牺牲层22后，再去除第二叠层结构30和第三叠层结构40上的掩膜层90。
步骤S23：去除远离沟道结构的部分第一有源层和部分第二有源层，以使剩余的第一有源层和第二有源层的长度均呈阶梯变化。
参阅图6和图7，去除第二牺牲层32，以及远离沟道结构23的部分第一有源层31，剩余的第一有源层31的长度呈阶梯变化，形成台阶，以保证每层第一有源层31具有部分表面显露，便于在其上形成其他结构。去除第三牺牲层42，以及远离沟道结构23的部分第二有源层41，剩余的第二有源层41的长度呈阶梯变化，形成台阶，以保证每层第二有源层41具有部分表面显露，便于在其上形成其他结构。
步骤S24：在第一有源层和与其对应的沟道结构上形成第一导电结构，并在第二有源层和与其对应的沟道结构上形成第二导电结构。
参阅图7和图8，形成第一导电层和第二导电层后，多个第一导电结构50的长度和多个第二导电结构60的长度均呈阶梯变化。具体的，靠近衬底10的第一导电结构50的长度大于远离衬底10的第一导电结构50的长度，以使多个第一导电结构50的长度呈阶梯变化；靠近衬底10的第二导电结构60的长度大于远离衬底10的第二导电结构60的长度，以使多个第二导电结构60的长度呈阶梯变化。
在一些可能的实施例中，在第一有源层31和与其对应的沟道结构23上形成第一导电结构50，并在第二有源层41和与其对应的沟道结构23上形成第二导电结构60(步骤S24)之前，还包括：在第一有源层31、第二有源层41和沟道结构23上沉积绝缘材料，位于第一有源层31上的绝缘材料形成第一绝缘层，位于沟道结构23上的绝缘层材料形成介质层，位于第二有源层41上的绝缘材料形成第二绝缘层，第一绝缘层、介质层和第二绝缘层均间隔设置。
也就是说，在形成第一导电结构50和第二导电结构60之前，先在沟道结构23的表面形成介质层，以保证沟道结构23与第一导电结构50和第二导电结构60均绝缘。同时，在第一有源层31的表面形成第一绝缘层，在第二有源层41的表面形成第二绝缘层，介质层、第一绝缘层和第二绝缘层一同形成，以保证第一导电结构50和第二导电结构60各自的平整性。
其中，沟道结构23的表面是指沟道结构23的外周面，介质层环绕沟道结构23一周。第一有源层31的表面可以指第一有源层31的外周面，也可以指第一有源层31沿第二方向相对的两个表面，以及朝向沟道结构23的表面，即第一绝缘层至少覆盖第一有源层31沿第二方向相对的两个表面，以及朝向沟道结构23的表面。第二有源层41的表面可以指第二有源层41的外周面，也可以指第二有源层41沿第二方向相对的两个表面，以及朝向沟道结构23的表面，即第二绝缘层至少覆盖第二有源层41沿第二方向相对的两个表面，以及朝向沟道结构23的表面。
形成第一绝缘层、介质层和第二绝缘层后，在第一绝缘层、介质层和第二绝缘层上沉积导电材料，位于第一绝缘层和部分介质层上的导电材料形成第一导电结构50，位于第二绝缘层和另一部分介质层上的导电材料形成第二导电结构60。
具体的，第一导电结构50和第二导电结构60用作字线，每个第一导电结构50覆盖相应的第一绝缘层，以及与该第一绝缘层同层设置的介质层上，且填充在各介质层之间，以及介质层与第一绝缘层之间。每个第二导电结构60覆盖相应的第二绝缘层，以及与该第二绝缘层同层设置的介质层上，且填充在各介质层之间，以及介质层与第二绝缘层之间。覆盖介质层的第一导电结构50和第二导电结构60形成栅极，栅极为字线的一部分，覆盖第一绝缘层的第一导电结构50，以及覆盖第二绝缘层的第二导电结构60均作为栅极的引出端，以连接***电路。
在一些可能的实施例中，在衬底10上方形成导电结构之后，还包括：形成多个间隔设置的接触插塞，接触插塞包括第一接触插塞70和第二接触插塞80，多个第一接触插塞70与多个第一导电结构50一一对应且电连接，多个第二接触插塞80与多个第二导电结构60一一对应且电连接，且多个第一接触插塞70和多个第二接触插塞80的长度均呈阶梯变化。
多个接触插塞用于将第一导电结构50和第二导电结构60电连接至***电路，多个接触插塞间隔设置，以保证多个接触插塞之间绝缘隔离，从而避免第一导电结构50之间或者第二导电结构60之间的相互干扰。
第一接触插塞70的数量与第一导电结构50的数量相适配，以使多个第一接触插塞70与多个第一导电结构50一一对应且电连接，从而将每个第一导电结构50均可以电连接至***电路，通过***电路控制第一导电结构50相对应的晶体管。第二接触插塞80的数量与第二导电结构60的数量相适配，以使多个第二接触插塞80与多个第二导电结构60一一对应且电连接，从而将每个第二导电结构60均可以电连接至***电路，通过***电路控制第二导电结构60相对应的晶体管。
多个第一接触插塞70可以沿第一方向排布，多个第二接触插塞80可以沿第一方向排布。如此设置，多个第一接触插塞70和多个第二接触插塞80占用空间更小，有利于增加晶体管的数量，从而提高半导体结构的存储密度。优选的，多个第一接触插塞70和多个第二接触插塞80沿第一方向位于同一行，以进一步减少多个第一接触插塞70和多个第二接触插塞80所占用的空间。
多个第一接触插塞70的长度呈阶梯变化，多个第二接触插塞80的长度呈阶梯变化，其中，长度方向为第二方向。如此设置，多个第一接触插塞70和多个第二接触插塞80的长度大致相等，***电路与第一导电结构50，以及***电路与第二导电结构60之间的路径大致相等，从而使得器件区中的各晶体管的工作状态差异较小。
第一接触插塞70和第二接触插塞80均包括第一导电部分，以及设置在第一导电部分上的第二导电部分，第一导电部分的尺寸小于第二导电部分的尺寸。其中，第一导电部分为靠近衬底10的部分，第二导电部分为远离衬底10的部分，即第二导电部分位于第一导电部分远离衬底10的一侧。第一导电部分的尺寸可以指第一导电部分的直径或者截面积，第二导电部分的尺寸可以指第二导电部分的直径或者截面积。如图1所示，第二导电部分在衬底10上的正投影覆盖第一导电部分在衬底10上的正投影。
第一导电部分和第二导电部分均可以包括芯层，以及覆盖芯层的侧面和底面的外层。其中，芯层可以为绝缘层，其材质可以为氮化硅或者氧化硅。外层可以为金属层，其材质可以为钨或者氮化钛。如此设置，在保证第一导电部分和第二导电部分的电性能的基础上，减少金属层的厚度，以节约成本。
综上，本公开实施例提供的半导体结构的制作方法中，通过在衬底10上方形成导电结构，导电结构包括间隔设置的多个在第一方向上延伸的第一导电结构50和第二导电结构60，多个第一导电结构50的长度和多个第二导电结构60的长度均呈阶梯变化，第一导电结构50和第二导电结构60形成字线，字线易于制作且便于引出，以便于在字线上形成其他结构，以实现字线与***电路的电性连接。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (20)

1.一种半导体结构，其特征在于，包括：
衬底和位于所述衬底上方的导电结构；
所述导电结构包括间隔设置的多个在第一方向上延伸的第一导电结构和第二导电结构，多个所述第一导电结构的长度和多个所述第二导电结构的长度均呈阶梯变化。
2.根据权利要求1所述的半导体结构，其特征在于，所述衬底包括器件区，以及分别设置在所述器件区两侧的第一连接区和第二连接区；
所述第一导电结构位于所述器件区上方且延伸至所述第一连接区，所述第二导电结构位于所述器件区上方且延伸至所述第二连接区；位于所述第一连接区上方的所述第一导电结构的长度呈阶梯变化，位于所述第二连接区上方的所述第二导电结构的长度呈阶梯变化。
3.根据权利要求1所述的半导体结构，其特征在于，靠近所述衬底的所述第一导电结构的长度大于远离所述衬底的所述第一导电结构的长度，以使多个所述第一导电结构的长度呈阶梯变化；
靠近所述衬底的所述第二导电结构的长度大于远离所述衬底的所述第二导电结构的长度，以使多个所述第二导电结构的长度呈阶梯变化。
4.根据权利要求1所述的半导体结构，其特征在于，多个所述第一导电结构和多个所述第二导电结构沿第二方向依次交替间隔设置。
5.根据权利要求1-4任一项所述的半导体结构，其特征在于，所述半导体结构还包括多个间隔设置的接触插塞，所述接触插塞包括第一接触插塞和第二接触插塞；
多个所述第一接触插塞与多个所述第一导电结构一一对应且电连接；多个所述第二接触插塞与多个所述第二导电结构一一对应且电连接。
6.根据权利要求5所述的半导体结构，其特征在于，多个所述第一接触插塞和多个所述第二接触插塞均沿第二方向延伸，且多个所述第一接触插塞的长度和多个所述第二接触插塞的长度均呈阶梯变化。
7.根据权利要求5所述的半导体结构，其特征在于，所述第一接触插塞和所述第二接触插塞均包括第一导电部分，以及设置在所述第一导电部分上的第二导电部分，所述第一导电部分的尺寸小于所述第二导电部分的尺寸。
8.根据权利要求2所述的半导体结构，其特征在于，位于所述器件区上方的每个所述第一导电结构和每个所述第二导电结构均包围多个间隔设置的沟道结构，所述第一导电结构和所述沟道结构之间，以及所述第二导电结构与所述沟道结构之间设置有介质层。
9.根据权利要求8所述的半导体结构，其特征在于，位于所述第一连接区上方的每个所述第一导电结构包围第一有源层，所述第一导电结构与所述第一有源层之间设置有第一绝缘层；
位于所述第二连接区上方的每个所述第二导电结构包围第二有源层，所述第二导电结构与所述第二有源层之间设置有第二绝缘层。
10.根据权利要求9所述的半导体结构，其特征在于，同一所述第一导电结构所对应的所述第一有源层和多个所述沟道结构同层设置，同一所述第二导电结构所对应的所述第二有源层和多个所述沟道结构同层设置。
11.一种存储器，其特征在于，包括：
衬底，所述衬底包括器件区；
器件层，位于所述器件区上方，所述器件层包括多个间隔设置的沟道结构；
字线结构，所述字线结构包括多个间隔设置且沿第一方向延伸的字线，多个所述字线的长度呈阶梯变化；
位线结构，所述位线结构包括多个间隔设置且沿第二方向延伸的位线；
其中，所述字线贯穿所述器件层，且包围所述沟道结构，所述位线贯穿所述器件层，且与所述沟道结构电性连接，所述沟道结构还与存储节点电性连接。
12.根据权利要求11所述的存储器，其特征在于，所述衬底还包括第一连接区和第二连接区，所述器件区位于所述第一连接区和所述第二连接区之间，多个位于所述第一连接区上方的所述字线的长度呈阶梯变化，且多个位于所述第二连接区上方的所述字线的长度呈阶梯变化。
13.根据权利要求11所述的存储器，其特征在于，每条所述字线包围多个在所述第一方向上间隔设置的沟道结构，每条所述位线连接多个在所述第二方向上间隔设置的沟道结构的一端，所述沟道结构的另一端连接所述存储节点。
14.根据权利要求12所述的存储器，其特征在于，位于所述器件区的所述衬底与位于所述第一连接区和所述第二连接区的所述衬底之间均间隔设置。
15.一种半导体结构的制作方法，其特征在于，包括：
提供衬底；
在所述衬底上方形成导电结构，所述导电结构包括间隔设置的多个在第一方向上延伸的第一导电结构和第二导电结构，多个所述第一导电结构的长度和多个所述第二导电结构的长度均呈阶梯变化。
16.根据权利要求15所述的制作方法，其特征在于，所述衬底包括器件区，以及分别设置在所述器件区两侧的第一连接区和第二连接区；
所述第一导电结构位于所述器件区上方且延伸至所述第一连接区，所述第二导电结构位于所述器件区上方且延伸至所述第二连接区；位于所述第一连接区上方的所述第一导电结构的长度呈阶梯变化，位于所述第二连接区上方的所述第二导电结构的长度呈阶梯变化。
17.根据权利要求16所述的制作方法，其特征在于，在所述衬底上方形成导电结构，包括：
在衬底的所述器件区、所述第一连接区和所述第二连接区分别形成第一叠层结构、第二叠层结构和第三叠层结构；所述第一叠层结构包括交替堆叠设置的第一牺牲层和器件层，所述第二叠层结构包括交替堆叠设置的第二牺牲层和第一有源层，所述第三叠层结构包括交替堆叠设置的第三牺牲层和第二有源层，多个所述第一有源层与第一部分的所述器件层一一对应，多个所述第二有源层与第二部分的所述器件层一一对应；
去除所述第一牺牲层和部分所述器件层，以使每个所述器件层形成多个间隔设置的沟道结构；
去除远离所述沟道结构的部分所述第一有源层和部分所述第二有源层，以使剩余的所述第一有源层和所述第二有源层的长度均呈阶梯变化；
在所述第一有源层和与其对应的所述沟道结构上形成第一导电结构，并在所述第二有源层和与其对应的所述沟道结构上形成第二导电结构。
18.根据权利要求17所述的制作方法，其特征在于，多个所述第一有源层分别与奇数层的所述器件层相对应且同层设置，多个所述第二有源层分别与偶数层的所述器件层相对应且同层设置。
19.根据权利要求17或18所述的制作方法，其特征在于，在所述第一有源层和与其对应的所述沟道结构上形成第一导电结构，并在所述第二有源层和与其对应的所述沟道结构上形成第二导电结构之前，还包括：
在所述第一有源层、所述第二有源层和所述沟道结构上沉积绝缘材料，位于所述第一有源层上的所述绝缘材料形成第一绝缘层，位于所述沟道结构上的所述绝缘层材料形成介质层，位于所述第二有源层上的所述绝缘材料形成第二绝缘层，所述第一绝缘层、所述介质层和所述第二绝缘层均间隔设置。
20.根据权利要求15-18任一项所述的制作方法，其特征在于，在所述衬底上方形成导电结构之后，还包括：
形成多个间隔设置的接触插塞，所述接触插塞包括第一接触插塞和第二接触插塞，多个所述第一接触插塞与多个所述第一导电结构一一对应且电连接，多个所述第二接触插塞与多个所述第二导电结构一一对应且电连接，且多个所述第二接触插塞和多个所述第二接触插塞的长度均呈阶梯变化。
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