KR20240022584A - 분리된 컨택 구역을 갖는 3차원 메모리 디바이스 및 이의 형성 방법 - Google Patents
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Abstract
메모리 다이는 메모리 개구 충진 구조가 수직으로 연장되는 절연 층 및 전기 전도성 층의 교번 스택을 포함한다. 메모리 다이는 동일한 메모리 평면에서 적어도 2개의 컨택 구역과 인터레이싱된 적어도 3개의 메모리 어레이 구역, 또는 적어도 2개의 메모리 어레이 구역과 인터레이싱된 적어도 3개의 컨택 구역을 포함한다. 적어도 2개의 워드 라인 드라이버 구역을 포함하는 로직 다이가 메모리 다이에 본딩될 수 있다. 컨택 구역과 메모리 어레이 구역의 인터레이싱은 컨택 구역의 경계로부터 워드 라인 드라이버 구역의 경계의 측방향 오프셋을 감소시킬 수 있다.
Description
관련 출원
본 출원은 2021년 8월 9일자로 출원된 미국 정규 특허 출원 제17/397,678호; 2021년 8월 9일자로 출원된 미국 정규 특허 출원 제17/397,777호; 2021년 8월 9일자로 출원된 미국 정규 특허 출원 제17/397,846호; 및 2021년 12월 20일에 출원된 미국 일부 계속 출원(CIP) 제17/556,298호에 대한 우선권의 이익을 주장하며, 이의 전체 내용은 모든 목적을 위해 본 출원에 참조로 통합된다.
기술분야
본 개시는 전반적으로 반도체 디바이스의 분야에 관한 것으로, 특히 측방향으로 이격되는 분리된 컨택 구역(contact region)을 갖는 3차원 메모리 디바이스 및 이의 형성 방법에 관한 것이다.
셀 당 하나의 비트를 갖는 3차원 수직 NAND 스트링을 포함하는 3차원 메모리 디바이스는 "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT) Structured Cell"이라는 제목의 T.Endoh 등의 논문(IEDM Proc. (2001) 33-36)에 개시되어 있다.
본 개시의 양태에 따르면, 메모리 다이를 포함하는 반도체 구조가 제공된다. 메모리 다이는 기판 위에 배치되고 제1 수평 방향을 따라서의 공간 순서대로 제1 컨택 구역, 제1 메모리 어레이 구역, 제2 컨택 구역, 제2 메모리 어레이 구역, 제3 컨택 구역, 및 제3 메모리 어레이 구역을 포함하는 일련의 구역을 통해 측방향으로 연장되는 절연 층 및 전기 전도성 층의 교번 스택; 제1 메모리 어레이 구역, 제2 메모리 어레이 구역, 및 제3 메모리 어레이 구역에 위치된 메모리 개구의 어레이; 메모리 개구의 어레이 내에 위치된 메모리 개구 충진 구조의 어레이를 포함하고, 메모리 개구 충진 구조 각각은 메모리 소자의 각각의 수직 스택을 포함한다.
본 개시의 다른 양태에 따르면, 반도체 구조를 형성하는 방법이 제공되고, 이 방법은 기판 위에 절연 층 및 스페이서 재료 층의 교번 스택을 형성하는 단계- 스페이서 재료 층은 전기 전도성 층으로서 형성되거나 또는 후속하여 전기 전도성 층으로 대체되고, 교번 스택은, 제1 수평 방향을 따라서의 공간 순서대로, 제1 컨택 구역, 제1 메모리 어레이 구역, 제2 컨택 구역, 제2 메모리 어레이 구역, 제3 컨택 구역, 및 제3 메모리 어레이 구역을 포함하는 일련의 구역을 통해 측방향으로 연장됨 -; 제1 메모리 어레이 구역, 제2 메모리 어레이 구역, 및 제3 메모리 어레이 구역에 메모리 개구의 어레이를 형성하는 단계; 메모리 개구의 제1 어레이, 메모리 개구의 제2 어레이, 및 메모리 개구의 제3 어레이 내에 메모리 개구 충진 구조의 어레이를 형성하는 단계를 포함하고, 메모리 개구 충진 구조 각각은 메모리 소자의 각각의 수직 스택을 포함한다. 방법은 제1 컨택 구역에서 전기 전도성 층의 각각의 하부 전기 전도성 층과 컨택하는 제1 컨택 비아 구조를 형성하는 단계; 제2 컨택 구역에서 전기 전도성 층의 각각의 중간 전기 전도성 층과 컨택하는 제2 컨택 비아 구조를 형성하는 단계; 제3 컨택 구역에서 전기 전도성 층의 각각의 상부 전기 전도성 층과 컨택하는 제3 컨택 비아 구조를 형성하는 단계; 전기 전도성 층을 드라이빙하도록 구성된 워드 라인 드라이버를 포함하는 로직 다이를 제공하는 단계; 로직 다이를 메모리 다이에 본딩하는 단계를 더 포함한다. 워드 라인 드라이버는 로직 다이에 위치되는 로직측 금속 인터커넥트 구조를 통해 그리고 메모리 다이에 위치되는 메모리측 금속 인터커넥트 구조를 통해 그리고 제1 컨택 비아 구조, 제2 컨택 비아 구조, 또는 제3 컨택 비아 구조로부터 선택되는 각각의 컨택 비아 구조를 통해 전기 전도성 층의 노드에 전기적으로 연결된다.
본 개시의 실시예에 따르면, 메모리 다이를 포함하는 반도체 구조가 제공된다. 메모리 다이는 기판 위에 배치되고 제1 수평 방향을 따라서의 공간 순서대로 제1 메모리 어레이 구역, 제1 컨택 구역, 중앙 메모리 어레이 구역, 제2 컨택 구역, 및 제2 메모리 어레이 구역을 포함하는 일련의 구역을 통해 측방향으로 연장되는 절연 층 및 전기 전도성 층의 교번 스택; 제1 메모리 어레이 구역, 중앙 메모리 어레이 구역, 및 제2 메모리 어레이 구역에 위치된 메모리 개구의 어레이- 전기 전도성 층은 제1 메모리 어레이 구역으로부터 제2 메모리 어레이 구역까지 연속적으로 연장됨 -; 및 메모리 개구의 어레이 내에 위치되고 메모리 소자의 각각의 수직 스택을 포함하는 메모리 개구 충진 구조의 어레이를 포함한다.
본 개시의 다른 양태에 따르면, 반도체 구조를 형성하는 방법이 제공되고, 이 방법은 기판 위에 절연 층 및 스페이서 재료 층의 교번 스택을 형성하는 단계- 스페이서 재료 층은 전기 전도성 층으로서 형성되거나, 후속하여 전기 전도성 층으로 대체되고, 교번 스택은, 제1 수평 방향을 따라서의 공간 순서대로, 제1 메모리 어레이 구역, 제1 컨택 구역, 중앙 메모리 어레이 구역, 제2 컨택 구역, 및 제2 메모리 어레이 구역을 포함하는 일련의 구역을 통해 측방향으로 연장되고, 전기 전도성 층은 제1 메모리 어레이 구역으로부터 제2 메모리 어레이 구역까지 연속적으로 연장됨 -; 제1 메모리 어레이 구역, 중앙 메모리 어레이 구역, 및 제2 메모리 어레이 구역에 위치된 메모리 개구의 어레이를 형성하는 단계; 및 메모리 개구의 어레이 내에 메모리 개구 충진 구조의 어레이를 형성하는 단계를 포함한다.
본 개시의 또 다른 양태에 따르면, 메모리 다이를 포함하는 반도체 구조가 제공된다. 메모리 다이는 절연 층 및 전기 전도성 층의 교번 스택- 교번 스택은 수평 평면 아래에 위치된 절연 층의 제1 서브세트 및 전기 전도성 층의 제1 서브세트를 포함하는 하부 층 스택, 수평 평면 위에 위치된 절연 층의 제2 서브세트 및 전기 전도성 층의 제2 서브세트를 포함하는 제1 상부 층 스택, 및 수평 평면 위에 위치되고 제2 층 스택으로부터 측방향으로 이격된 절연 층의 제3 서브세트 및 전기 전도성 층의 제3 서브세트를 포함하는 제2 상부 층 스택을 포함하고, 하부 층 스택은 제1 수평 방향을 따라서의 공간 순서대로, 제1 컨택 구역, 제1 메모리 어레이 구역, 보조 컨택 구역, 제2 메모리 어레이 구역, 및 제2 컨택 구역을 포함하는 일련의 구역을 통해 측방향으로 연장되고, 제1 상부 층 스택은 제1 메모리 어레이 구역 및 보조 컨택 구역의 제1 부분을 통해 측방향으로 연장되고, 제2 상부 층 스택은 보조 컨택 구역의 제2 부분 및 제2 메모리 어레이 구역을 통해 측방향으로 연장됨 -; 제2 메모리 어레이 구역 및 제1 메모리 어레이 구역에 위치된 메모리 개구의 어레이; 및 메모리 개구의 어레이 내에 위치되고 메모리 소자의 각각의 수직 스택을 포함하는 메모리 개구 충진 구조의 어레이를 포함한다.
본 개시의 또 다른 양태에 따르면, 반도체 구조를 형성하는 방법이 제공되고, 이 방법은 기판 위에 절연 층 및 스페이서 재료 층의 교번 스택을 형성하는 단계- 스페이서 재료 층은 전기 전도성 층으로서 형성되거나, 후속하여 전기 전도성 층으로 대체되고, 교번 스택은, 제1 수평 방향을 따라서의 공간 순서대로, 제1 컨택 구역, 제1 메모리 어레이 구역, 보조 컨택 구역, 제2 메모리 어레이 구역, 및 제2 컨택 구역을 포함하는 일련의 구역을 통해 측방향으로 연장됨 -; 제1 메모리 어레이 구역 및 제2 메모리 어레이 구역에 위치된 메모리 개구의 어레이를 형성하는 단계; 및 메모리 개구의 어레이 내에 메모리 개구 충진 구조의 어레이를 형성하는 단계를 포함하고, 메모리 개구 충진 구조 각각은 메모리 소자의 각각의 수직 스택을 포함하고, 교번 스택은 수평 평면 아래에 위치된 절연 층의 제1 서브세트 및 전기 전도성 층의 제1 서브세트를 포함하는 하부 층 스택, 수평 평면 위에 위치된 절연 층의 제2 서브세트 및 전기 전도성 층의 제2 서브세트를 포함하는 제1 상부 층 스택, 및 수평 평면 위에 위치되고 제2 층 스택으로부터 측방향으로 이격된 절연 층의 제3 서브세트 및 전기 전도성 층의 제3 서브세트를 포함하는 제2 상부 층 스택을 포함하고, 제1 상부 층 스택은 제1 메모리 어레이 구역 및 보조 컨택 구역의 제1 부분을 통해 측방향으로 연장되고, 제2 상부 층 스택은 보조 컨택 구역의 제2 부분 및 제2 메모리 어레이 구역을 통해 측방향으로 연장된다.
본 개시의 또 다른 양태에 따르면, 메모리 다이를 포함하는 반도체 구조가 제공된다. 메모리 다이는 기판 위에 배치되고, 제1 수평 방향을 따라서의 공간 순서대로, 제1 컨택 구역, 제1 메모리 어레이 구역, 보조 컨택 구역, 제2 메모리 어레이 구역, 및 제2 컨택 구역을 포함하는 일련의 구역을 통해 측방향으로 연장되는 절연 층 및 전기 전도성 층의 교번 스택; 제1 메모리 어레이 구역 및 제2 메모리 어레이 구역에 위치된 메모리 개구의 어레이; 및 메모리 개구의 어레이 내에 위치되고 메모리 소자의 각각의 수직 스택을 포함하는 메모리 개구 충진 구조의 어레이를 포함하고, 절연 층 및 전기 전도성 층의 교번 스택은 수평 평면 아래에 위치된 절연 층의 제1 서브세트 및 전기 전도성 층의 제1 서브세트를 포함하는 하부 층 스택, 및 수평 평면 위에 위치된 절연 층의 제2 서브세트 및 전기 전도성 층의 제2 서브세트를 포함하는 상부 층 스택을 포함하고; 제1 컨택 구역 및 제2 컨택 구역은 전기 전도성 층의 제1 서브세트의 각각의 전기 전도성 층과 컨택하는 제1 컨택 비아 구조를 포함하고; 보조 계단 구역(staircase region)은 전기 전도성 층의 제2 서브세트의 각각의 전기 전도성 층과 컨택하는 제2 컨택 비아 구조를 포함한다.
본 개시의 추가의 다른 양태에 따르면, 메모리 다이를 형성하는 방법이 제공되고, 이 방법은 기판 위에 절연 층 및 스페이서 재료 층의 교번 스택을 형성하는 단계- 스페이서 재료 층은 전기 전도성 층으로서 형성되거나, 후속하여 전기 전도성 층으로 대체되고, 교번 스택은, 제1 수평 방향을 따라서의 공간 순서대로, 제1 컨택 구역, 제1 메모리 어레이 구역, 보조 컨택 구역, 제2 메모리 어레이 구역, 및 제2 컨택 구역을 포함하는 일련의 구역을 통해 측방향으로 연장됨 -; 제1 메모리 어레이 구역 및 제2 메모리 어레이 구역에 위치된 메모리 개구의 어레이를 형성하는 단계; 메모리 개구의 어레이 내에 메모리 개구 충진 구조의 어레이를 형성하는 단계- 메모리 개구 충진 구조 각각은 메모리 소자의 각각의 수직 스택을 포함하고, 교번 스택은 수평 평면 아래에 위치된 절연 층의 제1 서브세트 및 전기 전도성 층의 제1 서브세트를 포함하는 하부 층 스택, 및 수평 평면 위에 위치된 절연 층의 제2 서브세트 및 전기 전도성 층의 제2 서브세트를 포함하는 상부 층 스택을 포함함 -; 제1 컨택 구역 및 제2 컨택 구역에서 전기 전도성 층의 제1 서브세트의 각각의 전기 전도성 층과 컨택하는 제1 컨택 비아 구조를 형성하는 단계; 및 보조 컨택 구역에서 전기 전도성 층의 제2 서브세트의 각각의 전기 전도성 층과 컨택하는 제2 컨택 비아 구조를 형성하는 단계를 포함한다.
도 1a는 본 개시의 제1 실시예에 따른 다수의 평면을 포함하는 제1 예시적인 반도체 다이의 평면도이다.
도 1b는 도 1a의 구역(M1)의 개략적인 투시 평면도이다.
도 1c는 도 1b의 수직 평면 C- C'를 따른 제1 예시적인 반도체 다이의 구역의 개략적인 수직 단면도이다.
도 1d는 도 1b의 수직 평면 D-D'를 따른 제1 예시적인 반도체 다이의 구역의 개략적인 수직 단면도이다.
도 2는 본 개시의 제1 실시예에 따른 제1 티어 구조(tier structure)의 형성 후에 반도체 다이를 형성하기 위한 제1 예시적인 구조의 수직 단면도이다.
도 3은 본 개시의 제1 실시예에 따른 제2 티어 구조를 형성한 후의 제1 예시적인 구조의 수직 단면도이다.
도 4a 내지 도 4d는 본 개시의 제1 실시예에 따른 메모리 개구 충진 구조(fill structure)의 형성 동안의 메모리 개구의 순차적인 수직 단면도를 예시한다.
도 5는 본 개시의 제1 실시예에 따른 메모리 개구 충진 구조 및 지지 기둥 구조의 형성 후의 제1 예시적인 구조의 수직 단면도이다.
도 6은 본 개시의 제1 실시예에 따른 후면 트렌치의 형성 후의 제1 예시적인 구조의 수직 단면도이다.
도 7은 본 개시의 제1 실시예에 따른 희생 재료 층을 전기 전도성 층으로 대체한 후의 제1 예시적인 구조의 수직 단면도이다.
도 8은 본 개시의 제1 실시예에 따른 층 컨택 비아 구조의 형성 후의 제1 예시적인 구조의 개략적인 수직 단면도이다.
도 9는 본 개시의 제1 실시예에 따른 층 컨택 비아 구조의 형성 후의 제1 예시적인 구조의 대안적인 구성의 개략적인 수직 단면도이다.
도 10a 내지 도 10f는 본 개시의 제1 실시예에 따른 측방향으로 절연된 컨택 비아 구조를 형성하는데 이용될 수 있는 한 세트의 처리 단계 동안의 제1 예시적인 구조의 대안적인 구성의 한 구역의 순차적인 수직 단면도를 나타낸다.
도 11a는 제1 예시적인 구조의 메모리 다이의 평면의 개략적인 수직 단면도이다.
도 11b는 도 11a의 수평 평면 B-B'를 따른 메모리 다이의 평면의 수평 단면도이다.
도 12a는 본 개시의 제1 실시예에 따른 로직 다이의 평면의 개략적인 수직 단면도이다.
도 12b는 도 12a의 수평 평면 B-B'를 따른 로직 다이의 평면의 수평 단면도이다.
도 13은 본 개시의 제1 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제1 예시적인 구조의 수직 단면도이다.
도 14는 본 개시의 제1 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제1 예시적인 구조의 제1 대안적인 구성의 수직 단면도이다.
도 15는 본 개시의 제1 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제1 예시적인 구조의 제2 대안적인 구성의 수직 단면도이다.
도 16은 본 개시의 제1 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제1 예시적인 구조의 제3 대안적인 구성의 수직 단면도이다.
도 17은 본 개시의 제1 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제1 예시적인 구조의 제4 대안적인 구성의 수직 단면도이다.
도 18a는 본 개시의 제2 실시예에 따른 제2 예시적인 구조의 메모리 다이의 평면의 개략적인 수직 단면도이다.
도 18b는 도 18a의 수평 평면 B-B'를 따른 메모리 다이의 평면의 수평 단면도이다.
도 18c는 도 18a의 수직 평면 C-C'를 따른 메모리 다이의 구역의 수직 단면도이다.
도 19a는 본 개시의 제2 실시예에 따른 로직 다이의 평면의 개략적인 수직 단면도이다.
도 19b는 도 19a의 수평 평면 B-B'를 따른 로직 다이의 평면의 수평 단면도이다.
도 20은 본 개시의 제2 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제2 예시적인 구조의 수직 단면도이다.
도 21은 본 개시의 제2 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제2 예시적인 구조의 대안적인 구성의 수직 단면도이다.
도 22a는 본 개시의 제2 실시예에 따른 도 21의 로직 다이 내의 구역의 개략적인 수직 단면도이다.
도 22b는 비교예 구조에서의 로직 다이 내의 구역의 개략적인 수직 단면도이다.
도 23은 본 개시의 제2 실시예에 따른 제2 예시적인 구조 내의 구역의 개략적인 수직 단면도이다.
도 24는 본 개시의 제2 실시예에 따른 제2 예시적인 구조에서의 메모리 다이 내의 구역의 개략적인 수직 단면도이다.
도 25는 본 개시의 제2 실시예에 따른 제2 예시적인 구조의 메모리 다이의 제1 구성의 평면의 개략적인 평면도이다.
도 26은 본 개시의 제2 실시예에 따른 제2 예시적인 구조의 메모리 다이의 제2 구성의 평면의 개략적인 평면도이다.
도 27a는 본 개시의 제3 실시예에 따른 제3 예시적인 구조의 메모리 다이의 평면의 개략적인 수직 단면도이다.
도 27b는 도 27a의 수평 평면 B-B'를 따른 메모리 다이의 평면의 개략적인 평면도이다.
도 27c는 도 27a의 수직 평면 C- C'를 따른 메모리 다이의 구역의 수직 단면도이다.
도 28a는 본 개시의 제3 실시예에 따른 로직 다이의 평면의 개략적인 수직 단면도이다.
도 28b는 도 28a의 수평 평면 B-B'를 따른 로직 다이의 평면의 개략적인 평면도이다.
도 29는 본 개시의 제3 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제3 예시적인 구조의 수직 단면도이다.
도 30a는 본 개시의 제3 실시예에 따른 도 29의 제3 예시적인 구조에서의 메모리 다이의 평면의 수직 단면도이다.
도 30b는 도 30a의 메모리 다이의 평면의 평면도이다.
도 31a 내지 도 31h는 본 개시의 제3 실시예에 따른 도 27a 내지 도 27c의 메모리 다이 내의 계단 구역을 패턴화하기 위해 이용될 수 있는 처리 단계의 시퀀스를 개략적으로 예시한다.
도 32a는 본 개시의 제4 실시예에 따른 제4 예시적인 구조에서의 메모리 다이의 평면의 수직 단면도이다.
도 32b는 도 32a의 메모리 다이의 평면의 평면도이다.
도 32c는 본 개시의 제4 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제4 예시적인 구조의 수직 단면도이다.
도 33a는 본 개시의 제4 실시예에 따른 제4 예시적인 구조의 제1 대안적인 실시예에서의 메모리 다이의 평면의 수직 단면도이다.
도 33b는 도 33a의 메모리 다이의 평면의 평면도이다.
도 33c는 본 개시의 제4 실시예에 따라 로직 다이를 메모리 다이에 본딩한 후의 제4 예시적인 구조의 제1 대안적인 실시예의 수직 단면도이다.
도 34a는 본 개시의 제4 실시예에 따라 로직 다이를 메모리 다이에 본딩한 후의 제4 예시적인 구조의 제2 대안적인 실시예의 수직 단면도이다.
도 34b는 도 34a의 메모리 다이의 평면의 평면도이다.
도 35는 본 개시의 제5 실시예에 따른 제5 예시적인 구조의 수직 단면도이다.
도 1b는 도 1a의 구역(M1)의 개략적인 투시 평면도이다.
도 1c는 도 1b의 수직 평면 C- C'를 따른 제1 예시적인 반도체 다이의 구역의 개략적인 수직 단면도이다.
도 1d는 도 1b의 수직 평면 D-D'를 따른 제1 예시적인 반도체 다이의 구역의 개략적인 수직 단면도이다.
도 2는 본 개시의 제1 실시예에 따른 제1 티어 구조(tier structure)의 형성 후에 반도체 다이를 형성하기 위한 제1 예시적인 구조의 수직 단면도이다.
도 3은 본 개시의 제1 실시예에 따른 제2 티어 구조를 형성한 후의 제1 예시적인 구조의 수직 단면도이다.
도 4a 내지 도 4d는 본 개시의 제1 실시예에 따른 메모리 개구 충진 구조(fill structure)의 형성 동안의 메모리 개구의 순차적인 수직 단면도를 예시한다.
도 5는 본 개시의 제1 실시예에 따른 메모리 개구 충진 구조 및 지지 기둥 구조의 형성 후의 제1 예시적인 구조의 수직 단면도이다.
도 6은 본 개시의 제1 실시예에 따른 후면 트렌치의 형성 후의 제1 예시적인 구조의 수직 단면도이다.
도 7은 본 개시의 제1 실시예에 따른 희생 재료 층을 전기 전도성 층으로 대체한 후의 제1 예시적인 구조의 수직 단면도이다.
도 8은 본 개시의 제1 실시예에 따른 층 컨택 비아 구조의 형성 후의 제1 예시적인 구조의 개략적인 수직 단면도이다.
도 9는 본 개시의 제1 실시예에 따른 층 컨택 비아 구조의 형성 후의 제1 예시적인 구조의 대안적인 구성의 개략적인 수직 단면도이다.
도 10a 내지 도 10f는 본 개시의 제1 실시예에 따른 측방향으로 절연된 컨택 비아 구조를 형성하는데 이용될 수 있는 한 세트의 처리 단계 동안의 제1 예시적인 구조의 대안적인 구성의 한 구역의 순차적인 수직 단면도를 나타낸다.
도 11a는 제1 예시적인 구조의 메모리 다이의 평면의 개략적인 수직 단면도이다.
도 11b는 도 11a의 수평 평면 B-B'를 따른 메모리 다이의 평면의 수평 단면도이다.
도 12a는 본 개시의 제1 실시예에 따른 로직 다이의 평면의 개략적인 수직 단면도이다.
도 12b는 도 12a의 수평 평면 B-B'를 따른 로직 다이의 평면의 수평 단면도이다.
도 13은 본 개시의 제1 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제1 예시적인 구조의 수직 단면도이다.
도 14는 본 개시의 제1 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제1 예시적인 구조의 제1 대안적인 구성의 수직 단면도이다.
도 15는 본 개시의 제1 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제1 예시적인 구조의 제2 대안적인 구성의 수직 단면도이다.
도 16은 본 개시의 제1 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제1 예시적인 구조의 제3 대안적인 구성의 수직 단면도이다.
도 17은 본 개시의 제1 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제1 예시적인 구조의 제4 대안적인 구성의 수직 단면도이다.
도 18a는 본 개시의 제2 실시예에 따른 제2 예시적인 구조의 메모리 다이의 평면의 개략적인 수직 단면도이다.
도 18b는 도 18a의 수평 평면 B-B'를 따른 메모리 다이의 평면의 수평 단면도이다.
도 18c는 도 18a의 수직 평면 C-C'를 따른 메모리 다이의 구역의 수직 단면도이다.
도 19a는 본 개시의 제2 실시예에 따른 로직 다이의 평면의 개략적인 수직 단면도이다.
도 19b는 도 19a의 수평 평면 B-B'를 따른 로직 다이의 평면의 수평 단면도이다.
도 20은 본 개시의 제2 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제2 예시적인 구조의 수직 단면도이다.
도 21은 본 개시의 제2 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제2 예시적인 구조의 대안적인 구성의 수직 단면도이다.
도 22a는 본 개시의 제2 실시예에 따른 도 21의 로직 다이 내의 구역의 개략적인 수직 단면도이다.
도 22b는 비교예 구조에서의 로직 다이 내의 구역의 개략적인 수직 단면도이다.
도 23은 본 개시의 제2 실시예에 따른 제2 예시적인 구조 내의 구역의 개략적인 수직 단면도이다.
도 24는 본 개시의 제2 실시예에 따른 제2 예시적인 구조에서의 메모리 다이 내의 구역의 개략적인 수직 단면도이다.
도 25는 본 개시의 제2 실시예에 따른 제2 예시적인 구조의 메모리 다이의 제1 구성의 평면의 개략적인 평면도이다.
도 26은 본 개시의 제2 실시예에 따른 제2 예시적인 구조의 메모리 다이의 제2 구성의 평면의 개략적인 평면도이다.
도 27a는 본 개시의 제3 실시예에 따른 제3 예시적인 구조의 메모리 다이의 평면의 개략적인 수직 단면도이다.
도 27b는 도 27a의 수평 평면 B-B'를 따른 메모리 다이의 평면의 개략적인 평면도이다.
도 27c는 도 27a의 수직 평면 C- C'를 따른 메모리 다이의 구역의 수직 단면도이다.
도 28a는 본 개시의 제3 실시예에 따른 로직 다이의 평면의 개략적인 수직 단면도이다.
도 28b는 도 28a의 수평 평면 B-B'를 따른 로직 다이의 평면의 개략적인 평면도이다.
도 29는 본 개시의 제3 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제3 예시적인 구조의 수직 단면도이다.
도 30a는 본 개시의 제3 실시예에 따른 도 29의 제3 예시적인 구조에서의 메모리 다이의 평면의 수직 단면도이다.
도 30b는 도 30a의 메모리 다이의 평면의 평면도이다.
도 31a 내지 도 31h는 본 개시의 제3 실시예에 따른 도 27a 내지 도 27c의 메모리 다이 내의 계단 구역을 패턴화하기 위해 이용될 수 있는 처리 단계의 시퀀스를 개략적으로 예시한다.
도 32a는 본 개시의 제4 실시예에 따른 제4 예시적인 구조에서의 메모리 다이의 평면의 수직 단면도이다.
도 32b는 도 32a의 메모리 다이의 평면의 평면도이다.
도 32c는 본 개시의 제4 실시예에 따른 로직 다이를 메모리 다이에 본딩한 후의 제4 예시적인 구조의 수직 단면도이다.
도 33a는 본 개시의 제4 실시예에 따른 제4 예시적인 구조의 제1 대안적인 실시예에서의 메모리 다이의 평면의 수직 단면도이다.
도 33b는 도 33a의 메모리 다이의 평면의 평면도이다.
도 33c는 본 개시의 제4 실시예에 따라 로직 다이를 메모리 다이에 본딩한 후의 제4 예시적인 구조의 제1 대안적인 실시예의 수직 단면도이다.
도 34a는 본 개시의 제4 실시예에 따라 로직 다이를 메모리 다이에 본딩한 후의 제4 예시적인 구조의 제2 대안적인 실시예의 수직 단면도이다.
도 34b는 도 34a의 메모리 다이의 평면의 평면도이다.
도 35는 본 개시의 제5 실시예에 따른 제5 예시적인 구조의 수직 단면도이다.
위에서 논의된 바와 같이, 본 개시의 실시예는 측방향으로 이격되는 분리된 컨택 구역을 갖는 3차원 메모리 디바이스 및 이의 형성 방법에 관한 것이며, 그 다양한 양태가 이제 상세히 설명된다.
도면은 축척에 맞게 도시되어 있지 않다. 요소의 중복의 부재가 명시적으로 설명되거나 달리 명백하게 표시되지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스가 중복될 수 있다. "제1", "제2" 및 "제3"과 같은 서수는 단지 유사한 요소를 식별하기 위해 이용되고, 본 개시의 명세서 및 청구항에 걸쳐 상이한 서수가 이용될 수 있다. 용어 "적어도 하나의" 요소는 단일 요소의 가능성 및 다수의 요소의 가능성을 포함하는 모든 가능성을 지칭한다.
동일한 참조 번호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 표시하지 않는 한, 동일한 참조 번호를 갖는 요소는 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 표시되지 않는 한, 요소 사이의 "컨택"은 요소에 의해 공유되는 에지 또는 표면을 제공하는 요소 사이의 직접 컨택을 지칭한다. 2개 이상의 요소가 서로 또는 서로로부터 직접 컨택하지 않는 경우, 2개의 요소는 서로로부터 "분리"되거나 또는 서로 간에 "분리"된다. 본 출원에서 사용될 때, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 측면 상에 또는 제2 요소의 내부 측면 상에 위치될 수 있다. 본 출원에서 사용될 때, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 컨택이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접적으로" 위치한다. 본 출원에서 사용될 때, 제1 요소와 제2 요소 사이에 적어도 하나의 전도성 재료로 구성되는 전도성 경로가 존재하는 경우, 제1 요소는 제2 요소에 "전기적으로 연결"된다. 본 출원에서 사용된 "프로토타입" 구조 또는 "가공중(in-process)" 구조는 그 안의 적어도 하나의 성분의 형상 또는 조성이 후속적으로 변형되는 과도 구조를 지칭한다.
본 출원에서 사용될 때, "층(layer)"은 두께를 갖는 구역을 포함하는 재료 부분을 지칭한다. 층은 아래에 배치된 또는 위에 배치된 구조의 전체에 걸쳐 연장될 수 있거나, 아래에 배치된 또는 위에 배치된 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 제1 연속 구조의 두께보다 작은 두께를 갖는 균질 또는 비균질 연속 구조의 구역일 수 있다. 예를 들어, 층은 제1 연속 구조의 상단 표면(top surface)과 바닥 표면(bottom surface) 사이의 또는 상단 표면과 바닥 표면에 있는 임의의 수평 평면 쌍 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 층일 수 있거나, 그 안에 하나 이상의 층을 포함할 수 있거나, 그 위에, 그 위쪽에, 및/또는 그 아래에 하나 이상의 층을 가질 수 있다.
본 출원에서 사용될 때, 제2 표면이 제1 표면 위에 배치되거나 아래에 배치되고 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 실질적 수직 평면이 존재하면, 제1 표면 및 제2 표면은 서로 "수직으로 일치"한다. 실질적 수직 평면은 수직 방향으로부터 5도 미만의 각도만큼 벗어나는 방향을 따라 직선으로 연장되는 평면이다. 수직 평면 또는 실질적 수직 평면은 수직 방향 또는 실질적으로 수직인 방향을 따라 직선이고, 수직 방향 또는 실질적으로 수직인 방향에 수직인 방향을 따른 곡률을 포함할 수 있거나 포함하지 않을 수 있다.
본 출원에서 사용될 때, "메모리 레벨" 또는 "메모리 어레이 레벨"은 메모리 소자의 어레이의 최상단 표면을 포함하는 제1 수평 평면(즉, 기판의 상단 표면에 평행한 평면)과 메모리 소자의 어레이의 가장 바닥 표면을 포함하는 제2 수평 평면 사이의 일반적인 구역에 대응하는 레벨을 지칭한다. 본 출원에서 사용될 때, "스루-스택(through-stack)" 요소는 메모리 레벨을 통해 수직으로 연장되는 요소를 지칭한다.
본 출원에서 사용된 "반전도성 재료"는 1.0 x 10-5 S/m 내지 1.0 x 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 출원에서 사용될 때, "반도체 재료"는 내부에 전기 도펀트가 없을 때 1.0 x 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하고, 전기 도펀트로 적합하게 도핑될 때 1.0 S/m 내지 1.0 x 107 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 출원에서 사용될 때, "전기 도펀트"는 밴드 구조 내의 가전자 밴드에 정공을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도 밴드에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 출원에서 사용될 때, "전도성 재료"는 1.0 x 105 S/m 초과의 전기 전도도를 갖는 재료를 지칭한다. 본 출원에서 사용될 때, "절연체 재료" 또는 "유전체 재료"는 1.0 x 10-5 S/m 미만의 전기 전도도를 갖는 재료를 지칭한다. 본 출원에서 사용될 때, "충분히 도핑된 반도체 재료"는 결정질 재료로서 형성되는 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 프로세스를 통해 결정질 재료로 변환되는 경우에 전도성 재료가 되도록, 즉, 1.0 x 105 S/m보다 큰 전기 전도도를 제공하도록 충분히 높은 원자 농도에서 전기 도펀트로 도핑되는 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 x 10-5 S/m 내지 1.0 x 107 S/m 범위의 전기 전도도를 제공하는 농도로 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않은 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반전도성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 안의 전기 도펀트의 원자 농도에 따라 반전도성 또는 전도성일 수 있다. 본 출원에서 사용될 때, "금속 재료"는 그 안에 적어도 하나의 금속 원소를 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
모놀리식 3차원 메모리 어레이는 개재 기판 없이, 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨이 형성되는 것이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층이 어레이의 각각의 아래에 배치된 레벨의 층 상에 직접 증착되는 것을 의미한다. 대조적으로, 2차원 어레이는 개별적으로 형성된 다음 함께 패키징되어 비모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "3차원 구조 메모리(Three-dimensional Structure Memory)"인 미국 특허 제5,915,167호에 설명된 바와 같이, 비모놀리식 적층된 메모리는 별개의 기판 상에 메모리 레벨을 형성하고 메모리 레벨을 수직으로 적층함으로써 구성된다. 기판은 본딩 전에 메모리 레벨로부터 박화되거나 제거될 수 있지만, 메모리 레벨이 초기에 별개의 기판 위에 형성됨에 따라, 그러한 메모리는 진정한 모놀리식 3차원 메모리 어레이가 아니다. 기판은 메모리 디바이스를 위한 드라이버 회로와 같은, 그 위에 제조된 집적 회로를 포함할 수 있다.
본 개시의 다양한 3차원 메모리 디바이스는 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하고, 본 출원에 설명된 다양한 실시예를 사용하여 제조될 수 있다. 모놀리식 3차원 NAND 스트링은 기판 위에 위치된 NAND 스트링의 모놀리식 3차원 어레이에 위치된다. NAND 스트링의 3차원 어레이의 제1 디바이스 레벨에서의 적어도 하나의 메모리 셀은 NAND 스트링의 3차원 어레이의 제2 디바이스 레벨에서의 다른 메모리 셀 위에 위치된다.
일반적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼의 세트를 통해 회로 보드에 부착될 수 있는 단위 반도체 디바이스를 지칭한다. 반도체 패키지는, 예를 들어, 플립-칩 본딩 또는 다른 칩-대-칩 본딩에 의해 전체에 걸쳐 본딩되는 반도체 칩(또는 "칩") 또는 복수의 반도체 칩을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이를 포함할 수 있다. 다이는 외부 명령을 독립적으로 실행하거나 상태를 보고할 수 있는 최소 단위이다. 전형적으로, 다수의 다이들을 갖는 패키지 또는 칩은 그 안의 다이들의 총 수만큼 많은 수의 외부 명령을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면을 포함한다. 동일한 동시 동작이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 제한이 있을 수 있다. 다이가 메모리 다이, 즉, 메모리 소자를 포함하는 다이인 경우, 동시 판독 동작, 동시 기록 동작, 또는 동시 소거 동작이 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 메모리 다이에서, 각각의 평면은 단일 소거 동작에 의해 소거될 수 있는 최소 단위인 다수의 메모리 블록(또는 "블록들")을 포함한다. 각각의 메모리 블록은 프로그래밍을 위해 선택될 수 있는 최소 단위들인 다수의 페이지를 포함한다. 페이지는 또한 판독 동작에 대해 선택될 수 있는 최소 단위이다.
도 1a 내지 도 1d를 참조하면, 적어도 하나의 메모리 평면(300)을 포함하는 메모리 다이(900)일 수 있는 제1 예시적인 반도체 다이가 예시되어 있다. 메모리 다이(900)가 다수의(예를 들어, 4개의) 평면(300)을 포함하는 실시예가 예시된다. 각각의 평면은 메모리 다이(900)의 측벽에 평행한 제1 수평 방향(hd1)(예를 들어, 워드 라인 방향)과 같은 수평 방향을 따라 서로 인터레이싱되는 복수의 메모리 어레이 구역(100) 및 복수의 컨택 구역(200)을 포함한다. 본 개시의 양태에 따르면, 각각의 평면(300)은 제1 수평 방향(hd1)을 따라서의 공간 순서대로, 제1 메모리 어레이 구역(100A), 제1 컨택 구역(200A), 중앙 메모리 어레이 구역(100T), 제2 컨택 구역(200B), 및 제2 메모리 어레이 구역(100B)을 포함할 수 있다. 일 실시예에서, (전기 전도성 층(146, 246) 중 적어도 일부를 포함할 수 있는) 워드 라인은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 제2 수평 방향(hd2)(비트 라인 방향일 수 있음)은 제1 수평 방향(hd1)에 수직일 수 있다.
제1 메모리 어레이 구역(100A)은 제1 수평 방향(hd1)을 따라 제1 길이(L1)를 가질 수 있고, 제2 메모리 어레이 구역(100B)은 제1 수평 방향(hd1)을 따라 제2 길이(L2)를 가질 수 있고, 중앙 메모리 어레이 구역(100T)은 제1 수평 방향(hd1)을 따라 제3 길이(L3)를 가질 수 있다. L1 대 L2의 비율은 0.5 내지 2.0, 예컨대 0.8 내지 1.25, 예컨대 1의 범위일 수 있지만, 보다 작은 비율 및 보다 큰 비율이 또한 이용될 수 있다. L1 대 L3의 비율 및 L2 대 L3의 비율은 0.5 내지 32, 예컨대 1 내지 16 및/또는 2 내지 8의 범위일 수 있지만, 보다 작은 비율 및 보다 큰 비율이 또한 이용될 수 있다.
일반적으로, 메모리 다이(900)는 기판(108) 위에 배치되고 제1 수평 방향(hd1)을 따라서의 공간 순서대로 제1 메모리 어레이 구역(100A), 제1 컨택 구역(200A), 중앙 메모리 어레이 구역(100T), 제2 컨택 구역(200B), 및 제2 메모리 어레이 구역(100B)을 포함하는 일련의 구역을 통해 측방향으로 연장되는 절연 층(132, 232) 및 전기 전도성 층(146, 246)의 교번 스택을 포함할 수 있다. 일 실시예에서, 교번 스택은 제1 티어 구조 및 제2 티어 구조를 포함하는 다중 티어 구조를 포함할 수 있다. 제1 티어 구조는, 제1 절연 층(132)과 제1 전기 전도성 층(146)의 제1 티어 교번 스택을 포함할 수 있다. 제2 티어 구조는, 제1 티어 구조 위에 위치한 제2 절연 층(232)과 제2 전기 전도성 층(246)의 제2 티어 교번 스택을 포함할 수 있다.
메모리 개구의 제1 어레이는 제1 메모리 어레이 구역(100A)에 위치될 수 있고, 메모리 개구의 중앙 어레이는 중앙 메모리 어레이 구역(100T)에 위치될 수 있고, 메모리 개구의 제2 어레이는 제2 메모리 어레이 구역(100B)에 위치될 수 있다. 메모리 개구 충진 구조(58)는 메모리 개구 각각에 위치되고, 메모리 소자(예를 들어, 메모리 필름의 부분)의 각각의 수직 스택 및 수직 반도체 채널을 포함한다.
도 1c 및 도 1d에 도시된 본 개시의 양태에 따르면, 절연 층(132, 232) 및 전기 전도성 층(146, 246)의 교번 스택은 수평 평면(HP) 아래에 위치된 제1 티어 구조의 절연 층(132)의 제1 서브세트 및 전기 전도성 층(146)의 제1 서브세트를 포함하는 하부 층 스택(LLS), 및 수평 평면(HP) 위에 위치된 제2 티어 구조의 절연 층(232)의 제2 서브세트 및 전기 전도성 층(246)의 제2 서브세트를 포함하는 상부 층 스택(ULS)을 포함한다.
일 실시예에서, 도 1c에 도시된 바와 같이, 제1 컨택 구역(200A)은 상부 층 스택(ULS)의 단차면을 포함하고, 제2 컨택 구역(200B)은 하부 층 스택(LLS)의 단차면을 포함한다. 수직 단차(vertical step)(S)의 위치가 도 1b에 개략적으로 예시되어 있다. 제2 컨택 구역(200B)은 전기 전도성 층(246)의 제1 서브세트의 각각의 전기 전도성 층(246)과 컨택하는 제1 컨택 비아 구조(86A)를 포함하고, 제1 컨택 구역(200A)은 전기 전도성 층(146)의 제2 서브세트의 각각의 전기 전도성 층(146)과 컨택하는 제2 컨택 비아 구조(86B)를 포함한다.
도 1c에 도시된 일 실시예에서, 제1 컨택 구역(200A)은, 상부 층 스택(ULS)의 단차면(stepped surface)과 컨택하고 그 위에 배치되는, 제2 티어 역단차형(retro-stepped) 유전체 재료 부분(265)과 같은, 상부 역단차형 유전체 재료 부분을 포함한다. 제2 컨택 구역(200B)은 하부 층 스택(LLS)의 단차면과 컨택하고 그 위에 배치되는 제1 티어 역단차형 유전체 재료 부분(165)과 같은 하부 역단차형 유전체 재료 부분, 및 하부 역단차형 유전체 재료 부분 위에 배치된 무단차 유전체 재료 부분(266)을 포함한다. 도 1c에 도시된 일 실시예에서, 무단차 유전체 재료 부분(266)은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장되고 중앙 메모리 어레이 구역(100T) 내에 위치된 상부 층 스택(ULS)의 일부의 측벽 세그먼트와 컨택하는 제1 직선 측벽, 및 제2 수평 방향(hd2)을 따라 측방향으로 연장되고 제2 메모리 어레이 구역(100B) 내에 위치된 상부 층 스택(ULS)의 일부의 측벽 세그먼트와 컨택하는 제2 직선 측벽을 포함한다. 직선 측벽은 메모리 기판(108)의 상단 표면에 대한 법선 방향에 대해 수직이거나 테이퍼질 수 있다(즉, 0이 아닌 각도로 경사질 수 있다).
일 실시예에서, 메모리 개구 충진 구조(58) 각각은 각각의 수직 반도체 채널을 포함한다. 메모리 다이(900)는, 도 1c에 도시된 바와 같이, 제1 메모리 어레이 구역(100A)에 위치한 수직 반도체 채널의 각각의 서브세트의 단부에 전기적으로 연결된 제1 비트 라인(98A), 제2 메모리 어레이 구역(100B)에 위치한 수직 반도체 채널의 각각의 서브세트의 단부에 전기적으로 연결된 제2 비트 라인(98B), 및 중앙 메모리 어레이 구역(100T)에 위치한 수직 반도체 채널의 각각의 서브세트의 단부에 전기적으로 연결된 중앙 비트 라인(98T)을 포함한다.
절연 층(132, 232) 및 전기 전도성 층(146, 246)의 각각의 교번 스택은 제1 수평 방향(hd1)을 따라 연장되는 이웃하는 한 쌍의 후면 트렌치 사이에 위치된다. 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 교번 스택 내의 각각의 층과 컨택하는 제1 길이방향 측벽을 갖는 제1 후면 트렌치 충진 구조(76)가 제1 후면 트렌치에 위치된다. 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 교번 스택 내의 각각의 층과 컨택하는 제2 길이방향 측벽을 갖는 제2 후면 트렌치 충진 구조(76)가 제2 후면 트렌치에 위치된다. 이 경우, 교번 스택은 전체가 제1 후면 트렌치 충진 구조(76)와 제2 후면 트렌치 충진 구조(76) 사이에 위치될 수 있다.
일 실시예에서, 제2 후면 트렌치 충진 구조(76)는 후면 트렌치 간격(즉, 제1 후면 트렌치 충진 구조(76)와 제2 후면 트렌치 충진 구조(76) 사이의 분리 거리)만큼 제1 수평 방향(hd1)에 수직인 제2 수평 방향(예를 들어, 비트 라인 방향)(hd2)을 따라 제1 후면 트렌치 충진 구조(76)로부터 측방향으로 오프셋된다. 제1 컨택 구역(200A) 및 제2 컨택 구역(200B)은, 도 1d에 도시된 바와 같이, 후면 트렌치 간격보다 작은 제2 수평 방향(hd2)을 따른 각각의 폭을 갖는다. 도 1d에 도시된 일 실시예에서, 상부 층 스택(ULS) 내의 각각의 층의 측방향 연장 부분을 포함하는 제1 연결 스트립 구역(CSR)은 제1 컨택 구역(200A)에 인접하여 위치될 수 있고, 제2 수평 방향(hd2)을 따라 제1 컨택 구역(200A)으로부터 측방향으로 오프셋될 수 있다. 하부 층 스택(LLS) 내의 각각의 층의 측방향 연장 부분을 포함하는 제2 연결 스트립 구역(CSR)은 제2 컨택 구역(200B)에 인접하여 위치될 수 있고, 제2 수평 방향(hd2)을 따라 제2 컨택 구역(200B)으로부터 측방향으로 오프셋될 수 있다. 전기 전도성 층(146, 246)(예를 들어, 워드 라인)은 메모리 어레이 구역 사이의(즉, 제1 연결 구역(200A)에 인접한 구역(100A 및 100T) 사이의, 그리고 제2 연결 구역(200B)에 인접한 구역(100T 및 100B) 사이의) 연결 스트립 구역(CSR)을 통해 연속적으로 연장된다.
일 실시예에서, 제1 티어 역단차형 유전체 재료 부분(165), 제2 티어 역단차형 유전체 재료 부분(265), 또는 무단차 유전체 재료 부분(266)의 측벽은 제1 수평 방향(hd1)을 따라 연장되는 수직 평면에 대해 테이퍼 각도를 가질 수 있다. 이 경우, 제2 수평 방향(hd2)을 따른 제1 연결 스트립 구역 내의 상부 층 스택(ULS) 내의 층의 측방향 연장 부분의 폭은 메모리 기판(108)으로부터의 수직 거리에 따라 감소하고, 제2 수평 방향(hd2)을 따른 제2 연결 스트립 구역 내의 하부 층 스택(LLS) 내의 층의 측방향 연장 부분의 폭은 메모리 기판(108)으로부터의 수직 거리에 따라 감소한다.
소스 구역(61)은 제1 전도 유형(conductivity type)(p-형 또는 n-형일 수 있음)의 도핑을 갖는 반도체 재료(예컨대, 단결정 실리콘)를 포함할 수 있는 메모리 기판(108) 내에 위치할 수 있다. 소스 구역(61)은 제1 전도 유형과 반대인 제2 전도 유형의 도핑을 가질 수 있다. 각각의 후면 트렌치 충진 구조(76)는 절연 스페이서(74A)와 후면 컨택 비아 구조(76B)의 조합을 포함할 수 있다.
도 2 내지 도 8은 도 1a 내지 도 1d의 메모리 다이(900)를 형성하기 위해 이용될 수 있는 처리 단계의 시퀀스를 예시한다. 도 2를 참조하면, 제1 연속적인 절연 층(132L) 및 제1 연속적인 희생 재료 층(142L)의 제1 수직 교번 시퀀스가 메모리 기판(108) 위에 형성될 수 있다. 본 출원에서 사용될 때, 수직 교번 시퀀스는 제2 요소의 인스턴스가 제1 요소의 인스턴스의 각각의 수직으로 이웃하는 쌍 사이에 위치되고, 제1 요소의 인스턴스가 제2 요소의 인스턴스의 각각의 수직으로 이웃하는 쌍 사이에 위치되도록 배열되는 제1 요소의 다수의 인스턴스 및 제2 요소의 다수의 인스턴스의 시퀀스를 지칭한다.
제1 연속 절연 층(132L)은 제1 재료로 구성될 수 있고, 제1 연속 희생 재료 층(142L)은 제1 재료와 상이한 제2 재료로 구성될 수 있다. 제1 연속 절연 층(132L) 각각은 메모리 기판(108)의 전체 영역에 걸쳐 연속적으로 연장되는 절연 층이고, 전체에 걸쳐 균일한 두께를 가질 수 있다. 제1 연속 희생 재료 층(142L) 각각은 유전체 재료를 포함하고 메모리 기판(108)의 전체 영역에 걸쳐 연속적으로 연장되는 희생 재료 층을 포함하고, 전체에 걸쳐 균일한 두께를 가질 수 있다. 제1 연속 절연 층(132L)을 위해 사용될 수 있는 절연 재료는 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리를 포함함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전 상수(하이-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 일반적으로 알려진 유전체 금속 산화물 및 이들의 실리케이트, 유전체 금속 산질화물 및 이들의 실리케이트, 및 유기 절연 재료를 포함하지만, 이에 제한되지 않는다. 일 실시예에서, 제1 연속 절연 층(132L)의 제1 재료는 실리콘 산화물일 수 있다.
제1 연속 희생 재료 층(142L)의 제2 재료는 제1 연속 절연 층(132L)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료인 유전체 재료이다. 본 출원에서 사용될 때, 제거 프로세스가 제2 재료의 제거 속도의 적어도 2배인 속도로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 "선택적"이다. 제2 재료의 제거 속도에 대한 제1 재료의 제거 속도의 비율은 본 출원에서 제2 재료에 대한 제1 재료의 제거 프로세스의 "선택성"으로 지칭된다.
제1 연속 희생 재료 층(142L)의 제2 재료는, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극으로서 기능할 수 있는 전기 전도성 전극으로 후속하여 대체될 수 있다. 일 실시예에서, 제1 연속 희생 재료 층(142L)은 실리콘 질화물을 포함하는 재료 층들일 수 있다.
일반적으로, 단위 층의 수직 교번 시퀀스가 기판 위에 적층된다. 단위 층 스택 각각은 (제1 연속적인 절연 층(132L)과 같은) 제1 절연 층 및 (제1 연속적인 희생 재료 층(142L)과 같은) 제1 스페이서 재료 층을 포함한다. 일반적으로, 제1 스페이서 재료 층은 제1 전기 전도성 층으로서 형성되거나, 후속하여 제1 전기 전도성 층으로 대체된다.
본 개시는 제1 스페이서 재료 층이 제1 전기 전도성 층으로 후속하여 대체되는 제1 연속 희생 재료 층(142L)으로서 형성되는 실시예를 이용하여 설명되지만, 제1 스페이서 재료 층이 제1 전기 전도성 층으로서 형성되는 실시예가 본 출원에서 명백하게 고려된다. 이러한 실시예에서, 제1 스페이서 재료 층의 재료를 전기 전도성 재료로 대체하기 위한 단계는 생략될 수 있다.
제1 단차면은 제1 티어 역단차형 유전체 재료 부분(165)으로 충전될 컨택 구역(200)의 계단 구역 내에 형성될 수 있다. 예를 들어, 제1 단차면을 형성하기 위해 희생용 하드 마스크 층과 트리밍 마스크 층의 조합이 이용될 수 있다. 일 실시예에서, 다수의 제1 계단 구역의 행은 개재 영역과 제1 티어 역단차형 유전체 재료 부분(165)의 측방향으로 이웃하는 쌍의 영역의 조합에 대응하는 각각의 영역 내에 형성될 수 있다. 이 경우, 다수의 제1 계단 구역은 후속하여 영역 리세스 에칭 프로세스를 수행함으로써 상이한 깊이들만큼 후속하여 수직으로 오프셋될 수 있다.
(도핑되지 않은 실리케이트 유리(즉, 실리콘 산화물) 또는 도핑된 실리케이트 유리와 같은) 제1 유전체 충전 재료가 각각의 제1 연속 역계단형 공동에 증착될 수 있다. 제1 유전체 충전 재료는 제1 수직 교번 시퀀스(132L, 142L)의 최상단 표면을 비롯하여 수평 평면 위로부터 제1 유전체 충전 재료의 과잉 부분을 제거하기 위해 평탄화될 수 있다. 각각의 제1 연속적인 역계단형 공동을 충전하는 제1 유전체 충전 재료의 각각의 나머지 부분은 제1 티어 역단차형 유전체 재료 부분(165)을 구성한다. 일반적으로, 제1 티어 역단차형 유전체 재료 부분(165)은 제1 수평 방향(hd1)을 따라 측방향으로 이격된 각각의 제1 메모리 어레이 구역(100A)과 각각의 제2 메모리 어레이 구역(100B) 사이에 위치한 컨택 구역(200)에 형성될 수 있다.
다양한 제1 티어 개구가 제1 수직 교번 시퀀스(132L, 142L)를 통해 메모리 기판(108) 내로 형성될 수 있다. 포토레지스트 층(도시되지 않음)이 제1 수직 교번 시퀀스(132L, 142L) 위에 도포될 수 있고, 리소그래피 패턴화되어 다양한 개구를 형성할 수 있다. 포토레지스트 층 내의 개구의 패턴은 다양한 제1 티어 개구를 동시에, 즉, 제1 등방성 에칭 프로세스 동안에, 형성하기 위해 제1 이방성 에칭 프로세스에 의해 제1 수직 교번 시퀀스(132L, 142L)를 통해 메모리 기판(108) 내로 전사될 수 있다.
다양한 제1 티어 개구는 메모리 어레이 구역(100)에 형성된 제1 티어 메모리 개구 및 컨택 구역(200)에 형성된 제1 티어 지지 개구를 포함할 수 있다. 제1 티어 메모리 개구의 각각의 클러스터는 제1 티어 메모리 개구의 2차원 어레이로서 형성될 수 있다. 제1 티어 지지 개구는 컨택 구역(200)에 형성되는 개구이고, 후속하여 지지 기둥 구조를 형성하기 위해 이용된다. 제1 티어 지지 개구의 서브세트는 제1 단차면의 각각의 수평 표면을 통해 형성될 수 있다.
희생 제1 티어 개구 충전 부분(148, 128)은 다양한 제1 티어 개구에 형성될 수 있다. 예를 들어, 희생 제1 티어 충전 재료가 제1 티어 개구 각각에 동시에 증착된다. 희생 제1 티어 충전 재료는 제1 연속적인 절연 층(132L) 및 제1 연속적인 희생 재료 층(142L)의 재료에 대해 선택적으로 후속하여 제거될 수 있는 재료를 포함한다.
일 실시예에서, 희생 제1 티어 충전 재료는 실리콘(예를 들어, a-Si 또는 폴리실리콘), 실리콘-게르마늄 합금, 게르마늄, III-V 화합물 반도체 재료, 또는 이들의 조합과 같은 반도체 재료를 포함할 수 있다. 선택적으로, 희생 제1 티어 충전 재료를 증착하기 전에(1 nm 내지 3 nm 범위의 두께를 갖는 실리콘 산화물 층 또는 실리콘 질화물 층과 같은) 얇은 에칭 정지 라이너가 사용될 수 있다. 희생 제1 티어 충전 재료는 비등각 증착 또는 등각 증착 방법에 의해 형성될 수 있다.
다른 실시예에서, 희생 제1 티어 충전 재료는 제1 연속 절연 층(132L)의 재료들보다 더 높은 에칭 속도를 갖는 실리콘 산화물 재료를 포함할 수 있다. 예를 들어, 희생 제1 티어 충전 재료는 100:1 희석 불화수소산에서 치밀화된 TEOS 산화물(즉, 화학 기상 증착 프로세스에서 테트라에틸오르토실리케이트 유리의 분해에 의해 형성되고 후속하여 어닐링 프로세스에서 치밀화되는 실리콘 산화물 재료)의 에칭 속도보다 적어도 100배 더 높은 에칭 속도를 갖는 보로실리케이트 유리 또는 다공성 또는 비다공성 유기실리케이트 유리를 포함할 수 있다. 이 경우, 희생 제1 티어 충전 재료를 증착하기 전에(1 nm 내지 3 nm 범위의 두께를 갖는 실리콘 질화물 층과 같은) 얇은 에칭 정지 라이너가 사용될 수 있다. 희생 제1 티어 충전 재료는 비등각 증착 또는 등각 증착 방법에 의해 형성될 수 있다.
또 다른 실시예에서, 희생 제1 티어 충전 재료는 애싱에 의해 후속하여 제거될 수 있는 (비정질 탄소 또는 다이아몬드형 탄소와 같은) 탄소 함유 재료, 또는 제1 수직 교번 시퀀스(132L, 142L)의 재료에 대해 선택적으로 후속하여 제거될 수 있는 실리콘 기반 폴리머를 포함할 수 있다.
증착된 희생 재료의 부분은 최상단 제1 연속 절연 층(132L) 위로부터와 같이, 제1 수직 교번 시퀀스(132L, 142L)의 최상단 층 위로부터 제거될 수 있다. 예를 들어, 희생 제1 티어 충전 재료는 평탄화 프로세스를 사용하여 최상단 제1 연속 절연 층(132L)의 상단 표면까지 오목화될 수 있다. 평탄화 프로세스는 리세스 에칭, 화학적 기계적 평탄화(CMP), 또는 이들의 조합을 포함할 수 있다. 최상단의 제1 연속 절연 층(132L)의 상단 표면은 에칭 정지 층 또는 평탄화 정지 층으로서 사용될 수 있다.
희생 제1 티어 충전 재료의 나머지 부분은 희생 제1 티어 개구 충전 부분(148, 128)을 포함한다. 구체적으로, 제1 티어 메모리 개구 내의 희생 재료의 각각의 나머지 부분은 희생 제1 티어 메모리 개구 충전 부분(148)을 구성한다. 제1 티어 지지 개구 내의 희생 재료의 각각의 나머지 부분은 희생 제1 티어 지지 개구 충전 부분(128)을 구성한다. 다양한 희생 제1 티어 개구 충전 부분(148, 128)은 동시에, 즉, 희생 제1 티어 충전 재료를 증착하는 증착 프로세스 및 제1 수직 교번 시퀀스(132L, 142L) 위로부터(예컨대, 최상단 제1 연속 절연 층(132L)의 상단 표면 위로부터) 제1 티어 증착 프로세스를 제거하는 평탄화 프로세스를 포함하는 동일한 프로세스 세트 동안 형성된다. 희생 제1 티어 개구 충전 부분(148, 128)의 상단 표면은 최상단 제1 연속 절연 층(132L)의 상단 표면과 동일 평면 상에 있을 수 있다. 희생 제1 티어 개구 충전 부분(148, 128) 각각은 그 안에 공동을 포함하거나 포함하지 않을 수 있다. 제1 수직 교번 시퀀스(132L, 142L)의 가장 바닥 표면과 제1 수직 교번 시퀀스(132L, 142L)의 최상단 표면 사이에 위치되거나 제1 수직 교번 시퀀스(132L, 142L) 내에 매립된 모든 구조의 세트는 제1 티어 구조를 구성한다.
도 3을 참조하면, 제2 연속적인 절연 층(232L) 및 제2 연속적인 희생 재료 층(242L)의 제2 수직 교번 시퀀스가 형성될 수 있다. 제2 연속 절연 층(232L) 각각은 기판(8)의 전체 영역에 걸쳐 연속적으로 연장되는 절연 층이고, 전체에 걸쳐 균일한 두께를 가질 수 있다. 제2 희생 재료 층(242L) 각각은 유전체 재료를 포함하고 기판(8)의 전체 영역에 걸쳐 연속적으로 연장되는 희생 재료 층을 포함하고, 전체에 걸쳐 균일한 두께를 가질 수 있다. 제2 연속 절연 층(232L)은 제1 연속 절연 층(132L)과 동일한 재료 조성 및 동일한 두께를 가질 수 있다. 제2 희생 재료 층(242L)은 제1 연속 희생 재료 층(142L)과 동일한 재료 조성 및 동일한 두께를 가질 수 있다.
일반적으로, 제1 수직 교번 시퀀스(132L, 142L) 및 제1 티어 역단차형 유전체 재료 부분(165) 위에 추가적인 연속적 절연 층 및 추가적인 연속적 희생 재료 층의 적어도 하나의 추가적인 수직 교번 시퀀스가 선택적으로 형성될 수 있다.
제2 단차면이 제1 컨택 구역(200A) 내에 형성될 수 있다. 예를 들어, 제2 단차면을 형성하기 위해 희생용 하드 마스크 층과 트리밍 마스크 층의 조합이 이용될 수 있다. 일 실시예에서, 개재 영역과 제2 티어 역단차형 유전체 재료 부분(265)의 측방향으로 이웃하는 쌍의 영역의 조합에 대응하는 각각의 영역 내에 다수의 제2 계단 구역의 행이 형성될 수 있다. 이 경우, 다수의 제2 계단 구역은 후속하여 영역 리세스 에칭 프로세스를 수행함으로써 상이한 깊이들만큼 후속하여 수직으로 오프셋될 수 있다. 무단차 공동이 제1 티어 역단차형 유전체 재료 부분(165) 위에 형성될 수 있다.
(도핑되지 않은 실리케이트 유리(즉, 실리콘 산화물) 또는 도핑된 실리케이트 유리와 같은) 제2 유전체 충전 재료가 각각의 제2 연속 역계단형 공동에 증착될 수 있다. 제2 유전체 충전 재료는 제2 수직 교번 시퀀스(232L, 242L)의 최상단 표면을 비롯하여 수평 평면 위로부터 제2 유전체 충전 재료의 과잉 부분을 제거하기 위해 평탄화될 수 있다. 각각의 제2 연속적인 역계단형 공동을 충전하는 제2 유전체 충전 재료의 각각의 나머지 부분은 제2 티어 역단차형 유전체 재료 부분(265)을 구성한다. 각각의 무단차 공동을 충전하는 제2 유전체 충전 재료의 각각의 나머지 부분은 무단차 유전체 재료 부분(266)을 구성한다.
일반적으로, 제2 연속 절연 층(232L) 및 제2 연속 희생 재료 층(242L)의 제2 수직 교번 시퀀스, 및 제1 컨택 구역(200A)에 위치되는 제2 수직 교번 시퀀스의 제2 단차면 위에 배치된 제2 티어 역단차형 유전체 재료 부분(265)을 포함하는 제2 티어 구조가 형성된다.
다양한 제2 티어 개구가 제2 수직 교번 시퀀스(232L, 242L)를 통해 그리고 희생 제1 티어 개구 충전 부분(148, 128) 위에 형성될 수 있다. 포토레지스트 층(도시되지 않음)이 제2 수직 교번 시퀀스(232L, 242L) 위에 도포될 수 있고, 리소그래피 패턴화되어 다양한 개구를 형성할 수 있다. 포토레지스트 층 내의 개구의 패턴은 다양한 제2 티어 개구를 동시에, 즉, 제2 등방성 에칭 프로세스 동안에, 형성하기 위해 제2 수직 교번 시퀀스(232L, 242L)를 통해 전사될 수 있다.
다양한 제2 티어 개구는 메모리 어레이 구역(100)에 형성된 제2 티어 메모리 개구 및 컨택 구역(200)에 형성된 제2 티어 지지 개구를 포함할 수 있다. 각각의 제2 티어 개구는 희생 제1 티어 개구 충전 부분(148, 128) 중 각각의 부분의 영역 내에 형성될 수 있다. 따라서, 희생 제1 티어 개구 충전 부분(148, 128)의 상단 표면은 각각의 제2 티어 개구의 바닥에서 물리적으로 노출될 수 있다. 구체적으로, 각각의 제2 티어 메모리 개구는 각각의 희생 제1 티어 메모리 개구 충전 부분(148) 바로 위에 형성될 수 있고, 각각의 제2 티어 지지 개구는 각각의 희생 제1 티어 지지 개구 충전 부분(128) 바로 위에 형성될 수 있다. 제2 티어 메모리 개구의 각각의 클러스터는 제2 티어 메모리 개구의 2차원 어레이로서 형성될 수 있다. 제2 티어 지지 개구는 컨택 구역(200)에 형성되는 개구이고, 후속하여 지지 기둥 구조를 형성하기 위해 이용된다. 제2 티어 지지 개구의 서브세트는 제2 단차면의 각각의 수평 표면을 통해 형성될 수 있다.
희생 제1 티어 개구 충전 부분(148, 128)의 희생 제1 티어 충전 재료는, 희생 제1 티어 충전 재료를 제1 및 제2 연속 절연 층(132L, 232L) 및 제1 및 제2 연속 희생 재료 층(142L, 242L)의 재료에 대해 선택적으로 에칭하는 에칭 프로세스를 이용하여 제거될 수 있다. 티어간 메모리 개구(inter-tier memory opening)(49)라고도 지칭되는 메모리 개구는 제2 티어 메모리 개구와 희생 제1 티어 메모리 개구 충전 부분(148)이 제거되는 체적의 각각의 조합에 형성된다. 티어간 지지 개구(19)라고도 지칭되는 지지 개구가 제2 티어 지지 개구와 희생 제1 티어 지지 개구 충전 부분(128)이 제거되는 체적의 각각의 조합에 형성된다. 티어간 메모리 개구(49)는 제1 티어 구조 및 제2 티어 구조를 통해 연장된다. 일반적으로, 메모리 개구(49)는 제1 수직 교번 시퀀스(132L, 142L)의 각각의 층 및 제2 수직 교번 시퀀스(232L, 242L) 내의 각각의 층이 존재하는 각각의 메모리 어레이 구역(100) 내에 형성될 수 있다. 메모리 개구(49)의 어레이는 제1 메모리 어레이 구역(100A), 중앙 메모리 어레이 구역(100T), 및 제2 메모리 어레이 구역(100B)에 형성될 수 있다.
도 4a 내지 도 4d는 본 개시의 제1 실시예에 따른 메모리 개구 충진 구조(58)의 형성 동안의 메모리 개구(49)의 순차적인 수직 단면도를 예시한다.
도 4a를 참조하면, 도 3의 제1 예시적인 구조에서의 메모리 개구(49)가 예시되어 있다.
도 4b를 참조하면, 차단 유전체 층(52), 메모리 재료 층(54), 터널링 유전체 층(56), 및 희생 커버 층(도시되지 않음)을 포함하는 층의 스택이 티어간 메모리 개구(49)에 순차적으로 증착될 수 있다. 차단 유전체 층(52)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은 본질적으로 유전체 금속 산화물로 구성되는 유전체 금속 산화물 층을 포함할 수 있다. 대안적으로 또는 추가적으로, 차단 유전체 층(52)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 알루미늄 산화물 층 및 실리콘 산화물 층의 층 스택을 포함할 수 있다.
후속하여, 메모리 재료 층(54)이 형성될 수 있다. 일 실시예에서, 메모리 재료 층(54)은 예를 들어 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료를 포함하는 전하 트래핑 재료의 연속적인 층 또는 패턴화된 개별 부분들일 수 있다. 대안적으로, 메모리 재료 층(54)은, 예를 들어, 측방향 리세스 내에서 연속적인 희생 재료 층(142L, 242L)으로 형성됨으로써, 다수의 전기적으로 격리된 부분(예를 들어, 플로팅 게이트)으로 패턴화되는 금속 재료 또는 도핑된 폴리실리콘과 같은 전도성 재료의 연속적인 층 또는 패턴화된 개별 부분을 포함할 수 있다. 메모리 재료 층(54)의 두께는 2 nm 내지 20 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 사용될 수 있다.
터널링 유전체 층(56)은 적절한 전기 바이어스 조건 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라 핫 캐리어 주입을 통해 또는 Fowler-Nordheim 터널링 유도 전하 전달에 의해 수행될 수 있다. 터널링 유전체 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, (알루미늄 산화물 및 하프늄 산화물과 같은) 유전체 금속 산화물, 유전체 금속 산질화물, 유전체 금속 실리케이트, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 터널링 유전체 층(56)의 두께는 2 nm 내지 20 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 사용될 수 있다. 차단 유전체 층(52), 메모리 재료 층(54), 및 터널링 유전체 층(56)의 스택은 메모리 비트를 저장하는 메모리 필름(50)을 구성한다. 희생 커버 층은 터널링 유전체 층(56)에 대해 선택적으로 제거될 수 있는 희생 재료를 포함한다. 예를 들어, 희생 커버 층은 비정질 탄소 또는 비정질 실리콘을 포함할 수 있다.
희생 커버 층의 수평 연장 부분을 제거하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 차단 유전체 층(52), 메모리 재료 층(54), 및 터널링 유전체 층의 원통형 부분의 각각의 나머지 연속적인 세트는 메모리 필름(50)을 구성한다.
반도체 채널 재료 층(60L)은 메모리 기판(108)의 물리적으로 노출된 표면 상에 그리고 메모리 필름(50)의 내부 측벽 상에 후속하여 증착될 수 있다. 반도체 채널 재료 층(60L)은 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 본 기술분야에 공지된 다른 반도체 재료와 같은 p-도핑된 반도체 재료를 포함한다. 일 실시예에서, 반도체 채널 재료 층(60L)은 균일한 도핑을 가질 수 있다. 일 실시예에서, 반도체 채널 재료 층(60L)은 (붕소 원자와 같은) p-형 도펀트가 1.0 x 1012/cm3 내지 1.0 x 1018/cm3 범위, 예컨대, 1.0 x 1014/cm3 내지 1.0 x 1017/cm3의 원자 농도로 존재하는 p-형 도핑을 갖는다. 일 실시예에서, 반도체 채널 재료 층(60L)은 붕소-도핑된 비정질 실리콘 또는 붕소-도핑된 폴리실리콘을 포함하고/하거나 본질적으로 이들로 구성된다. 다른 실시예에서, 반도체 채널 재료 층(60L)은 (인 원자 또는 비소 원자와 같은) n-형 도펀트가 1.0 x 1012/cm3 내지 1.0 x 1018/cm3 범위, 예컨대, 1.0 x 1014/cm3 내지 1.0 x 1017/cm3의 원자 농도로 존재하는 n-형 도핑을 갖는다. 반도체 채널 재료 층(60L)은 LPCVD(low pressure chemical vapor deposition)와 같은 등각 증착 방법에 의해 형성될 수 있다. 반도체 채널 재료 층(60L)의 두께는 2 nm 내지 10 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 사용될 수 있다. 공동(49')은 증착된 재료 층(52, 54, 56, 60L)으로 충전되지 않은 각각의 티어간 메모리 개구(49)의 체적에 형성된다. 공동(49')은 각각의 메모리 개구(49)의 충전되지 않은 체적에 존재할 수 있다.
도 4c를 참조하면, 각각의 메모리 개구 내의 공동(49')이 반도체 채널 재료 층(60L)에 의해 완전히 충전되지 않는 경우, 유전체 코어 층이 공동(49') 내에 증착되어 각각의 메모리 개구 내의 공동(49')의 임의의 나머지 부분을 충전할 수 있다. 유전체 코어 층은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층은 LPCVD(low pressure chemical vapor deposition)와 같은 등각 증착 방법에 의해, 또는 스핀 코팅과 같은 자기평탄화 증착 프로세스에 의해 증착될 수 있다. 상단 제2 연속 절연 층(232L) 위에 배치된 유전체 코어 층의 수평 부분은, 예를 들어, 리세스 에칭에 의해 제거될 수 있다. 리세스 에칭은 유전체 코어 층의 나머지 부분의 상단 표면이 최상단 제2 절연 층(232L)의 상단 표면과 바닥 표면 사이의 높이까지 오목화될 때까지 계속된다. 유전체 코어 층의 각각의 나머지 부분은 유전체 코어(62)를 구성한다.
도 4d를 참조하면, 제2 전도 유형의 도핑을 갖는 도핑된 반도체 재료가 유전체 코어(62) 위에 배치된 공동 내에 증착될 수 있다. 제2 전도 유형은 제1 전도 유형과 반대이다. 예를 들어, 제1 전도 유형이 p-형이면, 제2 전도 유형은 n-형이고, 그 반대도 마찬가지이다. 최상단 제2 연속 절연 층(232L)의 상단 표면을 비롯하여 수평 평면 위에 배치된 증착된 도핑된 반도체 재료, 반도체 채널 재료 층(60L), 터널링 유전체 층(56), 메모리 재료 층(54), 및 차단 유전체 층(52)의 부분은 CMP(chemical mechanical planarization) 프로세스와 같은 평탄화 프로세스에 의해 제거될 수 있다.
제2 전도 유형의 도핑된 반도체 재료의 각각의 나머지 부분은 드레인 구역(63)을 구성한다. 드레인 구역(63)에서의 도펀트 농도는 5.0 x 1019/cm3 내지 2.0 x 1021/cm3의 범위에 있을 수 있지만, 더 작은 도펀트 농도 및 더 큰 도펀트 농도가 또한 사용될 수 있다. 도핑된 반도체 재료는, 예를 들어, 도핑된 폴리실리콘일 수 있다.
반도체 채널 재료 층(60L)의 각각의 나머지 부분은 수직 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴 온될 때 전류가 유동할 수 있는 수직 반도체 채널(60)을 구성한다. 터널링 유전체 층(56)은 메모리 재료 층(54)에 의해 둘러싸이고, 수직 반도체 채널(60)을 측방향으로 둘러싼다. 차단 유전체 층(52), 메모리 재료 층(54), 및 터널링 유전체 층(56)의 각각의 인접한 세트는 집합적으로 메모리 필름(50)을 구성하며, 이는 거시적 보유 시간으로 전하를 저장할 수 있다. 일부 실시예에서, 차단 유전체 층(52)은 이 단계에서 메모리 필름(50)에 존재하지 않을 수 있고, 차단 유전체 층은 후면 리세스의 형성 후에 후속하여 형성될 수 있다. 본 출원에서 사용될 때, 거시적 보유 시간은 24시간을 초과하는 보유 시간과 같은 영구 메모리 디바이스로서 메모리 디바이스의 동작에 적합한 보유 시간을 지칭한다.
티어간 메모리 개구(49) 내의 메모리 필름(50)과 수직 반도체 채널(60)(수직 반도체 채널임)의 각각의 조합은 메모리 스택 구조(55)를 구성한다. 메모리 스택 구조(55)는 수직 반도체 채널(60), 터널링 유전체 층(56), 메모리 재료 층(54)의 부분을 포함하는 복수의 메모리 소자, 및 선택적인 차단 유전체 층(52)의 조합이다. 메모리 스택 구조(55)는 제1 및 제2 수직 교번 시퀀스의 모든 층이 존재하는 제1 및 제2 수직 교번 시퀀스의 메모리 어레이 구역(100)을 통해 형성될 수 있다. 티어간 메모리 개구(49) 내의 메모리 스택 구조(55), 유전체 코어(62), 및 드레인 구역(63)의 각각의 조합은 메모리 개구 충진 구조(58)를 구성한다. 일반적으로, 메모리 개구 충진 구조(58)는 메모리 개구(49) 내에 형성된다. 메모리 개구 충진 구조(58) 각각은 각각의 메모리 필름(50) 및 각각의 수직 반도체 채널(60)을 포함한다.
일 실시예에서, 메모리 스택 구조(55) 각각은 (연속 희생 재료 층(142L, 242L)의 레벨에 위치된 메모리 재료 층(54)의 부분을 포함하는) 메모리 소자의 각각의 수직 스택을 포함하는 수직 NAND 스트링, 및 메모리 소자의 각각의 수직 스택에 인접한 연속 희생 재료 층(142L, 242L)을 통해 수직으로 연장되는 수직 반도체 채널(60)을 포함한다.
도 5를 참조하면, 메모리 개구 충진 구조(58) 및 지지 기둥 구조(20)의 형성 후의 제1 예시적인 구조가 예시되어 있다. 일반적으로, 메모리 개구 충진 구조(58)의 어레이는 메모리 개구(49)의 어레이 내에 형성될 수 있다.
도 6을 참조하면, 제2 수직 교번 시퀀스(232L, 242L) 위에 컨택-레벨 유전체 층(280)이 형성될 수 있다. 컨택-레벨 유전체 층(280)은 실리콘 산화물과 같은 유전체 재료를 포함하고, 등각 또는 비등각 증착 프로세스에 의해 형성될 수 있다. 예를 들어, 컨택-레벨 유전체 층(280)은 도핑되지 않은 실리케이트 유리를 포함할 수 있고, 100 nm 내지 600 nm 범위의 두께를 가질 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 사용될 수 있다.
포토레지스트 층(도시되지 않음)이 컨택-레벨 유전체 층(280) 위에 도포될 수 있고, 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 제2 수평 방향(hd2)을 따라 측방향으로 이격된 선형 개구를 형성하도록 리소그래피 방식으로 패턴화될 수 있다. 포토레지스트 층 내의 선형 개구의 패턴은 도 1b 내지 도 1d에 예시된 후면 트렌치 충진 구조(76)의 패턴과 동일할 수 있다. 포토레지스트 층 내의 선형 개구는 메모리 개구 충진 구조(58) 또는 지지 기둥 구조(20)가 존재하지 않는 영역 내에 형성될 수 있다.
후면 트렌치(79)는 포토레지스트 층(도시되지 않음) 내의 패턴을 컨택-레벨 유전체 층(280), 제2 티어 구조(232L, 242L, 265), 및 제1 티어 구조(132L, 142L, 165)를 통해 메모리 기판(108) 내로 전사함으로써 형성된다. 후면 트렌치(79)의 패턴은 도 1b 내지 도 1d에 예시된 후면 트렌치 충진 구조(76)의 패턴과 동일할 수 있다. 포토레지스트 층 내의 선형 개구 아래에 배치된 컨택-레벨 유전체 층(280), 제2 티어 구조(232L, 242L, 265), 제1 티어 구조(132L, 142L, 165), 및 메모리 기판(108)의 부분은 이방성 에칭 프로세스에 의해 제거되어 후면 트렌치(79)를 형성할 수 있다. 일 실시예에서, 후면 트렌치(79)는 메모리 스택 구조(55)의 클러스터 사이에 형성될 수 있다. 메모리 스택 구조(55)의 클러스터는 후면 트렌치(79)에 의해 제2 수평 방향(hd2)을 따라 측방향으로 이격될 수 있다.
후면 트렌치(79)는 제2 수평 방향(hd2)을 따라 주기성을 갖는 주기적인 1차원 어레이로서 형성될 수 있다. 후면 트렌치(79)는 제2 수평 방향(hd2)을 따라 한 측면으로부터 다른 측면으로 양의 정수로 순차적으로 수치적으로 번호가 매겨질 수 있다. 일 실시예에서, 모든 홀수 번째 후면 트렌치(79)는 제1 티어 역단차형 유전체 재료 부분(165) 또는 제2 티어 역단차형 유전체 재료 부분(265)을 통한 에칭 없이 제2 수직 교번 시퀀스(232L, 242L) 및 제1 수직 교번 시퀀스(132L, 142L)를 통해 연장될 수 있다. 모든 짝수 번째 후면 트렌치(79)는 제2 수직 교번 시퀀스(232L, 242L) 및 제1 수직 교번 시퀀스(132L, 142L)를 통해 연장되고 각각의 제1 티어 역단차형 유전체 재료 부분(165) 및 각각의 제2 티어 역단차형 유전체 재료 부분(265)을 통해 절단될 수 있다.
각각의 수직 교번 시퀀스{(132L, 142L), (232L, 242L)}는 후면 트렌치(79)에 의해 절연 층(132 또는 232) 및 희생 재료 층(142, 242)(메모리 블록의 체적에 대응함)의 복수의 교번 스택으로 분할된다. 각각의 후면 트렌치(79)는 컨택 구역(200) 및 컨택 구역(200)에 인접한 한 쌍의 메모리 어레이 구역(100)을 통해 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 또한, 각각의 후면 트렌치(79)는 수직으로 교번 시퀀스{(132L, 142L), (232L, 242L)}의 전체 두께를 통해 수직으로 연장될 수 있다. 이웃하는 쌍의 후면 트렌치(79) 사이에 위치한 제1 수직 교번 시퀀스(132L, 142L)의 각각의 패턴화된 부분은 제1 절연 층(132) 및 제1 희생 재료 층(142)의 제1 티어 교번 스택을 구성한다. 이웃하는 쌍의 후면 트렌치(79) 사이에 위치한 제2 수직 교번 시퀀스의 각각의 패턴화된 부분은 제2 절연 층(232L) 및 제2 희생 재료 층(242)의 제2 티어 교번 스택을 구성한다. 절연 층(132 또는 232) 및 희생 재료 층(제1 희생 재료 층(142) 또는 제2 희생 재료 층(242)일 수 있음)의 복수의 교번 스택이 형성될 수 있다.
각각의 제1 티어 역단차형 유전체 재료 부분(165)은 후면 트렌치(79)에 의해 2개의 분리된 제1 티어 역단차형 유전체 재료 부분(165)으로 분할될 수 있다. 각각의 제2 티어 역단차형 유전체 재료 부분(265)은 후면 트렌치(79)에 의해 2개의 분리된 제2 티어 역단차형 유전체 재료 부분(265)으로 분할될 수 있다. 제1 티어 교번 스택(132, 142)과 제2 티어 교번 스택(232, 242)의 각각의 연속적인 조합은 이웃하는 쌍의 후면 트렌치(79)에 의해 측방향으로 경계가 정해질 수 있다. 이웃하는 쌍의 후면 트렌치(79) 중 하나는 제1 티어 역단차형 유전체 재료 부분(165)을, 제1 티어 역단차형 유전체 재료 부분(165)의 제1 부분 및 제1 티어 역단차형 유전체 재료 부분(165)의 제2 부분과 같은, 2개의 별개의 유전체 재료 부분으로 분할할 수 있다. 또한, 이웃하는 후면 트렌치 쌍(79) 중 하나는 제2 티어 역단차형 유전체 재료 부분(265)을 2개의 별개의 유전체 재료 부분으로, 예컨대, 제2 티어 역단차형 유전체 재료 부분(265)의 제1 부분 및 제2 티어 역단차형 유전체 재료 부분(265)의 제2 부분으로 분할할 수 있다.
일 실시예에서, 메모리 기판(108)은 수직 반도체 채널(60)과 동일한 전도 유형, 즉 제1 전도 유형의 도핑을 가질 수 있고, 제2 전도 유형(드레인 구역(63)의 도핑과 동일한 전도 유형임)의 도핑을 갖는 소스 구역(61)은 제2 전도 유형의 도펀트의 주입에 의해 각각의 후면 트렌치(79) 아래에 형성될 수 있다.
일반적으로, 절연 층(132, 232) 및 스페이서 재료 층의 복수의 교번 스택이 메모리 기판(108)과 같은 기판 위에 형성될 수 있다. 스페이서 재료 층은 전기 전도성 층으로서 형성되거나, 후속하여 전기 전도성 층으로 대체된다. 복수의 교번 스택 각각은, 제1 수평 방향(hd1)을 따라서의 공간 순서대로, 제1 메모리 어레이 구역(100A), 제1 컨택 구역(200A), 중앙 메모리 어레이 구역(100T), 제2 컨택 구역(200B), 및 제2 메모리 어레이 구역(100B)을 포함하는 일련의 구역을 통해 측방향으로 연장된다.
메모리 개구 충진 구조(58) 각각은 메모리 소자의 각각의 수직 스택을 포함하고, 이는 전기 전도성 층으로 후속하여 대체되는 희생 재료 층(142, 242)의 레벨에 위치한 메모리 재료 층(54)의 부분을 포함할 수 있다. 일 실시예에서, 각각의 교번 스택은 수평 평면(HP) 아래에 위치된 절연 층(132)의 제1 서브세트 및 희생 재료 층(142)의 제1 서브세트를 포함하는 하부 층 스택(LLS), 및 수평 평면(HP) 위에 위치된 절연 층(232)의 제2 서브세트 및 희생 재료 층(242)의 제2 서브세트를 포함하는 상부 층 스택(ULS)을 포함한다.
도 7을 참조하면, 희생 재료 층(142, 242)은 절연 층(132, 232), 컨택-레벨 유전체 층(280), 및 메모리 기판(108)에 대해 선택적으로 제거된다. 예를 들어, 절연 층(132, 232)의 재료, 역단차형 유전체 재료 부분(165, 265), 및 메모리 필름(50)의 최외측 층의 재료에 대해 희생 재료 층(142, 242)의 재료를 선택적으로 에칭하는 에칭제가, 예를 들어, 등방성 에칭 프로세스를 사용하여, 후면 트렌치(79) 내로 도입될 수 있다. 예를 들어, 희생 재료 층(142, 242)은 실리콘 질화물을 포함할 수 있고, 절연 층(132, 232)의 재료, 역단차형 유전체 재료 부분(165, 265), 및 메모리 필름(50)의 최외측 층은 실리콘 산화물 재료를 포함할 수 있다.
등방성 에칭 프로세스는 습식 에칭 용액을 사용하는 습식 에칭 프로세스일 수 있거나, 에칭제가 기상으로 후면 트렌치(79) 내로 도입되는 기상(건식) 에칭 프로세스일 수 있다. 예를 들어, 희생 재료 층(142, 242)이 실리콘 질화물을 포함하는 경우, 에칭 프로세스는, 실리콘 산화물, 실리콘, 및 본 기술분야에서 사용되는 다양한 다른 재료에 대해 선택적으로 실리콘 질화물을 에칭하는, 인산을 포함하는 습식 에칭 탱크 내에 제1 예시적인 구조가 침지되는 습식 에칭 프로세스일 수 있다.
희생 재료 층(142, 242)이 제거되는 체적에 후면 리세스가 형성된다. 후면 리세스는 제1 희생 재료 층(142)이 제거되는 체적으로 형성되는 제1 후면 리세스 및 제2 희생 재료 층(242)이 제거되는 체적으로 형성되는 제2 후면 리세스를 포함한다. 후면 리세스 각각은 공동의 수직 범위보다 큰 측방향 치수를 갖는 측방향으로 연장되는 공동일 수 있다. 즉, 후면 리세스 각각의 측방향 치수는 각각의 후면 리세스의 높이보다 클 수 있다. 희생 재료 층(142, 242)의 재료가 제거되는 체적에 복수의 후면 리세스가 형성될 수 있다. 후면 리세스 각각은 기판 반도체 층(9)의 상단 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스는 아래에 배치된 절연 층(132, 232)의 상단 표면 및 위에 배치된 절연 층(132, 232)의 바닥 표면에 의해 수직으로 경계가 정해질 수 있다. 일 실시예에서, 후면 리세스 각각은 전체에 걸쳐 균일한 높이를 가질 수 있다.
일반적으로, 후면 리세스는 후면 트렌치(79)의 형성 후에 제1 연속적인 절연 층(132L) 및 제2 연속적인 절연 층(232L)의 패턴화된 부분에 대해 선택적으로 제1 연속적인 희생 재료 층(142L) 및 제2 희생 재료 층(242L)의 패턴화된 부분을 제거함으로써 형성될 수 있다. 후면 리세스는 제1 연속 희생 재료 층(142L) 및 제2 연속 희생 재료 층(242L)의 패턴화된 부분을 제1 연속 절연 층(132L) 및 제2 연속 절연 층(232L)의 패턴화된 부분에 대해 선택적으로 에칭하는 등방성 에칭제를 공급하는 등방성 에칭 프로세스를 수행함으로써 형성될 수 있다.
선택적인 후면 차단 유전체 층(도시되지 않음)이 후면 리세스 및 후면 트렌치(79)에 그리고 컨택-레벨 유전체 층(280) 위에 선택적으로 증착될 수 있다. 후면 차단 유전체 층은 유전체 금속 산화물(예를 들어, 알루미늄 산화물), 실리콘 산화물, 또는 이들의 조합과 같은 유전체 재료를 포함한다.
적어도 하나의 전도성 재료가 복수의 후면 리세스에, 후면 트렌치(79)의 측벽 상에, 그리고 컨택-레벨 유전체 층(280) 위에 증착될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어, CVD(chemical vapor deposition), ALD(atomic layer deposition), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 등각 증착 방법에 의해 증착될 수 있다. 적어도 하나의 전도성 재료는 원소 금속, 적어도 2개의 원소 금속의 금속간 합금, 적어도 하나의 원소 금속의 전도성 질화물, 전도성 금속 산화물, 전도성 도핑된 반도체 재료, 금속 실리사이드와 같은 전도성 금속-반도체 합금, 이들의 합금, 및 이들의 조합 또는 스택을 포함할 수 있다.
일 실시예에서, 적어도 하나의 전도성 재료는 적어도 하나의 금속 재료, 즉 적어도 하나의 금속 원소를 포함하는 전기 전도성 재료를 포함할 수 있다. 후면 리세스에 증착될 수 있는 비제한적인 제1 예시적인 금속 재료는 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 코발트, 및 루테늄을 포함한다. 예를 들어, 적어도 하나의 전도성 재료는 TiN, TaN, WN, 또는 이들의 조합과 같은 전도성 금속 질화물 재료, 및 W, Co, Ru, Mo, Cu, 또는 이들의 조합과 같은 전도성 충전 재료를 포함하는 전도성 금속 질화물 라이너를 포함할 수 있다. 일 실시예에서, 후면 리세스를 충전하기 위한 적어도 하나의 전도성 재료는 티타늄 질화물 층과 텅스텐 충전 재료의 조합일 수 있다.
전기 전도성 층(146, 246)은 적어도 하나의 전도성 재료의 증착에 의해 후면 리세스에 형성될 수 있다. 복수의 제1 전기 전도성 층(146)이 복수의 제1 후면 리세스에 형성될 수 있고, 복수의 제2 전기 전도성 층(246)이 복수의 제2 후면 리세스에 형성될 수 있고, 연속적인 금속 재료 층(도시되지 않음)이 각각의 후면 트렌치(79)의 측벽 상에 그리고 컨택-레벨 유전체 층(280) 위에 형성될 수 있다. 제1 전기 전도성 층(146) 및 제2 전기 전도성 층(246) 각각은 각각의 전도성 금속 질화물 라이너 및 각각의 전도성 충전 재료를 포함할 수 있다. 따라서, 제1 및 제2 희생 재료 층(142, 242)은 각각 제1 및 제2 전기 전도성 층(146, 246)으로 대체될 수 있다. 구체적으로, 각각의 제1 희생 재료 층(142)은 후면 차단 유전체 층 및 제1 전기 전도성 층(146)의 선택적 부분으로 대체될 수 있고, 각각의 제2 희생 재료 층(242)은 후면 차단 유전체 층 및 제2 전기 전도성 층(246)의 선택적 부분으로 대체될 수 있다. 연속적인 금속 재료 층으로 충전되지 않은 각각의 후면 트렌치(79)의 부분에 후면 공동이 존재한다.
잔류 전도성 재료는 후면 트렌치(79) 내부로부터 제거될 수 있다. 구체적으로, 연속적인 금속 재료 층의 증착된 금속 재료는, 예를 들어, 이방성 또는 등방성 에칭에 의해, 각각의 후면 트렌치(79)의 측벽으로부터 그리고 컨택-레벨 유전체 층(280) 위로부터 에치백될 수 있다. 제1 후면 리세스 내의 증착된 금속 재료의 각각의 나머지 부분은 제1 전기 전도성 층(146)을 구성한다. 제2 후면 리세스 내의 증착된 금속 재료의 각각의 나머지 부분은 제2 전기 전도성 층(246)을 구성한다. 제1 전기 전도성 층(146) 및 제2 전기 전도성 층(246)의 측벽은 각각의 후면 트렌치(79)에 물리적으로 노출될 수 있다. 후면 트렌치(79)는 제1 수평 방향(hd1)을 따른 비주기적 폭 변동 및 수직 방향을 따른 비선형 폭 변동을 갖는 한 쌍의 만곡된 측벽을 가질 수 있다.
각각의 전기 전도성 층(146, 246)은 그 안에 개구를 포함하는 전도성 시트일 수 있다. 각각의 전기 전도성 층(146, 246)을 관통하는 개구의 제1 서브세트는 메모리 개구 충진 구조(58)로 충전될 수 있다. 각각의 전기 전도성 층(146, 246)을 관통하는 개구의 제2 서브세트는 지지 기둥 구조(20)로 충전될 수 있다.
전기 전도성 층(146, 246)의 서브세트는 메모리 소자에 대한 워드 라인을 포함할 수 있다. 아래에 배치된 반도체 디바이스(720) 내의 반도체 디바이스는 각각의 워드 라인에 대한 바이어스 전압을 제어하도록 구성된 워드 라인 스위치 디바이스, 및/또는 감지 증폭기와 같은 비트 라인 드라이버 디바이스를 포함할 수 있다. 메모리-레벨 어셈블리는 기판 반도체 층(9) 위에 위치된다. 메모리-레벨 어셈블리는 적어도 하나의 교번 스택(132, 146, 232, 246) 및 적어도 하나의 교번 스택(132, 146, 232, 246)을 통해 수직으로 연장되는 메모리 스택 구조(55)를 포함한다. 메모리 스택 구조(55) 각각은 전기 전도성 층(146, 246)의 각각의 레벨에 위치된 메모리 소자의 수직 스택을 포함한다.
일반적으로, 제1 연속 희생 재료 층(142L) 및 제2 연속 희생 재료 층(242L)의 패턴화된 부분은 전기 전도성 층(146, 246)으로 대체된다. 제1 절연 층(132) 및 제1 전기 전도성 층(146)의 제1 티어 교번 스택이 후면 트렌치(79)의 각각의 이웃하는 쌍 사이에 형성될 수 있다. 제1 절연 층(132)은 제1 연속 절연 층(132L)의 패턴화된 부분을 포함하고, 제1 전기 전도성 층(146)은 전기 전도성 층(146, 246)의 제1 서브세트를 포함하고 제1 절연 층(132)과 인터레이싱된다. 제2 절연 층(232) 및 제2 전기 전도성 층(246)의 제2 티어 교번 스택이 이웃하는 한 쌍의 후면 트렌치(79) 사이에 형성된다. 제2 절연 층(232)은 제2 연속 절연 층(232L)의 패턴화된 부분을 포함하고, 제2 전기 전도성 층(246)은 제2 절연 층(246)과 인터레이싱되는 전기 전도성 층(146, 246)의 제2 서브세트를 포함한다.
도 8을 참조하면, 트렌치 충진 구조(76)가 각각의 후면 트렌치(79)에 형성될 수 있다. 일 실시예에서, (실리콘 산화물과 같은) 유전체 재료를 포함하는 절연 라이너 층은 각각의 후면 트렌치(79)의 주변 부분에 등각으로 증착될 수 있고, 각각의 후면 트렌치(79) 내에 절연 스페이서(76A)를 형성하기 위해 이방성으로 에칭될 수 있다. 적어도 하나의 전도성 재료는 후면 트렌치(79)의 나머지 체적에 증착될 수 있고, 적어도 하나의 전도성 재료의 과잉 부분은 평탄화 프로세스에 의해 컨택-레벨 유전체 층(280)의 상단 표면 위로부터 제거될 수 있다. 소스 구역(61)과 컨택하고 각각의 절연 스페이서(76A)에 의해 측방향으로 둘러싸인 적어도 하나의 전도성 재료의 각각의 나머지 부분은, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 후면 컨택 비아 구조(76B)를 구성한다. 후면 트렌치(79)를 충전하는 절연 스페이서(76A)와 후면 컨택 비아 구조(76B)의 각각의 연속적인 조합은 트렌치 충진 구조(76)를 구성한다.
대안적으로, 실리콘 산화물과 같은 적어도 하나의 유전체 재료가 등각 증착 프로세스에 의해 후면 트렌치(79)에 등각적으로 증착될 수 있다. 후면 트렌치(79)를 충전하는 증착된 유전체 재료의 각각의 부분은 트렌치 충진 구조(76)를 구성한다. 이 경우, 각각의 트렌치 충진 구조는 후면 트렌치(79)의 전체 체적을 충전할 수 있고, 본질적으로 적어도 하나의 유전체 재료로 구성될 수 있다. 이 대안적인 실시예에서, 소스 구역(61)은 생략될 수 있고, 수평 소스 라인(예를 들어, 직접 스트랩 컨택 층)은 반도체 채널(60)의 하부 부분의 측면과 컨택할 수 있다.
후면 트렌치 충진 구조(76)는 도 1b 내지 도 1f에 예시된 구성으로 배열될 수 있다. 일 실시예에서, 각각의 제1 티어 역단차형 유전체 재료 부분(165) 및 각각의 제2 티어 역단차형 유전체 재료 부분(265)은 후면 트렌치 충진 구조(76)의 이웃하는 쌍 사이에 위치될 수 있다.
다양한 컨택 비아 구조가 컨택-레벨 유전체 층(280)을 통해 그리고 선택적으로서 아래에 배치된 재료 부분을 통해 각각의 아래에 배치된 전도성 구조 상에 형성될 수 있다. 다양한 컨택 비아 구조(88, 86A, 86B)는 컨택 구역(200)에 형성된 층 컨택 비아 구조(86A, 86B)를 포함할 수 있다. 층 컨택 비아 구조(86A, 86B)는 각각의 제1 전기 전도성 층(146)과 컨택하는 제1 컨택 비아 구조(86A) 및 각각의 제2 전기 전도성 층(246)과 컨택하는 제2 컨택 비아 구조(86B)를 포함할 수 있다.
예를 들어, 포토레지스트 층(도시되지 않음)이 제2 티어 교번 스택(232, 246) 위에 도포될 수 있고, 리소그래피 패턴화되어 메모리 개구 충진 구조(58)의 영역 내에 개구를 형성할 수 있고, 제2 티어 역단차형 유전체 재료 부분(265)은 제2 티어 교번 스택(232, 246)의 제2 단차면의 수평 표면 위에 위치한다. 컨택-레벨 유전체 층(280), 제1 티어 역단차형 유전체 재료 부분(165), 및 제2 티어 역단차형 유전체 재료 부분(265)을 통해 포토레지스트 층의 개구의 패턴을 전사하기 위해 이방성 에칭 프로세스가 수행될 수 있다.
제1 컨택 비아 공동, 제2 컨택 비아 공동, 및 드레인 컨택 비아 공동 각각에 적어도 하나의 전도성 재료가 증착될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어, (TiN, TaN, 및/또는 WN과 같은) 금속 장벽 재료 및 (W, Cu, Mo, Co, Ru 등과 같은) 금속 충전 재료를 포함할 수 있다. 컨택-레벨 유전체 층의 상단 표면을 비롯하여 적어도 하나의 전도성 재료의 과잉 부분이 (화학 기계적 평탄화 프로세스와 같은) 평탄화 프로세스를 이용하여 수평 평면 위로부터 제거될 수 있다. 제1 컨택 비아 공동을 충전하는 적어도 하나의 전도성 재료의 각각의 나머지 부분은 제1 컨택 비아 구조(86A)를 포함한다. 제2 컨택 비아 공동을 충전하는 적어도 하나의 전도성 재료의 각각의 나머지 부분은 제2 컨택 비아 구조(86B)를 포함한다.
제1 컨택 비아 구조(86A)는, 각각의 제2 티어 역단차형 유전체 재료 부분(265)을 통해 그리고 각각의 제1 티어 역단차형 유전체 재료 부분(165)을 통해 그리고 전기 전도성 층의 제1 서브세트, 즉, 제1 전기 전도성 층(146) 바로 위에 형성될 수 있다. 제2 컨택 비아 구조(86B)는, 각각의 제2 티어 역단차형 유전체 재료 부분(265)을 통해, 그리고 제1 티어 역단차형 유전체 재료 부분(165)의 상단 표면을 비롯하여 수평 평면 위에 위치한 전기 전도성 층의 제2 서브세트(즉, 제2 전기 전도성 층(246)) 바로 위에 형성될 수 있다. 제1 컨택 비아 구조(86A) 및 제2 컨택 비아 구조(86B)는 전기 전도성 층(146, 246) 중 각각의 것과 컨택하고, 집합적으로 층 컨택 비아 구조로 지칭된다.
드레인 컨택 비아 공동(도시되지 않음)이 각각의 메모리 개구 충진 구조(58) 위에 형성될 수 있다. 드레인 구역(63)과 같은 메모리 개구 충진 구조(58)의 상부 부분은 이방성 에칭 프로세스 동안 에칭 정지 구조로서 이용될 수 있다. 일 실시예에서, 드레인 컨택 비아 공동은 제1 컨택 비아 공동 및 제2 컨택 비아 공동의 형성과 동시에 형성될 수 있다. 대안적으로, 드레인 컨택 비아 공동은 추가적인 리소그래피 패턴화 프로세스 및 추가적인 이방성 에칭 프로세스를 이용하여 제1 컨택 비아 공동 및 제2 컨택 비아 공동의 형성 이전에 또는 이후에 형성될 수 있다. 드레인 컨택 비아 구조(도시되지 않음)가 드레인 컨택 비아 공동에 형성될 수 있다.
그 다음, 비트 라인(98A, 98B 및 98T)이 도 1c에 도시된 바와 같이, 드레인 컨택 비아 구조와의 전기적 컨택을 제공하는 방식으로 형성된다. 비트 라인은 드레인 컨택 비아 구조의 각각의 서브세트의 상단 표면과 직접 컨택할 수 있거나, 중간 컨택 비아 구조(도시되지 않음)가 드레인 컨택 비아 구조와 비트 라인 사이에 이용될 수 있다. 일반적으로, 메모리측 반도체 디바이스(920)가 메모리 기판(108) 상에 형성될 수 있다. 메모리측 반도체 디바이스(920)는 3차원 메모리 어레이를 포함할 수 있다.
도 1c 및 도 8은 수평 평면(HP)이 제1 티어 구조의 상단 표면에 위치되는 실시예를 예시하지만, 수평 평면(HP)이 제1 티어 구조와 제2 티어 구조 사이의 수평 인터페이스 위 또는 아래에 위치되는 실시예가 본 출원에서 명백히 고려된다. 일반적으로, 제1 컨택 비아 구조(86A)는 제2 컨택 구역(200B)에서 수평 평면(HP) 위에 위치한 전기 전도성 층(146)의 제1 서브세트의 각각의 전기 전도성 층(146)과 컨택한다. 제2 컨택 비아 구조(86B)는 제1 컨택 구역(200A)에서 수평 평면(HP) 아래에 위치되는 전기 전도성 층(246)의 제2 서브세트의 각각의 전기 전도성 층(246)과 컨택한다.
메모리 기판(108), 교번 스택{(132, 146), (232, 246)}, 및 메모리 개구 충진 구조(58)를 포함하는 메모리 다이(900)를 제공하기 위해 추가적인 유전체 재료 층(도시되지 않음)에 매립된 추가적인 금속 인터커넥트 구조(도시되지 않음)가 형성될 수 있다. 메모리 개구 충진 구조(58) 각각은 각각의 수직 반도체 채널(60)을 포함한다. 일 실시예에서, 메모리 다이(900)는 제1 메모리 어레이 구역(100A)에 위치된 수직 반도체 채널(60)의 각각의 서브세트의 단부에 전기적으로 연결된 제1 비트 라인(98A) 및 제2 메모리 어레이 구역(100B)에 위치된 수직 반도체 채널(60)의 각각의 서브세트의 단부에 전기적으로 연결된 제2 비트 라인(98T)을 포함한다.
도 9를 참조하면, 도 8의 제1 예시적인 구조에서 단차면, 역단차형 유전체 재료 부분(165, 265), 및 층 컨택 비아 구조(86A, 86B) 대신에 측방향으로 절연된 컨택 비아 구조{(84A, 86A), (84B, 86B)}를 형성함으로써 도 8에 예시된 제1 예시적인 구조로부터 제1 예시적인 구조의 대안적인 구성이 도출될 수 있다. 일 실시예에서, 측방향으로 절연된 컨택 비아 구조들{(84A, 86A), (84B, 86B)}은, 컨택-레벨 유전체 층(280)의 형성 후에 그리고 후면 트렌치(79)의 형성 전에 제1 컨택 구역(200A) 및 제2 컨택 구역(200B)에 희생 비아 충진 구조를 형성함으로써, 그리고 전기 전도성 층(146, 246) 및 후면 트렌치 충진 구조(76)의 형성 후에 희생 비아 충진 구조를 측방향으로 절연된 컨택 비아 구조들{(84A, 86A), (84B, 86B)}로 대체함으로써 형성될 수 있다. 이 경우, 후면 트렌치 충진 구조(76)의 형성 후에 희생 비아 충진 구조를 제거함으로써 공극이 형성되고, 각각의 공극은 각각의 측방향으로 절연된 컨택 비아 구조{(84A, 86A), (84B, 86B)}로 충전될 수 있다. 각각의 측방향으로 절연된 컨택 비아 구조{(84A, 86A), (84B, 86B)}는 관형 절연 스페이서(84A, 84B) 및 관형 절연 스페이서(84A, 84B)에 의해 측방향으로 둘러싸인 컨택 비아 구조(86A, 86B)를 포함한다. 예를 들어, 제1 전기 전도성 층(146)과 컨택하는 제1 측방향으로 절연된 컨택 비아 구조(84A, 86A)는 제1 관형 절연 스페이서(84A) 및 제1 컨택 비아 구조(86A)를 포함하고, 제2 전기 전도성 층(246)과 컨택하는 제2 측방향으로 절연된 컨택 비아 구조(84B, 86B)는 제2 관형 절연 스페이서(84B) 및 제2 컨택 비아 구조(86B)를 포함한다.
도 9에 도시된 일 실시예에서, 제1 컨택 비아 구조(86A) 및 제2 컨택 비아 구조(86B) 각각은 관형 구성을 갖는 각각의 절연 스페이서(84A 또는 84B)에 의해 측방향으로 둘러싸이고, 절연 스페이서(84A, 84B) 각각은 각각의 절연 스페이서(84A, 84B)의 바닥 표면을 포함하는 수평 평면 위에 위치한 교번 스택{(132, 146}, (232, 246)} 내의 각각의 층과 컨택하는 외측 측벽을 포함한다.
도 10a 내지 도 10f는 본 개시의 제1 실시예에 따른 측방향으로 절연된 컨택 비아 구조를 형성하는데 이용될 수 있는 한 세트의 처리 단계 동안의 제1 예시적인 구조의 대안적인 구성의 한 구역의 순차적인 수직 단면도를 나타낸다.
도 10a를 참조하면, 제1 예시적인 구조의 대안적인 실시예에서의 제1 및 제2 컨택 구역(200A, 200B)이 예시되어 있다. 하드 마스크 층(260)은 컨택-레벨 유전체 층(280)의 형성 후에 제1 예시적인 구조 위에 형성될 수 있고, 리소그래피로 패턴화되어 별개의 개구의 어레이를 형성할 수 있다.
도 10b를 참조하면, 제1 포토레지스트 층(261)이 하드 마스크 층(260) 위에 도포될 수 있고, 리소그래피 방식으로 패턴화되어 제1 컨택 구역(200A)을 커버할 수 있고 제2 컨택 구역(200B)을 커버하지 않을 수 있다. 제2 컨택 구역(200B) 내의 하드 마스크 층(260) 내의 개구 아래에 컨택 비아 공동(85)을 형성하기 위해 제1 이방성 에칭 프로세스가 수행될 수 있다.
도 10c를 참조하면, 제1 이방성 에칭 프로세스는 제1 티어 교번 스택 내의 최상단 제1 절연 층(132)(예를 들어, 조인트 레벨 절연 층)을 통해 에칭하도록 확장될 수 있다. 제1 포토레지스트 층(161)은 예를 들어 애싱에 의해 후속하여 제거될 수 있다.
도 10d를 참조하면, 제2 포토레지스트 층(262)이 제1 예시적인 구조 위에 도포될 수 있고, 제1 컨택 구역(200A) 및 제2 컨택 구역(200B) 각각 내의 하드 마스크 층(260) 내의 개구의 다른 서브세트를 덮지 않고 하드 마스크 층(260) 내의 개구의 서브세트를 덮도록 리소그래피 방식으로 패턴화될 수 있다. 제1 컨택 구역(200A)에 추가적인 컨택 비아 공동(85)을 형성하기 위해 또는 제2 컨택 구역(200B)에서 기존의 컨택 비아 공동(85)을 수직으로 연장하기 위해 제2 이방성 에칭 프로세스가 수행될 수 있다. 제2 이방성 에칭 프로세스의 깊이는 제1 이방성 에칭 프로세스의 깊이의 약 절반일 수 있다. 제2 포토레지스트 층(262)은 예를 들어 애싱에 의해 제거될 수 있다.
도 10e를 참조하면, 제3 포토레지스트 층(263)이 제1 예시적인 구조 위에 도포될 수 있다. 동일한 깊이를 갖는 컨택 비아 공동(85)의 각각의 세트에 대해, 컨택 비아 공동(85)의 각각의 세트의 서브세트는 제3 포토레지스트 층(263)으로 커버되고, 컨택 비아 공동(85)의 각각의 세트의 다른 서브세트는 제3 포토레지스트 층(262)으로 커버되지 않는다. 아래에 어떠한 컨택 비아 공동도 없는 하드 마스크 층(260)에서의 개구의 세트에 대해, 하드 마스크 층(260)에서의 개구의 세트의 서브세트는 제3 포토레지스트 층(263)으로 커버되고, 하드 마스크 층(260)에서의 개구의 세트의 다른 서브세트는 제3 포토레지스트 층(263)으로 커버되지 않는다. 제3 이방성 에칭 프로세스는 제3 포토레지스트 층(263)에 의해 커버되지 않은 기존 컨택 비아 공동(85)의 깊이를 연장하고, 추가적인 컨택 비아 공동(85)을 형성하기 위해 수행될 수 있다. 제3 포토레지스트 층(263)은 후속하여 제거될 수 있다.
도 10f를 참조하면, 연속적인 희생 재료 층(142L, 242L) 각각이 컨택 비아 공동(85)의 각각의 컨택 비아 공동에 물리적으로 노출되도록 컨택 비아 공동(85)의 깊이를 차별화하기 위해 추가적인 포토레지스트 층(264) 및 추가적인 이방성 에칭 프로세스가 수행될 수 있다. 후속하여, 비정질 실리콘과 같은 희생 비아 충전 재료로 컨택 비아 공동(85)을 충전함으로써 컨택 비아 공동(85) 내에 희생 비아 충진 구조가 형성될 수 있다. 희생 비아 충진 구조는 전기 전도성 층(146, 246) 및 후면 트렌치 충진 구조(76)의 형성 후에 측방향으로 절연된 컨택 비아 구조{(84A, 86A), (84B, 86B)}로 대체된다.
도 11a 및 도 11b를 참조하면, 제1 예시적인 구조의 메모리 다이(900)의 메모리 평면(300)이 예시되어 있다. 메모리측 유전체 재료 층(960) 내에 매립된 메모리측 금속 인터커넥트 구조(980)는 도 8 또는 도 9에 예시된 메모리측 반도체 디바이스(920) 위에 형성된다. 메모리 평면(300)은, 한 측면으로부터 다른 측면으로, 제1 메모리 어레이 구역(100A), 제1 컨택 구역(200A), 중앙 메모리 어레이 구역(100T), 제2 컨택 구역(200A), 및 제2 메모리 어레이 구역(100B)을 포함한다. 메모리측 본딩 패드(988)는 메모리측 유전체 재료 층(960)의 최상단 메모리측 유전체 재료 층에 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 본 개시의 제1 실시예에 따른 로직 다이(700)가 예시된다. 로직 다이(700)는 메모리 다이(900) 내의 메모리 평면(300)의 총 수만큼 많은 수의 로직 평면(302)을 포함할 수 있다. 로직 다이(700) 내의 각각의 로직 평면(302)의 영역은 메모리 다이(900) 내의 대응하는 메모리 평면(300)의 영역과 동일할 수 있다. 도 12a 및 도 12b가 로직 다이(700)에서의 단일 로직 평면(302)을 예시하지만, 로직 다이(700)가 메모리 다이(900)에서의 메모리 평면(300)의 수와 동일한 수의 로직 평면(302)을 가질 수 있어서, 로직 다이(700)의 각각의 로직 평면(302)이 후속하여 로직 다이(700)를 메모리 다이(900)에 본딩할 때 메모리 다이(900)에서의 대응하는 메모리 평면(302)의 영역과 매칭된다는 것을 이해할 수 있다.
일반적으로, 로직 다이(700)는 도 8 또는 도 9의 메모리 다이(900) 내의 메모리측 반도체 디바이스(920) 내의 3차원 메모리 어레이의 동작을 제어하기 위한 제어 회로를 제공하도록 구성된다. 로직 다이(700)는 워드 라인 드라이버(722), 비트 라인 드라이버(721A, 721B), 및 주변 회로(724)를 포함할 수 있는 로직측 반도체 디바이스(720)를 포함한다. 워드 라인 드라이버(722)는 3차원 메모리 어레이에서 워드 라인을 드라이빙하도록 구성될 수 있다. 3차원 어레이 내의 워드 라인은 전기 전도성 층(146, 246)의 적어도 일부를 포함한다. 이 경우, 워드 라인 드라이버(722)는 메모리 다이(900)의 전기 전도성 층(146, 246)을 드라이빙하도록 구성된다.
비트 라인 드라이버(721A, 721B)는 제1 비트 라인 드라이버 구역에 위치된 제1 비트 라인 드라이버(721A) 및 제2 비트 라인 드라이버 구역에 위치된 제2 비트 라인 드라이버(721B)를 포함할 수 있다. 제1 비트 라인 드라이버(721A)는 메모리 다이(900)의 제1 메모리 어레이 구역(100A)에 위치된 제1 비트 라인(98A)을 드라이빙하도록 구성될 수 있고, 중앙 메모리 어레이 구역(100T)에 위치된 중앙 비트 라인(98T)의 서브세트를 드라이빙하도록 선택적으로 구성될 수 있다. 제2 비트 라인 드라이버(721B)는 메모리 다이(900)의 제2 메모리 어레이 구역(100B)에 위치된 제2 비트 라인(98B)을 드라이빙하도록 구성될 수 있고, 중앙 메모리 어레이 구역(100T)에 위치된 중앙 비트 라인(98T)의 서브세트를 드라이빙하도록 선택적으로 구성될 수 있다.
주변 회로(724)는 메모리 다이(900) 내의 소스 구역(61)에 전기 바이어스를 제공하도록 구성된 소스 전원 회로, 로직 다이(700) 내로의 입력 신호 및 출력 신호를 제어하도록 구성된 입력/출력(I/O) 제어 회로, 데이터 래치, 및 로직 다이(700)의 동작을 제어하도록 구성된 다른 주변 회로를 포함할 수 있다.
로직 다이(700)는 로직측 유전체 재료 층(760)에 매립된 로직측 금속 인터커넥트 구조(780)를 포함한다. 로직측 본딩 패드(788)는 로직측 유전체 재료 층(760)의 최상단 로직측 유전체 재료 층에 매립될 수 있다. 로직측 금속 인터커넥트 구조(780)는 워드 라인 드라이버(722)와 로직측 본딩 패드(788)의 서브세트 사이의 전기적 연결을 제공하는 워드 라인 연결 로직측 금속 인터커넥트 구조(782)를 포함할 수 있다. 본 개시의 실시예에 따르면, 워드 라인 연결 로직측 금속 인터커넥트 구조(782)의 영역은 워드 라인 드라이버(722)의 영역 내에 완전히 위치될 수 있다.
도 13을 참조하면, 로직 다이(700)는 메모리측 본딩 패드(988)와 로직측 본딩 패드(788) 사이의 금속 대 금속 본딩에 의해 메모리 다이(900)에 본딩될 수 있다. 예를 들어, 메모리측 본딩 패드(988)와 로직측 본딩 패드(788)의 쌍을 이루는 쌍을 본딩하기 위해 구리 대 구리 본딩이 이용될 수 있다. 선택적으로, 메모리측 유전체 재료 층(960)의 표면은 유전체 대 유전체 본딩에 의해 로직측 유전체 재료 층(760)의 표면에 본딩될 수 있다. 일부 실시예에서, 메모리측 본딩 패드(988) 및 로직측 본딩 패드(788)는 메모리측 반도체 디바이스(920) 또는 로직측 반도체 디바이스(720)에 전기적으로 연결되지 않는 더미 금속 본딩 패드(D)를 포함할 수 있다.
워드 라인 드라이버(722)는 로직 다이(700)에 위치된 로직측 금속 인터커넥트 구조(780)를 통해 그리고 메모리 다이(900)에 위치된 메모리측 금속 인터커넥트 구조(980)를 통해 전기 전도성 층(146, 246)의 노드에 전기적으로 연결된다. 중앙 메모리 어레이 구역(100T)과 제1 컨택 구역(200A) 사이의 제1 경계 및 중앙 메모리 어레이 구역(100T)과 제2 컨택 구역(200B) 사이의 제2 경계는 제1 수평 방향(hd1)을 따른 중앙 메모리 어레이 구역(100T)의 길이인 제3 길이(L3)만큼 제1 수평 방향(hd1)을 따라 측방향으로 이격된다.
일 실시예에서, 메모리 다이(900) 내의 메모리 개구 충진 구조(58) 각각은 각각의 수직 반도체 채널(60)을 포함한다. 메모리 다이(900)는 제1 메모리 어레이 구역(100A)에 위치된 수직 반도체 채널(60)의 각각의 서브세트의 단부에 전기적으로 연결된 제1 비트 라인(98A) 및 제2 메모리 어레이 구역(100B)에 위치된 수직 반도체 채널(60)의 각각의 서브세트의 단부에 전기적으로 연결된 제2 비트 라인(98B)을 포함한다. 로직 다이(700)는 제1 비트 라인 드라이버 구역에 위치되고 제1 비트 라인(98A)에 전기적으로 연결되는 제1 비트 라인 드라이버(721A) 및 제2 비트 라인 드라이버 구역에 위치되고 제2 비트 라인(98B)에 전기적으로 연결되는 제2 비트 라인 드라이버(721B)를 포함한다.
일 실시예에서, 본딩 인터페이스에 수직인 수직 방향을 따르는 도면인 평면도에서, 제1 비트 라인 드라이버 구역의 전체 영역은 제1 메모리 어레이 구역(100A)의 영역 내에 완전히 위치되고, 제2 비트 라인 드라이버 구역의 전체 영역은 제2 메모리 어레이 구역(100B)의 영역 내에 위치된다.
일 실시예에서, 워드 라인 드라이버(722)의 경계(즉, 주변)의 일부는 평면도에서 제1 컨택 구역(200A)과 제1 메모리 어레이 구역(100A) 사이의 경계 및 제2 컨택 구역(200B)과 제2 메모리 어레이 구역(100B) 사이의 경계와 일치할 수 있다.
도 14를 참조하면, 제1 예시적인 구조의 제1 대안적인 구성이 예시된다. 제1 대안적인 구성에서, 워드 라인 드라이버(722)를 포함하는 워드 라인 드라이버 구역은 평면도에서 제1 컨택 구역(200A)과 제1 메모리 어레이 구역(100A) 사이의 경계 또는 제2 컨택 구역(200B)과 제2 메모리 어레이 구역(100B) 사이의 경계와 영역 중첩을 갖지 않는다. 이 경우, 제1 컨택 구역(200A)의 영역의 세그먼트는 평면도에서 제1 비트 라인 드라이버(721A)와 영역 중첩을 가질 수 있고, 제2 컨택 구역(200A)의 영역의 세그먼트는 평면도에서 제2 비트 라인 드라이버(721B)와 영역 중첩을 가질 수 있다.
도 15를 참조하면, 제1 예시적인 구조의 제2 대안적인 구성이 예시되어 있다. 로직 다이(700)는 평면도(메모리 다이(900)와 로직 다이(700) 사이의 본딩 인터페이스에 수직인 방향을 따르는 도면)에서 (제1 메모리 어레이 구역(100A)과 제1 컨택 구역(200A) 사이의) 제1 경계 및 (제2 메모리 어레이 구역(100B)과 제2 컨택 구역(200B) 사이의) 제2 경계와 영역 중첩을 갖는 워드 라인 드라이버 구역 내에 워드 라인 드라이버(722)가 위치되는 레이아웃을 가질 수 있다. 즉, 워드 라인 드라이버 구역은 제1 컨택 구역(200A)과 제1 메모리 어레이 구역(100A) 사이의 경계 및 제2 컨택 구역(200B)과 제2 메모리 어레이 구역(100B) 사이의 경계를 갖는 평면도에서 영역 중첩을 갖는다.
도 16을 참조하면, 제1 예시적인 구조의 제3 대안적인 구성이 예시되어 있다. 메모리 다이(900)는 추가적인 중앙 메모리 어레이 구역(100D) 및 제3 컨택 구역(200C)을 포함할 수 있다. 각각의 컨택 구역(200A, 200B, 200C)은 전기 전도성 층(146, 246)의 각각의 서브세트와 컨택하는 컨택 비아 구조의 각각의 세트를 포함할 수 있다. 예를 들어, 제1 컨택 구역(200A) 내의 컨택 비아 구조의 세트는 메모리 기판(108)에 근접한 전기 전도성 층(146)의 근위 세트와 컨택할 수 있고, 제3 컨택 구역(200C) 내의 컨택 비아 구조의 세트는 메모리 기판(108)으로부터 원위에 있는 전기 전도성 층(246)의 원위 세트와 컨택할 수 있고, 제2 컨택 구역(200B) 내의 컨택 비아 구조의 세트는 전기 전도성 층(146)의 근위 세트보다 메모리 기판(108)으로부터 더 원위에 있고 전기 전도성 층(246)의 원위 세트보다 메모리 기판(108)에 더 근접한 전기 전도성 층(146, 246)의 중간 세트와 컨택할 수 있다.
제1 컨택 구역(200A)은 전기 전도성 층(146)의 근위 세트의 제1 단차면(SSA)을 포함할 수 있다. 제3 컨택 구역(200C)은 전기 전도성 층(246)의 원위 세트의 제3 단차면(SSC)을 포함할 수 있다. 제2 컨택 구역(200B)은 전기 전도성 층(146, 246)의 중간 세트의 제2 단차면(SSB)과 컨택할 수 있다. 메모리측 반도체 디바이스(920)는, 제1 수평 방향(hd1)을 따라 한 측면으로부터 다른 측면으로, 제1 메모리 어레이 구역(100A), 제1 컨택 구역(200A), 중앙 메모리 어레이 구역(100T), 제2 컨택 구역(200B), 추가적인 중앙 메모리 어레이 구역(100D), 제3 컨택 구역(200C), 및 제2 메모리 어레이 구역(100B)을 포함할 수 있다.
도 17을 참조하면, 제1 예시적인 구조의 제4 대안적인 구성이 예시되어 있다. 제1 예시적인 구조의 제4 대안적인 구성은 제3 비트 라인 드라이버(721C)에 의해 측방향으로 이격되는 2개의 별개의 워드 라인 드라이버 구역에 워드 라인 드라이버(722)를 형성함으로써 제1 예시적인 구조 또는 이들의 이전에 설명된 대안적인 실시예로부터 도출될 수 있다. 제3 비트 라인 드라이버(721C)의 영역은 본 출원에서 제3 비트 라인 드라이버 구역이라고 지칭된다. 제3 비트 라인 드라이버는 중앙 메모리 어레이 구역(100T) 내의 중앙 비트 라인을 드라이빙하도록 구성될 수 있다.
도 1a 내지 도 17을 집합적으로 참조하면 그리고 본 개시의 제1 실시예에 따르면, 메모리 다이(900)를 포함하는 반도체 구조가 제공된다. 메모리 다이(900)는 메모리 기판(108) 위에 배치되고 제1 수평 방향(hd1)을 따라서의 공간 순서대로, 제1 메모리 어레이 구역(100A), 제1 컨택 구역(200A), 중앙 메모리 어레이 구역(100T), 제2 컨택 구역(200B), 및 제2 메모리 어레이 구역(100B)을 포함하는 일련의 구역을 통해 측방향으로 연장되는 절연 층(132, 232) 및 전기 전도성 층(146, 246)의 교번 스택- 전기 전도성 층(146, 246)은 제1 메모리 어레이 구역(100A)으로부터 제2 메모리 어레이 구역(100B)까지 연속적으로 연장됨 -; 제1 메모리 어레이 구역(100A), 중앙 메모리 어레이 구역(100T), 및 제2 메모리 어레이 구역(100B)에 위치된 메모리 개구(49)의 어레이; 및 메모리 개구(49)의 어레이 내에 위치되고 메모리 소자의 각각의 수직 스택을 포함하는 메모리 개구 충진 구조(58)의 어레이를 포함한다.
일 실시예에서, 절연 층(132, 232) 및 전기 전도성 층(146, 246)의 교번 스택은 수평 평면(HP) 아래에 위치된 절연 층(132, 232)의 제1 서브세트 및 전기 전도성 층(146, 246)의 제1 서브세트를 포함하는 하부 층 스택(LLS), 및 수평 평면(HP) 위에 위치된 절연 층(132, 232)의 제2 서브세트 및 전기 전도성 층(146, 246)의 제2 서브세트를 포함하는 상부 층 스택(ULS)을 포함한다. 제2 컨택 구역(200B)은 전기 전도성 층(146, 246)의 제1 서브세트의 각각의 전기 전도성 층과 컨택하는 제1 컨택 비아 구조(86)를 포함한다. 제1 컨택 구역(200A)은 전기 전도성 층(146, 246)의 제2 서브세트의 각각의 전기 전도성 층과 컨택하는 제2 컨택 비아 구조(86)를 포함한다.
일 실시예에서, 반도체 구조는 메모리 다이에 본딩된 로직 다이(700)를 포함하고, 로직 다이(700)는 로직 다이(700)에 위치되는 로직측 금속 인터커넥트 구조(780)를 통해 그리고 메모리 다이(900)에 위치되는 메모리측 금속 인터커넥트 구조(980)를 통해 전기 전도성 층(146, 246)의 노드에 전기적으로 연결되는 워드 라인 드라이버(722)를 포함한다.
일 실시예에서, 제1 컨택 구역(200A)은 상부 층 스택(ULS)의 단차면을 포함한다.제2 컨택 구역(200B)은 하부 층 스택(LLS)의 단차면을 포함한다. 일 실시예에서, 제1 컨택 구역(200A)은 상부 층 스택(ULS)의 단차면과 컨택하고 그 위에 배치되는 (제2 티어 역단차형 유전체 재료 부분(265)과 같은) 상부 역단차형 유전체 재료 부분을 포함하고; 제2 컨택 구역(200B)은 하부 층 스택(LLS)의 단차면과 컨택하고 그 위에 배치되는 (제1 티어 역단차형 유전체 재료 부분(165)과 같은) 하부 역단차형 유전체 재료 부분, 및 하부 역단차형 유전체 재료 부분 위에 배치된 무단차 유전체 재료 부분(266)을 포함한다.
일 실시예에서, 메모리 다이(900)는 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제1 길이방향 측벽을 갖고 교번 스택({132, 146, 9232, 246}) 내의 각각의 층과 컨택하는 제1 후면 트렌치 충진 구조(76); 및 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 교번 스택({132, 146, 9232, 246}) 내의 각각의 층과 컨택하는 제2 길이방향 측벽을 갖는 제2 후면 트렌치 충진 구조(76)를 포함하고, 교번 스택{(132, 146), 9232, 246)}은 전체가 제1 후면 트렌치 충진 구조(76)와 제2 후면 트렌치 충진 구조(76) 사이에 위치된다. 일 실시예에서, 제2 후면 트렌치 충진 구조(76)는 후면 트렌치 간격만큼 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 제1 후면 트렌치 충진 구조(76)로부터 측방향으로 오프셋되고; 제1 컨택 구역(200A) 및 제2 컨택 구역(200B)은 후면 트렌치 간격보다 작은 제2 수평 방향(hd2)을 따른 각각의 폭을 갖는다.
일 실시예에서, 메모리 다이(900)는 제1 연결 스트립 구역(CSR)- 상부 층 스택(ULS) 내의 각각의 층의 측방향 연장 부분을 포함하고, 제1 컨택 구역(200A)에 인접하여 위치되고, 제2 수평 방향(hd2)을 따라 제1 컨택 구역(200A)으로부터 측방향으로 오프셋됨 - 및 제2 연결 스트립 구역(CSR)- 하부 층 스택(LLS) 내의 각각의 층의 측방향 연장 부분을 포함하고, 제2 컨택 구역(200B)에 인접하여 위치되고, 제2 수평 방향(hd2)을 따라 제2 컨택 구역(200B)으로부터 측방향으로 오프셋됨 -을 포함한다. 전기 전도성 층(146, 246)은 제1 연결 스트립 구역(CSR), 중앙 메모리 어레이 구역(100T) 및 제2 연결 스트립 구역(CSR)을 통해 제1 메모리 어레이 구역(100A)으로부터 제2 메모리 어레이 구역(100B)으로 연속적으로 연장된다.
일 실시예에서, 제2 수평 방향(hd2)을 따른 제1 연결 스트립 구역 내의 상부 층 스택(ULS) 내의 층의 측방향 연장 부분의 폭은 기판(108)으로부터의 수직 거리에 따라 감소하고; 제2 수평 방향(hd2)을 따른 제2 연결 스트립 구역 내의 하부 층 스택(LLS) 내의 층의 측방향 연장 부분의 폭은 기판(108)으로부터의 수직 거리에 따라 감소한다.
도 18a 내지 도 18c를 참조하면, 제2 예시적인 구조는 다양한 구역의 레이아웃 및 컨택 구역에서의 단차면의 구성을 변경함으로써 제1 실시예의 메모리 다이(900)로부터 도출될 수 있는 메모리 다이(900)를 포함한다. 일반적으로, 제2 예시적인 구조의 메모리 다이(900)는 기판(108) 위에 절연 층(132, 232) 및 스페이서 재료 층의 교번 스택을 형성함으로써 형성될 수 있다. 스페이서 재료 층은 전기 전도성 층(146, 246)으로서 형성되거나, 후속하여 전기 전도성 층으로 대체된다. 교번 스택은 제1 수평 방향(hd1)을 따라서의 공간 순서대로, 제1 컨택 구역(201A), 제1 메모리 어레이 구역(100A), 보조 컨택 구역(202)(예를 들어, 202A), 제2 메모리 어레이 구역(100B), 및 제2 컨택 구역(201B)을 포함하는 메모리 평면(300) 내의 일련의 구역을 통해 측방향으로 연장된다. 일 실시예에서, 교번 스택은 제1 수평 방향(hd1)을 따라서의 공간 순서대로, 제1 컨택 구역(201A), 제1 메모리 어레이 구역(100A), 제1 보조 컨택 구역(202A), 제2 메모리 어레이 구역(100B), 제2 보조 컨택 구역(202B), 제3 메모리 어레이 구역(100C), 및 제2 컨택 구역(201B)을 포함하는 일련의 구역을 통해 측방향으로 연장된다.
본 개시의 일 양태에 따르면, 제2 메모리 어레이 구역(100B)은 제1 메모리 어레이 구역(100A) 또는 제3 메모리 어레이 구역(100C)보다 제1 수평 방향(hd1)을 따라 더 큰 길이를 가질 수 있다. 제1 수평 방향(hd1)을 따른 제1 메모리 어레이 구역(100A)의 길이에 대한 제1 수평 방향(hd1)을 따른 제2 메모리 어레이 구역(100B)의 길이의 비율은 1 내지 128, 예컨대 2 내지 64, 및/또는 4 내지 32의 범위에 있을 수 있지만, 더 작은 비율 및 더 큰 비율이 또한 이용될 수 있다. 제1 수평 방향(hd1)을 따른 제3 메모리 어레이 구역(100C)의 길이에 대한 제1 수평 방향(hd1)을 따른 제2 메모리 어레이 구역(100B)의 길이의 비율은 2 내지 64, 및/또는 4 내지 32와 같은 1 내지 128의 범위에 있을 수 있지만, 더 작은 비율 및 더 큰 비율이 또한 이용될 수 있다.
메모리 개구(49)의 어레이는 제1 메모리 어레이 구역(100A) 및 제2 메모리 어레이 구역(100B)에 위치되고, 메모리 개구 충진 구조(58)의 어레이는 메모리 개구(49)의 어레이 내에 형성될 수 있다. 메모리 개구 충진 구조(58) 각각은 메모리 소자의 각각의 수직 스택을 포함한다. 교번 스택은 수평 평면(HP) 아래에 위치된 절연 층(132, 232)의 제1 서브세트 및 전기 전도성 층(146, 246)의 제1 서브세트를 포함하는 하부 층 스택(LLS), 수평 평면(HP) 위에 위치된 절연 층(232)의 제2 서브세트 및 전기 전도성 층(246)의 제2 서브세트를 포함하는 제1 상부 층 스택(ULS1), 및 수평 평면(HP) 위에 위치되고 제2 층 스택으로부터 측방향으로 이격된 절연 층(232)의 제3 서브세트 및 전기 전도성 층(246)의 제3 서브세트를 포함하는 제2 상부 층 스택(ULS2)을 포함한다. 제2 보조 컨택 구역(202B)이 제공되는 경우, 절연 층(232) 및 전기 전도성 층(246)의 제4 서브세트는 수평 평면(HP) 위에 위치될 수 있고, 제2 층 스택 및 제3 층 스택으로부터 측방향으로 이격될 수 있다.
따라서, 하부 층 스택(LLS)은 수평 평면(HP) 아래에 위치하고, 제1 상부 층 스택(ULS1) 및 제2 상부 층 스택(ULS1)은 수평 평면(HP) 위에 위치한다. 일반적으로, 수평 평면(HP)은 제1 티어 구조와 제2 티어 구조 사이의 수평 인터페이스에, 그 위에, 또는 그 아래에 위치될 수 있다. 제1 상부 층 스택(ULS1)은 제1 메모리 어레이 구역(100A) 및 보조 컨택 구역(202)의 제1 부분을 통해 측방향으로 연장되고, 제2 상부 층 스택(ULS2)은 보조 컨택 구역(202)의 제2 부분 및 제2 메모리 어레이 구역(100B)을 통해 측방향으로 연장된다. 제1 상부 층 스택(ULS1) 및 제2 상부 층 스택(ULS2)은 보조 컨택 구역(202)에 의해 측방향으로 이격될 수 있다. 제1 상부 층 스택(ULS1)은 제1 메모리 어레이 구역(100A)에 위치될 수 있고, 제1 보조 컨택 구역(202A)에 위치된 단차면을 가질 수 있다. 제2 상부 층 스택(ULS2)은 제2 메모리 어레이 구역(100B)에 위치될 수 있고, 제1 보조 컨택 구역(202A) 및 제2 보조 컨택 구역(202B)에 위치된 단차면을 가질 수 있다. 제3 상부 층 스택(ULS3)은 제3 메모리 어레이 구역(100C)에 위치될 수 있고, 제2 보조 컨택 구역(202B)에 위치된 단차면을 가질 수 있다.
일 실시예에서, 제1 상부 층 스택(ULS1) 내의 전기 전도성 층(246)은 제2 상부 층 스택(ULS2) 내의 전기 전도성 층(246)으로부터 물리적으로 분리된다. 마찬가지로, 제3 상부 층 스택(ULS2) 내의 전기 전도성 층(246)은 제2 상부 층 스택(ULS2) 내의 전기 전도성 층(246)으로부터 물리적으로 분리된다. 대조적으로, 하부 층 스택(LLS) 내의 전기 전도성 층(146, 246)은 제2 메모리 어레이 구역(100B) 및 보조 컨택 구역(202A, 202B)을 통해 제1 메모리 어레이 구역(100A)으로부터 제3 메모리 어레이 구역(100C)으로 연속적으로 연장된다. 이러한 실시예에서, 연결 스트립 구역(CSR)은 생략된다.
대안적인 실시예에서, 상부 층 스택(ULS1, ULS2, ULS3) 내의 전기 전도성 층(246)은 서로 물리적으로 연결되고, 도 34b에 도시되고 아래에 더 상세히 설명되는 레이아웃과 유사하게, 제1 및 제2 보조 컨택 구역(202A, 202B)에 인접하여 위치되고 제2 수평 방향(hd2)을 따라 제1 및 제2 보조 컨택 구역(202A, 202B)으로부터 측방향으로 오프셋되는 연결 스트립 구역(CSR)을 통해 그리고 제2 메모리 어레이 구역(100B)을 통해 제1 메모리 어레이 구역(100A)으로부터 제3 메모리 어레이 구역(100C)으로 연속적으로 연장된다.
제1 컨택 구역(201A)은 메모리 평면(300)의 제1 에지(즉, 단부)에 위치된다. 제2 컨택 구역(201B)은 제1 에지에 대향하는 메모리 평면(300)의 제2 에지(즉, 단부)에 위치된다. 제1 일차 단차면(PSS1)은 제1 컨택 구역(201A) 내에 제공될 수 있고, 제2 일차 단차면(PSS2)은 제2 컨택 구역(201B) 내에 제공될 수 있다. 제1 일차 단차면(PSS1)은 동일한 수평 방향(예를 들어, 수평 방향(hd1))으로 높이가 증가(즉, 상승)한다. 제2 일차 단차면(PSS2)은 동일한 수평 방향(예를 들어, 제1 수평 방향(hd1))으로 높이가 감소(즉, 하강)한다.
제1 일차 단차면(PSS1) 및 제2 일차 단차면(PSS2)은 적어도 하부 층 스택(LLS)의 단차면들일 수 있다. 제1 상보적인 단차면(CSS1)은 제1 보조 컨택 구역(202A)에 형성될 수 있고, 제2 상보적인 단차면(CSS2)은 제2 보조 컨택 구역(202B)에 형성될 수 있다. 제1 상보적 단차면(CSS1)은 제1 수평 방향(hd1)으로 상승 및 하강 둘 다 될 수 있다. 마찬가지로, 제2 상보적 단차면(CSS2)은 제1 수평 방향(hd1)으로 상승 및 하강 둘 다 될 수 있다.
제1 컨택 비아 구조(86P)(일차 컨택 비아 구조라고도 지칭됨)은 전기 전도성 층(146, 246)의 제1 서브세트의 각각의 전기 전도성 층과 컨택한다. 제1 컨택 비아 구조(86P)의 제1 서브세트는 제1 컨택 구역(201A)에 형성되고, 제1 컨택 비아 구조(86P)의 제2 서브세트는 제2 컨택 구역(201B)에 형성된다. 제2 컨택 비아 구조(86X)(보조 컨택 비아 구조라고도 지칭됨)는 전기 전도성 층(246)의 제2 서브세트 및 전기 전도성 층(246)의 제3 서브세트의 각각의 전기 전도성 층(246)과 컨택한다. 제2 컨택 비아 구조(86X)는 보조 컨택 구역(202)에 형성될 수 있다.
일반적으로, 제2 예시적인 구조의 메모리 다이(900)는 절연 층(132, 232) 및 전기 전도성 층(146, 246)의 교번 스택을 포함하고, 교번 스택은 수평 평면(HP) 아래에 위치된 절연 층(132, 232)의 제1 서브세트 및 전기 전도성 층(146, 246)의 제1 서브세트를 포함하는 하부 층 스택(LLS), 수평 평면(HP) 위에 위치된 절연 층(232)의 제2 서브세트 및 전기 전도성 층(246)의 제2 서브세트를 포함하는 제1 상부 층 스택(ULS1), 및 수평 평면(HP) 위에 위치되고 제2 층 스택으로부터 측방향으로 이격된 절연 층(232)의 제3 서브세트 및 전기 전도성 층(246)의 제3 서브세트를 포함하는 제2 상부 층 스택(ULS2)을 포함한다. 하부 층 스택(LLS)은 제1 수평 방향(hd1)을 따라서의 공간 순서대로, 제1 컨택 구역(201A), 제1 메모리 어레이 구역(100A), 보조 컨택 구역(202), 제2 메모리 어레이 구역(100B), 및 제2 컨택 구역(201B)을 포함하는 일련의 구역을 통해 측방향으로 연장된다. 제1 상부 층 스택(ULS1)은 제1 메모리 어레이 구역(100A) 및 보조 컨택 구역(202)의 제1 부분(예를 들어, 202A)을 통해 측방향으로 연장되고, 제2 상부 층 스택(ULS2)은 보조 컨택 구역(202)의 제2 부분(예를 들어, 202A) 및 제2 메모리 어레이 구역(100B)을 통해 측방향으로 연장된다. 제2 예시적인 구조의 메모리 다이(900)는 중앙 메모리 어레이 구역(100T) 및 제1 메모리 어레이 구역(100A)에 위치된 메모리 개구(49)의 어레이, 및 메모리 개구(49)의 어레이 내에 위치되고 메모리 소자의 각각의 수직 스택을 포함하는 메모리 개구 충진 구조(58)의 어레이를 더 포함한다.
일 실시예에서, 제1 컨택 구역(201A) 및 제2 컨택 구역(201B)은 전기 전도성 층(246)의 제1 서브세트의 각각의 전기 전도성 층(246)과 컨택하는 제1 컨택 비아 구조(86P)의 각각의 서브세트를 포함하고; 보조 컨택 구역(202)은 전기 전도성 층의 제2 서브세트(246)의 각각의 전기 전도성 층과 컨택하는 제2 컨택 비아 구조(86X)를 포함한다. 일 실시예에서, 제1 컨택 구역(201A)은 하부 층 스택(LLS)의 제1 단차면을 포함하고; 제2 컨택 구역(201B)은 하부 층 스택(LLS)의 제2 단차면을 포함하고; 보조 컨택 구역(202)은 제1 및 제2 상부 층 스택(ULS1, ULS2)을 포함하는 상부 층 스택(ULS)의 단차면을 포함한다.
일 실시예에서, 메모리 다이(900)는 하부 층 스택(LLS)의 제1 단차면과 컨택하는 (제1 티어 역단차형 유전체 재료 부분(165)과 같은) 역단차형 유전체 재료 부분을 포함하고; 수평 평면 HP로부터 교번 스택{(132, 146), (232, 246)}의 최상단 표면까지 수직으로 연장되고 제1 수평 방향 hd1에 수직인 제2 수평 방향 hd2를 따라 측방향으로 연장되는 직선 측벽을 포함하는 무단차 유전체 재료 부분(266)을 포함한다.
일 실시예에서, 보조 컨택 구역(202)은 상부 층 스택(ULS)의 단차면을 포함하고; 상부 층 스택(ULS)의 단차면은 제1 상부 층 스택(ULS1)의 표면인 하강 계단 및 제2 상부 층 스택(ULS2)의 표면인 상승 계단을 포함한다. 하강 계단은 제1 수평 방향(hd1)을 따라 증가하는 측방향 거리 내에서 기판(108)으로부터 감소하는 수직 거리를 갖는 수평 표면을 포함하고, 상승 계단은 제1 수평 방향(hd1)을 따라 측방향 거리가 증가함에 따라 따라 기판(108)으로부터 증가하는 수직 거리를 갖는 수평 표면을 포함한다. 보조 단차형 유전체 재료 부분(268)은 하강 계단 및 상승 계단 상에 위치된다.
일 실시예에서, 메모리 다이(900) 내의 각각의 교번 스택에 대해, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제1 길이방향 측벽을 갖는 제1 후면 트렌치 충진 구조(76)는 교번 스택 내의 각각의 층과 컨택할 수 있고, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제2 길이방향 측벽을 갖는 제2 후면 트렌치 충진 구조(76)는 교번 스택 내의 각각의 층과 컨택할 수 있다. 교번 스택은 전체가 제1 후면 트렌치 충진 구조(76)와 제2 후면 트렌치 충진 구조(76) 사이에 위치되는 메모리 블록을 포함한다. 일 실시예에서, 제2 후면 트렌치 충진 구조(76)는 후면 트렌치 간격만큼 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 제1 후면 트렌치 충진 구조(76)로부터 측방향으로 오프셋되고, 보조 단차형 유전체 재료 부분은 제1 후면 트렌치 충진 구조(76) 및 제2 후면 트렌치 충진 구조(76)와 컨택하고 제2 수평 방향(hd2)을 따라 후면 트렌치 간격과 동일한 폭을 갖는다.
도 19a 및 도 19b를 참조하면, 제2 예시적인 구조에 대한 로직 다이(700)는 로직측 반도체 디바이스(720)의 레이아웃을 변경함으로써 제1 예시적인 구조의 로직 다이(700)로부터 도출될 수 있다. 로직 다이(700)는 제1 워드 라인 드라이버 구역에 위치되고 전기 전도성 층(146, 246)의 제1 서브세트, 전기 전도성 층(246)의 제2 서브세트, 및 전기 전도성 층(246)의 제3 서브세트의 각각의 전기 전도성 층을 드라이빙하도록 구성되는 제1 워드 라인 드라이버(722A)를 포함할 수 있다. 또한, 로직 다이(700)는 제2 워드 라인 드라이버 구역에 위치되고 전기 전도성 층(146, 246)의 제1 서브세트, 전기 전도성 층(246)의 제2 서브세트, 및 전기 전도성 층(246)의 제3 서브세트의 각각의 전기 전도성 층을 드라이빙하도록 구성되는 제2 워드 라인 드라이버(722B)를 포함할 수 있다.
로직 다이(700)는 비트 라인 드라이버 구역에 위치된 비트 라인 드라이버(721)를 포함할 수 있다. 비트 라인 드라이버(721)는 메모리 다이(900)의 제1 메모리 어레이 구역(100A)에 위치된 제1 비트 라인, 메모리 다이(900)의 제2 메모리 어레이 구역(100B)에 위치된 제2 비트 라인, 및 메모리 다이(900)의 제3 메모리 어레이 구역(100C)에 위치된 제3 비트 라인을 드라이빙하도록 구성될 수 있다. 주변 회로(724)는 메모리 다이(900) 내의 소스 구역(61)에 전기 바이어스를 제공하도록 구성된 소스 전원 회로, 로직 다이(700) 내로의 입력 신호 및 출력 신호를 제어하도록 구성된 입력/출력(I/O) 제어 회로, 데이터 래치, 및 로직 다이(700)의 동작을 제어하도록 구성된 다른 주변 회로를 포함할 수 있다.
로직 다이(700)는 로직측 유전체 재료 층(760)에 매립된 로직측 금속 인터커넥트 구조(780)를 포함한다. 로직측 본딩 패드(788)는 로직측 유전체 재료 층(760)의 최상단 로직측 유전체 재료 층에 매립될 수 있다. 로직측 금속 인터커넥트 구조(780)는 워드 라인 드라이버(722A, 722B)와 로직측 본딩 패드(788)의 서브세트 사이의 전기적 연결을 제공하는 워드 라인 연결 로직측 금속 인터커넥트 구조(782)를 포함할 수 있다. 본 개시의 실시예에 따르면, 워드 라인 연결 로직측 금속 인터커넥트 구조(782)의 영역은 워드 라인 드라이버(722A, 722B)의 영역 내에 완전히 위치될 수 있다.
도 20을 참조하면, 로직 다이(700)는 메모리측 본딩 패드(988)와 로직측 본딩 패드(788) 사이의 금속 대 금속 본딩에 의해 메모리 다이(900)에 본딩될 수 있다. 예를 들어, 메모리측 본딩 패드(988)와 로직측 본딩 패드(788)의 쌍을 이루는 쌍을 본딩하기 위해 구리 대 구리 본딩이 이용될 수 있다. 선택적으로, 메모리측 유전체 재료 층(960)의 표면은 유전체 대 유전체 본딩에 의해 로직측 유전체 재료 층(760)의 표면에 본딩될 수 있다. 일부 실시예에서, 메모리측 본딩 패드(988) 및 로직측 본딩 패드(788)는 메모리측 반도체 디바이스(920) 또는 로직측 반도체 디바이스(720)에 전기적으로 연결되지 않는 더미 금속 본딩 패드(D)를 포함할 수 있다.
워드 라인 드라이버(722A, 722B)는 하부 층 스택(LLS) 내의 전기 전도성 층(146, 246)의 제1 서브세트, 제1 상부 층 스택(ULS1) 내의 전기 전도성 층(246)의 제2 서브세트, 제2 상부 층 스택(ULS2) 내의 전기 전도성 층(246)의 제3 서브세트, 및 제3 상부 층 스택(ULS3) 내의 전기 전도성 층(246)의 제4 서브세트 내의 각각의 전기 전도성 층에 전기적으로 연결될 수 있다. 제1 상부 층 스택은 제1 메모리 어레이 구역(100A)에 위치될 수 있고, 제1 보조 컨택 구역(202A)에 위치된 단차면을 가질 수 있다. 제2 상부 층 스택(ULS2)은 제2 메모리 어레이 구역(100B)에 위치될 수 있고, 제1 보조 컨택 구역(202A) 및 제2 보조 컨택 구역(202B)에 위치된 단차면을 가질 수 있다. 제3 상부 층 스택(ULS3)은 제3 메모리 어레이 구역(100C)에 위치될 수 있고, 제2 보조 컨택 구역(202B)에 위치된 단차면을 가질 수 있다.
일 실시예에서, 로직 다이(700)는 제1 워드 라인 드라이버 구역에 위치되고 하부 층 스택(LLS) 내의 전기 전도성 층(146, 246)의 제1 서브세트, 제1 상부 층 스택(ULS1) 내의 전기 전도성 층(246)의 제2 서브세트, 및 제2 상부 층 스택(ULS2) 내의 전기 전도성 층(246)의 제3 서브세트 내의 각각의 전기 전도성 층에 전기적으로 연결되는 제1 워드 라인 드라이버(722A)를 포함한다. 일 실시예에서, 로직 다이(700)는 또한 제2 워드 라인 드라이버 구역에 위치되고 하부 층 스택(LLS) 내의 전기 전도성 층(146, 246)의 제1 서브세트, 제2 상부 층 스택(ULS2) 내의 전기 전도성 층(246)의 제3 서브세트, 및 제3 상부 층 스택(ULS3) 내의 전기 전도성 층(246)의 제4 서브세트 내의 각각의 전기 전도성 층에 전기적으로 연결되는 제2 워드 라인 드라이버(722B)를 포함한다.
일 실시예에서, 제1 워드 라인 드라이버 구역(722A)은 제1 컨택 구역(201A), 제1 메모리 어레이 구역(100A), 및 제1 보조 컨택 구역(202A) 각각과 평면도에서 영역 중첩을 갖는다. 일 실시예에서, 제2 워드 라인 드라이버 구역(722B)은 제2 컨택 구역(201B), 제2 메모리 어레이 구역(100B), 및 제2 보조 컨택 구역(202B) 각각과 평면도에서 영역 중첩을 갖는다.
일 실시예에서, 메모리 개구 충진 구조(58) 각각은 각각의 수직 반도체 채널(60)을 포함한다. 메모리 다이(900)는 제1 메모리 어레이 구역(100A)에 위치된 수직 반도체 채널(60)의 각각의 서브세트의 단부에 전기적으로 연결된 제1 비트 라인, 제2 메모리 어레이 구역(100B)에 위치된 수직 반도체 채널(60)의 각각의 서브세트의 단부에 전기적으로 연결된 제2 비트 라인, 및 제3 메모리 어레이 구역(100C)에 위치된 수직 반도체 채널(60)의 각각의 서브세트의 단부에 전기적으로 연결된 제3 비트 라인을 포함한다. 로직 다이(700)는 비트 라인 드라이버 구역에 위치되고 제1 비트 라인, 제2 비트 라인, 및 제3 비트 라인에 전기적으로 연결되는 비트 라인 드라이버(721)를 포함한다.
일 실시예에서, 로직 다이(700)는 비트 라인 드라이버 구역이 전체가 평면도에서 제1 컨택 구역(201A), 제1 메모리 어레이 구역(100A), 및 보조 컨택 구역(202)의 영역의 외부에 위치하는 구성을 가질 수 있다.
도 21을 참조하면, 제2 예시적인 구조의 대안적인 구성이 예시되어 있다. 일 실시예에서, 제1 워드 라인 드라이버 구역은 평면도에서 제1 컨택 구역(201A), 제1 메모리 어레이 구역(100A), 및 제1 보조 컨택 구역(202A) 각각과 영역 중첩을 갖고, 제2 워드 라인 드라이버 구역은 평면도에서 제2 컨택 구역(201B), 제3 메모리 어레이 구역(100C), 및 제2 보조 컨택 구역(202B)(즉, 추가적인 보조 컨택 구역) 각각과 영역 중첩을 갖는다.
일 실시예에서, 제1 워드 라인 드라이버 구역(722A)은 평면도에서 제2 메모리 어레이 구역(100B)의 주변 부분과 영역 중첩될 수 있고, 제2 워드 라인 드라이버 구역(722B)은 평면도에서 제2 메모리 어레이 구역(100B)의 다른 주변 부분과 영역 중첩을 가질 수 있다. 일 실시예에서, 제2 예시적인 구조는 비트 라인 드라이버 구역(721)이 평면도에서 제2 메모리 어레이 구역(100B)과 영역 중첩을 갖고, 제1 메모리 어레이 구역(100A), 제1 컨택 구역(201A), 제1 보조 컨택 구역(202A), 제3 메모리 어레이 구역(100C), 제2 컨택 구역(201B), 또는 제2 보조 컨택 구역(202B)과 어떠한 영역 중첩도 갖지 않는 구성을 가질 수 있다.
도 22a는 본 개시의 제2 실시예에 따른 도 21의 로직 다이 내의 구역의 개략적인 수직 단면도이다. 도 22b는 비교예 구조에서의 로직 다이 내의 구역의 개략적인 수직 단면도이다. 도 22a 및 도 22b는 워드 라인 연결 로직측 금속 인터커넥트 구조(782)의 측방향 거리가 비교예 구조에서보다 본 개시의 실시예에서 더 짧다는 것을 예시한다. 비교예 구조는 메모리 평면(300)이 단일 메모리 어레이 구역 및 단일 메모리 어레이 구역의 양측에 위치한 한 쌍의 컨택 구역으로 구성되는 구조이다. 각각의 컨택 구역은 교번 스택의 가장 바닥 층으로부터 교번 스택의 최상단 층으로 연장되는 계단 구역을 갖는다.
구체적으로, 도 22a의 구조에서의 제1 컨택 구역(201A), 제1 메모리 어레이 구역(100A), 및 제1 보조 컨택 구역(202A)의 조합의 형성은 워드 라인 연결 로직측 금속 인터커넥트 구조(782)의 최대 측방향 치수가 제1 수평 방향(hd1)을 따른 제1 메모리 어레이 구역(100A)의 길이의 절반, 제1 컨택 구역(201A)과 제1 메모리 어레이 구역(100A)의 경계로부터의 워드 라인 드라이버에 대한 최대 측방향 오프셋 거리, 및 제2 메모리 어레이 구역(100B)과 제1 보조 컨택 구역(202A)의 경계로부터의 워드 라인 드라이버의 최대 측방향 오프셋 거리 중 더 큰 것일 수 있기 때문에 워드 라인 연결 로직측 금속 인터커넥트 구조(782)의 최대 측방향 치수를 감소시킨다.
대조적으로, 도 22b의 비교예 구조에서의 워드 라인 연결 로직측 금속 인터커넥트 구조(782)의 최대 측방향 거리는 워드 라인 드라이버 구역과 비트 라인 드라이버 구역 사이의 경계와 메모리 어레이 구역과 컨택 구역 사이의 경계 사이의 측방향 오프셋 거리이다. (제2 메모리 어레이 구역(100B)과 같은) 큰 메모리 어레이 구역과 제1 컨택 구역(201A) 사이의 (제1 메모리 어레이 구역(100A)과 같은) 추가적인 메모리 어레이 구역과 (제1 보조 컨택 구역(202A)과 같은) 보조 컨택 구역의 조합의 삽입은 워드 라인 연결 로직측 금속 인터커넥트 구조(782)의 최대 측방향 치수를 감소시키는 효과를 갖는다. 또한, 측방향 워드 라인 연결 로직측 금속 인터커넥트 구조(782)의 수는 도 22b의 구조에 비해 도 22a의 구조에서 절반으로 감소된다.
도 23은 워드 라인 메모리측 금속 인터커넥트 구조(980W)를 통한 3개의 상부 층 스택(ULS1, ULS2 또는 ULS2) 중 하나일 수 있는, 절연 층(232) 및 전기 전도성 층(246)의 제2, 제3, 또는 제4 서브세트 내의 전기 전도성 층(146, 246)의 서브세트와 워드 라인 드라이버(722) 사이의 전기적 연결을 개략적으로 예시한다. 단일 워드 라인 드라이버 트랜지스터(722T)는 하나의 상위 레벨 스택에서의 제1 워드 라인(예를 들어, 전기 전도성 층(246A)), 및 상이한 상위 레벨 스택에서의 상이한 제2 워드 라인(예를 들어, 전기 전도성 층(246B))을 제어할 수 있고, 여기서 제1 워드 라인과 제2 워드 라인은 서로 물리적으로 연결되지 않는다.
도 24는 메모리 개구 충진 구조(58)에 대한 비트 라인(98)의 접속을 개략적으로 예시한다. 상이한 메모리 어레이 구역(100A, 100B, 100C)에 위치된 다양한 비트 라인(98)은 메모리 다이(900) 및 로직 다이(700)의 본딩된 어셈블리 내에서 측방향 연결을 제공할 수 있는 다양한 비트 라인 메모리측 금속 인터커넥트 구조(980B) 및 로직측 금속 인터커넥트 구조(780)를 통해 로직 다이(700)의 각각의 비트 라인 드라이버(721)에 전기적으로 연결될 수 있다. 비트 라인 메모리측 금속 인터커넥트 구조(980B)는 워드 라인 메모리측 금속 인터커넥트 구조(980W)로부터 제2 수평 방향(hd2)으로 측방향으로 오프셋되는데, 그 이유는 이 구역에서의 금속 인터커넥트 밀도가 비교적 낮고, 서로 주위로의 인터커넥트 구조의 측방향 라우팅을 허용하기 때문이다.
도 25는 본 개시의 제2 실시예에 따른 제2 예시적인 구조의 메모리 다이(900)의 제1 구성의 평면의 개략적인 평면도이다. 제1 구성은 도 21에 예시된 구성에 대응한다. 다양한 화살표는 다양한 워드 라인 메모리측 금속 인터커넥트 구조(980W)를 통한 그리고 다양한 로직측 금속 인터커넥트 구조(780)를 통한 로직 다이(700) 내의 워드 라인 드라이버에 대한 전기적 연결을 개략적으로 나타낸다. 이러한 실시예에서, 홀수 번호 메모리 블록 내의 하위 레벨 스택(LLS) 내의 전기 전도성 층(146, 246)은 제1 컨택 구역(201A)에 위치된 일차 컨택 비아 구조(86P)를 통해 제1 워드 라인 드라이버 구역에 위치된 제1 워드 라인 드라이버(722A)에 연결된다. 메모리 블록은 인접한 후면 트렌치 충진 구조(76) 사이에 위치된 교번 스택을 포함한다. 짝수 번호 메모리 블록 내의 하위 레벨 스택(LLS) 내의 전기 전도성 층(146, 246)은 제2 컨택 구역(201B)에 위치된 일차 컨택 비아 구조(86P)를 통해 제2 워드 라인 드라이버 구역에 위치된 제2 워드 라인 드라이버(722B)에 연결된다. 대안적으로, 홀수 및 짝수 번호 메모리 블록의 지정이 반대로 될 수 있다. 그러나, 홀수 및 짝수 번호 메모리 블록 둘 다에 위치된 상위 레벨 스택(ULS1, ULS2, ULS3) 내의 전기 전도성 층(246)은 제1 및 제2 워드 라인 드라이버 구역에 위치된 각각의 워드 라인 드라이버(722A, 722B)에 전기적으로 연결된다.
도 26은 본 개시의 제2 실시예에 따른 제2 예시적인 구조의 메모리 다이의 제2 구성의 평면의 개략적인 평면도이다. 이 경우, 각각의 메모리 블록(즉, 이웃하는 쌍의 후면 트렌치 충진 구조(76) 사이에 위치한 절연 층(132, 232) 및 전기 전도성 층(146, 246)의 교번 스택)은 제1 보조 컨택 구역(202A) 또는 제2 보조 컨택 구역(202B)일 수 있는 하나의 보조 컨택 구역(202)만을 갖는다. 따라서, 홀수 또는 짝수 번호 메모리 블록에 위치한 상위 레벨 스택(ULS1, ULS2, ULS3) 내의 전기 전도성 층(246)은 제1 또는 제2 워드 라인 드라이버 구역에 위치한 각각의 워드 라인 드라이버(722A, 722B) 중 하나에 전기적으로 연결된다.
이 경우, 제2 예시적인 구조의 제2 구성의 메모리 다이(900)는 절연 층(132, 232) 및 전기 전도성 층(146, 246)의 교번 스택을 포함하고, 교번 스택은 수평 평면(HP) 아래에 위치된 절연 층(132, 232)의 제1 서브세트 및 전기 전도성 층(146, 246)의 제1 서브세트를 포함하는 하부 층 스택(LLS), 수평 평면(HP) 위에 위치된 절연 층(232)의 제2 서브세트 및 전기 전도성 층(246)의 제2 서브세트를 포함하는 제1 상부 층 스택(ULS1), 및 수평 평면(HP) 위에 위치되고 제1 상부 층 스택(ULS1)으로부터 측방향으로 이격된 절연 층(232)의 제3 서브세트 및 전기 전도성 층(246)의 제3 서브세트를 포함하는 제2 상부 층 스택(ULS2)을 포함한다. 하부 층 스택(LLS)은 제1 수평 방향(hd1)을 따라서의 공간 순서대로, 제1 컨택 구역(201A), 제1 메모리 어레이 구역(100A), 보조 컨택 구역(202), 제2 메모리 어레이 구역(100B), 및 제2 컨택 구역(201B)을 포함하는 일련의 구역을 통해 측방향으로 연장된다. 제1 상부 층 스택(ULS1)은 제1 메모리 어레이 구역(100A) 및 보조 컨택 구역(202)의 제1 부분을 통해 측방향으로 연장되고, 제2 상부 층 스택(ULS2)은 보조 컨택 구역(202)의 제2 부분 및 제2 메모리 어레이 구역(100B)을 통해 측방향으로 연장된다. 제2 예시적인 구조의 메모리 다이(900)는 제2 메모리 어레이 구역(100B) 및 제1 메모리 어레이 구역(100A)에 위치된 메모리 개구(49)의 어레이, 및 메모리 개구(49)의 어레이 내에 위치되고 메모리 소자의 각각의 수직 스택을 포함하는 메모리 개구 충진 구조(58)의 어레이를 더 포함한다.
도 27a 내지 도 27c를 참조하면, 본 개시의 제3 실시예에 따른 제3 예시적인 구조의 메모리 다이(900)가 예시되어 있다. 제3 예시적인 구조에서, 제1 메모리 어레이 구역(100A)은 제2 메모리 어레이 구역(100B)과 동일하거나 유사한 수평 길이를 가질 수 있다. 예를 들어, 제1 수평 방향(hd1)을 따른 제1 메모리 어레이 구역(100A)의 길이 대 제1 수평 방향(hd1)을 따른 제2 메모리 어레이 구역(100B)의 길이의 비율은 0.25 내지 4, 예컨대 0.5 내지 2, 및/또는 0.8 내지 1.25의 범위에 있을 수 있고, 예를 들어 1일 수 있다.
제3 예시적인 구조의 메모리 다이(900)는 절연 층(132, 232) 및 전기 전도성 층(146, 246)의 교번 스택을 포함하고, 교번 스택은 수평 평면(HP) 아래에 위치된 절연 층(132, 232)의 제1 서브세트 및 전기 전도성 층(146, 246)의 제1 서브세트를 포함하는 하부 층 스택(LLS), 수평 평면(HP) 위에 위치된 절연 층(232)의 제2 서브세트 및 전기 전도성 층(246)의 제2 서브세트를 포함하는 제1 상부 층 스택(ULS1), 및 수평 평면(HP) 위에 위치되고 제2 층 스택으로부터 측방향으로 이격된 절연 층(232)의 제3 서브세트 및 전기 전도성 층(246)의 제3 서브세트를 포함하는 제2 상부 층 스택(ULS2)을 포함한다. 하부 층 스택(LLS)은 제1 수평 방향(hd1)을 따라서의 공간 순서대로, 제1 컨택 구역(201A), 제1 메모리 어레이 구역(100A), 보조 컨택 구역(202), 제2 메모리 어레이 구역(100B), 및 제2 컨택 구역(201B)을 포함하는 일련의 구역을 통해 측방향으로 연장된다. 제1 상부 층 스택(ULS1)은 제1 메모리 어레이 구역(100A) 및 보조 컨택 구역(202)의 제1 부분을 통해 측방향으로 연장되고, 제2 상부 층 스택(ULS2)은 보조 컨택 구역(202)의 제2 부분 및 제2 메모리 어레이 구역(100B)을 통해 측방향으로 연장된다. 제2 예시적인 구조의 메모리 다이(900)는 중앙 메모리 어레이 구역(100T) 및 제1 메모리 어레이 구역(100A)에 위치된 메모리 개구(49)의 어레이, 및 메모리 개구(49)의 어레이 내에 위치되고 메모리 소자의 각각의 수직 스택을 포함하는 메모리 개구 충진 구조(58)의 어레이를 더 포함한다.
도 28a 및 도 28b를 참조하면, 제3 예시적인 구조에 대한 로직 다이(700)는 로직측 반도체 디바이스(720)의 레이아웃을 변경함으로써 제2 예시적인 구조의 로직 다이(700)로부터 도출될 수 있다. 로직 다이(700)는 제1 워드 라인 드라이버 구역에 위치되고 하부 층 스택(LLS)에 위치되는 전기 전도성 층(146, 246)의 제1 서브세트의 각각의 전기 전도성 층을 드라이빙하도록 구성되는 제1 워드 라인 드라이버(722A), 및 제2 워드 라인 드라이버 구역에 위치되고 전기 전도성 층(146, 246)의 제1 서브세트의 각각의 전기 전도성 층을 드라이빙하도록 구성되는 제2 워드 라인 드라이버(722B)를 포함할 수 있다. 또한, 로직 다이(700)는 제3 워드 라인 드라이버 구역에 위치되고 제1 상부 층 스택(ULS1) 내의 및/또는 제2 상부 층 스택(ULS2) 내의 전기 전도성 층(246)의 제3 서브세트 내의 전기 전도성 층(246)의 제2 서브세트의 각각의 전기 전도성 층을 드라이빙하도록 구성되는 제3 워드 라인 드라이버(722C)를 포함한다. 일 실시예에서, 제3 워드 라인 드라이버(722C)는 제1 상부 층 스택(ULS1) 및 제2 상부 층 스택(ULS1) 내의 전기 전도성 층의 각각의 전기 전도성 층을 드라이빙하도록 구성될 수 있다. 제3 워드 라인 드라이버 구역은 제1 수평 방향(hd1)을 따라 제1 워드 라인 드라이버 구역과 제2 워드 라인 드라이버 구역 사이에 측방향으로 위치된다.
로직 다이(700)는 제1 비트 라인 드라이버 구역에 위치된 제1 비트 라인 드라이버(721A) 및 제2 비트 라인 드라이버 구역에 위치된 제2 비트 라인 드라이버(721B)를 포함할 수 있다. 제1 비트 라인 드라이버(721A)는 메모리 다이(900)의 제1 메모리 어레이 구역(100A)에 위치된 제1 비트 라인을 드라이빙하도록 구성될 수 있고, 제2 비트 라인 드라이버(721B)는 메모리 다이(900)의 제2 메모리 어레이 구역(100B)에 위치된 제2 비트 라인을 드라이빙하도록 구성될 수 있다. 주변 회로(724)는 메모리 다이(900) 내의 소스 구역(61)에 전기 바이어스를 제공하도록 구성된 소스 전원 회로, 로직 다이(700) 내로의 입력 신호 및 출력 신호를 제어하도록 구성된 입력/출력(I/O) 제어 회로, 데이터 래치, 및 로직 다이(700)의 동작을 제어하도록 구성된 다른 주변 회로를 포함할 수 있다. 일 실시예에서, 로직 다이(700)는, 제1 수평 방향(hd1)을 따라 한 측면에서 다른 측면으로, 제1 워드 라인 드라이버(722A), 제1 비트 라인 드라이버(721A), 제3 워드 라인 드라이버(722C), 제2 비트 라인 드라이버(721B), 및 제2 워드 라인 드라이버(722B)를 포함할 수 있다.
로직 다이(700)는 로직측 유전체 재료 층(760)에 매립된 로직측 금속 인터커넥트 구조(780)를 포함한다. 로직측 본딩 패드(788)는 로직측 유전체 재료 층(760)의 최상단 로직측 유전체 재료 층에 매립될 수 있다. 로직측 금속 인터커넥트 구조(780)는 워드 라인 드라이버(722A, 722B)와 로직측 본딩 패드(788)의 서브세트 사이의 전기적 연결을 제공하는 워드 라인 연결 로직측 금속 인터커넥트 구조(782)를 포함할 수 있다. 본 개시의 실시예에 따르면, 워드 라인 연결 로직측 금속 인터커넥트 구조(782)의 영역은 워드 라인 드라이버(722A, 722B, 722C)의 영역 내에 완전히 위치될 수 있다.
도 29를 참조하면, 로직 다이(700)는 메모리측 본딩 패드(988)와 로직측 본딩 패드(788) 사이의 금속 대 금속 본딩에 의해 메모리 다이(900)에 본딩될 수 있다. 예를 들어, 메모리측 본딩 패드(988)와 로직측 본딩 패드(788)의 쌍을 이루는 쌍을 본딩하기 위해 구리 대 구리 본딩이 이용될 수 있다. 선택적으로, 메모리측 유전체 재료 층(960)의 표면은 유전체 대 유전체 본딩에 의해 로직측 유전체 재료 층(760)의 표면에 본딩될 수 있다.
제1 및 제2 워드 라인 드라이버(722A, 722B)는 하부 층 스택(LLS) 내의 전기 전도성 층(146, 246)의 제1 서브세트 내의 각각의 전기 전도성 층에 전기적으로 연결될 수 있다. 제3 워드 라인 드라이버(722C)는 제1 상부 층 스택(ULS1) 내의 전기 전도성 층(246)의 제2 서브세트 및 제2 상부 층 스택(ULS2) 내의 전기 전도성 층(246)의 제3 서브세트 내의 각각의 전기 전도성 층에 전기적으로 연결될 수 있다. 제1 상부 층 스택은 제1 메모리 어레이 구역(100A)에 위치될 수 있고, 보조 컨택 구역(202)에 위치된 단차면을 가질 수 있다. 제2 상부 층 스택은 제2 메모리 어레이 구역(100B)에 위치될 수 있고, 보조 컨택 구역(202)에 위치된 단차면을 가질 수 있다.
일 실시예에서, 제1 워드 라인 드라이버 구역(722A)은 평면도에서 제1 컨택 구역(201A)과, 그리고 선택적으로 제1 메모리 어레이 구역(100A)의 주변 부분과 영역 중첩을 갖는다. 일 실시예에서, 제2 워드 라인 드라이버 구역(722B)은 평면도에서 제2 컨택 구역(201B)과, 그리고 선택적으로 제2 메모리 어레이 구역(100B)의 주변 부분과 영역 중첩을 갖는다.
일 실시예에서, 메모리 개구 충진 구조(58) 각각은 각각의 수직 반도체 채널(60)을 포함한다. 메모리 다이(900)는 제1 메모리 어레이 구역(100A)에 위치된 수직 반도체 채널(60)의 각각의 서브세트의 단부에 전기적으로 연결된 제1 비트 라인, 및 제2 메모리 어레이 구역(100B)에 위치된 수직 반도체 채널(60)의 각각의 서브세트의 단부에 전기적으로 연결된 제2 비트 라인을 포함한다. 로직 다이(700)는 제1 비트 라인 드라이버 구역에 위치되고 제1 비트 라인에 전기적으로 연결되는 제1 비트 라인 드라이버(721A), 및 제2 비트 라인 드라이버 구역에 위치되고 제2 비트 라인에 전기적으로 연결되는 제2 비트 라인 드라이버(721B)를 포함한다.
일 실시예에서, 로직 다이(700)는 평면도에서 제1 비트 라인 드라이버 구역이 전체가 제1 컨택 구역(201A)의 영역의 외부에 위치하는 구성을 가질 수 있다. 일 실시예에서, 로직 다이(700)는 평면도에서 제2 비트 라인 드라이버 구역이 전체가 제2 컨택 구역(201B)의 영역의 외부에 위치하는 구성을 가질 수 있다.
도 30a는 본 개시의 제3 실시예에 따른 도 29의 제3 예시적인 구조에서의 메모리 다이의 평면의 수직 단면도이다. 도 30b는 도 30a의 메모리 다이의 평면의 평면도이다. 이러한 실시예에서, 제1, 제2 및 보조 컨택 구역(201A, 201B 및 202)은 이웃하는 쌍의 후면 트렌치 충진 구조(76) 사이에 위치된 메모리 블록의 전체 폭을 따라 연장된다.
도 31a 내지 도 31h는 본 개시의 제3 실시예에 따른 도 27a 내지 도 27c의 메모리 다이 내의 계단 구역을 패턴화하기 위해 이용될 수 있는 처리 단계의 시퀀스를 개략적으로 예시한다.
도 31a를 참조하면, 연속적인 절연 층(132L, 232L) 및 연속적인 희생 재료 층(142L, 242L)의 수직 교번 시퀀스의 형성 후에 연속적인 절연 층(132L, 232L) 및 연속적인 희생 재료 층(142L, 242L)의 수직 교번 시퀀스 위에 제1 트리밍가능 마스크 층(171)이 도포될 수 있다.
도 31b를 참조하면, 제1 트리밍가능 마스크 층(171)의 에지의 패턴을 전사하는 이방성 에칭 단계 및 제1 트리밍가능 마스크 층(171)을 등방성으로 트리밍하는 마스크 트리밍 단계를 포함하는 단위 처리 시퀀스를 반복함으로써, 제1 컨택 구역(201A), 제2 컨택 구역(201B), 및 보조 컨택 구역(202)에 단차면이 형성된다. 단위 처리 시퀀스는 보조 컨택 구역(202)의 모든 단차면이 형성될 때까지 반복된다.
도 31c를 참조하면, 제1 트리밍가능 마스크 층(171)은 예를 들어 애싱에 의해 제거될 수 있다. 보조 단차면(CSS)(상보적 단차면이라고도 지칭됨)은 보조 컨택 구역(202)에서 물리적으로 노출된다. 보조 단차면(CSS)은 제3 예시적인 구조에서 수평 평면(HP) 위에 형성된다.
도 31d를 참조하면, 이전에 형성된 단차면이 제1 컨택 구역(201A) 및 제2 컨택 구역(201B)에서 물리적으로 노출되는 한편, 보조 컨택 구역(202)에서의 보조 단차면(CSS)이 제2 트리밍가능 마스크 층(173)으로 커버되도록, 제2 트리밍가능 마스크 층(173)이 형성될 수 있다.
도 31e를 참조하면, 제2 트리밍가능 마스크 층(173)의 에지의 패턴을 전사하는 이방성 에칭 단계 및 제2 트리밍가능 마스크 층(173)을 등방성으로 트리밍하는 마스크 트리밍 단계를 포함하는 단위 처리 시퀀스를 반복함으로써 제1 컨택 구역(201A) 및 제2 컨택 구역(201B)에 추가적인 단차면이 형성된다. 단위 처리 시퀀스는 제1 컨택 구역(201A) 및 제2 컨택 구역(201B)에서의 단계의 총 수가 수평 평면(HP) 아래의 (연속 희생 재료 층(142L, 242L)과 같은) 연속 스페이서 재료 층의 총 수와 동일할 때까지 반복된다.
도 31f를 참조하면, 제2 트리밍가능 마스크 층(173)은 예를 들어 애싱에 의해 제거될 수 있다.
도 31g를 참조하면, 포토레지스트 층(175)은 수직 교번 시퀀스 위에 도포될 수 있고, 제1 및 제2 컨택 구역(201A, 201B)을 노출시키면서, 제1 메모리 어레이 구역(100A), 제2 메모리 어레이 구역(100B), 및 보조 컨택 구역(202)을 커버하도록 리소그래피 패턴화될 수 있다.
도 31h를 참조하면, 제1 컨택 구역(201A)의 제1 단차면 및 제2 컨택 구역(201B)의 제2 단차면을 수직 교번 시퀀스{(132L, 142L), (232L, 242L)}의 최상단 표면과 수평 평면 HP 사이의 거리와 동일한 수직 거리만큼 수직으로 오목화하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 제1 단차면 및 제2 단차면은 수직 거리만큼 수직으로 아래로 시프트된다. 제1 일차 단차면(PSS1)은 제1 컨택 구역(201A)에 형성되고, 제2 일차 단차면(PSS2)은 제2 컨택 구역(201B)에 형성된다. 포토레지스트 층(175)은 예를 들어 애싱에 의해 제거될 수 있다.
제1 일차 단차면(PSS1) 및 제2 일차 단차면(PSS2)은 하부 층 스택(LLS)의 단차면이다. 보조 단차면(CSS)은 상부 층 스택(ULS1 및 ULS2)의 단차면이다. 후속하여, 제3 예시적인 구조의 다양한 단차면 위에 유전체 재료 부분이 형성되고, 도 3 내지 도 8의 처리 단계는 메모리 개구(49), 메모리 개구 충진 구조(58), 후면 트렌치(79), 전기 전도성 층(146, 246), 후면 트렌치 충진 구조(76), 및 다양한 컨택 비아 구조(86A, 86B)를 형성하기 위해 임의의 필요한 변경과 함께 수행될 수 있다.
도 18a 내지 도 31h 및 모든 관련 도면을 집합적으로 참조하면 그리고 본 개시의 제2 실시예 및 제3 실시예에 따르면, 메모리 다이(900)를 포함하는 반도체 구조가 제공된다. 메모리 다이(900)는 절연 층(132, 232) 및 전기 전도성 층(146, 246)의 교번 스택- 교번 스택은 수평 평면(HP) 아래에 위치된 절연 층(132, 232)의 제1 서브세트 및 전기 전도성 층(146, 246)의 제1 서브세트를 포함하는 하부 층 스택(LLS), 수평 평면(HP) 위에 위치된 절연 층(132, 232)의 제2 서브세트 및 전기 전도성 층(146, 246)의 제2 서브세트를 포함하는 제1 상부 층 스택(ULS), 및 수평 평면(HP) 위에 위치되고 제2 층 스택으로부터 측방향으로 이격된 절연 층(132, 232)의 제3 서브세트 및 전기 전도성 층(146, 246)의 제3 서브세트를 포함하는 제2 상부 층 스택(ULS)을 포함하고, 하부 층 스택(LLS)은 제1 수평 방향(hd1)을 따라서의 공간 순서대로, 제1 컨택 구역(201A), 제1 메모리 어레이 구역(100A), 보조 컨택 구역(202), 제2 메모리 어레이 구역(100B), 및 제2 컨택 구역(201B)을 포함하는 일련의 구역을 통해 측방향으로 연장되고, 제1 상부 층 스택(ULS)은 제1 메모리 어레이 구역(100A) 및 보조 컨택 구역(202)의 제1 부분을 통해 측방향으로 연장되고, 제2 상부 층 스택(ULS)은 보조 컨택 구역(202)의 제2 부분 및 제2 메모리 어레이 구역(100B)을 통해 측방향으로 연장됨 -; 제2 메모리 어레이 구역(100B) 및 제1 메모리 어레이 구역(100A)에 위치된 메모리 개구(49)의 어레이; 및 메모리 개구(49)의 어레이 내에 위치되고 메모리 소자의 각각의 수직 스택을 포함하는 메모리 개구 충진 구조(58)의 어레이를 포함한다.
일 실시예에서, 제1 컨택 구역(201A) 및 제2 컨택 구역(201B)은 전기 전도성 층(146, 246)의 제1 서브세트의 각각의 전기 전도성 층과 컨택하는 제1 컨택 비아 구조(86)의 각각의 서브세트를 포함하고; 보조 컨택 구역(202)은 전기 전도성 층(146, 246)의 제2 서브세트의 각각의 전기 전도성 층과 컨택하는 제2 컨택 비아 구조(86)를 포함한다.
일 실시예에서, 제1 컨택 구역(201A)은 하부 층 스택(LLS)의 제1 단차면을 포함하고; 제2 컨택 구역(201B)은 하부 층 스택(LLS)의 제2 단차면을 포함하고; 보조 컨택 구역(202)은 상부 층 스택(ULS)의 단차면을 포함한다.
일 실시예에서, 반도체 구조는 하부 층 스택(LLS)의 제1 단차면과 컨택하는 (제1 티어 역단차형 유전체 재료 부분(165)과 같은) 역단차형 유전체 재료 부분; 및 수평 평면 HP로부터 교번 스택{(132, 146), (232, 246)}의 최상단 표면까지 수직으로 연장되고 제1 수평 방향 hd1에 수직인 제2 수평 방향 hd2를 따라 측방향으로 연장되는 직선 측벽을 포함하는 무단차 유전체 재료 부분(266)을 포함한다.
일 실시예에서, 반도체 구조는 메모리 다이(900)에 본딩된 로직 다이(700)를 더 포함하고, 로직 다이(700)는 제1 워드 라인 드라이버 구역에 위치되고 하부 층 스택(LLS) 내의 전기 전도성 층(146, 246)의 제1 서브세트, 제1 상부 층 스택(ULS) 내의 전기 전도성 층(146, 246)의 제2 서브세트, 및 제2 상부 층 스택(ULS) 내의 전기 전도성 층(146, 246)의 제3 서브세트 내의 각각의 전기 전도성 층에 전기적으로 연결된 제1 워드 라인 드라이버(722A)를 포함한다. 일 실시예에서, 제1 워드 라인 드라이버 구역은 평면도에서 제1 컨택 구역(201A), 제1 메모리 어레이 구역(100A), 및 보조 컨택 구역(202) 각각과 영역 중첩을 갖는다. 일 실시예에서, 제1 워드 라인 드라이버 구역은 평면도에서 제2 메모리 어레이 구역(100B)의 주변 부분과 영역 중첩을 갖는다.
일 실시예에서, 로직 다이(700)는 제2 워드 라인 드라이버 구역에 위치되고 하부 층 스택(LLS) 내의 전기 전도성 층(146, 246)의 제1 서브세트 내의 각각의 전기 전도성 층에 전기적으로 연결되고, 평면도에서 제2 컨택 구역(201B)과의 영역 중첩을 갖는 제2 워드 라인 드라이버(722B)를 포함한다. 일 실시예에서, 일련의 구역은 (제2 보조 컨택 구역(202B)과 같은) 추가적인 보조 컨택 구역(202), 및 제2 메모리 어레이 구역(100B)과 제2 컨택 구역(201B) 사이에 위치된 제3 메모리 어레이 구역(100C)을 포함한다. 일 실시예에서, 제2 워드 라인 드라이버 구역(722B)은 평면도에서 추가적인 보조 컨택 구역(202), 제3 메모리 어레이 구역(100C), 및 제2 메모리 어레이 구역(100B)의 주변 부분 각각과 영역 중첩을 갖는다.
일 실시예에서, 메모리 개구 충진 구조(58) 각각은 각각의 수직 반도체 채널(60)을 포함하고; 메모리 다이(900)는 제1 메모리 어레이 구역(100A)에 위치된 수직 반도체 채널(60)의 각각의 서브세트의 단부에 전기적으로 연결된 제1 비트 라인 및 제2 메모리 어레이 구역(100B)에 위치된 수직 반도체 채널의 각각의 서브세트의 단부에 전기적으로 연결된 제2 비트 라인을 포함하고; 로직 다이(700)는 비트 라인 드라이버 구역에 위치되고 제1 비트 라인 및 제2 비트 라인에 전기적으로 연결되는 비트 라인 드라이버(721)를 포함한다.
일 실시예에서, 반도체 구조는 다음으로부터 선택된 구성을 갖는다: 비트 라인 드라이버 구역이 전체가 평면도에서 제1 컨택 구역(201A), 제1 메모리 어레이 구역(100A), 및 보조 컨택 구역(202)의 영역의 외부에 위치되는 제1 구성; 또는 비트 라인 드라이버 구역이 평면도에서 제2 메모리 어레이 구역(100B)과 영역 중첩을 갖고, 제1 메모리 어레이 구역(100A) 또는 제1 컨택 구역(201A)과 어떠한 영역 중첩도 갖지 않는 제2 구성.
일 실시예에서, 보조 컨택 구역(202)은 상부 층 스택(ULS)의 단차면을 포함하고; 상부 층 스택(ULS)의 단차면은 제1 상부 층 스택(ULS)의 표면인 하강 계단 및 제2 상부 층 스택(ULS)의 표면인 상승 계단을 포함하고, 하강 계단은 제1 수평 방향(hd1)을 따라 증가하는 측방향 거리 내에서 기판(108)으로부터 감소하는 수직 거리를 갖는 수평 표면을 포함하고, 상승 계단은 제1 수평 방향(hd1)을 따라 측방향 거리가 증가함에 따라 기판(108)으로부터 증가하는 수직 거리를 갖는 수평 표면을 포함하고; 보조 단차형 유전체 재료 부분(268)은 하강 계단 및 상승 계단 상에 위치된다.
일 실시예에서, 반도체 구조는 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 교번 스택({132, 146, 232, 246}) 내의 각각의 층과 컨택하는 제1 길이방향 측벽을 갖는 제1 후면 트렌치 충진 구조(76); 및 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제2 길이방향 측벽을 갖고 교번 스택{(132, 146), (232, 246)} 내의 각각의 층과 컨택하는 제2 후면 트렌치 충진 구조(76)를 포함하고, 교번 스택{(132, 146), (232, 246)}은 전체가 제1 후면 트렌치 충진 구조(76)와 제2 후면 트렌치 충진 구조(76) 사이에 위치된다. 일 실시예에서, 제2 후면 트렌치 충진 구조(76)는 후면 트렌치 간격만큼 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 제1 후면 트렌치 충진 구조(76)로부터 측방향으로 오프셋되고; 보조 단차형 유전체 재료 부분은 제1 후면 트렌치 충진 구조(76) 및 제2 후면 트렌치 충진 구조(76)와 컨택하고 제2 수평 방향(hd2)을 따라 후면 트렌치 간격과 동일한 폭을 갖는다.
도 32a 내지 도 32c를 참조하면, 본 개시의 제4 실시예에 따른 메모리 다이(900)는, 각각의 보조 컨택 구역(202)이 후면 트렌치 충진 구조(76)의 이웃하는 쌍 사이의 측방향 분리 거리보다 작은 제2 수평 방향(hd2)을 따른 폭을 갖도록(즉, 보조 컨택 구역(202)이 메모리 블록 폭보다 좁도록) 각각의 보조 컨택 구역(202)의 측방향 범위를 감소시킴으로써 제3 예시적인 구조로부터 도출될 수 있다. 이 경우, 상부 층 스택(ULS) 내의 각각의 층의 측방향 연장 부분을 포함하는 연결 스트립 구역(CSR)이 각각의 보조 컨택 구역(202)에 인접하여 형성될 수 있다. 연결 스트립 구역은 제2 수평 방향(hd2)을 따라 보조 컨택 구역(202)으로부터 측방향으로 오프셋될 수 있다.
제4 예시의 메모리 다이(900)는, 예를 들어, 메모리 기판(108) 위에 절연 층(132, 232) 및 스페이서 재료 층의 교번 스택을 형성함으로써 형성될 수 있다. 스페이서 재료 층은 전기 전도성 층(146, 246)으로서 형성되거나, 후속하여 전기 전도성 층으로 대체된다. 교번 스택은 제1 수평 방향(hd1)을 따라서의 공간 순서대로, 제1 컨택 구역(201A), 제1 메모리 어레이 구역(100A), 보조 컨택 구역(202), 제2 메모리 어레이 구역(100B), 및 제2 컨택 구역(201B)을 포함하는 일련의 구역을 통해 측방향으로 연장된다. 메모리 개구(49)의 어레이는 제1 메모리 어레이 구역(100A) 및 제2 메모리 어레이 구역(100B)에 형성될 수 있다. 메모리 개구(49)의 어레이 내의 메모리 개구 충진 구조(58)의 어레이로서, 메모리 개구 충진 구조(58) 각각은 메모리 개구(49)에 형성될 수 있다. 메모리 개구 충진 구조(58)는 메모리 소자의 각각의 수직 스택을 포함한다. 교번 스택은 수평 평면(HP) 아래에 위치된 절연 층(132, 232)의 제1 서브세트 및 전기 전도성 층(146, 246)의 제1 서브세트를 포함하는 하부 층 스택(LLS), 및 수평 평면(HP) 위에 위치된 절연 층(232)의 제2 서브세트 및 전기 전도성 층(246)의 제2 서브세트를 포함하는 상부 층 스택(ULS)을 포함한다. 전기 전도성 층(146, 246)의 제1 서브세트의 각각의 전기 전도성 층과 컨택하는 (도 8 및 도 9에 예시된) 제1 컨택 비아 구조(86A)가 제1 컨택 구역(201A) 및 제2 컨택 구역(201B)에 형성될 수 있다. 전기 전도성 층(246)의 제2 서브세트의 각각의 전기 전도성 층과 컨택하는 (도 8 및 도 9에 예시된) 제2 컨택 비아 구조(86B)가 보조 컨택 구역(202)에 형성될 수 있다. 메모리 기판(108) 및 교번 스택{(132, 146), (232, 246)}을 포함하는 메모리 다이(900)가 이에 의해 제공될 수 있다.
제1 워드 라인 드라이버 구역에 위치된 제1 워드 라인 드라이버(722A), 제2 워드 라인 드라이버 구역에 위치된 제2 워드 라인 드라이버(722B), 및 보조 워드 라인 드라이버 구역(제3 워드 라인 드라이버 구역이라고도 지칭됨)에 위치된 보조 워드 라인 드라이버(722C)(제3 워드 라인 드라이버라고도 지칭됨)을 포함하는 로직 다이(700)가 제공될 수 있다.
로직 다이(700)는 메모리 다이(900)에 본딩될 수 있다. 제1 워드 라인 드라이버(722A) 및 제2 워드 라인 드라이버(722B)는 전기 전도성 층(146, 246)의 제1 서브세트 내의 각각의 전기 전도성 층에 전기적으로 연결되고, 보조 워드 라인 드라이버(722C)는 전기 전도성 층(146, 246)의 제2 서브세트 내의 각각의 전기 전도성 층에 전기적으로 연결된다.
일 실시예에서, 보조 컨택 구역(202) 전체는 메모리 다이(900)와 로직 다이(700) 사이의 본딩 인터페이스에 수직인 방향을 따라서의 평면도에서 보조 워드 라인 드라이버 구역과 영역 중첩을 갖는다.
일 실시예에서, 제1 컨택 구역(201A)과 제1 메모리 어레이 구역(100A) 사이의 제1 경계는 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장되고, 평면도에서 제1 워드 라인 드라이버 구역과 영역 중첩을 갖고; 제2 컨택 구역(201B)과 제2 메모리 어레이 구역(100B) 사이의 제2 경계는 제2 수평 방향(hd2)을 따라 측방향으로 연장되고, 평면도에서 제2 워드 라인 드라이버 구역과 영역 중첩을 갖는다.
일 실시예에서, 메모리 개구 충진 구조(58) 각각은 각각의 수직 반도체 채널(60)을 포함하고; 메모리 다이(900)는 제1 메모리 어레이 구역(100A)에 위치된 수직 반도체 채널(60)의 각각의 서브세트의 단부에 전기적으로 연결된 제1 비트 라인 및 제2 메모리 어레이 구역(100B)에 위치된 수직 반도체 채널(60)의 각각의 서브세트의 단부에 전기적으로 연결된 제2 비트 라인을 포함하고; 로직 다이(700)는 제1 비트 라인 드라이버 구역에 위치되고 제1 비트 라인에 전기적으로 연결되는 제1 비트 라인 드라이버(721A), 및 제2 비트 라인 드라이버 구역에 위치되고 제2 비트 라인에 전기적으로 연결되는 제2 비트 라인 드라이버(721B)를 포함한다. 일 실시예에서, 제1 비트 라인 드라이버 구역은 제1 메모리 어레이 구역(100A)의 영역 내에 완전히 위치되고; 제2 비트 라인 드라이버 구역은 전체가 제2 메모리 어레이 구역(100B)의 영역 내에 위치한다.
도 32a 및 도 32c에 도시된 일 실시예에서, 각각의 보조 컨택 구역(202) 내의 단차면은 일측면일 수 있는데, 즉 상승하는 계단 또는 하강하는 계단으로 구성될 수 있다. 이 경우, 각각의 보조 컨택 구역(202)의 단차면 위에 배치된 유전체 재료 부분은 상부 층 스택(ULS) 내의 각각의 층을 통해 수직으로 연장되는 직선 측벽을 가질 수 있다.
일 실시예에서, 제1 컨택 구역(201A)은 하부 층 스택(LLS)의 제1 단차면과 컨택하고 그 위에 배치되는 제1 역단차형 유전체 재료 부분(65)을 포함하고, 제2 컨택 구역(201B)은 하부 층 스택(LLS)의 제2 단차면과 컨택하고 그 위에 배치되는 제2 역단차형 유전체 재료 부분(65)을 포함한다. 일 실시예에서, 제1 역단차형 유전체 재료 부분(65)은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장되고 상부 층 스택(ULS) 내의 각각의 층의 제1 측벽과 컨택하는 제1 직선 측벽을 포함하고, 제2 역단차형 유전체 재료 부분(65)은 제2 수평 방향(hd2)을 따라 측방향으로 연장되고 상부 층 스택(ULS) 내의 각각의 층의 제2 측벽과 컨택하는 제2 직선 측벽을 포함한다.
도 33a 내지 도 33c를 참조하면, 제4 예시적인 구조의 제1 대안적인 실시예가 예시되어 있다. 제4 예시적인 구조의 제1 대안적인 실시예는 보조 단차면이 하강 계단구조 및 상승 계단구조를 포함하도록 보조 컨택 구역(202)에서 보조 단차면을 패턴화함으로써 제4 예시적인 구조로부터 도출될 수 있다. 이 경우, 보조 컨택 구역(202)은, 제1 상부 층 스택(ULS1)의 표면들인 하강 계단 및 제2 상부 층 스택(ULS2)의 표면들인 상승 계단을 포함하는, 상부 층 스택(ULS1)의 단차면을 포함한다. 하강 계단은 제1 수평 방향(hd1)을 따라 증가하는 측방향 거리 내에서 기판(108)으로부터 감소하는 수직 거리를 갖는 수평 표면을 포함하고, 상승 계단은 제1 수평 방향(hd1)을 따라 측방향 거리가 증가함에 따라 기판(108)으로부터 증가하는 수직 거리를 갖는 수평 표면을 포함한다. 보조 단차형 유전체 재료 부분(268)(예를 들어, 도 27에 도시됨)이 하강 계단 및 상승 계단 상에 형성될 수 있다.
도 34a 및 도 34b를 참조하면, 제4 예시적인 구조의 제2 대안적인 실시예는 절연 층(132, 232) 및 전기 전도성 층(146, 246)의 각각의 교번 스택 내에 2개 이상의 보조 컨택 구역(202)을 형성함으로써 제4 예시적인 구조로부터 도출될 수 있다. 제1 메모리 어레이 구역(100A), 제2 메모리 어레이 구역(100B), 및 제3 메모리 어레이 구역(100C)이 형성될 수 있다.
각각의 보조 컨택 구역(202)은 후면 트렌치 충진 구조(76)의 이웃하는 쌍 사이의 측방향 분리 거리보다 작은 제2 수평 방향(hd2)을 따른 폭을 갖는다. 이 경우, 상부 층 스택(ULS) 내의 각각의 층의 측방향 연장 부분을 포함하는 연결 스트립 구역(CSR)이 각각의 보조 컨택 구역(202)에 인접하여 형성될 수 있다. 연결 스트립 구역(CSR)은 제2 수평 방향(hd2)을 따라 보조 컨택 구역(202)으로부터 측방향으로 오프셋될 수 있다.
도 32a 내지 도 34b 및 모든 관련 도면을 참조하면 그리고 본 개시의 제4 실시예에 따르면, 메모리 다이(900)를 포함하는 반도체 구조가 제공된다. 메모리 다이(900)는 기판 위에 배치되고 제1 수평 방향(hd1)을 따라서의 공간 순서대로, 제1 컨택 구역(201A), 제1 메모리 어레이 구역(100A), 보조 컨택 구역(202), 제2 메모리 어레이 구역(100B), 및 제2 컨택 구역(201B)을 포함하는 일련의 구역을 통해 측방향으로 연장되는 절연 층(132, 232) 및 전기 전도성 층(146, 246)의 교번 스택; 제1 메모리 어레이 구역(100A) 및 제2 메모리 어레이 구역(100B)에 위치된 메모리 개구(49)의 어레이; 및 메모리 개구(49)의 어레이 내에 위치되고 메모리 소자의 각각의 수직 스택을 포함하는 메모리 개구 충진 구조(58)의 어레이를 포함한다. 절연 층(132, 232) 및 전기 전도성 층(146, 246)의 교번 스택은 수평 평면(HP) 아래에 위치된 절연 층(132, 232)의 제1 서브세트 및 전기 전도성 층(146, 246)의 제1 서브세트를 포함하는 하부 층 스택(LLS), 및 수평 평면(HP) 위에 위치된 절연 층(132, 232)의 제2 서브세트 및 전기 전도성 층(146, 246)의 제2 서브세트를 포함하는 상부 층 스택(ULS)을 포함한다. 제1 컨택 구역(201A) 및 제2 컨택 구역(201B)은 전기 전도성 층(146, 246)의 제1 서브세트의 각각의 전기 전도성 층과 컨택하는 제1 컨택 비아 구조(86)를 포함한다. 보조 계단 구역은 전기 전도성 층(146, 246)의 제2 서브세트의 각각의 전기 전도성 층과 컨택하는 제2 컨택 비아 구조(86)를 포함한다.
일 실시예에서, 반도체 구조는 메모리 다이(900)에 본딩된 로직 다이(700)를 더 포함한다. 로직 다이(700)는 제1 워드 라인 드라이버 구역에 위치된 제1 워드 라인 드라이버(722A); 제2 워드 라인 드라이버 구역에 위치한 제2 워드 라인 드라이버(722B)- 제1 워드 라인 드라이버(722A) 및 제2 워드 라인 드라이버(722B)는 전기 전도성 층(146, 246)의 제1 서브세트 내의 각각의 전기 전도성 층에 전기적으로 연결됨 -; 및 보조 워드 라인 드라이버 구역에 위치되고 전기 전도성 층(146, 246)의 제2 서브세트에 전기적으로 연결되는 보조 워드 라인 드라이버(722C)를 포함한다.
일 실시예에서, 보조 컨택 구역(202) 전체는 메모리 다이(900)와 로직 다이(700) 사이의 본딩 인터페이스에 수직인 방향을 따라서의 평면도에서 보조 워드 라인 드라이버 구역과 영역 중첩을 갖는다.
제1 컨택 구역(201A)과 제1 메모리 어레이 구역(100A) 사이의 제1 경계는 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장되고, 평면도에서 제1 워드 라인 드라이버 구역과 영역 중첩을 갖고; 제2 컨택 구역(201B)과 제2 메모리 어레이 구역(100B) 사이의 제2 경계는 제2 수평 방향(hd2)을 따라 측방향으로 연장되고, 평면도에서 제2 워드 라인 드라이버 구역과 영역 중첩을 갖는다.
일 실시예에서, 메모리 개구 충진 구조(58) 각각은 각각의 수직 반도체 채널(60)을 포함한다. 메모리 다이(900)는 제1 메모리 어레이 구역(100A)에 위치된 수직 반도체 채널(60)의 각각의 서브세트의 단부에 전기적으로 연결된 제1 비트 라인 및 제2 메모리 어레이 구역(100B)에 위치된 수직 반도체 채널(60)의 각각의 서브세트의 단부에 전기적으로 연결된 제2 비트 라인을 포함한다. 로직 다이(700)는 제1 비트 라인 드라이버 구역에 위치되고 제1 비트 라인에 전기적으로 연결되는 제1 비트 라인 드라이버(721) 및 제2 비트 라인 드라이버 구역에 위치되고 제2 비트 라인에 전기적으로 연결되는 제2 비트 라인 드라이버(721)를 포함한다.
일 실시예에서, 제1 비트 라인 드라이버 구역은 전체가 제1 메모리 어레이 구역(100A)의 영역 내에 위치한다. 제2 비트 라인 드라이버 구역은 전체가 제2 메모리 어레이 구역(100B)의 영역 내에 위치한다. 일 실시예에서, 보조 워드 라인 드라이버 구역과 제1 비트 라인 드라이버 구역 사이의 제1 경계는 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장되고, 평면도에서 제1 메모리 어레이 구역(100A)과 중첩된다. 보조 워드 라인 드라이버 구역과 제2 비트 라인 드라이버 구역 사이의 제2 경계는 제2 수평 방향을 따라 연장되고, 평면도에서 제2 메모리 어레이 구역(100B)과 중첩된다.
일 실시예에서, 제1 컨택 구역(201A)은 하부 층 스택(LLS)의 제1 단차면을 포함하고; 제2 컨택 구역(201B)은 하부 층 스택(LLS)의 제2 단차면을 포함한다. 보조 컨택 구역(202)은 상부 층 스택(ULS)의 단차면을 포함한다. 일 실시예에서, 제1 컨택 구역(201A)은 하부 층 스택(LLS)의 제1 단차면과 컨택하고 그 위에 배치되는 제1 역단차형 유전체 재료 부분(65)을 포함하고, 제2 컨택 구역(201B)은 하부 층 스택(LLS)의 제2 단차면과 컨택하고 그 위에 배치되는 제2 역단차형 유전체 재료 부분(65)을 포함한다. 일 실시예에서, 제1 역단차형 유전체 재료 부분(65)은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장되고 상부 층 스택(ULS) 내의 각각의 층의 제1 측벽과 컨택하는 제1 직선 측벽을 포함하고, 제2 역단차형 유전체 재료 부분(65)은 제2 수평 방향(hd2)을 따라 측방향으로 연장되고 상부 층 스택(ULS) 내의 각각의 층의 제2 측벽과 컨택하는 제2 직선 측벽을 포함한다.
일 실시예에서, 반도체 구조는 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 교번 스택({132, 146, 232, 246}) 내의 각각의 층과 컨택하는 제1 길이방향 측벽을 갖는 제1 후면 트렌치 충진 구조(76); 및 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 교번 스택({132, 146, 232, 246}) 내의 각각의 층과 컨택하는 제2 길이방향 측벽을 갖는 제2 후면 트렌치 충진 구조(76)를 포함하고, 교번 스택{(132, 146), (232, 246)}은 전체가 제1 후면 트렌치 충진 구조(76)와 제2 후면 트렌치 충진 구조(76) 사이에 위치된다.
일 실시예에서, 제2 후면 트렌치 충진 구조(76)는 후면 트렌치 간격만큼 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 제1 후면 트렌치 충진 구조(76)로부터 측방향으로 오프셋된다. 제1 컨택 구역(201A) 및 제2 컨택 구역(201B)은 후면 트렌치 간격과 동일한 제2 수평 방향(hd2)을 따른 각각의 폭을 갖는다. 일 실시예에서, 보조 컨택 구역(202)은 후면 트렌치 간격보다 작은 제2 수평 방향(hd2)을 따른 폭을 갖는다. 일 실시예에서, 반도체 구조는 연결 스트립 구역을 포함하고, 연결 스트립 구역은 상부 층 스택(ULS) 내의 각각의 층의 측방향 연장 부분을 포함하고, 제1 컨택 구역(201A)에 인접하게 위치되고, 제2 수평 방향(hd2)을 따라 제1 컨택 구역(201A)으로부터 측방향으로 오프셋된다. 일 실시예에서, 제2 수평 방향(hd2)을 따른 연결 스트립 구역 내의 상부 층 스택(ULS) 내의 층의 측방향 연장 부분의 폭은 기판(108)으로부터의 수직 거리에 따라 감소한다.
도 35를 참조하면, 본 개시의 제5 실시예에 따른 제5 예시적인 구조는 메모리 어레이 구역 및 컨택 구역의 패턴을 수정함으로써 제1, 제2, 제3, 및 제4 예시적인 구조 또는 이들의 대안적인 실시예 중 임의의 것으로부터 도출될 수 있다. 이 경우, 단차면은 3개의 상이한 처리 단계에서 형성될 수 있다.
일 실시예에서, 제5 예시적인 구조는 메모리 다이(900)의 반복 단위 부분 및 로직 다이(700)의 반복 단위 부분을 포함하는 반복 단위 RU의 다수의 인스턴스를 포함할 수 있다. 메모리 다이(900)의 반복 단위 부분은, 제1 수평 방향(hd1)을 따라 한 측면으로부터 다른 측면으로의 공간 순서로, 컨택 구역(200) 및 메모리 어레이 구역(100)의 교번 시퀀스를 포함할 수 있다. 예를 들어, 메모리 다이(900)의 반복 단위 부분은, 제1 수평 방향(hd1)을 따라 한 측면으로부터 다른 측면으로 공간 순서로, 제1 컨택 구역(201), 제1 메모리 어레이 구역(100A), 제2 컨택 구역(202), 제2 메모리 어레이 구역(100B), 제3 컨택 구역(203), 및 제3 메모리 어레이 구역(100C)을 포함할 수 있다. 선택적으로, 메모리 다이(900)의 반복 단위 부분은 또한 제4 메모리 어레이 구역(100D)을 포함할 수 있으며, 따라서, 제1 컨택 구역(201)은 제4 메모리 어레이 구역과 제1 메모리 어레이 구역 사이에 위치된다.
로직 다이(700)의 반복 단위 부분은 반도체 디바이스(720)를 포함할 수 있고, 이는 제1 수평 방향(hd1)을 따라 한 측면으로부터 다른 측으로 공간 순서로, 워드 라인 드라이버 구역(722A, 722B, 722C) 및 비트 라인 드라이버 구역(721A, 721B, 721C, 721D)의 교번 시퀀스를 포함할 수 있다. 예를 들어, 로직 다이(700)의 반복 단위 부분은, 제1 수평 방향(hd1)을 따라 한 측면으로부터 다른 측면으로 공간 순서로, 제1 워드 라인 드라이버 구역(722A), 제1 비트 라인 드라이버 구역(721A), 제2 워드 라인 드라이버 구역(722B), 제2 비트 라인 드라이버 구역(721B), 제3 워드 라인 드라이버 구역(722C), 및 제3 비트 라인 드라이버 구역(721C)을 포함할 수 있다. 선택적으로, 로직 다이(700)는 또한, 제1 워드 라인 드라이버 구역(722A)이 제4 비트 라인 드라이버 구역과 제1 비트 라인 드라이버 구역 사이에 위치되도록, 제4 비트 라인 드라이버 구역(721D)을 포함할 수 있다.
메모리 다이(900)는 단차면의 패턴 및 단차면의 위치를 제외하고는 본 개시의 제1, 제2, 제3, 및 제4 실시예와 동일할 수 있는, 절연 층 및 전기 전도성 층의 교번 스택을 포함할 수 있다. 일반적으로, 절연 층 및 스페이서 재료 층의 교번 스택은 스페이서 재료 층이 전기 전도성 층으로서 형성되거나, 또는 후속하여 전기 전도성 층으로 대체되는 희생 재료 층으로서 형성되도록 형성된다.
본 개시의 양태에 따르면, 절연 층 및 스페이서 재료 층의 교번 스택은 3개의 스테이지로 형성되고 패턴화된다. 제1 스테이지에서, 절연 층의 제1 서브세트 및 스페이서 재료 층의 제1 서브세트를 포함하는 하부 층 스택(LLS)이 형성되고, 각각의 제1 컨택 구역(201)에 제1 단차면을 형성하도록 패턴화된다. 제1 단차면은 하부 역방향 계단 표면(201R) 및 하부 순방향 계단 표면(201F)을 포함할 수 있다. 제2 스테이지에서, 절연 층의 제2 서브세트 및 스페이서 재료 층의 제2 서브세트를 포함하는 중간 층 스택(MLS)이 형성되고, 각각의 제2 컨택 구역(202)에 제2 단차면을 형성하도록 패턴화된다. 제2 단차면은 중간 역방향 계단 표면(202R) 및 중간 순방향 계단 표면(202F)을 포함할 수 있다. 제3 스테이지에서, 절연 층의 제3 서브세트 및 스페이서 재료 층의 제3 서브세트를 포함하는 상부 층 스택(ULS)이 형성되고, 각각의 제3 컨택 구역(203)에 제2 단차면을 형성하도록 패턴화된다. 제3 단차면은 상부 역방향 계단 표면(203R) 및 상부 순방향 계단 표면(203F)을 포함할 수 있다. 스페이서 재료 층이 희생 재료 층으로서 형성되는 경우, 희생 재료 층은 전기 전도성 층으로 대체된다.
유전체 재료는 각각의 단차면의 형성 후에 단차면 위에 증착될 수 있다. 단차형 유전체 재료 부분(65)은 단차면의 각각의 연속적인 세트 위에 형성될 수 있다. 단차형 유전체 재료 부분(65)은 제1 컨택 구역(201)에 형성되는 제1 단차형 유전체 재료 부분(65A), 제2 컨택 구역(202)에 형성되는 제2 단차형 유전체 재료 부분(65B), 및 제3 컨택 구역(203)에 형성되는 제3 단차형 유전체 재료 부분(65C)을 포함할 수 있다.
하부 층 스택(LLS)은 하부 절연 층과 하부 전기 전도성 층의 교번 스택을 포함한다. 하부 절연 층은 하부 층 스택(LLS) 내에 위치되는 절연 층의 제1 서브세트를 포함한다. 하부 전기 전도성 층은 하부 층 스택(LLS) 내에 위치되는 전기 전도성 층의 제1 서브세트를 포함한다. 중간 층 스택(MLS)은 중간 절연 층 및 중간 전기 전도성 층의 교번 스택을 포함한다. 중간 절연 층은 중간 층 스택(MLS) 내에 위치되는 절연 층의 제2 서브세트를 포함한다. 중간 전기 전도성 층은 중간 층 스택(MLS) 내에 위치되는 전기 전도성 층의 제2 서브세트를 포함한다. 상부 층 스택(ULS)은 상부 절연 층 및 상부 전기 전도성 층의 교번 스택을 포함한다. 상부 절연 층은 상부 층 스택(ULS) 내에 위치되는 절연 층의 제3 서브세트를 포함한다. 상부 전기 전도성 층은 상부 층 스택(ULS) 내에 위치되는 전기 전도성 층의 제3 서브세트를 포함한다.
제1 수평 방향(hd1)을 따라 수직으로 연장되는 (제1, 제2, 제3, 및 제4 실시예에서 설명된 후면 트렌치(79)와 같은) 후면 트렌치는 절연 층 및 스페이서 재료 층의 교번 스택을 통해 형성될 수 있고, 희생 재료 층을 에칭하여 후면 리세스를 형성하는 에칭제를 제공하고 후면 리세스에 전기 전도성 층의 전기 전도성 재료를 증착하기 위한 반응물을 제공하기 위한 도관으로서 이용될 수 있다. 후면 트렌치 내부로부터 전기 전도성 재료의 부분을 제거하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 후면 트렌치 충진 구조(76)는 각각의 후면 트렌치(79) 내에 형성될 수 있다.
후속하여, 제1, 제2 및 제3 컨택 비아 구조(예를 들어, 워드 라인 컨택 비아 구조)(86A, 86B, 86C)은 전기 전도성 층(46) 중 각각의 층 상에 직접 각각의 단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 워드 라인 컨택 비아 구조(86)는 각각의 전기 전도성 층(예를 들어, 워드 라인(46))을 각각의 워드 라인 드라이버 구역(722A, 722B, 722C)에 전기적으로 연결한다. 또한, 비트 라인 컨택 비아 구조(88A, 88B, 88C)은 (드레인 구역(63)에 전기적으로 연결된) 비트 라인을 각각의 비트 라인 드라이버 구역(721A, 721B, 721C)에 전기적으로 연결한다.
메모리측 유전체 재료 층(960) 내에 매립된 메모리측 금속 인터커넥트 구조(980)는 이전 실시예에서 설명된 방식으로 형성될 수 있다. 메모리측 본딩 패드(988)는 메모리측 유전체 재료 층(960)의 최상단 메모리측 유전체 재료 층에 형성될 수 있다. 따라서, 메모리 다이(900)가 제공된다.
일 실시예에서, 메모리 다이(900)는 적어도 하나의 컨택 구역(200)(예를 들어, 컨택 구역(201, 202 및/또는 203) 중 하나 이상)과 인접한 후면 트렌치 충진 구조(76) 사이에 도 1d, 도 32b 및 도 33b에 도시된 하나 이상의 연결 스트립 구역(CSR)을 포함할 수 있다. 따라서, 각각의 전기 전도성 층(46)은 제1 메모리 어레이 구역(100A), 제1 CSR, 제2 메모리 어레이 구역(100B), 제2 CSR, 및 제3 메모리 어레이 구역(100C)을 연속적으로 연장한다.
대안적인 실시예에서, 연결 스트립 구역(CSR)은 도 30b에 도시된 바와 같이 생략될 수 있다. 이 대안적인 실시예에서, 전기 전도성 층(46)은 인접한 메모리 어레이 구역 사이에서 연속적으로 연장되지 않을 수 있다. 따라서, 컨택 비아 구조(86A, 86B, 86C)는 각각의 컨택 구역(201, 202, 203) 내의 순방향 및 역방향 계단 표면 둘 다에서 동일한 전기 전도성 층에(예를 들어, 동일한 수직 디바이스 레벨에서의 워드 라인 세그먼트에) 형성될 수 있다. 예를 들어, 순방향 제1 컨택 비아 구조(86A)는 순방향 제1 계단 표면(201F)에서 기판으로부터 n번째 전기 전도성 층(46) 상에 형성되고, 역방향 컨택 비아 구조(86A)는 역방향 제1 계단 표면(201R)에서 기판으로부터 n번째 전기 전도성 층(46) 상에 형성된다.
로직 다이(700)는 제1, 제2, 제3, 및 제4 실시예에서와 동일한 방식으로 로직측 반도체 디바이스(720)의 레이아웃을 수정하여 제공될 수 있다. 구체적으로, 로직측 반도체 디바이스(720)는, 제1 수평 방향(hd1)을 따른 로직 다이(700)의 반복 단위 부분 내에, 제1 워드 라인 드라이버 구역(722A), 제1 비트 라인 드라이버 구역(721A), 제2 워드 라인 드라이버 구역(722B), 제2 비트 라인 드라이버 구역(721B), 제3 워드 라인 드라이버 구역(722C), 및 제3 비트 라인 드라이버 구역(721C)을 포함할 수 있다. 로직측 유전체 재료 층(760) 내에 매립된 로직측 금속 인터커넥트 구조(780)는 이전 실시예에서 설명된 방식으로 형성될 수 있다. 로직측 본딩 패드(788)는 로직측 유전체 재료 층(760)의 최상단 로직측 유전체 재료 층에 형성될 수 있다.
후속하여, 로직 다이(700)는 제1 내지 제4 예시적인 구조를 참조하여 위에 설명한 방식으로 메모리 다이(900)에 본딩될 수 있다.
도 35를 참조하면 그리고 본 개시의 다양한 실시예에 따르면, 메모리 다이(900)를 포함하는 반도체 구조가 제공된다. 메모리 다이(900)는 기판(108) 위에 배치되고 제1 수평 방향(hd1)을 따라서의 공간 순서대로 제1 컨택 구역(201), 제1 메모리 어레이 구역(100A), 제2 컨택 구역(202), 제2 메모리 어레이 구역(100B), 제3 컨택 구역(203), 및 제3 메모리 어레이 구역(100C)을 포함하는 일련의 구역을 통해 측방향으로 연장되는 절연 층(32) 및 전기 전도성 층(46)의 교번 스택; 제1 메모리 어레이 구역(100A), 제2 메모리 어레이 구역(100B), 및 제3 메모리 어레이 구역(100C)에 위치된 메모리 개구(49)의 어레이; 및 메모리 개구(49)의 어레이 내에 위치된 메모리 개구 충진 구조(58)의 어레이를 포함하고, 메모리 개구 충진 구조 각각은 메모리 소자(예를 들어, 메모리 필름(50)의 부분)의 각각의 수직 스택을 포함한다.
일 실시예에서, 메모리 다이(900)는 메모리 개구(49)의 추가 어레이 내에 위치된 메모리 개구 충진 구조(58)의 추가 어레이를 함유하는 제4 메모리 어레이 구역(100)을 더 포함한다. 제1 컨택 구역(201)은 제4 메모리 어레이 구역(100D)과 제1 메모리 어레이 구역(100A) 사이에 제1 수평 방향(hd1)을 따라서의 공간 순서대로 위치한다.
일 실시예에서, 전기 전도성 층은 하부 층 스택(LLS)에 위치된 하부 전기 전도성 층, 하부 층 스택(LLS) 위에 배치된 중간 층 스택(MLS)에 위치된 중간 전기 전도성 층, 및 중간 층 스택(MLS) 위에 배치된 상부 층 스택(ULS)에 위치된 상부 전기 전도성 층을 포함한다. 일 실시예에서, 절연 층은 하부 층 스택(LLS)에 위치된 바닥 절연 층, 중간 층 스택(MLS)에 위치된 중간 절연 층, 및 상부 층 스택(ULS)에 위치된 상부 절연 층을 포함한다.
일 실시예에서, 제1 컨택 구역(201)은 제1 메모리 어레이 구역(100A)에 인접하여 위치되고 하부 전기 전도성 층(46)의 수직 측벽의 측방향 오프셋이 기판(108)으로부터의 수직 거리에 따라 제1 수평 방향(hd1)으로 증가하는 하부 순방향 계단 표면(201F), 및 제4 메모리 어레이 구역(100D)에 인접하여 위치되고 하부 전기 전도성 층(46)의 수직 측벽의 측방향 오프셋이 기판(108)으로부터의 수직 거리에 따라 제1 수평 방향으로 감소하는 하부 역방향 계단 표면(201R)을 포함한다.
일 실시예에서, 제2 컨택 구역(202)은 제2 메모리 어레이 구역(100B)에 인접하여 위치되고 중간 전기 전도성 층(46)의 수직 측벽의 측방향 오프셋이 기판(108)으로부터의 수직 거리에 따라 제1 수평 방향(hd1)으로 증가하는 중간 순방향 계단 표면(202F), 및 제1 메모리 어레이 구역(100A)에 인접하여 위치되고 중간 전기 전도성 층(46)의 수직 측벽의 측방향 오프셋이 기판(108)으로부터의 수직 거리에 따라 제1 수평 방향으로 감소하는 중간 역방향 계단 표면(202R)을 포함한다.
일 실시예에서, 제3 컨택 구역(203)은 제3 메모리 어레이 구역(100C)에 인접하여 위치되고 상부 전기 전도성 층(46)의 수직 측벽의 측방향 오프셋이 기판(108)으로부터의 수직 거리에 따라 제1 수평 방향(hd1)으로 증가하는 상부 순방향 계단 표면(203F), 및 제2 메모리 어레이 구역(100B)에 인접하여 위치되고 상부 전기 전도성 층(46)의 수직 측벽의 측방향 오프셋이 기판(108)으로부터의 수직 거리에 따라 제1 수평 방향(hd1)으로 감소하는 상부 역방향 계단 표면(203R)을 포함한다.
일 실시예에서, 메모리 다이(900)는 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 교번 스택 내의 전기 전도성 층(46) 각각의 제1 길이방향 측벽과 컨택하는 제1 후면 트렌치 충진 구조(76)를 더 포함하고; 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 교번 스택 내의 전기 전도성 층(46) 각각의 제2 길이방향 측벽과 컨택하는 제2 후면 트렌치 충진 구조(76)를 포함한다.
일 실시예에서, 전기 전도성 층(46) 각각은 제1 메모리 어레이 구역(100A) 내에 위치된 제1 메모리 어레이 구역 전기 전도성 플레이트; 제2 메모리 어레이 구역(100B) 내에 위치된 제2 메모리 어레이 구역 전기 전도성 플레이트; 및 제2 컨택 구역(201)과 제1 또는 제2 후면 트렌치 충진 구조(76) 중 하나 사이에 위치한 연결 스트립 부분(CSR)을 포함한다.
일 실시예에서, 제1 메모리 어레이 구역 전기 전도성 플레이트 및 제2 메모리 어레이 구역 전기 전도성 플레이트는 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 균일한 폭을 갖고, 균일한 폭은 제2 수평 방향(hd2)을 따른 제1 후면 트렌치 충진 구조(76)와 제2 후면 트렌치 충진 구조(76) 사이의 거리와 동일하고; 연결 스트립 부분(CSR)은 균일한 폭보다 작은 제2 수평 방향(hd2)을 따른 스트립 폭을 갖는다.
일 실시예에서, 메모리 다이(900)는 제1 컨택 구역(201)에 위치되는 교번 스택의 제1 계단 표면과 컨택하는 제1 단차형 유전체 재료 부분(65A); 제2 컨택 구역(202)에 위치되는 교번 스택의 제2 계단 표면과 컨택하는 제2 단차형 유전체 재료 부분(65B); 및 제3 컨택 구역(203)에 위치되는 교번 스택의 제3 계단 표면과 컨택하는 제3 단차형 유전체 재료 부분(65C)을 더 포함한다.
일 실시예에서, 메모리 다이(900)는 하부 전기 전도성 층(46)의 각각의 것과 컨택하고 제1 단차형 유전체 재료 부분(65A)을 통해 수직으로 연장되는 제1 컨택 비아 구조(86A); 중간 전기 전도성 층(46) 중 각각의 층과 컨택하고 제2 단차형 유전체 재료 부분(65B)을 통해 수직으로 연장되는 제2 컨택 비아 구조(86B); 및 상부 전기 전도성 층(46) 중 각각의 것과 컨택하고 제3 단차형 유전체 재료 부분(65C)을 통해 수직으로 연장되는 제3 컨택 비아 구조(86C)를 더 포함한다.
일 실시예에서, 제1 단차형 유전체 재료 부분(65A)은 제2 단차형 유전체 재료 부분(65B)이 기판(108)을 향해 제2 컨택 구역(202) 내로 연장되는 것보다 더 깊게 기판(108)을 향해 제1 컨택 구역(201) 내로 연장되고, 제2 단차형 유전체 재료 부분(65B)은 제3 단차형 유전체 재료 부분(65C)이 기판(108)을 향해 제3 컨택 구역(203) 내로 연장되는 것보다 더 깊게 기판(108)을 향해 제2 컨택 구역(202) 내로 연장된다. 즉, 하부 순방향 및 역방향 계단 표면(201F, 201R) 위의 개구는 중간 순방향 및 역방향 계단 표면(202F, 202R) 위의 개구보다 더 깊다. 마찬가지로, 중간 순방향 및 역방향 계단 표면(202F, 202R) 위의 개구는 상부 순방향 및 역방향 계단 표면(203F, 203R) 위의 개구보다 더 깊다. 일 실시예에서, 최상단 하부 순방향 및 역방향 계단 표면(201F, 201R)은 가장 바닥 중간 순방향 및 역방향 계단 표면(202F, 202R) 아래에 위치될 수 있다. 일 실시예에서, 최상단 중간 순방향 및 역방향 계단 표면(202F, 202R)은 가장 바닥 상부 순방향 및 역방향 계단 표면(203F, 203R) 아래에 위치될 수 있다.
일 실시예에서, 반도체 구조는 메모리 다이(900)에 본딩되는 로직 다이(700)를 더 포함하고, 로직 다이(700)는 로직 다이(700)에 위치되는 로직측 금속 인터커넥트 구조(780)를 통해 그리고 메모리 다이(900)에 위치되는 메모리측 금속 인터커넥트 구조(980)를 통해 전기 전도성 층의 노드에 전기적으로 연결되는 워드 라인 드라이버(722A, 722B, 722C)를 포함한다.
일 실시예에서, 로직 다이(700)는 메모리 다이(900)와 로직 다이(700) 사이의 본딩 인터페이스에 수직인 방향을 따라서의 평면도에서 제1 컨택 구역(201)과 영역 중첩을 갖는 제1 워드 라인 드라이버 구역 내에 위치된 제1 워드 라인 드라이버(722A); 평면도에서 제2 컨택 구역(202)과 영역 중첩을 갖는 제2 워드 라인 드라이버 구역 내에 위치된 제2 워드 라인 드라이버(722B); 및 평면도에서 제3 컨택 구역(203)과 영역 중첩을 갖는 제3 워드 라인 드라이버 구역 내에 위치된 제3 워드 라인 드라이버(722C)를 포함한다.
일 실시예에서, 제1 워드 라인 드라이버 구역은 제1 컨택 구역(201)보다 제1 수평 방향(hd1)을 따라 더 큰 측방향 치수를 갖고; 제2 워드 라인 드라이버 구역은 제2 컨택 구역(202)보다 제1 수평 방향(hd1)을 따라 더 큰 측방향 치수를 갖고; 제3 워드 라인 드라이버 구역은 제3 컨택 구역(203)보다 제1 수평 방향(hd1)을 따라 더 큰 측방향 치수를 갖는다.
일 실시예에서, 제1 워드 라인 드라이버 구역의 일부는 평면도에서 제1 메모리 어레이 구역(100A)의 주변 부분과 영역 중첩을 가질 수 있고; 제2 워드 라인 드라이버 구역의 일부는 제1 메모리 어레이 구역(100A)의 다른 주변 부분과 영역 중첩을 가질 수 있고; 제2 워드 라인 드라이버 구역의 다른 부분은 제2 메모리 어레이 구역(100B)의 주변 부분과 영역 중첩을 가질 수 있고; 제3 워드 라인 드라이버 구역의 일부는 제2 메모리 어레이 구역(100B)의 다른 주변 부분과 영역 중첩을 가질 수 있고; 제3 워드 라인 드라이버 구역의 다른 부분은 제3 메모리 어레이 구역(100C)의 주변 부분과 영역 중첩을 가질 수 있다.
일 실시예에서, 로직 다이(700)는 메모리 다이(900)와 로직 다이(700) 사이의 본딩 인터페이스에 수직인 방향을 따라서의 평면도에서 제1 메모리 어레이 구역(100A)과 영역 중첩을 갖는 제1 비트 라인 드라이버 구역 내에 위치된 제1 비트 라인 드라이버(721A); 평면도에서 제2 메모리 어레이 구역(100B)과 영역 중첩을 갖는 제2 비트 라인 드라이버 구역 내에 위치하는 제2 비트 라인 드라이버(721B); 및 평면도에서 제3 메모리 어레이 구역(100C)과 영역이 중첩하는 제3 비트 라인 드라이버 구역 내에 위치하는 제3 비트 라인 드라이버(721C)를 포함한다.
일 실시예에서, 메모리 개구 충진 구조 각각은 각각의 수직 반도체 채널(60)을 더 포함하고; 메모리 다이(900)는 제1 메모리 어레이 구역(100A)에 위치된 수직 반도체 채널(60)의 제1 서브세트의 단부에 전기적으로 연결된 제1 비트 라인(98), 제2 메모리 어레이 구역(100B)에 위치된 수직 반도체 채널(60)의 제2 서브세트의 단부에 전기적으로 연결된 제2 비트 라인(98), 및 제3 메모리 어레이 구역(100C)에 위치된 수직 반도체 채널의 제3 서브세트의 단부에 전기적으로 연결된 제3 비트 라인(98)을 더 포함하고; 제1 비트 라인 드라이버(721A)는 제1 비트 라인에 전기적으로 연결되고, 제2 비트 라인 드라이버(721B)는 제2 비트 라인에 전기적으로 연결되고, 제3 비트 라인 드라이버(721C)는 제3 비트 라인에 전기적으로 연결된다.
본 개시의 다양한 실시예에서, 제1 수평 방향(hd1)으로 각각의 컨택 구역(200)을 지나 측방향으로 돌출되는 워드 라인 드라이버(722)의 부분의 길이는, 메모리 다이(900) 내의 단일 컨택 구역에 비해, 제1 수평 방향(hd1)으로 컨택 구역을 측방향으로 분할함으로써 절반으로 감소된다. 또한, 제1 수평 방향(hd1)으로 각각의 컨택 구역(200)을 지나 측방향으로 돌출한 워드 라인 드라이버(722)의 부분으로부터의 워드 라인 연결 로직측 금속 인터커넥트 구조(782)의 수도 절반으로 감소된다. 따라서, 워드 라인 드라이버(722)의 단부 "돌출(stick-out)" 부분으로부터 각각의 컨택 구역(200)으로 워드 라인 연결 로직측 금속 인터커넥트 구조(782)를 측방향으로 라우팅하는 것의 길이 및 복잡도가 감소된다. 따라서, 본 개시의 다양한 실시예는 워드 라인 연결 로직측 금속 인터커넥트 구조(782)의 측방향 범위를 감소시키고, 그에 의해 워드 라인 연결 로직측 금속 인터커넥트 구조(782)의 RC 지연을 감소시키고 모든 로직측 금속 인터커넥트 구조(780)의 전기 배선의 효율을 향상시키기 위해 이용될 수 있다.
전술한 내용이 특정 실시예를 언급하지만, 본 개시는 그렇게 제한되지 않는다는 것을 이해할 수 있을 것이다. 본 기술분야의 통상의 기술자는, 개시된 실시예에 대해 다양한 수정이 이루어질 수 있고 이러한 수정이 본 개시의 범위 내에 속하는 것을 의도한다는 것을 알 수 있을 것이다. 서로 대안적이지 않은 모든 실시예 사이의 호환성이 당연시 된다. "포함한다(comprise 또는 include)"라는 단어는, 달리 명시적으로 언급되지 않는 한, "본질적으로 구성된다(consist essentially of)"라는 단어 또는 "구성된다(consists of)"라는 단어가 "포함한다(comprise)" 또는 "포함한다(include)"라는 단어를 대체하는 모든 실시예를 고려한다. 특정 구조 및/또는 구성을 사용하는 실시예가 본 개시에 예시되는 경우, 본 개시는 이러한 치환이 명시적으로 금지되지 않거나 달리 본 기술분야의 통상의 기술자에게 불가능한 것으로 알려져 있지 않다면 기능적으로 동등한 임의의 다른 호환가능한 구조 및/또는 구성으로 실시될 수 있는 것으로 이해된다. 본 출원에 인용된 모든 간행물, 특허 출원 및 특허는 그 전문이 본 출원에 참조로 포함된다.
Claims (80)
- 메모리 다이를 포함하는 반도체 구조로서, 상기 메모리 다이는,
기판 위에 배치되고(overlying) 제1 수평 방향을 따라서의 공간 순서대로 제1 메모리 어레이 구역, 제1 컨택 구역(contact region), 중앙 메모리 어레이 구역, 제2 컨택 구역, 및 제2 메모리 어레이 구역을 포함하는 일련의 구역을 통해 측방향으로 연장되는 절연 층 및 전기 전도성 층(electrically conductive layer)의 교번 스택- 상기 전기 전도성 층은 상기 제1 메모리 어레이 구역으로부터 상기 제2 메모리 어레이 구역까지 연속적으로 연장됨 -;
상기 제1 메모리 어레이 구역, 상기 중앙 메모리 어레이 구역, 및 상기 제2 메모리 어레이 구역에 위치된 메모리 개구의 어레이; 및
상기 메모리 개구의 어레이 내에 위치되고 메모리 소자의 각각의 수직 스택을 포함하는 메모리 개구 충진 구조(memory opening fill structure)의 어레이를 포함하는, 반도체 구조. - 제1항에 있어서,
상기 절연 층 및 전기 전도성 층의 교번 스택은 수평 평면 아래에 위치된 상기 절연 층의 제1 서브세트 및 상기 전기 전도성 층의 제1 서브세트를 포함하는 하부 층 스택(lower layer stack), 및 상기 수평 평면 위에 위치된 상기 절연 층의 제2 서브세트 및 상기 전기 전도성 층의 제2 서브세트를 포함하는 상부 층 스택(upper layer stack)을 포함하고;
상기 제2 컨택 구역은 상기 전기 전도성 층의 상기 제1 서브세트의 각각의 전기 전도성 층과 컨택하는 제1 컨택 비아 구조(contact via structure)를 포함하고; 및
상기 제1 컨택 구역은 상기 전기 전도성 층의 상기 제2 서브세트의 각각의 전기 전도성 층과 컨택하는 제2 컨택 비아 구조를 포함하는, 반도체 구조. - 제2항에 있어서, 상기 메모리 다이에 본딩된 로직 다이를 더 포함하고, 상기 로직 다이는 상기 로직 다이에 위치되는 로직측(logic-side) 금속 인터커넥트 구조를 통해 그리고 상기 메모리 다이에 위치되는 메모리측(memory-side) 금속 인터커넥트 구조를 통해 상기 전기 전도성 층의 노드에 전기적으로 연결되는 워드 라인 드라이버를 포함하는, 반도체 구조.
- 제3항에 있어서,
상기 중앙 메모리 어레이 구역과 상기 제1 컨택 구역 사이의 제1 경계 및 상기 중앙 메모리 어레이 구역과 상기 제2 컨택 구역 사이의 제2 경계는 상기 제1 수평 방향을 따라서 상기 중앙 메모리 어레이 구역의 길이만큼 상기 제1 수평 방향을 따라 측방향으로 이격되고; 및
상기 로직 다이는 상기 워드 라인 드라이버가 상기 메모리 다이와 상기 로직 다이 사이의 본딩 인터페이스에 수직인 방향을 따라서의 평면도에서 상기 제1 경계 및 상기 제2 경계와 영역 중첩(areal overlap)을 갖는 워드 라인 드라이버 구역 내에 위치되는 레이아웃(layout)을 갖는, 반도체 구조. - 제4항에 있어서, 상기 워드 라인 드라이버 구역은 상기 평면도에서 상기 제1 컨택 구역과 상기 제1 메모리 어레이 구역 사이의 경계 또는 상기 제2 컨택 구역과 상기 제2 메모리 어레이 구역 사이의 경계와 영역 중첩을 갖지 않는, 반도체 구조.
- 제4항에 있어서, 상기 워드 라인 드라이버 구역은 상기 평면도에서 상기 제1 컨택 구역과 상기 제1 메모리 어레이 구역 사이의 경계 및 상기 제2 컨택 구역과 상기 제2 메모리 어레이 구역 사이의 경계를 갖는 영역 중첩을 갖는, 반도체 구조.
- 제3항에 있어서,
상기 메모리 개구 충진 구조 각각은 각각의 수직 반도체 채널을 더 포함하고;
상기 메모리 다이는 상기 제1 메모리 어레이 구역에 위치한 상기 수직 반도체 채널의 각각의 서브세트의 단부에 전기적으로 연결된 제1 비트 라인 및 상기 제2 메모리 어레이 구역에 위치한 상기 수직 반도체 채널의 각각의 서브세트의 단부에 전기적으로 연결된 제2 비트 라인을 더 포함하고; 및
상기 로직 다이는 제1 비트 라인 드라이버 구역에 위치되고 상기 제1 비트 라인에 전기적으로 연결되는 제1 비트 라인 드라이버 및 제2 비트 라인 드라이버 구역에 위치되고 상기 제2 비트 라인에 전기적으로 연결되는 제2 비트 라인 드라이버를 포함하는, 반도체 구조. - 제7항에 있어서, 상기 반도체 구조는,
평면도에서 상기 제1 비트 라인 드라이버 구역의 전체 영역이 전체가 상기 제1 메모리 어레이 구역의 영역 내에 위치하고, 상기 제2 비트 라인 드라이버 구역의 전체 영역이 상기 제2 메모리 어레이 구역의 영역 내에 위치하는 제1 구성; 또는
상기 제1 컨택 구역이 상기 평면도에서 상기 워드 라인 드라이버 구역과 상기 제1 비트 라이너 드라이버 구역 사이의 경계와 영역 중첩을 갖고, 상기 제2 컨택 구역이 상기 평면도에서 상기 워드 라인 드라이버 구역과 상기 제2 비트 라인 드라이버 구역 사이의 경계와 영역 중첩을 갖는 제2 구성으로부터 선택된 구성을 갖는, 반도체 구조. - 제2항에 있어서,
상기 제1 컨택 구역은 상기 상부 층 스택의 단차면(stepped surface)을 포함하고; 및
상기 제2 컨택 구역은 상기 하부 층 스택의 단차면을 포함하는, 반도체 구조. - 제9항에 있어서,
상기 제1 컨택 구역은 상기 상부 층 스택의 상기 단차면과 컨택하고 그 위에 배치되는 상부 역단차형 유전체 재료 부분(upper retro-stepped dielectric material portion)을 포함하고;
상기 제2 컨택 구역은 상기 하부 층 스택의 상기 단차면과 컨택하고 그 위에 배치되는 하부 역단차형 유전체 재료 부분, 및 상기 하부 역단차형 유전체 재료 부분 위에 배치된 무단차 유전체 재료 부분(step-less dielectric material portion)을 포함하고;
상기 무단차 유전체 재료 부분은,
상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 연장되고, 상기 중앙 메모리 어레이 구역 내에 위치된 상기 상부 층 스택의 일부의 측벽 세그먼트와 컨택하는 제1 직선 측벽; 및
상기 제2 수평 방향을 따라 측방향으로 연장되고 상기 제2 메모리 어레이 구역 내에 위치된 상기 상부 층 스택의 일부의 측벽 세그먼트와 컨택하는 제2 직선 측벽을 포함하는, 반도체 구조. - 제1항에 있어서,
상기 제1 컨택 비아 구조 및 상기 제2 컨택 비아 구조 각각은 관형 구성을 갖는 각각의 절연 스페이서에 의해 측방향으로 둘러싸이고; 및
상기 절연 스페이서 각각은 각각의 절연 스페이서의 바닥 표면(bottom surface)을 포함하는 수평 평면 위에 위치된 상기 교번 스택 내의 각각의 층과 컨택하는 외측 측벽을 포함하는, 반도체 구조. - 제1항에 있어서,
상기 제1 수평 방향을 따라 측방향으로 연장되고, 상기 교번 스택 내의 각각의 층과 컨택하는 제1 길이방향 측벽을 갖는 제1 후면 트렌치 충진 구조(backside trench fill structure); 및
상기 제1 수평 방향을 따라 측방향으로 연장되고, 상기 교번 스택 내의 각각의 층과 컨택하는 제2 길이방향 측벽을 갖는 제2 후면 트렌치 충진 구조를 더 포함하고, 상기 교번 스택은 전체가 상기 제1 후면 트렌치 충진 구조와 상기 제2 후면 트렌치 충진 구조 사이에 위치되는, 반도체 구조. - 제12항에 있어서,
제1 연결 스트립 구역은 상기 상부 층 스택 내의 각각의 층의 측방향 연장 부분을 포함하고, 상기 제1 컨택 구역에 인접하게 위치되고, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 상기 제1 컨택 구역으로부터 측방향으로 오프셋되고;
제2 연결 스트립 구역은 상기 하부 층 스택 내의 각각의 층의 측방향 연장 부분을 포함하고, 상기 제2 컨택 구역에 인접하게 위치되고, 상기 제2 수평 방향을 따라 상기 제2 컨택 구역으로부터 측방향으로 오프셋되고; 및
상기 전기 전도성 층은 상기 제1 연결 스트립 구역, 상기 중앙 메모리 어레이 구역 및 상기 제2 연결 스트립 구역을 통해 상기 제1 메모리 어레이 구역으로부터 상기 제2 메모리 어레이 구역으로 연속적으로 연장되는, 반도체 구조. - 제13항에 있어서,
상기 제2 수평 방향을 따라서의 상기 제1 연결 스트립 구역 내의 상기 상부 층 스택 내의 층의 상기 측방향 연장 부분의 폭은 상기 기판으로부터의 수직 거리에 따라 감소하고; 및
상기 제2 수평 방향을 따라서의 상기 제2 연결 스트립 구역 내의 상기 하부 층 스택 내의 층의 상기 측방향 연장 부분의 폭은 상기 기판으로부터의 수직 거리에 따라 감소하는, 반도체 구조. - 제12항에 있어서,
상기 제2 후면 트렌치 충진 구조는 후면 트렌치 간격만큼 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 상기 제1 후면 트렌치 충진 구조로부터 측방향으로 오프셋되고; 및
상기 제1 컨택 구역 및 상기 제2 컨택 구역은 상기 후면 트렌치 간격보다 작은 상기 제2 수평 방향을 따라서 각각의 폭을 갖는, 반도체 구조. - 메모리 다이를 형성하는 방법으로서,
기판 위에 절연 층 및 스페이서 재료 층의 교번 스택을 형성하는 단계- 상기 스페이서 재료 층은 전기 전도성 층으로서 형성되거나 또는 후속하여 전기 전도성 층으로 대체되고, 상기 교번 스택은, 제1 수평 방향을 따라서의 공간 순서대로, 제1 메모리 어레이 구역, 제1 컨택 구역, 중앙 메모리 어레이 구역, 제2 컨택 구역, 및 제2 메모리 어레이 구역을 포함하는 일련의 구역을 통해 측방향으로 연장되고, 상기 전기 전도성 층은 상기 제1 메모리 어레이 구역으로부터 상기 제2 메모리 어레이 구역까지 연속적으로 연장됨 -;
상기 제1 메모리 어레이 구역, 상기 중앙 메모리 어레이 구역, 및 상기 제2 메모리 어레이 구역에 위치된 메모리 개구의 어레이를 형성하는 단계; 및
상기 메모리 개구의 어레이 내에 메모리 개구 충진 구조의 어레이를 형성하는 단계- 상기 메모리 개구 충진 구조 각각은 메모리 소자의 각각의 수직 스택을 포함함 -를 포함하고,
상기 교번 스택은 수평 평면 아래에 위치된 상기 절연 층의 제1 서브세트 및 상기 전기 전도성 층의 제1 서브세트를 포함하는 하부 층 스택, 및 상기 수평 평면 위에 위치된 상기 절연 층의 제2 서브세트 및 상기 전기 전도성 층의 제2 서브세트를 포함하는 상부 층 스택을 포함하는, 방법. - 제16항에 있어서,
상기 제2 컨택 구역에서 상기 전기 전도성 층의 상기 제1 서브세트의 각각의 전기 전도성 층과 컨택하는 제1 컨택 비아 구조를 형성하는 단계;
상기 제1 컨택 구역에서 상기 전기 전도성 층의 제2 서브세트의 각각의 전기 전도성 층과 컨택하는 제2 컨택 비아 구조를 형성하는 단계;
상기 전기 전도성 층을 드라이빙(drive)하도록 구성된 워드 라인 드라이버를 포함하는 로직 다이를 제공하는 단계; 및
상기 로직 다이를 상기 메모리 다이에 본딩하는 단계- 상기 워드 라인 드라이버는 상기 로직 다이에 위치된 로직측 금속 인터커넥트 구조를 통해 그리고 상기 메모리 다이에 위치된 메모리측 금속 인터커넥트 구조를 통해 상기 전기 전도성 층의 노드에 전기적으로 연결됨 -를 더 포함하는, 방법. - 제17항에 있어서,
상기 중앙 메모리 어레이 구역과 상기 제1 컨택 구역 사이의 제1 경계 및 상기 중앙 메모리 어레이 구역과 상기 제2 컨택 구역 사이의 제2 경계는 상기 제1 수평 방향을 따라 상기 중앙 메모리 어레이 구역의 길이만큼 상기 제1 수평 방향을 따라 측방향으로 이격되고; 및
상기 로직 다이는 상기 워드 라인 드라이버가 상기 메모리 다이와 상기 로직 다이 사이의 본딩 인터페이스에 수직인 방향을 따라서의 평면도에서 상기 제1 경계 및 상기 제2 경계와 영역 중첩을 갖는 워드 라인 드라이버 구역 내에 위치되는 레이아웃을 갖는, 방법. - 제17항에 있어서,
상기 메모리 개구 충진 구조 각각은 각각의 수직 반도체 채널을 포함하고;
상기 메모리 다이는 상기 제1 메모리 어레이 구역에 위치한 상기 수직 반도체 채널의 각각의 서브세트의 단부에 전기적으로 연결된 제1 비트 라인 및 상기 제2 메모리 어레이 구역에 위치한 상기 수직 반도체 채널의 각각의 서브세트의 단부에 전기적으로 연결된 제2 비트 라인을 포함하고; 및
상기 로직 다이는 제1 비트 라인 드라이버 구역에 위치되고 상기 제1 비트 라인에 전기적으로 연결되는 제1 비트 라인 드라이버 및 제2 비트 라인 드라이버 구역에 위치되고 상기 제2 비트 라인에 전기적으로 연결되는 제2 비트 라인 드라이버를 포함하는, 방법. - 제16항에 있어서,
상기 제1 컨택 구역에 인접하게 위치되고, 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 상기 제1 컨택 구역으로부터 측방향으로 오프셋되는, 상기 상부 층 스택 내의 각각의 층의 측방향 연장 부분을 포함하는 제1 연결 스트립 구역을 형성하는 단계; 및
상기 제2 컨택 구역에 인접하게 위치되고, 상기 제2 수평 방향을 따라 상기 제2 컨택 구역으로부터 측방향으로 오프셋되는, 상기 하부 층 스택 내의 각각의 층의 측방향 연장 부분을 포함하는 제2 연결 스트립 구역을 형성하는 단계를 더 포함하고, 상기 전기 전도성 층은 상기 제1 연결 스트립 구역, 상기 중앙 메모리 어레이 구역 및 상기 제2 연결 스트립 구역을 통해 상기 제1 메모리 어레이 구역으로부터 상기 제2 메모리 어레이 구역으로 연속적으로 연장되는, 방법. - 메모리 다이를 포함하는 반도체 구조로서, 상기 메모리 다이는,
절연 층 및 전기 전도성 층의 교번 스택으로서, 상기 교번 스택은
수평 평면 아래에 위치된 상기 절연 층의 제1 서브세트 및 상기 전기 전도성 층의 제1 서브세트를 포함하는 하부 층 스택;
상기 수평 평면 위에 위치된 상기 절연 층의 제2 서브세트 및 상기 전기 전도성 층의 제2 서브세트를 포함하는 제1 상부 층 스택; 및
상기 수평 평면 위에 위치된 상기 제2 층 스택으로부터 측방향으로 이격된 상기 절연 층의 제3 서브세트 및 전기 전도성 층의 제3 서브세트를 포함하는 제2 상부 층 스택을 포함하고,
상기 하부 층 스택은, 제1 수평 방향을 따라서의 공간 순서대로, 제1 컨택 구역, 제1 메모리 어레이 구역, 보조 컨택 구역, 제2 메모리 어레이 구역, 및 제2 컨택 구역을 포함하는 일련의 구역을 통해 측방향으로 연장되고;
상기 제1 상부 층 스택은 상기 제1 메모리 어레이 구역 및 상기 보조 컨택 구역의 제1 부분을 통해 측방향으로 연장되고, 상기 제2 상부 층 스택은 상기 보조 컨택 구역의 제2 부분 및 상기 제2 메모리 어레이 구역을 통해 측방향으로 연장되는, 상기 교번 스택;
상기 제2 메모리 어레이 구역 및 상기 제1 메모리 어레이 구역에 위치된 메모리 개구의 어레이; 및
상기 메모리 개구의 어레이 내에 위치되고 메모리 소자의 각각의 수직 스택을 포함하는 메모리 개구 충진 구조의 어레이를 포함하는, 반도체 구조. - 제21항에 있어서,
상기 제1 컨택 구역 및 상기 제2 컨택 구역은 상기 전기 전도성 층의 제1 서브세트의 각각의 전기 전도성 층과 컨택하는 제1 컨택 비아 구조의 각각의 서브세트를 포함하고; 및
상기 보조 컨택 구역은 상기 전기 전도성 층의 제2 서브세트의 각각의 전기 전도성 층과 컨택하는 제2 컨택 비아 구조를 포함하는, 반도체 구조. - 제22항에 있어서,
상기 제1 컨택 구역은 상기 하부 층 스택의 제1 단차면을 포함하고;
상기 제2 컨택 구역은 상기 하부 층 스택의 제2 단차면을 포함하고;
상기 보조 컨택 구역은 상기 제1 및 제2 상부 층 스택을 포함하는 상부 층 스택의 단차면을 포함하는, 반도체 구조. - 제23항에 있어서,
상기 하부 층 스택의 상기 제1 단차면과 컨택하는 역단차형 유전체 재료 부분; 및
상기 수평 평면으로부터 상기 교번 스택의 최상단 표면까지 수직으로 연장되고 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 연장되는 직선 측벽을 포함하는 무단차 유전체 재료 부분(step-less dielectric material portion)을 더 포함하는, 반도체 구조. - 제21항에 있어서, 상기 메모리 다이에 본딩된 로직 다이를 더 포함하고, 상기 로직 다이는 상기 하부 층 스택 내의 상기 전기 전도성 층의 상기 제1 서브세트, 상기 제1 상부 층 스택 내의 상기 전기 전도성 층의 상기 제2 서브세트, 및 상기 제2 상부 층 스택 내의 상기 전기 전도성 층의 상기 제3 서브세트 내의 각각의 전기 전도성 층에 전기적으로 연결된 워드 라인 드라이버를 포함하는, 반도체 구조.
- 제25항에 있어서, 상기 워드 라인 드라이버는 제1 워드 라인 드라이버 구역에 위치된 제1 워드 라인 드라이버를 포함하고, 상기 제1 워드 라인 드라이버 구역은 상기 제1 컨택 구역, 상기 제1 메모리 어레이 구역, 및 상기 보조 컨택 구역 각각과 평면도에서 영역 중첩을 갖는, 반도체 구조.
- 제26항에 있어서, 상기 제1 워드 라인 드라이버 구역은 상기 평면도에서 상기 제2 메모리 어레이 구역의 주변 부분과 영역 중첩을 갖는, 반도체 구조.
- 제25항에 있어서, 상기 워드 라인 드라이버는 제2 워드 라인 드라이버 구역에 위치되고 상기 하부 층 스택 내의 상기 전기 전도성 층의 상기 제1 서브세트 내의 각각의 전기 전도성 층에 전기적으로 연결되고, 상기 평면도에서 상기 제2 컨택 구역과의 영역 중첩을 갖는 제2 워드 라인 드라이버를 더 포함하는, 반도체 구조.
- 제28항에 있어서, 상기 일련의 구역은 추가적인 보조 컨택 구역 및 상기 제2 메모리 어레이 구역과 상기 제2 컨택 구역 사이에 위치되는 제3 메모리 어레이 구역을 포함하는, 반도체 구조.
- 제29항에 있어서, 상기 제2 워드 라인 드라이버 구역은 상기 평면도에서 상기 추가적인 보조 컨택 구역, 상기 제3 메모리 어레이 구역, 및 상기 제2 메모리 어레이 구역의 주변 부분 각각과 영역 중첩을 갖는, 반도체 구조.
- 제25항에 있어서,
상기 메모리 개구 충진 구조 각각은 각각의 수직 반도체 채널을 포함하고;
상기 메모리 다이는 상기 제1 메모리 어레이 구역에 위치한 상기 수직 반도체 채널의 각각의 서브세트의 단부에 전기적으로 연결된 제1 비트 라인 및 상기 제2 메모리 어레이 구역에 위치한 상기 수직 반도체 채널의 각각의 서브세트의 단부에 전기적으로 연결된 제2 비트 라인을 포함하고; 및
상기 로직 다이는 비트 라인 드라이버 구역에 위치되고 상기 제1 비트 라인 및 상기 제2 비트 라인에 전기적으로 연결되는 비트 라인 드라이버를 포함하는, 반도체 구조. - 제31항에 있어서, 상기 반도체 구조는,
상기 비트 라인 드라이버 구역이 전체가 평면도에서 상기 제1 컨택 구역, 상기 제1 메모리 어레이 구역, 및 상기 보조 컨택 구역의 영역의 외부에 위치하는 제1 구성; 또는
상기 비트 라인 드라이버 구역이 상기 평면도에서 상기 제2 메모리 어레이 구역과 영역 중첩을 갖고, 상기 제1 메모리 어레이 구역 또는 상기 제1 컨택 구역과 어떠한 영역 중첩도 갖지 않는 제2 구성으로부터 선택된 구성을 갖는, 반도체 구조. - 제21항에 있어서,
상기 보조 컨택 구역은 상기 제1 및 제2 상부 층 스택을 포함하는 상부 층 스택의 단차면을 포함하고;
상기 상부 층 스택의 단차면은 상기 제1 상부 층 스택의 표면들인 하강 계단 및 상기 제2 상부 층 스택의 표면들인 상승 계단을 포함하고, 상기 하강 계단은 상기 제1 수평 방향을 따라 증가하는 측방향 거리 내에서 상기 기판으로부터 감소하는 수직 거리를 갖는 수평 표면을 포함하고, 상기 상승 계단은 상기 제1 수평 방향을 따라 측방향 거리가 증가함에 따라 상기 기판으로부터 증가하는 수직 거리를 갖는 수평 표면을 포함하고; 및
상기 하강 계단 및 상기 상승 계단 상에 보조 단차형 유전체 재료 부분이 위치되는, 반도체 구조. - 제33항에 있어서,
상기 제1 수평 방향을 따라 측방향으로 연장되고 상기 교번 스택 내의 각각의 층과 컨택하는 제1 길이방향 측벽을 갖는 제1 후면 트렌치 충진 구조; 및
상기 제1 수평 방향을 따라 측방향으로 연장되고 상기 교번 스택 내의 각각의 층과 컨택하는 제2 길이방향 측벽을 갖는 제2 후면 트렌치 충진 구조를 더 포함하고, 상기 교번 스택은 전체가 상기 제1 후면 트렌치 충진 구조와 상기 제2 후면 트렌치 충진 구조 사이에 위치되는 메모리 블록을 포함하는, 반도체 구조. - 제34항에 있어서,
상기 제2 후면 트렌치 충진 구조는 후면 트렌치 간격만큼 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라서 상기 제1 후면 트렌치 충진 구조로부터 측방향으로 오프셋되고; 및
상기 보조 단차형 유전체 재료 부분은 상기 제1 후면 트렌치 충진 구조 및 상기 제2 후면 트렌치 충진 구조와 컨택하고 상기 제2 수평 방향을 따라서 상기 후면 트렌치 간격과 동일한 폭을 갖는, 반도체 구조. - 반도체 구조를 형성하는 방법으로서,
기판 위에 절연 층 및 스페이서 재료 층의 교번 스택을 형성하는 단계- 상기 스페이서 재료 층은 전기 전도성 층으로서 형성되거나, 후속하여 전기 전도성 층으로 대체되고, 상기 교번 스택은, 제1 수평 방향을 따라서의 공간 순서대로, 제1 컨택 구역, 제1 메모리 어레이 구역, 보조 컨택 구역, 제2 메모리 어레이 구역, 및 제2 컨택 구역을 포함하는 일련의 구역을 통해 측방향으로 연장됨 -;
상기 제1 메모리 어레이 구역 및 상기 제2 메모리 어레이 구역에 위치된 메모리 개구의 어레이를 형성하는 단계; 및
상기 메모리 개구의 어레이 내에 메모리 개구 충진 구조의 어레이를 형성하는 단계- 상기 메모리 개구 충진 구조 각각은 메모리 소자의 각각의 수직 스택을 포함함 -를 포함하고,
상기 교번 스택은 수평 평면 아래에 위치된 상기 절연 층의 제1 서브세트 및 상기 전기 전도성 층의 제1 서브세트를 포함하는 하부 층 스택, 상기 수평 평면 위에 위치된 상기 절연 층의 제2 서브세트 및 상기 전기 전도성 층의 제2 서브세트를 포함하는 제1 상부 층 스택, 및 상기 수평 평면 위에 위치되고 상기 제2 층 스택으로부터 측방향으로 이격된 상기 절연 층의 제3 서브세트 및 상기 전기 전도성 층의 제3 서브세트를 포함하는 제2 상부 층 스택을 포함하고;
상기 제1 상부 층 스택은 상기 제1 메모리 어레이 구역 및 상기 보조 컨택 구역의 제1 부분을 통해 측방향으로 연장되고, 상기 제2 상부 층 스택은 상기 보조 컨택 구역의 제2 부분 및 상기 제2 메모리 어레이 구역을 통해 측방향으로 연장되는, 방법. - 제36항에 있어서, 상기 전기 전도성 층의 제1 서브세트의 각각의 전기 전도성 층과 컨택하는 제1 컨택 비아 구조를 형성하는 단계를 더 포함하고, 상기 제1 컨택 비아 구조의 제1 서브세트는 상기 제1 컨택 구역에 형성되고, 상기 제1 컨택 비아 구조의 제2 서브세트는 상기 제2 컨택 구역에 형성되는, 방법.
- 제37항에 있어서, 상기 보조 컨택 구역에서 상기 전기 전도성 층의 상기 제2 서브세트 및 상기 전기 전도성 층의 상기 제3 서브세트의 각각의 전기 전도성 층과 컨택하는 제2 컨택 비아 구조를 형성하는 단계를 더 포함하는, 방법.
- 제36항에 있어서,
상기 전기 전도성 층의 상기 제1 서브세트, 상기 전기 전도성 층의 상기 제2 서브세트, 및 상기 전기 전도성 층의 상기 제3 서브세트의 각각의 전기 전도성 층을 드라이빙하도록 구성된 워드 라인 드라이버를 포함하는 로직 다이를 제공하는 단계; 및
상기 로직 다이를 상기 메모리 다이에 본딩하는 단계- 상기 워드 라인 드라이버는 상기 하부 층 스택 내의 상기 전기 전도성 층의 상기 제1 서브세트, 상기 제1 상부 층 스택 내의 상기 전기 전도성 층의 상기 제2 서브세트, 및 상기 제2 상부 층 스택 내의 상기 전기 전도성 층의 상기 제3 서브세트 내의 각각의 전기 전도성 층에 전기적으로 연결됨 -를 더 포함하는, 방법. - 제39항에 있어서, 상기 워드 라인 드라이버는 제1 워드 라인 드라이버 구역에 위치된 제1 워드 라인 드라이버 및 제2 워드 라인 드라이버 구역에 위치된 제2 워드 라인 드라이버를 포함하고, 상기 제1 워드 라인 드라이버 구역은 상기 제1 컨택 구역, 상기 제1 메모리 어레이 구역, 및 상기 보조 컨택 구역 각각과 평면도에서 영역 중첩을 갖는, 방법.
- 메모리 다이를 포함하는 반도체 구조로서, 상기 메모리 다이는
기판 위에 배치되고, 제1 수평 방향을 따라서의 공간 순서대로, 제1 컨택 구역, 제1 메모리 어레이 구역, 보조 컨택 구역, 제2 메모리 어레이 구역, 및 제2 컨택 구역을 포함하는 일련의 구역을 통해 측방향으로 연장되는 절연 층 및 전기 전도성 층의 교번 스택;
상기 제1 메모리 어레이 구역 및 상기 제2 메모리 어레이 구역에 위치된 메모리 개구의 어레이; 및
상기 메모리 개구의 어레이 내에 위치되고, 메모리 소자의 각각의 수직 스택을 포함하는 메모리 개구 충진 구조의 어레이를 포함하고,
상기 절연 층 및 전기 전도성 층의 교번 스택은 수평 평면 아래에 위치된 상기 절연 층의 제1 서브세트 및 상기 전기 전도성 층의 제1 서브세트를 포함하는 하부 층 스택, 및 상기 수평 평면 위에 위치된 상기 절연 층의 제2 서브세트 및 상기 전기 전도성 층의 제2 서브세트를 포함하는 상부 층 스택을 포함하고;
상기 제1 컨택 구역 및 상기 제2 컨택 구역은 상기 전기 전도성 층의 제1 서브세트의 각각의 전기 전도성 층과 컨택하는 제1 컨택 비아 구조를 포함하고; 및
상기 보조 계단 구역(auxiliary staircase region)은 상기 전기 전도성 층의 제2 서브세트의 각각의 전기 전도성 층과 컨택하는 제2 컨택 비아 구조를 포함하는, 반도체 구조. - 제41항에 있어서, 상기 메모리 다이에 본딩된 로직 다이를 더 포함하고, 상기 로직 다이는,
제1 워드 라인 드라이버 구역에 위치된 제1 워드 라인 드라이버;
제2 워드 라인 드라이버 구역에 위치된 제2 워드 라인 드라이버- 상기 제1 워드 라인 드라이버 및 상기 제2 워드 라인 드라이버는 상기 전기 전도성 층의 제1 서브세트 내의 각각의 전기 전도성 층에 전기적으로 연결됨 -; 및
보조 워드 라인 드라이버 구역에 위치되고, 상기 전기 전도성 층의 상기 제2 서브세트에 전기적으로 연결되는 보조 워드 라인 드라이버를 포함하는, 반도체 구조. - 제42항에 있어서, 상기 보조 컨택 구역의 전체는 상기 메모리 다이와 상기 로직 다이 사이의 본딩 인터페이스에 수직인 방향을 따라서의 평면도에서 상기 보조 워드 라인 드라이버 구역과 영역 중첩을 갖는, 반도체 구조.
- 제42항에 있어서,
상기 제1 컨택 구역과 상기 제1 메모리 어레이 구역 사이의 제1 경계는 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 연장되고, 상기 평면도에서 상기 제1 워드 라인 드라이버 구역과 영역 중첩을 갖고; 및
상기 제2 컨택 구역과 상기 제2 메모리 어레이 구역 사이의 제2 경계는 상기 제2 수평 방향을 따라 측방향으로 연장되고, 상기 평면도에서 상기 제2 워드 라인 드라이버 구역과 영역 중첩을 갖는, 반도체 구조. - 제42항에 있어서,
상기 메모리 개구 충진 구조 각각은 각각의 수직 반도체 채널을 포함하고;
상기 메모리 다이는 상기 제1 메모리 어레이 구역에 위치한 상기 수직 반도체 채널의 각각의 서브세트의 단부에 전기적으로 연결된 제1 비트 라인 및 상기 제2 메모리 어레이 구역에 위치한 상기 수직 반도체 채널의 각각의 서브세트의 단부에 전기적으로 연결된 제2 비트 라인을 더 포함하고; 및
상기 로직 다이는 제1 비트 라인 드라이버 구역에 위치되고 상기 제1 비트 라인에 전기적으로 연결되는 제1 비트 라인 드라이버 및 제2 비트 라인 드라이버 구역에 위치되고 상기 제2 비트 라인에 전기적으로 연결되는 제2 비트 라인 드라이버를 더 포함하는, 반도체 구조. - 제45항에 있어서,
상기 제1 비트 라인 드라이버 구역은 전체가 상기 제1 메모리 어레이 구역의 영역 내에 위치되고; 및
상기 제2 비트 라인 드라이버 구역은 전체가 상기 제2 메모리 어레이 구역의 영역 내에 위치되는, 반도체 구조. - 제46항에 있어서,
상기 보조 워드 라인 드라이버 구역과 상기 제1 비트 라인 드라이버 구역 사이의 제1 경계는 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 연장되고, 상기 평면도에서 상기 제1 메모리 어레이 구역과 중첩되고; 및
상기 보조 워드 라인 드라이버 구역과 상기 제2 비트 라인 드라이버 구역 사이의 제2 경계는 상기 평면도에서 상기 제2 수평을 따라 연장되고 상기 제2 메모리 어레이 구역과 중첩되는, 반도체 구조. - 제41항에 있어서,
상기 제1 컨택 구역은 상기 하부 층 스택의 제1 단차면(stepped surface)을 포함하고;
상기 제2 컨택 구역은 상기 하부 층 스택의 제2 단차면을 포함하고; 및
상기 보조 컨택 구역은 상기 상부 층 스택의 단차면을 포함하는, 반도체 구조. - 제48항에 있어서,
상기 제1 컨택 구역은 상기 하부 층 스택의 상기 제1 단차면과 컨택하고 그 위에 배치되는(overlying) 제1 역단차형 유전체 재료 부분(retro-stepped dielectric material portion)을 포함하고; 및
상기 제2 컨택 구역은 상기 하부 층 스택의 상기 제2 단차면과 컨택하고 그 위에 배치되는 제2 역단차형 유전체 재료 부분을 포함하는, 반도체 구조. - 제49항에 있어서,
상기 제1 역단차형 유전체 재료 부분은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 연장되고, 상기 상부 층 스택 내의 각각의 층의 제1 측벽과 컨택하는 제1 직선 측벽을 포함하고; 및
상기 제2 역단차형 유전체 재료 부분은 상기 제2 수평 방향을 따라 측방향으로 연장되고, 상기 상부 층 스택 내의 각각의 층의 제2 측벽과 컨택하는 제2 직선 측벽을 포함하는, 반도체 구조. - 제41항에 있어서,
상기 제1 수평 방향을 따라 측방향으로 연장되고, 상기 교번 스택 내의 각각의 층과 컨택하는 제1 길이방향 측벽을 갖는 제1 후면 트렌치 충진 구조; 및
상기 제1 수평 방향을 따라 측방향으로 연장되고, 상기 교번 스택 내의 각각의 층과 컨택하는 제2 길이방향 측벽을 갖는 제2 후면 트렌치 충진 구조를 더 포함하고, 상기 교번 스택은 전체가 상기 제1 후면 트렌치 충진 구조와 상기 제2 후면 트렌치 충진 구조 사이에 위치되는, 반도체 구조. - 제51항에 있어서,
상기 제2 후면 트렌치 충진 구조는 후면 트렌치 간격만큼 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 상기 제1 후면 트렌치 충진 구조로부터 측방향으로 오프셋되고; 및
상기 제1 컨택 구역 및 상기 제2 컨택 구역은 상기 후면 트렌치 간격과 동일한 상기 제2 수평 방향을 따른 각각의 폭을 갖는, 반도체 구조. - 제52항에 있어서, 상기 보조 컨택 구역은 상기 후면 트렌치 간격보다 작은 상기 제2 수평 방향을 따른 폭을 갖는, 반도체 구조.
- 제53항에 있어서, 상기 제1 컨택 구역에 인접하여 위치되고, 상기 제2 수평 방향을 따라 상기 제1 컨택 구역으로부터 측방향으로 오프셋되는, 상기 상부 층 스택 내의 각각의 층의 측방향 연장 부분을 포함하는 연결 스트립 구역(connection strip region)을 더 포함하는, 반도체 구조.
- 제54항에 있어서, 상기 제2 수평 방향을 따라서의 상기 연결 스트립 구역 내의 상기 상부 층 스택 내의 층의 상기 측방향 연장 부분의 폭은 상기 기판으로부터의 수직 거리에 따라 감소하는, 반도체 구조.
- 메모리 다이를 형성하는 방법으로서,
기판 위에 절연 층 및 스페이서 재료 층의 교번 스택을 형성하는 단계- 상기 스페이서 재료 층은 전기 전도성 층으로서 형성되거나, 후속하여 전기 전도성 층으로 대체되고, 상기 교번 스택은, 제1 수평 방향을 따라서의 공간 순서대로, 제1 컨택 구역, 제1 메모리 어레이 구역, 보조 컨택 구역, 제2 메모리 어레이 구역, 및 제2 컨택 구역을 포함하는 일련의 구역을 통해 측방향으로 연장됨 -;
상기 제1 메모리 어레이 구역 및 상기 제2 메모리 어레이 구역에 위치된 메모리 개구의 어레이를 형성하는 단계;
상기 메모리 개구의 어레이 내에 메모리 개구 충진 구조의 어레이를 형성하는 단계- 상기 메모리 개구 충진 구조 각각은 메모리 소자의 각각의 수직 스택을 포함하고, 상기 교번 스택은 수평 평면 아래에 위치된 상기 절연 층의 제1 서브세트 및 상기 전기 전도성 층의 제1 서브세트를 포함하는 하부 층 스택, 및 상기 수평 평면 위에 위치된 상기 절연 층의 제2 서브세트 및 상기 전기 전도성 층의 제2 서브세트를 포함하는 상부 층 스택을 포함함 -;
상기 제1 컨택 구역 및 상기 제2 컨택 구역에서 전기 전도성 층의 제1 서브세트의 각각의 전기 전도성 층과 컨택하는 제1 컨택 비아 구조를 형성하는 단계; 및
상기 보조 컨택 구역에서 상기 전기 전도성 층의 제2 서브세트의 각각의 전기 전도성 층과 컨택하는 제2 컨택 비아 구조를 형성하는 단계를 포함하는, 방법. - 제56항에 있어서,
제1 워드 라인 드라이버 구역에 위치된 제1 워드 라인 드라이버, 제2 워드 라인 드라이버 구역에 위치된 제2 워드 라인 드라이버, 및 보조 워드 라인 드라이버 구역에 위치된 보조 워드 라인 드라이버를 포함하는 로직 다이를 제공하는 단계; 및
상기 로직 다이를 상기 메모리 다이에 본딩하는 단계- 상기 제1 워드 라인 드라이버 및 상기 제2 워드 라인 드라이버는 상기 전기 전도성 층의 제1 서브세트 내의 각각의 전기 전도성 층에 전기적으로 연결되고; 상기 보조 워드 라인 드라이버는 상기 전기 전도성 층의 제2 서브세트 내의 각각의 전기 전도성 층에 전기적으로 연결됨 -를 더 포함하는, 방법. - 제57항에 있어서, 상기 보조 컨택 구역의 전체는 상기 메모리 다이와 상기 로직 다이 사이의 본딩 인터페이스에 수직인 방향을 따라서의 평면도에서 상기 보조 워드 라인 드라이버 구역과 영역 중첩을 갖는, 방법.
- 제57항에 있어서,
상기 제1 컨택 구역과 상기 제1 메모리 어레이 구역 사이의 제1 경계는 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 연장되고, 상기 평면도에서, 상기 제1 워드 라인 드라이버 구역과 영역 중첩을 갖고; 및
상기 제2 컨택 구역과 상기 제2 메모리 어레이 구역 사이의 제2 경계는 상기 제2 수평 방향을 따라 측방향으로 연장되고, 상기 평면도에서 상기 제2 워드 라인 드라이버 구역과 영역 중첩을 갖는, 방법. - 제57항에 있어서,
상기 메모리 개구 충진 구조 각각은 각각의 수직 반도체 채널을 포함하고;
상기 메모리 다이는 상기 제1 메모리 어레이 구역에 위치한 상기 수직 반도체 채널의 각각의 서브세트의 단부에 전기적으로 연결된 제1 비트 라인 및 상기 제2 메모리 어레이 구역에 위치한 상기 수직 반도체 채널의 각각의 서브세트의 단부에 전기적으로 연결된 제2 비트 라인을 더 포함하고; 및
상기 로직 다이는 제1 비트 라인 드라이버 구역에 위치되고 상기 제1 비트 라인에 전기적으로 연결되는 제1 비트 라인 드라이버 및 제2 비트 라인 드라이버 구역에 위치되고 상기 제2 비트 라인에 전기적으로 연결되는 제2 비트 라인 드라이버를 더 포함하고,
여기서,
상기 제1 비트 라인 드라이버 구역은 전체가 상기 제1 메모리 어레이 구역의 영역 내에 위치하고; 및
상기 제2 비트 라인 드라이버 구역은 전체가 상기 제2 메모리 어레이 구역의 영역 내에 위치하는, 방법. - 메모리 다이를 포함하는 반도체 구조로서, 상기 메모리 다이는,
기판 위에 배치되고 제1 수평 방향을 따라서의 공간 순서대로 제1 컨택 구역, 제1 메모리 어레이 구역, 제2 컨택 구역, 제2 메모리 어레이 구역, 제3 컨택 구역, 및 제3 메모리 어레이 구역을 포함하는 일련의 구역을 통해 측방향으로 연장되는 절연 층 및 전기 전도성 층의 교번 스택;
상기 제1 메모리 어레이 구역, 상기 제2 메모리 어레이 구역, 및 상기 제3 메모리 어레이 구역에 위치된 메모리 개구의 어레이; 및
상기 메모리 개구의 어레이 내에 위치된 메모리 개구 충진 구조의 어레이- 상기 메모리 개구 충진 구조 각각은 상기 메모리 소자의 각각의 수직 스택을 포함함 -를 포함하는, 반도체 구조. - 제61항에 있어서, 상기 메모리 개구의 추가 어레이 내에 위치된 상기 메모리 개구 충진 구조의 추가 어레이를 함유하는 제4 메모리 어레이 구역을 더 포함하는, 반도체 구조.
- 제62항에 있어서, 상기 제1 컨택 구역은 상기 제4 메모리 어레이 구역과 상기 제1 메모리 어레이 구역 사이에 상기 제1 수평 방향을 따라서 상기 공간 순서대로 위치되는, 반도체 구조.
- 제63항에 있어서, 상기 전기 전도성 층은 하부 층 스택에 위치된 하부 전기 전도성 층, 상기 하부 층 스택 위에 배치된 중간 층 스택에 위치된 중간 전기 전도성 층, 및 상기 중간 층 스택 위에 배치된 상부 층 스택에 위치된 상부 전기 전도성 층을 포함하는, 반도체 구조.
- 제64항에 있어서, 상기 절연 층은 상기 하부 층 스택(lower layer stack)에 위치된 바닥 절연 층(bottom insulating layer), 상기 중간 층 스택에 위치된 중간 절연 층, 및 상기 상부 층 스택에 위치된 상부 절연 층을 포함하는, 반도체 구조.
- 제64항에 있어서, 상기 제1 컨택 구역은,
상기 제1 메모리 어레이 구역에 인접하여 위치되고 상기 하부 전기 전도성 층의 수직 측벽의 측방향 오프셋이 상기 기판으로부터의 수직 거리에 따라 제1 수평 방향으로 증가하는 하부 순방향 계단 표면; 및
상기 제4 메모리 어레이 구역에 인접하여 위치되고 상기 하부 전기 전도성 층의 수직 측벽의 측방향 오프셋이 상기 기판으로부터의 수직 거리에 따라 제1 수평 방향으로 감소하는 하부 역방향 계단 표면을 포함하는, 반도체 구조. - 제66항에 있어서, 상기 제2 컨택 구역은,
상기 제2 메모리 어레이 구역에 인접하여 위치되고 상기 중간 전기 전도성 층의 수직 측벽의 측방향 오프셋이 상기 기판으로부터의 수직 거리에 따라 제1 수평 방향으로 증가하는 중간 순방향 계단 표면; 및
상기 제1 메모리 어레이 구역에 인접하여 위치되고 상기 중간 전기 전도성 층의 수직 측벽의 측방향 오프셋이 상기 기판으로부터의 수직 거리에 따라 제1 수평 방향으로 감소하는 중간 역방향 계단 표면을 포함하는, 반도체 구조. - 제67항에 있어서, 상기 제3 컨택 구역은,
상기 제3 메모리 어레이 구역에 인접하여 위치되고 상기 상부 전기 전도성 층의 수직 측벽의 측방향 오프셋이 상기 기판으로부터의 수직 거리에 따라 제1 수평 방향으로 증가하는 상부 순방향 계단 표면; 및
상기 제2 메모리 어레이 구역에 인접하여 위치되고 상기 상부 전기 전도성 층의 수직 측벽의 측방향 오프셋이 상기 기판으로부터의 수직 거리에 따라 제1 수평 방향으로 감소하는 상부 역방향 계단 표면을 포함하는, 반도체 구조. - 제64항에 있어서,
상기 제1 수평 방향을 따라 측방향으로 연장되고 상기 교번 스택 내의 상기 전기 전도성 층 각각의 제1 길이방향 측벽과 컨택하는 제1 후면 트렌치 충진 구조; 및
상기 제1 수평 방향을 따라 측방향으로 연장되고, 상기 교번 스택 내의 상기 전기 전도성 층 각각의 제2 길이방향 측벽과 컨택하는 제2 후면 트렌치 충진 구조를 더 포함하는, 반도체 구조. - 제69항에 있어서, 상기 전기 전도성 층 각각은,
상기 제1 메모리 어레이 구역 내에 위치된 제1 메모리 어레이 구역 전기 전도성 플레이트;
상기 제2 메모리 어레이 구역 내에 위치된 제2 메모리 어레이 구역 전기 전도성 플레이트; 및
상기 제2 컨택 구역과 상기 제1 또는 상기 제2 후면 트렌치 충진 구조 중 하나 사이에 위치된 연결 스트립 부분을 포함하는, 반도체 구조. - 제70항에 있어서,
상기 제1 메모리 어레이 구역 전기 전도성 플레이트 및 상기 제2 메모리 어레이 구역 전기 전도성 플레이트는 제1 수평 방향에 수직인 제2 수평 방향을 따라 균일한 폭을 갖고, 상기 균일한 폭은 상기 제2 수평 방향을 따라서의 상기 제1 후면 트렌치 충진 구조와 상기 제2 후면 트렌치 충진 구조 사이의 거리와 동일하고; 및
상기 연결 스트립 부분은 상기 균일한 폭보다 작은 상기 제2 수평 방향을 따라서의 스트립 폭을 갖는, 반도체 구조. - 제64항에 있어서,
상기 제1 컨택 구역에 위치되는 상기 교번 스택의 제1 계단 표면과 컨택하는 제1 단차형(stepped) 유전체 재료 부분;
상기 제2 컨택 구역에 위치되는 상기 교번 스택의 제2 계단 표면과 컨택하는 제2 단차형 유전체 재료 부분; 및
상기 제3 컨택 구역에 위치되는 상기 교번 스택의 제3 계단 표면과 컨택하는 제3 단차형 유전체 재료 부분을 더 포함하는, 반도체 구조. - 제72항에 있어서,
상기 하부 전기 전도성 층의 각각의 층과 컨택하고 상기 제1 단차형 유전체 재료 부분을 통해 수직으로 연장되는 제1 컨택 비아 구조;
상기 중간 전기 전도성 층의 각각의 층과 컨택하고 상기 제2 단차형 유전체 재료 부분을 통해 수직으로 연장되는 제2 컨택 비아 구조; 및
상기 상부 전기 전도성 층의 각각의 층과 컨택하고 상기 제3 단차형 유전체 재료 부분을 통해 수직으로 연장되는 제3 컨택 비아 구조를 더 포함하는, 반도체 구조. - 제72항에 있어서,
상기 제1 단차형 유전체 재료 부분은 상기 제2 단차형 유전체 재료 부분이 상기 기판을 향해 상기 제2 컨택 구역 내로 연장되는 것보다 더 깊게 상기 기판을 향해 상기 제1 컨택 구역 내로 연장되고; 및
상기 제2 단차형 유전체 재료 부분은 상기 제3 단차형 유전체 재료 부분이 상기 기판을 향해 상기 제3 컨택 구역 내로 연장되는 것보다 더 깊게 상기 기판을 향해 상기 제2 컨택 구역 내로 연장되는, 반도체 구조. - 제61항에 있어서, 상기 메모리 다이에 본딩된 로직 다이를 더 포함하고, 상기 로직 다이는 상기 로직 다이에 위치되는 로직측 금속 인터커넥트 구조를 통해 그리고 상기 메모리 다이에 위치되는 메모리측 금속 인터커넥트 구조를 통해 상기 전기 전도성 층의 노드에 전기적으로 연결되는 워드 라인 드라이버를 포함하는, 반도체 구조.
- 제75항에 있어서, 상기 로직 다이는,
상기 메모리 다이와 상기 로직 다이 사이의 본딩 인터페이스에 수직인 방향을 따라서의 평면도에서 상기 제1 컨택 구역과 영역 중첩을 갖는 제1 워드 라인 드라이버 구역 내에 위치된 제1 워드 라인 드라이버;
상기 평면도에서 상기 제2 컨택 구역과 영역 중첩을 갖는 제2 워드 라인 드라이버 구역 내에 위치된 제2 워드 라인 드라이버; 및
상기 평면도에서 상기 제3 컨택 구역과 영역 중첩을 갖는 제3 워드 라인 드라이버 구역 내에 위치되는 제3 워드 라인 드라이버를 포함하는, 반도체 구조. - 제76항에 있어서,
상기 제1 워드 라인 드라이버 구역은 상기 제1 컨택 구역보다 상기 제1 수평 방향을 따라서 더 큰 측방향 치수를 갖고;
상기 제2 워드 라인 드라이버 구역은 상기 제2 컨택 구역보다 상기 제1 수평 방향을 따라서 더 큰 측방향 치수를 갖고; 및
상기 제3 워드 라인 드라이버 구역은 상기 제3 컨택 구역보다 상기 제1 수평 방향을 따라서 더 큰 측방향 치수를 갖는, 반도체 구조. - 제77항에 있어서, 상기 로직 다이는,
상기 메모리 다이와 상기 로직 다이 사이의 본딩 인터페이스에 수직인 방향을 따라서의 평면도에서 상기 제1 메모리 어레이 구역과 영역 중첩을 갖는 제1 비트 라인 드라이버 구역 내에 위치된 제1 비트 라인 드라이버;
상기 평면도에서 상기 제2 메모리 어레이 구역과 영역 중첩을 갖는 제2 비트 라인 드라이버 구역 내에 위치되는 제2 비트 라인 드라이버; 및
상기 평면도에서 상기 제3 메모리 어레이 구역과 영역 중첩을 갖는 제3 비트 라인 드라이버 구역 내에 위치되는 제3 비트 라인 드라이버를 더 포함하는, 반도체 구조. - 제78항에 있어서,
상기 메모리 개구 충진 구조 각각은 각각의 수직 반도체 채널을 더 포함하고;
상기 메모리 다이는 상기 제1 메모리 어레이 구역에 위치한 상기 수직 반도체 채널의 제1 서브세트의 단부에 전기적으로 연결된 제1 비트 라인, 상기 제2 메모리 어레이 구역에 위치한 상기 수직 반도체 채널의 제2 서브세트의 단부에 전기적으로 연결된 제2 비트 라인, 및 상기 제3 메모리 어레이 구역에 위치한 상기 수직 반도체 채널의 제3 서브세트의 단부에 전기적으로 연결된 제3 비트 라인을 더 포함하고; 및
상기 제1 비트 라인 드라이버는 상기 제1 비트 라인에 전기적으로 연결되고, 상기 제2 비트 라인 드라이버는 상기 제2 비트 라인에 전기적으로 연결되고, 상기 제3 비트 라인 드라이버는 상기 제3 비트 라인에 전기적으로 연결되는, 반도체 구조. - 반도체 구조를 형성하는 방법으로서,
기판 위에 절연 층 및 스페이서 재료 층의 교번 스택을 형성하는 단계- 상기 스페이서 재료 층은 전기 전도성 층으로서 형성되거나 또는 후속하여 전기 전도성 층으로 대체되고, 상기 교번 스택은, 제1 수평 방향을 따라서의 공간 순서대로, 제1 컨택 구역, 제1 메모리 어레이 구역, 제2 컨택 구역, 제2 메모리 어레이 구역, 제3 컨택 구역, 및 제3 메모리 어레이 구역을 포함하는 일련의 구역을 통해 측방향으로 연장됨 -;
상기 제1 메모리 어레이 구역, 상기 제2 메모리 어레이 구역, 및 상기 제3 메모리 어레이 구역에 메모리 개구의 어레이를 형성하는 단계;
상기 메모리 개구의 제1 어레이, 상기 메모리 개구의 제2 어레이, 및 상기 메모리 개구의 제3 어레이 내에 메모리 개구 충진 구조의 어레이를 형성하는 단계- 상기 메모리 개구 충진 구조 각각은 메모리 소자의 각각의 수직 스택을 포함함 -;
상기 제1 컨택 구역에서 상기 전기 전도성 층의 각각의 하부 전기 전도성 층과 컨택하는 제1 컨택 비아 구조를 형성하는 단계;
상기 제2 컨택 구역에서 상기 전기 전도성 층의 각각의 중간 전기 전도성 층과 컨택하는 제2 컨택 비아 구조를 형성하는 단계;
상기 제3 컨택 구역에서 상기 전기 전도성 층의 각각의 상부 전기 전도성 층과 컨택하는 제3 컨택 비아 구조를 형성하는 단계;
상기 전기 전도성 층을 드라이빙하도록 구성된 워드 라인 드라이버를 포함하는 로직 다이를 제공하는 단계; 및
상기 로직 다이를 상기 메모리 다이에 본딩하는 단계- 상기 워드 라인 드라이버는 상기 로직 다이에 위치되는 로직측 금속 인터커넥트 구조를 통해 그리고 상기 메모리 다이에 위치되는 메모리측 금속 인터커넥트 구조를 통해 그리고 상기 제1 컨택 비아 구조, 상기 제2 컨택 비아 구조, 또는 상기 제3 컨택 비아 구조로부터 선택되는 각각의 컨택 비아 구조를 통해 상기 전기 전도성 층의 노드에 전기적으로 연결됨 -를 포함하는, 방법.
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