KR20200114285A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 실시예들은 반도체 메모리 장치에 관한 것으로서, 제1 영역, 상기 제1 영역으로부터 제1 방향으로 연장된 제2 영역, 상기 제2 영역으로부터 상기 제1 방향으로 연장된 제3 영역이 정의된 제1 기판과, 상기 제1 기판 상에 번갈아 적층된 전극들 및 층간절연층들을 포함하는 메모리 블록과, 상기 제2 영역에서 상기 메모리 블록을 제1 전극 구조체 및 제2 전극 구조체로 분리하는 슬릿과, 상기 제2 영역에서 상기 메모리 블록에 서로 다른 깊이로 형성되고 상기 슬릿에 의해 분할되는 복수의 계단형 홈들을 포함할 수 있다. 상기 제2 영역에서 상기 제1 전극 구조체와 상기 제2 전극 구조체는 상기 제1 방향과 교차되는 제2 방향으로 상기 슬릿을 사이에 두고 서로 인접하여 배치될 수 있다. 상기 제1 전극 구조체의 전극들 각각은 상기 계단형 홈들의 어느 하나에서 상부에 위치하는 다른 전극에 의해 노출되는 제1 패드 영역을 갖고, 상기 제2 전극 구조체의 전극들 각각은 상기 계단형 홈들의 어느 하나에서 상부에 위치하는 다른 전극에 의해 노출되는 제2 패드 영역을 갖되, 상기 제1 전극 구조체의 제1 패드 영역들과 상기 제2 전극 구조체의 상기 제2 패드 영역들은 서로 동일한 계단형 홈 내에 위치하고 서로 동일한 층에 배치된 것끼리 상기 슬릿을 사이에 두고 상기 제2 방향으로 인접하여 배치될 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명의 실시예들은 3차원 구조의 반도체 메모리 장치에 관한 것이다.
최근 반도체 메모리 장치가 대용량화 및 고집적화됨에 따라서 반도체 메모리 장치의 동작 및 전기적 연결을 위해 반도체 메모리 장치에 포함되는 배선의 개수가 많아지고 있는 반면에 배선 배치에 할당되는 면적은 감소되고 있다. 이에 따라, 배선의 구조를 단순화하고 배선이 차지하는 면적을 줄일 수 있는 방안이 요구되고 있다.
본 발명의 실시예들은 배선의 구조를 단순화시킬 수 있고 배선이 차지하는 면적을 줄일 수 있는 반도체 메모리 장치를 제시할 수 있다.
일 측면에서, 본 발명의 실시예들은 제1 영역, 상기 제1 영역으로부터 제1 방향으로 연장된 제2 영역, 상기 제2 영역으로부터 상기 제1 방향으로 연장된 제3 영역이 정의된 제1 기판과, 상기 제1 기판 상에 번갈아 적층된 전극들 및 층간절연층들을 포함하는 메모리 블록과, 상기 제2 영역에서 상기 메모리 블록을 제1 전극 구조체 및 제2 전극 구조체로 분리하는 슬릿과, 상기 제2 영역에서 상기 메모리 블록에 서로 다른 깊이로 형성되고 상기 슬릿에 의해 분할되는 복수의 계단형 홈들을 포함할 수 있다. 상기 제2 영역에서 상기 제1 전극 구조체와 상기 제2 전극 구조체는 상기 제1 방향과 교차되는 제2 방향으로 상기 슬릿을 사이에 두고 서로 인접하여 배치될 수 있다. 상기 제1 전극 구조체의 전극들 각각은 상기 계단형 홈들의 어느 하나에서 상부에 위치하는 다른 전극에 의해 노출되는 제1 패드 영역을 갖고, 상기 제2 전극 구조체의 전극들 각각은 상기 계단형 홈들의 어느 하나에서 상부에 위치하는 다른 전극에 의해 노출되는 제2 패드 영역을 갖되, 상기 제1 전극 구조체의 제1 패드 영역들과 상기 제2 전극 구조체의 상기 제2 패드 영역들은 서로 동일한 계단형 홈 내에 위치하고 서로 동일한 층에 배치된 것끼리 상기 슬릿을 사이에 두고 상기 제2 방향으로 인접하여 배치될 수 있다.
상기 메모리 블록 상부에 배치되며 각각 동일한 층에 배치된 제1 패드 영역 및 제2 패드 영역에 공통으로 연결되는 복수의 배선들을 더 포함할 수 있다. 상기 배선들은 상기 메모리 블록의 상기 제2 방향 폭 내에 배치될 수 있다.
다른 측면에서, 본 발명의 실시예들은 제1 영역, 상기 제1 영역으로부터 제1 방향으로 연장된 제2 영역, 상기 제2 영역으로부터 상기 제1 방향으로 연장된 제3 영역이 정의된 기판; 상기 기판 상에 교대로 적층되는 복수의 전극들 및 복수의 층간절연층들을 각각 포함하며 제1 슬릿을 사이에 두고 상기 제1 방향과 교차되는 제2 방향으로 인접하여 배치되는 제1,제2 메모리 블록; 상기 제1,제2 메모리 블록 각각을 제1 전극 구조체 및 제2 전극 구조체로 분리하는 제2 슬릿; 상기 제2 영역에서 상기 제1,제2 메모리 블록에 서로 다른 깊이로 형성되며 상기 제1 슬릿 및 상기 제2 슬릿에 의해 분할되는 복수의 계단형 홈들;을 포함할 수 있다. 상기 제2 영역에서 상기 제1 전극 구조체와 상기 제2 전극 구조체는 상기 제2 슬릿을 사이에 두고 상기 제2 방향으로 서로 인접하여 배치되고, 상기 제1 전극 구조체의 전극들 각각은 상기 계단형 홈들의 어느 하나에서 상부에 위치하는 다른 전극들에 의해 노출되는 제1 패드 영역을 갖고, 상기 제2 전극 구조체의 전극들 각각은 상기 계단형 홈들의 어느 하나에서 상부에 위치하는 다른 전극들에 의해 노출되는 제2 패드 영역을 갖되, 상기 제1 전극 구조체의 제1 패드 영역들과 상기 제2 전극 구조체의 상기 제2 패드 영역들은 서로 동일한 계단형 홈 내에 위치하고 서로 동일한 층에 배치되는 것끼리 상기 제2 슬릿을 사이에 두고 상기 제2 방향으로 인접하여 배치될 수 있다.
본 발명의 실시예들은 배선의 구조를 단순화시킬 수 있는 반도체 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시된 메모리 블록들의 하나의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 평면도이다.
도 4는 도 3에 도시된 반도체 메모리 장치를 개략적으로 나타낸 사시도이다.
도 5a는 도 4의 A 부분을 확대 도시한 평면도이다.
도 5b는 도 5a의 일부분을 확대 도시한 평면도이다.
도 6은 도 5a의 Ⅰ-Ⅰ'라인에 따른 단면도이다.
도 7은 도 5a의 Ⅱ-Ⅱ'라인에 따른 단면도이다.
도 8은 도 5a의 Ⅲ-Ⅲ'라인에 따른 단면도이다.
도 9는 도 5a의 제2 계단형 홈 형성 부위를 개략적으로 도시한 사시도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 배선 구조를 설명하기 위한 평면도이다.
도 11은 도 10의 Ⅳ-Ⅳ'라인에 따른 단면도이다.
도 12는 도 10의 Ⅴ-Ⅴ'라인에 따른 단면도이다.
도 13은 도 10의 Ⅵ-Ⅵ'라인에 따른 단면도이다.
도 14는 도 10의 제2 계단형 홈 형성 부위를 개략적으로 도시한 사시도이다.
도 15a 내지 도 21a는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 제조 순서에 따라서 나타낸 평면도들이다.
도 15b 내지 도 21b는 도 15a 내지 도 21a의 Ⅶ-Ⅶ' 라인에 따른 단면도들이다.
도 22는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 평면도이다.
도 23은 도 22에 도시된 반도체 메모리 장치를 개략적으로 나타낸 사시도이다.
도 24는 도 22에 도시된 반도체 메모리 장치의 제1 내지 제4 컨택 영역을 나타낸 단면도이다.
도 25a 내지 도 25c는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도들이다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 27은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변 회로(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(MB)을 포함할 수 있다. 메모리 블록들(MB)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 로우 라인(RL) 및 비트 라인(BL)을 통해 액세스(access)될 수 있다. 메모리 셀은 공급되는 전력이 차단되는 경우에 저장된 데이터를 소실하는 휘발성 메모리 셀일 수도 있고, 공급되는 전원이 차단되더라도 저장된 데이터를 유지하는 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
로우 디코더(120)는 로우 라인들(RL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Lines) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다. 로우 디코더(120)는 로우 어드레스(X_A)에 따라서 메모리 셀 어레이(110)의 메모리 블록들(MB)의 하나를 선택할 수 있다. 로우 디코더(120)는 선택된 메모리 블록에 연결된 로우 라인들(RL)에 주변 회로(140)로부터의 동작 전압(V_X), 예컨대, 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 리드 전압(Vread)을 전달할 수 있다. 동작 전압(V_X)의 전달을 위하여, 로우 디코더(120)는 로우 라인들(RL)에 각각 연결되는 복수의 패스 트랜지스터들(Pass Transistors)을 포함할 수 있다.
페이지 버퍼 회로(130)는 비트 라인들(BL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼 회로(130)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(130)는 주변 회로(140)로부터 페이지 버퍼 제어신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(140)와 송수신할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 연결된 비트 라인을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(140)로 전송할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(140)로부터 수신되는 데이터 신호(DATA)에 기초하여 비트 라인에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(130)는 로우 디코더(120)에 의해 활성화되는 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(140)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)을 수신할 수 있고, 외부 장치와 데이터(DATA)를 주고 받을 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)으로부터 데이터(DATA)를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A) 및 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(140)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 상부면으로부터 수직하게 돌출되는 방향을 제3 방향(TD)으로 정의할 것이다. 제1 방향(FD)은 워드 라인들의 신장 방향 또는/및 비트 라인들의 배열 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향 또는/및 워드 라인들의 배열 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일 방향을 나타낸다. 제3 방향(TD)은 제 1 방향(FD) 및 제 2 방향(SD)을 따라 신장되는 평면과 수직한 방향에 해당할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'은 제3 방향(TD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 블록들(MB)의 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(MB)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 각각의 비트 라인들(BL)에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이러한 경우, 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
각각의 셀 스트링들(CSTR)은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에는 제1 방향(FD)으로 신장되는 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 배치될 수 있다. 드레인 선택 라인들(DSL) 각각은 대응하는 드레인 선택 트랜지스터들(DST)의 게이트에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트에 연결될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 평면도이고, 도 4는 도 3에 도시된 반도체 메모리 장치를 개략적으로 도시한 사시도이다.
반도체 메모리 장치(100)는 PUC(Peri Under Cell) 구조를 가질 수 있다. 도 3 및 도 4를 참조하면, 패스 트랜지스터 회로(120A), 페이지 버퍼 회로(130) 및 주변 회로(미도시)를 포함하는 로직 구조체(PERI)가 메모리 구조체(CELL) 하부에 배치될 수 있다. 메모리 구조체(CELL)는 메모리 셀 어레이(110)를 포함할 수 있다. 패스 트랜지스터 회로(120A)는 도 1에 도시된 로우 디코더(120)에 포함되는 구성으로, 복수의 패스 트랜지스터들(Pass Transistors)을 포함할 수 있다.
로직 구조체(PERI)의 적어도 일부분이 메모리 셀 어레이(110)의 하부에 배치되어 메모리 셀 어레이(110)와 수직 방향으로 중첩될 수 있다. 도 3 및 도 4를 참조로 하여 설명되는 실시예에서는 로직 구조체(PERI)의 패스 트랜지스터 회로(120A)가 메모리 셀 어레이(110)와 수직 방향으로 중첩하여 배치되는 경우를 나타낸다. 메모리 구조체(CELL)는 제1 기판(10)을 포함하고, 로직 구조체(PERI)는 제2 기판(11)을 포함할 수 있다. 메모리 셀 어레이(110)는 제1 기판(10) 상에 배치될 수 있고, 패스 트랜지스터 회로(120A), 페이지 버퍼 회로(130) 및 주변 회로(미도시)는 제2 기판(11) 상에 배치될 수 있다.
반도체 메모리 장치(100)는 제1 영역(R1), 제1 영역(R1)으로부터 제1 방향(FD)을 따라서 연장된 제2 영역(R2), 제2 영역(R2)으로부터 제1 방향(FD)을 따라서 연장된 제3 영역(R3)을 포함할 수 있다.
메모리 셀 어레이(110)는 제1 기판(10)의 제1 내지 제3 영역(R1 내지 R3) 상에 배치될 수 있다. 도시하지 않았지만, 메모리 셀 어레이(110)는 제3 방향(TD)을 따라서 교대로 적층되는 복수의 전극들 및 복수의 층간절연층들, 그리고, 복수의 전극들 및 복수의 층간절연층들을 관통하는 복수의 수직 채널(반도체 기둥)들을 포함할 수 있다.
패스 트랜지스터 회로(120A)는 제2 기판(11)의 제2 영역(R2) 상에 배치될 수 있다. 패스 트랜지스터 회로(120A)는 메모리 셀 어레이(110)의 전극들에 동작 전압을 전달하는 복수의 패스 트랜지스터들을 포함할 수 있다.
페이지 버퍼 회로(130)는 제2 기판(11)의 가장자리에 제1 방향(FD)을 따라서 연장되는 형상을 가지도록 배치될 수 있다. 페이지 버퍼 회로(130)는 제1 내지 제3 영역(R1 내지 R3)을 제1 방향(FD)으로 가로지르는 형상을 가지도록 배치될 수 있다. 페이지 버퍼 회로(130)에 포함된 엘리먼트들, 즉 페이지 버퍼들(도 1의 PB)은 제1 방향(FD)을 따라서 배열될 수 있다.
도시하지 않았지만, 제2 영역(R2)에는 메모리 셀 어레이(110)의 전극들과 패스 트랜지스터 회로(120A) 사이를 전기적으로 연결하는 컨택 플러그들 및 배선들을 포함하는 배선 구조체가 마련될 수 있다. 배선 구조체와의 연결을 위하여, 메모리 셀 어레이(110)는 제2 영역(R2)에 계단 구조를 구비할 수 있다.
반도체 메모리 장치의 집적도가 증가함에 따라 메모리 셀 어레이(110)에 포함되는 전극들 및 전극들에 동작 전압을 전달하는 패스 트랜지스터들의 개수가 증가하고 있으며, 이에 따라 전극들과 패스 트랜지스터들 간을 연결하는 배선의 개수가 많아지고 배선의 구조가 복잡해지게 되어 배선 설계가 어려워지고 있다.
배선 설계의 어려움을 해결하기 위한 하나의 방법으로, 단위 메모리 블록의 사이즈를 늘려 메모리 블록의 개수를 줄이는 방법이 있을 수 있다. 메모리 블록의 개수를 줄이면 패스 트랜지스터들의 개수가 감소하므로 패스 트랜지스터들과 메모리 셀 어레이(110)의 전극들 간을 연결하는 배선의 개수를 줄일 수 있을 것이다. 그러나, 단위 메모리 블록의 사이즈를 늘리면 단위 메모리 블록에 포함되는 셀 스트링의 개수가 늘어나게 되어 메모리 블록이 폐일(fail)될 가능성이 커지게 되므로 폐일 메모리 블록(fail memory block)을 대체하기 위한 스페어 메모리 블록(spare memory block)의 개수를 늘려야 할 것이다. 그러나, 스페어 메모리 블록의 개수가 늘어나면 칩 사이즈가 커지므로 단위 웨이퍼 당 칩의 개수, 즉 넷 다이(net die)가 감소할 것이다.
배선 설계의 어려움을 해결하기 위한 다른 방법으로, 배선층의 개수를 늘리는 방법이 있을 수 있다. 배선층의 개수를 늘리면 배선 배치에 활용 가능한 레이아웃 면적이 늘어나므로 배선 설계의 자유도가 증가하여 배선 설계가 용이할 것이다. 그러나, 배선층의 개수를 늘리면 반도체 메모리 장치의 제작 비용이 증가하여 제품의 가격 경쟁력이 떨어질 것이다.
본 발명의 실시예들은 메모리 블록의 사이즈 증가 및 배선층의 개수 증가 없이 전술한 배선 설계의 어려움을 해결할 수 있는 반도체 메모리 장치를 제시할 수 있다.
도 5a는 도 4의 A 부분을 확대 도시한 평면도이고, 도 5b는 도 5a의 일부분을 확대 도시한 평면도이다.
도 5a 및 도 5b를 참조하면, 제1 기판(10)은 제1 영역(R1), 제1 영역(R1)으로부터 제1 방향(FD)을 따라서 연장된 제2 영역(R2), 제2 영역(R2)으로부터 제1 방향(FD)을 따라서 연장된 제3 영역(R3)을 포함할 수 있다. 제2 영역(R2)은 제1 방향(FD)을 따라서 일렬로 배치되는 복수의 컨택 영역들(예를 들어, CNR1 내지 CNR4)을 포함할 수 있다. 이하, 설명의 편의를 위하여 제2 영역(R2)이 제1 내지 제4 컨택 영역(CNR1 내지 CNR4)을 포함하는 경우를 예로 들어 설명하나 본 발명의 실시예는 이에 한정되는 것은 아니다.
제1 기판(10)의 제1 내지 제3 영역(R1 내지 R3) 상에 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)이 배치될 수 있다. 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)은 제1 슬릿(S1)을 사이에 두고 제2 방향(SD)으로 서로 인접하여 배치될 수 있다. 제1, 제2 메모리 블록(MB2) 각각은 제1 슬릿(S1)과 접하는 일측벽 및 일측벽과 대향하는 타측벽을 가질 수 있다.
제1 슬릿(S1)은 제1 방향(FD)을 따라서 신장되는 라인 형태를 가질 수 있으며, 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)은 제1 슬릿(S1)에 의해서 서로 분리될 수 있다. 도면으로 나타내지 않았지만, 메모리 셀 어레이(도 4의 110)는 제1, 제2 메모리 블록(MB1,MB2) 쌍(pair)을 복수개 포함할 수 있으며, 제1, 제2 메모리 블록 쌍은 제2 방향(SD)을 따라서 반복적으로 배치될 수 있다. 제1 방향(FD)은 제1,제2 메모리 블록(MB1, MB2)의 길이 방향에 해당할 수 있고, 제2 방향(SD)은 제1,제2 메모리 블록(MB1, MB2)의 폭 방향에 해당할 수 있다.
제1, 제2 메모리 블록(MB1,MB2) 각각은 제2 영역(R2)에서 제2 슬릿(S2)에 의해서 제1 전극 구조체(ES1) 및 제2 전극 구조체(ES2)로 분리될 수 있다. 제2 슬릿(S2)은 제1 방향(FD)을 따라서 신장되는 제1 부분(S21), 제1 영역(R1)과 인접한 제2 영역(R2)의 가장자리에서 제1 부분(S21)으로부터 제1 슬릿(S1)의 반대쪽을 향해 제2 방향(SD)을 따라서 신장되며 제1 부분(S21)과 제1 메모리 블록(MB1) 또는 제2 메모리 블록(MB2)의 타측벽 간을 연결하는 제2 부분(S22), 그리고 제3 영역(R3)과 인접한 제2 영역(R2)의 가장자리에서 제1 부분(S21)으로부터 제1 슬릿(S1)을 향해 제2 방향(SD)을 따라서 신장되며 제1 부분(S21)과 제1 메모리 블록(MB1) 또는 제2 메모리 블록(MB2)의 일측벽 간을 연결하는 제3 부분(S23)을 포함할 수 있다.
제1 전극 구조체(ES1)는 제1 영역(R1) 및 제2 영역(R2) 상에 배치될 수 있고, 제2 전극 구조체(ES2)는 제3 영역(R3) 및 제2 영역(R2) 상에 배치될 수 있다. 제1 영역(R1)에서 제1 전극 구조체(ES1)는 제1 메모리 블록(MB1) 또는 제2 메모리 블록(MB2)과 실질적으로 동일한 폭을 가질 수 있다. 제2 영역(R2)에서 제1 전극 구조체(ES1)는 제1 메모리 블록(MB1) 또는 제2 메모리 블록(MB2)보다 작은 폭을 가질 수 있다. 제3 영역(R3)에서 제2 전극 구조체(ES2)는 제1 메모리 블록(MB1) 또는 제2 메모리 블록(MB2)과 실질적으로 동일한 폭을 가질 수 있다. 제2 영역(R2)에서 제2 전극 구조체(ES2)는 제1 메모리 블록(MB1) 또는 제2 메모리 블록(MB2)보다 작은 폭을 가질 수 있다
예를 들어, 제1 메모리 블록(MB1) 또는 제2 메모리 블록(MB2)의 폭이 Wb인 경우, 제1 전극 구조체(ES1)는 제1 영역(R1)에서 Wb의 폭을 가질 수 있고 제2 영역(R2)에서 Wb보다 작은 Wf1의 폭을 가질 수 있다. 그리고, 제2 전극 구조체(ES2)는 제3 영역(R3)에서 Wb의 폭을 가질 수 있고, 제2 영역(R2)에서 Wb보다 작은 Wf2의 폭을 가질 수 있다.
제2 영역(R2)에서 제1 메모리 블록(MB1)의 제1 전극 구조체(ES1)와 제2 메모리 블록(MB2)의 제1 전극 구조체(ES1)는 제1 슬릿(S1)을 사이에 두고 서로 인접하여 배치될 수 있다. 제2 영역(R2)에서 제1 메모리 블록(MB1)의 제2 전극 구조체(ES2)와 제2 메모리 블록(MB2)의 제2 전극 구조체(ES2) 사이에 제1 메모리 블록(MB1)의 제1 전극 구조체(ES1) 및 제2 메모리 블록(MB2)의 제1 전극 구조체(ES1)가 배치될 수 있다. 이러한 경우, 제2 영역(R2)에서 제1 전극 구조체(ES1)의 폭은 제2 전극 구조체(ES2)의 폭보다 작을 수 있다. 예컨대, 제2 영역(R2)에서 제1 전극 구조체(ES1)의 폭이 Wf1이고 제2 전극 구조체(ES2)의 폭이 Wf2인 경우에, Wf1은 Wf2보다 작을 수 있다.
제1,제2 메모리 블록(MB1,MB2)에 복수의 트렌치들(T1 내지 T3), 복수의 계단형 홈들(H1 내지 H4) 및 복수의 더미 계단형 홈들(DH1 내지 DH3)이 마련될 수 있다.
트렌치들(T1 내지 T3)은 제2 컨택 영역(CNR2)에 배치되는 제1 트렌치(T1), 제3,제4 컨택 영역(CNR3,CNR4)에 배치되는 제2 트렌치(T2), 제4 컨택 영역(CNR4)에 제2 트렌치(21)와 중첩하여 배치되는 제3 트렌치(T3)을 포함할 수 있다. 비록, 본 실시예에서는 하나의 제2 트렌치(T2)가 제3,제4 컨택 영역(CNR3,CNR4)에 공통으로 제공되는 경우를 나타내나, 이에 한정되는 것은 아니다. 제2 트렌치(T2)는 제3,제4 컨택 영역(CNR3,CNR4) 각각에 개별적으로 제공될 수도 있다.
제1 내지 제3 트렌치(T1 내지 T3)는 평면적인 관점에서 제2 방향(SD)으로 제1,제2 메모리 블록(MB1,MB2)의 제1 전극 구조체들(ES1)을 완전히 가로지르고 제1,제2 메모리 블록(MB1,MB2)의 제2 전극 구조체(ES2)을 부분적으로 가로지를 수 있다. 제1 내지 제3 트렌치(T1 내지 T3)는 제2 방향(SD)으로 제1 전극 구조체(ES1)를 관통하고, 제2 슬릿(S2)과 접하는 제2 전극 구조체(ES2)의 일측면을 관통하되 일측면과 대향하는 제2 전극 구조체(ES2)의 타측면에 도달하지 않는 길이로 형성될 수 있다.
계단형 홈들(H1 내지 H4)은 제1 내지 제4 컨택 영역(CNR1 내지 CNR4)에 각각 배치되는 제1 내지 제4 계단형 홈(H1 내지 H4)을 포함할 수 있다.
제1 계단형 홈(H1)은 제1 컨택 영역(CNR1)에 배치되며 평면적인 관점에서 제1,제2 메모리 블록(MB1,MB2)을 제2 방향(SD)으로 가로지를 수 있다.
제2 계단형 홈(H2)은 제1 트렌치(T1) 내부에 배치되며, 평면적인 관점에서 제1 트렌치(T1)를 제2 방향(SD)으로 가로지를 수 있다. 제2 계단형 홈(H2)의 제2 방향(SD) 폭은 제1 트렌치(T1)의 제2 방향(SD) 폭과 실질적으로 동일할 수 있다. 제3 계단형 홈(H3)은 제2 트렌치(T2) 내부에 배치되며, 평면적인 관점에서 제2 트렌치(T2)를 제2 방향(SD)으로 가로지를 수 있다. 제3 계단형 홈(H3)의 제2 방향(SD) 폭은 제2 트렌치(T2)의 제2 방향(SD) 폭과 실질적으로 동일할 수 있다. 제4 계단형 홈(H4)은 제3 트렌치(T3) 내부에 배치되며 제3 트렌치(T3)를 제2 방향(SD)으로 가로지를 수 있다. 제4 계단형 홈(H4)의 제2 방향(SD) 폭은 제3 트렌치(T3)의 제2 방향(SD) 폭과 실질적으로 동일할 수 있다.
제2 내지 제4 계단형 홈(H2 내지 H4)은 평면적인 관점에서 제2 방향(SD)으로 제1,제2 메모리 블록(MB1,MB2)의 제1 전극 구조체들(ES1)을 완전히 가로지르고 제1,제2 메모리 블록(MB1,MB2)의 제2 전극 구조체(ES2)을 부분적으로 가로지를 수 있다. 제2 내지 제4 계단형 홈(H2 내지 H4)은 제2 방향(SD)으로 제1 전극 구조체(ES1)를 관통하고, 제2 슬릿(S2)과 접하는 제2 전극 구조체(ES2)의 일측면을 관통하되 일측면과 대향하는 제2 전극 구조체(ES2)의 타측면에 도달하지 않는 길이로 형성될 수 있다.
제2 전극 구조체(ES2)의 전극들 중 상부에 위치하는 일부 전극들은 제1 계단형 홈(H1)에 의해서 분할될 수 있다. 일부 전극들을 제외한 제2 전극 구조체(ES2)의 나머지 전극들은 제1 내지 제4 계단형 홈(H1 내지 H4)에 의해 분할되지 않는다.
제1 내지 제3 트렌치(T1 내지 T3) 및 제1 내지 제4 계단형 홈(H1 내지 H4)은 제1 슬릿(S1) 및 제2 슬릿들(S2)의 제1 부분(S21)에 의해 분할될 수 있다.
더미 계단형 홈들(DH1 내지 DH3)은 제2 컨택 영역(CNR2)에 배치되는 제1 더미 계단형 홈들(DH1), 제3 컨택 영역(CNR3)에 배치되는 제2 더미 계단형 홈들(DH2) 및 제4 컨택 영역(CNR4)에 배치되는 제3 더미 계단형 홈들(DH3)을 포함할 수 있다.
제1 더미 계단형 홈들(DH1)은 제1 트렌치(T1)의 양측에 배치되며 각각 제1 트렌치(T1)와 제1 메모리 블록(MB1) 또는 제2 메모리 블록(MB2)의 타측벽 간을 연결할 수 있다. 평면적인 관점에서, 제1 더미 계단형 홈들(DH1)과 제2 계단형 홈(H2)은 제2 방향(SD)을 따라서 일렬로 배치될 수 있다.
제2 더미 계단형 홈들(DH2) 및 제3 더미 계단형 홈들(DH3)은 제2 트렌치(T2)의 양측에 배치되며 제2 트렌치(T2)와 제1 메모리 블록(MB1) 또는 제2 메모리 블록(MB2)의 타측벽 간을 연결할 수 있다. 평면적인 관점에서, 제2 더미 계단형 홈들(DH2)과 제3 계단형 홈(H3)은 제2 방향(SD)을 따라서 일렬로 배치될 수 있고, 제3 더미 계단형 홈들(DH3)과 제4 계단형 홈(H4)은 제2 방향(SD)을 따라서 일렬로 배치될 수 있다.
제1, 제2 메모리 블록(MB1,MB2)은 제2 영역(R2)에서 제1 슬릿(S1)을 기준으로 대칭적인 구조를 가질 수 있다. 제1,제3 영역(R1,R3)에는 제1,제2 메모리 블록(MB1,MB2)을 수직적으로 관통하는 복수의 채널 구조체들(CH)이 마련될 수 있다.
이하, 도 6 내지 도 9를 더 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치를 보다 구체적으로 설명하면 다음과 같다.
도 6은 도 5a의 Ⅰ-Ⅰ'라인에 따른 단면도이고, 도 7은 도 5a의 Ⅱ-Ⅱ'라인에 따른 단면도이고, 도 8은 도 5a의 Ⅲ-Ⅲ'라인에 따른 단면도이고, 도 9는 도 5b의 제2 계단형 홈(H2)을 개략적으로 도시한 사시도이다.
도 6 내지 도 8을 참조하면, 제1,제2 메모리 블록(MB1,MB2) 각각은 제1 기판(10) 상에 번갈아 적층되는 복수의 전극들(22) 및 복수의 층간절연층들(24)을 포함할 수 있다. 제1 기판(10)은 다결정 실리콘막으로 구성될 수 있다.
전극들(22)은 도 1을 참조로 하여 설명된 로우 라인들(RL)에 해당될 수 있다. 전극들(22) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인으로 이용될 수 있고, 최상부로부터 적어도 하나의 층은 드레인 선택 라인으로 이용될 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극들(22)은 워드 라인들로 이용될 수 있다.
전극들(22)은 도전 물질을 포함할 수 있으며, 예를 들어 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간절연층들(24)은 절연 물질을 포함하며, 예를 들어 실리콘 산화막으로 이루어질 수 있다.
채널 구조체들(CH)은 제1,제3 영역(R1,R3)에서 층간절연층들(24) 및 전극들(22)을 수직적으로 관통할 수 있다. 채널 구조체들(CH) 각각은 채널층(40) 및 게이트절연층(42)을 포함할 수 있다. 채널층(40)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 채널층(40)은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수 있다. 도시하지 않았지만, 채널층은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다.
게이트절연층(42)은 채널층(40)의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트절연층(42)은 도시하지 않았지만 채널층(40)의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물 등의 단일막 또는 적층막을 포함할 수 있다. 일부 실시예에서, 게이트절연층(42)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 전극들(22)이 채널 구조체들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들, 메모리 셀들, 드레인 선택 트랜지스터들이 형성될 수 있다.
제1 내지 제4 계단형 홈(H1 내지 H4), 제1 내지 제3 더미 계단형 홈(DH1 내지 DH3) 및 제1 내지 제3 트렌치(T1 내지 T3)가 제2 영역(R2)에서 제1,제2 메모리 블록(MB1,MB2)의 적어도 일부분을 관통할 있다.
제1 내지 제3 트렌치(T1 내지 T3)의 바닥면들은 서로 다른 깊이에 배치될 수 있다. 예를 들어, 제1 트렌치(T1)의 바닥면은 제1,제2 메모리 블록(MB1,MB2)의 상부면으로부터 제1 깊이(dT1)에 배치될 수 있고, 제2 트렌치(T2)의 바닥면은 제1,제2 메모리 블록(MB1,MB2)의 상부면으로부터 제1 깊이(dT1)보다 깊은 제2 깊이(dT2)에 배치될 수 있다. 제3 트렌치(T3)의 바닥면은 제1,제2 메모리 블록(MB1,MB2)의 상부면으로부터 제2 깊이(dT2)보다 깊은 제3 깊이(dT3)에 배치될 수 있다. 이에 따라, 제1 기판(10)의 상부면으로부터 제1 내지 제3 트렌치(T1 내지 T3)의 바닥면에 이르는 높이는 서로 다를 수 있다.
제1 내지 제4 계단형 홈(H1 내지 H4) 각각은 제1 방향(FD)으로 마주하며 서로 대칭되는 1쌍의 계단 구조를 포함할 수 있다. 제1 내지 제4 계단형 홈(H1 내지 H4)의 계단 구조들은 서로 동일한 개수의 스텝들을 포함할 수 있으며, 스텝들 각각의 높이는 전극들(22)의 수직적 피치에 해당할 수 있다.
제1 계단형 홈(H1)은 제1,제2 메모리 블록(MB1,MB2)의 상부면으로부터 제1,제2 메모리 블록(MB1,MB2)을 파고 들어가는 형태를 가질 수 있다. 제2 계단형 홈(H2)은 제1 트렌치(T1)의 바닥면으로부터 제1,제2 메모리 블록(MB1,MB2)을 파고 들어가는 형태를 가질 수 있다. 제3 계단형 홈(H3)은 제2 트렌치(T2)의 바닥면으로부터 제1,제2 메모리 블록(MB1,MB2)을 파고 들어가는 형태를 가질 수 있다. 제4 계단형 홈(H4)은 제3 트렌치(T3)의 바닥면으로부터 제1,제2 메모리 블록(MB1,MB2)을 파고 들어가는 형태를 가질 수 있다.
제1 내지 제4 계단형 홈(H1 내지 H4)는 서로 동일한 깊이(dH)를 가질 수 있다. 제1 내지 제4 계단형 홈(H1 내지 H4)이 서로 다른 높이에 배치된 표면으로부터 서로 동일한 깊이로 형성되므로, 제1 내지 제4 계단형 홈(H1 내지 H4)의 바닥면은 서로 다른 높이에 배치될 수 있다.
도 5b 및 도 9에 도시된 바와 같이, 제1 전극 구조체(ES1)에 포함된 전극들(22) 각각은 제1 내지 제4 계단형 홈(H1 내지 H4)의 어느 하나에서 상부에 위치하는 다른 전극(22)에 의해 노출되는 제1 패드 영역(LP1)을 가질 수 있다. 제1 패드 영역들(LP1)의 제2 방향(SD)의 폭은 제2 영역(R2)의 제1 전극 구조체(ES1)의 폭과 실질적으로 동일할 수 있다.
제2 전극 구조체들(ES2)에 포함된 전극들(22) 각각은 제1 내지 제4 계단형 홈(H1 내지 H4)의 어느 하나에서 상부에 위치하는 다른 전극(22)에 의해 노출되는 제2 패드 영역(LP2)을 가질 수 있다. 제2 패드 영역들(LP2)의 제2 방향(SD)의 폭은 제2 전극 구조체(ES2)에 마련된 계단형 홈들(H1 내지 H4)의 제2 방향(SD) 폭과 실질적으로 동일할 수 있다. 제2 전극 구조체(ES2)에 마련된 제1 계단형 홈(H1)의 제2 방향(SD) 폭이 제2 전극 구조체(ES2)에 마련된 제2 내지 제4 계단형 홈(H2 내지 H4)의 제2 방향(SD) 폭보다 큰 경우에, 제1 계단형 홈(H1) 측의 제2 패드 영역들(LP2)의 제2 방향(SD) 폭은 제2 내지 제4 계단형 홈(H2 내지 H4) 측의 제2 패드 영역들(LP2)의 제2 방향(SD) 폭보다 크다.
제1 패드 영역들(LP1)은 평면적인 관점에서 제2 슬릿(S2)의 제1 부분(S21)과 접하며 제1 방향(FD)을 따라서 일렬로 배치될 수 있다. 제2 패드 영역들(LP2)은 평면적인 관점에서 제2 슬릿(S2)의 제1 부분(S21)과 접하며 제1 방향(FD)을 따라서 일렬로 배치될 수 있다. 제1 패드 영역들(LP1)과 제2 패드 영역들(LP2)은 제2 슬릿(S2)의 제1 부분(S21)을 사이에 두고 서로 나란하게 배치될 수 있다.
제1,제2 메모리 블록(MB1,MB2) 각각에서 제1 전극 구조체(ES1)의 전극들(22)의 제1 패드 영역들(LP1)과 제2 전극 구조체(ES2)의 전극들(22)의 제2 패드 영역들(LP2)은 동일한 계단형 홈 내에 위치하며 서로 동일한 층에 배치되는 것끼리 제2 슬릿(S2)을 사이에 두고 제2 방향(SD)으로 인접하여 배치될 수 있다. 제2 슬릿(S2)을 사이에 두고 제2 방향(SD)으로 서로 인접하여 배치되는 제1 패드 영역(LP1)과 제2 패드 영역(LP2)은 서로 같은 층에 위치할 수 있다. 도 9에는 제2 계단형 홈(H2)만을 나타내었으나, 제2 계단형 홈(H2) 외의 다른 계단형 홈들도 이와 유사한 형태를 가질 수 있다.
도 7을 참조하면, 제1 내지 제3 더미 계단형 홈(DH1 내지 DH3)은 제1,제2 메모리 블록(MB1,MB2)의 상부면으로부터 제1,제2 메모리 블록(MB1,MB2)을 파고 들어가는 형태를 가질 수 있다. 제1 내지 제3 더미 계단형 홈(DH1 내지 DH3) 각각은 제1 방향(FD)으로 마주하며 서로 대칭되는 1쌍의 계단 구조를 포함할 수 있다. 제1 내지 제3 더미 계단형 홈(DH1 내지 DH3)의 계단 구조들은 서로 동일한 개수의 스텝들을 포함할 수 있으며, 스텝들 각각의 높이는 전극들(22)의 수직적 피치에 해당할 수 있다. 제1 내지 제3 더미 계단형 홈(DH1 내지 DH4)의 계단 구조들 각각의 스텝 수는 제1 내지 제4 계단형 홈(H1 내지 H4)의 계단 구조들 각각의 스텝 수와 동일할 수 있다.
제1 내지 제3 더미 계단형 홈(DH1 내지 DH3)은 제1 계단형 홈(H1)과 동일한 깊이(dH)를 가질 수 있다. 이러한 경우, 제1 내지 제3 더미 계단형 홈(DH1 내지 DH3)의 바닥면은 제1 계단형 홈(H1)의 바닥면과 동일한 평면 상에 배치될 수 있다.
도 5a, 도 5b 및 도 7을 다시 참조하면, 제2 영역(R2)에서 제2 전극 구조체(ES2)의 전극들(22) 중 상부에 적층된 일부 전극들(22)은 제1 계단형 홈(H1) 및 제1 내지 제3 더미 계단형 홈(DH1 내지 DH3)에 의해 복수로 분리될 수 있다. 제2 전극 구조체(ES2)의 전극들(22) 중 상부에 적층된 일부 전극들(22)은 제1 내지 제3 더미 계단형 홈(DH1 내지 DH3) 형성 부위에서 상부에 위치하는 다른 전극에 의해 노출되는 제3 패드 영역들(LP3)을 가질 수 있다.
도 6 내지 도 8을 다시 참조하면, 로직 구조체(PERI)는 제2 기판(11) 상에 배치되는 복수의 로직 회로 소자들(TR), 로직 회로 소자들(TR)을 덮는 하부 절연층들(51A 내지 51D), 하부 절연층들(51A 내지 51D) 내에 배치되며 로직 회로 소자들(TR)에 전기적으로 연결되는 하부 배선들(52A 내지 52C) 및 하부 컨택 플러그들(53)을 포함할 수 있다.
제2 기판(11)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
로직 회로 소자들(TR)은 수평 트랜지스터들을 포함할 수 있다. 로직 회로 소자들(TR)이 수평 트랜지스터로 이루어지는 경우에, 로직 회로 소자들(TR) 각각은 게이트(G) 및 소스/드레인 영역(JS/JD)를 포함할 수 있다. 로직 회로 소자들(TR)은 도 1의 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변 회로(140)를 구성할 수 있다. 일 실시예에서, 제2 영역(R2)에 배치되는 로직 회로 소자들(TR)은 로우 디코더(120)의 패스 트랜지스터들에 해당할 수 있다.
하부 절연층들(51A 내지 51D)은 제2 기판(11) 상에 순차로 배치되는 제1 내지 제4 하부 절연층을 포함할 수 있다. 하부 배선들(52A 내지 52C)은 제1 하부 절연층(51A) 상에 배치되는 제1 하부 배선들(52A), 제2 하부 절연층(51B) 상에 배치되는 제2 하부 배선들(52B), 제3 하부 절연층(51C) 상에 배치되는 제3 하부 배선들(52C)을 포함할 수 있다. 제1 내지 제3 하부 절연층(51A 내지 51C)을 관통하는 하부 컨택 플러그들(53)이 형성되어 로직 회로 소자들(TR)과 제1 하부 배선들(52A) 사이, 그리고 서로 다른 층에 배치된 하부 배선들(52A 내지 52C) 사이를 전기적으로 연결할 수 있다.
도 10 내지 도 14는 본 발명의 일 실시예에 따른 상부 배선의 구조를 설명하기 위한 도면들이다. 구체적으로, 도 10은 평면도이고, 도 11은 도 10의 Ⅳ-Ⅳ'라인에 따른 단면도이고, 도 12는 도 10의 Ⅴ-Ⅴ'라인에 따른 단면도이고, 도 13은 도 10의 Ⅵ-Ⅵ'라인에 따른 단면도이고, 도 14는 도 10의 제2 계단형 홈(H2) 형성 부위를 개략적으로 도시한 사시도이다.
도 10 내지 도 13을 참조하면, 제1,제2 메모리 블록(MB1,MB2) 상에 제1 상부 절연층(61)이 형성되어 제1,제2 메모리 블록(MB1,MB2)를 덮을 수 있다. 제1 상부 절연층(61)은 채널 구조체들(CH) 및 제1, 제2 슬릿(S1,S2)에 의해 관통될 수 있다. 제1 상부 절연층(61) 상에는 제2 상부 절연층(62)이 형성되어 제1,제2 슬릿(S1,S2)을 채우고 채널 구조체들(CH)을 덮을 수 있다. 제1,제2 상부 절연층(61,62)은 절연 물질, 예컨대 실리콘 산화막을 포함할 수 있다.
제2 상부 절연층(62) 상에 복수의 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제2 방향(SD)을 따라서 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인들(BL)의 하부에는 제2 상부 절연층(62)을 관통하는 비트 라인 컨택들(BLC)이 형성될 수 있으며, 비트 라인들(BL)은 비트 라인 컨택들(BLC)을 통해서 채널 구조체들(CH)의 채널층들(40)에 전기적으로 연결될 수 있다.
앞서 도 5a 내지 도 9를 참조로 하여 설명한 바와 같이, 제2 영역(R2)에서 제2 전극 구조체(ES2)의 전극들(22) 중 상부에 적층된 일부 전극들(22)은 제1 계단형 홈(H1) 및 제1 내지 제3 더미 계단형 홈(DH1 내지 DH3)에 의해 분리될 수 있다.
단일 메모리 블록(MB1 또는 MB2)에 포함된 제2 전극 구조체(ES2)의 전극들은 서로 동일한 층에 배치된 것끼리 등전위를 가져야 하므로, 분리된 전극들(22) 간을 전기적으로 연결할 필요가 있다.
분리된 전극들(22) 간을 전기적으로 연결하기 위하여, 도 10 및 도 12에 도시된 바와 같이, 제2 상부 절연층(62) 상에 제1 상부 배선들(70)이 마련될 수 있다. 제1 상부 배선들(70)은 제1 방향(FD)으로 신장될 수 있다.
앞서, 도 5b를 참조로 하여 설명한 바와 같이, 제2 전극 구조체(ES2)의 전극들(22) 중 상부에 적층된 일부 전극들(22) 각각은 제1 계단형 홈(H1) 하부에서 다른 전극에 의해 노출되는 제2 패드 영역(LP2)을 가질 수 있다. 제2 전극 구조체(ES2)의 전극들(22) 중 상부에 적층된 일부 전극들(22)은 제3 더미 계단형 홈(H3) 하부에서 상부에 위치하는 다른 전극에 의해 노출되는 제3 패드 영역들(LP3)을 가질 수 있다.
도 10 및 도 12를 다시 참조하면, 제1 상부 배선들(70) 하부에는 제2,제1 상부 절연층(62,61)을 관통하여 제1 계단형 홈(H1) 하부의 제2 패드 영역들(LP2) 및 제3 더미 계단형 홈(DH1) 하부의 제3 패드 영역들(LP3)에 각각 연결되는 컨택 플러그들(80)이 마련될 수 있다. 제1 상부 배선들(70) 각각은 컨택 플러그들(80)을 통해서 동일한 층에 위치하는 전극들에 전기적으로 연결될 수 있다. 제1 계단형 홈(H1) 및 제3 더미 계단형 홈(DH3)에 의해 분리된 전극들(22)은 컨택 플러그들(80) 및 제1 상부 배선들(70)을 통해서 동일한 층에 배치된 것끼리 서로 전기적으로 연결될 수 있다.
앞서, 도 5b 및 도 9를 참조로 하여 설명한 바와 같이, 단일 메모리 블록(MB1 또는 MB2) 내에서 제1 전극 구조체(ES1)의 전극들(22)의 제1 패드 영역들(LP1)과 제2 전극 구조체(ES2)의 전극들(22)의 제2 패드 영역들(LP2)은 서로 동일한 계단형 홈 내에 위치하고 서로 동일한 층에 배치되는 것끼리 제2 슬릿(S2)을 사이에 두고 제2 방향(SD)으로 서로 인접하여 배치될 수 있다.
단일 메모리 블록(MB1 또는 MB2)에 포함된 제1 전극 구조체(ES1)의 전극들(22) 및 제2 전극 구조체(ES2)의 전극들(22)은 서로 동일한 층에 배치된 것끼리 등전위를 가져야 하므로, 각 메모리 블록(MB1 또는 MB2)에서 서로 동일한 층에 배치된 제1 전극 구조체(ES1)의 전극(22)과 제2 전극 구조체(ES2)의 전극(22) 간을 전기적으로 연결해야 할 것이다.
각 메모리 블록(MB1 또는 MB2)에서 동일한 층에 배치된 제1 전극 구조체(ES1)의 전극(22)과 제2 전극 구조체(ES2)의 전극(22) 간을 전기적으로 연결하기 위하여, 도 10, 도 13 및 도 14에 도시된 바와 같이, 제2 상부 절연층(62) 상에 제2 상부 배선들(72)이 마련되고, 제2 상부 배선들(72)의 하부에 제1 컨택 플러그들(82)이 마련될 수 있다.
평면적인 관점에서, 제2 상부 배선들(72)은 제2 방향(SD)을 따라서 신장되며 제2 슬릿(S2)과 교차할 수 있다. 제2 상부 배선들(72) 각각의 일단부 및 타단부는 제2 슬릿(S2)을 사이에 두고 서로 인접하는 제1 패드 영역(LP1) 및 제2 패드 영역(LP2) 상에 각각 배치될 수 있다.
제2 상부 배선들(72) 각각은 제2 슬릿(S2)을 중심으로 인접하여 배치된 제1 패드 영역(LP1) 및 제2 패드 영역(LP2)를 잇는 짧은 길이로 구성될 수 있다. 제2 상부 배선들(72) 각각은 대응하는 메모리 블록(MB1 또는 MB2)의 제2 방향(SD) 폭(Wb) 내에 배치될 수 있으며, 대응하는 메모리 블록(MB1 또는 MB2)과 수직 방향으로 완전히 중첩될 수 있다.
제1 컨택 플러그들(82)은 제2,제1 상부 절연층(62,61)을 관통하여 제1 패드 영역들(LP1) 및 제2 패드 영역들(LP2)에 각각 연결될 수 있다. 제2 상부 배선들(72) 각각은 제1 컨택 플러그들(82)을 통해서 제2 슬릿(S2)을 사이에 두고 제2 방향(SD)으로 서로 인접하여 배치되는 제1 패드 영역(LP1) 및 제2 패드 영역(LP2)에 전기적으로 연결될 수 있다.
제2 상부 배선들(72) 각각의 하부에는 제2 슬릿(S2)에 채워진 제2 상부 절연층(62)을 관통하는 제2 컨택 플러그(84)가 마련될 수 있다. 제2 컨택 플러그(84)는 제2 슬릿(S2)에 채워진 제2 상부 절연층(62), 제1 기판(10) 및 제4 하부 절연층(51D)을 관통하여 제3 하부 배선(52C)에 접속될 수 있으며, 하부 배선들(52A 내지 52C) 및 하부 컨택 플러그(53)을 통해서 로직 회로 소자(TR), 예컨대 패스 트랜지스터의 소스 영역(JS)에 전기적으로 접속될 수 있다.
제2 컨택 플러그(84)와 제1 기판(10) 사이에는 절연막(10A)이 형성되어 제2 컨택 플러그(84)와 제1 기판(10) 간을 전기적으로 분리할 수 있다.
본 실시예에 의하면, 서로 등전위를 가져야 하는 제1 전극 구조체(ES1)의 전극(22)과 제2 전극 구조체(ES2)의 전극(22)의 패드 영역들(LP1,LP2)이 제2 슬릿(S2)을 사이에 두고 제2 방향(SD)으로 서로 인접하여 배치된다. 따라서, 제1 전극 구조체(ES1)의 전극(22)과 제2 전극 구조체(ES2)의 전극(22) 간을 연결하는 제2 상부 배선(72)을 제2 슬릿(S2)을 중심으로 인접하여 배치된 제1 패드 영역(LP1) 및 제2 패드 영역(LP2)를 잇는 짧은 길이로 형성할 수 있다.
또한, 메모리 블록(MB1,MB2)에 제2 상부 배선들(72)과 교차되는 제2 슬릿(S2)이 제공되므로, 제2 상부 배선들(72)과 패스 트랜지스터들 간의 연결하는 수직 경로, 즉 제2 컨택 플러그들(84)를 메모리 블록(MB) 내에 배치하는 것이 가능하다. 따라서, 메모리 블록들(MB1,MB2)의 전극들(22)을 피해서 수직 경로를 구성하기 위해서, 제2 상부 배선들(72)을 메모리 블록들(MB1,MB2)의 레이아웃 영역 바깥으로 연장할 필요가 없다. 이에 따라, 제2 상부 배선들(72)을 대응하는 메모리 블록(MB1 또는 MB2)과 수직 방향으로 완전히 중첩하여 배치하는 것이 가능하게 되어, 제2 상부 배선들(72)로 인한 반도체 메모리 장치의 사이즈 증가를 억제시킬 수 있다.
도 15a 내지 도 21b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 형성방법을 설명하기 위한 도면들이다. 구체적으로, 도 15a 내지 도 21a는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 제조 순서대로 나타낸 평면도들이고, 도 15b 내지 도 21b는 도 15a 내지 도 21a의 Ⅶ-Ⅶ' 라인에 따른 단면도들이다.
도 15a 및 도 15b를 참조하면, 제2 기판(11) 상에 로직 구조체(PERI)가 마련되고, 로직 구조체(PERI) 상에 제1 기판(10)이 마련될 수 있다.
제2 기판(11)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 제1 기판(10)은 다결정 실리콘막으로 구성될 수 있다. 단결정 실리콘막을 이용할 수 있는 제2 기판(11)과 달리, 제1 기판(10)은 로직 구조체(PERI) 상에 형성되어야 하므로 다결정 실리콘막으로 구성될 수 있다.
제1 기판(10) 상에 제1 물질층들(24) 및 제2 물질층들(26)이 서로 번갈아 적층되어 예비 적층체(PS)가 형성될 수 있다. 제1 물질층들(24)과 제2 물질층들(26)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제1 물질층들(24)은 층간절연층용 절연물질로 형성될 수 있고, 제2 물질층들(26)은 희생막으로서 이용되며 제1 물질층들(24)에 대한 식각 선택비를 갖는 절연물질로 형성될 수 있다. 예컨대, 제1 물질층들(24)은 실리콘 산화막으로 형성될 수 있고, 제2 물질층들(26)은 실리콘 질화막으로 형성될 수 있다.
예비 적층체(PS) 상에 제1 내지 제4 컨택 영역(CNR1 내지 CNR4)을 각각 노출하는 슬릿형 개구부들을 갖는 제1 마스크 패턴(PR1)이 형성될 수 있다.
제1 마스크 패턴(PR1)은 예비 적층체(PS) 상에 포토레지스트를 형성하고 제1 내지 제4 컨택 영역(CNR1 내지 CNR4)을 각각 노출하도록 노광 및 현상 공정으로 포토레지스트를 패터닝하는 방법으로 형성될 수 있다.
그 다음, 제1 마스크 패턴(PR1)를 식각 마스크로 이용한 패드 식각 공정으로 제1 내지 제4 컨택 영역(CNR1 내지 CNR4)의 예비 적층체(PS)를 식각할 수 있다. 상기 패드 식각 공정의 식각 두께는 제2 물질층들(26)의 수직적 피치(P1)에 해당할 수 있다.
도 16a 및 도 16b를 참조하면, 제1 마스크 패턴(PR1)에 대하여 트리밍(trimming) 공정이 수행될 수 있다. 즉, 제1 마스크 패턴(PR1)에 대해서 등방성 식각 공정이 수행될 수 있다. 트리밍 공정은 제1 마스크 패턴(PR1)을 제거할 수 있는 식각액을 이용하여 수행될 수 있다. 이에 따라, 제1 마스크 패턴(PR1)의 높이 및 폭이 줄어들 수 있고, 제1 마스크 패턴(PR1)의 폭이 감소함으로 인하여 개구부들의 폭은 넓어질 수 있다.
앞서 도 15a 내지 도 16b를 참조로 하여 설명한 단계들은 제1 내지 제4 컨택 영역(CNR1 내지 CNR4)에 하나의 스텝을 형성하기 위한 하나의 사이클을 구성할 수 있다. 즉, 상기 사이클은 제1 마스크 패턴(PR1)를 식각 마스크로 하여 제1 마스크 패턴(PR1)에 의해 노출된 제1 내지 제4 컨택 영역(CNR1 내지 CNR4)의 예비 적층체(PS)를 제2 물질층들(26)의 수직적 피치(P1)에 해당하는 두께만큼 식각하는 패드 식각 공정과, 제1 마스크 패턴(PR1)의 폭을 줄이는 트리밍 공정을 포함할 수 있다.
도 17a 및 도 17b를 참조하면, 상기 사이클이 N회(N은 2 이상의 자연수) 반복되어 제1 내지 제4 컨택 영역(CNR1 내지 CNR4) 각각에 제1 계단형 홈(H1) 및 예비 제2 내지 제4 계단형 홈(PH2 내지 PH4)이 형성될 수 있다. 평면적인 관점에서 제1 계단형 홈(H1) 및 예비 제2 내지 제4 계단형 홈(PH2 내지 PH4)은 예비 적층체(PS)를 제2 방향(SD)으로 가로지를 수 있다. 제1 계단형 홈(H1) 및 예비 제2 내지 제4 계단형 홈(PH2 내지 PH4) 각각은 제1 방향(FD)으로 서로 마주하여 대칭되는 1쌍의 계단 구조를 포함할 수 있다. 제1 마스크 패턴(PR1)은 제1 계단형 홈(H1) 및 예비 제2 내지 제4 계단형 홈(PH2 내지 PH4)을 형성한 후에 제거될 수 있다.
도 18a 및 도 18b를 참조하면, 제1 계단형 홈(H1) 및 예비 제2 내지 제4 계단형 홈(PH2 내지 PH4)이 형성된 예비 적층체(PS) 상에 포토레지스트를 도포하고, 노광 및 현상 공정으로 포토레지스트를 패터닝하여 예비 제2,제4 계단형 홈(PH2,PH4)의 일부분을 각각 노출하는 박스형 개구부들을 갖는 제2 마스크 패턴(PR2)을 형성할 수 있다.
이어서, 제2 마스크 패턴(PR2)을 식각 마스크로 이용한 1차 트렌치 식각 공정으로 예비 적층체(PS)를 식각하여 제2,제4 컨택 영역(CNR2,CNR4)에 제1 트렌치(T1) 및 예비 제3 트렌치(T3)를 각각 형성할 수 있다. 제1 트렌치(T1) 및 예비 제3 트렌치(T3)의 깊이는 제2 물질층들(26)의 수직적 피치(도 15b의 P1)의 K(K는 2 이상의 자연수)배에 해당할 수 있다.
상기 1차 트렌치 식각 공정에 의해서, 예비 제2 계단형 홈(PH2)이 전사되어 제1 트렌치(T1)의 하부에 제2 계단형 홈(H2)이 형성되고, 예비 제4 계단형 홈(PH4)이 전사되어 예비 제3 트렌치(PT3)의 하부에 함몰된 예비 제4 계단형 홈(PH4')이 형성될 수 있다. 제2 마스크 패턴(PR2)은 제1 트렌치(T1) 및 예비 제3 트렌치(PT3)를 형성한 후에 제거될 수 있다.
도 19a 및 도 19b를 참조하면, 예비 적층체(PS) 상에 포토레지스트를 도포하고, 노광 및 현상 공정으로 포토레지스트를 패터닝하여 예비 제3 계단형 홈(PH3) 및 예비 제3 트렌치(T3)를 노출하는 박스 형태의 개구부를 갖는 제3 마스크 패턴(PR3)을 형성할 수 있다. 도면에 도시된 실시예에서는, 제3 마스크 패턴(PR3)의 개구부가 예비 제3 계단형 홈(PH3) 및 예비 제3 트렌치(T3)를 한꺼번에 노출하는 형태를 갖는 경우를 나타내나, 이에 한정되는 것은 아니다. 제3 마스크 패턴(PR3)의 개구부는 예비 제3 계단형 홈(PH3) 및 예비 제3 트렌치(T3)를 각각 개별적으로 노출하는 형태를 가질 수도 있다.
이어서, 제3 마스크 패턴(PR3)을 식각 마스크로 이용한 2차 트렌치 식각 공정으로 예비 적층체(PS)를 식각하여 제3,제4 컨택 영역(CNR3,CNR4)에 제2 트렌치(T2)을 형성할 수 있다. 제2 트렌치(T2)의 깊이는 제2 물질층들(26)의 수직적 피치(P1)의 M(M는 2 이상의 자연수)배에 해당할 수 있다. 바람직하게, 제2 트렌치(T2)의 깊이는 제1 트렌치(T1)의 깊이보다 클 수 있다.
상기 2차 트렌치 식각 공정에 의해서, 예비 제3 계단형 홈(PH3)이 전사되어 제2 트렌치(T2)의 하부에 제3 계단형 홈(H3)이 형성되고, 예비 제3 트렌치(T3)가 전사되어 제2 트렌치(T2)의 하부에 제3 트렌치(T3)가 형성되고, 함몰된 예비 제4 계단형 홈(PH4')이 전사되어 제3 트렌치(T3)의 하부에 제4 트렌치(T4)가 형성될 수 있다. 제3 마스크 패턴(PR3)은 제2 트렌치(T2)를 형성한 후에 제거될 수 있다.
도 20a 및 도 20b를 참조하면, 예비 적층체(PS)를 덮는 제1 상부 절연층(61)을 형성하고, 제1 상부 절연층(61) 및 예비 적층체(PS)를 수직적으로 관통하는 채널 구조체들(CH)을 형성할 수 있다.
도 21a 및 도 21b를 참조하면, 제1 상부 절연층(61) 상에 포토레지스트를 도포하고, 노광 및 현상 공정으로 포토레지스트를 패터닝하여 제1,제2 슬릿 예정 부위를 노출하는 개구를 갖는 제4 마스크 패턴(PR4)을 형성할 수 있다. 이어서, 제4 마스크 패턴(PR4)을 식각 마스크로 식각 공정으로 예비 적층체(PS)를 식각하여 제1 슬릿(S1) 및 제2 슬릿(S2)을 형성할 수 있다. 제4 마스크 패턴(PR4)은 제1,제2 슬릿(S1,S2)를 형성한 후에 제거될 수 있다.
이후, 도시하지 않았지만, 제1 슬릿(S1) 및 제2 슬릿(S2)을 통해서 식각액을 주입하여 희생막으로 사용된 제2 물질층들(26)을 제거한 다음, 제2 물질층들(26)의 제거로 형성된 공간에 도전 물질을 채워 넣어 전극들(도 6의 22)을 형성할 수 있다.
도 22는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 평면도이고, 도 23은 도 22에 도시된 반도체 메모리 장치를 개략적으로 도시한 사시도이고, 도 24는 도 22에 도시된 반도체 메모리 장치의 컨택 영역들을 나타낸 단면도이다.
도 22 및 도 23을 참조하면, 메모리 셀 어레이(110)와 제3 방향(TD)으로 중첩되는 면적을 증가시키기 위하여 패스 트랜지스터 회로(120A) 및 페이지 버퍼 회로(130) 각각은 2개 이상의 부분으로 분리되어 윈드밀(windmill)과 같이 배치될 수 있다. 즉, 패스 트랜지스터 회로(120A)는 제1,제2 패스 트랜지스터 회로(120A-1,120A-2)로 분리될 수 있고, 페이지 버퍼 회로(130)는 제1,제2 페이지 버퍼 회로(130-1,130-2)로 분리될 수 있다. 제1 패스 트랜지스터 회로(120A-1)의 제2 방향(SD) 길이와 제2 패스 트랜지스터 회로(1120A-2)의 제2 방향(SD) 길이의 합은 메모리 셀 어레이(110)의 제2 방향(SD) 길이와 실질적으로 동일할 수 있다. 제1 페이지 버퍼 회로(130-1)의 제1 방향(FD) 길이와 제2 페이지 버퍼 회로(130-2)의 제1 방향(FD) 길이의 합은 메모리 셀 어레이(110)의 제1 방향(FD) 길이와 실질적으로 동일할 수 있다. 제1,제2 패스 트랜지스터 회로(120A-1.120A-2) 및 제1,제2 페이지 버퍼 회로(130-1,130-2)는 메모리 셀 어레이(110)와 제3 방향(TD)으로 완전히 중첩되도록 윈드밀과 같이 배치될 수 있다.
제1 내지 제4 컨택 영역(CNR1 내지 CNR4)이 제1 방향(FD)을 따라서 소정의 간격을 갖고 이격하여 배치될 수 있고, 제1 내지 제4 계단형 홈(H1 내지 H4)은 제1 내지 제4 컨택 영역(CNR1 내지 CNR4)에 각각 배치될 수 있다. 채널 구조체들(CH)은 제1,제3 영역(R1,R3) 뿐만 아니라, 제1 내지 제4 컨택 영역(CNR1 내지 CNR4) 외측의 제2 영역(R2)에도 배치될 수 있다.
본 실시예에 의하면, 패스 트랜지스터 회로(120A) 및 제1 내지 제4 계단형 홈(H1 내지 H4)이 특정 구간 내에 밀집하여 배치되지 않고, 제1 방향(FD)을 따라서 분산하여 배치되므로 메모리 셀 어레이(110)의 하부 공간을 보다 효율적으로 활용할 수 있다.
도 25a 내지 도 25c는 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 단면도들이다. 본 실시예에서는, 앞서 도 3 내지 도 24를 참조로 하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 25a를 참조하면, 제2 상부 절연층(62) 상에 제3 상부 절연층(63)이 마련되어 제2 상부 배선들(72)을 덮을 수 있다. 도시하지 않았지만, 제2 상부 배선들(72)과 동일한 층에는 비트 라인들이 마련될 수 있고, 제3 상부 절연층(63)은 비트 라인들을 덮을 수 있다. 제3 상부 절연층(63) 상에 제1 비아들(V1)을 통해 제2 상부 배선들(72) 및 비트 라인들에 각각 연결되는 제1 패드들(PAD1)이 마련될 수 있다. 제1 비아들(V1)은 제3 상부 절연층(63)을 관통하여 제2 상부 배선들(72) 및 비트 라인들을 각각 대응하는 제1 패드들(PAD1)에 연결할 수 있다. 제3 상부 절연층(63) 상에는 제4 상부 절연층(64)이 형성되어 제1 패드들(PAD1)의 상부면을 노출하고 측면을 덮을 수 있다.
도 25b를 참조하면, 제4 하부 절연층(51D) 상에 제2 비아들(V2)을 통해서 제3 하부 배선들(52C)에 연결되는 제2 패드들(PAD2)이 마련될 수 있다. 제2 비아들(V2)은 제4 하부 절연층(51D)을 관통하여 제3 하부 배선들(52C)을 각각 대응하는 제2 패드들(PAD2)에 연결할 수 있다. 제4 하부 절연층(51D) 상에는 제5 하부 절연층(51E)이 마련되어 제2 패드들(PAD2)의 상부면을 노출하고 측면을 덮을 수 있다.
도 25b에 도시된 구조물이 상하 반전된 후에, 도 25a에 도시된 구조물 상에 적층되어 도 25c에 도시된 바와 같은 반도체 장치가 마련될 수 있다. 도 25b에 도시된 구조물의 제2 패드들(PAD2)이 도 25a에 도시된 구조물의 제1 패드들(PAD1)에 본딩되어, 전기적인 경로가 형성될 수 있다. 본 실시예 의하면, 로직 구조체(P)가 메모리 구조체(C)의 상부에 배치된다. 이러한 구조의 반도체 장치를 POC(Peri Over Cell) 구조로 정의할 수 있다.
도 26은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 26을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(610)는 복수의 플래시 메모리 칩들로 구성되는 멀티 칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 27은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 27을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
MB1,MB2 : 제1,제2 메모리 블록
ES1,ES2: 제1,제2 전극 구조체
S1,S2: 제1,제2 슬릿
H1 내지 H4: 제1 내지 제4 계단형 홈
T1 내지 T3: 제1 내지 제3 트렌치
DH1 내지 DH3: 제1 내지 제3 더미 계단형 홈
10,11: 제1,제2 기판
22: 전극
LP1 내지 LP3: 제1 내지 제3 패드 영역
70,72: 제1,제2 상부 배선들
82,84: 제1, 제2 컨택 플러그

Claims (23)

  1. 제1 영역, 상기 제1 영역으로부터 제1 방향으로 연장된 제2 영역, 상기 제2 영역으로부터 상기 제1 방향으로 연장된 제3 영역이 정의된 제1 기판;
    상기 제1 기판 상에 번갈아 적층된 전극들 및 층간절연층들을 포함하는 메모리 블록;
    상기 제2 영역에서 상기 메모리 블록을 제1 전극 구조체 및 제2 전극 구조체로 분리하는 슬릿;및
    상기 제2 영역에서 상기 메모리 블록에 서로 다른 깊이로 형성되고 상기 슬릿에 의해 분할되는 복수의 계단형 홈들;을 포함하며,
    상기 제2 영역에서 상기 제1 전극 구조체와 상기 제2 전극 구조체는 상기 제1 방향과 교차되는 제2 방향으로 상기 슬릿을 사이에 두고 서로 인접하여 배치되고,
    상기 제1 전극 구조체의 전극들 각각은 상기 계단형 홈들의 어느 하나에서 상부에 위치하는 다른 전극에 의해 노출되는 제1 패드 영역을 갖고, 상기 제2 전극 구조체의 전극들 각각은 상기 계단형 홈들의 어느 하나에서 상부에 위치하는 다른 전극에 의해 노출되는 제2 패드 영역을 갖되, 상기 제1 전극 구조체의 제1 패드 영역들과 상기 제2 전극 구조체의 상기 제2 패드 영역들은 서로 동일한 계단형 홈 내에 위치하고 서로 동일한 층에 배치된 것끼리 상기 슬릿을 사이에 두고 상기 제2 방향으로 인접하여 배치되는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 전극 구조체는 상기 제1 영역 및 상기 제2 영역에 배치되고, 상기 제2 전극 구조체는 상기 제3 영역 및 상기 제2 영역에 배치되고,
    상기 계단형 홈들은 상기 제1 방향을 따라서 배열되되, 상기 계단형 홈들 중 상기 제1 영역에 가장 인접하여 배치된 계단형 홈을 제외한 나머지 계단형 홈들은 상기 제2 전극 구조체의 전극들을 분할하지 않는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 제2 영역에 배치되며 평면적인 관점에서 상기 계단형 홈들의 적어도 하나와 중첩되는 트렌치를 더 포함하며,
    상기 트렌치와 중첩되는 계단형 홈은 상기 트렌치의 바닥면으로부터 수직적으로 상기 메모리 블록을 파고 들어가는 구조를 갖는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 트렌치는 상기 제2 방향을 따라서 신장되며 상기 제1 전극 구조체를 관통하고 상기 슬릿과 접하는 상기 제2 전극 구조체의 일측면을 관통하되 상기 일측면과 대향하는 상기 제2 전극 구조체의 타측면에 도달하지 않는 반도체 메모리 장치.
  5. 제3 항에 있어서, 상기 계단형 홈들 중에서 상기 트렌치와 비중첩되는 계단형 홈은 상기 제2 영역에서 상기 제1,제2 전극 구조체를 상기 제2 방향으로 관통하는 반도체 메모리 장치.
  6. 제3 항에 있어서, 상기 트렌치와 중첩되는 계단형 홈과 상기 제2 방향으로 인접하여 배치되는 더미 계단형 홈을 더 포함하며,
    상기 더미 계단형 홈은 상기 메모리 블록의 상부면으로부터 수직적으로 상기 메모리 블록을 파고 들어가는 구조를 갖는 반도체 메모리 장치.
  7. 제4 항에 있어서, 상기 계단형 홈들 및 상기 더미 계단형 홈은 서로 동일한 깊이를 갖는 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 제1 전극 구조체의 전극들의 제1 패드 영역들 및 상기 제2 전극 구조체의 전극들의 제2 패드 영역들에 각각 접속되는 제1 컨택 플러그들; 및
    상기 메모리 블록 상부에 배치되며 상기 제1 컨택 플러그들을 통해서 각각 동일한 층에 배치된 제1 패드 영역 및 제2 패드 영역에 공통으로 접속되는 상부 배선들;을 더 포함하는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 상부 배선들은 상기 제2 방향으로 신장되며 상기 슬릿과 교차되는 반도체 메모리 장치.
  10. 제8 항에 있어서, 상기 상부 배선들은 상기 메모리 블록의 상기 제2 방향 폭 내에 배치되는 반도체 메모리 장치.
  11. 제8 항에 있어서, 상기 제1 기판 하부에 배치된 제2 기판;및
    상기 제1 기판과 상기 제2 기판 사이에 배치된 로직 회로를 더 포함하는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 슬릿을 통과하여 상기 상부 배선들과 상기 로직 회로 사이를 전기적으로 연결하는 제2 컨택 플러그들을 더 포함하는 반도체 메모리 장치.
  13. 제8 항에 있어서, 상기 제1 기판 상부에 배치된 제2 기판;및
    상기 제1 기판과 상기 제2 기판 사이에 배치된 로직 회로를 더 포함하는 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 상부 배선들을 덮는 상부 절연층 상에 배치되고, 상기 상부 절연층을 관통하는 제1 비아들을 통해서 상기 상부 배선들에 각각 연결되는 제1 패드들;
    상기 로직 회로에 연결된 하부 배선들을 덮는 하부 절연층 상에 배치되고, 상기 하부 절연층을 관통하는 제2 비아를 통해서 상기 하부 배선들에 연결되는 제2 패드들;을 더 포함하며,
    상기 제2 패드들은 상기 제1 본딩 패드들에 각각 본딩되는 반도체 메모리 장치.
  15. 제1 영역, 상기 제1 영역으로부터 제1 방향으로 연장된 제2 영역, 상기 제2 영역으로부터 상기 제1 방향으로 연장된 제3 영역이 정의된 기판;
    상기 기판 상에 교대로 적층되는 복수의 전극들 및 복수의 층간절연층들을 각각 포함하며 제1 슬릿을 사이에 두고 상기 제1 방향과 교차되는 제2 방향으로 인접하여 배치되는 제1,제2 메모리 블록;
    상기 제1,제2 메모리 블록 각각을 제1 전극 구조체 및 제2 전극 구조체로 분리하는 제2 슬릿;및
    상기 제2 영역에서 상기 제1,제2 메모리 블록에 서로 다른 깊이로 형성되며 상기 제1 슬릿 및 상기 제2 슬릿에 의해 분할되는 복수의 계단형 홈들;을 포함하며,
    상기 제2 영역에서 상기 제1 전극 구조체와 상기 제2 전극 구조체는 상기 제2 슬릿을 사이에 두고 상기 제2 방향으로 서로 인접하여 배치되고,
    상기 제1 전극 구조체의 전극들 각각은 상기 계단형 홈들의 어느 하나에서 상부에 위치하는 다른 전극들에 의해 노출되는 제1 패드 영역을 갖고, 상기 제2 전극 구조체의 전극들 각각은 상기 계단형 홈들의 어느 하나에서 상부에 위치하는 다른 전극들에 의해 노출되는 제2 패드 영역을 갖되,
    상기 제1 전극 구조체의 제1 패드 영역들과 상기 제2 전극 구조체의 상기 제2 패드 영역들은 서로 동일한 계단형 홈 내에 위치하고 서로 동일한 층에 배치된 것끼리 상기 제2 슬릿을 사이에 두고 상기 제2 방향으로 인접하여 배치되는 반도체 메모리 장치.
  16. 제15 항에 있어서, 상기 제1 메모리 블록 및 상기 제2 메모리 블록은 상기 제1 슬릿을 기준으로 대칭적인 구조를 갖는 반도체 메모리 장치.
  17. 제15 항에 있어서, 상기 제1 전극 구조체는 상기 제1 영역 및 상기 제2 영역에 배치되고, 상기 제2 전극 구조체는 상기 제3 영역 및 상기 제2 영역에 배치되며,
    상기 계단형 홈들은 상기 제1 방향을 따라서 배열되되, 상기 계단형 홈들 중 상기 제1 영역에 가장 인접하여 배치된 계단형 홈을 제외한 나머지 계단형 홈들은 상기 제2 전극 구조체의 전극들을 분할하지 않는 반도체 메모리 장치.
  18. 제17 항에 있어서, 상기 제2 영역에서 상기 제1 메모리 블록의 제2 전극 구조체와 상기 제2 메모리 블록의 제2 전극 구조체 사이에 상기 제1,제2 메모리 블록의 제1 전극 구조체들이 배치되고, 상기 제2 크기는 상기 제3 크기보다 작은 반도체 메모리 장치.
  19. 제15 항에 있어서, 상기 제1 전극 구조체의 전극들의 제1 패드 영역들 및 상기 제2 전극 구조체의 전극들의 제2 패드 영역들에 각각 접속되는 제1 컨택 플러그들; 및
    상기 제1,제2 메모리 블록 상부에 제공되며 상기 제1 컨택 플러그들을 통해서 각각 동일한 계단형 홈 내에 위치하고 동일한 층에 배치된 제1 패드 영역 및 제2 패드 영역에 공통으로 접속되는 복수의 상부 배선들;을 더 포함하는 반도체 메모리 장치.
  20. 제19 항에 있어서, 상기 제1 메모리 블록의 상기 전극들에 전기적으로 접속되는 상기 상부 배선들은 상기 제1 메모리 블록의 상기 제2 방향 폭 내에 배치되고, 상기 제2 메모리 블록의 상기 전극들에 전기적으로 접속되는 상기 상부 배선들은 상기 제2 메모리 블록의 상기 제2 방향 폭 내에 배치되는 반도체 메모리 장치.
  21. 제19 항에 있어서, 상기 상부 배선들은 상기 제2 방향으로 신장되며 상기 슬릿과 교차되는 반도체 메모리 장치.
  22. 제19 항에 있어서, 상기 제1 기판 하부에 배치된 제2 기판;
    상기 제1 기판과 상기 제2 기판 사이에 배치된 로직 회로; 및
    상기 제2 슬릿을 통과하여 상기 상부 배선들과 상기 로직 회로 사이를 전기적으로 연결하는 제2 컨택 플러그들을 더 포함하는 반도체 메모리 장치.
  23. 제19 항에 있어서, 상기 제1 기판 상부에 배치된 제2 기판;
    상기 제1 기판과 상기 제2 기판 사이에 배치된 로직 회로;
    상기 상부 배선들을 덮는 상부 절연층 상에 배치되며 상기 상부 절연층을 관통하는 제1 비아들을 통해 상기 상부 배선들에 각각 연결되는 제1 패드들;및
    상기 로직 회로에 연결된 하부 배선들을 덮는 하부 절연층 상에 배치되며 상기 하부 절연층을 관통하는 제2 비아를 통해 상기 하부 배선들에 연결되는 제2 패드들;을 더 포함하며,
    상기 제2 패드들은 상기 제1 본딩 패드들에 각각 본딩되는 반도체 메모리 장치.
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