CN107731834B - 一种用于3d nand的核心区层间绝缘氧化层cmp方法 - Google Patents
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Abstract
一种用于3D NAND核心区层间绝缘氧化层CMP方法，包括：提供衬底；在衬底的上沉积氮化物和氧化物叠层；在氮化物和氧化物叠层上沉积SiON层，并进行ISSG处理；在ISSG处理后的SiON层上沉积氧化层；刻蚀台阶结构，从而完成核心区；沉积核心区层间绝缘氧化层，其至少填充台阶结构周边区域；对沉积了核心区层间绝缘氧化层的衬底结构进行CMP处理，以ISSG处理的SiON层作为研磨停止层。通过使用ISSG处理过的SiON层作为研磨停止层，提高了研磨停止层的研磨选择比，减小了掩模停止层的厚度，进而减小研磨停止层去除后的台阶高度。采用该CMP方法可改善沟道孔插塞氧化厚度的均匀性，并减小存储器件特性的变化。
Description
技术领域
本发明涉及一种3D NAND存储器的制造方法，尤其涉及3D NAND存储器中核心区层间绝缘氧化层(IND Core Oxide)的CMP方法。
背景技术
3D NAND存储器是一种堆叠数据单元的技术，目前已可实现32层以上，甚至72层数据单元的堆叠。3D NAND闪存克服了平面NAND闪存的实际扩展极限的限制，进一步提高了存储容量，降低了每一数据位的存储成本，降低了能耗。
3D NAND存储器多采用垂直堆叠多层数据单元的方式形成存储结构，随着存储容量的增加，NO堆叠层数逐渐增加，用于形成存储单元的核心区域的台阶结构的高度差逐渐增大。在对堆叠的氮化物和氧化物叠层20刻蚀形成台阶结构后，沉积氧化层40，如SiO2层，填充台阶结构周围的区域，再通过化学机械研磨(CMP)工艺平坦化表面，该CMP工艺一般以氮化物和氧化物叠层20上的SiN层30作为研磨停止层，如图1(a)所示。随后，通过刻蚀去除作为研磨停止层的SiN层30。由于氧化层40和SiN层30的研磨选择性不够好，需要较厚的SiN层作为CMP的停止层。由于CMP负载效应，边缘SiN厚度变化，后续去除SiN层后将存在一个大的台阶高度，如图1(b)A区域所示，需要后续的CMP使其平坦化。
发明内容
为了解决上述问题，本申请提出了一种用于3D NAND核心区层间绝缘氧化层(ILDC)CMP方法，其通过使用ISSG处理过的SiON层作为研磨停止层，提高了研磨停止层的研磨选择比，可减小研磨停止层的厚度，进而减小研磨停止层去除后的台阶高度。采用该CMP方法可改善沟道孔插塞氧化厚度的均匀性，并减小存储器件特性的变化。
本发明提供一种用于3D NAND核心区层间绝缘氧化层CMP方法，包括：
提供衬底；
在衬底的上沉积氮化物和氧化物叠层；
在氮化物和氧化物叠层上沉积SiON层，并进行ISSG处理；
在ISSG处理后的SiON层上沉积氧化层；
刻蚀氮化物和氧化物叠层，并在核心区域形成台阶结构；
沉积核心区层间绝缘氧化层，其至少填充台阶结构周边区域；
对沉积了核心区层间绝缘氧化层的衬底结构进行CMP处理，以SiON层作为研磨停止层；
刻蚀去除ISSG处理的SiON层。
依照本发明的CMP方法，其中去除SiON层的刻蚀为干法刻蚀，优选等离子刻蚀，更优选地，刻蚀气体为CF4/O2气体。
依照本发明的CMP方法还包括，沉积SiON层采用PECVD方法，沉积气氛为SiH4、N2O和N2气体的组合或NH3气体。
依照本发明的CMP方法，其中核心区层间绝缘氧化层为TEOS氧化层。
依照本发明的CMP方法，其中SiON层厚度为10-50nm。
依照本发明的CMP方法，其中氧化层的厚度为10-60nm。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1现有技术中核心区层间绝缘氧化层的CMP工艺。
图2根据本发明的核心区层间绝缘氧化层CMP工艺的步骤的框图。
图3根据本发明的核心区层间绝缘氧化层CMP工艺的步骤的截面图。
图4不同材料相对TEOS氧化层的研磨选择比。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
参考图2和图3(a)，衬底10具有核心区域和***区域，***区域用于形成与存储单元相关的控制电路，其中形成有多个晶体管结构，在衬底上沉积形成氮化物和氧化物叠层(NO stack)20，其用于形成3D NAND的存储器单元。沉积形成氮化物和氧化物叠层20的方法可以是任意一种沉积方式，如PECVD等，氮化物和氧化物叠层的数量可根据存储容量进行设计，如8层、32层等。
在氮化物和氧化物叠层20上采用如PECVD方法沉积形成SiON层31，PECVD沉积可采用SiH4、N2O和N2气体的组合或NH3气体，生长的SiON层厚度可为10-50nm。该SiON层31还可起到抗反射层的作用。对SiON层31进行原位蒸汽产生(ISSG)处理。该ISSG处理中可以引入氮气或其它惰性气体作为稀释气体，ISSG处理中氧气流量可以为2至15slm，氢气流量可以为0.1至3slm，温度为800至1200℃，反应室压力为5至20Torr，该ISSG处理的时间可为1至200秒。随后在SiON层31上沉积形成氧化层32，氧化层32的厚度可以为10-60nm。
参考图2和图3(b)，对沉积形成氧化层32后的衬底结构进行台阶刻蚀，形成台阶结构。台阶刻蚀可采用修剪-刻蚀(Trim-etch)方法形成，也可采用其他适当方式。刻蚀形成台阶结构后，沉积核心区层间绝缘氧化层，如采用TEOS方法形成氧化硅，从而至少填充台阶结构周围，如可以在衬底10的整个表面上沉积核心区层间绝缘氧化层，氧化层的厚度大于台阶结构的最高台阶和最低台阶的高度差，即填充台阶周围由台阶结构的高度差引起空隙。对沉积了氧化层的衬底10进行CMP研磨，该CMP研磨以ISSG处理后的SiON层作为研磨停止层，即CMP停止于ISSG处理的SiON层上。
图4示出了SiN、SiON、ISSG处理的SiON、多晶硅相对于TOES氧化物的研磨选择比。其中SiON相对于TOES氧化物的研磨选择比为11.5，稍高于SiN相对于TOES氧化物的研磨选择比10.9，而ISSG处理的SiON相对于TOES氧化物的研磨选择比高达35.0，远高于SiN，这使得采用ISSG处理的SiON作为研磨停止层时，其厚度可以比采用SiN时薄很多。
参考图2和图3(c)，对CMP研磨后的衬底结构进行等离子体刻蚀，以去除研磨停止层。等离子体刻蚀优选采用CF4/O2气体进行，这是由于SiON层和氧化硅层的等离子体刻蚀速率基本相同，因此等离子体刻蚀去除研磨停止层后，有基本相同厚度的氧化层被去除，衬底结构的表面更平整。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (6)
1.一种用于3D NAND核心区层间绝缘氧化层CMP方法，包括：
提供衬底；
在衬底的上沉积氮化物和氧化物叠层；
在氮化物和氧化物叠层上沉积SiON层，并进行ISSG处理；
在ISSG处理后的SiON层上沉积氧化层；
刻蚀氮化物和氧化物叠层，并在核心区域形成台阶结构；
沉积核心区层间绝缘氧化层，其至少填充台阶结构周边区域；
对沉积了核心区层间绝缘氧化层的衬底结构进行CMP处理，以ISSG处理的SiON层作为研磨停止层；
刻蚀去除SiON层，其中
沉积SiON层采用PECVD方法，沉积气氛为SiH4、N2O和N2气体的组合或NH3气体。
2.根据权利要求1所述的CMP方法，其中所述刻蚀去除SiON层为采用等离子刻蚀。
3.根据权利要求2所述的CMP方法，其中等离子刻蚀的刻蚀气体为CF4/O2气体。
4.根据权利要求1所述的CMP方法，其中核心区层间绝缘氧化层为TEOS氧化层。
5.根据权利要求1-4中任意一项所述的CMP方法，其中SiON层厚度为10-50nm。
6.根据权利要求1-4中任意一项所述的CMP方法，其中氧化层的厚度为10-60nm。
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Citations (2)
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|---|---|---|---|---|
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| CN105047553A (zh) * | 2015-08-26 | 2015-11-11 | 上海华力微电子有限公司 | 一种用于沉积高介电值栅介质层的表面处理方法 |
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