KR20200050266A - 패널, 전자장치 및 트랜지스터 - Google Patents

패널, 전자장치 및 트랜지스터 Download PDF

Info

Publication number
KR20200050266A
KR20200050266A KR1020180133089A KR20180133089A KR20200050266A KR 20200050266 A KR20200050266 A KR 20200050266A KR 1020180133089 A KR1020180133089 A KR 1020180133089A KR 20180133089 A KR20180133089 A KR 20180133089A KR 20200050266 A KR20200050266 A KR 20200050266A
Authority
KR
South Korea
Prior art keywords
auxiliary
electrode
source electrode
active layer
drain electrode
Prior art date
Application number
KR1020180133089A
Other languages
English (en)
Inventor
지광환
최홍락
전제용
박재윤
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020180133089A priority Critical patent/KR20200050266A/ko
Priority to US16/659,528 priority patent/US11276710B2/en
Priority to CN201911000017.6A priority patent/CN111142297A/zh
Publication of KR20200050266A publication Critical patent/KR20200050266A/ko
Priority to US17/671,452 priority patent/US11705460B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H01L27/3265—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H01L27/3262—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H01L51/50—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H01L2251/30—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Optics & Photonics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 실시예들은 패널, 전자장치 및 트랜지스터에 관한 것으로서, 더욱 상세하게는, 액티브층의 일단과 소스 전극을 전기적으로 연결해주는 보조 소스 전극과 액티브층의 타단과 드레인 전극을 전기적으로 연결해주는 보조 드레인 전극을 포함하고, 캐패시터의 제1 플레이트가 보조 소스 전극 및 보조 드레인 전극과 동일한 물질로 구성되는 트랜지스터 등에 대한 것이다.

Description

패널, 전자장치 및 트랜지스터 {PANEL, ELECTRONIC DEVICE AND TRANSISTOR}
본 발명은 패널, 전자장치 및 트랜지스터에 관한 것이다.
정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 전자장치에 대한 요구가 다양한 형태로 증가하고 있다. 이러한 전자장치는 픽셀을 구동하기 위한 트랜지스터와 캐패시터 등을 포함하는 패널과 상기 패널을 구동하는 구동회로를 포함할 수 있다.
트랜지스터와 캐패시터 등을 포함하는 패널의 패터닝 공정은 증착, 에칭 등의 공정이 요구된다. 상기 패터닝 공정은 증착, 포토 레지스트 코팅, 마스크를 이용한 노광 및 에칭 등의 단계를 포함한다.
그러나, 상기 패터닝 공정은 요구되는 마스크의 수가 많을수록 공정이 복잡하고 비용이 상승하며, 형성된 패턴이 에칭에 의해 의도한 물성과 상이한 물성을 나타내거나 결함이 발생하는 문제가 있으므로, 간단한 공정에 의해 제조될 수 있는 패널에 대한 연구가 이루어지고 있다.
본 발명의 실시예들의 목적은, 트랜지스터 및 캐패시터를 포함하는 패널을 제공하는 데 있다.
또한, 본 발명의 실시예들의 다른 목적은, 적은 수의 마스크를 이용한 공정으로도 생산이 가능한 패널을 제공하는 데 있다.
또한, 본 발명의 실시예들의 또 다른 목적은, 적은 수의 마스크를 이용한 공정으로도 생산이 가능한 패널을 포함하는 전자장치를 제공하는 데 있다.
또한, 본 발명의 실시예들의 또 다른 목적은, 적은 수의 마스크를 이용한 공정으로도 생산이 가능한 트랜지스터를 제공하는 데 있다.
일 측면에서, 본 발명의 실시예들은, 기판, 트랜지스터 및 캐패시터를 포함하는 패널을 제공할 수 이다.
트랜지스터는 기판 상에 배치되며, 소스 전극, 드레인 전극, 게이트 전극, 게이트 절연층 및 액티브층을 포함할 수 있다.
트랜지스터는, 액티브층의 일단과 소스 전극을 전기적으로 연결해주는 보조 소스 전극과, 액티브층의 타단과 드레인 전극을 전기적으로 연결해주는 보조 드레인 전극을 더 포함할 수 있다.
캐패시터는 기판 상에 배치되며, 제1 플레이트 및 제2 플레이트를 포함할 수 있다.
캐패시터의 제1 플레이트는, 보조 소스 전극 및 보조 드레인 전극과 동일한 물질로 구성될 수 있다.
게이트 절연층은 게이트 전극 및 액티브층 사이와 형성되고, 제1 플레이트 및 제2 플레이트 사이까지 연장되어 형성되는 유전체일 수 있다.
보조 소스 전극 및 보조 드레인 전극은 제1 플레이트와 동일한 물질로 구성될 수 있다.
보조 소스 전극, 보조 드레인 전극 및 제1 플레이트는 각각 금속 전극 또는 도체화된 산화물 반도체로 구성될 수 있다.
액티브층은 산화물 반도체로 구성될 수 있다.
보조 소스 전극, 보조 드레인 전극 및 제1 플레이트를 중 하나 이상은 도체화된 산화물 반도체로 구성되고, 상기 도체화된 산화물 반도체는 액티브층을 구성하는 산화물 반도체와 상이한 물질로 구성될 수 있다.
보조 소스 전극 및 보조 드레인 전극 사이의 이격 거리는 게이트 전극의 길이 이하일 수 있다.
트랜지스터의 게이트 전극과 캐패시터의 제2 플레이트는 동일한 물질로 구성될 수 있다.
일 실시예에서, 트랜지스터는, 보조 소스 전극이 기판 상에 배치되고, 보조 드레인 전극이 기판 상에 배치되며, 보조 소스 전극과 이격되어 배치되고, 액티브층의 일단이 보조 소스 전극의 단부 상에 컨택되며, 액티브층의 타단이 보조 드레인 전극의 단부 상에 컨택될 수 있다.
액티브층은 하부에 보조 소스 전극이 배치된 제1 파트, 하부에 보조 드레인 전극이 배치된 제2 파트 및 제1 파트와 제2 파트의 사이의 제3 파트를 포함할 수 있다.
제3 파트의 길이는 게이트 전극의 길이 이하일 수 있다.
제1 파트 및 제2 파트 각각의 두께는, 제3 파트의 두께와 대응될 수 있다.
제3 파트의 두께는, 제1 파트 및 제2 파트 각각의 두께 이상일 수 있다.
액티브층은 보조 소스 전극, 보조 드레인 전극 및 제1 플레이트 보다 밀도가 높을 수 있다.
액티브층은 보조 소스 전극, 보조 드레인 전극 및 제1 플레이트 보다 두께 불균일도가 낮을 수 있다.
다른 실시예에서, 트랜지스터는, 보조 소스 전극이 액티브층 상에 배치되는 영역을 포함하고, 보조 드레인 전극이 액티브층 상에 배치되는 영역을 포함하며, 보조 소스 전극과 이격되어 배치될 수 있다.
액티브층이, 상부에 보조 소스 전극이 배치된 제1 파트, 상부에 보조 드레인 전극이 배치된 제2 파트 및 제1 파트와 제2 파트의 사이의 제3 파트를 포함할 수 있다.
제3 파트의 길이는 게이트 전극의 길이 이하일 수 있다.
보조 소스 전극, 보조 드레인 전극 및 제1 플레이트는 액티브층 보다 밀도가 높을 수 있다.
보조 소스 전극, 보조 드레인 전극 및 제1 플레이트는 액티브층 보다 두께 불균일도가 낮을 수 있다.
다른 측면에서, 본 발명의 실시예들은, 패널 및 패널을 구동하는 구동회로를 포함하는 전자장치를 제공할 수 있다.
또 다른 측면에서, 본 발명의 실시예들은, 기판, 보조 소스 전극, 보조 드레인 전극, 액티브층, 게이트 절연막, 게이트 전극, 층간 절연막, 소스 전극 및 드레인 전극을 포함하는 트랜지스터를 제공할 수 있다.
보조 소스 전극은 기판 상에 배치될 수 있다.
보조 드레인 전극은 기판 상에 배치되며, 상기 보조 소스 전극과 이격되어 배치될 수 있다.
액티브층은 상기 기판 상에 배치되되, 일단이 보조 소스 전극의 단부 상에 컨택되고, 타단이 보조 드레인 전극의 단부 상에 컨택될 수 있다.
게이트 절연막은 액티브층 상에 위치할 수 있다.
게이트 전극은 게이트 절연막 상에 위치하며, 액티브층과 중첩될 수 있다.
층간 절연막은 게이트 전극을 덮으면서 배치될 수 있다.
소스 전극은 층간 절연막과 게이트 절연막의 홀을 통해 보조 소스 전극과 컨택할 수 있다.
드레인 전극은 층간 절연막과 게이트 절연막의 홀을 통해 보조 드레인 전극과 컨택할 수 있다.
본 발명의 실시예들의 목적은, 트랜지스터 및 캐패시터를 포함하는 패널을 제공하는 데 있다.
또한, 본 발명의 실시예들의 다른 목적은, 적은 수의 마스크를 이용한 공정으로도 생산이 가능한 패널을 제공하는 데 있다.
또한, 본 발명의 실시예들의 또 다른 목적은, 적은 수의 마스크를 이용한 공정으로도 생산이 가능한 패널을 포함하는 전자장치를 제공하는 데 있다.
또한, 본 발명의 실시예들의 또 다른 목적은, 적은 수의 마스크를 이용한 공정으로도 생산이 가능한 트랜지스터를 제공하는 데 있다.
본 발명의 실시예들의 목적은, 액티브층의 일단과 소스 전극을 전기적으로 연결해주는 보조 소스 전극과, 액티브층의 타단과 드레인 전극을 전기적으로 연결해주는 보조 드레인 전극을 포함하여 채널 길이를 짧게 할 수 있어 전자 이동도가 우수한 트랜지스터를 포함하는 패널을 제공하는 데 있다.
또한, 본 발명의 실시예들의 다른 목적은, 캐패시터의 제1 플레이트가 보조 소스 전극 및 보조 드레인 전극과 동일한 물질로 구성되어 공정 단계를 줄일 수 있는 패널을 제공하는 데 있다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 패널이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀의 구조를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 패널이 LCD (Organic Light Emitting Diode) 패널인 경우, 서브픽셀의 구조를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 패널을 나타내는 도면이다.
도 5는 도 4에 도시한 패널을 제조하는 공정을 개략적으로 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 패널을 나타내는 도면이다.
도 7은 도 6에 도시한 패널을 제조하는 공정을 개략적으로 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 공지된 구성이 아니더라도 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 아래의 설명은 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다.
본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다.
패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 2를 참조하면, OLED 패널인 패널(110)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다.
도 2의 회로 예시에 따르면, 유기발광다이오드(OLED)의 애노드 전극(픽셀전극이라고도 함)은 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 유기발광다이오드(OLED)의 캐소드 전극(공통전극이라고도 함)에는 기저전압(EVSS)이 인가될 수 있다.
여기서, 기저전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압보다 높거나 낮은 전압일 수 있다. 또한, 기저전압(EVSS)은 구동상태에 따라 가변될 수 있다. 예를 들어, 영상 구동 시 기저전압(EVSS)과 센싱 구동 시 기저전압(EVSS)은 서로 다르게 설정될 수 있다.
구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다.
구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드일 수 있으며, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있으며, 유기발광다이오드(OLED)의 애노드 전극(또는 캐소드 전극)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있으며, 구동전압(EVDD)이 인가될 수 있고, 구동전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 (또는 정해진 시간) 동안 유지해줄 수 있다.
스위칭 트랜지스터(O-SWT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 게이트 노드는 해당 게이트 라인과 전기적으로 연결되어 스캔신호(SCAN)를 인가 받을 수 있다.
스위칭 트랜지스터(O-SWT)는 해당 게이트 라인을 통해 스캔신호(SCAN)를 게이트 노드로 인가 받아 온-오프가 제어될 수 있다.
이러한 스위칭 트랜지스터(O-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
한편, 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
도 2에 예시된 각 서브픽셀 구조는 2T(Transistor) 1C (Capacitor) 구조로서, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 LCD (Liquid Crystal Display) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 3을 참조하면, LCD 패널인 패널(110)에서의 각 서브픽셀(SP)은 픽셀전극(PXL) 및 스위칭 트랜지스터(L-SWT) 등을 포함할 수 있다.
스위칭 트랜지스터(L-SWT)는, 스캔신호(SCAN)에 의해 제어되며, 데이터 라인(DL)과 픽셀전극(PXL) 사이에 전기적으로 연결될 수 있다.
스위칭 트랜지스터(L-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 픽셀전극(PXL)에 전달해준다. 데이터전압(Vdata)이 인가된 픽셀전극(PXL)은 공통전압이 인가되는 공통전극(COM)과 전계를 형성할 수 있다. 즉, 픽셀전극(PXL)과 공통전극(COM) 사이애 캐패시터가 형성될 수 있다.
본 발명의 실시예들에 따른 패널은 기판, 트랜지스터 및 캐패시터를 포함할 수 있다.
도 2를 참조하면, 패널의 트랜지스터는 스위칭 트랜지스터(O-SWT) 또는 구동 트랜지스터(DRT)일 수 있으며, 패널의 캐패시터는 스토리지 캐패시터(Cst)일 수 있다.
도 3을 참조하면, 패널의 트랜지스터는 스위칭 트랜지스터(L-SWT)일 수 있으며, 패널의 캐패시터는 픽셀전극(PXL)과 공통전극(COM)을 각각 제1 플레이트 또는 제2 플레이트로 포함할 수 있다.
도 4, 도 6 및 도 7 각각은 본 발명의 일 실시예에 따른 패널(100)을 나타내는 도면이다. 이하, 도 4, 도 6 및 도 7을 참조하여 본 발명의 실시예들에 따른 패널(100)에 대해서 설명한다.
트랜지스터(120)는 기판(110) 상에 배치되며, 소스 전극(121), 드레인 전극(122), 게이트 전극(123) 게이트 절연층(127) 및 액티브층(124)을 포함할 수 있다.
트랜지스터(120)는, 액티브층(124)의 일단과 소스 전극(121)을 전기적으로 연결해주는 보조 소스 전극과, 액티브층(124)의 타단과 드레인 전극(122)을 전기적으로 연결해주는 보조 드레인 전극(126)을 더 포함할 수 있다.
트랜지스터(120)가 보조 소스 전극(125)과 보조 드레인 전극(126)을 포함하므로, 트랜지스터(120)의 채널 길이(channel length)를 짧게 할 수 있는 구조의 구현이 가능하게 되고, 따라서 전자 이동도가 우수한 트랜지스터를 포함하는 패널을 제공할 수 있다.
캐패시터(130)는 기판(110) 상에 배치되며, 제1 플레이트(131) 및 제2 플레이트(132)를 포함할 수 있다.
캐패시터(130)의 제1 플레이트(131)는, 보조 소스 전극(125) 및 보조 드레인 전극(126)과 동일한 물질로 구성될 수 있다.
본 명세서에서 패널의 어떠한 구성요소가 다른 구성요소와 동일한 물질로 구성된다는 것은, 구성요소들이 동일한 물질로 구성되는 것은 물론이고, 패널을 제조하는 패터닝 공정에서 구성요소들이 동일한 증착 단계에 의해 형성된 하나의 층으로부터 패터닝되어 형성되는 것 또한 의미할 수 있다.
따라서, 캐패시터(130)의 제1 플레이트(131), 보조 소스 전극(125) 및 보조 드레인 전극(126)은 동일한 물질로 구성될 수 있고, 다소 조성이 상이하더라도 상기 조성 차이가 어느 하나의 증착 단계에 의해 형성된 박막을 패터닝하여 제1 플레이트(131), 보조 소스 전극(125) 및 보조 드레인 전극(126)을 형성하는 과정에서 발생할 수 있는 통상적인 정도의 조성 차이에 불과하다면 제1 플레이트(131), 보조 소스 전극(125) 및 보조 드레인 전극(126)이 동일한 물질로 구성된 것이라고 할 수 있다.
캐패시터(130)의 제1 플레이트(131)가 상술한 것과 같이 트랜지스터(120)의 보조 소스 전극(125) 및 보조 드레인 전극(126)과 동일한 물질로 구성되므로, 공정 단계를 줄일 수 있다.
게이트 절연층(127)은 게이트 전극(123) 및 액티브층(124) 사이에 형성되고, 제1 플레이트(131) 및 제2 플레이트(132) 사이까지 연장되어 형성되는 유전체일 수 있다.
게이트 절연층(127)이 게이트와 액티브층(124) 사이의 게이트에 대응되는 영역에만 생성되는 것이 아니라, 게이트 절연층(127)이 보조 소스 전극(125), 보조 드레인 전극(126) 및 제1 플레이트(131)를 덮도록 형성되면서 제1 플레이트(131) 및 제2 플레이트(132) 사이에 위치한다. 게이트 절연층(127)이 상기와 같이 형성될 경우, 후술할 것과 같이 게이트 전극(123)과 제2 플레이트(132)가 동일한 증착 단계에서 형성되므로, 제1 플레이트(131)와 제2 플레이트(132) 사이에서 게이트 절연층(127)이 유전체의 역할도 수행하게 된다.
게이트 절연층(127)이 게이트 전극(123)에 대응되는 영역에만 형성되는 것이 아니므로, 게이트 절연막 증착 이후에 일반적으로 수행되는 에칭 공정을 생략할 수 있다. 따라서, 게이트 절연층(127)의 증착 이후에 수행되는 에칭 공정에 의해 발생하는 문제점인 액티브층(124), 보조 소스 전극(125) 및 보조 드레인 전극(126)의 물성 저하 등의 문제를 해결할 수 있다.
또한, 게이트 절연층(127)의 두께를 얇게하여 게이트 전극(123)이 액티브층(124)에 용이하게 전계를 형성하도록 할 수 있으며, 캐패시터의 정전 용량도 확보할 수 있으므로, 패널이 우수한 개구율을 가지는 전자장치를 제공할 수 있게 된다.
액티브층(124)은 산화물 반도체로 구성될 수 있다. 액티브층(124)을 구성하는 산화물 반도체는, 예를 들면, IGZO(Indium Gallium Zinc Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등의 N형 산화물 반도체일 수도 있고, CuOx, SnOx, NiOx 등의 P형 산화물 반도체일 수도 있다.
산화물 반도체로 구성된 액티브층(124)을 사용할 경우, 전자 이동도가 우수하여 개구율이 향상된 전자장치를 제공할 수 있는 패널을 제공할 수 있으며, 누설전류가 적어 소비전력이 우수한 패널을 제공할 수 있다.
보조 소스 전극(125), 보조 드레인 전극(126) 및 제1 플레이트(131)는 각각 금속 전극 또는 도체화된 산화물 반도체로 구성될 수 있다. 상기 금속 전극의 종류는 전극으로 사용될 수 있는 것이라면 특별히 제한되지 않는다. 상기 도체화된 산화물 반도체는 상기 액티브층보다 비저항이 낮아 전극으로 사용될 수 있는 것이라면 그 종류가 제한되는 것은 아니나, 예를 들면, ITO(Indium Tin Oxdie), IZO(Indium Zinc Oxide), ZnO, SnO2, TiO2, GZO (Ga doped ZnO), AZO (Al-doped ZnO) 등을 사용할 수 있다.
액티브층(124)이 산화물 반도체로 구성되고, 보조 소스 전극(125), 보조 드레인 전극(126) 및 제1 플레이트(131) 중 하나 이상이 도체화된 산화물 반도체로 구성될 경우, 상기 도체화된 산화물 반도체은 액티브층(124)을 구성하는 산화물 반도체와 상이한 물질로 구성될 수 있다. 보조 소스 전극(125), 보조 드레인 전극(126) 및 제1 플레이트(131)는 액티브층(124)보다 비저항이 낮은 물질이 사용되는 것이 바람직하므로, 예를 들면, 보조 소스 전극(125), 보조 드레인 전극(126) 및 제1 플레이트(131)는 액티브층(124)에 사용된 산화물 반도체보다 비저항이 낮고, 도체화된 산화물 반도체로 구성될 수 있다.
보조 소스 전극(125) 및 보조 드레인 전극(126) 사이의 이격 거리는 게이트 전극(123)의 길이 이하일 수 있다. 따라서, 본 발명의 트랜지스터(120)는 게이트 전극(123)의 길이가 반도체의 채널 길이(channel length)인 트랜지스터보다 더 짧은 채널 길이를 가지므로, 전자 이동도가 보다 우수할 수 있다.
트랜지스터(120)의 게이트 전극(123)과 캐패시터(130)의 제2 플레이트(132)는 동일한 물질로 구성될 수 있다.
트랜지스터(120)의 게이트 전극(123)과 캐패시터(130)의 제2 플레이트(132)가 동일한 물질로 구성된다는 것은, 상술한 캐패시터(130)의 제1 플레이트(131), 보조 소스 전극(125) 및 보조 드레인 전극(126)이 동일한 물질로 구성된다는 것과 유사하게 해석되어야 한다. 따라서, 트랜지스터(120)의 게이트 전극(123) 및 캐패시터(130)의 제2 플레이트(132)는 동일한 물질로 구성될 수 있고, 다소 조성이 상이하더라도 상기 조성 차이가 어느 하나의 증착 단계에 의해 형성된 박막을 패터닝하여 게이트 전극(123) 및 제2 플레이트(132)를 형성하는 과정에서 발생할 수 있는 통상적인 정도의 조성 차이에 불과하다면 게이트 전극(123) 및 제2 플레이트(132)는 동일한 물질로 구성된 것이라고 할 수 있다.
이하, 도 4에 도시한 본 발명의 일 실시예에 따른 패널(100)에 포함된 트랜지스터(120)에 대해서 설명한다.
트랜지스터(120)는 보조 소스 전극(125)이 기판(110) 상에 배치되고, 보조 드레인 전극(126)이 기판(110) 상에 배치되며, 보조 드레인 전극(126)은 보조 소스 전극(125)과 이격되어 배치된다. 예를 들면, 도 4에 도시한 것처럼 보조 드레인 전극(126)과 보조 소스 전극(125)은 기판(110) 상에 배치되되, 서로 직접적으로 접촉하지 않는다.
액티브층(124)의 일단이 보조 소스 전극(125)의 단부 상에 컨택되며, 액티브층(124)의 타단이 보조 드레인 전극(126)의 단부 상에 컨택될 수 있다. 예를 들면, 도 4에 도시한 것처럼 액티브층(124)은, 이격된 보조 소스 전극(125) 및 보조 드레인 전극(126) 사이의 영역에 배치되고, 일단이 보조 소스 전극(125)의 단부 상에 컨택되고, 타단이 보조 드레인 전극(126)의 단부 상에 컨택될 수 있다.
따라서, 예시적인 트랜지스터(120)는 상술한 것처럼 보조 소스 전극(125) 및 보조 드레인 전극(126) 사이의 이격 거리가 게이트 전극(123)의 길이 이하일 수 있다.
도 4에 도시한 패널(100)은, 예를 들어, 도 2에 도시한 구조를 가지는 OLED 서브픽셀을 구성할 수 있다.
도 4에 도시한 패널(100)이 도 2에 도시한 서브픽셀을 구성할 경우, 예를 들면, 패널(100)의 트랜지스터(120)는 도 2에 도시한 구동 트랜지스터(DRT)이고, 패널(100)의 캐패시터(130)는 도 2에 도시한 스토리지 캐패시터(Cst)일 수 있다. 도 4의 트랜지스터(120)가 도 2의 구동 트랜지스터(DRT)일 경우, 도 4의 게이트 전극(123)은 도 4의 캐패시터(130)의 제2 플레이트(132)와 전기적으로 연결될 수 있고, 도 4의 소스 전극(121)은 도 4의 제1 플레이트(131)와 도 2의 제2 노드(N2)에서 전기적으로 연결될 수 있다.
다른 예시에서, 패널(100)의 트랜지스터(120)는 도 2에 도시한 스위칭 트랜지스터(O-SWT)이고, 패널(100)의 캐패시터(130)는 도 2에 도시한 스토리지 캐패시터(Cst)일 수 있다. 도 4의 트랜지스터(120)가 도 2의 스위칭 트랜지스터(O-SWT)일 경우, 도 4의 소스 전극(121)은 도 4의 캐패시터(130)의 제2 플레이트(132)와 전기적으로 연결될 수 있고, 도 4의 캐패시터(130)의 제1 플레이트(131)는 도 2의 구동 트랜지스터(DRT)의 소스 전극(121)과 제2 노드(N2)에서 전기적으로 연결될 수 있다.
도 4에 도시한 패널(100)은, 예를 들어, 도 3에 도시한 구조를 가지는 LCD 서브픽셀을 구성할 수 있다.
도 4에 도시한 패널(100)이 도 3에 도시한 서브픽셀을 구성할 경우, 예를 들면, 패널(100)의 트랜지스터(120)는 도 3의 스위칭 트랜지스터(L-SWT)일 수 있고, 도 4의 드레인 전극(122)이 도 4의 캐패시터(130)의 제2 플레이트(132)와 연결될 경우, 도 4의 캐패시터(130)의 제1 플레이트(131)는 도 2의 공통전극(COM)일 수 있다.
다른 예시에서, 도 4의 트랜지스터(120)는 도 3의 스위칭 트랜지스터(L-SWT)일 수 있고, 도 4의 드레인 전극(122)이 도 4의 캐패시터(130)의 제1 플레이트(131)와 연결될 경우, 도 4의 캐패시터(130)의 제2 플레이트(132)는 도 2의 공통전극(COM)일 수 있다.
도 5는 도 4에 도시한 예시적인 패널(100)을 제조하는 예시적인 공정을 개략적으로 나타낸 도면이다.
도 5(a)는 기판(110) 상에 증착된 산화물 반도체 박막에 패터닝 공정을 수행한 것이다. 기판(110) 상에 증착된 산화물 반도체 박막은, 예를 들면, 스퍼터링 공정에 의해 증착될 수 있다. 상기 스퍼터링 공정에 의해 증착된 박막이 후술할 패터닝 공정에 의해 동일한 물질로 구성되는 보조 소스 전극(125), 보조 드레인 전극(126) 및 제1 플레이트(131)를 형성하게 된다. 스퍼터링 공정 이후 패터닝 공정에 의해 도 5(a)에 도시한 형태의 패턴이 기판(110) 상에 형성된다.
도 5(b)는 도 5(a)의 기판(110)에 표면처리를 수행하는 단계이다. 상기 표면 처리는 도 5(c)에서 설명할 선택적 영역(Selective area) 성장 방식을 이용한 증착을 위한 표면처리로, 예를 들면, μ-플라즈마에 의한 표면 처리일 수 있다.
도 5(c)는 표면처리(surface modification) 이후에 포토 레지스트를 스트리핑(stripping)하고, 선택적 영역(Selective area) 성장 방식을 이용한 MOCVD(Metal-Organic Chemical Vapor Deposition) 공법 또는 ALD(Atomic Layer Deposition) 공법을 이용하여 액티브층(124)을 형성하는 단계이다.
선택적 영역(Selective area) 성장 방식을 이용한 증착은 표면처리가 이루어진 표면에만 박막이 증착되는 기술이다. 따라서, 도 5(b)에 도시한 것과 같이 표면처리를 한 이후에 포토 레지스트를 스트리핑하고, 증착 공정을 수행하면 도 5(b)에 도시한 것과 같이 액티브층(124)이 형성되게 된다.
MOCVD(Metal-Organic Chemical Vapor Deposition) 공법은, 고온의 기판 위에 원료 가스를 유출시켜 그 표면 상에서 분해 반응을 일으켜 박막을 형성하는 화학 증착(CVD: Chemical Vapor Deposition)의 일종으로서, 원료 가스 중에 유기 금속 착물을 포함하는 증착 방법으로서, 유기 금속 가스를 가열한 기판 상에 열분해 시켜 박막을 성장시키는 기술이다. MOCVD의 경우, 할로겐화물의 기체를 사용하는 CVD 보다 저온에서 이루어지고, 원자 크기 수준에서의 박막 형성 과정 제어가 가능하므로, 균일하고 밀도가 높고 결점(defect)이 적은 막을 형성할 수 있다는 장점이 있다.
ALD (Atomic Layer Deposition) 공법의 경우, 반응원료를 각각 분리, 공급하여 반응가스 간 화학반응으로 형성된 입자를 기판 표면에 증착, 박막을 형성하는 증착법이다. 하나의 반응원료가 박막이 증착되는 기판 위에 화학적 흡착을 한 후, 제2 또는 제3의 기체가 기판 위에서 다시 화학적 흡착을 진행하며, 각각의 흡착이 1 atomic layer 수준으로 이루어진다.
전술한 MOCVD 공법 또는 ALD 공법을 이용하는 경우, 일반적인 PVD (Physical Vapor Deposition) 및 일반적인 다른 CVD (Chemical Vapor Deposition) 공법에 비해, 박막 생산성이나 성장 속도는 느릴 수 있으나, 박막 도포성이 우수해 박막 두께를 세밀하게 조절할 수 있다. 즉, MOCVD 공법 또는 ALD 공법을 이용하는 경우, 우수한 스텝 커버리지(Step Coverage) 특성을 갖는 박막을 형성할 수 있다.
따라서, MOCVD 공법 또는 ALD 공법에 의해 형성된 액티브층(124)은 스퍼터링에 의해 증착된 박막을 패터닝하여 형성된 보조 소스 전극(125), 보조 드레인 전극(126) 및 제1 플레이트(131) 보다 밀도가 높고, 두께 불균일도가 낮을 수 있다.
도 5(d)는 게이트 절연층(127)을 형성하는 단계이며, 도 5(e)는 게이트 전극(123) 및 제2 플레이트(132)를 형성하고, 층간 절연막(128)을 형성하는 단계이다.
도 5(d) 및 도 5(e)에 도시한 것처럼, 게이트 절연층(127)이 보조 소스 전극(125), 보조 드레인 전극(126) 및 제1 플레이트(131)를 덮도록 형성되고, 이후 게이트 전극(123) 및 제2 플레이트(132)가 형성되므로, 본 발명의 패널(100)은 게이트 절연층(127)에 별도에 에칭 공정이 수행되지 않아도 된다는 장점이 있다. 또한, 게이트 절연층(127)이 캐패시터(130)의 제1 플레이트(131) 및 제2 플레이트(132)의 사이에 위치하며 유전체의 역할도 수행하므로, 본 발명의 패널(100)은 게이트 절연층(127)이 얇게 형성될 경우 캐패시터(130)의 정전 용량을 확보할 수 있어 개구율이 우수한 전자장치를 제공할 수 있다.
도 5(f)는 층간 절연막(128)과 게이트 절연막에 홀을 형성하고, 홀을 통해 소스 전극(121)과 보조 소스 전극(125)을 컨택시키고, 드레인 전극(122)과 보조 드레인 전극(126)을 컨택시켜 트랜지스터(120)와 캐패시터(130)를 형성하는 단계이다.
상기 도 5(a) 내지 도 5(f)를 통해 설명한 것처럼, 본 발명의 일 실시예에 따른 패널(100)은 보다 간단한 공정에 의해 생산이 가능하다는 장점이 있다.
도 4를 참조하면, 액티브층(124)이, 하부에 보조 소스 전극(125)이 배치된 제1 파트(P1), 하부에 보조 드레인 전극(126)이 배치된 제2 파트(P2) 및 제1 파트(P1)와 제2 파트(P2)의 사이의 제3 파트(P3)를 포함할 수 있다.
보조 소스 전극(125)은 액티브층(124)의 제1 파트(P1)와 중첩되는 소스-액티브 영역(125a)을 포함할 수 있고, 보조 드레인 전극(126)은 액티브층(124)의 제2 파트(P2)와 중첩되는 드레인-액티브 영역(126a)을 포함할 수 있다. 보조 소스 전극(125)이 상기 소스-액티브 영역(125a)을 포함하고, 보조 드레인 전극(126)이 상기 드레인-액티브 영역(126a)을 포함하므로, 액티브층(124)과 보조 소스 전극 또는 보조 드레인 전극이 보다 넓은 면적에서 접촉할 수 있어 접촉 저항을 크게 줄일 수 있는 장점이 있다.
상술하였듯이 보조 소스 전극(125)과 보조 드레인 전극(126) 사이의 이격 거리가 게이트 전극(124)의 길이 이하이므로, 제3 파트(P3)의 길이는 게이트 전극의 길이(Lg) 이하일 수 있다. 따라서, 트랜지스터가 액티브층의 채널 영역에서 우수한 전도 특성을 확보할 수 있다.
제3 파트의 두께(T3)는, 제1 파트의 두께(T1) 및 제2 파트의 두께(T2) 이상일 수 있다. 따라서, 제3 파트의 두께(T3)는 제1 파트 및 제2 파트 각각의 두께 이상일 수 있다.
제3 파트의 길이(L3)는 반도체의 채널 폭(channel length)에 대응된다. 채널 영역이 짧을수록 반도체의 전도성이 우수해지나, 채널 영역을 짧게 하기 위해 제3 파트의 길이(L3)를 짧게 할 경우, 보조 소스 전극(125)과 보조 드레인 전극(126)의 이격 거리를 반도체층(124)이 메꾸면서 형성되는 과정에서 제3 파트(P3)의 두께가 공정 마진에 의해 제1 파트(P1) 및 제2 파트(P2)의 두께보다 두꺼워질 수 있다. 이러한 구조를 채택할 경우, L3를 짧게 할 수 있으므로, 트랜지스터의 전도 특성을 향상시킬 수 있다.
액티브층(124)은 MOCVD 공법 또는 ALD 공법에 의해 형성되고, 보조 소스 전극(125) 및 보조 드레인 전극(126)은 스퍼터링에 의해 형성될 수 있으므로, 제1 파트의 두께(T1)는 보조 소스 전극의 두께(t1) 이하일 수 있고, 제2 파트의 두께(T2)는 보조 드레인 전극의 두께(t2) 이하일 수 있다. 액티브층(124)을 스텝 커버리지가 우수한 MOCVD 또는 ALD 공법에 의해 형성하므로, 트랜지스터가 상기와 같은 두께 관계를 가지더라도 액티브층에 크랙이나 단선이 발생하지 않을 수 있다.
이하, 도 6에 도시한 본 발명의 일 실시예에 따른 패널(100)에 포함된 트랜지스터(120)에 대해서 설명한다.
도 6에 도시한 트랜지스터(120)는, 도 4에 도시한 트랜지스터(120)와 유사하나, 도 4에 도시한 트랜지스터(120)의 액티브층(124) 보다 단차 추종성이 우수한 액티브층(124)을 포함하는 것을 특징으로 한다. 상술한 선택적 영역 성장 방식을 이용한 MOCVD 나 ALD 공법에 의해 액티브층을 형성할 경우, MOCVD 및 ALD 공법은 스텝 커버리지(step coverage)가 우수한 층을 형성할 수 있어 도 6에 도시한 것과 같은 액티브층(124)이 형성될 수 있다.
또한, MOCVD 및 ALD 공법은 두께 균일도가 우수한 층을 형성할 수 있으므로, MOCVD 또는 ALD 공법에 의해 형성된 액티브층(124)은, 제1 파트의 두께(T1) 및 제2 파트의 두께(T2) 각각이 제3 파트의 두꼐(T3)에 대응될 수 있다.
본 명세서에 있어서 어떤 구성요소의 두께가 다른 구성요소의 두께에 대응된다는 것은, 두 구성요소의 두께가 본 발명의 분야의 기술상식에 비추어 봤을 때 동일하다고 볼 수 있는 정도로 미세한 차이를 가지는 것을 의미할 수 있다.
도 6에 도시한 패널에 있어서, 설명하지 않은 다른 사항은 도 4에 도시한 패널에 대해 설명한 것과 동일하므로, 생략하기로 한다.
이하, 도 7에 도시한 본 발명의 일 실시예에 따른 패널(100)에 포함된 트랜지스터(120)에 대해서 설명한다.
트랜지스터(120)는, 보조 소스 전극(125)이 액티브층(124) 상에 배치되는 영역을 포함하고, 보조 드레인 전극(126)이 액티브층(124) 상에 배치되는 영역을 포함하며, 보조 소스 전극(125)과 이격되어 배치될 수 있다. 예를 들면, 도 7에 도시한 것처럼 보조 드레인 전극(126)과 보조 소스 전극(125)은 전부가 액티브층(124) 상에 배치될 수 있으나, 각각 전부 또는 일부가 액티브층(124) 상에 배치되어 각각 액티브층(124) 상에 배치되는 영역을 포함할 수 있다.
액티브층(124) 상에서 보조 소스 전극(125) 및 보조 드레인 전극(126)이 이격되는 거리가 게이트 전극(123)의 길이 이하가 되도록 조절함으로써, 본 발명의 실시예가 전자 이동도가 우수한 트랜지스터(120)를 포함하는 패널(100)을 제공할 수 있다.
도 8은 도 7에 도시한 예시적인 패널(100)을 제조하는 예시적인 공정을 개략적으로 나타내는 도면이다.
도 8(a)는 기판(110) 상에 증착된 산화물 반도체 박막에 패터닝 공정을 수행한 것이다. 기판(110) 상에 증착된 산화물 반도체 박막은, 예를 들면, 스퍼터링 공정에 의해 증착될 수 있다. 스퍼터링 공정 이후 패터닝 공정에 의해 도 8(a)에 도시된 형태의 패턴이 기판(110) 상에 형성된다.
도 8(b)는 도 8(a)의 기판(110)에 표면처리를 수행하는 단계이다. 상기 표면처리는 상술한 선택적 영역(Selective area) 성장 방식을 이용한 증착을 위한 표면처리이다.
도 8(c)는 표면처리(surface modification) 이후에 포토 레지스트를 스트리핑(stripping)하고, 상술한 선택적 영역(Selective area) 성장 방식을 이용한 MOCVD(Metal-Organic Chemical Vapor Deposition) 공법 또는 ALD(Atomic Layer Deposition) 공법을 이용하여 보조 소스 전극(125), 보조 드레인 전극(126) 및 제1 플레이트(131)를 형성하는 단계이다. 도 8(c)에 도시한 것처럼 동일한 증착 단계에 의해 동일한 물질로 구성되는 보조 소스 전극(125), 보조 드레인 전극(126) 및 제1 플레이트(131)가 형성될 수 있다. 따라서, 본 발명의 일 실시예에 따른 패널(100)은 간단한 공정에 의해 생산될 수 있다는 장점이 있다.
따라서, MOCVD 공법 또는 ALD 공법에 의해 형성된 보조 소스 전극(125), 보조 드레인 전극(126) 및 제1 플레이트(131)는 스퍼터링에 의해 증착된 박막을 패터닝하여 형성된 액티브층(124) 보다 밀도가 높고, 두께 불균일도가 낮을 수 있다.
도 8(d)는 게이트 절연층(127)을 형성하는 단계이며, 도 7(e)는 게이트 전극(123) 및 제2 플레이트(132)를 형성하고, 층간 절연막(128)을 형성하는 단계이다.
도 8(d) 및 도 8(e)에 도시한 것처럼, 게이트 절연층(127)이 보조 소스 전극(125), 보조 드레인 전극(126) 및 제1 플레이트(131)를 덮도록 형성되고, 이후 게이트 전극(123) 및 제2 플레이트(132)가 형성되므로, 본 발명의 패널(100)은 게이트 절연층(127)에 별도에 에칭 공정이 수행되지 않아도 된다는 장점이 있다. 또한, 게이트 절연층(127)이 캐패시터(130)의 제1 플레이트(131) 및 제2 플레이트(132)의 사이에 위치하며 유전체의 역할도 수행하므로, 본 발명의 패널(100)은 게이트 절연층(127)이 얇게 형성될 경우 캐패시터(130)의 정전 용량을 확보할 수 있어 개구율이 우수한 전자장치를 제공할 수 있다.
도 8(f)는 층간 절연막(128)과 게이트 절연막에 홀을 형성하고, 홀을 통해 소스 전극(121)과 보조 소스 전극(125)을 컨택시키고, 드레인 전극(122)과 보조 드레인 전극(126)을 컨택시켜 트랜지스터(120)와 캐패시터(130)를 형성하는 단계이다.
상기 도 8(a) 내지 도 8(f)를 통해 설명한 것처럼, 본 발명의 일 실시예에 따른 패널(100)은 보다 간단한 공정에 의해 생산이 가능하다는 장점이 있다.
도 7을 참조하면, 액티브층(124)이, 상부에 보조 소스 전극이 배치된 제1 파트(P1), 상부에 보조 드레인 전극이 배치된 제2 파트(P2) 및 제1 파트(P1)와 제2 파트(P2) 사이의 제3 파트(P3)를 포함할 수 있다.
액티브층(124)이 제1 파트(P1) 및 제2 파트(P2)를 포함하므로, 액티브층(124)과 보조 소스 전극 또는 보조 드레인 전극이 보다 넓은 면적에서 접촉할 수 있어 접촉 저항을 크게 줄일 수 있는 장점이 있다.
상술하여듯이 보조 소스 전극(125)과 보조 드레인 전극(126) 사이의 이격 거리가 게이트 전극(124)의 길이 이하이므로, 제3 파트(P3)의 길이는 게이트 전극의 길이(Lg) 이하일 수 있다. 따라서, 트랜지스터가 액티브층의 채널 영역에서 우수한 전도 특성을 확보할 수 있다.
보조 소스 전극(125) 및 보조 드레인 전극(126)은 MOCVD 공법 또는 ALD 공법에 의해 형성되고, 액티브층(124)은 스퍼터링에 의해 형성될 수 있으므로, 제1 파트의 두께(T1)는 보조 소스 전극의 두께(t1) 이상일 수 있고, 제2 파트의 두께(T2)는 보조 드레인 전극의 두께(t2) 이하일 수 있다.
다른 측면에서, 본 발명의 실시예들은, 패널 및 패널을 구동하는 구동회로를 포함하는 전자장치를 제공할 수 있다.
본 발명의 실시예에 따른 전자장치에 포함되는 패널에 관한 사항은, 앞서 본 발명의 실시예에 따른 패널에 대해서 설명한 것과 동일하므로, 생략하기로 한다.
구동회로는 상술한 본 발명의 예시적인 전자장치에서 설명한 것과 동일하므로, 생략하기로 한다.
또 다른 측면에서, 본 발명의 실시예들은, 보조 소스 전극, 보조 드레인 전극, 액티브층, 게이트 절연막, 게이트 전극, 층간 절연막, 소스 전극 및 드레인 전극을 포함하는 트랜지스터를 제공할 수 있다.
본 발명의 실시예에 따른 트랜지스터에 관한 사항은, 앞서 본 발명의 실시예에 따른 패널에 포함되는 트랜지스터에 대해서 설명한 것과 동일하므로, 생략하기로 한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 패널 110: 기판
120: 트랜지스터 130: 캐패시터
121: 소스 전극 122: 드레인 전극
123: 게이트 전극 124: 액티브층
125: 보조 소스 전극 126: 보조 드레인 전극
127: 게이트 절연층 128: 층간 절연막
131: 제1 플레이트 132: 제2 플레이트

Claims (19)

  1. 기판;
    상기 기판 상에 배치되며, 소스 전극, 드레인 전극, 게이트 전극, 게이트 절연층 및 액티브층을 포함하는 트랜지스터; 및
    상기 기판 상에 배치되며, 제1 플레이트 및 제2 플레이트를 포함하는 캐패시터를 포함하고,
    상기 트랜지스터는,
    상기 액티브층의 일단과 상기 소스 전극을 전기적으로 연결해주는 보조 소스 전극과, 상기 액티브층의 타단과 상기 드레인 전극을 전기적으로 연결해주는 보조 드레인 전극을 더 포함하고,
    상기 캐패시터의 제1 플레이트는, 상기 보조 소스 전극 및 상기 보조 드레인 전극과 동일한 물질로 구성되는 패널.
  2. 제 1항에 있어서,
    상기 게이트 절연층은 게이트 전극 및 액티브층 사이에 형성되고, 상기 제1 플레이트 및 상기 제2 플레이트 사이까지 연장되어 형성되는 유전체인 패널.
  3. 제 1항에 있어서,
    상기 액티브층은 산화물 반도체로 구성되는 패널.
  4. 제 3항에 있어서,
    상기 보조 소스 전극, 상기 보조 드레인 전극 및 상기 제1 플레이트는 각각 금속 전극 또는 도체화된 산화물 반도체로 구성되는 패널.
  5. 제 4항에 있어서,
    상기 보조 소스 전극, 상기 보조 드레인 전극 및 상기 제1 플레이트 중 하나 이상은 도체화된 산화물 반도체로 구성되고,
    상기 도체화된 산화물 반도체는,
    상기 액티브층을 구성하는 산화물 반도체와 상이한 물질로 구성되는 패널.
  6. 제 1항에 있어서,
    상기 보조 소스 전극 및 상기 보조 드레인 전극 사이의 이격 거리는 상기 게이트 전극의 길이 이하인 패널.
  7. 제 1항에 있어서,
    상기 트랜지스터의 상기 게이트 전극과 상기 캐패시터의 상기 제2 플레이트는 동일한 물질로 구성되는 패널.
  8. 제 1항에 있어서,
    상기 트랜지스터는,
    상기 보조 소스 전극이 상기 기판 상에 배치되고,
    상기 보조 드레인 전극이 상기 기판 상에 배치되며, 상기 보조 소스 전극과 이격되어 배치되고,
    상기 액티브층의 일단이 상기 보조 소스 전극의 단부 상에 컨택되며, 상기 액티브층의 타단이 상기 보조 드레인 전극의 단부 상에 컨택되는 패널.
  9. 제 8항에 있어서,
    상기 액티브층이,
    하부에 상기 보조 소스 전극이 배치된 제1 파트; 하부에 상기 보조 드레인 전극이 배치된 제2 파트; 및 상기 제1 파트와 상기 제2 파트의 사이의 제3 파트를 포함하고,
    상기 제3 파트의 길이는 상기 게이트 전극의 길이 이하인 패널.
  10. 제 9항에 있어서,
    상기 제1 파트 및 상기 제2 파트 각각의 두께는, 상기 제3 파트의 두께와 대응되는 패널.
  11. 제 9항에 있어서,
    상기 제3 파트의 두께는, 상기 제1 파트 및 상기 제2 파트 각각의 두께 이상인 패널.
  12. 제 8항에 있어서,
    상기 액티브층은 상기 보조 소스 전극, 상기 보조 드레인 전극 및 상기 제1 플레이트 보다 밀도가 높은 패널.
  13. 제 8항에 있어서,
    상기 액티브층은 상기 보조 소스 전극, 상기 보조 드레인 전극 및 상기 제1 플레이트 보다 두께 불균일도가 낮은 패널.
  14. 제 1항에 있어서,
    상기 트랜지스터는,
    상기 보조 소스 전극이 상기 액티브층 상에 배치되는 영역을 포함하고,
    상기 보조 드레인 전극이 상기 액티브층 상에 배치되는 영역을 포함하며, 상기 보조 소스 전극과 이격되어 배치되는 패널.
  15. 제 14항에 있어서,
    상기 액티브층이,
    상부에 상기 보조 소스 전극이 배치된 제1 파트; 상부에 상기 보조 드레인 전극이 배치된 제2 파트; 및 상기 제1 파트와 상기 제2 파트의 사이의 제3 파트를 포함하고,
    상기 제3 파트의 길이는 상기 게이트 전극의 길이 이하인 패널.
  16. 제 14항에 있어서,
    상기 보조 소스 전극, 상기 보조 드레인 전극 및 제1 플레이트는 상기 액티브층 보다 밀도가 높은 패널.
  17. 제 14항에 있어서,
    상기 보조 소스 전극, 상기 보조 드레인 전극 및 제1 플레이트는 상기 액티브층 보다 두께 불균일도가 낮은 패널.
  18. 패널; 및
    상기 패널을 구동하는 구동회로를 포함하고,
    상기 패널은,
    기판;
    상기 기판 상에 배치되며, 소스 전극, 드레인 전극, 게이트 전극 및 액티브층을 포함하는 트랜지스터; 및
    상기 기판 상에 배치되며, 제1 플레이트 및 제2 플레이트를 포함하는 캐패시터를 포함하고,
    상기 트랜지스터는,
    상기 액티브층의 일단과 상기 소스 전극을 전기적으로 연결해주는 보조 소스 전극과, 상기 액티브층의 타단과 상기 드레인 전극을 전기적으로 연결해주는 보조 드레인 전극을 더 포함하며,
    상기 캐패시터의 제1 플레이트는, 상기 보조 소스 전극 및 상기 보조 드레인 전극과 동일한 물질로 구성되는 전자장치.
  19. 기판 상에 배치되는 보조 소스 전극;
    기판 상에 배치되며, 상기 보조 소스 전극과 이격되어 배치되는 보조 드레인 전극;
    상기 기판 상에 배치되되, 일단이 상기 보조 소스 전극의 단부 상에 컨택되고, 타단이 상기 보조 드레인 전극의 단부 상에 컨택되는 액티브층;
    상기 액티브층 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하며 상기 액티브층과 중첩되는 게이트 전극;
    상기 게이트 전극을 덮으면서 배치되는 층간 절연막;
    상기 층간 절연막과 상기 게이트 절연막의 홀을 통해 상기 보조 소스 전극과 컨택하는 소스 전극; 및
    상기 층간 절연막과 상기 게이트 절연막의 홀을 통해 상기 보조 드레인 전극과 컨택하는 드레인 전극을 포함하는 트랜지스터.
KR1020180133089A 2018-11-01 2018-11-01 패널, 전자장치 및 트랜지스터 KR20200050266A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180133089A KR20200050266A (ko) 2018-11-01 2018-11-01 패널, 전자장치 및 트랜지스터
US16/659,528 US11276710B2 (en) 2018-11-01 2019-10-21 Panel, electronic device and transistor
CN201911000017.6A CN111142297A (zh) 2018-11-01 2019-10-21 面板、电子装置和晶体管
US17/671,452 US11705460B2 (en) 2018-11-01 2022-02-14 Panel, electronic device and transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180133089A KR20200050266A (ko) 2018-11-01 2018-11-01 패널, 전자장치 및 트랜지스터

Publications (1)

Publication Number Publication Date
KR20200050266A true KR20200050266A (ko) 2020-05-11

Family

ID=70459079

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180133089A KR20200050266A (ko) 2018-11-01 2018-11-01 패널, 전자장치 및 트랜지스터

Country Status (3)

Country Link
US (2) US11276710B2 (ko)
KR (1) KR20200050266A (ko)
CN (1) CN111142297A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115295558A (zh) * 2022-08-05 2022-11-04 深圳市华星光电半导体显示技术有限公司 驱动基板和显示面板

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539219A (en) * 1995-05-19 1996-07-23 Ois Optical Imaging Systems, Inc. Thin film transistor with reduced channel length for liquid crystal displays
KR100870701B1 (ko) * 2002-12-17 2008-11-27 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법
US20060061701A1 (en) * 2004-09-22 2006-03-23 Shih-Chang Chang Pixel of a liquid crystal panel, method of fabricating the same and driving method thereof
KR101189709B1 (ko) * 2006-10-09 2012-10-10 삼성디스플레이 주식회사 표시 기판, 이의 제조 방법 및 이를 구비하는 표시 장치
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
TWI325639B (en) * 2007-03-15 2010-06-01 Au Optronics Corp Semiconductor structure and fabricating method thereof for liquid crystal display device
CN100521162C (zh) * 2007-04-29 2009-07-29 友达光电股份有限公司 显示装置的半导体结构及其制造方法
JP5708910B2 (ja) * 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
CN102208406B (zh) * 2010-03-30 2013-07-24 元太科技工业股份有限公司 一种像素的结构及其制程方法
CN102054874B (zh) * 2010-11-01 2012-01-04 友达光电股份有限公司 薄膜晶体管及其制造方法
KR101889918B1 (ko) 2010-12-14 2018-09-21 삼성디스플레이 주식회사 유기 발광 디스플레이 장치 및 이의 제조 방법
KR101889748B1 (ko) * 2011-01-10 2018-08-21 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
KR101880720B1 (ko) * 2011-11-18 2018-07-23 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
US20130221345A1 (en) * 2012-02-28 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
FR2998580B1 (fr) * 2012-11-26 2016-10-21 Institut De Rech Pour Le Developpement Ird Marqueurs moleculaires et methodes pour l'identification des genotypes de palmier dattier
TWI527201B (zh) * 2013-11-06 2016-03-21 友達光電股份有限公司 畫素結構及其製造方法
CN103681659B (zh) * 2013-11-25 2016-03-02 京东方科技集团股份有限公司 一种阵列基板、制备方法以及显示装置
CN103700706B (zh) * 2013-12-16 2015-02-18 京东方科技集团股份有限公司 薄膜晶体管制备方法和阵列基板制备方法
TWI535034B (zh) 2014-01-29 2016-05-21 友達光電股份有限公司 畫素結構及其製作方法
EP2911202B1 (en) * 2014-02-24 2019-02-20 LG Display Co., Ltd. Thin film transistor substrate and display using the same
WO2017064590A1 (en) * 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20180079056A (ko) 2016-12-30 2018-07-10 엘지디스플레이 주식회사 백플레인 기판, 이의 제조 방법 및 이를 적용한 유기 발광 표시 장치
US10446633B2 (en) * 2017-10-24 2019-10-15 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Transparent OLED display with transparent storage capacitor and manufacturing method thereof

Also Published As

Publication number Publication date
CN111142297A (zh) 2020-05-12
US20200144304A1 (en) 2020-05-07
US20220173130A1 (en) 2022-06-02
US11276710B2 (en) 2022-03-15
US11705460B2 (en) 2023-07-18

Similar Documents

Publication Publication Date Title
KR102551998B1 (ko) 수직 구조 트랜지스터 및 전자장치
CN111244131B (zh) 面板、晶体管和电子装置及其形成方法
JP6848037B2 (ja) 薄膜トランジスタアレイ基板及びこれを含む電子装置
US11069814B2 (en) Transistor having vertical structure and electric device
US11705460B2 (en) Panel, electronic device and transistor
KR102567380B1 (ko) 트랜지스터, 패널 및 트랜지스터의 제조방법
KR20200046508A (ko) 전자장치, 패널 및 게이트 구동회로
KR20210076695A (ko) 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
US11476281B2 (en) Transistor and electronic device
KR20200050744A (ko) 트랜지스터, 패널 및 전자장치
KR20200068174A (ko) 트랜지스터, 패널 및 트랜지스터 제조방법
KR20200082008A (ko) 패널 및 전자장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal