KR20200082008A - 패널 및 전자장치 - Google Patents

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KR20200082008A
KR20200082008A KR1020180172106A KR20180172106A KR20200082008A KR 20200082008 A KR20200082008 A KR 20200082008A KR 1020180172106 A KR1020180172106 A KR 1020180172106A KR 20180172106 A KR20180172106 A KR 20180172106A KR 20200082008 A KR20200082008 A KR 20200082008A
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임화춘
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엘지디스플레이 주식회사
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Abstract

본 발명의 실시예들은 패널 및 전자장치에 관한 것으로서, 본 발명의 실시예들에 따르면 제조 과정에서 절연층의 탈수소화 공정이 가능하여 내구성이 우수한 패널 및 전자장치를 제공할 수 있다.

Description

패널 및 전자장치 {PANEL AND ELECTRONIC DEVICE}
본 발명은 패널 및 전자장치에 관한 것이다.
정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 전자장치에 대한 요구가 다양한 형태로 증가하고 있다. 이러한 전자장치는 픽셀을 구동하기 위한 트랜지스터와 캐패시터 등을 포함하는 패널과 상기 패널을 구동하는 구동회로를 포함할 수 있다.
패널에 포함되는 트랜지스터 및 캐패시터 등의 전자회로 소자는 기판상에 패턴층을 패터닝하여 제작할 수 있다. 트랜지스터의 경우, 스위칭 특성을 확보하기 위하여 인가되는 신호에 따라 전류가 흐를 수 있는 반도체를 포함한다.
트랜지스터에 포함되는 반도체는 수분 및/또는 수소에 노출될 경우, 소자의 특성이 변화하는 문제가 있다. 반도체가 수분 및/또는 수소에 노출될 경우 반도체 소자의 네가티브 쉬프트 현상이 나타나는데, 이는 표시장치에 있어서 픽셀들이 불균일한 휘도를 갖는 원인이 된다.
패널 또는 전자장치의 외부의 수분 및/또는 수소가 반도체층의 소자 특성을 변화시키는 것을 방지하기 위하여 패널의 패터닝 공정에서는 패시베이션층을 형성할 수 있다. 그러나, 패시베이션 층으로 외부로부터 패널을 구성하는 패터닝 층을 차폐하더라도, 패터닝 층 자체에 포함된 수분 및/또는 수소로 인하여 소자 특성이 변화하는 문제가 있다.
본 발명의 실시예들의 목적은, 반도체 소자 특성 변화로 인한 휘점 불량을 예방할 수 있는 패널 및 전자장치를 제공하는 데 있다.
일 측면에서, 본 발명의 실시예들에 따른 패널은, 기판, 게이트 전극, 반도체층, 게이트 절연막, 제1 전극, 제2 전극, 제1 패시베이션층, 평탄화층, 제2 패시베이션층, 제3 전극 및 제3 패시베이션층을 포함할 수 있다.
게이트 전극은 기판 상에 위치할 수 있다.
반도체층은 기판 상에 위치할 수 있다.
반도체층은 산화물 반도체를 포함할 수 있다.
게이트 절연막은 게이트 전극과 반도체층 사이에 위치할 수 있다.
제1 전극은 기판 상에 위치하고, 반도체층의 일단과 접촉할 수 있다.
제2 전극은 기판 상에 위치하고, 제1 전극과 이격되며, 반도체층의 상기 일단과는 상이한 타 단과 접촉할 수 있다.
제1 패시베이션층은 게이트 전극, 반도체층, 제1 전극 및 제2 전극 상에 위치할 수 있다.
제1 패시베이션층은 제1 전극 상에 위치하는 제1 컨택홀을 포함할 수 있다.
평탄화층은 제1 패시베이션층 상에 위치할 수 있다.
평탄화층은 제1 전극 상에 위치하는 제2 컨택홀을 포함할 수 있다.
제2 패시베이션층은 평탄화층 상에 위치할 수 있다.
제2 패시베이션층은 제1 전극 상에 위치하는 제3 컨택홀을 포함할 수 있다.
제3 전극은 제2 패시베이션층 상에 위치할 수 있다.
제3 전극은 제1 컨택홀, 제2 컨택홀 및 제3 컨택홀을 통해 제1 전극과 연결될 수 있다.
제3 패시베이션층은 제3 전극 상에 위치할 수 있다.
제3 패시베이션층은 제3 컨택홀을 밀봉할 수 있다.
제1 컨택홀은 제2 컨택홀 내에 위치할 수 있다.
제3 컨택홀은 제2 컨택홀 내에 위치하는 제1 영역과 제2 컨택홀 외에 위치하는 제2 영역으로 구성될 수 있다.
제2 컨택홀은 사각형 형상이고, 제1 영역과 제2 영역은 사각형 형상인 제2 컨택홀의 한 변에 의해 구분되며, 제2 컨택홀의 상기 한 변을 제외한 나머지 세 변은 상기 제3 컨택홀과 중첩되지 않을 수 있다.
제3 컨택홀은 사각형 형상이고, 제1 영역의 면적(B)에 대한 제2 영역의 면적(A)의 비율(A:B)이 1:4 내지 1:1일 수 있다.
제3 패시베이션층은 제3 패시베이션 층이 제3 컨택홀과 중첩되지 않는 영역을 포함할 수 있다.
제3 전극은 제1 영역에서 제1 전극과 접촉하고, 제3 전극은 제2 영역에서 평탄화층과 접촉하며, 제3 전극이 제1 전극과 접촉하는 제3 전극의 영역 및 제3 전극이 평탄화층과 접촉하는 제3 전극의 영역 상에는 제3 패시베이션층이 위치할 수 있다.
하나의 예시에서, 게이트 절연막은 게이트 전극 상에 위치하고, 반도체층은 게이트 절연막 상에 위치하며, 제1 전극 및 제2 전극은 반도체층 상에 위치할 수 있다.
다른 예시에서, 게이트 절연막은 게이트 전극 상에 위치하고, 제1 전극 및 제2 전극은 게이트 절연막 상에 위치할 수 있다.
다른 예시에서, 반도체층은 제1 전극 및 제2 전극 상에 위치하고, 게이트 절연막은 반도체층 상에 위치하며, 게이트 전극은 게이트 절연막 상에 위치할 수 있다.
다른 예시에서, 제1 전극은 반도체층 상에 위치하고, 제2 전극은 반도체층 상에 위치하며, 게이트 절연막은 제1 전극 및 제2 전극 상에 위치하고, 게이트 전극은 게이트 절연막 상에 위치할 수 있다.
다른 측면에서, 본 발명의 실시예들은 패널 및 구동회로를 포함하는 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 휘점 불량을 예방할 수 있는 패널 및 전자장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 패널이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 패널이 LCD (Liquid Crystal Display) 패널인 경우, 서브픽셀의 구조를 나타낸 도면이다.
도 5a는 본 발명의 실시예들에 따른 패널의 단면도이다.
도 5b는 본 발명의 실시예들에 따른 패널의 단면도이다.
도 6은 도 5a에 도시한 패널의 평면도이다.
도 7은 본 발명의 실시예들에 따른 패널의 컨택홀 위치관계를 설명하기 위한 도면이다.
도 8은 도 5a에 도시한 단면도의 일부분을 확대한 것이다.
도 9 내지 도 11은 본 발명의 실시예들에 따른 패널의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이다. 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 구성요소들의 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 구성요소들의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 구성요소 사이에 하나 이상의 다른 구성요소가 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 아래의 설명은 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다.
본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다.
패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 2를 참조하면, OLED 패널인 패널(110)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자장치에서, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현될 수 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 다수의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.
데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는, 소스 측 회로필름(SF) 상에 실장 될 수 있다.
소스 측 회로필름(SF)의 일 측은 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 부 (패드들의 집합체)와 전기적으로 연결될 수 있다.
소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.
전자장치는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 측이 연결될 수 있다.
즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 패널(PNL)의 넌-액티브 영역(N/A)과 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.
또한, 컨트롤 인쇄회로기판(CPCB)에는, 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.
소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)에 포함된 다수의 게이트 구동회로(GDC)는 패널(PNL)의 넌-액티브 영역(N/A) 상에 직접 형성될 수 있다.
다수의 게이트 구동회로(GDC) 각각은 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔신호(SCAN)를 출력할 수 있다.
패널(PNL) 상에 배치된 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.
넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동회로(GDC)에 가장 인접하게 배치된 소스 측 회로필름(SF)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 3을 참조하면, OLED 패널인 패널(PNL)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다.
도 3의 회로 예시에 따르면, 유기발광다이오드(OLED)의 애노드 전극(픽셀전극이라고도 함)은 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 유기발광다이오드(OLED)의 캐소드 전극(공통전극이라고도 함)에는 기저전압(EVSS)이 인가될 수 있다.
여기서, 기저전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압보다 높거나 낮은 전압일 수 있다. 또한, 기저전압(EVSS)은 구동상태에 따라 가변될 수 있다. 예를 들어, 영상 구동 시 기저전압(EVSS)과 센싱 구동 시 기저전압(EVSS)은 서로 다르게 설정될 수 있다.
구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다.
구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드일 수 있으며, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있으며, 유기발광다이오드(OLED)의 애노드 전극(또는 캐소드 전극)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있으며, 구동전압(EVDD)이 인가될 수 있고, 구동전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 (또는 정해진 시간) 동안 유지해줄 수 있다.
스위칭 트랜지스터(O-SWT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 게이트 노드는 해당 게이트 라인과 전기적으로 연결되어 스캔신호(SCAN)를 인가 받을 수 있다.
스위칭 트랜지스터(O-SWT)는 해당 게이트 라인을 통해 스캔신호(SCAN)를 게이트 노드로 인가 받아 온-오프가 제어될 수 있다.
이러한 스위칭 트랜지스터(O-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
한편, 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
도 3에 예시된 각 서브픽셀 구조는 2T(Transistor) 1C (Capacitor) 구조로서, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 4는 본 발명의 실시예들에 따른 패널(PNL)이 LCD (Liquid Crystal Display) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 4를 참조하면, LCD 패널인 패널(110)에서의 각 서브픽셀(SP)은 픽셀전극(PXL) 및 스위칭 트랜지스터(L-SWT) 등을 포함할 수 있다.
스위칭 트랜지스터(L-SWT)는, 스캔신호(SCAN)에 의해 제어되며, 데이터 라인(DL)과 픽셀전극(PXL) 사이에 전기적으로 연결될 수 있다.
스위칭 트랜지스터(L-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 픽셀전극(PXL)에 전달해준다. 데이터전압(Vdata)이 인가된 픽셀전극(PXL)은 공통전압이 인가되는 공통전극(COM)과 전계를 형성할 수 있다. 즉, 픽셀전극(PXL)과 공통전극(COM) 사이애 캐패시터가 형성될 수 있다.
본 발명의 실시예들에 따른 패널은 트랜지스터 소자를 포함할 수 있다. 상기 패널에 포함되는 트랜지스터는, 상술한 패널에 포함되는 구동 트랜지스터 또는 스위칭 트랜지스터로 기능할 수 있다.
본 발명의 실시예들에 따른 패널에 포함되는 트랜지스터는, 바텀 게이트 스태거드(bottom gate staggered), 바텀 게이트 코플라나(bottom gate coplanar), 탑 게이트 스태거드(top gate staggered) 또는 탑 게이트 코플라나(top gate coplanar) 형태일 수 있다.
도 5a는 바텀 게이트 스태거드 구조인 트랜지스터를 포함하는 패널의 단면도이다.
도 5a를 참조하면, 패널은, 기판(SUB), 게이트 전극(G), 반도체층(SEM), 게이트 절연막(GI), 제1 전극(ER1), 제2 전극(ER2), 제1 패시베이션층(PAS1), 평탄화층(PAC), 제2 패시베이션층(PAS2), 제3 전극(ER3) 및 제3 패시베이션층(PAS3)을 포함할 수 있다.
기판(SUB)의 종류는 특별히 제한되는 것은 아니며, 예를 들면, 유리 또는 플라스틱 기판을 사용할 수 있다.
상기 제1 전극(ER1) 및 제2 전극(ER2)은 패널의 구체적인 회로 연결 상태에 따라 각각 소스 전극 또는 드레인 전극으로서 기능할 수 있다.
게이트 전극(G)은 기판(SUB) 상에 위치할 수 있다.
반도체층(SEM)은 기판(SUB) 상에 위치할 수 있다.
반도체층(SEM)은 산화물 반도체로 구성될 수 있다. 반도체층(SEM)을 구성하는 산화물 반도체는, 예를 들면, IGZO(Indium Gallium Zinc Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등의 N형 산화물 반도체일 수도 있고, CuOx, SnOx, NiOx 등의 P형 산화물 반도체일 수도 있다. 산화물 반도체로 구성된 액티브층(124)을 사용할 경우, 전자 이동도가 우수하여 개구율이 향상된 전자장치를 제공할 수 있는 패널을 제공할 수 있으며, 누설전류가 적어 소비전력이 우수한 패널을 제공할 수 있다.
게이트 절연막(GI)은 게이트 전극(G)과 반도체층(SEM) 사이에 위치할 수 있다.
제1 전극(ER1)은 기판(SUB) 상에 위치하고, 반도체층(SEM)의 일단과 접촉할 수 있다.
제2 전극(ER2)은 기판(SUB) 상에 위치하고, 제1 전극(ER1)과 이격되며, 제1 전극(ER1)과 접촉하는 반도체층(SEM)의 상기 일단과는 상이한 타 단과 접촉할 수 있다.
제1 전극(ER1) 및 제2 전극(ER2)이 상술한 것처럼 각각 반도체층(SEM)의 일단과 접촉하고, 게이트 전극(G)에 전압이 인가될 경우, 반도체층(SEM)의 제1 전극(ER1)과 제2 전극(ER2) 사이에 위치하는 영역이 채널을 형성되고, 상기 채널을 통하여 캐리어가 이동될 수 있다.
상기 예시에서, 패널에 포함되는 트랜지스터는 바텀 게이트 스태거드 구조를 가진다. 따라서, 게이트 절연막(GI)이 게이트 전극(G) 상에 위치하고, 반도체층(SEM)은 게이트 절연막(GI) 상에 위치할 수 있다. 또한, 제1 전극(ER1) 및 제2 전극(ER2)은 반도체층(SEM) 상에 위치할 수 있다.
제1 패시베이션층(PAS1)은 게이트 전극(G), 반도체층(SEM), 제1 전극(ER1) 및 제2 전극(ER2) 상에 위치할 수 있다. 제1 패시베이션층(PAS1)이 상기와 같이 위치함으로써, 외부 수분 및 수소로 인하여 패널에 포함된 트랜지스터 소자의 특성이 변화하는 것을 예방할 수 있다.
제1 패시베이션층(PAS1)은 제1 전극(ER1) 상에 위치하는 제1 컨택홀(H1)을 포함할 수 있다. 상기 제1 컨택홀(H1)을 통하여 제3 전극(ER3)이 제1 전극(ER1)과 연결될 수 있다.
평탄화층(PAC)은 제1 패시베이션층(PAS1) 상에 위치할 수 있다.
평탄화층(PAC)은 제1 전극(ER1) 상에 위치하는 제2 컨택홀(H2)을 포함할 수 있다. 상기 제2 컨택홀(H2)을 통하여 제3 전극(ER3)이 제1 전극(ER1)과 연결될 수 있다.
제2 패시베이션층(PAS2)은 평탄화층(PAC) 상에 위치할 수 있다.
제2 패시베이션층(PAS2)은 제1 전극(ER1) 상에 위치하는 제3 컨택홀(H3)을 포함할 수 있다. 상기 제3 컨택홀(H3)을 통하여 제3 전극(ER3)이 제1 전극(ER1)과 연결될 수 있다.
제3 전극(ER3)은 상술하였듯이 제1 컨택홀 내지 제3 컨택홀(H1, H2, H3)을 통하여 제1 전극(ER1)과 연결되고, 제2 패시베이션층(PAS2) 상에 위치할 수 있다. 따라서, 제3 전극(ER3)은 제1 컨택홀 내지 제3 컨택홀(H1, H2, H3)에 의해 노출된 제1 전극(ER1)과 연결되는 부분을 포함하는 한편, 상기 부분으로부터 제2 패시베이션층(PAS2) 상에까지 연장되어 형성된 부분을 포함할 수 있다. 제3 전극(ER3)이 상기와 같이 형성될 경우, 상기 트랜지스터가 제3 전극(ER3)을 통하여 패널에 포함된 다른 전기회로 소자와 연결되거나, LCD 서브픽셀에 있어서 픽셀 전극(PXL)으로 기능할 수 있다.
도 6은 도 5a에 도시한 패널의 X 부분의 평면도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 패널에서, 제1 컨택홀(H1)은 제2 컨택홀(H2) 내에 위치할 수 있다.
제1 컨택홀(H1)이 제2 컨택홀(H2) 내에 위치한다는 것은, 제1 컨택홀(H1)이 제2 컨택홀(H2) 내에 위치하는 제1 패시베이션층(PAS1)의 영역 내에 형성된다는 것을 의미할 수 있다. 예를 들면, 기판(SUB) 상에 제1 패시베이션층(PAS1)을 형성하고, 상기 제1 패시베이션층(PAS1) 상에 평탄화층(PAC)을 형성한 후, 평탄화층(PAC)에 제2 컨택홀(H2)을 형성한 다음 제2 컨택홀(H2)에 의해 노출된 제1 패시베이션층(PAS1)에 제1 컨택홀(H1)을 형성할 경우, 제2 컨택홀(H2) 내에 제1 컨택홀(H1)이 위치할 수 있다.
제3 컨택홀(H3)은 제2 컨택홀(H2) 내에 위치하는 제1 영역(A1)과 제2 컨택홀(H2) 외에 위치하는 제2 영역(A2)으로 구성될 수 있다. 도 6을 참조하면, 제3 컨택홀(H3)이 제2 컨택홀(H2)의 내부에 위치하는 것이 아니라, 제2 컨택홀(H2)의 경계에 걸쳐 위치하는 것을 알 수 있다. 도 5a를 참조하면, 이러한 제3 컨택홀(H3)과 제2 컨택홀(H2)의 위치관계는 평탄화층(PAC)의 일부 영역이 제2 패시베이션층(PAS2)에 의해 차폐되지 않도록 한다. 제2 컨택홀(H2)과 제3 컨택홀(H3)의 이러한 위치관계는, 예를 들면, 기판(SUB) 상에 제1 패시베이션층(PAS1)을 형성하고, 제1 패시베이션층(PAS1) 상에 평탄화층(PAC)을 형성한 후, 제2 컨택홀(H2)을 형성하고 제2 패시베이션층(PAS2)을 증착한 다음, 제3 컨택홀(H3)을 형성하는 과정에서 평탄화층(PAC)을 차폐하고 있는 제2 패시베이션층(PAS2)의 일부가 제거되도록 제3 컨택홀(H3)을 형성함으로써 얻어질 수 있다.
제3 컨택홀(H3)을 상기와 같이 형성할 경우, 제3 컨택홀(H3)이 형성된 후 제3 전극(ER3)을 형성하기 전에 평탄화층(PAC)이 제3 컨택홀(H3)의 제2 영역(A2)에서 외부 공기에 노출될 수 있다.
평탄화층(PAC)은, 예를 들면, 후막 형성이 용이하여 평탄화 효과가 무기물보다 우수한 유기물을 이용하여 형성될 수 있다. 그러나, 평탄화층(PAC)을 구성하는 유기물에는 반도체층(SEM)의 특성을 열화시킬 수 있는 다량의 수소가 포함되어 있다. 그러나, 본 발명의 실시예에 따른 패널은, 제3 컨택홀(H3)을 상기와 같이 형성하여 평탄화층(PAC)의 일부가 외부 공기에 노출되도록 한 후, 평탄화층(PAC)에 대해 탈수소화 공정을 진행하여 외부에 노출된 평탄화층(PAC) 계면을 통하여 평탄화층(PAC)에 포함된 수소가 평탄화층(PAC)으로부터 배출되도록 할 수 있어 수소로 인한 문제를 해결할 수 있다.
제3 패시베이션층(PAS3)은 제3 전극(ER3) 상에 위치할 수 있다. 보다 구체적으로는, 제3 패시베이션층(PAS3)이 제3 컨택홀(H3)을 밀봉할 수 있다.
도 5a를 참조하면, 제3 패시베이션층(PAS3)이 제3 전극(ER3) 상에 위치하는 것을 알 수 있다. 제3 패시베이션층(PAS3)이 제3 전극(ER3) 상에 위치함으로서, 수분 또는 산소로부터 제3 전극(ER3)이 열화되는 것을 예방할 수 있다.
제3 패시베이션층(PAS3)은, 제3 컨택홀(H3)과 중첩되지 않는 영역을 포함할 수 있다. 도 6을 참조하면, 제3 패시베이션층(PAS3)이 제3 컨택홀(H3)의 전 영역에 걸쳐 형성되어, 제3 컨택홀(H3)을 밀봉하는 것을 알 수 있다. 제3 패시베이션층(PAS3)이 제3 컨택홀(H3)에 의해 노출된 평탄화층(PAC)을 통하여 외부의 산소 또는 수분이 침투하는 것을 막기 위하여, 제3 패시베이션층(PAS3)이 제3 컨택홀(H3)을 밀봉하는 것이다.
또한, 제3 패시베이션층(PAS3)은 평탄화층(PAC)에 산소 또는 수분이 침투하는 것을 보다 확실하게 예방하기 위하여, 공정상의 오차를 고려해 제3 컨택홀(H3)의 크기에서 소정의 마진을 확보하여 보다 넓게 형성될 수 있다. 도 6을 참조하면, 제3 패시베이션층(PAS3)이 제3 컨택홀(H3) 로부터 마진을 확보하여 형성된 것을 알 수 있다.
제3 패시베이션층(PAS3)은, 제2 컨택홀(H2)과 중첩되지 않는 영역을 포함할 수 있다. 도 6을 참조하면, 제3 패시베이션층(PAS3)이 제2 컨택홀(H2)의 전 영역에 걸쳐 형성되는 것을 알 수 있다. 제3 패시베이션층(PAS3)이 제2 컨택홀(H2)과 중첩되지 않는 영역을 포함한다는 것은, 제3 패시베이션층(PAS3)이 제2 컨택홀(H2)을 밀봉하도록 형성되되, 제2 컨택홀(H2)의 면적을 초과하는 크기로 형성된다는 것을 의미할 수 있다.
도 5b는 본 발명의 실시예들에 따른 패널의 단면도이다.
도 5b를 참조하면, 제3 패시베이션층(PAS3)은, 제3 전극(ER3)의 측면부를 덮도록 형성될 수 있다. 예를 들면, 제3 전극(ER3)은 픽셀 전극(PXL)일 수 있으며, 픽셀 전극(PXL)으로서 기능하기 위한 일 측면부를 제외한 타 측면부는 제3 패시베이션층(PAS3)이 덮을 수 있다.
제3 패시베이션층(PAS3)은 제3 전극(ER3) 상으로부터 제2 패시베이션 층(PAS2) 상으로 연장되어 형성될 수 있다.
도 5b를 참조하면, 제3 패시베이션층(PAS3)은 제3 전극(ER3)의 일 측면부를 덮도록 형성하면서, 제3 전극(ER3) 상에 위치하는 한편, 제2 패시베이션층(PAS2) 상으로까지 연장되어 형성될 수 있다.
도 5b에 도시한 것과 같이 제3 패시베이션층(PAS3)이 형성될 경우, 제3 전극(ER3)의 물성 저하를 효과적으로 예방할 수 있다.
제3 패시베이션층(PAS3)이 상기 구조를 가짐으로서, 상술한 제3 컨택홀(H3)을 통한 탈수소화 공정을 위하여 노출된 평탄화층(PAC)을 통해 수분 및 산소가 침투하는 것을 효과적으로 예방할 수 있다.
본 발명에서는 평탄화층(PAC)이 외부 공기와 계면을 형성할 수 있도록 제3 컨택홀(H3)이 형성되는 것을, 제3 컨택홀(H3)이 제2 컨택홀(H2)과 중첩(overlap)되도록 형성된다고 지칭할 수 있다.
제3 컨택홀(H3)이 제2 컨택홀(H2)과 중첩되도록 형성된다는 것은, 제2 컨택홀(H2)의 내부에 위치하는 제1 컨택홀(H1)과 달리, 기 형성된 제2 컨택홀(H2)의 경계 부분이 제2 컨택홀(H2) 이후에 형성되는 제3 컨택홀(H3)과 중첩되는 것을 의미할 수 있다.
제1 컨택홀(H1)의 경우에는 제2 컨택홀(H2) 내에 위치하므로, 제1 컨택홀(H1)은 제2 컨택홀(H2)과 중첩되는 것으로 볼 수 없을 것이다.
제3 컨택홀(H3)이 제2 컨택홀(H2)과 중첩되도록 형성될 경우에는, 제3 컨택홀(H3)을 형성하는 공정에 의해 평탄화층(PAC)을 보호하고 있는 제2 패시베이션층(PAS2)이 식각되므로, 패널의 형성 과정에서 평탄화층(PAC)의 일부가 제3 컨택홀(H3)의 형성에 의하여 외부 공기와 직접 접촉하게 된다.
또한, 제3 컨택홀(H3)이 제2 컨택홀(H2)과 중첩되도록 제3 컨택홀(H3)을 형성할 경우, 평면도 상에서 제3 컨택홀(H3)이 제2 컨택홀(H2)의 경계와 중첩되는 것을 관찰할 수 있다.
도 6은 도 5a에 도시한 패널의 평면도이다. 구체적으로, 도 6은 제2 컨택홀(H2)이 사각형 형상일 경우, 제3 컨택홀(H3)을 제2 컨택홀(H2)과 중첩되도록 형성하였을 때 제2 컨택홀(H2)과 제3 컨택홀(H3)이 어떻게 위치하는지를 보이기 위한 평면도이다.
제2 컨택홀(H2)은 사각형 형상일 수 있다. 제2 컨택홀(H2)이 사각형 형상이라는 것은 패널의 평면도에서 관찰된 제2 컨택홀(H2)의 형상이 사각형이라는 것을 의미할 수 있다.
제2 컨택홀(H2)이 사각형 형상일 경우, 제3 컨택홀(H3)이 제2 컨택홀(H2)과 중첩되도록 제3 컨택홀(H3)을 형성하면, 제3 컨택홀(H3)이 제2 컨택홀(H2)의 네 변 중 하나 이상의 변과 중첩될 수 있다. 즉, 제3 컨택홀(H3)이 제2 컨택홀(H2)의 네 변 중 하나 이상의 변 상에 위치할 수 있다.
본 발명의 실시예들에 따르면, 제3 컨택홀(H3)이 제2 컨택홀(H2)의 네 변 중 하나 이상의 변과는 중첩되되, 하나 이상의 변과는 중첩되지 않도록 제3 컨택홀(H3)이 형성될 수 있다. 즉, 제3 컨택홀(H3)은 사격형 형상인 제2 컨택홀(H2)과 중첩되되, 제2 컨택홀(H2)의 네 변과 동시에 중첩되지는 않을 수 있다.
제3 컨택홀(H3)을 제2 컨택홀(H2)과 중첩되도록 형성할 경우, 제3 컨택홀(H3)을 형성하는 식각 공정에 의해 제2 패시베이션층(PAS2)과 평탄화층(PAC)이 식각된다.
경우에 따라 제3 평탄화층(PAC)은 식각률(etch rate)이 제2 패시베이션층(PAS2) 보다 큰 재료에 의해 형성될 수 있다. 이 경우, 도 5a에 도시한 것처럼 제3 평탄화층(PAC)이 역 테이퍼 형상을 가질 수 있다.
역 테이퍼 형상을 가지는 평탄화층(PAC) 상에 제3 전극(ER3)이 형성되는 과정에서, 제3 전극(ER3)에 크랙에 의한 단선이 발생할 가능성이 있다. 따라서, 제3 컨택홀(H3)이 사각형 형상인 제2 컨택홀(H2)의 네 변과 중첩되고, 평탄화층(PAC)이 식각에 의해 역 테이퍼 형상을 가질 경우에는, 제3 전극(ER3)이 크랙에 의해 단선이 발생하여 제1 전극(ER1)의 연결이 큰 저항을 가질 수 있다. 따라서, 본 발명의 일부 실시예들에 따를 경우, 제3 컨택홀(H3)이 제2 컨택홀(H2)의 네 변과 중첩되지 않도록 제3 컨택홀(H3)이 형성될 수 있다.
제3 컨택홀(H3)의 제1 영역(A1)과 제2 영역(A2)은 사각형 형상인 제2 컨택홀(H2)의 한 변에 의해 구분될 수 있다. 도 6에 도시한 것처럼, 제3 컨택홀(H3)은 사각형 형상인 제2 컨택홀(H2)의 어느 한 변 상에 위치하여, 제2 컨택홀(H2)의 내부에 위치하는 제1 영역(A1)과 제2 컨택홀(H2)의 외부에 위치하는 제2 영역(A2)이 상기 제2 컨택홀(H2)의 한 변에 의해 구분될 수 있다. 또한, 도 6에 도시한 것처럼, 제3 컨택홀(H3)의 제1 영역(A1)과 제2 영역(A2)을 구분하는 제2 컨택홀(H2)의 어느 한 변을 제외한 나머지 세 변은 제3 컨택홀(H3)과 중첩되지 않을 수 있다.
제2 컨택홀(H2)과 제3 컨택홀(H3)이 상기와 같은 어느 한 변과만 중첩될 경우, 패널의 제조 단계에서 제3 컨택홀(H3)이 형성되면 평탄화층(PAC)이 외부로 노출될 수 있고, 평탄화층(PAC)의 외부로 노출된 계면을 통하여 탈수소화 공정에 의해 평탄화층(PAC)에 함유된 수소가 외부로 배출될 수 있다. 이 때, 평탄화층(PAC)이 외부 공기와 형성하는 계면은 제3 컨택홀(H2)의 제2 영역(A2)에 해당하는 부분에 형성될 것이다.
또한, 제3 컨택홀(H3)이 제2 컨택홀(H2)의 어느 한 변과 중첩될 경우에는, 평탄화층(PAC)의 식각률이 제2 패시베이션층(PAS2)의 식각률보다 크더라도 평탄화층(PAC)이 역 테이퍼 형상을 가지는 부분이 최소화될 수 있다. 왜냐하면, 평탄화층(PAC)의 역 테이퍼 형상은 제3 컨택홀(H3)을 형성하기 위한 식각 공정에 있어서 평탄화층(PAC)도 함께 식각되는 부분에서 형성되는데, 제3 컨택홀(H3)이 제2 컨택홀(H2)과 어느 한 변과만 중첩될 경우에는 상기 한 변 외부에 위치하는 제3 컨택홀(H3) 부분에서만 평탄화층(PAC)의 역 테이퍼 형상이 형성되기 때문이다. 따라서, 제3 컨택홀(H3)이 사각형인 제2 컨택홀(H2)의 어느 한 변과만 중첩될 경우에는 제3 전극(ER3)에 발생할 수 있는 크랙이 최소화될 수 있는 장점이 있다.
도 7은 제3 컨택홀(H3)이 사각형인 제2 컨택홀(H2)의 어느 한 변과 중첩되는 경우를 설명하기 위한 도면이다. 도 7(a)는 도 6에 도시한 것과 같이 제3 컨택홀(H3)이 제2 컨택홀(H2)의 한 변과 중첩되는 것을 나타낸 도면이며, 도 7(b) 내지 도 7(d)는 도 6과는 상이한 실시예에 있어서, 각각 제3 컨택홀(H3)이 제2 컨택홀(H2)의 한 변과 중첩되는 것을 나타내는 도면이다. 제3 컨택홀(H3)이 상술한 것과 같이 사각형인 제2 컨택홀(H2)의 네 변 중 어느 하나의 변과 중첩될 경우에는, 제2 컨택홀(H2)과 제3 컨택홀(H3)이 도 7에 도시한 것처럼 위치할 수 있을 것이다.
본 발명의 실시예들에 따른 패널은, 패널의 공정단계에서 상기 평탄화층(PAC)과 외부공기와의 계면을 원활하게 형성하기 위하여, 제3 컨택홀(H3)이 제2 컨택홀(H2)로부터 돌출되는 정도를 공정마진을 고려하여 설계될 수 있다.
도 6을 참조하면, 제3 컨택홀(H3)의 제2 영역(A2)은 제2 컨택홀(H2)로부터 돌출된 영역으로 이해될 수 있다. 제3 컨택홀(H3)이 평면도 상에서 제2 컨택홀(H2)로부터 돌출되는 정도는, 평탄화층(PAC)의 원활한 탈수소화 공정이 가능한 정도라면 특별히 제한되는 것은 아니나, 예를 들면, 제2 컨택홀(H2) 및 제3 컨택홀(H3)이 사각형 형상일 경우, 제1 영역(A1)의 면적(B)에 대한 제2 영역(A2)의 면적(A)의 비율(A:B)이 1:4 내지 1:1, 3:7 내지 1:1 또는 2:3 내지 1:1일 수 있다. 제1 영역(A1)과 제2 영역(A2)의 면적의 비율이 상기 범위를 만족할 경우, 제3 컨택홀(H3)의 형성에 의하여 평탄화층(PAC)이 외부 공기와 계면을 형성할 수 있어 평탄화층의 탈수소 공정을 진행할 수 있다.
보다 구체적으로는, 제2 컨택홀(H2)이 평면도 상에서 가로 및 세로가 각각 약 7μm인 사각형 형상이고, 제3 컨택홀(H3)이 평면도 상에서 가로 및 세로가 각각 약 5μm인 사각형 형상일 경우, 제3 컨택홀(H3)이 제2 컨택홀(H2)로부터 약 1μm 내지 약 2 μm 만큼 돌출될 경우, 제1 영역(A1)의 면적(B)에 대한 제2 영역(A2)의 면적(A)의 비율(A:B)이 상기 범위를 만족할 수 있다. 상기 제3 컨택홀(H3)이 제2 컨택홀(H2)로부터 돌출된 정도는, 제1 마진(M1)으로 지칭될 수 있다.
도 8은, 제3 컨택홀(H3)과 제2 컨택홀(H2)에 의해 정의되는 제1 마진(M1) 및 제3 컨택홀(H3)과 제3 패시베이션층(PAS3)에 의해 정의되는 제2 마진(M2)을 설명하기 위한 평면도이다. 도 8을 참조하면, 제1 마진(M1)은 제3 컨택홀(H3)과 제2 컨택홀(H2)의 위치관계에 의해 정의될 수 있다. 제1 마진(M1)은, 예를 들면, 제2 컨택홀(H2)이 사각형 형상일 경우, 제2 컨택홀(H2)과 제3 컨택홀(H3)이 맞닿은 지점(a)으로부터, 제3 컨택홀(H3)이 제2 컨택홀(H2)로부터 돌출된 부분을 모두 포함하는 평행선(PL)까지의 거리를 의미할 수 있다.
제1 마진(M1)은 공정편차에 의해 제3 컨택홀(H3)의 형성에도 불구하고 평탄화층(PAC)이 외부 공기와 접촉하는 계면을 갖지 않는 경우를 예방하기 위하여, 예를 들면, 제1 마진(M1)의 하한은 1 μm 이상이 될 수 있다.
상술하였듯이, 제3 패시베이션층(PAS3)은 공정편차를 고려하여 제3 컨택홀(H3)을 충분히 밀봉하기 위한 마진을 두어 증착될 수 있다. 제3 패시베이션층(PAS3)이 제3 컨택홀(H3)에 대해 가지는 상기 마진은, 제2 마진(M2)으로 지칭될 수 있으며, 본 발명의 실시예들에 따른 패널은 제2 마진(M2)을 포함할 수 있다.
도 8을 참조하면, 제2 마진(M2)은 제3 패시베이션층(PAS3)과 제3 컨택홀(H3)의 위치관계에 의해 정의될 수 있다. 제2 마진(M2)은, 예를 들면, 제2 컨택홀(H2)이 사각형 형상일 경우, 제1 마진(M1)을 정의하는데 이용한 평행선(PL)으로부터 제3 패시베이션층(PAS3)의 경계까지 측정된 최단거리를 지칭할 수 있다.
제2 마진(M2)의 하한은 특별히 제한되는 것은 아니나, 제3 컨택홀(H3)의 형성에 의해 노출된 평탄화층(PAC)에 수분 및 산소가 침투하는 것을 예방하기 위하여, 예를 들면, 약 3μm 이상일 수 있다.
본 발명의 실시예들에 따른 패널은, 평탄화층 상에 형성되는 메탈층을 포함할 수 있다. 도 5a를 참조하면, 본 발명의 실시예들에 따른 패널은 메탈층(Vcom)이 평탄화층(PAC) 상에 형성될 수 있으며, 상기 메탈층(Vcom)은 공통전극일 수 있다.
도 9는 본 발명의 일 실시예에 따른 패널로서, 바텀 게이트 코플라나 구조의 트랜지스터를 포함하는 패널의 단면도이다.
도 9에 도시한 패널은, 소스 전극 또는 드레인 전극인 제1 전극(ER1) 및 제2 전극(ER2)과 반도체층(ACT)의 배치가 도 5a에 도시한 패널과 상이하다는 점을 제외하고, 도 5a에 도시한 패널과 동일한 특징을 가진다. 즉, 본 발명의 실시예에 따른 패널에는, 상술한 도 5a 내지 도 8에서 설명한 패널의 트랜지스터 부분을 바텀 게이트 코플라나 구조로 변경한 패널도 포함되는 것으로 이해되어야 한다.
도 10은 본 발명의 일 실시예에 따른 패널로서, 탑 게이트 스태거드 구조의 트랜지스터를 포함하는 패널의 단면도이다.
도 10에 도시한 패널은, 게이트 절연막(GI), 게이트 전극(G), 소스 전극 또는 드레인 전극인 제1 전극(ER1) 및 제2 전극(ER2)과 반도체층(ACT)의 배치가 도 5a에 도시한 패널과 상이하다는 점을 제외하고, 도 5a에 도시한 패널과 동일한 특징을 가진다. 즉, 본 발명의 실시예에 따른 패널에는, 상술한 도 5a 내지 도 8에서 설명한 패널의 트랜지스터 부분을 탑 게이트 스태거드 구조로 변경한 패널도 포함되는 것으로 이해되어야 한다.
도 11은 본 발명의 일 실시예에 따른 패널로서, 탑 게이트 코플라나 구조의 트랜지스터를 포함하는 패널의 단면도이다.
도 11에 도시한 패널은, 게이트 절연막(GI), 게이트 전극(G), 소스 전극 또는 드레인 전극인 제1 전극(ER1) 및 제2 전극(ER2)과 반도체층(ACT)의 배치가 도 5a에 도시한 패널과 상이하다는 점을 제외하고, 도 5a에 도시한 패널과 동일한 특징을 가진다. 즉, 본 발명의 실시예에 따른 패널에는, 상술한 도 5a 내지 도 8에서 설명한 패널의 트랜지스터 부분을 탑 게이트 코플라나 구조로 변경한 패널도 포함되는 것으로 이해되어야 한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
SUB: 기판 G: 게이트 전극
GI: 게이트 절연막 SEM: 반도체층
ER1: 제1 전극 ER2: 제2 전극
ER3: 제3 전극 PAS1: 제1 패시베이션층
PAS2: 제2 패시베이션층 PAS3: 제3 패시베이션층
PAC: 평탄화층 H1: 제1 컨택홀
H2: 제2 컨택홀 H3: 제3 컨택홀
A1: 제1 영역 A2: 제2 영역
M1: 제1 마진 M2: 제2 마진

Claims (13)

  1. 기판;
    상기 기판 상에 위치하는 게이트 전극;
    상기 기판 상에 위치하는 반도체층;
    상기 게이트 전극과 상기 반도체층 사이에 위치하는 게이트 절연막;
    상기 기판 상에 위치하고, 상기 반도체층의 일단과 접촉하는 제1 전극;
    상기 기판 상에 위치하고, 상기 제1 전극과 이격되며, 상기 반도체층의 상기 일단과는 상이한 타 단과 접촉하는 제2 전극;
    상기 게이트 전극, 상기 반도체층, 상기 제1 전극 및 상기 제2 전극 상에 위치하며, 상기 제1 전극 상에 위치하는 제1 컨택홀을 포함하는 제1 패시베이션층;
    상기 제1 전극 상에 위치하는 제2 컨택홀을 포함하고, 상기 제1 패시베이션층 상에 위치하는 평탄화층;
    상기 제1 전극 상에 위치하는 제3 컨택홀을 포함하고, 상기 평탄화층 상에 위치하는 제2 패시베이션층;
    상기 제1 컨택홀, 상기 제2 컨택홀 및 상기 제3 컨택홀을 통해 상기 제1 전극과 연결되며, 상기 제2 패시베이션층 상에 위치하는 제3 전극; 및
    상기 제3 전극 상에 위치하는 제3 패시베이션층을 포함하고,
    상기 제1 컨택홀은 상기 제2 컨택홀 내에 위치하고,
    상기 제3 컨택홀은 상기 제2 컨택홀 내에 위치하는 제1 영역과 상기 제2 컨택홀 외에 위치하는 제2 영역으로 구성되며,
    상기 제3 패시베이션층은 제3 컨택홀을 밀봉하는 패널.
  2. 제 1항에 있어서,
    상기 제2 컨택홀은 사각형 형상이며,
    상기 제1 영역과 상기 제2 영역은 사각형 형상인 상기 제2 컨택홀의 한 변에 의해 구분되고,
    상기 제2 컨택홀의 상기 한 변을 제외한 나머지 세 변은 상기 제3 컨택홀과 중첩되지 않는 패널.
  3. 제 2항에 있어서,
    상기 제3 컨택홀은 사각형 형상이며,
    상기 제1 영역의 면적(B)에 대한 제2 영역의 면적(A)의 비율(A:B)이 1:4 내지 1:1인 패널.
  4. 제 1항에 있어서,
    상기 제3 패시베이션층은 상기 제3 패시베이션 층이 상기 제3 컨택홀과 중첩되지 않는 영역을 포함하는 패널.
  5. 제 1항에 있어서,
    상기 제3 패시베이션층은 상기 제3 패시베이션 층이 상기 제2 컨택홀과 중첩되지 않는 영역을 포함하는 패널.
  6. 제 1항에 있어서,
    상기 제3 전극은 상기 제1 영역에서 상기 제1 전극과 접촉하고,
    상기 제3 전극은 상기 제2 영역에서 상기 평탄화층과 접촉하며,
    상기 제3 전극이 상기 제1 전극과 접촉하는 상기 제3 전극의 영역 및 상기 제3 전극이 상기 평탄화층과 접촉하는 상기 제3 전극의 영역 상에는 제3 패시베이션층이 위치하는 패널.
  7. 제 1항에 있어서,
    제3 패시베이션층은,
    제3 전극의 측면부를 덮도록 형성되고,
    제3 전극 상으로부터 제2 패시베이션 층 상으로 연장되어 형성되는 패널.
  8. 제 1항에 있어서,
    상기 게이트 절연막은 상기 게이트 전극 상에 위치하고,
    상기 반도체층은 상기 게이트 절연막 상에 위치하며,
    상기 제1 전극 및 상기 제2 전극은 상기 반도체층 상에 위치하는 패널.
  9. 제 1항에 있어서,
    상기 게이트 절연막은 상기 게이트 전극 상에 위치하고,
    상기 제1 전극 및 상기 제2 전극은 상기 게이트 절연막 상에 위치하는 패널.
  10. 제 1항에 있어서,
    상기 반도체층은 상기 제1 전극 및 상기 제2 전극 상에 위치하고,
    상기 게이트 절연막은 상기 반도체층 상에 위치하며,
    상기 게이트 전극은 상기 게이트 절연막 상에 위치하는 패널.
  11. 제 1항에 있어서,
    상기 제1 전극은 상기 반도체층 상에 위치하고,
    상기 제2 전극은 상기 반도체층 상에 위치하며,
    상기 게이트 절연막은 상기 제1 전극 및 상기 제2 전극 상에 위치하고,
    상기 게이트 전극은 상기 게이트 절연막 상에 위치하는 패널.
  12. 제 1항에 있어서,
    상기 반도체층은 산화물 반도체를 포함하는 패널.
  13. 패널; 및
    상기 패널을 구동하는 구동회로를 포함하고,
    상기 패널은,
    기판;
    상기 기판 상에 위치하는 게이트 전극;
    상기 기판 상에 위치하는 반도체층;
    상기 게이트 전극과 상기 반도체층 사이에 위치하는 게이트 절연막;
    상기 기판 상에 위치하고, 상기 반도체층의 일단과 접촉하는 제1 전극;
    상기 기판 상에 위치하고, 상기 제1 전극과 이격되며, 상기 반도체층의 상기 일단의 타 단과 접촉하는 제2 전극;
    상기 게이트 전극, 상기 반도체층, 상기 제1 전극 및 상기 제2 전극 상에 위치하며, 상기 제1 전극 상에 위치하는 제1 컨택홀을 포함하는 제1 패시베이션층;
    상기 제1 전극 상에 위치하는 제2 컨택홀을 포함하고, 상기 제1 패시베이션층 상에 위치하는 평탄화층;
    상기 제1 전극 상에 위치하는 제3 컨택홀을 포함하고, 상기 평탄화층 상에 위치하는 제2 패시베이션층;
    상기 제1 컨택홀, 상기 제2 컨택홀 및 상기 제3 컨택홀을 통해 상기 제1 전극과 연결되며, 상기 제2 패시베이션층 상에 위치하는 제3 전극; 및
    상기 제3 전극 상에 위치하는 제3 패시베이션층을 포함하고,
    상기 제1 컨택홀은 상기 제2 컨택홀 내에 위치하고,
    상기 제3 컨택홀은 상기 제2 컨택홀 내에 위치하는 제1 영역과 상기 제2 컨택홀 외에 위치하는 제2 영역으로 구성되며,
    상기 제3 패시베이션층은 제3 컨택홀을 밀봉하는 전자장치.
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