KR20200011890A - 중첩 전기 전도성 영역을 갖는 반도체 패키지 및 그 제조 방법 - Google Patents

중첩 전기 전도성 영역을 갖는 반도체 패키지 및 그 제조 방법 Download PDF

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Abstract

양면 냉각 구조를 갖는 반도체 패키지는 외부로 노출된 금속 표면을 갖는 상부 전기 전도성 요소와, 상부 전기 전도성 층, 외부로 노출된 표면을 갖는 하부 전기 전도성 층, 및 상부 전기 전도성 층과 하부 전기 전도성 층 사이에 배열된 전기 절연 층을 갖는 하부 캐리어 기판과, 상부 전기 전도성 요소와 상부 전기 전도성 층 사이에 배열된 제1 전기 전도성 스페이서와, 상부 전기 전도성 요소와 상부 전기 전도성 층 사이에 배열된 적어도 하나의 전력 반도체 칩과, 상부 전기 전도성 요소와 전력 반도체 칩 사이에 배열된 제2 전기 전도성 스페이서를 구비하되, 하부 캐리어 기판의 상부 전기 전도성 층의 제1 캐리어 영역은 양의 공급 전압을 인가하도록 구성되고, 제1 캐리어 영역과 나란히 배열되는 상부 전기 전도성 층의 제2 캐리어 영역은 위상(phase)으로서 구성되고, 상부 전기 전도성 요소의 제1 영역은 음의 공급 전압을 인가하도록 구성되며, 제1 영역은 제1 캐리어 영역과 적어도 부분적으로 중첩된다.

Description

중첩 전기 전도성 영역을 갖는 반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE HAVING OVERLAPPING ELECTRICALLY CONDUCTIVE REGIONS AND METHOD FOR PRODUCING SAME}
본 개시는 양면 냉각 구조를 갖는 반도체 패키지에 관한 것으로, 반도체 패키지 내의 전기 전도성 영역이 부분적으로 중첩된다. 본 개시는 또한 양면 냉각 구조를 갖는 반도체 패키지를 제조하기 위한 방법에 관한 것이다.
예를 들어 차량용 전기 구동 장치 내의 고전류용 전기 회로의 성능 요건이 꾸준히 증가함에 따라, 이러한 회로에 사용되는 반도체 패키지의 추가 개발 및 개선이 요구된다. 이러한 회로는 예를 들어 배터리 전압을 전기 모터의 구동을 위한 AC 전압으로 변환하는 인버터를 가질 수 있다. 이러한 인버터는 반도체 패키지에서 적절한 회로에 의해 실현될 수 있는데, 반도체 패키지에서 충분한 냉각, 가능한 한 최저의 임피던스, 가능한 한 최저의 누설 인덕턴스 등을 달성하는 것이 인버터 성능의 측면에서 중요하다. 또한, 이러한 인버터의 성능은 개선된 반도체 패키지에 의해 및/또는 이러한 반도체 패키지를 제조하기 위한 개선된 방법에 의해 더 증가될 수 있다.
본 발명에 의해 다루어지는 문제점은 독립 청구항의 특징에 의해 해결된다. 본 발명의 바람직한 실시예 및 전개는 종속 청구항에서 규정된다.
개개의 예는 양면 냉각 구조를 갖는 반도체 패키지에 관한 것으로, 이 반도체 패키지는, 외부로 노출된 금속 표면을 갖는 상부 전기 전도성 요소와, 상부 전기 전도성 층, 외부로 노출된 표면을 갖는 하부 전기 전도성 층, 및 상부 전기 전도성 층과 하부 전기 전도성 층 사이에 배열된 전기 절연성 층을 갖는 하부 캐리어 기판과, 상부 전기 전도성 요소와 상부 전기 전도성 층 사이에 배열된 제1 전기 전도성 스페이서와, 상부 전기 전도성 요소와 상부 전기 전도성 층 사이에 배열된 적어도 하나의 전력 반도체 칩과, 상부 전기 전도성 요소와 전력 반도체 칩 사이에 배열된 제2 전기 전도성 스페이서를 포함하되, 하부 캐리어 기판의 상부 전기 전도성 층의 제1 캐리어 영역은 양의 공급 전압을 인가하도록 구성되고, 제1 캐리어 영역과 나란히 배열되는, 상부 전기 전도성 층의 제2 캐리어 영역은 위상(phase)으로서 구성되고, 상부 전기 전도성 요소의 제1 영역은 음의 공급 전압을 인가하도록 구성되며, 제1 영역은 제1 캐리어 영역에 적어도 부분적으로 중첩된다.
개개의 예는 양면 냉각 구조를 갖는 반도체 패키지를 제조하기 위한 방법에 관한 것으로, 이 방법은, 상부 전기 전도성 층, 하부 전기 전도성 층 및 상부 전기 전도성 층과 하부 전기 전도성 층 사이에 배열된 전기 절연층을 갖는 하부 캐리어 기판을 제공하되, 하부 캐리어 기판의 상부 전기 전도성 층의 제1 캐리어 영역은 양의 공급 전압을 인가하도록 구성되고, 제1 캐리어 영역과 나란히 배열되는, 상부 전기 전도성 층의 제2 캐리어 영역은 위상으로서 구성되는 단계와, 하부 캐리어 기판의 상부 전기 전도성 층으로 제1 전기 전도성 스페이서를 적용하는 단계와, 하부 캐리어 기판의 상부 전기 전도성 층으로 적어도 하나의 전력 반도체 칩을 적용하는 단계와, 전력 반도체 칩으로 제2 전기 전도성 스페이서를 적용하는 단계와, 상부 전기 전도성 요소의 제1 영역이 제1 캐리어 영역과 적어도 부분적으로 중첩되도록 하부 캐리어 기판과 대향하는 스페이서 상에 상부 전기 전도성 요소를 적용하되, 제1 영역은 음의 공급 전압을 인가하도록 구성되는 단계를 포함한다.
개개의 예는 양면 냉각 구조를 갖는 반도체 패키지에 관한 것으로, 이 반도체 패키지는, 외부로 노출된 금속 표면을 갖는 상부 전기 전도성 요소와, 내부 전기 전도성 층, 외부로 노출된 표면을 갖는 외부 전기 전도성 층, 및 내부 전도성 층과 외부 전도성 층 사이에 배열된 전기 절연층을 갖는 하부 캐리어 기판과, 상부 전기 전도성 요소와 상부 전기 전도성 층 사이에 배열된 제1 전기 전도성 스페이서와, 상부 전기 전도성 요소와 내부 전기 전도성 층 사이에 배열된 적어도 하나의 전력 반도체 칩과, 상부 전기 전도성 요소와 전력 반도체 칩 사이에 배열된 제2 전기 전도성 스페이서와, 하부 캐리어 기판에 배열된 제1 전원 단자와, 상부 전기 전도성 요소에 배열된 제3 전원 단자를 포함하되, 제1 전원 단자와 제3 전원 단자는 적어도 부분적으로 중첩된다.
첨부된 도면은 예를 도시한 것이며, 상세한 설명과 연계하여 본 개시의 원리를 설명하는 역할을 한다. 도면 내의 요소들은 서로에 대하여 반드시 실제 크기로 도시될 필요는 없다. 상호 대응하거나, 유사하거나 또는 동일한 부분들은 동일한 참조 부호로 지칭될 수 있다.
도 1은 하위 도면 1a와 1b로 구성되며, 도 1a에는 양면 냉각 구조를 갖는 반도체 패키지의 측면도가 도시된다. 도 1b는 양면 냉각 구조를 갖는 다른 반도체 패키지의 측면도를 도시한다.
도 2는 캡슐화 바디(encapsulation body)를 더 포함하는, 양면 냉각 구조를 갖는 반도체 패키지의 사시도를 도시한다.
도 3은 하위 도면 3a 내지 3d로 구성되며, 도 3a에는 다른 반도체 패키지의 하부 캐리어 기판의 사시도가 도시된다. 도 3b는 상부 냉각 구조를 사시도로 도시하고, 도 3c는 조립된 반도체 패키지를 사시도로 도시하고, 도 3d는 반도체 패키지의 측면도를 도시한다.
도 4는 반도체 패키지를 제조하기 위한 방법의 흐름도를 도시한다.
도 5는 하위 도면 5a 내지 5c로 구성되고, 반도체 패키지의 다른 예를 도시한다.
도 6은 하위 도면 6a 및 6b로 구성되고, 적어도 부분적으로 중첩되는 전원 단자를 갖는 반도체 패키지의 일 에를 도시한다.
도 7은 하위 도면 7a 및 7b로 구성되고, 적어도 부분적으로 중첩되는 전원 단자를 갖는 반도체 패키지의 다른 예를 도시한다.
도 8은 하위 도면 8a 및 8b로 구성되고, 도 6 및 도 7의 반도체 패키지에서 이용될 수 있는 것과 같은 하부 캐리어 기판 및 상부 전기 전도성 요소를 도시한다.
도 9는 하위 도면 9a 내지 9c로 구성되고, 도 9a에는 도 7의 상세 측면도가 도시하고, 도 9b는 상부 전기 전도성 요소의 사시도를 도시하고, 도 9c는 전원 단자의 평면도를 도시한다.
본 명세서에서, "결합된", "전기적으로 결합된" 및/또는 "전기적으로 연결된"이라는 용어는 요소들이 직접적으로 결합되어야만 하는 것을 의미하지는 않고, "결합된" 또는 "전기적으로 결합된" 요소 사이에 땜납 층과 같은 개재 요소가 제공될 수 있다.
도 1a는 본 개시에 따른 양면 냉각 구조를 갖는 반도체 패키지(100)를 도시한다. 이 경우, "양면 냉각 구조"란, 반도체 패키지(100)가 각기 반도체 패키지(100)의 냉각 구조물로서 작용할 수 있는 상부 전기 전도성 요소(110) 및 하부 캐리어 기판(120)을 갖는다는 것을 의미한다. 반도체 패키지(100)는 제1 전기 전도성 스페이서(130), 적어도 하나의 전력 반도체 칩(140) 및 제2 전기 전도성 스페이서(150)를 더 갖는다. 제2 전기 전도성 스페이서(150)는 상부 전기 전도성 요소(110)와 전력 반도체 칩(140) 사이에 배치된다.
하부 캐리어 기판(120)은 상부 전기 전도성 층(121), 하부 전기 전도성 층(123) 및 상부 전기 전도성 층(121)과 하부 전기 전도성 층(123) 사이에 배치된 전기 절연층(122)을 갖는다. 하부 캐리어 기판(120)은 예를 들어 다이렉트 구리 본드(direct copper bond : DCB), 다이렉트 알루미늄 본드(direct aluminum bond : DAB) 또는 활성 금속 브레이징(active metal brazing : AMB) 유형의 기판일 수 있다.
일 예에 따르면, 반도체 패키지(100)는 스페이서(130, 150), 적어도 하나의 전력 반도체 칩(140), 상부 전기 전도성 요소(110) 및 하부 캐리어 기판(120)을 캡슐화하는 캡슐화 바디(미도시)를 더 구비할 수 있다. 특히, 상부 전기 전도성 요소(110)와 하부 캐리어 기판(120) 사이의 간극은 캡슐화 바디에 의해 완전히 또는 부분적으로 채워질 수 있다. 그러나, 상부 전기 전도성 요소(110)의 금속 표면(111) 및 하부 전기 전도성 층(123)의 표면(124)은 어느 경우에나 완전히 또는 적어도 부분적으로 외부로 노출되도록 구성된다(즉, 표면(111, 124)은 반도체 패키지(100)의 외부 표면을 구성한다).
일 예에 따르면, 캡슐화 바디는 포팅(potting) 화합물 또는 몰딩 화합물을 포함하거나 이것으로 구성될 수 있다. 캡슐화 바디는 예를 들어 압축 몰딩에 의해 형성될 수 있다. 캡슐화 바디를 제조하기 위해, 예를 들어 아직 캡슐화되지 않은 반도체 패키지(100)가 몰딩 도구에 배치될 수 있고, 유전체 화합물이 주입될 수 있으며, 이 유전체 화합물은 경화되어 캡슐화 바디를 형성할 수 있다.
전기 전도성 스페이서(130, 150)는 금속 또는 금속 합금으로 구성될 수 있고, 예를 들어 알루미늄(Al) 또는 구리(Cu)를 포함하거나 이것으로 구성될 수 있다. 제1 전기 전도성 스페이서(130)는 예를 들어 땜납 연결체 또는 전기 전도성 접착제에 의해 상부 전기 전도성 요소(110) 및 하부 캐리어 기판(120)에 물리적으로 및 전기적으로 연결된다.
일 예에 따르면, 적어도 하나의 전력 반도체 칩(140)은 탄화규소(SiC)를 포함하거나 이것으로 구성된다. 일 예에 따르면, 적어도 하나의 전력 반도체 칩(140)은 절연 게이트 바이폴라 트랜지스터(insulated-gate bipolar transistor : IGBT)형 칩이다. 일 예에 따르면, 하프 브리지 회로(half-bridge circuit)가 반도체 패키지(100)에서 구현된다. 하프 브리지 회로는 양의 공급 전압(VDD)을 위한 전원 단자, 음의 공급 전압(VSS)을 위한 전원 단자 및 위상(phase)으로서 형성된 전원 단자를 가질 수 있다.
제2 전기 전도성 스페이서(150)는 예를 들어 땜납 연결체 또는 전기 전도성 접착제에 의해 전력 반도체 칩(140)의 전극(미도시) 및 상부 전기 전도성 요소(110)에 전기적으로 연결될 수 있다. 전극은 전력 반도체 칩(140)의 전원 전극 또는 제어 전극일 수 있다. 제2 전기 전도성 스페이서(150)는 전력 반도체 칩(140)을 완전히 또는 부분적으로 덮을 수 있다.
일 예에 따르면, 반도체 패키지는 단자 핑거(terminal fingers) 형태의 외부 단자를 가질 수 있다. 이들 외부 단자의 적어도 일부는 적어도 하나의 전력 반도체 칩(140)의 전극을 외부에 전기적으로 연결하도록 설계될 수 있다. 외부 단자는 상부 전기 전도성 요소(110) 및/또는 상부 전기 전도성 층(121)에 전기적으로 연결될 수 있다. 단자 핑거는 리드 프레임의 일부일 수 있다. 외부 단자들 중 개개의 단자는 예를 들어 적어도 하나의 전력 반도체 칩(140)의 각각의 전원 전극에 전기적으로 연결될 수 있는 전원 단자일 수 있다. 외부 단자들 중 하나 이상은 적어도 하나의 전력 반도체 칩(140)의 제어 전극(예를 들어, 게이트 전극)에 전기적으로 연결되는 제어 단자일 수 있다. 외부 단자들 중 개개의 단자는 예를 들어 반도체 패키지(100) 내의 VDD, VSS, 위상의 전압, 전류 흐름 또는 온도를 측정하도록 설계된 측정 단자일 수 있다.
반도체 패키지(100)에서, 상부 전기 전도성 층(121)의 제1 캐리어 영역은 양의 공급 전압을 인가하도록 구성되고, 제1 캐리어 영역과 나란히 배열되는 상부 전기 전도성 층(121)의 제2 캐리어 영역은 위상으로서 구성되고, 상부 전기 전도성 요소(110)의 제1 영역은 음의 공급 전압이 인가되도록 구성되며, 제1 영역은 제1 캐리어 영역과 적어도 부분적으로 중첩된다. 제1 영역과 제1 캐리어 영역의 중첩도가 가능한한 높도록 반도체 패키지가 구현될 수 있다. 제1 영역은 예를 들어 제1 캐리어 영역의 적어도 20%, 30%, 적어도 40% 이상과 중첩될 수 있다.
(예를 들어, VDD가 존재하는) 제1 캐리어 영역 상의 (예를 들어, VSS가 존재하는) 제 1 영역의 중첩은 반도체 패키지(100)의 인덕턴스를 감소시키는 데 기여한다. VSS와 VDD는 중첩으로 인해 서로 가까워지기 때문에 인덕턴스가 감소될 수 있다. 예를 들어, 만일 적어도 하나의 전력 반도체 칩이 탄화 규소(SiC) 기반의 전력 반도체 칩인 경우, 탄화 규소 기반의 전력 반도체 칩은 인덕턴스 교란에 관하여 IGBT보다 낮은 허용 오차를 갖기 때문에, 인덕턴스의 감소가 요구될 수 있다.
도 1b는 이하에 설명되는 차이점을 제외하고는 도 1a의 반도체 패키지(100)에 대응할 수 있는 반도체 패키지(100_1)를 도시한다. 반도체 패키지(100_1)의 경우, 상부 전기 전도성 요소(110)는, 상부 전기 전도성 층(161), 하부 전기 전도성 층(163), 및 상부 전기 전도성 층(161)과 하부 전기 전도성 층(163) 사이에 배치된 전기 절연층(162)을 갖는 상부 캐리어 기판(160)을 갖는다. 이 경우, 상부 전기 전도성 층(161)은 외부로 노출된 금속 표면(111)에 대응한다.
반도체 패키지(100_1)는 도 1b에 도시된 바와 같이, 상부 캐리어 기판(160)과 하부 캐리어 기판(120) 사이에 배치되는 외부 단자(170)를 더 가질 수 있다. 일 예에 따르면, 외부 단자(170) 각각은 상부 캐리어 기판(160)의 하부 전기 전도성 층(163) 또는 하부 캐리어 기판(120)의 상부 전기 전도성 층(121)에 전기적으로 연결될 수 있다.
상부 캐리어 기판(160)의 하부 전기 전도성 층(163) 및 하부 캐리어 기판(120)의 상부 전기 전도성 층(121)은 구조화되어, 예를 들어, 전기 전도성 스페이서(130, 150)를 위한 칩 아일랜드(chip island), 전도 트랙 및/또는 적용 위치를 가질 수 있다.
도 2는 반도체 패키지(100, 100_1)와 동일할 수 있는 반도체 패키지(200)의 사시도를 도시한다. 반도체 패키지(200)는 스페이서(130, 150), 상부 전기 전도성 요소(110), 하부 캐리어 기판(120) 및 적어도 하나의 전력 반도체 칩(140)을 캡슐화하는 캡슐화 바디(210)를 갖는다. 표면(111) 및 표면(124)(도 2에는 보이지 않음)은, 반도체 패키지(200)의 대향하는 측면에서, 캡슐화 바디(210)에서 노출된다.
캡슐화 바디(210)는 적절한 전기 절연 재료로 구성되거나, 예를 들어 플라스틱, 폴리머 또는 수지와 같은 재료를 포함한다. 캡슐화 바디(210)는 예를 들어 몰딩된 바디일 수 있다.
표면(111) 및/또는 표면(124)은 전기 절연 코팅을 가질 수 있고, 각각의 경우에 방열판의 적용을 위해 형성될 수 있다.
반도체 패키지(200)는 반도체 패키지(200)의 측면에 배치된 외부 단자(220, 230)를 구비하되, 이 외부 단자(220, 230)는 서로 반대편에 있는 측면을 금속 표면(111) 및 표면(124)에 연결한다. 외부 단자(220)는 전원 단자로서 설계될 수 있고, 외부 단자(230)는 제어 단자 또는 측정 단자로서 설계될 수 있다. 일 예에 따르면, 전원 단자는 반도체 패키지의 일 측면에만 배치되고, 제어 및/또는 측정 단자는 반대편 측면에만 배치된다. 다른 예에 따르면, 위상으로서 형성된 전원 단자는 제어 또는 측정 단자가 형성된 측면에 배치된다. 외부 단자(220, 230)는 공통 리드 프레임의 일부일 수 있다.
도 3a는 반도체 패키지(300)의 하부 캐리어 기판(120)의 사시도를 도시한다. 반도체 패키지(300)는 반도체 패키지(100, 100_1, 200)와 동일할 수 있다. 도 3a에서 보이는 사시도에서, 상부 전기 전도성 층(121)의 제1 캐리어 영역(310) 및 제2 캐리어 영역(320)은 식별될 수 있다. 상부 전기 전도성 층(121)은 영역(310)과 영역(320) 사이에 차단된다.
일 예에 따르면, 제1 캐리어 영역(310)의 표면 구역과 제2 캐리어 영역(320)의 표면 구역은 규모면에서 동일하거나 거의 동일할 수 있다. 두 표면 구역의 차이는 예를 들어 거의 10%, 20%, 30%, 40%, 50% 또는 60%일 수 있다.
제1 캐리어 영역(310)은 제2 캐리어 영역(320)과 나란하게 배열될 수 있다. 제1 캐리어 영역(310)은 특히 하부 캐리어 기판(120)의 세 측면(301, 302, 303)에서 제2 캐리어 영역(320)을 완전히 에워쌀 수 있다. 제1 캐리어 영역(310)의 개방 측면에 대응하는 측면인 하부 캐리어 기판의 제4 측면(304)에서, 제1 캐리어 영역(310) 및 제2 캐리어 영역(320)은 하부 캐리어 기판(120)의 바깥쪽 가장자리까지 또는 거의 바깥쪽 가장자리까지 연장될 수 있다.
일 예에 따르면, 제1 캐리어 영역(310)은 U자형 방식으로 구현될 수 있다. U자의 폐쇄 측면은 제1 측면(301), 제2 측면(302) 및 제3 측면(303)을 따라 배열될 수 있고, U자의 개방 측면은 제4 측면(304)에 배열될 수 있다. 제2 캐리어 영역(320)은 측면(301, 302, 303)을 따라 U자에 의해 완전히 에워싸일 수 있다.
제4 측면에서, 제1 캐리어 영역(310)은 VDD가 인가되도록 설계된 제1 전원 단자(361)에 전기적으로 연결될 수 있다. 제4 측면에서, 제2 캐리어 영역(320)은 하프 브리지 회로의 위상 단자로서 설계된 제2 전원 단자(362)에 전기적으로 연결될 수 있다.
제2 측면(302)에서, 제1 캐리어 영역(310)은 VDD를 측정하도록 설계된 제1 측정 단자(366)에 전기적으로 연결될 수 있다. 제2 측면(302)에서, 제2 캐리어 영역(320)은 위상을 측정하도록 설계된 제2 측정 단자(367)에 전기적으로 연결될 수 있다.
제1 캐리어 영역(310) 및 제2 캐리어 영역(320)과 나란히, 하나 이상의 추가 영역이 하부 캐리어 기판(120)의 상부 전기 전도성 층(121) 내에 형성될 수 있다. 예를 들면, 추가 (캐리어) 영역(330) 및/또는 추가 (캐리어) 영역(340) 및/또는 추가 (캐리어) 영역(350)이 형성될 수 있다.
영역(330)은 제4 측면(304)에 배열될 수 있고, 제1 캐리어 영역(310)의 개방부(opening)에서 제2 캐리어 영역(320)과 나란히 배열될 수 있다. 영역(330)은, 예를 들어 영역(330) 상에 배열된 스페이서(130)와 같은 전기 전도성 스페이서에 의해, 상부 캐리어 기판(160)에 전기적으로 연결될 수 있다. 제4 측면에서, 영역(330)은 VSS를 인가하도록 설계된 제3 전원 단자(363)에 전기적으로 연결될 수 있다. 제2 측면에서, 영역(330)은 VSS를 측정하도록 설계된 제3 측정 단자(368)에 전기적으로 연결될 수 있다.
영역(340)은 제2 캐리어 영역(320) 내에 배열될 수 있고, 제2 캐리어 영역(320)에 의해 네 방향 모두를 향해 완전히 에워싸일 수 있다. 영역(340)은, 예를 들어 스페이서(130)와 같은 전기 전도성 스페이서에 의해, 상부 캐리어 기판(160)에 전기적으로 연결될 수 있다. 영역(340)은 하프 브리지 회로의 제1 제어 단자(364)에 전기적으로 연결될 수 있고, 이 제어 단자는 제2 측면(302)에 배열될 수 있다.
영역(350)은 제1 캐리어 영역(310)의 바깥쪽에 배열될 수 있고, 이것은 예를 들어 측면(301, 302, 303)을 따라 배열될 수 있으며, 이 측면들에서 제1 캐리어 영역(310)을 적어도 부분적으로 에워싼다. 일 예에 따르면, 영역(350)은 상부 캐리어 기판(160)에 전기적 연결을 갖지 않는다. 영역(350)은 신호 배선을 포함할 수 있고, 하프 브리지 회로의 제2 제어 단자(365)에 전기적으로 연결될 수 있으며, 제2 제어 단자는 제2 측면(302)에 배열된다.
반도체 패키지(300)는 적어도 하나의 전력 반도체 칩을 갖는다. 예를 들면, 반도체 패키지(300)는 제1 캐리어 영역(310) 상에 배열되어 거기에 전기적으로 연결되는 제1 전력 반도체 칩(311)과, 제2 캐리어 영역(320) 상에 배열되어 거기에 전기적으로 연결되는 제2 전력 반도체 칩(321)을 갖는다. 일 예에 따르면, 반도체 패키지(300)는 4개의 제1 전력 반도체 칩(311) 및 4개의 제2 전력 반도체 칩(321)을 갖는다. 제1 전력 반도체 칩(311)은 반도체 패키지(300)의 하프 브리지 회로의 상측 전력 반도체 칩으로서 구현될 수 있고, 제2 전력 반도체 칩(321)은 반도체 패키지(300)의 하프 브리지 회로의 하측 전력 반도체 칩으로서 구현될 수 있다.
제1 전력 반도체 칩(311) 및 제2 전력 반도체 칩(321)은 각 경우에 각기 제1 캐리어 영역(310) 및 제2 캐리어 영역(320)에 전기적으로 결합되는 전원 전극, 예를 들어 드레인 전극을, 그들의 밑면 상에 갖는다. 제1 전력 반도체 칩(311) 및 제2 전력 반도체 칩(321)은 각 경우에, 각 전력 반도체 칩(311, 321)의 표면 상에 배열된 전기 전도성 스페이서(150)에 의해 상부 캐리어 기판(160)에 전기적으로 결합되는 전원 전극, 예를 들어, 소스 전극을, 그들의 표면 상에 갖는다. 전력 반도체 칩(311, 321)은 각 경우에 그들의 표면 상에 제어 전극, 예를 들어 게이트 전극을 더 갖는다. 제1 전력 반도체 칩(311)의 제어 전극은 예를 들어 본드 와이어에 의해 영역(350)에 전기적으로 연결된다. 제2 전력 반도체 칩(321)의 제어 전극은 예를 들어 본드 와이어에 의해 영역(340)에 전기적으로 연결된다.
일 예에 따르면, 반도체 패키지(300)는 하부 캐리어 기판(120) 상에 배열된 수동 소자, 예를 들어 하나 이상의 버퍼 캐패시터(312) 및/또는 레지스터(369_1)를 더 가질 수 있다. 버퍼 캐패시터는 제1 캐리어 영역(310) 상에 배열되어 거기에 전기적으로 연결될 수 있다. 버퍼 캐패시터(312)는 하프 브리지 회로 내의 전압 프로필(voltage profile)을 버퍼링 하도록 설계될 수 있다. 레지스터(369_1)는 NTC(negative thermal coefficient) 서미스터(thermistor)일 수 있고, 제4 측정 단자(369)에 전기적으로 연결될 수 있다. 레지스터(369_1) 및 제4 측정 단자(369)는 반도체 패키지(300) 내의 온도를 측정하도록 설계될 수 있다.
도 3b는 반도체 패키지(300)의 상부 캐리어 기판(160)의 사시도를 도시하며, 여기에서 도 3b는 상부 캐리어 기판(160)의 밑면의 사시도를 도시한다(시선 방향과 관련하여 도 3c의 화살표 참조).
상부 캐리어 기판(160)의 하부 전기 전도성 층(163)은 구조화되어 제1 영역(370)을 갖는다. 상부 캐리어 기판(160)이 반도체 패키지(300) 내의 하부 캐리어 기판(120) 위에 배열되는 경우, 제1 영역(370)은 제1 캐리어 영역(310)과 적어도 부분적으로 중첩된다. 제1 영역(370)은 제1 캐리어 영역(310)의 적어도 20%, 적어도 30%, 적어도 40% 또는 그 이상과 중첩될 수 있다.
제1 영역(370)은 VSS가 인가되도록 구성될 수 있다. 제1 영역(370)은 예를 들어 전기 전도성 스페이서에 의해 하부 캐리어 기판(120) 상의 영역(330)에 전기적으로 연결되도록 구성될 수 있다. 제1 영역(370)은 예를 들어 제2 전력 반도체 칩(321) 상에 배열된 전기 전도성 스페이서에 의해 제2 전력 반도체 칩(321)으로 전기적으로 연결될 수 있다.
상부 캐리어 기판(160)의 하부 전기 전도성 층(163)은 예를 들어 하나 이상의 전기 전도성 스페이서에 의해 제1 캐리어 영역(310)에 전기적으로 연결되는 제2 영역(380)을 가질 수 있다. 제2 영역(380)은 제1 캐리어 영역(310)의 2개의 림(limb)(측면(301, 303)을 따라 배열되는 제1 캐리어 영역의 일부)을 서로에게 전기적으로 연결한다. 제2 영역(380)은 제1 측정 단자(366)에 전기적으로 연결될 수 있다. 제2 영역(380)은 제1 측면(301)을 따라 그리고 적어도 일부는 제4 측면(304)을 따라 연장될 수 있다.
상부 캐리어 기판(160)의 하부 전기 전도성 층(163)은 하부 캐리어 기판(120)의 제2 캐리어 영역(320)에 전기적으로 연결되는 제3 영역(390)을 가질 수 있다. 제3 영역(390)은 서로에게서 공간적으로 분리된 복수의 부분 영역, 예를 들어 도 3의 예에서와 같은 4개의 부분 영역을 가질 수 있다. 이 부분 영역은 각 경우에 전기 전도성 스페이서에 의해 제2 캐리어 영역(320)에(그래서 또한 서로에게) 전기적으로 연결될 수 있다. 부분 영역의 각각은 제1 전력 반도체 칩(311)을 덮을 수 있고, 개개의 제1 전력 반도체 칩 상에 배열된 스페이서에 의해 거기에 전기적으로 연결될 수 있다.
하부 전기 전도성 층(163)은 반도체 패키지(300)의 적어도 하나의 전력 반도체 칩의 제어 전극에 전기적으로 연결되는 제4 영역(395)을 가질 수 있다. 일 예에 따르면, 제4 영역(395)은 하부 캐리어 기판(120)의 영역(340)에 전기적으로 연결될 수 있다. 일 예에 따르면, 제4 영역(395)은 제2 전력 반도체 칩(321)의 제어 전극에 전기적으로 연결된다.
도 3c는 도 3a의 하부 캐리어 기판(120) 위에 상부 캐리어 기판(160)을 배치한 후의 반도체 패키지(300)를 도시한다. 명확하게 하기 위해, 도 3c는 상부 캐리어 기판(160)의 하부 전도성 층(163)만을 도시하고, 상부 전기 전도성 층(161) 및 절연층(162)은 생략되어 있다. 제1 영역(370)은 제1 캐리어 영역(310)과 적어도 부분적으로 또는 심지어 대부분 중첩되는 것이 명확하다. 상부 캐리어 기판(160) 및 하부 캐리어 기판(120)의 기본 영역은 동일하거나 거의 동일할 수 있고, 캐리어 기판(120, 160)은 하나가 다른 것 위에 일치하거나 거의 일치하게 배열될 수 있다.
일 예에 따르면, 반도체 패키지(300)는 명확히 하기 위해 도 3c에서 도시하지 않은 캡슐화 바디(도 2 참조)를 갖는다.
도 3d는 도 3c의 화살표 방향을 따라 반도체 패키지(300)의 측면도를 도시한다.
도 4는 양면 냉각 구조를 갖는 반도체 패키지를 제조하기 위한 방법(400)의 흐름도를 도시한다. 방법(400)에 따르면, 예로서 반도체 패키지(100, 100_1, 200, 300)를 제조할 수 있다.
방법(400)은, 401에서, 상부 전기 전도성 층, 하부 전기 전도성 층, 및 상부 전기 전도성 층과 하부 전기 전도성 층 사이에 배치된 전기 절연 층을 갖는 하부 캐리어 기판을 제공하는 단계를 포함하되, 하부 캐리어 기판의 상부 전기 전도성 층의 제1 캐리어 영역은 양의 공급 전압을 인가하도록 구성되고, 제1 캐리어 영역과 나란히 배열되는, 상부 전기 전도성 층의 제2 캐리어 영역은 위상으로서 구성된다. 방법(400)은, 402에서, 하부 캐리어 기판의 상부 전기 전도성 층으로 제1 전기 전도성 스페이서를 적용하는 단계를 포함한다. 방법(400)은, 403에서, 하부 캐리어 기판의 상부 전기 전도성 층으로 적어도 하나의 전력 반도체 칩을 적용하는 단계를 포함한다. 방법(400)은, 404에서, 전력 반도체 칩으로 제2 전기 전도성 스페이서를 적용하는 단계를 포함한다. 방법(400)은, 405에서, 음의 공급 전압을 인가하도록 구성된, 상부 전기 전도성 요소의 제1 영역이 제1 캐리어 영역과 적어도 부분적으로 중첩되도록, 하부 캐리어 기판과 대향하는 스페이서 상에 상부 전기 전도성 요소를 적용하는 단계를 포함한다.
일 예에 따르면, 상부 전기 전도성 요소는, 상부 전기 전도성 층을 갖는 상부 캐리어 기판, 하부 전기 전도성 층 및 상부 전기 전도성 층과 하부 전기 전도성 층 사이에 배열된 전기 절연층을 구비한다. 방법(400)은 제1 캐리어 영역의 2개의 림에 상부 전기 전도성 요소의 제2 영역을 전기적으로 연결하는 단계를 더 포함할 수 있다. 방법(400)은 제2 캐리어 영역에 상부 전기 전도성 요소의 제3 영역을 전기적으로 연결하는 단계를 더 포함할 수 있다. 방법(400)은 스페이서, 적어도 하나의 전력 반도체 칩, 상부 전기 전도성 요소 및 하부 캐리어 기판을 캡슐화 바디 내에 캡슐화하는 단계를 더 포함할 수 있다. 방법(400)은 하부 캐리어 기판의 상부 전기 전도성 층에 제2 전력 반도체 칩을 적용하는 단계와, 제2 전력 반도체 칩을 전기적으로 연결하여 하프 브리지 회로를 생성하는 단계를 더 포함할 수 있다. 방법(400)은 제1 캐리어 영역 및 제2 캐리어 영역을 생성하기 위해서 하부 캐리어 기판의 상부 전기 전도성 층을 에칭하는 단계를 더 포함할 수 있다.
도 5를 참조하여 반도체 패키지(500)의 다른 예를 하기에 도시한다. 반도체 패키지(500)는 반도체 패키지(100, 100_1, 200, 300)와 유사할 수 있고, 이와 비교하여 아래에 나타낸 차이점만을 가질 수 있다. 반도체 패키지(500)는 방법(400)과 같은 제조 방법에 따라 제조될 수 있다.
도 5a는 반도체 패키지(500)의 하부 캐리어 기판(501)을 도시한다. 하부 캐리어 기판(501)은, 제1 전력 반도체 칩이 형성된 제1 캐리어 영역(510)과, 제2 전력 반도체 칩이 형성된 제2 캐리어 영역(520)을 갖되, 이 제2 캐리어 영역은 제1 캐리어 영역(510)과 나란히 배열된다. 제1 캐리어 영역(510)은 예를 들어 VDD가 인가되도록 설계될 수 있고, 제2 캐리어 영역(520)은 예를 들어 위상으로서 설계될 수 있다.
일 예에 따르면, 제1 전원 단자(531), 제2 전원 단자(532) 및 제3 전원 단자(533)는 하부 캐리어 기판(501)의 제1 측면에 배열될 수 있다. 제1 전원 단자(531) 및 제2 전원 단자(532)는 제1 캐리어 영역(510)에 전기적으로 연결되고, 예를 들어 VDD 단자로서 설계될 수 있다. 제3 전원 단자(533)는 제1 전원 단자(531)와 제2 전원 단자(532) 사이에 배열될 수 있고, 상부 캐리어 기판(502)의 제1 영역(540)에 전기적으로 연결되도록 설계될 수 있다(도 5b 참조). 제2 전원 단자는 예를 들어 VSS 단자로서 설계될 수 있다.
일 예에 따르면, 반도체 패키지(500)의 제4 전원 단자(534)는 제2 캐리어 영역(520)에 전기적으로 연결될 수 있고, 위상 단자로서 구성될 수 있다. 제4 전원 단자(534)는 하부 캐리어 기판(501)의 제2 측면 상에 배열될 수 있고, 이 제2 측면은 제1 측면과 대향하여 위치한다.
도 5b는 상부 캐리어 기판(502)이 하부 캐리어 기판(501) 위에 적용된 후의 반도체 패키지(500)를 도시한다. 상부 캐리어 기판은 제1 영역(540) 및 제2 영역(550)을 갖는다. 제1 영역(540)은 VSS를 인가하도록 구성될 수 있고, 제2 영역(550)은 위상으로서 구성될 수 있다. 제1 영역(540)은 제3 전원 단자(533)에 전기적으로 연결된다. 제2 영역(550)은 각기 제1 전기 전도성 스페이서(561)를 통해 제1 전력 반도체 칩의 상부 전원 전극(예를 들어, 소스 전극)에 전기적으로 연결되고, 제2 전기 전도성 스페이서(562)를 통해 제2 캐리어 영역(520)에 전기적으로 연결된다.
도 5b에 도시될 수 있는 바와 같이, 상부 캐리어 기판(502)의 제1 영역(540)은 하부 캐리어 기판(501)의 제1 캐리어 영역(510)과 적어도 부분적으로 중첩된다.
일 예에 따르면, 반도체 패키지(500)는 상부 캐리어 기판(501) 및 하부 캐리어 기판(502)을 적어도 부분적으로 캡슐화하는 캡슐화 바디를 더 갖는다. 명확하게 하기 위하여, 이러한 캡슐화 바디는 도 5b에 도시하지 않았다. 또한, 반도체 패키지(500)는 측정 또는 제어 단자와 같은 추가 단자에 더하여, 하부 캐리어 기판(501) 및/또는 상부 캐리어 기판(502) 상에 구조화된 영역, 예를 들어 제어 배선을 더 가질 수 있다. 이들은 마찬가지로 명확하게 하기 위하여 도시하지 않는다.
일 예에 따르면, 제1 캐리어 영역(510) 및 제2 캐리어 영역(520) 사이의 경계는 직선으로 연장되는 것이 아니라, 오히려 톱니 모양(toothing)을 갖는다. 도 5c는 이러한 톱니 모양을 갖는 일 예에 따라 제1 캐리어 영역(510)과 제2 캐리어 영역(520) 사이의 경계의 평면도를 도시한다. 캐리어 영역(510, 520)의 이러한 코스(course)는, 제1 캐리어 영역(510)이 상부 캐리어 기판(502)의 제1 영역(540)에 의해 최적으로 중첩되는 데 기여할 수 있다.
반도체 패키지(600)의 다른 예를 도 6a 및 도 6b를 참조하여 하기에 나타낸다. 반도체 패키지(600)는 반도체 패키지(100, 100_1, 200, 300, 500)와 유사할 수 있고, 이와 비교하여 하기에 나타낸 차이점만을 가질 수 있다. 반도체 패키지(600)는 방법(400)과 같은 제조 방법에 따라 제조될 수 있다.
반도체 패키지(200, 300, 500)에 관해서는, 각기 VDD 및 VSS를 인가하도록 설계된 전원 단자가 서로 옆으로 나란히 배열되는 것이 도시되어 있다. 그러나, 반도체 패키지(600)의 경우에서와 같이, 이 전원 단자가 서로의 위에 배열되는 것도 가능하다.
도 6a에는 캡슐화 바디(630)가 형성되기 전의 제조 단계에서 반도체 패키지(600)의 사시도가 도시된다. 완성된 반도체 패키지(600)가 도 6b에 도시된다. 반도체 패키지(600)는 제1 전원 단자(601), 제2 전원 단자(602) 및 제3 전원 단자(603)를 갖는다. 일 예에 따르면, 제1 전원 단자(601)는 VDD를 인가하도록 구성될 수 있고, 제2 전원 단자(602)는 위상 단자로서 구성될 수 있으며, 제3 전원 단자(603)는 VSS를 인가하도록 설계될 수 있다.
일 예에 따르면, 제1 전원 단자(701) 및 제2 전원 단자(702)는 동일한 리드프레임의 일부일 수 있다. 제3 전원 단자(703)는 예를 들어 다른 리드 프레임의 일부일 수 있다. 제3 전원 단자(703)는 제1 전원 단자(701) 위에 "선택 및 배치(pick and place)" 맞춤(fitting)에 의해 배열될 수 있다.
일 예에 따르면, 제1 전원 단자(601) 및 제3 전원 단자(603)는 반도체 패키지(600)의 제1 측면 상에 배열될 수 있고, 제2 전원 단자(602)는 대향하는 제2 측면에 배열될 수 있다.
제1 전원 단자(601) 및 제3 전원 단자(603)는 예를 들어 중첩 영역(604) 내에서 그들이 적어도 부분적으로 중첩되도록 배열된다. 특히, 중첩 영역(604)은 반도체 패키지(600)의 상부 전도성 요소(610)의 가장자리 또는 하부 캐리어 기판(620)의 가장자리에 직접 붙어 있을 수 있다.
제1 전원 단자(701) 및 제3 전원 단자(703)의 중첩 또는 적어도 부분적인 중첩을 이용하면, 반도체 패키지(700) 내의 인덕턴스를 감소시키는 데 기여할 수 있다. 반도체 패키지(700)가 또한, 예를 들어 도 3의 반도체 패키지(300)에 대하여 설명한 바와 같이, 중첩되는 상부 전기 전도성 요소(710) 및 하부 캐리어 기판(720)의 VDD 영역 및 VSS 영역을 갖는 경우에, 인덕턴스는 반도체 패키지(300)로 가능한 것보다 더 큰 범위로 감소될 수 있다.
제1 전원 단자(601) 및 제3 전원 단자(603)는 각기, 중첩 영역(604)과 붙어 있는 제1 전원 단자(601) 및 제3 전원 단자(603) 각각의 영역에 배열된 눈(605)을 가질 수 있다. 눈(605)은 도 6a의 z축을 따라 제1 전원 단자(601) 및 제3 전원 단자(603) 각각까지 투영될 수 있다. 특히, 눈(605)의 상부 가장자리 및 하부 가장자리는 상부 전기 전도성 요소(610)의 상부 표면(611) 및 하부 캐리어 기판(620)의 하부 표면(도 6에서 보이지 않음) 각각과 동일한 평면에 있을 수 있다. 또한, 캡슐화 바디(630)는 하부 캐리어 기판(620)의 상부 표면(611) 및 하부 표면과 동일한 평면일 수 있다. 어떤 경우라도 눈(605)은 그들이 캡슐화 바디(630)에서 노출되도록 구성된다. 이것은, 예를 들어 캡슐화 바디(630)의 압축 몰딩 동안에, 눈의 표면 및 밑면이 몰딩 도구의 벽에 대해 견뎌서, 눈(605)의 내부를 밀봉한다는 사실 덕분에 달성될 수 있다. 제1 전원 단자(601) 및 제3 전원 단자(603)의 잔여 부분(특히, 중첩 영역(604))은 예를 들어 도 6b에 도시된 바와 같이 캡슐화 바디(630)에 의해 덮여질 수 있다. 이 방식에서, 눈(605)은 제1 전원 단자(601) 및 제3 전원 단자(603)가 외부로부터 전기적으로 접촉될 수 있게 한다.
도 7a 및 도 7b를 참조하여 반도체 패키지(700)의 다른 예를 하기에 나타낸다. 반도체 패키지(700)는 반도체 패키지(600)와 유사할 수 있고, 이에 비해 하기에 나타낸 차이만을 갖는다.
도 7a에는 인캡슐화 바디가 아직 형성되어 있지 않은 제조 단계에서 반도체 패키지(700)의 사시도가 도시된다. 도 7b는 완성된 반도체 패키지(700)를 나타낸다.
반도체 패키지(700)는 제1 전원 단자(701) 및 제3 전원 단자(703)가 눈(605)을 가지 않는다는 점에서만 반도체 패키지(600)와 다를 수 있다. 대신에, 제3 전원 단자(703)의 상부 표면(704) 및 제1 전원 단자(701)의 하부 표면(도 7에 미도시)은 캡슐화 바디(730)에서 노출된다.
일 예에 따르면, 제3 전원 단자(703)의 상부 표면(704)은 상부 전기 전도성 요소(710)의 상부 표면(711) 및/또는 캡슐화 바디(730)의 상부 표면과 동일한 평면일 수 있고, 제1 전원 단자(701)의 하부 표면은 하부 캐리어 기판(720)의 하부 표면 및/또는 캡슐화 바디(730)의 하부 표면과 동일한 평면에 있을 수 있다. 이것은, 예를 들어 도 7에서 z축을 따라 계단 모양 부분을 갖는 전원 단자(701, 703) 덕분에 달성될 수 있다.
일 예에 따르면, 제3 전원 단자(703)의 상부 표면(704) 및 제1 전원 단자(701)의 하부 표면은 상부 전기 전도성 요소(710)의 상부 표면(711) 및 하부 캐리어 기판(720) 각각의 하부 표면과 다른 평면에 배열될 수 있다.
캡슐화 바디(730)의 제조(예를 들어, 압축 몰딩에 의해) 중에, 제3 전원 단자(703)의 상부 표면(704) 및 제1 전원 단자(701)의 하부 표면이 초기에 동시에 캡슐화되고, 그들은 이어서 예를 들어 밀링에 의해 캡슐화 바디(730)가 제거된다. 다른 예에 따르면, 압축 몰딩 중에, 필름이 제3 전원 반도체(703)의 상부 표면(704) 및 제1 전원 반도체(701)의 하부 표면을 덮는데 이용될 수 있다.
도 8a에는 하부 캐리어 기판(820)의 사시도가 도시된다. 하부 캐리어 기판은 하부 캐리어 기판(120, 620, 720)과 동일할 수 있다. 하부 캐리어 기판은 제1 캐리어 영역(821) 및 제2 캐리어 영역(822)을 갖는다.
도 3a의 하부 캐리어 기판(120)에 관하여 앞서 더 설명한 것과 유사한 방식으로, 제1 캐리어 영역(821)은 VDD가 인가되도록 설계될 수 있고, 제2 캐리어 영역(822)은 위상으로서 설계될 수 있다. 제1 캐리어 영역(821)은 제1 전원 단자(801)에 전기적으로 연결된다. 제2 캐리어 영역(822)은 제2 전원 단자(802)에 전기적으로 연결된다.
도 8b에서, 상부 전기 전도성 요소(810)는 하부 캐리어 기판(820) 위에 배열된다. 상부 전기 전도성 요소(810)는 상부 전기 전도성 요소(110) 및 상부 캐리어 기판(160)과 실질적으로 동일할 수 있다.
상부 전기 전도성 요소(810)는 제1 영역(811) 및 제2 영역(812)을 갖는다. 제1 영역(811)은 VSS가 인가되도록 설계될 수 있고, 제3 전원 단자(803)에 전기적으로 접속될 수 있다. 제2 영역(812)은 위상으로서 설계될 수 있다.
캐리어 영역(821, 822)과 영역(811, 812) 사이의 전기적 접촉에 관해서는, 상술한 반도체 패키지(300)에 관한 설명을 참조해야 한다.
제1 전원 단자(801) 및 제3 전원 단자(803)는, 반도체 패키지(600, 700)를 참조하여 설명한 바와 같이, 서로 중첩되는 방식으로 배열된다.
반도체 패키지(600, 700, 800)의 중첩하는 제1 전원 단자 및 제3 전원 단자는 각각의 경우에, 상부 전기 전도성 요소(610, 710, 810) 및 하부 캐리어 기판(620, 720, 820) 각각의 내부 금속 표면(예를 들어, 도 1을 참조하면 각기 전도성 층(121, 163)) 각각의 상부에 배열될 수 있다.
그러나, 대신에 제1 전원 단자(601, 701, 801) 및 제3 전원 단자(603, 703, 803)는 또한, 도 9a 및 도 9b에 도시된 바와 같이, 상부 전기 전도성 요소(610, 710, 810) 및 하부 캐리어 기판(620, 720, 820) 각각의 전기 절연층(예를 들어, 도 1을 참조하면 절연층(122, 162) 각각) 상에 배열될 수 있고, 각 내부 금속 표면에 옆으로 인접할 수 있다.
도 9a에는 반도체 패키지(700)의 제1 전원 단자(701) 및 제3 전원 단자(703), 하부 캐리어 기판(720)의 일부, 상부 전기 전도성 요소(710)의 확대된 측면도가 도 7a로부터 x축을 따라 도시된다.
도 9a에 도시된 바와 같이, 상부 전기 전도성 요소(710)는 내부 전기 전도성 층(716), 전기 절연층(714) 및 외부 전기 전도성 층(712)을 가질 수 있다. 하부 캐리어 기판(720)은 내부 전기 전도성 층(726), 전기 절연층(724) 및 외부 전기 전도성 층(722)을 가질 수 있다. 제1 전원 단자(701) 및 제3 전원 단자(703)는 각각의 경우에 상부 전기 전도성 요소(710)의 전기 절연층(714) 및 하부 캐리어 기판의 전기 절연층(724) 상에 각기 직접 배열될 수 있다. 제1 전원 단자(701)는 내부 전도성 층(726)의 측벽에 직접적으로 연결될 수 있고, 제3 전원 단자(703)는 내부 전도성 층(716)의 측벽에 직접적으로 연결될 수 있다.
전원 단자(701, 703)를 상부 전기 전도성 요소(710) 및 하부 캐리어 기판(720)의 상부에 각기 직접 적용함으로써, 도 9a에 도시된 바와 같이, 예를 들어 전원 단자(701, 703)를 각각의 내부 전도성 층(716, 726)에 연결하기 위해, 본드 와이어 또는 본드 테이프와 같은 전기적 상호 연결부의 사용을 생략할 수 있다. 더 정확히 말하면, 전원 단자(701, 703)는 땜납 연결, 소결(sintering) 연결, 용접 연결, 플러그 연결 또는 임의의 다른 직접 연결에 의해 각각의 내부 전도성 층(726, 716)에 전기적으로 연결될 수 있다.
중첩하는 전원 단자(701, 703)를 내부 전도성 층(716, 726) 대신에 절연층(714, 724) 상에 배치함으로써, 상부 전도성 요소(710) 및 하부 캐리어 기판(720) 사이의 최소 필요 거리 a를 감소시키는 것이 가능하다. 마찬가지로, 전원 단자(701, 703)와 전도층(716, 726) 사이의 본드 와이어 또는 본드 테이프를 생략하는 것은, 거리 a가 감소 될 수 있다는 사실에 기여할 수 있다. 이러한 방식에서, 더 평평한 반도체 패키지를 제조하는 것이 가능하다.
도 9a에는 제1 전원 단자(701)와 제3 전원 단자(703) 사이의 간극(901)이 공기 간극(air gap)인 것이 도시된다. 그러나, 예를 들어 전원 단자(701, 703) 사이의 전기 절연층을 증가시키기 위해, 간극(901)이 유전체로 채워지는 것도 가능하다. 예를 들어, 유전체는 예를 들어 캡슐화 바디(730)와 같은 필름 또는 몰딩 화합물일 수 있다.
도 9b에는 상부 전도성 요소(710)의 일 예의 사시도가 도시되며, 예를 들어, 단자와 같은 구성 부품은 명료성을 위해 생략되었다. 내부 전도성 층(716)은 제3 전원 단자(703)를 수용하도록 설계된 컷 아웃(cutout)(902)을 갖는다. 컷 아웃 (902)은 임의의 적절한 형상(제3 전원 단자(703)는 동일한 형상을 가짐), 예를 들어, 도 9b에 도시된 바와 같은 톱니 형상을 가질 수 있다.
도 9c에는 컷 아웃(902) 내에 맞도록 형성된 제3 전원 단자(703)의 일 예의 평면도가 도시된다. 톱니 형상은 제3 전원 단자(703)와 내부 전도성 층(726) 사이의 전기적 및 기계적 접촉을 개선하는 데 기여할 수 있다.
제1 전원 단자(701)는 제3 전원 단자(703)와 유사하게 구성될 수 있고, 컷 아웃(cutout)(902)과 유사한 컷 아웃에서 하부 캐리어 기판(720)에 고정될 수 있다. 일 예에 따르면, 제 2 전원 단자(702)는 컷 아웃(902)과 유사한 컷 아웃에서 하부 캐리어 기판(720)에 고정될 수 있다.
본 명세서에서 특정 실시예가 도시되고 설명되었지만, 당업자는 다양한 대안 및/또는 등가 구현이 본 개시의 범위를 벗어나지 않고 도시되고 설명된 특정 실시 예를 대체할 수 있음을 명백히 알 수 있다. 본 출원은 본 명세서에서 논의된 특정 실시예의 모든 개조 또는 변형을 포괄하고자 한다. 그러므로, 본 개시는 청구범위 및 그 균등물에 의해서만 제한된다.

Claims (26)

  1. 양면 냉각 가능 반도체 패키지(100, 100_1, 200, 300)로서,
    외부로 노출된 금속 표면(111)을 갖는 상부 전기 전도성 요소(110)와,
    상부 전기 전도성 층(121), 외부로 노출된 표면(124)을 갖는 하부 전기 전도성 층(123), 및 상기 상부 전기 전도성 층(121)과 상기 하부 전기 전도성 층(123) 사이에 배열된 전기 절연층(122)을 갖는 하부 캐리어 기판(120)과,
    상기 상부 전기 전도성 요소(110)와 상기 상부 전기 전도성 층(121) 사이에 배열된 제1 전기 전도성 스페이서(130)와,
    상기 상부 전기 전도성 요소(110)와 상기 상부 전기 전도성 층(121) 사이에 배열된 적어도 하나의 전력 반도체 칩(140)과,
    상기 상부 전기 전도성 요소(110)와 상기 전력 반도체 칩(140) 사이에 배열된 제2 전기 전도성 스페이서(150)를 포함하되,
    상기 하부 캐리어 기판(120)의 상기 상부 전기 전도성 층(121)의 제1 캐리어 영역(310)은 양의 공급 전압을 인가하도록 구성되고, 상기 제1 캐리어 영역(310)과 나란히 배열되는, 상기 상부 전기 전도성 층(121)의 제2 캐리어 영역(320)은 위상으로서 구성되고, 상기 상부 전기 전도성 요소(110)의 제1 영역(370)은 음의 공급 전압을 인가하도록 구성되며,
    상기 제1 영역(370)은 상기 제1 캐리어 영역(310)에 적어도 부분적으로 중첩되는
    양면 냉각 가능 반도체 패키지.
  2. 제1항에 있어서,
    상기 상부 전기 전도성 요소(110)는, 상부 전기 전도성 층(161), 하부 전기 전도성 층(163), 및 상기 상부 전기 전도성 층(161)과 상기 하부 전기 전도성 층(163) 사이에 배치된 전기 절연 층(162)을 갖는 상부 캐리어 기판(160)을 갖고, 상기 상부 전기 전도성 층(161)은 상기 외부로 노출된 금속 표면(111)에 대응하는
    양면 냉각 가능 반도체 패키지.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 캐리어 영역(310)은 U자 형상으로 구현되는
    양면 냉각 가능 반도체 패키지.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 영역(370)은 상기 제1 캐리어 영역(310)의 적어도 30%와 중첩되는
    양면 냉각 가능 반도체 패키지.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 상부 전기 전도성 요소(110)의 제3 영역(390)은 상기 제2 캐리어 영역(320)에 전기적으로 연결되는
    양면 냉각 가능 반도체 패키지.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 상부 전기 전도성 요소(110)의 제4 영역(395)은 적어도 하나의 전력 반도체 칩(140)의 제어 전극에 전기적으로 연결되는
    양면 냉각 가능 반도체 패키지.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 캐리어 영역(310)은 상기 하부 캐리어 기판의 상기 상부 전기 전도성 층 상의 신호 배선에 의해 적어도 부분적으로 세 측면(301, 302, 303)에서 에워싸이는
    양면 냉각 가능 반도체 패키지.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 하부 캐리어 기판(120)과 상기 상부 전기 전도성 요소(110) 사이에 배열되는 캡슐화 바디(210)를 더 포함하되,
    상기 캡슐화 바디(210)는 상기 스페이서(130, 150), 상기 적어도 하나의 전력 반도체 칩(140), 상기 상부 전기 전도성 요소(110) 및 상기 하부 캐리어 기판(120)을 캡슐화하고,
    상기 캡슐화 바디(210)는 몰딩 화합물을 포함하는
    양면 냉각 가능 반도체 패키지.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    제1 전원 단자(361), 제2 전원 단자(362) 및 제3 전원 단자(363), 제어 단자(364, 365) 및 적어도 하나의 측정 단자(366, 367, 368, 369)를 더 포함하되,
    상기 전원 단자(361, 362, 363)는 상기 반도체 패키지(100, 100_1, 200, 300)의 제1 측면(304)에서 배열되고, 상기 제어 단자(364, 365) 및 상기 측정 단자(366, 367, 368, 369)는 상기 반도체 패키지(100, 100_1, 200, 300)의 제2 측면(302)에서 배열되고, 상기 제2 측면은 상기 제1 측면에 대향하여 위치하는
    양면 냉각 가능 반도체 패키지.
  10. 제9항에 있어서,
    상기 전원 단자(361, 362, 363), 상기 제어 단자(364, 365) 및 상기 적어도 하나의 측정 단자(366, 367, 368, 369)는 리드 프레임의 일부인
    양면 냉각 가능 반도체 패키지.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 적어도 하나의 전력 반도체 칩(140)은 탄화규소(SiC)를 포함하는
    양면 냉각 가능 반도체 패키지.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    적어도 하나의 버퍼 캐패시터(312)를 더 포함하되,
    상기 적어도 하나의 버퍼 캐패시터(312)는 상기 제1 캐리어 영역(310) 상에 배열되는
    양면 냉각 가능 반도체 패키지.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    하프 브리지 회로는 상기 반도체 패키지(100, 100_1, 200, 300)에서 실현되는
    양면 냉각 가능 반도체 패키지.
  14. 양면 냉각 가능 반도체 패키지를 제조하기 위한 방법(400)으로서,
    상부 전기 전도성 층, 하부 전기 전도성 층 및 상기 상부 전기 전도성 층과 상기 하부 전기 전도성 층 사이에 배열된 전기 절연층을 갖는 하부 캐리어 기판을 제공하되, 상기 하부 캐리어 기판의 상기 상부 전기 전도성 층의 제1 캐리어 영역은 양의 공급 전압을 인가하도록 구성되고, 상기 제1 캐리어 영역과 나란히 배열되는 상기 상부 전기 전도성 층의 제2 캐리어 영역은 위상으로서 구성되는 단계(401)와,
    상기 하부 캐리어 기판의 상기 상부 전기 전도성 층으로 제1 전기 전도성 스페이서를 적용하는 단계(402)와,
    상기 하부 캐리어 기판의 상기 상부 전기 전도성 층으로 적어도 하나의 전력 반도체 칩을 적용하는 단계(403)와,
    상기 전력 반도체 칩으로 제2 전기 전도성 스페이서를 적용하는 단계(404)와,
    상기 상부 전기 전도성 요소의 제1 영역이 상기 제1 캐리어 영역과 적어도 부분적으로 중첩되도록 상기 하부 캐리어 기판과 대향하는 상기 스페이서 상에 상부 전기 전도성 요소를 적용하되, 상기 제1 영역은 음의 공급 전압을 인가하도록 구성되는
    양면 냉각 가능 반도체 패키지의 제조 방법.
  15. 제14항에 있어서,
    상기 상부 전기 전도성 요소는, 상부 전기 전도성 층, 하부 전기 전도성 층 및 상기 상부 전기 전도성 층과 상기 하부 전기 전도성 층 사이에 배열된 전기 절연층을 갖는 상부 캐리어 기판을 구비하는
    양면 냉각 가능 반도체 패키지의 제조 방법.
  16. 제14항 또는 제15항에 있어서,
    상기 상부 전기 전도성 요소의 제2 영역을 상기 제1 캐리어 영역의 2개의 림(limb)에 전기적으로 연결하는 단계를 더 포함하는
    양면 냉각 가능 반도체 패키지의 제조 방법.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 상부 전기 전도성 요소의 제3 영역을 상기 제2 캐리어 영역으로 전기적으로 연결하는 단계를 더 포함하는
    양면 냉각 가능 반도체 패키지의 제조 방법.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 스페이서, 상기 적어도 하나의 전력 반도체 칩, 상기 상부 전기 전도성 요소 및 상기 하부 캐리어 기판을 캡슐화 바디로 캡슐화하는 단계를 더 포함하되,
    상기 캡슐화 바디는 몰딩 화합물을 포함하는
    양면 냉각 가능 반도체 패키지 제조 방법.
  19. 제14항 내지 제18항 중 어느 한 항에 있어서,
    상기 하부 캐리어 기판의 상기 상부 전기 전도성 층에 제2 전력 반도체 칩을 적용하는 단계와,
    상기 전력 반도체 칩을 전기적으로 연결하여 하프 브리지 회로를 형성하는 단계를 더 포함하는
    양면 냉각 가능 반도체 패키지 제조 방법.
  20. 제14항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1 캐리어 영역 및 상기 제2 캐리어 영역을 생성하기 위해서, 상기 하부 캐리어 기판의 상기 상부 전기 전도성 층을 에칭하는 단계를 더 포함하는
    양면 냉각 가능 반도체 패키지 제조 방법.
  21. 양면 냉각 가능 반도체 패키지(600, 700)로서,
    외부로 노출된 금속 표면(611, 711)을 갖는 상부 전기 전도성 요소(610, 710)와,
    내부 전기 전도성 층, 외부로 노출된 표면을 갖는 외부 전기 전도성 층, 및 상기 내부 전도성 층과 상기 외부 전도성 층 사이에 배열된 전기 절연층을 갖는 하부 캐리어 기판(620, 720)과,
    상기 상부 전기 전도성 요소와 상기 상부 전기 전도성 층 사이에 배열된 제1 전기 전도성 스페이서와,
    상기 상부 전기 전도성 요소와 상기 내부 전기 전도성 층 사이에 배열된 적어도 하나의 전력 반도체 칩과,
    상기 상부 전기 전도성 요소와 상기 전력 반도체 칩 사이에 배열된 제2 전기 전도성 스페이서와,
    상기 하부 캐리어 기판(620, 720)에 배열된 제1 전원 단자(601, 701)와,
    상기 상부 전기 전도성 요소(610, 710)에 배열된 제 3 전원 단자(603, 703)를 포함하되,
    상기 제1 전원 단자(601, 701) 및 상기 제3 전원 단자(603, 703)는 적어도 부분적으로 중첩되는
    양면 냉각 가능 반도체 패키지.
  22. 제21항에 있어서,
    상기 제1 전원 단자(601, 701)는 상기 하부 캐리어 기판(620, 720)의 상기 전기 절연층 상에 상기 내부 전기 전도성 층과 옆으로 나란히 배열되는
    양면 냉각 가능 반도체 패키지.
  23. 제22항에 있어서,
    상기 상부 전기 전도성 요소(610, 710)는, 외부 전기 전도성 층, 내부 전기 전도성 층 및 상기 외부 전기 전도성 층과 상기 내부 전기 전도성 층 사이에 배열된 전기 절연층을 갖는 상부 캐리어 기판을 구비하고,
    상기 제3 전원 단자는 상기 상부 캐리어 기판의 상기 전기 절연층 상에 상기 내부 전기 전도성 층과 옆으로 나란히 배열되는
    양면 냉각 가능 반도체 패키지.
  24. 제21항 내지 제23항 중 어느 한 항에 있어서,
    상기 제1 전원 단자(601, 701)와 상기 제3 전원 단자(603, 703) 사이에 배열된 유전체를 더 포함하는
    양면 냉각 가능 반도체 패키지.
  25. 제24항에 있어서,
    상기 유전체는 필름인
    양면 냉각 가능 반도체 패키지.
  26. 제21항 내지 제25항 중 어느 한 항에 있어서,
    상기 제1 전원 단자(601, 701)는 리드 프레임의 일부이고, 상기 제3 전원 단자(603, 703)는 상기 리드 프레임의 일부가 아닌
    양면 냉각 가능 반도체 패키지.
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