KR102371636B1 - 양면 기판 반도체 제조 방법 - Google Patents

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    • H01L2224/292—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29201—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29216—Lead [Pb] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/292—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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Abstract

본 발명은, 전기적 연결이 가능하도록 특정 패턴(112)이 형성된 제1 기판(110)을 준비하는 단계와, 메탈포스트(120)와 접착된 한 개 이상의 반도체칩(130)을 준비하는 단계와, 제1 기판(110)에 한 개 이상의 반도체칩(130)을 접착시키는 단계와, 메탈포스트(120)에 제2 기판(140)을 접착시키는 단계와, 리드프레임(111)이 노출되도록 제1 기판(110) 및 제2 기판(140)을 패키징하여 패키지 하우징(150)을 형성하는 단계와, 패키지 하우징(150) 외측으로 터미널리드(111a)를 형성하는 단계를 포함하여서, 반도체칩(130)과 메탈포스트(120)를 선행하여 접착한 후, 각각 반도체칩(130)을 제1 기판(110)에 접착하고 메탈포스트(120)에 제2 기판(140)을 접착하여 반도체칩 접착시 발생하는 손상을 최소화하고 반도체칩의 전기특성 및 신뢰성을 향상시킬 수 있는, 양면 기판 반도체 제조 방법을 개시한다.

Description

양면 기판 반도체 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR HAVING DOUBLE-SIDED SUBSTRATE}
본 발명은 반도체칩과 메탈포스트를 선행적으로 접합한 후 상부기판과 하부기판에 각각 접착하여서, 열팽창계수 차이에 따른 반도체칩 접착시 발생하는 손상을 최소화하여 불량률을 줄일 수 있고, 반도체칩의 전기특성 및 신뢰성을 향상시킬 수 있는, 양면 기판 반도체 제조 방법에 관한 것이다.
일반적으로, 종래의 양면 기판 반도체 패키지는, 도 1의 (a)에 예시된 바와 같이, 하나 이상의 반도체 칩(10)을 리드프레임(20)의 패드 상에, 또는 금속패턴층이 형성된 하부 금속절연기판(30A)과 메탈포스트(60) 사이에 접착제(61)를 개재하여 부착하되, 하부 금속절연기판(30A) 상에 반도체칩(10)을 접착한 후, 메탈포스트(60)를 반도체칩(10) 상에 접착하고, 상부 금속절연기판(30B)을 메탈포스트(60)에 접착하여, 한쪽 기판에만 반도체칩을 부착하는 구조로 이루어질 수 있다.
또는, 도 1의 (b)에 예시된 바와 같이, 하부 금속절연기판(30A) 상에 반도체칩(10)을 접착한 후, 메탈포스트(60)를 상부 금속절연기판(30B)에 접착하고, 상부 금속절연기판(30B)에 접착된 메탈포스트(60)의 하면을 하부 금속절연기판(30A)에 접착제(61)를 개재하여 접착된 반도체칩(10)의 상면에 접착하면서, 상부 금속절연기판(30B) 상에 반도체칩(10)을 접착한 후, 메탈포스트(60)를 하부 금속절연기판(30A)에 접착하고, 하부 금속절연기판(30A)에 접착된 메탈포스트(60)의 상면을 상부 금속절연기판(30B)에 접착제(61)를 개재하여 접착된 반도체칩(10)의 하면에 접착하여, 양쪽 기판에 반도체칩을 상호 교차하여 부착하는 구조로 이루어질 수 있다.
앞서 언급한 반도체 제조 공정을 적용하는 경우에는, 반도체칩과, 메탈포스트 또는 기판과의 솔더링 또는 신터링에 의한 접착시에 열팽창계수의 차이로 인해 반도체칩의 상부 표면에 손상이 발생하여 불량률이 높아지고, 전기특성 및 신뢰성이 저하되는 문제점이 있다.
또한, 반도체칩과의 개별적인 접착으로 인해 공정 난이도가 높아지고, 대량 접합이 불가능한 문제점이 있다.
한국 등록특허공보 제10-0867573호 (열방출 능력이 개선된 전력용 모듈 패키지 및 그 제조 방법, 2008.11.10) 한국 공개특허공보 제2001-0111736호 (리드프레임의 배면에 직접 부착되는 절연방열판을구비하는 전력 모듈 패키지, 2001.12.20)
본 발명의 사상이 이루고자 하는 기술적 과제는, 반도체칩과 메탈포스트를 선행적으로 접합한 후 상부기판과 하부기판에 각각 접착하여서, 기판과 반도체칩과 메탈포스트의 개별적인 접착에 비해서, 열팽창계수 차이에 따른 반도체칩 접착시 발생하는 손상을 최소화하여 불량률을 줄일 수 있고, 반도체칩의 전기특성 및 신뢰성을 향상시킬 수 있는, 양면 기판 반도체 제조 방법을 제공하는데 있다.
전술한 목적을 달성하고자, 본 발명의 일 실시예는, 전기적 연결이 가능하도록 특정 패턴이 형성된 제1 기판을 준비하는 단계; 메탈포스트의 일측과 접착된 한 개 이상의 반도체칩을 준비하는 단계; 상기 제1 기판에 한 개 이상의 상기 반도체칩을 접착시키는 단계; 상기 메탈포스트의 타측에 제2 기판을 접착시키는 단계; 상기 제1 기판 및 상기 제2 기판을 패키징하여 패키지 하우징을 형성하는 단계; 및 상기 패키지 하우징 외측으로, 전기적 연결이 가능하도록 터미널리드를 형성하는 단계;를 포함하는, 양면 기판 반도체 제조 방법을 제공한다.
본 발명의 다른 실시예는, 전기적 연결이 가능하도록 특정 패턴이 형성된 제1 기판 및 제2 기판을 각각 준비하는 단계; 메탈포스트의 일측과 접착된 한 개 이상의 반도체칩을 준비하는 단계; 상기 제1 기판 및 상기 제2 기판에 한 개 이상의 상기 반도체칩을 각각 접착시키는 단계; 상호 교차하여, 상기 제1 기판의 상기 메탈포스트의 타측에 상기 제2 기판을 접착시키고, 상기 제2 기판의 상기 메탈포스트의 타측에 상기 제1 기판을 접착시키는 단계; 상기 제1 기판 및 상기 제2 기판을 패키징하여 패키지 하우징을 형성하는 단계; 및 상기 패키지 하우징 외측으로, 전기적 연결이 가능하도록 터미널리드를 형성하는 단계;를 포함하는, 양면 기판 반도체 제조 방법을 제공한다.
여기서, 상기 한 개 이상의 반도체칩과, 상기 제1 기판, 상기 제2 기판 또는 상기 터미널리드를 와이어 본딩 또는 플립 칩 본딩에 의해 추가적으로 전기적 연결을 하는 단계를 더 포함할 수 있다.
또한, 상기 제1 기판 또는 상기 제2 기판은, 절연층, 및 상기 절연층의 상부, 하부, 또는 상부와 하부 모두에 하나 이상의 전도층이 적층된 구조로 형성될 수 있다.
또한, 상기 제1 기판 또는 상기 제2 기판은, 전도층으로 형성될 수 있다.
또한, 상기 메탈포스트는 단일 전도성 소재로 형성되거나, 두 개 이상의 전도성 소재로 형성될 수 있다.
여기서, 상기 메탈포스트의 전도성 소재는 Cu, Mo, Mn, Al, Si 및 C 중 어느 한 개 이상을 포함할 수 있다.
또한, 상기 메탈포스트와 상기 반도체칩은 Sn 또는 Pb가 함유된 솔더를 사용한 솔더링 공정에 의해 접착될 수 있다.
여기서, 상기 솔더링 공정은 15초 이내에 수행될 수 있다.
또한, 상기 솔더는 상기 반도체칩을 상기 제1 기판 또는 상기 제2 기판에 접착시키는 접착제의 합금 조성과 상이할 수 있다.
또한, 상기 메탈포스트와 상기 반도체칩은 Cu가 60% 이상 함유된 접착제 또는 Ag이 60% 이상 함유된 접착제를 사용한 신터링 공정에 의해 접착될 수 있다.
여기서, 상기 접착제는 페이스트 형태 또는 필름 형태로 제공될 수 있다.
또한, 상기 메탈포스트와 상기 반도체칩은 레이저를 사용하여 접착될 수 있다.
또한, 상기 메탈포스트와 상기 반도체칩은 상기 메탈포스트 또는 상기 반도체칩에 히트블록을 직접 접촉시켜 접착될 수 있다.
또한, 상기 메탈포스트와 상기 반도체칩은 열풍(hot air)에 의해 상기 메탈포스트 또는 상기 반도체칩에 직접 접촉하지 않고 접착될 수 있다.
여기서, 상기 열풍의 온도는 50℃ 내지 450℃이며, 상기 열풍에는 소정 비율(%)의 질소 또는 수소가 포함될 수 있다.
또한, 상기 제1 기판 또는 상기 제2 기판은 상기 패키지 하우징의 상단 또는 하단 외부로 일부 또는 전부가 노출될 수 있다.
또한, 상기 터미널리드는 상기 패키지 하우징 내측의 상기 제1 기판 또는 상기 제2 기판에 접합되어 전기적으로 연결될 수 있다.
여기서, 상기 터미널리드는 초음파 웰딩에 의해 상기 제1 기판 또는 상기 제2 기판에 접합될 수 있다.
또한, 상기 반도체칩의 표면 패드메탈은 Al, Ag 또는 Au이 80% 이상을 포함될 수 있다.
또한, 상기 반도체칩은 전기차, 수소전기차, 인버터 또는 컨버터에 사용될 수 있다.
또한, 상기 반도체칩은 IGBT 또는 MOSFET을 포함할 수 있다.
또한, 상기 패키지 하우징의 상단 또는 하단 외부로 노출된 상기 제1 기판 또는 상기 제2 기판에 히트싱크가 부착될 수 있다.
또한, 상기 히트싱크는 상기 패키지 하우징과 이격공간을 형성하여 상기 패키지 하우징 내측에 매설되어 상기 제1 기판 또는 상기 제2 기판에 부착될 수 있다.
본 발명에 의하면, 반도체칩과 메탈포스트를 선행적으로 접합한 후 상부기판과 하부기판에 각각 접착하여서, 기판과 반도체칩과 메탈포스트의 개별적인 접착에 비해서, 열팽창계수 차이에 따른 반도체칩 접착시 발생하는 손상을 최소화하여 불량률을 줄일 수 있고, 반도체칩의 전기특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 종래기술에 의한 양면 기판 반도체 제조 방법을 예시한 것이다.
도 2 및 도 3은 본 발명의 일 실시예에 의한 양면 기판 반도체 제조 방법을 순서도를 도시한 것이다.
도 4는 본 발명의 일 실시예에 의한 양면 기판 반도체 제조 방법에 의한 반도체 단면구조를 도시한 것이다.
도 5 및 도 6은 본 발명의 다른 실시예에 의한 양면 기판 반도체 제조 방법을 순서도를 도시한 것이다.
도 7은 본 발명의 다른 실시예에 의한 양면 기판 반도체 제조 방법에 의한 반도체 단면구조를 도시한 것이다.
도 8은 본 발명의 실시예에 의해 제조된 반도체의 히트싱크 구조를 도시한 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명의 일 실시예에 의한 양면 기판 반도체 제조 방법은, 전체적으로, 전기적 연결이 가능하도록 특정 패턴(112)이 형성된 제1 기판(110)을 준비하는 단계와, 메탈포스트(120)와 접착된 한 개 이상의 반도체칩(130)을 준비하는 단계와, 제1 기판(110)에 한 개 이상의 반도체칩(130)을 접착시키는 단계와, 메탈포스트(120)에 제2 기판(140)을 접착시키는 단계와, 리드프레임(111)이 노출되도록 제1 기판(110) 및 제2 기판(140)을 패키징하여 패키지 하우징(150)을 형성하는 단계와, 패키지 하우징(150) 외측으로 터미널리드(111a)를 형성하는 단계를 포함하여서, 반도체칩(130)과 메탈포스트(120)를 선행하여 접착한 후, 각각 반도체칩(130)을 제1 기판(110)에 접착하고 메탈포스트(120)에 제2 기판(140)을 접착하여 반도체칩 접착시 발생하는 손상을 최소화하고 반도체칩의 전기특성 및 신뢰성을 향상시키는 것을 요지로 한다.
이하, 도 2 내지 도 4를 참조하여, 본 발명의 일 실시예에 의한 양면 기판 반도체 제조 방법을 상술하면 다음과 같다.
우선, 도 2의 (a) 및 (b)에 도시된 바와 같이, 리드프레임(111) 또는 반도체칩(130)과 전기적 연결이 가능하도록 특정 패턴(112)이 분할 형성된 제1 기판(110)을 준비한다.
여기서, 도 4에 확대 도시된 바와 같이 제1 기판(110)은, Al2O3 또는 AIN 소재의 절연층(113)의 상부, 하부 또는 상부 및 하부에 하나 이상의 전도층(114)이 적층된 구조로 형성되거나, 전도층(114) 단일 구조로 형성될 수 있다.
후속하여, 도 2의 (c)에 도시된 바와 같이, 메탈포스트(120)의 일측과 접착된 한 개 이상의 반도체칩(130)을 준비한다. 즉, 메탈포스트(120)와 반도체칩(130)은 접착되어 단위블록(A)으로 형성하고, 후속 공정 진행시에 메탈포스트(120)와 반도체칩(130)은 개별적으로 접착되지 않고, 단위블록(A)별로 제1 기판(110) 또는 제2 기판(140)에 접착된다.
또한, 한 개 이상의 반도체칩(130)은, 제1 기판(110), 제2 기판(140) 또는 리드프레임(111)의 터미널리드(111a)와 와이어 본딩 또는 플립 칩 본딩에 의해 추가적으로 전기적 연결을 할 수 있다. 구체적으로, 반도체칩(130)의 소스 영역 또는 드레인 영역과 메탈포스트(120)의 일측을 접착시키고, 필요에 따라 반도체칩(130)의 게이트 단자는 와이어 본딩 또는 플립 칩 본딩에 의해 제1 기판(110) 또는 제2 기판(140)에 전기적으로 연결하거나 또는 리드프레임(111)의 터미널리드(111a)에 전기적으로 연결할 수 있다.
한편, 메탈포스트(120)는 단일 전도성 소재로 형성되거나 두 개 이상의 전도성 소재로 형성될 수 있다.
예컨대, 메탈포스트(120)의 전도성 소재는 Cu, Mo, Mn, Al, Si 및 C 중 어느 한 개 이상을 포함할 수 있다.
또한, 반도체칩(130)의 표면 패드메탈은 Al, Ag 또는 Au이 80% 이상을 포함될 수 있다.
또한, 반도체칩(130)은 실리콘 제어 정류기(SCR), 전력 트랜지스터, 절연게이트 양극트랜지스터(IGBT), 금속산화막 반도체 전계효과 트랜지스터(MOSFET), 전력 정류기, 전력 레귤레이터, 또는 그 조합체의 전력 반도체로 구성되어, 전기차, 수소전기차, 인버터 또는 컨버터에 사용될 수 있다.
또한, 메탈포스트(120)와 반도체칩(130)은 Sn 또는 Pb가 함유된 솔더를 사용한 솔더링 공정에 의해 접착되고, 솔더링 공정은 15초 이내에 수행되도록 하여 메탈포스트(120)와 반도체칩(130)의 열팽창계수 차이로 인한 반도체칩(130) 표면의 손상이 최소화되도록 한다.
여기서, 솔더는 반도체칩(130)을 제1 기판(110) 또는 제2 기판(140)에 접착시키는 접착제의 합금 조성과 상이할 수 있다.
또는, 메탈포스트(120)와 반도체칩(130)은 Cu가 60% 이상 함유된 접착제 또는 Ag이 60% 이상 함유된 접착제를 사용한 신터링 공정에 의해 접착되고, 접착제는 페이스트 형태 또는 필름 형태로 제공될 수 있다.
또는, 메탈포스트(120)와 반도체칩(130)은 레이저를 사용하여 접착될 수 있어, 메탈포스트(120)와 반도체칩(130)을 쉽게 접합시키고, 대량 접합이 가능할 수 있다.
또는, 메탈포스트(120)와 반도체칩(130)은 메탈포스트(120) 또는 반도체칩(130)에 히트블록(미도시)을 직접 접촉시켜 접착될 수 있다.
또는, 메탈포스트(120)와 반도체칩(130)은 열풍(hot air)에 의해 메탈포스트(120) 또는 반도체칩(130)에 직접 접촉하지 않고 접착될 수 있다. 이때, 열풍의 온도는 50℃ 내지 450℃이며, 열풍에는 소정 비율(%)의 질소 또는 수소가 포함될 수 있다.
후속하여, 도 2의 (c)에 도시된 바와 같이, 제1 기판(110)에 한 개 이상의 반도체칩(130)을 접착시킨다.
후속하여, 도 2의 (d) 및 도 3의 (e)에 도시된 바와 같이, 메탈포스트(120)의 타측에 제2 기판(140)을 접착시킨다.
여기서, 도 4에 확대 도시된 바와 같이 제2 기판(140)은, Al2O3 또는 AIN 소재의 절연층(141)의 상부, 하부 또는 상부 및 하부에 하나 이상의 전도층(142)이 적층된 구조로 형성되거나, 전도층(142) 단일 구조로 형성될 수 있다.
후속하여, 도 3의 (f)에 도시된 바와 같이, 리드프레임(111)이 노출되도록 제1 기판(110) 및 제2 기판(140)을 EMC(Epoxy Molding Compound), PPS(PolyPhenylene Sulfide) 또는 PBT(PolyButylene Terephtalate) 소재로 패키징하여 패키지 하우징(150)을 형성한다.
여기서, 제1 기판(110) 또는 제2 기판(140)은 패키지 하우징(150)의 상단 또는 하단 외부로 일부 또는 전부가 노출될 수 있다.
또한, 터미널리드(111a)는 패키지 하우징(150) 내측의 제1 기판(110) 또는 제2 기판(140)에 접합되어 전기적으로 연결되고, 초음파 웰딩에 의해 제1 기판(110) 또는 제2 기판(140)에 접합될 수 있다.
최종, 도 3의 (g)에 도시된 바와 같이, 패키지 하우징(150) 외측으로 노출된 리드프레임(111)의 더미(111b)를 제거하여 터미널리드(111a)를 형성한다.
한편, 도 8의 (a)에 도시된 바와 같이, 패키지 하우징(150)의 상단 또는 하단 외부로 노출된 제1 기판(110) 또는 제2 기판(140)에 히트싱크(160)가 부착될 수 있다.
또는, 도 8의 (b)에 도시된 바와 같이, 히트싱크(160)는 패키지 하우징(150)과 이격공간을 형성하여 패키지 하우징(150) 내측에 매설되어 제1 기판(110) 또는 제2 기판(140)에 부착될 수 있다.
예컨대, 히트싱크(160)는 열전도성이 양호한 금속성분 50% 이상 포함된 전도성기판으로 구성되거나, 전도성 또는 비전도성의 테이프 형태로 구성되거나, 페이스트 형태로 100℃ 이상의 고온에서 경화 및 고형화되어 구성되고 제1 기판(110) 또는 제2 기판(140)에 부착되어 반도체칩(130)을 방열하는 역할을 한다.
본 발명의 다른 실시예에 의한 양면 기판 반도체 제조 방법은, 전체적으로, 전기적 연결이 가능하도록 특정 패턴(112)이 형성된 제1 기판(110) 및 제2 기판(140)을 각각 준비하는 단계와, 메탈포스트(120)와 접착된 한 개 이상의 반도체칩(130)을 준비하는 단계와, 제1 기판(110) 및 제2 기판(140)에 한 개 이상의 반도체칩(130)을 접착시키는 단계와, 제1 기판(110)의 메탈포스트(120)에 제2 기판(140)을 접착시키고 제2 기판(140)의 메탈포스트(120)에 제1 기판(110)을 접착시키는 단계와, 리드프레임(111)이 노출되도록 제1 기판(110) 및 제2 기판(140)을 패키징하여 패키지 하우징(150)을 형성하는 단계와, 패키지 하우징(150) 외측으로 터미널리드(111a)를 형성하는 단계를 포함하여서, 반도체칩(130)과 메탈포스트(120)를 선행하여 접착한 후, 각각 반도체칩(130)을 제1 기판(110) 또는 제2 기판(140)에 접착하고 메탈포스트(120)에 제2 기판(140) 또는 제1 기판(110)을 접착하여 반도체칩 접착시 발생하는 손상을 최소화하고 반도체칩의 전기특성 및 신뢰성을 향상시키는 것을 요지로 한다.
이하, 도 5 내지 도 7을 참조하여, 본 발명의 다른 실시예에 의한 양면 기판 반도체 제조 방법을 상술하면 다음과 같다.
우선, 도 5의 (a) 및 (b)에 도시된 바와 같이, 리드프레임(111) 또는 반도체칩(130)과 전기적 연결이 가능하도록 특정 패턴(112)이 분할 형성된 제1 기판(110) 및 제2 기판(140)을 각각 준비한다.
여기서, 도 7에 확대 도시된 바와 같이 제1 기판(110)은, Al2O3 또는 AIN 소재의 절연층(113)의 상부, 하부 또는 상부 및 하부에 하나 이상의 전도층(114)이 적층된 구조로 형성되거나, 전도층(114) 단일 구조로 형성될 수 있다.
후속하여, 도 5의 (c)에 도시된 바와 같이, 메탈포스트(120)의 일측과 접착된 한 개 이상의 반도체칩(130)을 준비한다. 즉, 메탈포스트(120)와 반도체칩(130)은 접착되어 단위블록(A)으로 형성하고, 후속 공정 진행시에 메탈포스트(120)와 반도체칩(130)은 개별적으로 접착되지 않고, 단위블록(A)별로 제1 기판(110) 또는 제2 기판(140)에 접착된다.
또한, 전술한 바와 같이, 한 개 이상의 반도체칩(130)은, 제1 기판(110), 제2 기판(140) 또는 리드프레임(111)의 터미널리드(111a)와 와이어 본딩 또는 플립 칩 본딩에 의해 추가적으로 전기적 연결을 할 수 있다. 구체적으로, 반도체칩(130)의 소스 영역 또는 드레인 영역과 메탈포스트(120)의 일측을 접착시키고, 필요에 따라 반도체칩(130)의 게이트 단자는 와이어 본딩 또는 플립 칩 본딩에 의해 제1 기판(110) 또는 제2 기판(140)에 전기적으로 연결하거나 또는 리드프레임(111)의 터미널리드(111a)에 전기적으로 연결할 수 있다.
한편, 메탈포스트(120)는 단일 전도성 소재로 형성되거나 두 개 이상의 전도성 소재로 형성될 수 있다.
예컨대, 메탈포스트(120)의 전도성 소재는 Cu, Mo, Mn, Al, Si 및 C 중 어느 한 개 이상을 포함할 수 있다.
또한, 반도체칩(130)의 표면 패드메탈은 Al, Ag 또는 Au이 80% 이상을 포함될 수 있다.
또한, 반도체칩(130)은 실리콘 제어 정류기(SCR), 전력 트랜지스터, 절연게이트 양극트랜지스터(IGBT), 금속산화막 반도체 전계효과 트랜지스터(MOSFET), 전력 정류기, 전력 레귤레이터, 또는 그 조합체의 전력 반도체로 구성되어, 전기차, 수소전기차, 인버터 또는 컨버터에 사용될 수 있다.
또한, 메탈포스트(120)와 반도체칩(130)은 Sn 또는 Pb가 함유된 솔더를 사용한 솔더링 공정에 의해 접착되고, 솔더링 공정은 15초 이내에 수행되도록 하여 메탈포스트(120)와 반도체칩(130)의 열팽창계수 차이로 인한 반도체칩(130) 표면의 손상이 최소화되도록 한다.
여기서, 솔더는 반도체칩(130)을 제1 기판(110) 또는 제2 기판(140)에 접착시키는 접착제의 합금 조성과 상이할 수 있다.
또는, 메탈포스트(120)와 반도체칩(130)은 Cu가 60% 이상 함유된 접착제 또는 Ag이 60% 이상 함유된 접착제를 사용한 신터링 공정에 의해 접착되고, 접착제는 페이스트 형태 또는 필름 형태로 제공될 수 있다.
또는, 메탈포스트(120)와 반도체칩(130)은 레이저를 사용하여 접착될 수 있다.
또는, 메탈포스트(120)와 반도체칩(130)은 메탈포스트(120) 또는 반도체칩(130)에 히트블록(미도시)을 직접 접촉시켜 접착될 수 있다.
또는, 메탈포스트(120)와 반도체칩(130)은 열풍에 의해 메탈포스트(120) 또는 반도체칩(130)에 직접 접촉하지 않고 접착될 수 있다. 이때, 열풍의 온도는 50℃ 내지 450℃이며, 열풍에는 소정 비율(%)의 질소 또는 수소가 포함될 수 있다.
후속하여, 도 5의 (c)에 도시된 바와 같이, 제1 기판(110)에 한 개 이상의 반도체칩(130)을 접착시키고, 도 6의 (d)에 도시된 바와 같이, 제2 기판(140)에 한 개 이상의 반도체칩(130)을 접착시킨다.
후속하여, 도 6의 (e)에 도시된 바와 같이, 제1 기판(110)에 결합된 메탈포스트(120)의 타측에 제2 기판(140)을 접착시키고, 제2 기판(140)에 결합된 메탈포스트(120)의 타측에 제1 기판(110)을 접착시킨다.
즉, 상호 교차하여, 앞서 제1 기판(110)에 결합된 메탈포스트(120)와 반도체칩(130)으로 구성된 단위블록(A)의 메탈포스트(120)에 제2 기판(140)을 접착시키면서, 앞서 제2 기판(140)에 결합된 메탈포스트(120)와 반도체칩(130)으로 구성된 단위블록(A)의 메탈포스트(120)에 제1 기판(110)을 접착시켜서, 제1 기판(110)과 제2 기판(140)이 메탈포스트(120)에 의해 상호 지지되도록 한다.
여기서, 도 7에 확대 도시된 바와 같이 제2 기판(140)은, Al2O3 또는 AIN 소재의 절연층(141)의 상부, 하부 또는 상부 및 하부에 하나 이상의 전도층(142)이 적층된 구조로 형성되거나, 전도층(142) 단일 구조로 형성될 수 있다.
후속하여, 도 6의 (f)에 도시된 바와 같이, 리드프레임(111)이 노출되도록 제1 기판(110) 및 제2 기판(140)을 EMC, PPS 또는 PBT 소재로 패키징하여 패키지 하우징(150)을 형성한다.
여기서, 제1 기판(110) 또는 제2 기판(140)은 패키지 하우징(150)의 상단 또는 하단 외부로 일부 또는 전부가 노출될 수 있다.
또한, 터미널리드(111a)는 패키지 하우징(150) 내측의 제1 기판(110) 또는 제2 기판(140)에 접합되어 전기적으로 연결되고, 초음파 웰딩에 의해 제1 기판(110) 또는 제2 기판(140)에 접합될 수 있다.
최종, 도 6의 (g)에 도시된 바와 같이, 패키지 하우징(150) 외측으로 노출된 리드프레임(111)의 더미(111b)를 제거하여 터미널리드(111a)를 형성한다.
한편, 도 8의 (a)에 도시된 바와 같이, 패키지 하우징(150)의 상단 또는 하단 외부로 노출된 제1 기판(110) 또는 제2 기판(140)에 히트싱크(160)가 부착될 수 있다.
또는, 도 8의 (b)에 도시된 바와 같이, 히트싱크(160)는 패키지 하우징(150)과 이격공간을 형성하여 패키지 하우징(150) 내측에 매설되어 제1 기판(110) 또는 제2 기판(140)에 부착될 수 있다.
예컨대, 히트싱크(160)는 열전도성이 양호한 금속성분 50% 이상 포함된 전도성기판으로 구성되거나, 전도성 또는 비전도성의 테이프 형태로 구성되거나, 페이스트 형태로 100℃ 이상의 고온에서 경화 및 고형화되어 구성되고, 제1 기판(110) 또는 제2 기판(140)에 부착되어 반도체칩(130)을 방열하는 역할을 한다.
따라서, 전술한 바와 같은 양면 기판 반도체 제조 방법의 구성에 의해서, 기판과 반도체칩 또는 기판과 메탈포스트를 접합히기 전에, 반도체칩과 메탈포스트를 선행적으로 접합한 후 상부기판과 하부기판에 각각 접착하여서, 기판과 반도체칩과 메탈포스트의 개별적인 접착에 비해서, 열팽창계수 차이에 따른 반도체칩 접착시 발생하는 손상을 최소화하여 불량률을 줄일 수 있고, 반도체칩의 전기특성 및 신뢰성을 향상시킬 수 있다.
이상, 본 발명을 도면에 도시된 실시예를 참조하여 설명하였다. 그러나, 본 발명은 이에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명과 균등한 범위에 속하는 다양한 변형예 또는 다른 실시예가 가능하다. 따라서, 본 발명의 진정한 보호범위는 이어지는 특허청구범위에 의해 정해져야 할 것이다.
110 : 제1 기판 111 : 리드프레임
111a : 터미널리드 111b : 더미
112 : 패턴 113 : 절연층
114 : 전도층 120 : 메탈포스트
130 : 반도체칩 140 : 제2 기판
150 : 패키지 하우징 160 : 히트싱크

Claims (24)

  1. 전기적 연결이 가능하도록 특정 패턴이 형성된 제1 기판을 준비하는 단계;
    메탈포스트의 일측과 접착된 한 개 이상의 반도체칩을 준비하는 단계;
    상기 제1 기판에 한 개 이상의 상기 반도체칩을 접착시키는 단계;
    상기 메탈포스트의 타측에 제2 기판을 접착시키는 단계;
    상기 제1 기판 및 상기 제2 기판을 패키징하여 패키지 하우징을 형성하는 단계; 및
    상기 패키지 하우징 외측으로, 전기적 연결이 가능하도록 터미널리드를 형성하는 단계;를 포함하는, 양면 기판 반도체 제조 방법.
  2. 전기적 연결이 가능하도록 특정 패턴이 형성된 제1 기판 및 제2 기판을 각각 준비하는 단계;
    메탈포스트의 일측과 접착된 한 개 이상의 반도체칩을 준비하는 단계;
    상기 제1 기판 및 상기 제2 기판에 한 개 이상의 상기 반도체칩을 각각 접착시키는 단계;
    상호 교차하여, 상기 제1 기판의 상기 메탈포스트의 타측에 상기 제2 기판을 접착시키고, 상기 제2 기판의 상기 메탈포스트의 타측에 상기 제1 기판을 접착시키는 단계;
    상기 제1 기판 및 상기 제2 기판을 패키징하여 패키지 하우징을 형성하는 단계; 및
    상기 패키지 하우징 외측으로, 전기적 연결이 가능하도록 터미널리드를 형성하는 단계;를 포함하는, 양면 기판 반도체 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 한 개 이상의 반도체칩과, 상기 제1 기판, 상기 제2 기판 또는 상기 터미널리드를 와이어 본딩 또는 플립 칩 본딩에 의해 추가적으로 전기적 연결을 하는 단계를 더 포함하는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 기판 또는 상기 제2 기판은,
    절연층, 및
    상기 절연층의 상부, 하부, 또는 상부와 하부 모두에 하나 이상의 전도층이 적층된 구조로 형성되는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 기판 또는 상기 제2 기판은,
    전도층으로 형성되는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 메탈포스트는 단일 전도성 소재로 형성되거나, 두 개 이상의 전도성 소재로 형성되는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  7. 제 6 항에 있어서,
    상기 메탈포스트의 전도성 소재는 Cu, Mo, Mn, Al, Si 및 C 중 어느 한 개 이상을 포함하는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 메탈포스트와 상기 반도체칩은 Sn 또는 Pb가 함유된 솔더를 사용한 솔더링 공정에 의해 접착되는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  9. 제 8 항에 있어서,
    상기 솔더링 공정은 15초 이내에 수행되는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  10. 제 8 항에 있어서,
    상기 솔더는 상기 반도체칩을 상기 제1 기판 또는 상기 제2 기판에 접착시키는 접착제의 합금 조성과 상이한 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 메탈포스트와 상기 반도체칩은 Cu가 60% 이상 함유된 접착제 또는 Ag이 60% 이상 함유된 접착제를 사용한 신터링 공정에 의해 접착되는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  12. 제 11 항에 있어서,
    상기 접착제는 페이스트 형태 또는 필름 형태로 제공되는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 메탈포스트와 상기 반도체칩은 레이저를 사용하여 접착되는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  14. 제 1 항 또는 제 2 항에 있어서,
    상기 메탈포스트와 상기 반도체칩은 상기 메탈포스트 또는 상기 반도체칩에 히트블록을 직접 접촉시켜 접착되는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  15. 제 1 항 또는 제 2 항에 있어서,
    상기 메탈포스트와 상기 반도체칩은 열풍(hot air)에 의해 상기 메탈포스트 또는 상기 반도체칩에 직접 접촉하지 않고 접착되는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  16. 제 15 항에 있어서,
    상기 열풍의 온도는 50℃ 내지 450℃이며,
    상기 열풍에는 소정 비율(%)의 질소 또는 수소가 포함되어 있는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  17. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 기판 또는 상기 제2 기판은 상기 패키지 하우징의 상단 또는 하단 외부로 일부 또는 전부가 노출되는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  18. 제 1 항 또는 제 2 항에 있어서,
    상기 터미널리드는 상기 패키지 하우징 내측의 상기 제1 기판 또는 상기 제2 기판에 접합되어 전기적으로 연결되는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  19. 제 18 항에 있어서,
    상기 터미널리드는 초음파 웰딩에 의해 상기 제1 기판 또는 상기 제2 기판에 접합되는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  20. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체칩의 표면 패드메탈은 Al, Ag 또는 Au이 80% 이상을 포함되는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  21. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체칩은 전기차, 수소전기차, 인버터 또는 컨버터에 사용되는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  22. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체칩은 IGBT 또는 MOSFET를 포함하는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  23. 제 17 항에 있어서,
    상기 패키지 하우징의 상단 또는 하단 외부로 노출된 상기 제1 기판 또는 상기 제2 기판에 히트싱크가 부착되는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
  24. 제 17 항에 있어서,
    히트싱크는 상기 패키지 하우징과 이격공간을 형성하여 상기 패키지 하우징 내측에 매설되어 상기 제1 기판 또는 상기 제2 기판에 부착되는 것을 특징으로 하는, 양면 기판 반도체 제조 방법.
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