KR20190139359A - 유기 발광 표시 장치 - Google Patents

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Abstract

실시예들에 따르면, 유기 발광 표시 장치는 기판; 상기 기판 위에 위치하는 반도체층; 상기 반도체층을 덮는 제1 게이트 절연막; 상기 제1 게이트 절연막 위에 위치하는 제1 게이트 도전체; 상기 제1 게이트 도전체를 덮는 제2 게이트 절연막; 상기 제2 게이트 절연막 위에 위치하는 제2 게이트 도전체; 상기 제2 게이트 도전체를 덮는 층간 절연막; 및 상기 층간 절연막 위에 위치하는 데이터 도전체를 포함하며, 상기 반도체층은 도핑 영역 및 도핑되지 않은 영역을 포함하며, 상기 제1 게이트 도전체와 중첩하는 상기 반도체층은 상기 도핑되지 않은 영역의 사이에 상기 도핑 영역이 위치한다.

Description

유기 발광 표시 장치{ORGANIC LIGHT EMITTING DIODE DISPLAY DEVICE}
본 개시는 유기 발광 표시 장치에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 유기 발광 표시 장치(organic light emitting diode display)가 주목 받고 있다.
유기 발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로 유기 발광 표시 장치는 액정 표시 장치에 비하여 하나의 화소에 포함되는 구성 요소가 많고, 고해상도를 요구하는 장치가 많아짐에 따라서 화소의 크기가 작아지기 때문에 해당 영역 내에 화소의 모든 구성 요소를 모두 형성하기가 점점 어려워 지고 있다.
실시예들은 화소가 차지하는 면적을 줄여 작은 화소 면적 내에서도 모든 화소의 구성 요소가 형성될 수 있도록 하기 위한 것이다.
일 실시예에 따른 유기 발광 표시 장치는 기판; 상기 기판 위에 위치하는 반도체층; 상기 반도체층을 덮는 제1 게이트 절연막; 상기 제1 게이트 절연막 위에 위치하는 제1 게이트 도전체; 상기 제1 게이트 도전체를 덮는 제2 게이트 절연막; 상기 제2 게이트 절연막 위에 위치하는 제2 게이트 도전체; 상기 제2 게이트 도전체를 덮는 층간 절연막; 및 상기 층간 절연막 위에 위치하는 데이터 도전체를 포함하며, 상기 반도체층은 도핑 영역 및 도핑되지 않은 영역을 포함하며, 상기 제1 게이트 도전체와 중첩하는 상기 반도체층은 상기 도핑되지 않은 영역의 사이에 상기 도핑 영역이 위치한다.
상기 도핑 영역의 양측에 위치하는 상기 도핑되지 않은 영역에는 각각 제4-1 트랜지스터 및 제4-2 트랜지스터의 채널이 위치하며, 상기 도핑 영역에는 상기 제4-1 트랜지스터의 일 전극 및 상기 제4-2 트랜지스터의 일 전극이 위치할 수 있다.
상기 도핑 영역에는 상기 제4-2 트랜지스터의 제1 전극 및 상기 제4-1 트랜지스터의 제2 전극이 위치할 수 있다.
상기 도핑 영역 및 상기 도핑 영역의 양측에 위치하는 상기 도핑되지 않은 영역을 포함하는 상기 반도체층은 일 방향으로 연장되는 직선 구조를 가질 수 있다.
상기 제1 게이트 도전체는 전단 스캔선을 포함하며, 상기 전단 스캔선은 상기 도핑 영역 및 상기 도핑되지 않은 영역을 덮는 확장 영역을 가질 수 있다.
상기 반도체층은 확장부를 더 포함하며, 상기 제1 게이트 절연막은 상기 확장부를 노출시키는 오프닝을 포함하고, 상기 제1 게이트 도전체는 상기 오프닝을 통하여 상기 확장부와 직접 연결될 수 있다.
상기 제1 게이트 도전체는 구동 트랜지스터의 게이트 전극일 수 있다.
상기 제2 게이트 도전체는 확장된 부분을 포함하는 유지선을 포함하며, 상기 구동 트랜지스터의 상기 게이트 전극은 이와 중첩하는 상기 유지선의 상기 확장된 부분 및 그 사이에 위치하는 상기 제2 게이트 절연막과 함께 유지 축전기를 형성할 수 있다.
상기 유지선에는 구동 전압이 인가될 수 있다.
상기 데이터 도전체는 확장부를 포함하는 구동 전압선을 포함하며, 상기 구동 전압선의 확장부는 상기 층간 절연막에 형성된 오프닝을 통하여 상기 유지선과 직접 연결되어 있을 수 있다.
상기 구동 전압선의 상기 확장부는 직렬 연결된 제3-1 트랜지스터 및 제3-2 트랜지스터의 연결 노드의 적어도 일부분을 가릴 수 있다.
상기 연결 노드는 상기 반도체층에 위치하며, 도핑되어 있지 않을 수 있다.
상기 제1 게이트 도전체는 스캔선을 더 포함하고, 상기 반도체층은 상측으로 연장되면서 상기 제3-2 트랜지스터의 채널을 지나 좌측으로 꺾인 후 다시 하측으로 꺾이면서 상기 제3-1 트랜지스터의 채널을 지나는 구조를 가지며, 상기 스캔선은 상기 제3-2 트랜지스터의 상기 채널 및 상기 제3-1 트랜지스터의 상기 채널과 중첩할 수 있다.
상기 반도체층의 상기 확장부는 상기 제3-1 트랜지스터의 상기 채널을 지나 위치할 수 있다.
상기 반도체층은 상기 제3-1 트랜지스터의 상기 채널을 지나 좌측으로 꺾인 후 다시 상측으로 꺾이면서 제4-1 트랜지스터 및 제4-2 트랜지스터의 채널을 순차적으로 만날 수 있다.
상기 반도체층은 제2 확장부를 더 포함하며, 상기 제1 게이트 절연막은 상기 제2 확장부를 노출시키는 오프닝을 포함하고, 상기 제1 게이트 도전체는 상기 오프닝을 통하여 상기 확장부와 직접 연결될 수 있다.
상기 제1 게이트 도전체는 초기화 전압선일 수 있다.
상기 제1 게이트 도전체는 스캔선, 전단 스캔선, 초기화 전압선을 포함하고, 상기 데이터 도전체는 데이터선 및 구동 전압선을 포함하며, 하나의 화소는 빛을 방출하는 유기 발광 소자; 상기 스캔선 및 상기 데이터선에 연결되어 있는 제2 트랜지스터; 상기 유기 발광 소자에 전류를 인가하는 구동 트랜지스터를 포함하는 유기 발광 표시 장치.
상기 제1 게이트 도전체는 발광 제어선을 더 포함하며, 상기 화소는 상기 발광 제어선에 연결되어 있는 제5 트랜지스터 및 제6 트랜지스터를 더 포함할 수 있다.
상기 화소는 직렬 연결되어 있는 제3-1 트랜지스터 및 제3-2 트랜지스터 및 직렬 연결되어 있는 제4-1 트랜지스터 및 제4-2 트랜지스터를 더 포함할 수 있다.
실시예들에 따르면, 하나의 화소에 형성되는 접촉 구멍의 개수를 줄여 화소가 차지하는 면적을 줄일 수 있다. 또한, 화소 내에 위치하는 오프닝의 수를 줄여 불량률도 감소시킨다. 한편, 게이트 전극과 반도체층이 중첩하는 영역에서도 도핑되는 부분을 형성하여 화소가 차지하는 면적을 줄일 수 있다. 또한, 반도체층에 확장부를 추가하고, 확장부가 상부의 도전층과 중첩하도록 하면서 직접 연결되도록 하여 화소가 차지하는 면적을 줄일 수 있다.
도 1은 일 실시예에 따른 유기 발광 표시 장치의 한 화소 영역의 배치도이다.
도 2는 도 1에서 II-II선을 따라 자른 단면도이다.
도 3 내지 도 16은 도 1 및 도 2의 실시예에 따른 유기 발광 표시 장치의 화소를 제조하는 방법을 순차적으로 도시한 배치도 및 단면도이다.
도 17은 도 1 및 도 2의 실시예에 따른 유기 발광 표시 장치의 화소가 가지는 층상 관계를 간략하게 도시한 도면이다.
도 18은 도 1 및 도 2의 실시예에 따른 유기 발광 표시 장치의 화소 중 제4 트랜지스터의 확대도이다.
도 19는 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 등가 회로도이다.
도 20은 일 실시예에 따른 유기 발광 표시 장치의 한 화소에 인가되는 신호의 타이밍도이다.
도 21은 또 다른 실시예에 따른 유기 발광 표시 장치의 한 화소 영역의 배치도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서는 도 1 및 도 2를 사용하여 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 구조에 대해서 살펴본다.
도 1은 일 실시예에 따른 유기 발광 표시 장치의 한 화소 영역의 배치도이고, 도 2는 도 1에서 II-II선을 따라 자른 단면도이다.
일 실시예에 따른 유기 발광 표시 장치는 주로 제1 방향을 따라 연장하며 스캔 신호(Sn), 전단 스캔 신호(Sn-1), 발광 제어 신호(EM) 및 초기화 전압(Vint)을 각각 전달하는 스캔선(151), 전단 스캔선(152), 발광 제어선(153) 및 초기화 전압선(157)을 포함한다.
유기 발광 표시 장치는 제1 방향과 교차하는 제2 방향을 따라 연장하며 데이터 전압(Dm) 및 구동 전압(ELVDD)을 각각 전달하는 데이터선(171) 및 구동 전압선(172)을 포함한다.
유기 발광 표시 장치의 하나의 화소(PX)는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 유지 축전기(Cst), 및 유기 발광 다이오드(OLED)를 포함한다. 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 각각 두 개의 트랜지스터(T3-1, T3-2; T4-1, T4-2)가 연결된 구조를 가지며, 동일한 게이트 신호에 동시에 온 되어 일측 트랜지스터로 입력된 신호가 타측 트랜지스터를 통하여 출력되는 구조를 가진다. 이하에서는 이와 같은 연결 구조를 직렬 연결 구조라고 한다.
도 1 및 도 2에서는 유기 발광 다이오드(OLED)는 도시하고 있지 않으며, 유기 발광 다이오드(OLED)는 화소 전극, 유기 발광층 및 공통 전극으로 이루어진다. 유기 발광 다이오드(OLED)의 구조는 도 1 및 도 2에 도시된 트랜지스터(T1 내지 T7)의 연결 구조의 위에 형성된다. 유기 발광 다이오드(OLED)에 전류를 인가하는 트랜지스터(T1 내지 T7)의 연결 관계가 화소가 차지하는 면적에 직접적인 연관을 가지므로 도 1 및 도 2에서는 이를 중심으로 도시하였다.
유기 발광 표시 장치에서 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)를 형성하기 위하여 반도체층(PS)이 필요하며, 본 실시예에서는 다결정 반도체로 형성한다. 또한, 본 실시예에서는 다결정 반도체에서 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 채널을 제외하고는 P형 불순물을 도핑하여 다결정 반도체를 도체화하여 배선의 특성을 가지도록 한다. 이를 통하여 별도의 배선층을 추가로 형성하지 않아도 되는 장점을 가진다. 한편, 실시예에 따라서는 다결정 반도체에 N형 불순물로 도핑할 수도 있으며, 다른 실시예에서는 다결정 반도체 대신에 산화물 반도체를 사용할 수도 있다.
본 실시예에 따른 반도체층(PS)의 구조는 도 3의 배치도에서 용이하게 확인할 수 있으며, 반도체층(PS)은 빗금으로 표시하였다. 반도체층(PS)은 구동 트랜지스터(T1)의 채널의 양측을 중심으로 각각 상하로 연장된 구조를 진다. 구동 트랜지스터(T1)의 채널의 좌측에는 제1 전극(S1)이 위치하며, 제1 전극(S1)에서 상측으로 연장된 반도체층(PS)에는 제2 트랜지스터(T2)의 채널이 위치한다. 한편, 제1 전극(S1)에서 하측으로 연장된 반도체층(PS)에는 제5 트랜지스터(T5)의 채널이 위치한다. 구동 트랜지스터(T1)의 채널의 우측에는 제2 전극(D1)이 위치하며, 제2 전극(D1)에서 하측으로 연장된 반도체층(PS)에는 제6 트랜지스터(T6)의 채널이 위치한다. 제6 트랜지스터(T6)의 채널의 아래에는 다음 단의 화소(PX)의 반도체층(PS)과 연결되어 있다. 한편, 제2 전극(D1)에서 상측으로 연장된 반도체층(PS)은 수차례 꺾인 구조를 가지며, 제2 전극(D1)에서부터 순차적으로 제3-2 트랜지스터(T3-2), 제3-1 트랜지스터(T3-1), 제4-1 트랜지스터(T4-1), 제4-2 트랜지스터(T4-2) 및 제7 트랜지스터(T7)의 채널이 위치한다. 좀 더 구체적으로 살펴보면, 제2 전극(D1)에서 상측으로 연장된 반도체층(PS)은 제3-2 트랜지스터(T3-2)의 채널을 지나 좌측으로 꺾인 후 다시 하측으로 꺾이면서 제3-1 트랜지스터(T3-1)의 채널을 지나며, 그 후 다시 좌측으로 꺾인 후 다시 상측으로 꺾이면서 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)의 채널을 순차적으로 만난다. 그 후 우측으로 꺾인 후 다시 하측으로 꺾이면서 7 트랜지스터(T7)의 채널을 지나 다시 우측으로 꺾인 후 상측으로 꺾이면서 전단의 화소(PX)의 반도체층(PS)과 연결되는 구조를 가진다. 또한, 반도체층(PS)에서는 다른 층에 위치하는 배선과 연결되기 위하여 확장부를 가질 수 있다. 먼저, 제2 트랜지스터(T2)의 채널에서 상측으로 연장된 반도체층(PS)은 데이터 전압(Dm)을 인가받을 수 있도록 확장된 확장부를 가진다. 제5 트랜지스터(T5)의 채널에서 하측으로 연장된 후 우측으로 꺾인 부분의 반도체층(PS)은 구동 전압(ELVDD)을 인가받을 수 있도록 확장된 확장부를 가진다. 제6 트랜지스터(T6)의 채널에서 하측으로 연장된 부분의 반도체층(PS)은 데이터 연결 부재(73)와 연결되어 그 위에 위치하는 화소 전극을 통하여 유기 발광 다이오드(OLED)에 구동 전류를 인가할 수 있도록 확장된 확장부를 가진다. 뿐만 아니라, 본 실시예의 반도체층(PS)은 제3-1 트랜지스터(T3-1)의 채널과 제4-1 트랜지스터(T4-1)의 채널 사이에 위치하는 제1 확장부(PSE)를 더 포함하며, 제1 확장부(PSE)는 게이트 전극(G1)과 연결되는 부분이다. 또한, 반도체층(PS) 중 제4-2 트랜지스터(T4-2)의 채널과 제7 트랜지스터(T7)의 채널 사이에는 좌측으로 연장된 후 확장되어 있는 제2 확장부(PSE2)를 더 포함하며, 제2 확장부(PES2)는 초기화 전압(Vint)를 인가받기 위하여 확장된 부분이다.
이상과 같은 반도체층(PS)은 P형 불순물에 의하여 일부 영역이 고 농도로 도핑되어 도체와 동일한 특성을 가지는 부분이 형성된다.
이를 위하여 반도체층(PS) 중 일부는 가려져야 하며, 나머지 부분은 가려지지 않고 P형 불순물이 도핑되면서 배선화된다. 일반적으로는 반도체층(PS)의 위에 금속층(예를 들어 게이트 전극 등)을 형성한 후, 금속층을 마스크로 하여 도핑할 수도 있다. 하지만, 보다 좁은 화소 영역에도 모든 구성 요소를 형성하기 위하여는 별도의 도핑 마스크(PBLK)를 사용하여 게이트 전극의 구조와 다른 도핑 구조를 가지도록 할 수 있다.
배치도에서 반도체층(PS)은 빗금으로 표시하였고, 반도체층(PS) 중에서 도핑되어 배선화된 부분은 추가 빗금을 더 표시하여 x자 빗금이 표시되어 있다. 도핑 마스크(PBLK)의 구조는 도 5에서 도시하고 있으며, 도 1에서는 도핑된 후의 반도체층(PS)만을 도시하고 있다. 본 실시예에서는 도핑 마스크(PBLK)는 포토 레지스트와 같은 감광성 물질을 사용하였으며, P형 불순물이 반도체층(PS)에 닿지 않을 정도로 두껍게 형성하였다. 도핑 마스크(PBLK)는 도핑 공정후에 제거되는 층이므로 도 1에서는 도시하지 않았다.
본 실시예에서 반도체층(PS)에서 P형 불순물이 도핑되어 배선화된 부분으로는 다섯 부분을 포함한다. 먼저, 반도체층(PS) 중 제3-1 트랜지스터(T3-1)의 채널과 제4-1 트랜지스터(T4-1)의 채널 사이 및 제1 확장부(PSE)를 포함하는 부분은 도핑되어 있다. 또한, 반도체층(PS) 중 제4-1 트랜지스터(T4-1)의 채널과 제4-2 트랜지스터(T4-2)의 채널 사이도 도핑되어 있다. 반도체층(PS) 중 제4-2 트랜지스터(T4-2)의 채널과 제7 트랜지스터(T7)의 채널 사이 및 여기로부터 좌측으로 연장되어 있는 제2 확장부(PSE2)도 도핑되어 있다. 반도체층(PS) 중 제7 트랜지스터(T7)의 채널에서부터 전단 화소(PX)로 연장되어 있는 반도체층(PS) 및 제6 트랜지스터(T6)의 채널에서부터 다음 단의 화소(PX)로 연장되어 있는 반도체층(PS)에도 각각 도핑되어 있다.
그 위에는 반도체층(PS)을 덮는 제1 게이트 절연막(141)이 위치한다. 제1 게이트 절연막(141)에는 두 개의 오프닝(51, 54)이 형성되어 있다. 두 개의 오프닝(51, 54)은 각각 반도체층(PS)의 두 확장부(PSE1, PSE2)을 노출시킨다.
제1 게이트 절연막(141)의 위에는 주로 제1 방향을 따라 연장하며 스캔 신호(Sn), 전단 스캔 신호(Sn-1), 발광 제어 신호(EM) 및 초기화 전압(Vint)을 각각 전달하는 스캔선(151), 전단 스캔선(152), 발광 제어선(153) 및 초기화 전압선(157)이 형성되어 있다.
먼저, 스캔선(151)은 제1 방향으로 연장되어 있으며, 제1 방향으로 연장되면서, 제2 트랜지스터(T2)의 채널, 제3-1 트랜지스터(T3-1)의 채널 및 제3-2 트랜지스터(T3-2)의 채널과 중첩한다. 또한, 스캔선(151)은 반도체층(PS) 중 제3-1 트랜지스터(T3-1)의 채널과 제4-1 트랜지스터(T4-1)의 채널 사이로 도핑되어 있는 부분과도 중첩하고 있다. 본 실시예에서는 제2 트랜지스터(T2)의 채널과 중첩하는 영역에서 폭이 넓게 형성되어 있다. 스캔선(151)과 반도체층(PS) 중 도핑되지 않은 부분이 중첩하는 곳에는 트랜지스터가 형성되며, 각각 제2 트랜지스터(T2), 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)가 형성되어 있다.
전단 스캔선(152)도 제1 방향으로 연장되어 있으며, 주로 제1 방향으로 연장되면서, 제4-1 트랜지스터(T4-1)의 채널, 제4-2 트랜지스터(T4-2)의 채널 및 제7 트랜지스터(T7)의 채널과 중첩한다. 또한, 전단 스캔선(152)은 반도체층(PS) 중 제4-1 트랜지스터(T4-1)의 채널과 제4-2 트랜지스터(T4-2)의 채널 사이로 도핑되어 있는 부분과도 중첩하며, 반도체층(PS) 중 제7 트랜지스터(T7)의 채널에서부터 전단 화소(PX)로 연장되어 있는 반도체층(PS) 중 일부와도 중첩한다. 본 실시예에서 전단 스캔선(152)은 제4-1 트랜지스터(T4-1)의 채널 및 제4-2 트랜지스터(T4-2)의 채널과 중첩하는 부분에서 확장되어 있는 확장 영역을 가지며, 제7 트랜지스터(T7)의 채널을 지나면서 아래로 꺾인 구조를 가진다. 전단 스캔선(152)과 반도체층(PS) 중 도핑되지 않은 부분이 중첩하는 곳에는 트랜지스터가 형성되며, 각각 제4-1 트랜지스터(T4-1), 제4-2 트랜지스터(T4-2) 및 제7 트랜지스터(T7)가 형성되어 있다.
발광 제어선(153)도 제1 방향으로 연장되어 있으며, 제1 방향으로 연장되면서, 제5 트랜지스터(T5)의 채널 및 제6 트랜지스터(T6)의 채널과 중첩한다. 발광 제어선(153)과 반도체층(PS) 중 도핑되지 않은 부분이 중첩하는 곳에는 트랜지스터가 형성되며, 각각 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 형성되어 있다.
초기화 전압선(157)도 제1 방향으로 연장되어 있으며, 제1 방향으로 연장되면서, 도핑된 반도체층(PS)과만 중첩하여 트랜지스터를 형성하지는 않는다. 본 실시예의 초기화 전압선(157)은 반도체층(PS) 중 제2 확장부(PSE2) 부분에서 폭이 넓게 형성되어 있으며, 오프닝(54)에 의하여 제2 확장부(PSE2)와 직접 연결되어 있다. 그 결과 초기화 전압(Vint)가 제2 확장부(PSE2)를 통하여 반도체층(PS)으로 인가된다.
한편, 제1 게이트 절연막(141)의 위에는 구동 트랜지스터(T1)의 게이트 전극(155)도 형성되어 있다. 게이트 전극(155)은 4각형 구조를 가지며, 반도체층(PS)중 구동 트랜지스터(T1)의 채널과 중첩할 뿐만 아니라, 제1 확장부(PSE)와도 중첩한다. 게이트 전극(155)과 반도체층(PS) 중 도핑되지 않은 부분이 중첩하는 곳에는 트랜지스터가 형성되므로 구동 트랜지스터(T1)가 형성되어 있다. 또한, 게이트 전극(155)은 반도체층(PS) 중 도핑되어 있는 제1 확장부(PSE)와 중첩하며, 오프닝(51)을 통하여 직접 연결되어 있다. 그 결과 구동 트랜지스터(T1)의 게이트 전극(155)에 인가되는 전압은 제3-1 트랜지스터(T3-1) 및 제4-1 트랜지스터(T4-1)의 동작에 영향을 받는다. 또한, 구동 트랜지스터(T1)의 게이트 전극(155)은 유지 축전기(Cst)의 제2 유지 전극(E2)으로도 역할을 한다.
구동 트랜지스터(T1)의 게이트 전극(155)은 스캔선(151), 전단 스캔선(152), 발광 제어선(153) 및 초기화 전압선(157)과 동일한 층에 동일한 물질로 형성될 수 있다.
게이트 전극(155), 스캔선(151), 전단 스캔선(152), 발광 제어선(153) 및 초기화 전압선(157)은 제2 게이트 절연막(142)에 의하여 덮여 있다.
제2 게이트 절연막(142)의 위에는 유지선(126)이 위치한다. 유지선(126)은 제1 방향으로 연장되어 있으며, 게이트 전극(155)과 중첩하는 부분에서 확장된 폭을 가진다. 유지선(126)의 확대된 폭은 게이트 전극(155) 전부를 덮을 수 있도록 형성되어 있다. 유지선(126)의 확장된 부분은 게이트 전극(155)과 제2 게이트 절연막(142)을 사이에 두고 평면상 중첩하여 유지 축전기(Cst)를 구성한다. 유지선(126)의 확장된 부분은 유지 축전기(Cst)의 제1 유지 전극(E1)을 이루며, 게이트 전극(155)은 제2 유지 전극(E2)을 이룬다. 유지선(126)의 확장된 부분은 4각형 구조를 가지며, 일 부분이 오픈되어 있지 않고, 4각형 구조 내부가 모두 금속 물질로 채워진 구조를 가진다. 그 결과 화소(PX)가 형성되는 면적이 줄어듦에도 불구하고 유지 축전기(Cst)의 용량이 충분히 확보된다.
유지선(126)의 위에는 층간 절연막(160)이 형성되어 있다. 층간 절연막(160)에는 4개의 오프닝(62, 67, 68, 69)이 형성되어 있다. 오프닝(62)은 반도체층(PS)중 제2 트랜지스터(T2)의 채널에서 상측에 위치하며, 데이터 전압(Dm)을 인가받을 수 있도록 확장된 확장부를 노출시킨다. 오프닝(67)은 반도체층(PS)중 제5 트랜지스터(T5)의 채널에서 하측에 위치하며, 구동 전압(ELVDD)을 인가받을 수 있도록 확장된 확장부를 노출시킨다. 오프닝(69)은 제6 트랜지스터(T6)의 채널에서 하측에 위치하며, 유기 발광 다이오드(OLED)에 구동 전류를 인가할 수 있도록 확장된 확장부를 노출시킨다. 오프닝(68)은 유지선(126)의 확장된 부분 중 일부를 노출시킨다. 그 결과 오프닝(68)은 층간 절연막(160)에만 형성되지만, 오프닝(62, 67, 69)은 제1 게이트 절연막(141), 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된다.
층간 절연막(160)위에는 데이터선(171), 구동 전압선(172) 및 데이터 연결 부재(73)가 형성되어 있다.
데이터선(171)은 제2 방향으로 연장되어 있으며, 약간의 꺾인 구조를 포함할 수 있다. 데이터선(171)은 오프닝(62)을 통하여 제2 트랜지스터(T2)의 제1 전극(S2)으로 데이터 전압(Dm)을 전달한다.
구동 전압선(172)도 제2 방향으로 연장되어 있으며, 약간의 꺾인 구조 및 확장된 폭을 가지는 확장부를 포함한다. 구동 전압선(172)의 확장부는 구동 전압선(172)은 구동 트랜지스터(T1)의 일부, 제3 트랜지스터(T3-1, T3-2)의 일부 및 제4 트랜지스터(T4-1, T4-2)의 일부를 덮을 수 있도록 확장되어 있다. 이 확장부는 유지선(126)의 확장된 부분과 중첩하는 부분에서 오프닝(68)을 통하여 유지선(126)에 구동 전압(ELVDD)을 인가한다. 그 결과 유지 축전기(Cst)의 제1 유지 전극(E1)에 구동 전압(ELVDD)이 인가된다. 오프닝(68)은 구동 전압선(172)과 유지선(126)의 확장된 부분이 중첩하는 위치에만 형성되면 되므로, 도시된 위치가 아닌 그 주변의 다양한 위치에 형성될 수 있다. 구동 전압선(172)의 확장부는 직렬 연결된 제3 트랜지스터(T3-1, T3-2)의 연결 노드의 적어도 일부분을 가린다. 즉, 연결 노드는 제3-1 트랜지스터(T3-1)의 제1 전극(S3-1)과 제3-2 트랜지스터(T3-2)의 제2 전극(D3-2)이 직접 연결되는 부분으로 반도체층(PS)상에 위치하며, 도핑되어 있지 않을 수 있다. 구동 전압선(172)의 확장부가 제3 트랜지스터(T3-1, T3-2)의 연결 노드를 가림에 의하여 연결 노드의 전압이 안정화되는 장점을 가진다. 이와 같이 제3 트랜지스터(T3-1, T3-2)의 연결 노드가 전압 안정화가 되면 화소(PX)의 구동 트랜지스터(T1)의 특성도 안정화되는 장점을 가진다. 이는 제3 트랜지스터(T3-1, T3-2)의 출력과 구동 트랜지스터(T1)의 게이트 전극(155)이 서로 전기적으로 연결되어 있고, 데이터 전압(Dm)이 제3 트랜지스터(T3-1, T3-2)를 지나 유지 축전기(Cst)에 저장되기 때문이다. 구동 전압선(172)의 확장부의 구조는 제4 트랜지스터(T4-1, T4-2) 및 구동 트랜지스터(T1)도 일부 중첩하는데, 이러한 구조는 실시예의 특성에 따라서 중첩 면적을 조절할 수 있다. 또한, 구동 전압선(172)은 오프닝(67)을 통하여 제5 트랜지스터(T5)의 제1 전극(S5)에 구동 전압(ELVDD)을 인가하며, 오프닝(67) 주변에서 약간의 확장된 폭을 가진다.
데이터 연결 부재(73)는 오프닝(69)을 통하여 제6 트랜지스터(T6)의 채널에서 하측에 위치하는 반도체층(PS)의 확장부와 전기적으로 연결된다. 데이터 연결 부재(73)는 유기 발광 다이오드(OLED)에 구동 전류를 전달하는 역할을 한다.
데이터선(171), 구동 전압선(172) 및 데이터 연결 부재(73)의 위에는 이를 덮는 보호막(180)이 형성되어 있다.
보호막(180)에는 데이터 연결 부재(73)를 노출시키는 오프닝(81)이 형성되며, 보호막(180)의 위에는 유기 발광 다이오드(OLED; 도시하지 않음)가 위치한다. 또한, 보호막(180)의 위에는 유기 발광 다이오드(OLED)를 구획시키는 격벽(도시하지 않음)이 형성되어 있다. 또한, 상부에 더 형성되는 층이 일정한 간격을 유지할 수 있도록 하는 스페이서(도시하지 않음)도 더 형성되어 있다.
유기 발광 다이오드(OLED)는 화소 전극, 유기 발광층 및 공통 전극을 포함한다. 이 중 화소 전극은 데이터 연결 부재(73)와 오프닝(81)을 통해 연결되어 있다.
유기 발광 다이오드(OLED), 격벽 및 스페이서의 위에는 유기 발광 다이오드(OLED)를 습기 등으로부터 보호하는 봉지층(도시하지 않음)이 형성되어 있다. 봉지층은 공통 전극과 접할 수 있고, 공통 전극과 이격되어 있을 수도 있다. 봉지층은 무기막과 유기막이 적층된 박막 봉지층일 수 있으며, 무기막, 유기막, 무기막으로 구성된 3중층을 포함할 수 있다. 공통 전극과 봉지층 사이에는 캐핑층 및 기능층이 위치할 수도 있다.
이상과 같이 반도체층(PS)과 게이트 전극(155), 스캔선(151), 전단 스캔선(152), 발광 제어선(153), 데이터선(171) 및 구동 전압선(172)이 중첩하면서 7 개의 트랜지스터가 형성된다. 이를 각각 살펴보면 아래와 같다.
복수의 트랜지스터(T1, T2, T3-1, T3-2, T4-1, T4-2, T5, T6, T7)의 채널 각각은 각 트랜지스터(T1, T2, T3-1, T3-2, T4-1, T4-2, T5, T6, T7)의 게이트 전극과 중첩하고, 각 트랜지스터(T1, T2, T3-1, T3-2, T4-1, T4-2, T5, T6, T7)의 제1 전극과 제2 전극 사이에 위치한다. 복수의 트랜지스터(T1, T2, T3-1, T3-2, T4-1, T4-2, T5, T6, T7)는 실질적으로 동일한 적층 구조를 가질 수 있다.
먼저, 구동 트랜지스터(T1)는 채널, 게이트 전극(155), 제1 전극(S1) 및 제2 전극(D1)을 포함한다. 구동 트랜지스터(T1)의 채널은 제1 전극(S1)과 제2 전극(D1) 사이이며, 게이트 전극(155)과 평면상 중첩한다. 채널은 굴곡되어 있는데, 이는 제한된 영역내에서 채널의 길이를 길게 형성하기 위함이다. 채널의 길이가 길어짐에 따라 구동 트랜지스터(T1)의 게이트 전극(155)에 인가되는 게이트 전압(Vg)의 구동 범위(driving range)가 넓어지며, 게이트 전압(Vg)에 따라 구동 전류(Id)가 일정하게 증가하게 된다. 그 결과, 게이트 전압(Vg)의 크기를 변화시켜 유기 발광 다이오드(OLED)에서 방출되는 광의 계조를 보다 세밀하게 제어할 수 있으며, 유기 발광 표시 장치의 표시 품질도 향상시킬 수 있다. 또한, 채널이 한 방향으로 연장되지 않고 여러 방향으로 연장되므로, 제조 공정에서 방향성에 따른 영향이 상쇄되어 공정 산포 영향이 줄어드는 장점도 있다. 따라서 공정 산포로 인해 구동 트랜지스터(T1)의 특성이 표시 장치의 영역에 따라 달라짐으로 인해 발생할 수 있는 얼룩 불량(예컨대, 동일한 데이터 전압(Dm)이 인가되더라도 화소에 따라 휘도 차가 발생) 같은 화질 저하를 방지할 수 있다. 이러한 채널의 형상은 도시된 구조에 한정되지 않으며, Ω형, S형 등 다양한 구조를 가질 수 있다.
게이트 전극(155)은 유지 축전기(Cst)의 제2 유지 전극(E2)의 역할도 수행한다. 즉, 유지 축전기(Cst)는 제2 게이트 절연막(142)을 사이에 두고 중첩하는 제1 유지 전극(E1)과 제2 유지 전극(E2)을 포함한다. 제2 유지 전극(E2)은 구동 트랜지스터(T1)의 게이트 전극(155)에 해당하고, 제1 유지 전극(E1)은 유지선(126)의 확장된 부분이다. 여기서, 제2 게이트 절연막(142)은 유전체가 되며, 유지 축전기(Cst)에서 축전된 전하와 제1 및 제2 유지 전극들(E1, E2) 사이의 전압에 의해 정전 용량(capacitance)이 결정된다. 제1 유지 전극(E1)에는 구동 전압선(172)이 오프닝(68)을 통해 연결되어 있으므로 유지 축전기(Cst)에는 구동 전압(ELVDD)과 게이트 전극(155)의 게이트 전압(Vg) 간의 차에 대응하는 전하를 저장한다. 또한, 게이트 전극(155)을 제2 유지 전극(E2)으로 사용함으로써, 구동 트랜지스터(T1)와 유지 축전기(Cst)가 중첩되어 위치하므로, 작은 화소 면적의 내에서도 충분한 크기의 구동 트랜지스터(T1)와 충분한 커패시턴스를 가지는 유지 축전기(Cst)를 형성할 수 있다.
제2 트랜지스터(T2)의 게이트 전극은 스캔선(151)의 확장된 부분이다. 제2 트랜지스터(T2)의 제1 전극(S2)에는 데이터선(171)이 오프닝(62)을 통해 연결되어 있으며, 제2 전극(D2)은 구동 트랜지스터(T1)의 제1 전극(S1)과 연결되어 있다. 제2 트랜지스터(T2)의 채널은 제1 전극(S2) 및 제2 전극(D2)이 반도체층(PS) 상에 위치한다.
제3 트랜지스터(T3)는 서로 인접하며 직렬로 연결된 두 개의 트랜지스터(T3-1, T3-2)로 구성되어 있다. 제3 트랜지스터(T3)는 직렬 연결되어 누설 전류가 흐르는 것을 차단하는 역할을 수행할 수 있다. 두 개의 트랜지스터(T3-1, T3-2)가 직렬 연결된 구조는 두 게이트 전극이 동일한 신호를 인가 받으며, 동일한 게이트 신호에 동시에 온 되어 일측 트랜지스터로 입력된 신호가 타측 트랜지스터를 통하여 출력되는 구조를 의미한다. 즉, 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)의 게이트 전극은 스캔선(151) 상에 위치하며, 이와 중첩하는 반도체층(PS)에는 채널이 형성된다. 제3-2 트랜지스터(T3-2)의 제1 전극(S3-2)은 제6 트랜지스터(T6)의 제1 전극(S6) 및 구동 트랜지스터(T1)의 제2 전극(D1)과 연결되어 있으며, 제3-1 트랜지스터(T3-1)의 제2 전극(D3-1)은 제4-1 트랜지스터(T4-1)의 제1 전극(S4-1)과 연결되어 있다. 또한, 제3-1 트랜지스터(T3-1)의 제2 전극(D3-1)은 제1 게이트 전극(155)과 오프닝(51)을 통해 연결되어 있다. 제3-1 트랜지스터(T3-1)의 제1 전극(S3-1)과 제3-2 트랜지스터(T3-2)의 제2 전극(D3-2)은 서로 연결되어 있다.
제4 트랜지스터(T4)도 직렬 연결된 두 개의 제4 트랜지스터(T4-1, T4-2)로 이루어져 있으며, 두 개의 제4 트랜지스터(T4-1, T4-2)도 직렬 연결되어 있다. 즉, 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)의 게이트 전극은 전단 스캔선(152) 상에 위치하며, 이와 중첩하는 반도체층(PS)에는 채널이 형성된다. 제4-1 트랜지스터(T4-1)의 제1 전극(S4-1)이 제3-1 트랜지스터(T3-1)의 제2 전극(D3-1)과 연결되며, 제4-2 트랜지스터(T4-2)의 제2 전극(D4-1)이 제7 트랜지스터(T7)의 제2 전극(D7)과 연결되고, 제4-1 트랜지스터(T4-1)의 제2 전극(D4-1)과 제4-2 트랜지스터(T4-2)의 제1 전극(S4-2)은 서로 연결되어 있다. 이와 같이 직렬 연결된 구조는 누설 전류를 차단하는 역할을 수행할 수 있다. 제4 트랜지스터(T4-2)의 제2 전극(D4-2)에는 초기화 전압선(157)이 오프닝(54)을 통해 직접 연결되어 있다. 제4-1 트랜지스터(T4-1)의 제1 전극(S4-1)은 제1 게이트 전극(155)과 오프닝(51)을 통해 연결되어 있다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어선(153)의 일부이며, 이와 중첩하는 반도체층(PS)에는 채널이 형성된다. 제5 트랜지스터(T5)의 제1 전극(S5)에는 구동 전압선(172)이 오프닝(67)을 통해 연결되어 있으며, 제2 전극(D5)는 구동 트랜지스터(T1)의 제1 전극(S1)과 연결되어 있다.
제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(153)의 일부이며, 이와 중첩하는 반도체층(PS)에는 채널이 형성된다. 제6 트랜지스터(T6)의 제2 전극(D6)에는 데이터 연결 부재(73)가 오프닝(69)을 통해 연결되어 있으며, 제1 전극(S6)은 구동 트랜지스터의 제2 전극(D1)과 연결되어 있다.
제7 트랜지스터(T7)의 게이트 전극은 전단 스캔선(152)의 일부이며, 이와 중첩하는 반도체층(PS)에는 채널이 형성된다. 제7 트랜지스터(T7)의 제1 전극(S7)에는 데이터 연결 부재(73)가 오프닝(69)을 통해 연결되어 있고, 제2 전극은 제4-2 트랜지스터(T4-2)의 제2 전극(D4-2)과 연결되어 있다.
이상에서는 각각 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 제1 전극 및 제2 전극으로 구분하여 설명하였는데, 이 중 하나가 소스 영역이면, 나머지 하나는 드레인 영역에 해당한다. 또한, 실시예에 따라서는 도 1에서 설명한 소스 영역 및 드레인 영역이 반대로 형성될 수도 있다.
본 실시예의 반도체층(PS)에는 확장부(PSE, PSE2)를 통하여 상부의 제1 게이트 도전체와 중첩하면서 직접 연결되도록 하는 구조를 가진다. 이는 화소(PX)내에서 전기적으로 연결되도록 하기 위한 구조(오프닝 포함)의 면적을 줄일 수 있다. 또한, 추가적인 연결 배선을 형성하지 않아 오프닝의 개수가 줄어들고, 오프닝이 차지하는 면적도 줄어든다.
본 실시예의 화소(PX)에서는 화소 전극과 연결되는 오프닝(81)을 제외하면, 총 6개의 오프닝(51, 54, 62, 67, 68, 69)만이 형성되어 있다. 6개의 오프닝은 7개의 트랜지스터와 하나의 유지 축전기(Cst)를 포함하는 화소(PX)에서 최소의 개수이며, 그로 인하여 화소(PX)가 차지하는 면적을 줄여 고해상도의 유기 발광 표시 장치에서도 적용될 수 있다.
또한, 고해상도의 화소(PX)를 형성하는 경우에는 오프닝을 통하여 연결하는 구조가 많으면 많을수록 불량이 발생하는 확률이 높아져 수율이 감속하는 문제도 있다. 즉, 하나의 모기판에는 총 120개의 표시 장치가 형성되며, 하나의 표시 장치가 1440x2880의 화소(QHD 해상도)를 가지는 경우에 하나의 화소에 6개의 오프닝을 가지는 실시예와 8개의 오프닝 또는 10개의 오프닝을 가지는 비교예간의 불량 발생 확률을 비교하면 아래 표 1과 같다.
실시예 비교예 1 비교예 2
화소당 오프닝 개수 6개 8개 10개
표시 장치 당 화소의 개수 1440 x 2880 개 1440 x 2880 개 1440 x 2880 개
표시 장치 당 오프닝의 개수 (1440 x 2880 x 6)24883200개 (1440 x 2880 x 8)
33177600개		 (1440 x 2880 x 10)
41472000개
모기판에 포함된 표시 장치의 수 120개 120개 120개
모기판에 포함된 오프닝의 수 2985984000개 3981312000개 4976640000개
불량 오프닝 수 2986개 3981개 4977개
불량률 비교 비교예 1에 비하여 25%의 불량률이 감소되며,
비교예 2에 비하여 40%의 불량률이 감소됨.
여기서, 불량율은 백만분의 일의 확률로 계산하였다.
즉, 하나의 화소(PX)가 가지는 오프닝을 2개만 줄여도 25% 가량의 불량률이 감소되는 것을 확인할 수 있다. 그러므로 고 해상도의 화소를 형성함에 있어서는 오프닝의 수가 적은 화소 구조를 사용하는 것이 자치하는 면적 및 불량률 감소의 면에서 적합할 수 있다.
본 실시예에서는 전단 스캔선(152)의 아래에 도핑되어 있는 반도체층(PS)을 형성하였다. 그 결과 두 개의 트랜지스터(T4-1, T4-2)가 차지하는 면적이 줄었다. 즉, 일반적으로 전단 스캔선과 같은 배선과 반도체층이 중첩하는 부분에는 채널이 생기며, 배선의 폭은 일정 폭 이상을 가질 수 밖에 없는데, 두 개의 채널을 형성하기 위하여 배선과 반도체층이 두 부분에서 중첩하도록 구성하면 그 면적이 커질 수 밖에 없다. 하지만, 본 발명에서는 하나의 배선의 아래에 도핑 영역을 두고, 이를 기준으로 양측에 채널이 형성되도록 함으로써, 두 개의 트랜지스터가 차지하는 면적을 감소시킨다.
뿐만 아니라, 도핑 마스크(PBLK)가 오정렬 되더라도 전체 제4 트랜지스터(T4)의 채널의 크기는 변화가 없다. 즉, 도핑 마스크(PBLK)가 상하로 오정렬 되는 경우에는 각 제4-1 트랜지스터(T4-1)의 채널 길이(L of T4-1) 및 제4-2 트랜지스터(T4-2)의 채널 길이(L of T4-2)는 변경되겠지만, 전체 제4 트랜지스터(T4)의 채널의 길이는 제4-1 트랜지스터(T4-1)의 채널 길이(L of T4-1)와 제4-2 트랜지스터(T4-2)의 채널 길이(L of T4-2)의 합이므로 변화가 없다.
또한, 제3 트랜지스터(T3)와 제4 트랜지스터(T4)는 두 개의 직렬 연결된 트랜지스터 구조로 형성하여 누설 전류를 줄이는 장점을 가진다.
이하에서는 도 3 및 도 16 및 도 1 및 도 2를 참고로 하여, 제조 방법의 순서에 따른 유기 발광 표시 장치의 화소(PX) 구조를 살펴본다.
도 3 내지 도 16은 도 1 및 도 2의 실시예에 따른 유기 발광 표시 장치의 화소를 제조하는 방법을 순차적으로 도시한 배치도 및 단면도이다.
도 4를 참고하면, 기판(110)의 위에 베리어층(111)이 위치하며, 베리어층(111)의 위에는 버퍼층(112)이 위치하고 있다. 버퍼층(112)의 위에는 반도체층(PS)이 위치한다. 본 실시예에 따른 유기 발광 표시 장치는 플라스틱이나 폴리 이미드(PI)기판을 사용하는 플렉서블 표시 장치일 수 있다. 실시예에 다라서는 기판(110) 및 베리어층(111)이 복수개 형성될 수 있다. 즉, 기판(110)위에 베리어층(111)이 위치하고, 그 위에 다시 기판(110) 및 베리어층(111)이 위치한다. 이와 같은 기판(110) 및 베리어층(111)의 단위 구조가 수차례 반복된 후 그 위에 버퍼층(112)이 위치할 수 있다. 하지만, 실시예에 따라서는 유리 기판을 사용할 수도 있으며, 유리 기판을 사용하는 경우에는 베리어층(111) 또는 버퍼층(112)이 생략될 수도 있다.
배리어층(111) 및 버퍼층(112)은 산화 규소, 질화 규소, 산화 알루미늄 등의 무기 절연 물질을 포함할 수 있으며, 또한, 폴리이미드, 폴리 아크릴(에폭시 첨가) 등의 유기 절연 물질도 포함할 수 있다.
도 3 및 도 4를 참고하면, 버퍼층(112) 위에는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 채널, 제1 전극 및 제2 전극을 포함하는 반도체층(PS)이 위치한다.
반도체층(PS)의 구조는 도 3에서 용이하게 확인할 수 있다.
반도체층(PS)은 다결정 반도체로 형성되어 있으며, 비정질 실리콘을 형성한 후 이를 결정화하여 형성할 수도 있다. 실시예에 따라서는 산화물 반도체로 형성할 수도 있다.
반도체층(PS)은 구동 트랜지스터(T1)의 채널의 양측을 중심으로 각각 상하로 연장된 구조를 진다. 본 실시예의 구동 트랜지스터(T1)의 채널은 우측으로 연장되다가 하측으로 꺾인 후 다시 우측으로 연장되는 구조를 가진다. 하지만, 구동 트랜지스터(T1)의 채널은 이러한 구조에 한정되지 않으며, Ω형, S형 등 다양한 구조를 가질 수 있다.
구동 트랜지스터(T1)의 채널의 좌측에는 제1 전극(S1)이 위치하며, 제1 전극(S1)에서 상측으로 연장된 반도체층(PS)에는 제2 트랜지스터(T2)의 채널이 위치한다. 한편, 제1 전극(S1)에서 하측으로 연장된 반도체층(PS)에는 제5 트랜지스터(T5)의 채널이 위치한다. 구동 트랜지스터(T1)의 채널의 우측에는 제2 전극(D1)이 위치하며, 제2 전극(D1)에서 하측으로 연장된 반도체층(PS)에는 제6 트랜지스터(T6)의 채널이 위치한다. 제6 트랜지스터(T6)의 채널의 아래에는 다음 단의 화소(PX)의 반도체층(PS)과 연결되어 있다. 한편, 제2 전극(D1)에서 상측으로 연장된 반도체층(PS)은 수차례 꺾인 구조를 가지며, 제2 전극(D1)에서부터 순차적으로 제3-2 트랜지스터(T3-2), 제3-1 트랜지스터(T3-1), 제4-1 트랜지스터(T4-1), 제4-2 트랜지스터(T4-2) 및 제7 트랜지스터(T7)의 채널이 위치한다. 좀 더 구체적으로 살펴보면, 제2 전극(D1)에서 상측으로 연장된 반도체층(PS)은 제3-2 트랜지스터(T3-2)의 채널을 지나 좌측으로 꺾인 후 다시 하측으로 꺾이면서 제3-1 트랜지스터(T3-1)의 채널을 지나며, 그 후 다시 좌측으로 꺾인 후 다시 상측으로 꺾이면서 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)의 채널을 순차적으로 만난다. 그 후 우측으로 꺾인 후 다시 하측으로 꺾이면서 7 트랜지스터(T7)의 채널을 지나 다시 우측으로 꺾인 후 상측으로 꺾이면서 전단의 화소(PX)의 반도체층(PS)과 연결되는 구조를 가진다. 또한, 반도체층(PS)에서는 다른 층에 위치하는 배선과 연결되기 위하여 확장부를 가질 수 있다. 먼저, 제2 트랜지스터(T2)의 채널에서 상측으로 연장된 반도체층(PS)은 데이터 전압(Dm)을 인가받을 수 있도록 확장된 확장부를 가진다. 제5 트랜지스터(T5)의 채널에서 하측으로 연장된 후 우측으로 꺾인 부분의 반도체층(PS)은 구동 전압(ELVDD)을 인가받을 수 있도록 확장된 확장부를 가진다. 제6 트랜지스터(T6)의 채널에서 하측으로 연장된 부분의 반도체층(PS)은 데이터 연결 부재(73)와 연결되어 그 위에 위치하는 화소 전극을 통하여 유기 발광 다이오드(OLED)에 구동 전류를 인가할 수 있도록 확장된 확장부를 가진다. 뿐만 아니라, 본 실시예의 반도체층(PS)은 제3-1 트랜지스터(T3-1)의 채널과 제4-1 트랜지스터(T4-1)의 채널 사이에 위치하는 제1 확장부(PSE)를 더 포함하며, 제1 확장부(PSE)는 게이트 전극(G1)과 연결되는 부분이다. 또한, 반도체층(PS) 중 제4-2 트랜지스터(T4-2)의 채널과 제7 트랜지스터(T7)의 채널 사이에는 좌측으로 연장된 후 확장되어 있는 제2 확장부(PSE2)를 더 포함하며, 제2 확장부(PES2)는 초기화 전압(Vint)를 인가받기 위하여 확장된 부분이다.
이러한 구조를 가지는 반도체층(PS)은 도핑 공정을 통하여 배선화 공정을 진행하며, 이는 도 5 및 도 6에서 도시하고 있다.
도 5에서는 도핑 마스크(PBLK)가 형성되지 않은 부분에 빗금을 도시하였는데, 빗금 방향이 반도체층(PS)에 표시된 빗금과 수직한 방향을 가지는 빗금을 사용하였다. 도핑 마스크(PBLK)는 해당 빗금이 그려지지 않은 부분에 위치하여, 그 부분에 위치하는 반도체층(PS)은 도핑되지 않는다. 하지만, 도 5에서 빗금으로 그려진 부분에 위치하는 반도체층(PS)은 도핑된다. 도핑되는 반도체층(PS)과 도핑되지 않은 반도체층(PS)을 구분하기 위하여 도 5의 반도체층(PS)에서는 x자 모양의 빗금으로 도핑된 반도체층(PS)을 도시하였다.
도 6에서 도시하고 있는 바와 같이 반도체층(PS) 중 도핑하지 않은 부분의 위에 도핑 마스크(PBLK)를 형성하고, 전체적으로 P형 불순물을 도핑한다. 본 실시예에서는 도핑 마스크(PBLK)는 포토 레지스트와 같은 감광성 물질을 사용하였으며, P형 불순물이 반도체층(PS)에 닿지 않을 정도로 두껍게 형성하였다. 이와 같이 도핑하면, 도핑 마스크(PBLK)가 형성되지 않은 영역(도 5의 빗금 부분)에 노출된 반도체층(PS)은 도핑되어 배선과 동일한 특성을 가진다. 도 5 및 도 6에서는 배선화된 반도체층(PS)은 x자 모양의 빗금으로 도시되어 있다.
그 후 도핑 마스크(PBLK)를 제거하고, 전체적으로 제1 게이트 절연막(141)을 형성한다. 그 결과 반도체층(PS) 및 버퍼층(112)의 위에는 이를 덮는 제1 게이트 절연막(141)이 위치한다. 제1 게이트 절연막(141)은 질화 규소, 산화 규소, 및 산화 알루미늄 등의 물질로 형성될 수 있으며, 본 실시예에서는 산화 규소로 형성되어 있다.
도 7 및 도 8을 참고하면, 제1 게이트 절연막(141)에는 두 개의 오프닝(51, 54)이 형성되어 있다. 두 개의 오프닝(51, 54)은 각각 반도체층(PS)의 두 확장부(PSE1, PSE2)을 노출시킨다.
그 후, 도 9 및 도 10을 통하여 제1 게이트 도전체를 형성하는 단계를 살펴본다. 제1 게이트 도전체는 다양한 금속으로 형성될 수 있으며, 본 실시예에서는 몰리브덴(Mo)을 사용한다. 또한, 제1 게이트 도전체는 복수의 금속층을 가질 수 있다. 제1 게이트 도전체는 스캔선(151), 전단 스캔선(152), 발광 제어선(153), 초기화 전압선(157) 및 게이트 전극(155)을 포함한다.
제1 게이트 절연막(141)의 위에는 주로 제1 방향을 따라 연장하며 스캔 신호(Sn), 전단 스캔 신호(Sn-1), 발광 제어 신호(EM) 및 초기화 전압(Vint)을 각각 전달하는 스캔선(151), 전단 스캔선(152), 발광 제어선(153) 및 초기화 전압선(157)이 형성되어 있다.
먼저, 스캔선(151)은 제1 방향으로 연장되어 있으며, 제1 방향으로 연장되면서, 제2 트랜지스터(T2)의 채널, 제3-1 트랜지스터(T3-1)의 채널 및 제3-2 트랜지스터(T3-2)의 채널과 중첩한다. 또한, 스캔선(151)은 반도체층(PS) 중 제3-1 트랜지스터(T3-1)의 채널과 제4-1 트랜지스터(T4-1)의 채널 사이로 도핑되어 있는 부분과도 중첩하고 있다. 본 실시예에서는 제2 트랜지스터(T2)의 채널과 중첩하는 영역에서 폭이 넓게 형성되어 있다. 스캔선(151)과 반도체층(PS) 중 도핑되지 않은 부분이 중첩하는 곳에는 트랜지스터가 형성되며, 각각 제2 트랜지스터(T2), 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)가 형성되어 있다.
전단 스캔선(152)도 제1 방향으로 연장되어 있으며, 주로 제1 방향으로 연장되면서, 제4-1 트랜지스터(T4-1)의 채널, 제4-2 트랜지스터(T4-2)의 채널 및 제7 트랜지스터(T7)의 채널과 중첩한다. 또한, 전단 스캔선(152)은 반도체층(PS) 중 제4-1 트랜지스터(T4-1)의 채널과 제4-2 트랜지스터(T4-2)의 채널 사이로 도핑되어 있는 부분과도 중첩하며, 반도체층(PS) 중 제7 트랜지스터(T7)의 채널에서부터 전단 화소(PX)로 연장되어 있는 반도체층(PS) 중 일부와도 중첩한다. 본 실시예에서 전단 스캔선(152)은 제4-1 트랜지스터(T4-1)의 채널 및 제4-2 트랜지스터(T4-2)의 채널과 중첩하는 부분에서 확장되어 있으며, 제7 트랜지스터(T7)의 채널을 지나면서 아래로 꺾인 구조를 가진다. 전단 스캔선(152)과 반도체층(PS) 중 도핑되지 않은 부분이 중첩하는 곳에는 트랜지스터가 형성되며, 각각 제4-1 트랜지스터(T4-1), 제4-2 트랜지스터(T4-2) 및 제7 트랜지스터(T7)가 형성되어 있다.
발광 제어선(153)도 제1 방향으로 연장되어 있으며, 제1 방향으로 연장되면서, 제5 트랜지스터(T5)의 채널 및 제6 트랜지스터(T6)의 채널과 중첩한다. 발광 제어선(153)과 반도체층(PS) 중 도핑되지 않은 부분이 중첩하는 곳에는 트랜지스터가 형성되며, 각각 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 형성되어 있다.
초기화 전압선(157)도 제1 방향으로 연장되어 있으며, 제1 방향으로 연장되면서, 도핑된 반도체층(PS)과만 중첩하여 트랜지스터를 형성하지는 않는다. 본 실시예의 초기화 전압선(157)은 반도체층(PS) 중 제2 확장부(PSE2) 부분에서 폭이 넓게 형성되어 있으며, 오프닝(54)에 의하여 제2 확장부(PSE2)와 직접 연결되어 있다. 그 결과 초기화 전압(Vint)가 제2 확장부(PSE2)를 통하여 반도체층(PS)으로 인가된다.
한편, 제1 게이트 절연막(141)의 위에는 구동 트랜지스터(T1)의 게이트 전극(155)도 형성되어 있다. 게이트 전극(155)은 4각형 구조를 가지며, 반도체층(PS)중 구동 트랜지스터(T1)의 채널과 중첩할 뿐만 아니라, 제1 확장부(PSE)와도 중첩한다. 게이트 전극(155)과 반도체층(PS) 중 도핑되지 않은 부분이 중첩하는 곳에는 트랜지스터가 형성되므로 구동 트랜지스터(T1)가 형성되어 있다. 또한, 게이트 전극(155)은 반도체층(PS) 중 도핑되어 있는 제1 확장부(PSE)와 중첩하며, 오프닝(51)을 통하여 직접 연결되어 있다. 그 결과 구동 트랜지스터(T1)의 게이트 전극(155)에 인가되는 전압은 제3-1 트랜지스터(T3-1) 및 제4-1 트랜지스터(T4-1)의 동작에 영향을 받는다. 또한, 구동 트랜지스터(T1)의 게이트 전극(155)은 유지 축전기(Cst)의 제2 유지 전극(E2)으로도 역할을 한다.
제1 게이트 도전체의 위에는 이를 덮는 제2 게이트 절연막(142)이 위치한다. 제2 게이트 절연막(142)은 질화 규소, 산화 규소, 및 산화 알루미늄 등의 물질로 형성될 수 있으며, 본 실시예에서는 질화 규소로 형성되어 있다.
제2 게이트 절연막(142)의 위에는 도 11 및 도 12에서 도시하는 바와 같이 제2 게이트 도전체가 형성된다. 제2 게이트 도전체는 다양한 금속으로 형성될 수 있으며, 본 실시예에서는 몰리브덴(Mo)을 사용한다. 또한, 제2 게이트 도전체는 복수의 금속층을 가질 수 있다. 제2 게이트 도전체는 유지선(126)을 포함하며, 유지선(126)의 확장된 부분은 제1 유지 전극(E1)의 역할을 수행한다.
유지선(126)은 제1 방향으로 연장되어 있으며, 게이트 전극(155)과 중첩하는 부분에서 확장된 폭을 가진다. 유지선(126)의 확대된 폭은 게이트 전극(155) 전부를 덮을 수 있도록 형성되어 있다. 유지선(126)의 확장된 부분은 게이트 전극(155)과 제2 게이트 절연막(142)을 사이에 두고 평면상 중첩하여 유지 축전기(Cst)를 구성한다. 유지선(126)의 확장된 부분은 유지 축전기(Cst)의 제1 유지 전극(E1)을 이루며, 게이트 전극(155)은 제2 유지 전극(E2)을 이룬다. 유지선(126)의 확장된 부분은 4각형 구조를 가지며, 일 부분이 오픈되어 있지 않고, 4각형 구조 내부가 모두 금속 물질로 채워진 구조를 가진다. 그 결과 화소(PX)가 형성되는 면적이 줄어듦에도 불구하고 유지 축전기(Cst)의 용량이 충분히 확보된다.
도 13 및 도 14를 참고하면, 제2 게이트 도전체 위에는 이를 덮는 층간 절연막(160)이 위치한다. 층간 절연막(160)은 질화 규소, 산화 규소, 및 산화 알루미늄 등의 물질로 형성될 수 있고, 유기 절연 물질로 형성될 수도 있다. 본 실시예에서는 질화 규소 또는 산화 규소로 형성되어 있다.
층간 절연막(160)에는 4개의 오프닝(62, 67, 68, 69)이 형성되어 있다. 오프닝(62)은 반도체층(PS)중 제2 트랜지스터(T2)의 채널에서 상측에 위치하며, 데이터 전압(Dm)을 인가받을 수 있도록 확장된 확장부를 노출시킨다. 오프닝(67)은 반도체층(PS)중 제5 트랜지스터(T5)의 채널에서 하측에 위치하며, 구동 전압(ELVDD)을 인가받을 수 있도록 확장된 확장부를 노출시킨다. 오프닝(69)은 제6 트랜지스터(T6)의 채널에서 하측에 위치하며, 유기 발광 다이오드(OLED)에 구동 전류를 인가할 수 있도록 확장된 확장부를 노출시킨다. 오프닝(68)은 유지선(126)의 확장된 부분 중 일부를 노출시킨다. 그 결과 오프닝(68)은 층간 절연막(160)에만 형성되지만, 오프닝(62, 67, 69)은 제1 게이트 절연막(141), 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된다.
층간 절연막(160)위에는 데이터 도전체가 형성되어 있다. 데이터 도전체는 다양한 금속으로 형성될 수 있으며, 복수의 금속층을 포함할 수도 있다. 본 실시예에서는 티타늄(Ti), 알루미늄(Al), 티타늄(Ti)의 삼중층 구조를 가진다. 데이터 도전체는 데이터선(171), 구동 전압선(172) 및 데이터 연결 부재(73)를 포함한다.
데이터선(171)은 제2 방향으로 연장되어 있으며, 약간의 꺾인 구조를 포함할 수 있다. 데이터선(171)은 오프닝(62)을 통하여 제2 트랜지스터(T2)의 제1 전극(S2)으로 데이터 전압(Dm)을 전달한다.
구동 전압선(172)도 제2 방향으로 연장되어 있으며, 약간의 꺾인 구조 및 확장된 폭을 가지는 확장부를 포함한다. 구동 전압선(172)의 확장부는 구동 전압선(172)은 구동 트랜지스터(T1)의 일부, 제3 트랜지스터(T3-1, T3-2)의 일부 및 제4 트랜지스터(T4-1, T4-2)의 일부를 덮을 수 있도록 확장되어 있다. 이 확장부는 유지선(126)의 확장된 부분과 중첩하는 부분에서 오프닝(68)을 통하여 유지선(126)에 구동 전압(ELVDD)을 인가한다. 그 결과 유지 축전기(Cst)의 제1 유지 전극(E1)에 구동 전압(ELVDD)이 인가된다. 구동 전압선(172)의 확장부는 직렬 연결된 제3 트랜지스터(T3-1, T3-2)의 연결 노드의 적어도 일부분을 가린다. 즉, 연결 노드는 제3-1 트랜지스터(T3-1)의 제1 전극(S3-1)과 제3-2 트랜지스터(T3-2)의 제2 전극(D3-2)이 직접 연결되는 부분으로 반도체층(PS)상에 위치하며, 도핑되어 있지 않을 수 있다. 구동 전압선(172)의 확장부가 제3 트랜지스터(T3-1, T3-2)의 연결 노드를 가림에 의하여 연결 노드의 전압이 안정화되는 장점을 가진다. 이와 같이 제3 트랜지스터(T3-1, T3-2)의 연결 노드가 전압 안정화가 되면 화소(PX)의 구동 트랜지스터(T1)의 특성도 안정화되는 장점을 가진다. 이는 제3 트랜지스터(T3-1, T3-2)의 출력과 구동 트랜지스터(T1)의 게이트 전극(155)이 서로 전기적으로 연결되어 있고, 데이터 전압(Dm)이 제3 트랜지스터(T3-1, T3-2)를 지나 유지 축전기(Cst)에 저장되기 때문이다. 구동 전압선(172)의 확장부의 구조는 제4 트랜지스터(T4-1, T4-2) 및 구동 트랜지스터(T1)도 일부 중첩하는데, 이러한 구조는 실시예의 특성에 따라서 중첩 면적을 조절할 수 있다. 또한, 구동 전압선(172)은 오프닝(67)을 통하여 제5 트랜지스터(T5)의 제1 전극(S5)에 구동 전압(ELVDD)을 인가하며, 오프닝(67) 주변에서 약간의 확장된 폭을 가진다.
데이터 연결 부재(73)는 오프닝(69)을 통하여 제6 트랜지스터(T6)의 채널에서 하측에 위치하는 반도체층(PS)의 확장부와 전기적으로 연결된다. 데이터 연결 부재(73)는 유기 발광 다이오드(OLED)에 구동 전류를 전달하는 역할을 한다.
다시 도 1 및 도 2를 참고하면, 데이터 도전체층의 위에는 이를 덮는 보호막(180)이 형성되어 있다. 보호막(180)은 유기 절연 물질로 형성될 수 있으며, 본 실시예에서는 폴리 이미드(PI)로 형성한다.
보호막(180) 위에는 화소 전극(도시하지 않음)이 위치한다. 화소 전극은 보호막(180)에 형성된 오프닝(81)을 통하여 데이터 연결 부재(73)와 연결되어 있다. 화소 전극은 투명 도전 물질로 형성되거나 금속으로 형성될 수 있으며, 복수의 층을 포함할 수 있다. 본 실시예에서는 ITO와 은(Ag)의 이중층 구조를 가진다.
보호막(180) 및 화소 전극의 위에는 격벽(도시하지 않음) 및 스페이서(도시하지 않음)이 위치한다.
격벽은 화소 전극과 중첩하는 오픈 부분을 가지며, 오픈 부분에 유기 발광층이 위치한다. 유기 발광층 및 격벽의 위에는 공통 전극(도시하지 않음)이 위치한다. 화소 전극, 유기 발광층 및 공통 전극은 유기 발광 다이오드(OLED)를 이룬다.
실시예에 따라서는 화소 전극이 정공 주입 전극인 애노드일 수 있고, 공통 전극이 전자 주입 전극인 캐소드일 수 있다. 이와 반대로, 화소 전극이 캐소드일 수 있고, 공통 전극이 애노드일 수도 있다. 화소 전극 및 공통 전극으로부터 각각 정공과 전자가 유기 발광층 내부로 주입되면, 주입된 정공과 전자가 결합한 엑시톤이 여기 상태로부터 기저 상태로 떨어질 때 발광하게 된다.
격벽 및 스페이서는 다양한 유기 물질로 형성될 수 있으며, 본 실시예에서는 폴리 이미드(PI)로 형성한다. 격벽 및 스페이서는 동일한 물질로 형성하여, 하나의 마스크를 사용하여 함께 형성할 수 있으며, 이 때, 사용되는 마스크는 하프톤 마스크를 사용한다. 그 결과 하프톤 영역으로 스페이서를 형성하여 마스크의 개수를 줄일 수 있다. 하지만, 고해상도의 화소(PX)를 형성하는 경우에는 하프톤 마스크를 사용하여 격벽 및 스페이서를 함께 형성할 수 없는 경우도 발생할 수 있다. 이러한 경우에는 격벽 및 스페이서를 별도의 마스크로 형성한다.
이하에서는 도 17을 통하여 본 실시예에서 사용되는 마스크의 개수를 살펴본다.
도 17은 도 1 및 도 2의 실시예에 따른 유기 발광 표시 장치의 화소가 가지는 층상 관계를 간략하게 도시한 도면이다.
도 17에서 도시되어 있는 표에서는 각 층의 영문 약자 표시와 그 물질을 각 행에 나타내었으며, 표의 좌측에는 마스크의 숫자를 표시하며, 표의 우측에는 도 1 및 도 2에서 어떤 층에 대응하는지 표시하였다.
먼저, 기판 위에 베리어층 및 버퍼층(112)을 순차적으로 형성한다. 도 17에서는 버퍼층부터 기술하였는데, 이는 기판을 플렉서블 기판이 아닌 유리 기판을 사용하였을 때에는 기판 위에 버퍼층(112)만을 형성하며, 플렉서블 기판을 기판 및 베리어층을 포함하여 명명하는 경우도 있기 때문이다. 본 실시예에서 버퍼층(112)은 산화 규소(SiO2)나 질화 규소(SiNx)로 형성될 수 있다.
버퍼층(112)의 위에는 반도체층(PS)이 형성된다. 반도체층(PS)은 비정질 실리콘층을 형성한 후 이를 결정화한 다결정 반도체(p-Si)로 형성되며, 반도체층(PS)의 패턴을 형성하기 위하여 첫 번째 마스크가 사용된다.
그 후 반도체층(PS)에 도핑하기 위하여 도핑 마스크(PBLK)를 형성한다. 도핑 마스크(PBLK)는 포토 레지스트와 같은 감광성 물질로 형성할 수 있으며, 도핑시 불순물을 막을 수 있는 두께로 형성될 수 있다. 포토 레지스트를 전체적으로 적층한 후 두 번째 마스크를 사용하여 노광하고, 노광에 의하여 특성이 변화된 부분을 제거하거나 남기는 방식으로 도핑 마스크(PBLK)를 형성한다. 그 후 P형 불순물을 도핑하여 노출된 반도체층(PS)은 배선과 동일한 특성을 가지게 된다.
그 후, 스트리퍼를 사용하여 도핑 마스크(PBLK)를 제거한다.
그 후, 제1 게이트 절연막(141)을 전체적으로 적층한다. 본 실시예의 제1 게이트 절연막(141)은 산화 규소(SiO2)로 형성된다. 그 후 세 번째 마스크를 사용하여 오프닝(51, 54)이 형성될 위치를 노출시키는 포토 레지스트 패턴을 형성하고, 노출된 제1 게이트 절연막(141)을 제거하여 오프닝(51, 54)을 형성한다.
그 후, 제1 게이트 도전체(GAT1)를 형성한다. 본 실시예의 제1 게이트 도전체(GAT1)는 몰리브덴(Mo)으로 형성되며, 몰리브덴(Mo)을 전체적으로 적층한 후, 그 위에 네 번째 마스크로 포토 레지스트 패턴을 형성한다. 포토 레지스트 패턴으로부터 노출되어 있는 몰리브덴(Mo)을 제거하여 제1 게이트 도전체(GAT1)가 완성된다. 그 결과 스캔선(151), 전단 스캔선(152), 발광 제어선(153), 초기화 전압선(157) 및 게이트 전극(155)이 형성된다.
그 후, 제2 게이트 절연막(142)을 전체적으로 적층하며, 본 실시예의 제2 게이트 절연막(142)은 질화 규소(SiNx)로 형성된다.
그 후, 제2 게이트 도전체(GAT2)를 형성한다. 본 실시예의 제2 게이트 도전체(GAT2)도 몰리브덴(Mo)으로 형성되며, 몰리브덴(Mo)을 전체적으로 적층한 후, 그 위에 다섯 번째 마스크로 포토레지스트 패턴을 형성한다. 포토 레지스트 패턴으로부터 노출되어 있는 몰리브덴(Mo)을 제거하여 제2 게이트 도전체(GAT2)가 완성된다. 그 결과, 제1 유지 전극(E1)의 역할을 수행하는 유지선(126)의 확장된 부분을 포함하는 유지선(126)이 형성된다.
그 후, 층간 절연막(160)을 전체적으로 적층한다. 본 실시예의 층간 절연막(160)은 산화 규소(SiO2) 또는 질화 규소(SiNx)로 형성될 수 있다. 그 후 여섯 번째 마스크를 사용하여 오프닝(62, 67, 68, 69)이 형성될 위치를 노출시키는 포토 레지스트 패턴을 형성하고, 노출된 층간 절연막(160)을 제거하여 오프닝(62, 67, 68, 69)을 형성한다. 오프닝(62, 67, 69)은 층간 절연막(160)외에 그 아래 위치하는 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)을 제거하여 형성되지만, 오프닝(68)은 층간 절연막(160)만 제거하여 형성된다.
그 후, 데이터 도전체(DAT)를 형성한다. 본 실시예의 데이터 도전체(DAT)는 티타늄(Ti), 알루미늄(Al), 티타늄(Ti)의 삼중층으로 형성된다. 삼중층의 금속 물질을 순차적으로 적층한 후, 그 위에 일곱 번째 마스크로 포토 레지스트 패턴을 형성한다. 포토 레지스트 패턴으로부터 노출되어 있는 삼중층의 금속 물질을 제거하여 데이터 도전체(DAT)가 완성된다. 그 결과 데이터선(171), 구동 전압선(172) 및 데이터 연결 부재(73)가 형성된다.
그 후, 전체적으로 보호막(180)이 형성되며, 본 실시예에서는 폴리 이미드(PI)를 전체적으로 적층하여 형성한다. 그 후, 여덟 번째 마스크를 사용하여 오프닝(81)이 형성될 위치의 보호막(180)을 제거하여 오프닝(81)을 형성하고, 데이터 연결 부재(73)를 노출시킨다.
그 후, 화소 전극(PXL)을 형성한다. 본 실시예에서 화소 전극(PXL)은 ITO 및 은(Ag)의 이중층으로 형성된다. ITO 및 은(Ag)의 이중층을 전체적으로 적층한 후, 그 위에 아홉 번째 마스크를 사용하여 포토 레지스트 패턴을 형성한다. 포토 레지스트 패턴으로부터 노출되어 있는 이중층을 제거하여 화소 전극(PXL)을 완성한다. 화소 전극(PXL)은 보호막(180)에서 오프닝(81)을 통하여 노출되어 있는 데이터 연결 부재(73)와 직접 연결된다.
그 후, 격벽(PDL) 및 스페이서(SPC)를 형성한다. 본 실시예에서는 격벽(PDL)을 먼저 폴리 이미드(PI)를 사용하여 형성한다. 본 실시예에서는 폴리 이미드(PI)를 전체적으로 적층한 후, 열 번째 마스크를 사용하여 화소 전극(PXL)을 둘러싸는 격벽(PDL)을 완성한다. 격벽(PDL)은 유기 발광층을 구획할 수 있으며, 유기 발광층 및 격벽(PDL)의 위에는 공통 전극이 형성될 수 있다.
그 후, 스페이서(SPC)를 형성한다. 본 실시예에서 스페이서(SPC)는 격벽(PDL)이 형성된 후에 추가적인 마스크(열한 번째 마스크)를 사용하여 형성하며, 추가적인 폴리 이미드(PI)를 적층하여 형성할 수 있다.
하지만, 실시예에 따라서는 격벽(PDL) 및 스페이서(SPC)를 하나의 마스크를 사용하여 형성할 수도 있으며, 이 때에 사용되는 마스크는 하프톤 마스크를 사용할 수 있고, 마스크 중 하프톤 영역을 통해서는 스페이서(SPC)가 형성될 수 있다.
본 실시예에서 격벽(PDL) 및 스페이서(SPC)를 별도의 마스크를 사용하여 형성하는 것은 고해상도의 화소(PX)에서는 화소 크기가 작아지면서 하프톤 마스크를 사용하여 하나의 마스크로 격벽(PDL) 및 스페이서(SPC)를 함께 형성하지 못할 수 있기 때문이다. 이에 별도의 두 마스크를 사용하는 실시예로 기술하였다.
이하에서는 도 18을 통하여 본 실시예에 따른 화소(PX) 중 제4 트랜지스터(T4)의 구조를 확대하여 살펴본다.
도 18은 도 1 및 도 2의 실시예에 따른 유기 발광 표시 장치의 화소 중 제4 트랜지스터의 확대도이다.
도 18에서는 도 1과 달리 도핑 마스크(PBLK)를 굵은 선으로 추가 도시하였다. 도핑 마스크(PBLK)로 빗금 쳐진 부분은 P형 불순물에 노출되는 부분으로 빗금 영역에 위치하는 반도체층(PS)은 도핑되며, 그 외의 부분의 반도체층(PS)은 도핑되지 않는다.
이와 같이 형성하는 구조에서는 제4 트랜지스터(T4)의 게이트 전극에 해당하는 전단 스캔선(152)의 폭 전부가 하나의 트랜지스터로 형성되지 않으며, 그 사이에 위치하는 도핑 영역으로 인하여 두 개의 트랜지스터(T4-1, T4-2)로 나뉘어진다. 일반적으로 전단 스캔선과 같은 배선과 반도체층이 중첩하는 부분에는 채널이 생기며, 배선의 폭은 일정 폭 이상을 가질 수 밖에 없는데, 두 개의 채널을 형성하기 위하여 배선과 반도체층이 두 부분에서 중첩하도록 구성하면 그 면적이 커질 수 밖에 없다. 하지만, 본 발명에서는 하나의 배선의 아래에 도핑 영역을 두고, 이를 기준으로 양측에 채널이 형성되도록 함으로써, 두 개의 트랜지스터가 차지하는 면적을 감소시킨다. 또한, 두 개의 직렬 연결된 트랜지스터(T4-1, T4-2)로 형성함에 의하여 누설 전류를 줄이는 장점을 가진다.
뿐만 아니라, 도핑 마스크(PBLK)가 오정렬 되더라도 전체 제4 트랜지스터(T4)의 채널의 크기는 변화가 없다. 즉, 도핑 마스크(PBLK)가 상하로 오정렬 되는 경우에는 각 제4-1 트랜지스터(T4-1)의 채널 길이(L of T4-1) 및 제4-2 트랜지스터(T4-2)의 채널 길이(L of T4-2)는 변경되겠지만, 전체 제4 트랜지스터(T4)의 채널의 길이는 제4-1 트랜지스터(T4-1)의 채널 길이(L of T4-1)와 제4-2 트랜지스터(T4-2)의 채널 길이(L of T4-2)의 합이므로 변화가 없다.
이하에서는 도 19 및 도 20을 통하여 일 실시예에 따른 유기 발광 표시 장치의 회로 구조 및 신호 인가에 따른 동작에 대해서 살펴본다.
도 19는 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 등가 회로도이고, 도 20은 일 실시예에 따른 유기 발광 표시 장치의 한 화소에 인가되는 신호의 타이밍도이다.
먼저 도 19를 참고하면, 유기 발광 표시 장치의 화소(PX)는 여러 신호선들(127, 151, 152, 153, 158, 171, 172, 741)에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 유지 축전기(Cst), 그리고 유기 발광 다이오드(OLED)를 포함한다.
또한, 도 19에서는 화소(PX)의 각 배선 및 소자가 어떠한 층으로 형성되었는지를 보여주기 위하여 선의 형태 및 굵기를 다르게 도시하였다.
도 19에서는 반도체층(PS)은 점선으로 도시하였고, 제1 게이트 도전체(GAT1)는 실선으로 도시하였고, 제2 게이트 도전체(GAT2)는 굵은 실선으로 도시하였고, 데이터 도전체(DAT)는 일점 쇄선으로 도시하였다. 굵은 실선으로 표시된 부분, 즉, 제2 게이트 도전체(GAT2)로 형성된 부분은 유지 축전기(Cst)의 제1 유지 전극(E1) 부분뿐이고, 일점 쇄선으로 도시된 부분, 즉, 데이터 도전체(DAT)로 형성된 부분은 데이터선(171), 구동 전압선(172) 및 유기 발광 다이오드(OLED)에 연결되는 배선뿐이다. 그 외의 대부분은 반도체층(PS) 및 제1 게이트 도전체(GAT1)로 이루어 지며, 게이트 전극을 포함하는 부분은 제1 게이트 도전체(GAT1)로 형성되며, 트랜지스터의 채널, 제1 전극 및 제2 전극에 해당하는 부분은 반도체층(PS)으로 형성됨을 확인할 수 있다.
복수의 트랜지스터(T1, T2, T3-1, T3-2, T4-1, T4-2, T5, T6, T7)는 구동 트랜지스터(T1)를 포함하며, 스캔선(151)에 연결되어 있는 스위칭 트랜지스터, 즉, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3-1, T3-2)를 포함하고, 그 외의 트랜지스터는 유기 발광 다이오드(OLED)를 동작시키는데 필요한 동작을 하기 위한 트랜지스터(이하 '보상 트랜지스터'라 함)이다. 이러한 보상 트랜지스터(T4-1, T4-2, T5, T6, T7)는 제4 트랜지스터(T4-1, T4-2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있다.
복수의 신호선(151, 152, 153, 157, 171, 172, 741)은 스캔선(151), 전단 스캔선(152), 발광 제어선(153), 초기화 전압선(157), 데이터선(171), 구동 전압선(172) 및 공통 전압선(741)을 포함할 수 있다. 제7 트랜지스터(T7)의 게이트 전극(G7)에 인가되는 바이패스 신호(GB)는 전단 스캔선(152)의 일부이거나 전기적으로 연결되어 있을 수 있다.
스캔선(151)은 게이트 구동부(도시되지 않음)에 연결되어 스캔 신호(Sn)를 스위칭 트랜지스터, 즉, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 전달한다. 전단 스캔선(152)은 게이트 구동부에 연결되어 전단에 위치하는 화소(PX)에 인가되는 전단 스캔 신호(Sn-1)를 제4 트랜지스터(T4)에 전달한다. 발광 제어선(153)은 발광 제어부(도시되지 않음)에 연결되어 있으며, 유기 발광 다이오드(OLED)가 발광하는 시간을 제어하는 발광 제어 신호(EM)를 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 전달한다. 바이패스 신호(GB)는 제7 트랜지스터(T7)의 게이트 전극(G7)에 전달되며, 실시예에 따라서는 전단 스캔 신호(Sn-1)와 동일한 신호를 전달할 수 있다.
데이터선(171)은 데이터 구동부(도시되지 않음)에서 생성되는 데이터 전압(Dm)를 전달하는 배선으로 데이터 전압(Dm)에 따라서 유기 발광 다이오드(OLED; '유기 발광 소자'라고도 함)가 발광하는 휘도가 변한다. 구동 전압선(172)은 구동 전압(ELVDD)을 인가하며, 초기화 전압선(157)은 구동 트랜지스터(T1)를 초기화시키는 초기화 전압(Vint)을 전달하며, 공통 전압선(741)은 공통 전압(ELVSS)을 인가한다. 구동 전압선(172), 초기화 전압선(157) 및 공통 전압선(741)에 인가되는 전압은 각각 일정한 전압이 인가될 수 있다.
이하에서는 복수의 트랜지스터에 대하여 살펴본다.
먼저, 구동 트랜지스터(T1)는 인가되는 데이터 전압(Dm)에 따라서 출력되는 전류의 크기를 조절하는 트랜지스터로, 출력되는 구동 전류(Id)가 유기 발광 다이오드(OLED)로 인가되어 데이터 전압(Dm)에 따라서 유기 발광 다이오드(OLED)의 밝기가 조절된다. 이를 위하여 구동 트랜지스터(T1)의 제1 전극(S1)은 구동 전압(ELVDD)을 인가 받을 수 있도록 배치되어, 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제1 전극(S1)은 제2 트랜지스터(T2)의 제2 전극(D2)과도 연결되어 데이터 전압(Dm)도 인가 받는다. 제2 전극(D1; 출력측 전극)은 유기 발광 다이오드(OLED)를 향하여 전류를 출력할 수 있도록 배치되어, 제6 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드와 연결되어 있다. 한편, 게이트 전극(G1)은 유지 축전기(Cst)의 일 전극(제2 유지 전극(E2))과 연결되어 있다. 이에 유지 축전기(Cst)에 저장된 전압에 따라서 게이트 전극(G1)의 전압이 변하고 그에 따라 구동 트랜지스터(T1)가 출력하는 구동 전류(Id)가 변경된다.
제2 트랜지스터(T2)는 데이터 전압(Dm)을 화소(PX)내로 받아들이는 트랜지스터이다. 게이트 전극(G2)은 스캔선(151)과 연결되어 있고, 제1 전극(S2)은 데이터선(171)과 연결되어 있다. 제2 트랜지스터(T2)의 제2 전극(D2)은 구동 트랜지스터(T1)의 제1 전극(S1)과 연결되어 있다. 스캔선(151)을 통해 전달되는 스캔 신호(Sn)에 따라 제2 트랜지스터(T2)가 켜지면, 데이터선(171)을 통해 전달되는 데이터 전압(Dm)이 구동 트랜지스터(T1)의 제1 전극(S1)으로 전달된다.
제3 트랜지스터(T3)는 데이터 전압(Dm)이 구동 트랜지스터(T1)를 거치면서 변화된 보상 전압(Dm + Vth의 전압)이 유지 축전기(Cst)의 제2 유지 전극(E2)에 전달되도록 하는 트랜지스터이다. 제3 트랜지스터(T3)는 직렬 연결된 제3-1 트랜지스터(T3-1) 및 제3-2 트랜지스터(T3-2)를 포함한다. 두 트랜지스터(T3-1, T3-2)의 게이트 전극(G3-1, G3-2)는 모두 스캔선(151)과 연결되어 있다. 제3-2 트랜지스터(T3-2)의 제1 전극(S3-2)은 구동 트랜지스터(T1)의 제2 전극(D1)과 연결되어 있고, 제3-1 트랜지스터(T3-1)의 제2 전극(D3-1)은 유지 축전기(Cst)의 제2 유지 전극(E2) 및 구동 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있다. 또한, 제3-1 트랜지스터(T3-1)의 제1 전극(S3-1)과 제3-2 트랜지스터(T3-2)의 제2 전극(D3-2)은 연결 노드에서 서로 연결되어 있다. 제3 트랜지스터(T3)를 하나의 트랜지스터로 기술하는 경우에는 제3-2 트랜지스터(T3-2)의 제1 전극(S3-2)이 제3 트랜지스터(T3)의 제1 전극이 되고, 제3-1 트랜지스터(T3-1)의 제2 전극(D3-1)이 제3 트랜지스터(T3)의 제2 전극이 된다. 제3 트랜지스터(T3)는 스캔선(151)을 통해 전달받은 스캔 신호(Sn)에 따라 켜져서 구동 트랜지스터(T1)의 게이트 전극(G1)과 제2 전극(D1)을 연결시키고, 구동 트랜지스터(T1)의 제2 전극(D1)과 유지 축전기(Cst)의 제2 유지 전극(E2)도 연결시킨다.
제4 트랜지스터(T4)는 구동 트랜지스터(T1)의 게이트 전극(G1) 및 유지 축전기(Cst)의 제2 유지 전극(E2)을 초기화시키는 역할을 한다.
제4 트랜지스터(T4)는 직렬 연결된 제4-1 트랜지스터(T4-1) 및 제4-2 트랜지스터(T4-2)를 포함한다. 두 게이트 전극(G4-1, G4-2)은 전단 스캔선(152)과 연결되어 있고, 제4-2 트랜지스터(T4-2)의 제2 전극(D4-2)은 초기화 전압선(157)과 연결되어 있다. 제4-1 트랜지스터(T4-1)의 제1 전극(S4-1)은 제3-1 트랜지스터(T3-1)의 제2 전극(D3-1)을 경유하여 유지 축전기(Cst)의 제2 유지 전극(E2) 및 구동 트랜지스터(T1)의 게이트 전극(G1)에 연결되어 있다. 제4 트랜지스터(T4)는 전단 스캔선(152)을 통해 전달받은 전단 스캔 신호(Sn-1)에 따라 초기화 전압(Vint)을 구동 트랜지스터(T1)의 게이트 전극(G1) 및 유지 축전기(Cst)의 제2 유지 전극(E2)에 전달한다. 이에 따라 구동 트랜지스터(T1)의 게이트 전극(G1)의 게이트 전압 및 유지 축전기(Cst)가 초기화된다. 초기화 전압(Vint)는 저전압값을 가져 구동 트랜지스터(T1)를 턴 온 시킬 수 있는 전압일 수 있다.
제5 트랜지스터(T5)는 구동 전압(ELVDD)을 구동 트랜지스터(T1)에 전달시키는 역할을 한다. 게이트 전극(G5)은 발광 제어선(153)과 연결되어 있고, 제1 전극(S5)은 구동 전압선(172)과 연결되어 있다. 제5 트랜지스터(T5)의 제2 전극(D5)은 구동 트랜지스터(T1)의 제1 전극(S1)과 연결되어 있다.
제6 트랜지스터(T6)는 구동 트랜지스터(T1)에서 출력되는 구동 전류(Id)를 유기 발광 다이오드(OLED)로 전달하는 역할을 한다. 게이트 전극(G6)은 발광 제어선(153)과 연결되어 있고, 제1 전극(S6)은 구동 트랜지스터(T1)의 제2 전극(D1)과 연결되어 있다. 제6 트랜지스터(T6)의 제2 전극(D6)은 유기 발광 다이오드(OLED)의 애노드와 연결되어 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어선(153)을 통해 전달받은 발광 제어 신호(EM)에 따라 동시에 켜지며, 제5 트랜지스터(T5)를 통하여 구동 전압(ELVDD)이 구동 트랜지스터(T1)의 제1 전극(S1)에 인가되면, 구동 트랜지스터(T1)의 게이트 전극(G1)의 전압(즉, 유지 축전기(Cst)의 제2 유지 전극(E2)의 전압)에 따라서 구동 트랜지스터(T1)가 구동 전류(Id)를 출력한다. 출력된 구동 전류(Id)는 제6 트랜지스터(T6)를 통하여 유기 발광 다이오드(OLED)에 전달된다. 유기 발광 다이오드(OLED)에 전류(Ioled)가 흐르게 되면서 유기 발광 다이오드(OLED)가 빛을 방출한다.
제7 트랜지스터(T7)는 유기 발광 다이오드(OLED)의 애노드를 초기화시키는 역할을 한다. 게이트 전극(G7)은 전단 스캔선(152)과 연결되어 있고, 제1 전극(S7)은 유기 발광 다이오드(OLED)의 애노드와 연결되어 있고, 제2 전극(D7)은 초기화 전압선(157)과 연결되어 있다. 바이패스 신호(GB)에 따라 제7 트랜지스터(T7)가 턴 온 되면 초기화 전압(Vint)이 유기 발광 다이오드(OLED)의 애노드로 인가되어 초기화된다.
유지 축전기(Cst)의 제1 유지 전극(E1)은 구동 전압선(172)과 연결되어 있으며, 제2 유지 전극(E2)은 구동 트랜지스터(T1)의 게이트 전극(G1), 제3 트랜지스터(T3)의 제2 전극(D3) 및 제4 트랜지스터(T4)의 제2 전극(D4)과 연결되어 있다. 그 결과 제2 유지 전극(E2)은 구동 트랜지스터(T1)의 게이트 전극(G1)의 전압을 결정하며, 제3 트랜지스터(T3)의 제2 전극(D3)을 통하여 데이터 전압(Dm)을 인가 받거나, 제4 트랜지스터(T4)의 제2 전극(D4)을 통하여 초기화 전압(Vint)을 인가 받는다.
또한, 도 19의 실시예에서는 제3 트랜지스터(T3)내의 연결 노드가 구동 전압선(172)의 확장부와 중첩하고 있어 신호 변화가 줄어들고, 화소(PX)의 출력 전압도 안정화된다.
한편, 유기 발광 다이오드(OLED)의 애노드는 제6 트랜지스터(T6)의 제2 전극(D6) 및 제7 트랜지스터(T7)의 제1 전극(S7)과 연결되어 있으며, 캐소드는 공통 전압(ELVSS)을 전달하는 공통 전압선(741)과 연결되어 있다.
도 19의 실시예에서 화소 회로는 7개의 트랜지스터(T1-T7)와 1개의 축전기(Cst)를 포함하지만 이에 제한되지 않으며, 트랜지스터의 수와 축전기의 수, 그리고 이들의 연결은 다양하게 변경 가능하다. 실시예에 따라서는 제7 트랜지스터(T7)가 생략될 수도 있다.
도시되지 않았지만, 유기 발광 표시 장치는 영상이 표시되는 표시 영역을 포함하고, 표시 영역에는 이러한 화소(PX)가 행렬 등 다양한 방식으로 배열되어 있다.
일 실시예에 따른 유기 발광 표시 장치의 한 화소의 동작에 대해 도 19 및 도 20을 참고하여 설명한다.
초기화 구간 동안 로우 레벨의 전단 스캔 신호(Sn-1)가 전단 스캔선(152)을 통해 화소(PX)로 공급된다.　그러면, 이를 인가 받은 제4 트랜지스터(T4)가 켜져, 초기화 전압(Vint)이 제4 트랜지스터(T4)를 통해 구동 트랜지스터(T1)의 게이트 전극(G1) 및 유지 축전기(Cst)의 제2 유지 전극(E2)에 인가된다. 그 결과 구동 트랜지스터(T1) 및 유지 축전기(Cst)가 초기화된다. 초기화 전압(Vint)의 전압이 저전압을 가져 구동 트랜지스터(T1)이 턴 온 될 수 있다.
한편, 초기화 구간 동안에는 로우 레벨의 바이패스 신호(GB)도 제7 트랜지스터(T7)로 인가된다. 이를 인가 받은 제7 트랜지스터(T7)가 턴 온 되어 초기화 전압(Vint)이 제7 트랜지스터(T7)를 통해 유기 발광 다이오드(OLED)의 애노드로 인가된다. 그 결과 유기 발광 다이오드(OLED)의 애노드도 초기화된다.
이후, 데이터 기입 구간 동안 스캔선(151)을 통해 로우 레벨의 스캔 신호(Sn)가 화소(PX)로 공급된다.　로우 레벨의 스캔 신호(Sn)에 의하여 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 켜진다.
제2 트랜지스터(T2)가 턴 온 되면, 데이터 전압(Dm)가 제2 트랜지스터(T2)를 지나 구동 트랜지스터(T1)의 제1 전극(S1)으로 입력된다.
또한, 데이터 기입 구간 동안 제3 트랜지스터(T3)가 턴 온 되고, 그 결과 구동 트랜지스터(T1)의 제2 전극(D2)는 게이트 전극(G1) 및 유지 축전기(Cst)의 제2 유지 전극(E2)과 전기적으로 연결된다. 구동 트랜지스터(T1)의 게이트 전극(G1)과 제2 전극(D2)이 연결되어 다이오드 연결된다. 또한, 구동 트랜지스터(T1)는 초기화 구간 동안 게이트 전극(G1)에 저전압(초기화 전압(Vint))가 인가되어 있어 턴 온 된 상태이다. 그 결과 구동 트랜지스터(T1)의 제1 전극(S1)으로 입력되는 데이터 전압(Dm)는 구동 트랜지스터(T1)의 채널을 지나 제2 전극(D1)에서 출력된 후 제3 트랜지스터(T3)를 거쳐 유지 축전기(Cst)의 제2 유지 전극(E2)에 저장된다.
이 때, 제2 유지 전극(E2)에 인가되는 전압은 구동 트랜지스터(T1)의 문턱전압(Vth)에 따라 변경되며, 구동 트랜지스터(T1)의 제1 전극(S1)에 데이터 전압(Dm)이 걸리고, 구동 트랜지스터(T1)의 게이트 전극(G1)에 초기화 전압(Vint)이 걸리는 경우, 제2 전극(D1)으로 출력되는 전압은 Vgs + Vth를 가질 수 있다. 여기서 Vgs는 구동 트랜지스터(T1)의 게이트 전극(G1)과 제1 전극(S1)에 걸리는 전압의 차이이므로 Dm - Vint 값을 가질 수 있다. 그러므로 제2 전극(D1)에서 출력되어 제2 유지 전극(E2)에 저장되는 전압은 Dm - Vint + Vth 값을 가질 수 있다.
그 후, 발광 구간 동안, 발광 제어선(153)으로부터 공급되는 발광 제어 신호(EM)가 로우 레벨의 값을 가져, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 켜진다. 그 결과 구동 트랜지스터(T1)의 제1 전극(S1)에는 구동 전압(ELVDD)이 인가되며, 구동 트랜지스터(T1)의 제2 전극(D1)은 유기 발광 다이오드(OLED)와 연결된다. 구동 트랜지스터(T1)는 게이트 전극(G1)의 전압과 제1 전극(S1)의 전압(즉, 구동 전압(ELVDD)) 간의 전압 차에 따라 구동 전류(Id)가 발생한다. 구동 트랜지스터(T1)의 구동 전류(Id)는 Vgs - Vth의 제곱값에 비례한 값을 가질 수 있다. 여기서 Vgs의 값은 유지 축전기(Cst)의 양단에 걸리는 전압차와 같으며, Vgs 값은 Vg - Vs의 값이므로 Dm - Vint + Vth - ELVDD 값을 가진다. 여기서 Vth값을 빼서 Vgs - Vth의 값을 구하면, Dm - Vint - ELVDD값을 가진다. 즉, 구동 트랜지스터(T1)의 구동 전류(Id)는 구동 트랜지스터(T1)의 문턱 전압(Vth)에 무관한 전류를 출력으로 가진다.
그러므로, 각 화소(PX)에 위치하는 구동 트랜지스터(T1)가 공정 산포로 인해 서로 다른 문턱 전압(Vth)을 가지더라도 구동 트랜지스터(T1)의 출력 전류를 일정하게 할 수 있어, 특성의 불균일성을 개선할 수 있다.
이상의 계산식에서 Vth 값은 다결정 반도체를 사용하는 P형 트랜지스터인 경우 0보다 약간 큰 값이나 또는 음의 값을 가질 수 있다. 또한, 전압을 계산하는 방향에 따라 + 및 -의 표현이 변경될 수 있다. 하지만, 구동 트랜지스터(T1)의 출력 전류인 구동 전류(Id)를 문턱 전압(Vth)에 무관한 값을 가지도록 할 수 있다는 점에는 변함이 없다.
이상과 같은 발광 구간이 종료하면 다시 초기화 구간이 위치하여 처음부터 다시 같은 동작을 반복하게 된다.
복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 제1 전극 및 제2 전극은 전압 또는 전류가 인가되는 방향에 따라서 하나는 소스 전극이고 다른 하나는 드레인 전극이 될 수 있다.
한편, 실시예에 따라서는 초기화 구간에서의 제7 트랜지스터(T7)가 유기 발광 다이오드(OLED)의 애노드를 초기화시키면서, 구동 트랜지스터(T1)가 실제 턴 온 되지 않는 조건에서 방출하는 소량의 전류도 유기 발광 다이오드(OLED)쪽으로 흐르지 못하도록 할 수 있다. 이때 소량의 전류는 바이패스 전류(Ibp)로 제7 트랜지스터(T7)를 통해 초기화 전압(Vint)단으로 방출된다. 그 결과 유기 발광 다이오드(OLED)가 불필요한 빛을 방출하지 않게 되어, 블랙 계조를 더욱 명확하게 표시하고, 대비비(contrast ratio)도 향상시키도록 할 수 있다. 이러한 경우 바이패스 신호(GB)가 전단 스캔 신호(Sn-1)와 다른 타이밍의 신호일 수도 있다. 실시예에 따라서는 제7 트랜지스터(T7)가 생략될 수도 있다.
이하에서는 도 1 및 도 2의 실시예와 다른 구조를 가지는 실시예에 대하여 도 21을 통하여 살펴본다.
도 21은 또 다른 실시예에 따른 유기 발광 표시 장치의 한 화소 영역의 배치도이다.
도 21은 도 1과 달리 제7 트랜지스터(T7)의 위치가 반도체층(PS)의 다른 위치에 형성되어 있다.
이를 위하여 도 1의 실시예와 다른 구조를 가지는 도핑 마스크(PBLK)를 사용하였다. 이를 명확하게 보이기 위하여 도 21은 도 1과 달리 도핑 마스크(PBLK)를 추가적으로 도시하였다. 도핑 마스크(PBLK)는 도핑 후에 생략되므로 완성된 화소(PX)에서는 확인할 수 없는 층이지만, 도 1과의 차이를 명확하게 보이고자 추가하였다.
도 21의 실시예에서는 도핑 마스크(PBLK)가 도 1의 실시예와 달라 반도체층(PS)중 도핑되는 위치가 다르다. 특히 제7 트랜지스터(T7) 주변의 도핑 위치가 다르며, 그 결과 도 21에서 도시하고 있는 바와 같이 제4-2 트랜지스터(T4-2)의 채널로부터 제7 트랜지스터(T7)의 채널이 멀리 형성되어 있다.
즉, 반도체층(PS) 중 도핑되어 있는 부분은 전단 스캔선(152)과 중첩하더라도 트랜지스터의 채널을 형성할 수 없고, 도핑되지 않은 반도체층(PS)만이 전단 스캔선(152)과 중첩하면서 제7 트랜지스터(T7)의 채널을 형성한다.
도 21을 참고하면, 트랜지스터의 채널은 제1 게이트 도전체층과 반도체층(PS)중 도핑되지 않은 층이 중첩하는 영역에 형성되므로, 도 1 또는 도 21의 실시예와 다른 도핑 마스크(PBLK)를 사용하면 화소(PX)를 구성하는 각 트랜지스터가 형성되는 위치를 변경시킬 수 있다. 이러한 변형예는 도 21에 한하지 않으며, 다양한 변형예를 가질 수 있다.
도 21의 실시예도 도 1의 실시예와 동일한 효과를 가진다. 즉, 하나의 화소에 형성되는 접촉 구멍의 개수를 줄여 화소가 차지하는 면적이 줄어 들어 고 해상도의 화소에도 적용할 수 있다. 또한, 제4 트랜지스터(T4)의 주변에서 게이트 전극과 반도체층이 중첩하는 영역 중 일부 영역을 도핑하여 직렬 연결된 두 트랜지스터(T4-1, T4-2)를 형성하더라도 차지하는 면적을 작게 하여 화소(PX)의 면적을 줄일 수 있다. 또한, 제4 트랜지스터(T4)와 같은 구조에서는 도핑 마스크(PBLK)가 오정렬되더라도 제4 트랜지스터(T4)의 채널의 길이는 변하지 않는 장점을 가진다. 또한, 반도체층에 확장부(PSE, PSE2)를 추가하고, 확장부(PSE, PSE2)가 상부의 제1 게이트 도전체와 중첩하면서 직접 연결되도록 하여 화소(PX)가 차지하는 면적을 줄일 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 111: 베리어층
112: 버퍼층 126: 유지선
141: 제1 게이트 절연막 142: 제2 게이트 절연막
151: 스캔선 152: 전단 스캔선
153: 발광 제어선 155: 게이트 전극
157: 초기화 전압선 160: 층간 절연막
171: 데이터선 172: 구동 전압선
180: 보호막 51, 54, 62, 67, 68, 69, 81: 오프닝
73: 데이터 연결 부재 741: 공통 전압선
T1, T2, T3-1, T3-2, T4-1, T4-2, T5, T6, T7: 트랜지스터
S1, S2, S3-1, S3-2, S4-1, S4-2, S5, S6, S7: 제1 전극
D1, D2, D3-1, D3-2, D4-1, D4-2, D5, D6, D7: 제2 전극
Cst: 유지 축전기 E1, E2: 유지 전극
PBLK: 도핑 마스크 PS: 반도체층
PSE, PSE2: 확장부 PX: 화소

Claims (20)

  1. 기판;
    상기 기판 위에 위치하는 반도체층;
    상기 반도체층을 덮는 제1 게이트 절연막;
    상기 제1 게이트 절연막 위에 위치하는 제1 게이트 도전체;
    상기 제1 게이트 도전체를 덮는 제2 게이트 절연막;
    상기 제2 게이트 절연막 위에 위치하는 제2 게이트 도전체;
    상기 제2 게이트 도전체를 덮는 층간 절연막; 및
    상기 층간 절연막 위에 위치하는 데이터 도전체를 포함하며,
    상기 반도체층은 도핑 영역 및 도핑되지 않은 영역을 포함하며,
    상기 제1 게이트 도전체와 중첩하는 상기 반도체층은 상기 도핑되지 않은 영역의 사이에 상기 도핑 영역이 위치하는 유기 발광 표시 장치.
  2. 제1항에서,
    상기 도핑 영역의 양측에 위치하는 상기 도핑되지 않은 영역에는 각각 제4-1 트랜지스터 및 제4-2 트랜지스터의 채널이 위치하며, 상기 도핑 영역에는 상기 제4-1 트랜지스터의 일 전극 및 상기 제4-2 트랜지스터의 일 전극이 위치하는 유기 발광 표시 장치.
  3. 제2항에서,
    상기 도핑 영역에는 상기 제4-2 트랜지스터의 제1 전극 및 상기 제4-1 트랜지스터의 제2 전극이 위치하는 유기 발광 표시 장치.
  4. 제3항에서,
    상기 도핑 영역 및 상기 도핑 영역의 양측에 위치하는 상기 도핑되지 않은 영역을 포함하는 상기 반도체층은 일 방향으로 연장되는 직선 구조를 가지는 유기 발광 표시 장치.
  5. 제4항에서,
    상기 제1 게이트 도전체는 전단 스캔선을 포함하며,
    상기 전단 스캔선은 상기 도핑 영역 및 상기 도핑되지 않은 영역을 덮는 확장 영역을 가지는 유기 발광 표시 장치.
  6. 제1항에서,
    상기 반도체층은 확장부를 더 포함하며,
    상기 제1 게이트 절연막은 상기 확장부를 노출시키는 오프닝을 포함하고,
    상기 제1 게이트 도전체는 상기 오프닝을 통하여 상기 확장부와 직접 연결되는 유기 발광 표시 장치.
  7. 제6항에서,
    상기 제1 게이트 도전체는 구동 트랜지스터의 게이트 전극인 유기 발광 표시 장치.
  8. 제7항에서,
    상기 제2 게이트 도전체는 확장된 부분을 포함하는 유지선을 포함하며,
    상기 구동 트랜지스터의 상기 게이트 전극은 이와 중첩하는 상기 유지선의 상기 확장된 부분 및 그 사이에 위치하는 상기 제2 게이트 절연막과 함께 유지 축전기를 형성하는 유기 발광 표시 장치.
  9. 제8항에서,
    상기 유지선에는 구동 전압이 인가되는 유기 발광 표시 장치.
  10. 제9항에서,
    상기 데이터 도전체는 확장부를 포함하는 구동 전압선을 포함하며,
    상기 구동 전압선의 확장부는 상기 층간 절연막에 형성된 오프닝을 통하여 상기 유지선과 직접 연결되어 있는 유기 발광 표시 장치.
  11. 제10항에서,
    상기 구동 전압선의 상기 확장부는 직렬 연결된 제3-1 트랜지스터 및 제3-2 트랜지스터의 연결 노드의 적어도 일부분을 가리는 유기 발광 표시 장치.
  12. 제11항에서,
    상기 연결 노드는 상기 반도체층에 위치하며, 도핑되어 있지 않은 유기 발광 표시 장치.
  13. 제11항에서,
    상기 제1 게이트 도전체는 스캔선을 더 포함하고,
    상기 반도체층은 상측으로 연장되면서 상기 제3-2 트랜지스터의 채널을 지나 좌측으로 꺾인 후 다시 하측으로 꺾이면서 상기 제3-1 트랜지스터의 채널을 지나는 구조를 가지며,
    상기 스캔선은 상기 제3-2 트랜지스터의 상기 채널 및 상기 제3-1 트랜지스터의 상기 채널과 중첩하는 유기 발광 표시 장치.
  14. 제13항에서,
    상기 반도체층의 상기 확장부는 상기 제3-1 트랜지스터의 상기 채널을 지나 위치하는 유기 발광 표시 장치.
  15. 제14항에서,
    상기 반도체층은 상기 제3-1 트랜지스터의 상기 채널을 지나 좌측으로 꺾인 후 다시 상측으로 꺾이면서 제4-1 트랜지스터 및 제4-2 트랜지스터의 채널을 순차적으로 만나는 유기 발광 표시 장치.
  16. 제1항에서,
    상기 반도체층은 제2 확장부를 더 포함하며,
    상기 제1 게이트 절연막은 상기 제2 확장부를 노출시키는 오프닝을 포함하고,
    상기 제1 게이트 도전체는 상기 오프닝을 통하여 상기 확장부와 직접 연결되는 유기 발광 표시 장치.
  17. 제16항에서,
    상기 제1 게이트 도전체는 초기화 전압선인 유기 발광 표시 장치.
  18. 제1항에서,
    상기 제1 게이트 도전체는 스캔선, 전단 스캔선, 초기화 전압선을 포함하고,
    상기 데이터 도전체는 데이터선 및 구동 전압선을 포함하며,
    하나의 화소는
    빛을 방출하는 유기 발광 소자;
    상기 스캔선 및 상기 데이터선에 연결되어 있는 제2 트랜지스터;
    상기 유기 발광 소자에 전류를 인가하는 구동 트랜지스터를 포함하는 유기 발광 표시 장치.
  19. 제18항에서,
    상기 제1 게이트 도전체는 발광 제어선을 더 포함하며,
    상기 화소는
    상기 발광 제어선에 연결되어 있는 제5 트랜지스터 및 제6 트랜지스터를 더 포함하는 유기 발광 표시 장치.
  20. 제19항에서,
    상기 화소는
    직렬 연결되어 있는 제3-1 트랜지스터 및 제3-2 트랜지스터 및
    직렬 연결되어 있는 제4-1 트랜지스터 및 제4-2 트랜지스터를 더 포함하는 유기 발광 표시 장치.
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