KR20170049705A - 유기 발광 표시 장치 - Google Patents

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Abstract

유기 발광 표시 장치는 기판, 상기 기판 상에 위치하는 복수의 유기 발광 소자들, 상기 기판과 상기 복수의 유기 발광 소자들 사이에 위치하고, 상기 복수의 유기 발광 소자들 각각과 연결된 액티브 패턴을 포함하는 복수의 트랜지스터들을 포함하는 복수의 화소 회로들, 및 상기 복수의 화소 회로들을 가로지르며, 상기 복수의 트랜지스터들 중 일부 트랜지스터의 상기 액티브 패턴과 중첩하는 쉴드층을 포함한다.

Description

유기 발광 표시 장치{ORGANIC LIGHT EMITTING DIODE DISPLAY}
본 발명은 유기 발광 표시 장치에 관한 것이다.
일반적으로, 평판 표시 장치의 대표적인 예로서, 유기 발광 표시 장치(organic light emitting display), 액정 표시 장치(liquid crystal display) 및 플라즈마 디스플레이 패널(plasma display panel) 등이 있다.
이 중, 유기 발광 표시 장치는 복수의 박막 트랜지스터 및 복수의 박막 트랜지스터와 연결된 유기 발광 소자를 포함한다.
유기 발광 소자는 박막 트랜지스터를 통해 유기 발광 소자로 공급되는 전압에 대응하는 휘도의 빛을 발광한다.
본 발명의 일 실시예는, 유기 발광 소자와 연결된 박막 트랜지스터의 트랜지스터 특성이 향상된 유기 발광 표시 장치를 제공하고자 한다.
본 발명의 일 측면은 기판, 상기 기판 상에 위치하는 복수의 유기 발광 소자들, 상기 기판과 상기 복수의 유기 발광 소자들 사이에 위치하고, 상기 복수의 유기 발광 소자들 각각과 연결된 액티브 패턴을 포함하는 복수의 트랜지스터들을 포함하는 복수의 화소 회로들, 및 상기 복수의 화소 회로들을 가로지르며, 상기 복수의 트랜지스터들 중 일부 트랜지스터의 상기 액티브 패턴과 중첩하는 쉴드층을 포함하는 유기 발광 표시 장치를 제공한다.
상기 쉴드층은 복수의 쉴드 라인들을 포함하며, 상기 복수의 쉴드 라인들 각각은 일 방향으로 이격되어 상기 일 방향과 교차하는 타 방향으로 연장될 수 있다.
상기 복수의 쉴드 라인들은 서로 연결될 수 있다.
상기 기판은, 상기 복수의 유기 발광 소자들이 위치하는 표시 영역, 및 상기 표시 영역과 이웃하는 비표시 영역을 포함하며, 상기 쉴드층은, 상기 비표시 영역에서 상기 일 방향으로 연장되어 상기 복수의 쉴드 라인들과 연결된 연결 라인을 더 포함할 수 있다.
상기 쉴드층은 상기 기판의 배면에 위치할 수 있다.
상기 기판의 배면에 위치하는 보강 기판을 더 포함하며, 상기 쉴드층은 상기 기판과 상기 보강 기판 사이에 위치할 수 있다.
상기 기판은 상기 보강 기판의 단부를 노출하는 챔퍼부를 더 포함하며, 상기 연결 라인은 상기 챔퍼부에 의해 노출될 수 있다.
상기 쉴드층은 상기 기판과 상기 액티브 패턴 사이에 위치할 수 있다.
상기 쉴드층은 상기 기판의 배면에 위치할 수 있다.
상기 쉴드층에는 전원이 공급될 수 있다.
상기 복수의 트랜지스터들은, 상기 기판 상에 위치하는 제1 채널을 포함하는 제1 액티브 패턴 및 상기 제1 액티브 패턴 상에 위치하는 제1 게이트 전극을 포함하는 제1 트랜지스터를 포함하며, 상기 쉴드층은 상기 제1 액티브 패턴의 상기 제1 채널과 중첩할 수 있다.
상기 제1 게이트 전극 상에서 상기 제1 게이트 전극과 중첩하고 있으며, 상기 제1 게이트 전극과 커패시터를 형성하는 커패시터 전극을 더 포함하며, 상기 쉴드층은 상기 커패시터 전극과 중첩할 수 있다.
상기 복수의 트랜지스터들은, 상기 제1 액티브 패턴과 연결된 제2 액티브 패턴 및 상기 제2 액티브 패턴 상에 위치하는 제2 게이트 전극을 포함하는 제2 트랜지스터, 및 상기 제1 액티브 패턴과 상기 제1 게이트 전극 사이를 연결하는 제3 채널을 포함하는 제3 액티브 패턴 및 상기 제3 액티브 패턴 상에 위치하는 제3 게이트 전극을 포함하는 제3 트랜지스터를 더 포함하며, 상기 쉴드층은 상기 제3 액티브 패턴의 상기 제3 채널과 중첩할 수 있다.
상기 쉴드층은 상기 제2 액티브 패턴과 비중첩할 수 있다.
상기 유기 발광 표시 장치는, 상기 제2 액티브 패턴 상에 위치하여 상기 제2 액티브 패턴 및 상기 제3 액티브 패턴 각각을 가로지르며, 상기 제2 게이트 전극 및 상기 제3 게이트 전극과 연결된 제1 스캔 라인, 상기 제1 스캔 라인 상에 위치하여 상기 제1 스캔 라인을 가로지르며, 상기 제2 액티브 패턴과 연결된 데이터 라인, 및 상기 제1 스캔 라인 상에 위치하여 상기 데이터 라인과 이격되어 상기 제1 스캔 라인을 가로지르며, 상기 제1 액티브 패턴과 연결된 구동 전원 라인을 더 포함할 수 있다.
상기 복수의 트랜지스터들은, 상기 제1 게이트 전극 및 제3 액티브 패턴과 연결된 제4 액티브 패턴 및 상기 제4 액티브 패턴 상에 위치하는 제4 게이트 전극을 포함하는 제4 트랜지스터를 더 포함하며, 상기 유기 발광 표시 장치는, 상기 제4 액티브 패턴 상에 위치하여 상기 제4 액티브 패턴을 가로지르며, 상기 제4 게이트 전극과 연결된 제2 스캔 라인, 및 상기 제2 스캔 라인 상에 위치하며, 상기 제4 액티브 패턴과 연결된 초기화 전원 라인을 더 포함할 수 있다.
상기 복수의 트랜지스터들은, 상기 제4 액티브 패턴과 연결된 제7 액티브 패턴 및 상기 제7 액티브 패턴 상에 위치하는 제7 게이트 전극을 포함하는 제7 트랜지스터를 더 포함하며, 상기 유기 발광 표시 장치는, 상기 제7 액티브 패턴 상에 위치하여 상기 제7 액티브 패턴을 가로지르며, 상기 제7 게이트 전극과 연결된 제3 스캔 라인을 더 포함할 수 있다.
상기 복수의 트랜지스터들은, 상기 제1 액티브 패턴과 상기 구동 전원 라인 사이를 연결하는 제5 액티브 패턴 및 상기 제5 액티브 패턴 상에 위치하는 제5 게이트 전극을 포함하는 제5 트랜지스터, 및 상기 제1 액티브 패턴과 상기 유기 발광 소자 사이를 연결하는 제6 액티브 패턴 및 상기 제6 액티브 패턴 상에 위치하는 제6 게이트 전극을 포함하는 제6 트랜지스터를 더 포함하며, 상기 유기 발광 표시 장치는, 상기 제5 액티브 패턴 및 상기 제6 액티브 패턴 각각의 상에 위치하여 상기 제5 액티브 패턴 및 상기 제6 액티브 패턴 각각을 가로지르며, 상기 제5 게이트 전극 및 상기 제6 게이트 전극 각각과 연결된 발광 제어 라인을 더 포함할 수 있다.
상기 쉴드층은 상기 제2 액티브 패턴, 상기 제4 액티브 패턴, 상기 제5 액티브 패턴, 상기 제6 액티브 패턴, 상기 제7 액티브 패턴 중 적어도 하나와 비중첩할 수 있다.
또한, 본 발명의 타 측면은 기판, 상기 기판 상에 위치하는 복수의 유기 발광 소자들, 상기 복수의 유기 발광 소자들 각각과 연결된 제1 액티브 패턴과 제1 액티브 패턴 상에 위치하는 제1 게이트 전극을 포함하는 제1 트랜지스터, 및 상기 제1 액티브 패턴과 상기 제1 게이트 전극 사이를 연결하는 제3 액티브 패턴을 포함하는 제3 트랜지스터를 포함하는 복수의 화소 회로들, 및 상기 복수의 화소 회로들을 가로지르며, 상기 제1 액티브 패턴 및 상기 제3액티브 패턴과 중첩하는 쉴드층을 포함하는 유기 발광 표시 장치를 제공한다.
상술한 본 발명의 과제 해결 수단의 일부 실시예 중 하나에 의하면, 유기 발광 소자와 연결된 박막 트랜지스터의 트랜지스터 특성이 향상된 유기 발광 표시 장치가 제공된다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 평면도이다.
도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 일 화소를 나타낸 회로도이다.
도 3은 도 1에 도시된 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 일 화소를 나타낸 배치도이다.
도 4는 도 3의 Ⅳ-Ⅳ를 따른 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치를 나타낸 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치를 나타낸 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 일 실시예에서 설명하고, 그 외의 실시예에서는 일 실시예와 다른 구성에 대해서만 설명하기로 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 때, 이는 다른 부분 "바로 상에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "~상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.
이하, 도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 설명한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 평면도이다. 이하에서, 화소는 이미지를 표시하는 최소 단위를 의미할 수 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 기판(SUB), 복수의 화소들(PX), 복수의 게이트 배선들(GW), 게이트 구동부(GD), 복수의 데이터 배선들(DW), 데이터 구동부(DD), 쉴드층(SLA)을 포함한다.
기판(SUB)은 이미지(image)를 표시하는 표시 영역(DIA) 및 표시 영역(DIA)과 이웃하는 비표시 영역(NDA)을 포함한다. 비표시 영역(NDA)은 표시 영역(DIA)의 테두리를 둘러싸도록 위치할 수 있으나, 이에 한정되지 않고 비표시 영역(NDA)은 표시 영역(DIA)과 이웃하여 위치할 수 있다. 기판(SUB)은 유리, 폴리머 또는 스테인리스 강 등을 포함하는 절연성 기판이다. 기판(SUB)은 플렉서블(flexible)하거나, 스트레처블(stretchable)하거나, 폴더블(foldable)하거나, 벤더블(bendable)하거나, 롤러블(rollable)할 수 있다. 기판(SUB)이 플렉서블(flexible)하거나, 스트레처블(stretchable)하거나, 폴더블(foldable)하거나, 벤더블(bendable)하거나, 롤러블(rollable)함으로써, 유기 발광 표시 장치가 플렉서블(flexible)하거나, 스트레처블(stretchable)하거나, 폴더블(foldable)하거나, 벤더블(bendable)하거나, 롤러블(rollable)할 수 있다.
복수의 화소들(PX)은 기판(SUB)의 표시 영역(DIA)에 대응하여 기판(SUB) 상에 위치하고 있다. 복수의 화소들(PX) 각각은 복수의 게이트 배선들(GW) 및 복수의 데이터 배선들(DW) 각각과 연결되어 있다. 복수의 화소들(PX) 각각은 게이트 배선들(GW)에 의해 스위칭된 데이터 배선들(DW)으로부터 공급된 신호에 대응하는 구동 전류에 상응하는 휘도로 발광하는 유기 발광 소자 및 유기 발광 소자에 흐르는 구동 전류를 제어하기 위한 복수의 박막 트랜지스터 및 하나 이상의 커패시터를 포함하는 화소 회로를 포함한다. 복수의 화소들(PX) 각각은 유기 발광 소자 및 복수의 박막 트랜지스터를 포함하는 화소 회로를 포함하며, 이로 인해 기판(SUB)의 표시 영역(DIA) 상에는 복수의 유기 발광 소자들 및 복수의 유기 발광 소자들 각각에 연결된 복수의 박막 트랜지스터들을 포함하는 복수의 화소 회로들이 위치하고 있다. 화소(PX)에서 화소 회로는 기판(SUB)과 유기 발광 소자(OLED) 사이에 위치하고 있다.
복수의 게이트 배선들(GW) 각각은 게이트 구동부(GD)에 연결되어 복수의 화소들(PX) 각각과 연결되어 있으며, 제1 스캔 라인, 제2 스캔 라인, 제3 스캔 라인, 초기화 전원 라인, 발광 제어 라인을 포함할 수 있다. 제1 스캔 라인, 제2 스캔 라인, 제3 스캔 라인, 초기화 전원 라인, 발광 제어 라인에 대해서는 후술한다.
한편, 제1 스캔 라인, 제2 스캔 라인, 제3 스캔 라인, 초기화 전원 라인, 발광 제어 라인을 포함하는 게이트 배선들(GW)은 게이트 구동부(GD)에 연결되지 않고 기판(SUB)의 패드(pad)를 통해 다른 구동부와 연결될 수 있으며, 이러한 연결은 공지된 다양한 형태로 이루어질 수 있다.
게이트 구동부(GD)는 기판(SUB)의 비표시 영역(NDA)에 위치하고 있으며, 복수의 게이트 배선들(GW)과 연결되어 있다.
복수의 데이터 배선들(DW) 각각은 데이터 구동부(DD)에 연결되어 복수의 화소들(PX) 각각과 연결되어 있으며, 데이터 라인, 구동 전원 라인을 포함할 수 있다. 데이터 라인 및 구동 전원 라인에 대해서는 후술한다.
한편, 데이터 라인, 구동 전원 라인을 포함하는 데이터 배선들(DW)은 데이터 구동부(DD)에 연결되지 않고 기판(SUB)의 패드를 통해 다른 구동부와 연결될 수 있으며, 이러한 연결은 공지된 다양한 형태로 이루어질 수 있다.
데이터 구동부(DD)는 기판(SUB)의 비표시 영역(NDA)에 위치하며, 복수의 데이터 배선들(DW)과 연결되어 있다.
쉴드층(SLA)은 데이터 구동부(DD)와 연결되어 있으며, 복수의 화소들(PX) 각각을 가로지르고 있다. 쉴드층(SLA)은 복수의 연결 라인들(CL) 및 복수의 쉴드 라인들(SL)을 포함한다. 쉴드층(SLA)에는 데이터 구동부(DD) 또는 다른 구동부로부터 전원이 공급되며, 쉴드층(SLA)에 공급되는 전원은 데이터 배선들(DW)에 포함된 구동 전원 라인에 공급되는 전원과 동일할 수 있으나, 이에 한정되지 않고 구동 전원 라인에 공급되는 전원과 다른 전원이 공급될 수 있다.
복수의 연결 라인들(CL) 각각은 기판(SUB)의 비표시 영역(NDA)에 위치하고 있으며, 복수의 쉴드 라인들(SL)과 연결되어 복수의 쉴드 라인들(SL)과 데이터 구동부(DD) 사이를 연결하고 있다.
복수의 쉴드 라인들(SL) 각각은 기판(SUB) 상에서 일 방향으로 이격되어 일 방향과 교차하는 타 방향으로 연장되어 있다. 여기서, 타 방향은 게이트 배선들(GW)이 연장된 방향과 나란한 방향일 수 있으나, 이에 한정되지는 않는다.
복수의 쉴드 라인들(SL)은 연결 라인(CL)을 통해 서로 연결되어 있다. 연결 라인(CL)은 비표시 영역(NDA)에서 일 방향으로 연장되어 복수의 쉴드 라인들(SL)과 연결되어 있다.
한편, 쉴드층(SLA)은 데이터 구동부(DD)에 연결되지 않고 기판(SUB)의 패드를 통해 다른 구동부와 연결될 수 있다.
이하, 도 2를 참조하여 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 일 화소(PX)의 회로를 설명한다.
도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 일 화소를 나타낸 회로도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 일 화소(PX)는 제1 스캔 라인(Sn), 제2 스캔 라인(Sn-1), 제3 스캔 라인(Sn-2), 발광 제어 라인(EM), 초기화 전원 라인(Vin), 데이터 라인(DA), 구동 전원 라인(ELVDD) 각각에 선택적으로 연결되는 복수의 박막 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 커패시터(Cst)를 포함하는 화소 회로(PC), 화소 회로(PC)와 연결된 유기 발광 소자(OLED)를 포함한다.
화소 회로(PC)에 포함된 복수의 박막 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 일부 박막 트랜지스터(T1, T3)에는 상술한 쉴드층(SLA)의 쉴드 라인(SL)이 지나고 있으며, 쉴드 라인(SL)은 일부 박막 트랜지스터(T1, T3)의 액티브 패턴과 중첩하고 있다.
여기서, 제1 스캔 라인(Sn), 제2 스캔 라인(Sn-1), 제3 스캔 라인(Sn-2), 발광 제어 라인(EM), 초기화 전원 라인(Vin)은 상술한 게이트 배선들에 포함될 수 있으며, 데이터 라인(DA), 구동 전원 라인(ELVDD)은 상술한 데이터 배선들에 포함될 수 있다. 제1 스캔 라인(Sn), 제2 스캔 라인(Sn-1), 제3 스캔 라인(Sn-2), 발광 제어 라인(EM), 초기화 전원 라인(Vin), 데이터 라인(DA), 구동 전원 라인(ELVDD) 각각은 서로 동일하거나 또는 서로 다른 재료를 포함할 수 있으며, 기판(SUB) 상에서 서로 동일하거나 또는 서로 다른 층에 위치할 수 있다.
복수의 박막 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7)를 포함한다.
제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)은 제3 박막 트랜지스터(T3)의 제3 드레인 전극(D3), 제4 박막 트랜지스터(T4)의 제4 드레인 전극(D4), 커패시터(Cst)의 일 전극 각각에 연결되어 있고, 제1 소스 전극(S1)은 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2) 및 제5 박막 트랜지스터(T5)의 제5 드레인 전극(D5)에 연결되어 있고, 제1 드레인 전극(D1)은 제3 박막 트랜지스터(T3)의 제3 소스 전극(S3) 및 제6 박막 트랜지스터(T6)의 제6 소스 전극(S6)각각에 연결되어 있다. 제1 박막 트랜지스터(T1)에는 쉴드층(SLA)의 쉴드 라인(SL)이 지나고 있으며, 구체적으로 쉴드 라인(SL)은 화소 회로(PC)를 가로지르며, 제1 박막 트랜지스터(T1)의 액티브와 중첩한다.
제2 박막 트랜지스터(T2)의 제2 게이트 전극(G2)은 제1 스캔 라인(Sn)과 연결되어 있고, 제2 소스 전극(S2)은 데이터 라인(DA)과 연결되어 있으며, 제2 드레인 전극(D2)은 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결되어 있다.
제3 박막 트랜지스터(T3)의 제3 게이트 전극(G3)은 제1 스캔 라인(Sn)과 연결되어 있고, 제3 소스 전극(S3)은 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결되어 있으며, 제3 드레인 전극(D3)은 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)과 연결되어 있다. 제3 박막 트랜지스터(T3)에는 쉴드층(SLA)의 쉴드 라인(SL)이 지나고 있으며, 구체적으로 쉴드 라인(SL)은 화소 회로(PC)를 가로지르며, 제3 박막 트랜지스터(T3)의 액티브와 중첩한다.
제4 박막 트랜지스터(T4)의 제4 게이트 전극(G4)은 제2 스캔 라인(Sn-1)과 연결되어 있고, 제4 소스 전극(S4)은 초기화 전원 라인(Vin)과 연결되어 있으며, 제4 드레인 전극(D4)은 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)과 연결되어 있다.
제5 박막 트랜지스터(T5)의 제5 게이트 전극(G5)은 발광 제어 라인(EM)과 연결되어 있고, 제5 소스 전극(S5)은 구동 전원 라인(ELVDD)과 연결되어 있으며, 제5 드레인 전극(D5)은 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결되어 있다.
제6 박막 트랜지스터(T6)의 제6 게이트 전극(G6)은 발광 제어 라인(EM)과 연결되어 있으며, 제6 소스 전극(S6)은 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결되어 있으며, 제6 드레인 전극(D6)은 유기 발광 소자(OLED)와 연결되어 있다. 제6 박막 트랜지스터(T6)를 통해 제1 박막 트랜지스터(T1)가 유기 발광 소자(OLED)와 연결되어 있다.
제7 박막 트랜지스터(T7)의 제7 게이트 전극(G7)은 제3 스캔 라인(Sn-2)과 연결되어 있고, 제7 소스 전극(S7)은 유기 발광 소자(OLED)와 연결되어 있으며, 제7 드레인 전극(D7)은 제4 박막 트랜지스터(T4)의 제4 소스 전극(S4)과 연결되어 있다.
커패시터(Cst)는 구동 전원 라인(ELVDD)과 연결된 타 전극 및 제1 게이트 전극(G1) 및 제3 박막 트랜지스터(T3)의 제3 드레인 전극(D3)과 연결된 일 전극을 포함한다.
유기 발광 소자(OLED)는 제1 전극, 제1 전극 상에 위치하는 제2 전극, 제1 전극과 제2 전극 사이에 위치하는 유기 발광층을 포함한다. 유기 발광 소자(OLED)의 제1 전극은 제7 박막 트랜지스터(T7)의 제7 소스 전극(S7) 및 제6 박막 트랜지스터(T6)의 제6 드레인 전극(D6) 각각과 연결되어 있으며, 제2 전극은 공통 신호가 공급되는 공통 전원(ELVSS)과 연결된다.
이하, 도 3 및 도 4를 참조하여 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 일 화소의 배치를 설명한다.
이하에서 설명하는 서로 다른 층에 위치하는 구성들 사이에는 절연층들이 위치하며, 이 절연층은 실리콘 질화물 또는 실리콘 산화물 등의 무기 절연층 또는 유기 절연층일 수 있다. 또한, 이 절연층들은 단층 또는 복층으로 형성될 수 있다.
도 3은 도 1에 도시된 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 일 화소를 나타낸 배치도이다. 도 4는 도 3의 Ⅳ-Ⅳ를 따른 단면도이다.
도 3 및 도 4에 도시된 바와 같이, 일 화소는 제1 스캔 라인(Sn), 제2 스캔 라인(Sn-1), 제3 스캔 라인(Sn-2), 발광 제어 라인(EM), 데이터 라인(DA), 구동 전원 라인(ELVDD), 초기화 전원 라인(Vin) 각각에 선택적으로 연결된 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 커패시터(Cst), 게이트 브릿지(GB)를 포함하는 화소 회로 및 화소 회로에 연결된 유기 발광 소자(OLED)를 포함한다. 쉴드층(SLA)의 쉴드 라인(SL)은 화소 회로를 가로지르며, 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각의 제1 액티브 패턴(A1) 및 제3 액티브 패턴(A3) 각각과 중첩하고 있다.
제1 박막 트랜지스터(T1)는 기판(SUB) 상에 위치하며, 제1 액티브 패턴(A1) 및 제1 게이트 전극(G1)을 포함한다.
제1 액티브 패턴(A1)은 제1 소스 전극(S1), 제1 채널(C1), 제1 드레인 전극(D1)을 포함한다. 제1 소스 전극(S1)은 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2) 및 제5 박막 트랜지스터(T5)의 제5 드레인 전극(D5) 각각과 연결되어 있으며, 제1 드레인 전극(D1)은 제3 박막 트랜지스터(T3)의 제3 소스 전극(S3) 및 제6 박막 트랜지스터(T6)의 제6 소스 전극(S6) 각각과 연결되어 있다.
제1 액티브 패턴(A1)은 폴리 실리콘 또는 산화물 반도체로 이루어질 수 있다. 산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(In-Ga-Zn-O), 인듐-아연 산화물(Zn-In-O), 아연-주석 산화물(Zn-Sn-O) 인듐-갈륨 산화물 (In-Ga-O), 인듐-주석 산화물(In-Sn-O), 인듐-지르코늄 산화물(In-Zr-O), 인듐-지르코늄-아연 산화물(In-Zr-Zn-O), 인듐-지르코늄-주석 산화물(In-Zr-Sn-O), 인듐-지르코늄-갈륨 산화물(In-Zr-Ga-O), 인듐-알루미늄 산화물(In-Al-O), 인듐-아연-알루미늄 산화물(In-Zn-Al-O), 인듐-주석-알루미늄 산화물(In-Sn-Al-O), 인듐-알루미늄-갈륨 산화물(In-Al-Ga-O), 인듐-탄탈륨 산화물(In-Ta-O), 인듐-탄탈륨-아연 산화물(In-Ta-Zn-O), 인듐-탄탈륨-주석 산화물(In-Ta-Sn-O), 인듐-탄탈륨-갈륨 산화물(In-Ta-Ga-O), 인듐-게르마늄 산화물(In-Ge-O), 인듐-게르마늄-아연 산화물(In-Ge-Zn-O), 인듐-게르마늄-주석 산화물(In-Ge-Sn-O), 인듐-게르마늄-갈륨 산화물(In-Ge-Ga-O), 티타늄-인듐-아연 산화물(Ti-In-Zn-O), 하프늄-인듐-아연 산화물(Hf-In-Zn-O) 중 어느 하나를 포함할 수 있다. 제1 액티브 패턴(A1)이 산화물 반도체로 이루어지는 경우에는 고온 등의 외부 환경에 취약한 산화물 반도체를 보호하기 위해 별도의 보호층이 추가될 수 있다.
제1 액티브 패턴(A1)의 제1 채널(C1)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 각각은 제1 채널(C1)을 사이에 두고 이격되어 제1 채널(C1)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다.
제1 게이트 전극(G1)은 제1 액티브 패턴(A1)의 제1 채널(C1) 상에 위치하고 있으며, 섬(island) 형태를 가지고 있다. 제1 게이트 전극(G1)은 컨택홀(contact hole)을 통하는 게이트 브릿지(GB)에 의해 제4 박막 트랜지스터(T4)의 제4 드레인 전극(D4) 및 제3 박막 트랜지스터(T3)의 제3 드레인 전극(D3)과 연결되어 있다. 제1 게이트 전극(G1)은 커패시터 전극(CE)과 중첩하고 있으며, 제1 박막 트랜지스터(T1)의 게이트 전극으로서 기능하는 동시에 커패시터(Cst)의 일 전극으로서도 기능할 수 있다. 즉, 제1 게이트 전극(G1)은 커패시터 전극(CE)과 함께 커패시터(Cst)를 형성한다.
제1 액티브 패턴(A1)과 기판(SUB) 사이에는 쉴드층(SLA)의 쉴드 라인(SL)이 위치하고 있다. 제1 액티브 패턴(A1)의 제1 채널(C1)은 쉴드 라인(SL)과 중첩하고 있으며, 쉴드 라인(SL)에 전원이 공급됨으로써, 쉴드 라인(SL)에 공급되는 전원의 극성에 따라 제1 액티브 패턴(A1)의 제1 채널(C1)에 전자 또는 정공 등의 전하(charge)가 축적되기 때문에, 제1 박막 트랜지스터(T1)의 문턱 전압이 조절된다.
즉, 쉴드 라인(SL)을 이용해 제1 박막 트랜지스터(T1)의 문턱 전압을 낮추거나 높일 수 있으며, 제1 박막 트랜지스터(T1)의 문턱 전압을 조절하여 제1 박막 트랜지스터(T1)에 발생될 수 있는 이력 현상(hysteresis)이 개선될 수 있다.
제2 박막 트랜지스터(T2)는 기판(SUB) 상에 위치하며, 제2 액티브 패턴(A2) 및 제2 게이트 전극(G2)을 포함한다. 제2 액티브 패턴(A2)은 제2 소스 전극(S2), 제2 채널(C2), 제2 드레인 전극(D2)을 포함한다. 제2 소스 전극(S2)은 컨택홀을 통해 데이터 라인(DA)과 연결되어 있으며, 제2 드레인 전극(D2)은 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결되어 있다. 제2 게이트 전극(G2)과 중첩하는 제2 액티브 패턴(A2)의 채널 영역인 제2 채널(C2)은 제2 소스 전극(S2)과 제2 드레인 전극(D2) 사이에 위치하고 있다. 즉, 제2 액티브 패턴(A2)은 제1 액티브 패턴(A1)과 연결되어 있다.
제2 액티브 패턴(A2)의 제2 채널(C2)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제2 소스 전극(S2) 및 제2 드레인 전극(D2) 각각은 제1 채널(C1)을 사이에 두고 이격되어 제1 채널(C1)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다. 제2 액티브 패턴(A2)은 제1 액티브 패턴(A1)과 동일한 층에 위치하며, 제1 액티브 패턴(A1)과 동일한 재료로 형성되며, 제1 액티브 패턴(A1)과 일체로 형성되어 있다.
제2 게이트 전극(G2)은 제2 액티브 패턴(A2)의 제2 채널(C2) 상에 위치하고 있으며, 제1 스캔 라인(Sn)과 일체로 형성되어 있다.
제2 액티브 패턴(A2)과 기판(SUB) 사이에는 쉴드층(SLA)의 쉴드 라인(SL)이 위치하고 있지 않으며, 제2 액티브 패턴(A2)의 제2 채널(C2)은 쉴드 라인(SL)과 비중첩하고 있다.
제3 박막 트랜지스터(T3)는 기판(SUB) 상에 위치하며, 제3 액티브 패턴(A3) 및 제3 게이트 전극(G3)을 포함한다.
제3 액티브 패턴(A3)은 제3 소스 전극(S3), 제3 채널(C3), 제3 드레인 전극(D3)을 포함한다. 제3 소스 전극(S3)은 제1 드레인 전극(D1)과 연결되어 있으며, 제3 드레인 전극(D3)은 컨택홀을 통하는 게이트 브릿지(GB)에 의해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)과 연결되어 있다. 제3 게이트 전극(G3)과 중첩하는 제3 액티브 패턴(A3)의 채널 영역인 제3 채널(C3)은 제3 소스 전극(S3)과 제3 드레인 전극(D3) 사이에 위치하고 있다. 즉, 제3 액티브 패턴(A3)은 제1 액티브 패턴(A1)과 제1 게이트 전극(G1) 사이를 연결하고 있다.
제3 액티브 패턴(A3)의 제3 채널(C3)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제3 소스 전극(S3) 및 제3 드레인 전극(D3) 각각은 제3 채널(C3)을 사이에 두고 이격되어 제3 채널(C3)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다. 제3 액티브 패턴(A3)은 제1 액티브 패턴(A1) 및 제2 액티브 패턴(A2)과 동일한 층에 위치하며, 제1 액티브 패턴(A1) 및 제2 액티브 패턴(A2)과 동일한 재료로 형성되며, 제1 액티브 패턴(A1) 및 제2 액티브 패턴(A2)과 일체로 형성되어 있다.
제3 게이트 전극(G3)은 제3 액티브 패턴(A3)의 제3 채널(C3) 상에 위치하고 있으며, 제1 스캔 라인(Sn)과 일체로 형성되어 있다. 제3 게이트 전극(G3)은 듀얼 게이트(dual gate) 전극으로서 형성되어 있다.
제3 액티브 패턴(A3)과 기판(SUB) 사이에는 쉴드층(SLA)의 쉴드 라인(SL)이 위치하고 있다. 제3 액티브 패턴(A3)의 제3 채널(C3)은 쉴드 라인(SL)과 중첩하고 있으며, 쉴드 라인(SL)에 전원이 공급됨으로써, 쉴드 라인(SL)에 공급되는 전원의 극성에 따라 제3 액티브 패턴(A3)의 제3 채널(C3)에 전자 또는 정공 등의 전하(charge)가 축적되기 때문에, 제3 박막 트랜지스터(T3)의 문턱 전압이 조절된다.
즉, 쉴드 라인(SL)을 이용해 제3 박막 트랜지스터(T3)의 문턱 전압을 낮추거나 높일 수 있으며, 제3 박막 트랜지스터(T3)의 문턱 전압을 조절하여 제3 박막 트랜지스터(T3)에 발생될 수 있는 이력 현상(hysteresis)이 개선될 수 있다.
제4 박막 트랜지스터(T4)는 기판(SUB) 상에 위치하며, 제4 액티브 패턴(A4) 및 제4 게이트 전극(G4)을 포함한다.
제4 액티브 패턴(A4)은 제4 소스 전극(S4), 제4 채널(C4), 제4 드레인 전극(D4)을 포함한다. 제4 소스 전극(S4)은 컨택홀을 통해 초기화 전원 라인(Vin)과 연결되어 있으며, 제4 드레인 전극(D4)은 컨택홀을 통하는 게이트 브릿지(GB)에 의해 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)과 연결되어 있다. 제4 게이트 전극(G4)과 중첩하는 제4 액티브 패턴(A4)의 채널 영역인 제4 채널(C4)은 제4 소스 전극(S4)과 제4 드레인 전극(D4) 사이에 위치하고 있다. 즉, 제4 액티브 패턴(A4)은 초기화 전원 라인(Vin)과 제1 게이트 전극(G1) 사이를 연결하는 동시에, 제3 액티브 패턴(A3)과 제1 게이트 전극(G1) 각각과 연결되어 있다.
제4 액티브 패턴(A4)의 제4 채널(C4)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제4 소스 전극(S4) 및 제4 드레인 전극(D4) 각각은 제4 채널(C4)을 사이에 두고 이격되어 제4 채널(C4)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다. 제4 액티브 패턴(A4)은 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3)과 동일한 층에 위치하며, 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3)과 동일한 재료로 형성되며, 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3)과 일체로 형성되어 있다.
제4 게이트 전극(G4)은 제4 액티브 패턴(A4)의 제4 채널(C4) 상에 위치하고 있으며, 제2 스캔 라인(Sn-1)과 일체로 형성되어 있다. 제4 게이트 전극(G4)은 듀얼 게이트(dual gate) 전극으로서 형성되어 있다.
제4 액티브 패턴(A4)과 기판(SUB) 사이에는 쉴드층(SLA)의 쉴드 라인(SL)이 위치하고 있지 않으며, 제4 액티브 패턴(A4)의 제4 채널(C4)은 쉴드 라인(SL)과 비중첩하고 있다.
제5 박막 트랜지스터(T5)는 기판(SUB) 상에 위치하며, 제5 액티브 패턴(A5) 및 제5 게이트 전극(G5)을 포함한다.
제5 액티브 패턴(A5)은 제5 소스 전극(S5), 제5 채널(C5), 제5 드레인 전극(D5)을 포함한다. 제5 소스 전극(S5)은 컨택홀을 통해 구동 전원 라인(ELVDD)과 연결되어 있으며, 제5 드레인 전극(D5)은 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결되어 있다. 제5 게이트 전극(G5)과 중첩하는 제5 액티브 패턴(A5)의 채널 영역인 제5 채널(C5)은 제5 소스 전극(S5)과 제5 드레인 전극(D5) 사이에 위치하고 있다. 즉, 제5 액티브 패턴(A5)은 구동 전원 라인(ELVDD)과 제1 액티브 패턴(A1) 사이를 연결하고 있다.
제5 액티브 패턴(A5)의 제5 채널(C5)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제5 소스 전극(S5) 및 제5 드레인 전극(D5) 각각은 제5 채널(C5)을 사이에 두고 이격되어 제5 채널(C5)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다. 제5 액티브 패턴(A5)은 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3), 제4 액티브 패턴(A4)과 동일한 층에 위치하며, 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3), 제4 액티브 패턴(A4)과 동일한 재료로 형성되며, 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3), 제4 액티브 패턴(A4)과 일체로 형성되어 있다.
제5 게이트 전극(G5)은 제5 액티브 패턴(A5)의 제5 채널(C5) 상에 위치하고 있으며, 발광 제어 라인(EM)과 일체로 형성되어 있다.
제5 액티브 패턴(A5)과 기판(SUB) 사이에는 쉴드층(SLA)의 쉴드 라인(SL)이 위치하고 있지 않으며, 제5 액티브 패턴(A5)의 제5 채널(C5)은 쉴드 라인(SL)과 비중첩하고 있다.
제6 박막 트랜지스터(T6)는 기판(SUB) 상에 위치하며, 제6 액티브 패턴(A6) 및 제6 게이트 전극(G6)을 포함한다.
제6 액티브 패턴(A6)은 제6 소스 전극(S6), 제6 채널(C6), 제6 드레인 전극(D6)을 포함한다. 제6 소스 전극(S6)은 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 연결되어 있으며, 제6 드레인 전극(D6)은 컨택홀을 통해 유기 발광 소자(OLED)의 제1 전극(E1)과 연결되어 있다. 제6 게이트 전극(G6)과 중첩하는 제6 액티브 패턴(A6)의 채널 영역인 제6 채널(C6)은 제6 소스 전극(S6)과 제6 드레인 전극(D6) 사이에 위치하고 있다. 즉, 제6 액티브 패턴(A6)은 제1 액티브 패턴(A1)과 유기 발광 소자(OLED)의 제1 전극(E1) 사이를 연결하고 있다.
제6 액티브 패턴(A6)의 제6 채널(C6)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제6 소스 전극(S6) 및 제6 드레인 전극(D6) 각각은 제6 채널(C6)을 사이에 두고 이격되어 제6 채널(C6)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다. 제6 액티브 패턴(A6)은 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3), 제4 액티브 패턴(A4), 제5 액티브 패턴(A5)과 동일한 층에 위치하며, 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3), 제4 액티브 패턴(A4), 제5 액티브 패턴(A5)과 동일한 재료로 형성되며, 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3), 제4 액티브 패턴(A4), 제5 액티브 패턴(A5)과 일체로 형성되어 있다.
제6 게이트 전극(G6)은 제6 액티브 패턴(A6)의 제6 채널(C6) 상에 위치하고 있으며, 발광 제어 라인(EM)과 일체로 형성되어 있다.
제6 액티브 패턴(A6)과 기판(SUB) 사이에는 쉴드층(SLA)의 쉴드 라인(SL)이 위치하고 있지 않으며, 제6 액티브 패턴(A6)의 제6 채널(C6)은 쉴드 라인(SL)과 비중첩하고 있다.
제7 박막 트랜지스터(T7)는 기판(SUB) 상에 위치하며, 제7 액티브 패턴(A7) 및 제7 게이트 전극(G7)을 포함한다.
제7 액티브 패턴(A7)은 제7 소스 전극(S7), 제7 채널(C7), 제7 드레인 전극(D7)을 포함한다. 제7 소스 전극(S7)은 도 3에 도시되지 않은 다른 화소(도 3에 도시된 화소의 하측에 위치하는 다른 화소일 수 있다.)의 유기 발광 소자의 제1 전극과 연결되어 있으며, 제7 드레인 전극(D7)은 제4 박막 트랜지스터(T4)의 제4 소스 전극(S4)과 연결되어 있다. 제7 게이트 전극(G7)과 중첩하는 제7 액티브 패턴(A7)의 채널 영역인 제7 채널(C7)은 제7 소스 전극(S7)과 제7 드레인 전극(D7) 사이에 위치하고 있다. 즉, 제7 액티브 패턴(A7)은 유기 발광 소자의 제1 전극과 제4 액티브 패턴(A4) 사이를 연결하고 있다.
제7 액티브 패턴(A7)의 제7 채널(C7)은 N형 불순물 또는 P형 불순물로 채널 도핑될 수 있으며, 제7 소스 전극(S7) 및 제7 드레인 전극(D7) 각각은 제7 채널(C7)을 사이에 두고 이격되어 제7 채널(C7)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑될 수 있다. 제7 액티브 패턴(A7)은 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3), 제4 액티브 패턴(A4), 제5 액티브 패턴(A5), 제6 액티브 패턴(A6)과 동일한 층에 위치하며, 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3), 제4 액티브 패턴(A4), 제5 액티브 패턴(A5), 제6 액티브 패턴(A6)과 동일한 재료로 형성되며, 제1 액티브 패턴(A1), 제2 액티브 패턴(A2), 제3 액티브 패턴(A3), 제4 액티브 패턴(A4), 제5 액티브 패턴(A5), 제6 액티브 패턴(A6)과 일체로 형성되어 있다.
제7 게이트 전극(G7)은 제7 액티브 패턴(A7)의 제7 채널(C7) 상에 위치하고 있으며, 제3 스캔 라인(Sn-2)과 일체로 형성되어 있다.
제7 액티브 패턴(A7)과 기판(SUB) 사이에는 쉴드층(SLA)의 쉴드 라인(SL)이 위치하고 있지 않으며, 제7 액티브 패턴(A7)의 제7 채널(C7)은 쉴드 라인(SL)과 비중첩하고 있다.
제1 스캔 라인(Sn)은 제2 액티브 패턴(A2) 및 제3 액티브 패턴(A3) 상에 위치하여 제2 액티브 패턴(A2) 및 제3 액티브 패턴(A3)을 가로지르는 방향으로 연장되어 있으며, 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)과 일체로 형성되어 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)과 연결되어 있다.
제2 스캔 라인(Sn-1)은 제1 스캔 라인(Sn)과 이격되어 제4 액티브 패턴(A4) 상에 위치하며, 제4 액티브 패턴(A4)을 가로지르는 방향으로 연장되어 있으며, 제4 게이트 전극(G4)과 일체로 형성되어 제4 게이트 전극(G4)과 연결되어 있다.
제3 스캔 라인(Sn-2)은 제2 스캔 라인(Sn-1)과 이격되어 제7 액티브 패턴(A7) 상에 위치하며, 제7 액티브 패턴(A7)을 가로지르는 방향으로 연장되어 있으며, 제7 게이트 전극(G7)과 일체로 형성되어 제7 게이트 전극(G7)과 연결되어 있다.
발광 제어 라인(EM)은 제1 스캔 라인(Sn)과 이격되어 제5 액티브 패턴(A5) 및 제6 액티브 패턴(A6) 상에 위치하며, 제5 액티브 패턴(A5) 및 제6 액티브 패턴(A6)을 가로지르는 방향으로 연장되어 있으며, 제5 게이트 전극(G5) 및 제6 게이트 전극(G6)과 일체로 형성되어 제5 게이트 전극(G5) 및 제6 게이트 전극(G6)과 연결되어 있다.
상술한, 발광 제어 라인(EM), 제3 스캔 라인(Sn-2), 제2 스캔 라인(Sn-1), 제1 스캔 라인(Sn), 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제4 게이트 전극(G4), 제5 게이트 전극(G5), 제6 게이트 전극(G6), 제7 게이트 전극(G7)은 동일한 층에 위치하며, 동일한 재료로 형성되어 있다. 한편, 본 발명의 다른 실시예에서, 발광 제어 라인(EM), 제3 스캔 라인(Sn-2), 제2 스캔 라인(Sn-1), 제1 스캔 라인(Sn), 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제4 게이트 전극(G4), 제5 게이트 전극(G5), 제6 게이트 전극(G6), 제7 게이트 전극(G7) 각각은 선택적으로 서로 다른 층에 위치하여 서로 다른 재료로 형성될 수 있다.
커패시터(Cst)는 절연층을 사이에 두고 서로 대향하는 일 전극 및 타 전극을 포함한다. 상술한 일 전극은 커패시터 전극(CE)이며, 타 전극은 제1 게이트 전극(G1)일 수 있다. 커패시터 전극(CE)은 제1 게이트 전극(G1) 상에 위치하며, 컨택홀을 통해 구동 전원 라인(ELVDD)과 연결되어 있다.
커패시터 전극(CE)은 제1 게이트 전극(G1)과 함께 커패시터(Cst)를 형성하며, 제1 게이트 전극(G1)과 커패시터 전극(CE) 각각은 서로 다른 층에서 서로 다르거나 서로 동일한 금속으로 형성되어 있다.
커패시터 전극(CE)은 제1 게이트 전극(G1)의 일 부분과 중첩하는 개구부(OA)를 포함하며, 이 개구부(OA)를 통해 게이트 브릿지(GB)가 제1 게이트 전극(G1)과 연결되어 있다. 커패시터 전극(CE)은 쉴드층(SLA)의 쉴드 라인(SL)과 중첩하고 있다.
데이터 라인(DA)은 제1 스캔 라인(Sn) 상에 위치하여 제1 스캔 라인(Sn)을 가로지르는 방향으로 연장되어 있으며, 컨택홀을 통해 제2 액티브 패턴(A2)의 제2 소스 전극(S2)과 연결되어 있다. 데이터 라인(DA)은 제1 스캔 라인(Sn), 제2 스캔 라인(Sn-1), 제3 스캔 라인(Sn-2), 발광 제어 라인(EM)을 가로질러 연장되어 있다.
구동 전원 라인(ELVDD)은 데이터 라인(DA)과 이격되어 제1 스캔 라인(Sn) 상에 위치하여 제1 스캔 라인(Sn)을 가로지르는 타 방향으로 연장되어 있으며, 컨택홀을 통해 커패시터 전극(CE) 및 제1 액티브 패턴(A1)과 연결된 제5 액티브 패턴(A5)의 제5 소스 전극(S5)과 연결되어 있다. 구동 전원 라인(ELVDD)은 제1 스캔 라인(Sn), 제2 스캔 라인(Sn-1), 제3 스캔 라인(Sn-2), 발광 제어 라인(EM)을 가로질러 연장되어 있다.
게이트 브릿지(GB)는 제1 스캔 라인(Sn) 상에 위치하여 구동 전원 라인(ELVDD)과 이격되어 있으며, 컨택홀을 통해 제3 액티브 패턴(A3)의 제3 드레인 전극(D3) 및 제4 액티브 패턴(A4)의 제4 드레인 전극(D4) 각각과 연결되어 컨택홀을 통해 커패시터 전극(CE)의 개구부(OA)에 의해 노출된 제1 게이트 전극(G1)과 연결되어 있다.
상술한, 데이터 라인(DA), 구동 전원 라인(ELVDD), 게이트 브릿지(GB)는 동일한 층에 위치하며, 동일한 재료로 형성되어 있다. 한편, 본 발명의 다른 실시예에서, 데이터 라인(DA), 구동 전원 라인(ELVDD), 게이트 브릿지(GB) 각각은 선택적으로 서로 다른 층에 위치하여 서로 다른 재료로 형성될 수 있다.
초기화 전원 라인(Vin)은 제2 스캔 라인(Sn-1) 상에 위치하며, 컨택홀을 통해 제4 액티브 패턴(A4)의 제4 소스 전극(S4)과 연결되어 있다. 초기화 전원 라인(Vin)은 유기 발광 소자(OLED)의 제1 전극(E1)과 동일한 층에 위치하여 동일한 재료로 형성되어 있다. 한편, 본 발명의 다른 실시예에서 초기화 전원 라인(Vin)은 제1 전극(E1)과 다른 층에 위치하여 다른 재료로 형성될 수 있다.
유기 발광 소자(OLED)는 제1 전극(E1), 유기 발광층(OL), 제2 전극(E2)을 포함한다. 제1 전극(E1)은 컨택홀을 통해 제6 박막 트랜지스터(T6)의 제6 드레인 전극(D6)과 연결되어 있다. 유기 발광층(OL)은 제1 전극(E1)과 제2 전극(E2) 사이에 위치하고 있다. 제2 전극(E2)은 유기 발광층(OL) 상에 위치하고 있다. 제1 전극(E1) 및 제2 전극(E2) 중 적어도 하나는 광 투과성 전극, 광 반사성 전극, 광 반투과성 전극 중 적어도 어느 하나일 수 있으며, 유기 발광층(OL)으로부터 발광된 빛은 제1 전극(E1) 및 제2 전극(E2) 어느 하나 이상의 전극 방향으로 방출될 수 있다.
유기 발광 소자(OLED) 상에는 유기 발광 소자(OLED)를 덮는 캡핑층(capping layer)이 위치할 수 있으며, 이 캡핑층을 사이에 두고 유기 발광 소자(OLED) 상에는 박막 봉지층(thin film encapsulation)이 위치하거나, 또는 봉지 기판이 위치할 수 있다.
쉴드층(SLA)의 쉴드 라인(SL)은 제1 박막 트랜지스터(T1)의 제1 액티브 패턴(A1)과 기판(SUB) 사이 및 제3 박막 트랜지스터(T3)의 제3 액티브 패턴(A3)과 기판(SUB) 사이에 위치하고 있다.
쉴드 라인(SL)은 제1 액티브 패턴(A1)의 제1 채널(C1) 및 제3 액티브 패턴(A3)의 제3 채널(C3)과 중첩하고 있다. 쉴드층(SLA)에는 전원이 공급되며, 이로 인해 쉴드 라인(SL)에도 전원이 공급된다.
쉴드층(SLA)은 금속을 포함하나, 이에 한정되지 않고 전원이 공급되는 재료라면 도전성 폴리머 등의 다른 재료를 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 전원이 공급되는 쉴드층(SLA)의 쉴드 라인(SL)이 화소의 제1 박막 트랜지스터(T1) 내지 제7 박막 트랜지스터(T7) 중 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각의 제1 액티브 패턴(A1) 및 제3 액티브 패턴(A3) 각각과 중첩하고 있음으로써, 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각의 문턱 전압을 조절할 수 있기 때문에, 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각의 트랜지스터 특성이 향상된다. 이로 인해, 제1 박막 트랜지스터(T1)와 연결된 유기 발광 소자(OLED)의 발광 효율이 향상된다.
구체적으로, 제1 박막 트랜지스터(T1)는 유기 발광 소자(OLED)와 연결된 구동 박막 트랜지스터이고, 제3 박막 트랜지스터(T3)는 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 제1 게이트 전극(G1) 사이를 연결하는 보상 박막 트랜지스터이기 때문에, 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각은 유기 발광 소자(OLED)로 공급되는 전류에 실질적인 영향을 주는 박막 트랜지스터이다. 이러한, 제1 박막 트랜지스터(T1)의 제1 액티브 패턴(A1)의 제1 채널(C1) 및 제3 박막 트랜지스터(T3)의 제3 액티브 패턴(A3)의 제3 채널(C3) 각각이 쉴드층(SLA)의 쉴드 라인(SL)과 중첩하고 있고, 이 쉴드 라인(SL)에 전원이 공급됨으로써, 쉴드 라인(SL)에 공급되는 전원의 극성에 따라 제1 액티브 패턴(A1)의 제1 채널(C1) 및 제3 액티브 패턴(A3)의 제3 채널(C3) 각각에 전자 또는 정공 등의 전하(charge)가 축적되기 때문에, 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각의 문턱 전압이 조절된다.
즉, 쉴드 라인(SL)을 이용해 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각의 문턱 전압을 낮추거나 높일 수 있으며, 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각의 문턱 전압을 조절하여 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각에 발생될 수 있는 이력 현상(hysteresis)이 개선되기 때문에, 제1 박막 트랜지스터(T1)에 연결된 유기 발광 소자(OLED)의 발광 효율이 향상된다.
요컨대, 쉴드 라인(SL)을 이용해 구동 박막 트랜지스터인 제1 박막 트랜지스터(T1) 및 보상 박막 트랜지스터인 제3 박막 트랜지스터(T3) 각각의 트랜지스터 특성이 향상됨으로써, 유기 발광 소자(OLED)의 발광 효율이 향상된 유기 발광 표시 장치가 제공된다.
이하, 도 5 및 도 6을 참조하여 본 발명의 다른 실시예에 따른 유기 발광 표시 장치를 설명한다.
이하에서, 상술한 본 발명의 일 실시예에 따른 유기 발광 표시 장치와 다른 부분에 대해서 설명한다.
도 5는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 평면도이다.
도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 기판(SUB), 복수의 화소들(PX), 복수의 게이트 배선들(GW), 게이트 구동부(GD), 복수의 데이터 배선들(DW), 데이터 구동부(DD), 쉴드층(SLA), 보강 기판(SSU)을 포함한다.
기판(SUB)은 이미지(image)를 표시하는 표시 영역(DIA) 및 표시 영역(DIA)과 이웃하는 비표시 영역(NDA)을 포함한다. 기판(SUB)은 보강 기판(SSU) 상에 위치하고 있으며, 기판(SUB)은 보강 기판(SSU)과 부착될 수 있다.
기판(SUB)은 데이터 구동부(DD)와 이웃하여 챔퍼링(chamfering)된 챔퍼부(CH)를 더 포함하며, 이 챔퍼부(CH)는 보강 기판(SSU)의 단부인 모서리(corner)를 노출하고 있다.
보강 기판(SSU)은 기판(SUB)의 배면에 위치하고 있으며, 보강 기판(SSU)의 단부인 모서리는 기판(SUB)의 챔퍼부(CH)에 의해 노출되어 있다. 보강 기판(SSU)은 기판(SUB)의 배면에 부착될 수 있으나, 이에 한정되지 않는다. 보강 기판(SSU)은 기판(SUB)과 다른 재료를 포함할 수 있으나, 이에 한정되지 않고 기판(SUB)과 동일한 재료를 포함할 수 있다.
쉴드층(SLA)은 기판(SUB)의 배면에 위치하고 있으며, 기판(SUB)과 보강 기판(SSU) 사이에 위치하고 있다.
쉴드층(SLA)은 연결 라인(CL) 및 복수의 쉴드 라인들(SL)을 포함하며, 연결 라인(CL)의 단부는 기판(SUB)의 챔퍼부(CH)에 의해 노출되어 있다.
기판(SUB)의 챔퍼부(CH)에 의해 노출된 연결 라인(CL)은 챔퍼부(CH)를 통해 기판(SUB) 상에 위치하는 데이터 구동부(DD)와 연결되며, 연결 라인(CL)은 기판(SUB)과 보강 기판(SSU) 사이에서 일 방향으로 연장되어 기판(SUB)과 보강 기판(SSU) 사이에 위치하는 복수의 쉴드 라인들(SL)과 연결되어 있다.
복수의 쉴드 라인들(SL) 각각은 기판(SUB)의 배면에서 일 방향으로 이격되어 일 방향과 교차하는 타 방향으로 연장되어 있다. 여기서, 타 방향은 게이트 배선들(GW)이 연장된 방향과 나란한 방향일 수 있으나, 이에 한정되지는 않는다.
한편, 본 발명의 다른 실시예에서, 쉴드층(SLA)은 기판(SUB)에 형성된 컨택홀을 통해 기판(SUB)의 데이터 구동부(DD)와 연결될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치를 나타낸 단면도이다.
도 6에 도시된 바와 같이, 쉴드층(SLA)의 쉴드 라인(SL)은 제1 박막 트랜지스터(T1)의 제1 액티브 패턴(A1)과 대응하여 기판(SUB)과 보강 기판(SSU) 사이 및 제3 박막 트랜지스터(T3)의 제3 액티브 패턴(A3)과 대응하여 기판(SUB)과 보강 기판(SSU) 사이에 위치하고 있다.
쉴드 라인(SL)은 제1 액티브 패턴(A1)의 제1 채널(C1) 및 제3 액티브 패턴(A3)의 제3 채널(C3)과 중첩하고 있다. 쉴드층(SLA)에는 전원이 공급되며, 이로 인해 쉴드 라인(SL)에도 전원이 공급된다.
이와 같이, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 전원이 공급되는 쉴드층(SLA)의 쉴드 라인(SL)이 화소(PX)의 제1 박막 트랜지스터(T1) 내지 제7 박막 트랜지스터(T7) 중 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각의 제1 액티브 패턴(A1) 및 제3 액티브 패턴(A3) 각각과 중첩하고 있음으로써, 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각의 문턱 전압을 조절할 수 있기 때문에, 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각의 트랜지스터 특성이 향상된다. 이로 인해, 제1 박막 트랜지스터(T1)와 연결된 유기 발광 소자(OLED)의 발광 효율이 향상된다.
구체적으로, 제1 박막 트랜지스터(T1)는 유기 발광 소자(OLED)와 연결된 구동 박막 트랜지스터이고, 제3 박막 트랜지스터(T3)는 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 제1 게이트 전극(G1) 사이를 연결하는 보상 박막 트랜지스터이기 때문에, 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각은 유기 발광 소자(OLED)로 공급되는 전류에 실질적인 영향을 주는 박막 트랜지스터이다. 이러한, 제1 박막 트랜지스터(T1)의 제1 액티브 패턴(A1)의 제1 채널(C1) 및 제3 박막 트랜지스터(T3)의 제3 액티브 패턴(A3)의 제3 채널(C3) 각각이 쉴드층(SLA)의 쉴드 라인(SL)과 중첩하고 있고, 이 쉴드 라인(SL)에 전원이 공급됨으로써, 쉴드 라인(SL)에 공급되는 전원의 극성에 따라 제1 액티브 패턴(A1)의 제1 채널(C1) 및 제3 액티브 패턴(A3)의 제3 채널(C3) 각각에 전자 또는 정공 등의 전하(charge)가 축적되기 때문에, 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각의 문턱 전압이 조절된다.
즉, 쉴드 라인(SL)을 이용해 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각의 문턱 전압을 낮추거나 높일 수 있으며, 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각의 문턱 전압을 조절하여 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각에 발생될 수 있는 이력 현상(hysteresis)이 개선되기 때문에, 제1 박막 트랜지스터(T1)에 연결된 유기 발광 소자(OLED)의 발광 효율이 향상된다.
요컨대, 쉴드 라인(SL)을 이용해 구동 박막 트랜지스터인 제1 박막 트랜지스터(T1) 및 보상 박막 트랜지스터인 제3 박막 트랜지스터(T3) 각각의 트랜지스터 특성이 향상됨으로써, 유기 발광 소자(OLED)의 발광 효율이 향상된 유기 발광 표시 장치가 제공된다.
또한, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 기판(SUB)으로부터 유기 발광 소자(OLED)까지 제조한 후에, 쉴드층(SLA)이 형성된 보강 기판(SSU)을 기판(SUB)의 배면에 부착하고 쉴드층(SLA)을 기판(SUB) 상의 데이터 구동부(DD)와 연결하여 제조할 수 있기 때문에, 쉴드층(SLA)을 용이하게 기판(SUB)에 적용할 수 있다. 즉, 제조의 용이성이 향상되는 동시에 유기 발광 소자(OLED)의 발광 효율이 향상된 유기 발광 표시 장치가 제공된다.
이하, 도 7을 참조하여 본 발명의 다른 실시예에 따른 유기 발광 표시 장치를 설명한다.
이하에서, 상술한 본 발명의 일 실시예에 따른 유기 발광 표시 장치와 다른 부분에 대해서 설명한다.
도 7은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치를 나타낸 단면도이다.
도 7에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 기판(SUB), 복수의 화소들(PX), 복수의 게이트 배선들(GW), 게이트 구동부(GD), 복수의 데이터 배선들(DW), 데이터 구동부(DD), 쉴드층(SLA), 보강 기판(SSU)을 포함한다.
기판(SUB)은 이미지(image)를 표시하는 표시 영역(DIA) 및 표시 영역(DIA)과 이웃하는 비표시 영역(NDA)을 포함한다. 기판(SUB)은 보강 기판(SSU) 상에 위치하고 있으며, 기판(SUB)은 보강 기판(SSU)과 부착될 수 있다.
보강 기판(SSU)은 기판(SUB)의 배면에 위치하고 있다. 보강 기판(SSU)은 기판(SUB)의 배면에 부착될 수 있으나, 이에 한정되지 않는다. 보강 기판(SSU)은 기판(SUB)과 다른 재료를 포함할 수 있으나, 이에 한정되지 않고 기판(SUB)과 동일한 재료를 포함할 수 있다.
쉴드층(SLA)은 기판(SUB)의 배면에 위치하고 있으며, 기판(SUB)과 보강 기판(SSU) 사이에 위치하고 있다. 쉴드층(SLA)은 하나의 판 형태를 가지고 있으며, 기판(SUB)의 판면 전체에 대응하여 보강 기판(SSU) 상에 위치하고 있다. 쉴드층(SLA)은 기판(SUB)에 컨택홀을 형성하여 기판(SUB)에 연결된 구동부와 연결될 수 있으며, 이에 한정되지 않고 외부의 구동부와 연결되어 구동부로부터 전원을 공급받을 수 있다.
쉴드층(SLA)은 제1 박막 트랜지스터(T1)의 제1 액티브 패턴(A1)과 대응하여 기판(SUB)과 보강 기판(SSU) 사이 및 제3 박막 트랜지스터(T3)의 제3 액티브 패턴(A3)과 대응하여 기판(SUB)과 보강 기판(SSU) 사이에 위치하고 있다.
이와 같이, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 전원이 공급되는 쉴드층(SLA)이 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각의 제1 액티브 패턴(A1) 및 제3 액티브 패턴(A3) 각각과 중첩하고 있음으로써, 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각의 문턱 전압을 조절할 수 있기 때문에, 제1 박막 트랜지스터(T1) 및 제3 박막 트랜지스터(T3) 각각의 트랜지스터 특성이 향상된다. 이로 인해, 제1 박막 트랜지스터(T1)와 연결된 유기 발광 소자(OLED)의 발광 효율이 향상된다.
또한, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 기판(SUB)으로부터 유기 발광 소자(OLED)까지 제조한 후에, 쉴드층(SLA)이 형성된 보강 기판(SSU)을 기판(SUB)의 배면에 부착하기 때문에, 쉴드층(SLA)을 용이하게 기판(SUB)에 적용할 수 있다. 즉, 제조의 용이성이 향상되는 동시에 유기 발광 소자(OLED)의 발광 효율이 향상된 유기 발광 표시 장치가 제공된다.
또한, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 기판(SUB)의 배면에 쉴드층(SLA)이 위치함으로써, 외부로부터 기판(SUB)의 내부로 침투되는 습기 등의 불순물이 쉴드층(SLA)에 의해 차단됨으로써, 외부로부터 기판(SUB)의 내부로 습기 등의 불순물이 침투되는 것이 억제된다.
본 발명을 앞서 기재한 바에 따라 여러 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
기판(SUB), 유기 발광 소자(OLED), 화소 회로(PC), 쉴드층(SLA)

Claims (20)

  1. 기판;
    상기 기판 상에 위치하는 복수의 유기 발광 소자들;
    상기 기판과 상기 복수의 유기 발광 소자들 사이에 위치하고, 상기 복수의 유기 발광 소자들 각각과 연결된 액티브 패턴을 포함하는 복수의 트랜지스터들을 포함하는 복수의 화소 회로들; 및
    상기 복수의 화소 회로들을 가로지르며, 상기 복수의 트랜지스터들 중 일부 트랜지스터의 상기 액티브 패턴과 중첩하는 쉴드층
    을 포함하는 유기 발광 표시 장치.
  2. 제1항에서,
    상기 쉴드층은 복수의 쉴드 라인들을 포함하며,
    상기 복수의 쉴드 라인들 각각은 일 방향으로 이격되어 상기 일 방향과 교차하는 타 방향으로 연장된 유기 발광 표시 장치.
  3. 제2항에서,
    상기 복수의 쉴드 라인들은 서로 연결된 유기 발광 표시 장치.
  4. 제2항에서,
    상기 기판은,
    상기 복수의 유기 발광 소자들이 위치하는 표시 영역; 및
    상기 표시 영역과 이웃하는 비표시 영역
    을 포함하며,
    상기 쉴드층은, 상기 비표시 영역에서 상기 일 방향으로 연장되어 상기 복수의 쉴드 라인들과 연결된 연결 라인을 더 포함하는 유기 발광 표시 장치.
  5. 제4항에서,
    상기 쉴드층은 상기 기판의 배면에 위치하는 유기 발광 표시 장치.
  6. 제5항에서,
    상기 기판의 배면에 위치하는 보강 기판을 더 포함하며,
    상기 쉴드층은 상기 기판과 상기 보강 기판 사이에 위치하는 유기 발광 표시 장치.
  7. 제6항에서,
    상기 기판은 상기 보강 기판의 단부를 노출하는 챔퍼부를 더 포함하며,
    상기 연결 라인은 상기 챔퍼부에 의해 노출된 유기 발광 표시 장치.
  8. 제1항에서,
    상기 쉴드층은 상기 기판과 상기 액티브 패턴 사이에 위치하는 유기 발광 표시 장치.
  9. 제1항에서,
    상기 쉴드층은 상기 기판의 배면에 위치하는 유기 발광 표시 장치.
  10. 제1항에서,
    상기 쉴드층에는 전원이 공급된 유기 발광 표시 장치.
  11. 제1항에서,
    상기 복수의 트랜지스터들은,
    상기 기판 상에 위치하는 제1 채널을 포함하는 제1 액티브 패턴 및 상기 제1 액티브 패턴 상에 위치하는 제1 게이트 전극을 포함하는 제1 트랜지스터
    를 포함하며,
    상기 쉴드층은 상기 제1 액티브 패턴의 상기 제1 채널과 중첩하는 유기 발광 표시 장치.
  12. 제11항에서,
    상기 제1 게이트 전극 상에서 상기 제1 게이트 전극과 중첩하고 있으며, 상기 제1 게이트 전극과 커패시터를 형성하는 커패시터 전극을 더 포함하며,
    상기 쉴드층은 상기 커패시터 전극과 중첩하는 유기 발광 표시 장치.
  13. 제11항에서,
    상기 복수의 트랜지스터들은,
    상기 제1 액티브 패턴과 연결된 제2 액티브 패턴 및 상기 제2 액티브 패턴 상에 위치하는 제2 게이트 전극을 포함하는 제2 트랜지스터; 및
    상기 제1 액티브 패턴과 상기 제1 게이트 전극 사이를 연결하는 제3 채널을 포함하는 제3 액티브 패턴 및 상기 제3 액티브 패턴 상에 위치하는 제3 게이트 전극을 포함하는 제3 트랜지스터
    를 더 포함하며,
    상기 쉴드층은 상기 제3 액티브 패턴의 상기 제3 채널과 중첩하는 유기 발광 표시 장치.
  14. 제13항에서,
    상기 쉴드층은 상기 제2 액티브 패턴과 비중첩하는 유기 발광 표시 장치.
  15. 제13항에서,
    상기 제2 액티브 패턴 상에 위치하여 상기 제2 액티브 패턴 및 상기 제3 액티브 패턴 각각을 가로지르며, 상기 제2 게이트 전극 및 상기 제3 게이트 전극과 연결된 제1 스캔 라인;
    상기 제1 스캔 라인 상에 위치하여 상기 제1 스캔 라인을 가로지르며, 상기 제2 액티브 패턴과 연결된 데이터 라인; 및
    상기 제1 스캔 라인 상에 위치하여 상기 데이터 라인과 이격되어 상기 제1 스캔 라인을 가로지르며, 상기 제1 액티브 패턴과 연결된 구동 전원 라인
    을 더 포함하는 유기 발광 표시 장치.
  16. 제15항에서,
    상기 복수의 트랜지스터들은,
    상기 제1 게이트 전극 및 제3 액티브 패턴과 연결된 제4 액티브 패턴 및 상기 제4 액티브 패턴 상에 위치하는 제4 게이트 전극을 포함하는 제4 트랜지스터
    를 더 포함하며,
    상기 제4 액티브 패턴 상에 위치하여 상기 제4 액티브 패턴을 가로지르며, 상기 제4 게이트 전극과 연결된 제2 스캔 라인; 및
    상기 제2 스캔 라인 상에 위치하며, 상기 제4 액티브 패턴과 연결된 초기화 전원 라인
    을 더 포함하는 유기 발광 표시 장치.
  17. 제16항에서,
    상기 복수의 트랜지스터들은,
    상기 제4 액티브 패턴과 연결된 제7 액티브 패턴 및 상기 제7 액티브 패턴 상에 위치하는 제7 게이트 전극을 포함하는 제7 트랜지스터
    를 더 포함하며,
    상기 제7 액티브 패턴 상에 위치하여 상기 제7 액티브 패턴을 가로지르며, 상기 제7 게이트 전극과 연결된 제3 스캔 라인
    을 더 포함하는 유기 발광 표시 장치.
  18. 제17항에서,
    상기 복수의 트랜지스터들은,
    상기 제1 액티브 패턴과 상기 구동 전원 라인 사이를 연결하는 제5 액티브 패턴 및 상기 제5 액티브 패턴 상에 위치하는 제5 게이트 전극을 포함하는 제5 트랜지스터; 및
    상기 제1 액티브 패턴과 상기 유기 발광 소자 사이를 연결하는 제6 액티브 패턴 및 상기 제6 액티브 패턴 상에 위치하는 제6 게이트 전극을 포함하는 제6 트랜지스터
    를 더 포함하며,
    상기 제5 액티브 패턴 및 상기 제6 액티브 패턴 각각의 상에 위치하여 상기 제5 액티브 패턴 및 상기 제6 액티브 패턴 각각을 가로지르며, 상기 제5 게이트 전극 및 상기 제6 게이트 전극 각각과 연결된 발광 제어 라인
    을 더 포함하는 유기 발광 표시 장치.
  19. 제18항에서,
    상기 쉴드층은 상기 제2 액티브 패턴, 상기 제4 액티브 패턴, 상기 제5 액티브 패턴, 상기 제6 액티브 패턴, 상기 제7 액티브 패턴 중 적어도 하나와 비중첩하는 유기 발광 표시 장치.
  20. 기판;
    상기 기판 상에 위치하는 복수의 유기 발광 소자들;
    상기 복수의 유기 발광 소자들 각각과 연결된 제1 액티브 패턴과 제1 액티브 패턴 상에 위치하는 제1 게이트 전극을 포함하는 제1 트랜지스터, 및 상기 제1 액티브 패턴과 상기 제1 게이트 전극 사이를 연결하는 제3 액티브 패턴을 포함하는 제3 트랜지스터를 포함하는 복수의 화소 회로들; 및
    상기 복수의 화소 회로들을 가로지르며, 상기 제1 액티브 패턴 및 상기 제3액티브 패턴과 중첩하는 쉴드층
    을 포함하는 유기 발광 표시 장치.
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