KR20190124139A

KR20190124139A - 반도체 기억 장치

Info

Publication number: KR20190124139A
Application number: KR1020190040933A
Authority: KR
Inventors: 쇼 오카베
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2018-04-25
Filing date: 2019-04-08
Publication date: 2019-11-04
Also published as: CN110400587A; JP6535784B1; KR102277111B1; TW201946059A; JP2019192318A; US20190333549A1; CN110400587B; TWI678706B; US11056154B2

Abstract

독출 동작 시의 피크 전류를 억제하는 반도체 기억 장치를 제공한다. 본 발명의 플래시 메모리는, 메모리 셀 어레이와, 복수의 차지 펌프 회로와, 메모리 셀 어레이의 선택된 페이지가 독출될 때, 복수의 차지 펌프 회로를 활성화 하는 타이밍을 제어하는 컨트롤러를 갖추고, 컨트롤러는, 복수의 차지 펌프 회로가 동일 타이밍에 활성화 되지 않도록 제어한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 플래시 메모리 등의 반도체 기억 장치에 관한 것으로, 특히, 내부 전압을 생성하는 차지 펌프 회로의 제어에 관한 것이다.

반도체 설계의 미세화에 따라, 반도체 소자를 구동하는 동작 전압이 저전압화 하고, 반도체 장치에 공급되는 전원 전압(Vdd)도 저전압화 하고 있다. 예를 들면, 반도체 메모리의 외부로부터 공급되는 전원 전압은, 3.3 V에서 2.5 V 또는 1.8 V로 저전압화 되고 있다. 한편, 플래시 메모리 등의 반도체 메모리의 내부 회로에서는, 다전원을 필요로 하고, 예를 들면, 트랜지스터를 구동하기 위한 전압, 기판이나 웰에 인가하는 전압 등은, 전원 전압 보다 높은 고전압을 필요로 하는 경우가 있다. 이 때문에, 반도체 장치는, 외부로부터 공급된 전원 전압을 소망하는 전압으로 승압하는 차지 펌프 회로나 레벨 시프터 등을 포함한 전압 생성 회로를 갖추고 있다(특허문헌 1).

[특허문헌 1] 일본 특개 2017-228325호 공보

NAND형의 플래시 메모리에서는, 데이터의 독출, 프로그램, 소거 동작 시에 고전압을 필요로 하기 때문에, 고전압 생성용의 차지 펌프 회로를 내부에 구비하고 있다. 플래시 메모리에서의 전류 소비는, 주로 차지 펌프 회로에 의한 것이 크고, 특히, 독출(read) 동작 또는 베리파이(verify) 동작 시의 비트라인 프리차지 기간 중, 차지 펌프 회로가 활성화 되었을 때에 최대의 피크 전류가 발생한다. 예를 들면, 선택 블록의 비선택 페이지(또는 비선택 워드라인)에 인가하기 위한 독출 전압(Vpass)이 차지 펌프 회로에 의해 생성되거나, 혹은, 전원 전압(Vdd)을 비트라인에 공급하기 위한 선택 트랜지스터를 구동하기 위한 구동 전압(VXD)이 차지 펌프 회로에 의해 생성된다. 그러므로, 차지 펌프 회로에 의한 소비 전류는, 페이지 수나 비트라인의 수의 증가에 따라 증가한다.

차지 펌프 회로에 의한 피크 전류가 커지면, 순간적으로 대전류가 흐르기 때문에, 전원 전압(Vdd)의 강하를 야기하는 원인이 된다. 특히, 저전원 전압의 디바이스에서는 영향이 크고, 요구되는 회로의 성능에 지장을 초래하여, 예를 들면, 입출력 회로의 동작이 불안정해져, 독출 데이터에 오류가 생길 가능성이 있다.

본 발명은, 이러한 종래의 과제를 해결하기 위한 것으로, 독출 동작 시의 피크 전류를 억제하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 기억 장치는, 메모리 셀 어레이와, 복수의 차지 펌프 회로와, 상기 메모리 셀 어레이의 선택된 페이지가 독출될 때, 상기 복수의 차지 펌프 회로를 활성화 하는 타이밍을 제어하는 컨트롤러를 가지고, 상기 컨트롤러는, 복수의 차지 펌프 회로가 동일 타이밍에 활성화 되지 않도록 제어한다

어느 실시 양태에서는, 상기 컨트롤러는, 비트라인 프리차지 기간 중 독출이 실시될 때, 상기 복수의 차지 펌프 회로를 활성화 하는 타이밍을 제어한다. 어느 실시 양태에서는, 상기 컨트롤러는, 복수의 차지 펌프 회로 중 적어도 하나의 차지 펌프 회로를 활성화 하는 타이밍을 시프트 한다. 어느 실시 양태에서는, 상기 컨트롤러는, 클록 신호의 상승 엣지에 응답해 활성화 되는 제1 차지 펌프 회로를, 클록 신호의 상승 엣지에 응답해 활성화시킨다. 어느 실시 양태에서는, 상기 컨트롤러는, 클록 신호의 하강 엣지에 응답해 활성화 되는 제2 차지 펌프 회로를, 클록 신호의 하강 엣지에 응답해 활성화시킨다. 어느 실시 양태에서는, 상기 컨트롤러는, 제3 차지 펌프 회로를 홀수 번째의 상승 엣지에 응답해 활성화시키고, 제4 차지 펌프 회로를 짝수 번째의 하강 엣지에 응답해 활성화시킨다. 어느 실시 양태에서는, 복수의 차지 펌프 회로는, 비선택 페이지의 메모리 셀에 인가하기 위한 패스 전압을 생성하는 차지 펌프 회로를 포함한다. 어느 실시 양태에서는, 복수의 차지 펌프 회로는, 비트라인에 전압을 공급하기 위한 선택 트랜지스터를 구동하기 위한 구동 전압을 생성하는 차지 펌프 회로를 포함한다. 어느 실시 양태에서는, 상기 독출은, 프로그램 동작 시 또는 소거 동작 시의 베리파이 독출을 포함한다.

본 발명에 의하면, 독출 동작 시에 차지 펌프 회로를 활성화 하는 타이밍을 제어하도록 했으므로, 독출 동작 시의 피크 전류를 억제할 수 있다. 그 결과, 전원 전압의 노이즈도 억제할 수 있다.

[도 1] 본 발명의 실시예에 따른 플래시 메모리의 구성을 도시한 도면이다.
[도 2] 본 발명의 실시예에 따른 메모리 셀 어레이의 NAND 스트링의 구성을 도시한 도면이다.
[도 3] 본 발명의 실시예에 따른 페이지 버퍼의 구성을 도시한 도면이다.
[도 4] NAND형 플래시 메모리의 동작 시에 인가되는 바이어스 전압을 도시한 테이블이다.
[도 5] 차지 펌프 회로의 일례를 도시한 도면이다.
[도 6] 본 발명의 실시예에 따른 차지 펌프 회로의 구성을 도시한 도면이다.
[도 7] 본 발명의 실시예에 따른 차지 펌프 회로의 동작 제어를 설명하는 도면이다.
[도 8] 도 8(A)는, 상승 엣지 및 하강 엣지에 응답해 생성되는 클록 신호, 도 8(B)는, 상승 엣지에 응답해 생성되는 클록 신호, 도 8(C)는, 하강 엣지에 응답해 생성되는 클록 신호를 설명하는 도면이다.
[도 9] 본 발명의 실시예에 따른 페이지 버퍼와 비트라인의 구성 예를 도시한 도면이다.
[도 10] 본 발명의 실시예에 따른 독출 동작 시의 차지 펌프 회로의 동작을 설명하는 도면이다.
[도 11] 본 발명의 실시예에 따른 독출 동작 시의 차지 펌프 회로의 동작을 설명하는 타이밍 차트이다.

다음으로, 본 발명의 실시 형태에 대해 도면을 참조해 상세히 설명한다. 여기서는, 바람직한 형태로서 NAND형의 플래시 메모리를 예시한다. 덧붙여, 도면은, 알기 쉽게 하기 위해 각 부를 강조해 나타내고 있어, 실제 디바이스의 스케일과는 다른 것에 유의해야 한다.

[실시예]

본 발명의 실시예에 따른 플래시 메모리의 개략 구성을 도 1에 나타낸다. 단, 여기에 도시한 플래시 메모리의 구성은 예시이며, 본 발명은, 반드시 이러한 구성으로 한정되는 것은 아니다.

본 실시예의 플래시 메모리(100)는, 복수의 메모리 셀이 행렬 형상으로 배열된 메모리 셀 어레이(110)와, 외부 입출력 단자(I/O)에 접속된 입출력 버퍼(120)와, 입출력 버퍼(120)로부터 어드레스 데이터를 수취하는 어드레스 레지스터(130)와, 입출력 버퍼(120)로부터 수취한 커맨드 데이터나 외부 제어 신호 등에 근거해 각 부를 제어하는 컨트롤러(140)와, 어드레스 레지스터(130)로부터의 행 어드레스 정보(Ax)를 디코드 하고, 디코드 결과에 근거해 블록의 선택 및 페이지의 선택 등을 실시하는 워드라인 선택 회로(150)와, 워드라인 선택 회로(150)에 의해 선택된 페이지로부터 독출된 데이터를 보지(保持)하거나, 선택된 페이지에 프로그램 해야 할 입력 데이터를 보지(保持)하는 페이지 버퍼/센스 회로(160)와, 어드레스 레지스터(130)로부터의 열 어드레스 정보(Ay)를 디코드 하고, 상기 디코드 결과에 근거해 페이지 버퍼/센스 회로(160) 내의 열 어드레스의 데이터를 선택하는 열 선택 회로(170)와, 데이터의 독출, 프로그램 및 소거 등을 위해 필요한 다양한 전압(기입(write) 전압(Vpgm), 패스 전압(Vpass), 소거 전압(Vers), 행 선택용의 구동 전압(VXD) 등)을 생성하는 내부 전압 발생 회로(180)를 포함해 구성된다.

메모리 셀 어레이(110)는, 열 방향에 m개의 메모리 블록(BLK(0), BLK(1), …, BLK(m-1))를 가진다. 하나의 메모리 블록에는, 도 2에 도시한 것처럼, 복수의 NAND 스트링이 형성된다. NAND 스트링은, 기판 표면에 형성된 2차원 어레이 형상이어도 무방하고, 기판 표면 상에 형성된 반도체층을 이용하는 3차원 어레이 형상이어도 무방하다. 하나의 NAND 스트링은, 예를 들면, 메모리 셀(MC0, MC1, …, MC62, MC63)과, 비트라인측 선택 트랜지스터(TD)와, 소스라인측 선택 트랜지스터(TS)를 포함하고, 이러한 트랜지스터가 직렬로 접속되어 있다. 하나의 메모리 셀은, 1 비트(2값 데이터)를 기억하는 SLC 타입이어도 무방하고, 다 비트를 기억하는 MLC 타입이어도 무방하다.

도 3에, 페이지 버퍼/센스 회로의 구성을 나타낸다. 페이지 버퍼/센스 회로(160)는, 독출 동작 시 등에 선택 메모리 셀의 비트라인 전위를 감지하는 센스 회로와, 프로그램 해야 할 입력 데이터나 메모리 셀 어레이로부터 독출된 데이터 등을 보지(保持)하는 래치 회로를 갖추고 있다. 센스 회로는, 전압 공급부(V1)로부터 공급된 전압을 비트라인에 프리차지(precharge)하기 위한 트랜지스터(BLPRE), 비트라인을 클램프(clamp)하기 위한 트랜지스터(BLCLAMP), 센스 노드(SNS)와 래치 노드(SLR) 간에 전하를 전송하기 위한 트랜지스터(BLCD), 래치 노드(SLR)의 전위를 전압 공급부(V2)에 접속된 트랜지스터(VG)로 전송하기 위한 트랜지스터(DTG), 전압 공급부(V2)를 센스 노드(SNS)에 결합하기 위한 트랜지스터(REG)를 포함한다. 트랜지스터(DTG)는, 예를 들면, 프로그램 베리파이 등에서 센스 노드(SNS)를 L 레벨에서 H 레벨로 반전시킬 필요가 있을 때 동작된다. 래치 회로는, 크로스커플(cross couple)된 한 쌍의 인버터와, 노드(SLR/SLS)를 등가(等價)하기 위한 트랜지스터(EQ_EN)와, 노드(SLR/SLS)를 데이터라인(DL, /DL)에 접속하는 트랜지스터(Q1, Q2)와, 노드(SLS)에 접속된 베리파이용 트랜지스터(Q3)를 포함한다.

또한, 독출 동작은, 짝수 비트라인으로 이루어진 짝수 페이지와, 홀수 비트라인으로 이루어진 홀수 페이지를 교대로 실시해도 무방하다. 이 경우, 하나의 페이지 버퍼/센스 회로에는, 비트라인 선택 회로가 접속되고, 비트라인 선택 회로가 짝수 비트라인 또는 홀수 비트라인을 선택한다. 짝수 페이지의 독출이 실시되는 동안, 홀수 페이지의 홀수 비트라인에는 GND 레벨의 실드 전위가 공급되고, 홀수 페이지의 독출이 실시되는 동안, 짝수 페이지의 짝수 비트라인에는 GND 레벨의 실드 전위가 공급되고, 이에 따라, 인접한 비트라인 사이의 용량 결합에 따른 노이즈가 저감된다.

도 4는, 플래시 메모리의 각 동작 시에 인가되는 바이어스 전압의 일례를 나타낸 테이블이다. 독출 동작에서는, 비트라인에 임의의 플러스 전압을 인가하고, 선택된 워드라인에 임의의 전압(예를 들면, 0 V)을 인가하고, 비선택 워드라인에 패스 전압(Vpass)(예를 들면, 4.5 V)를 인가하고, 선택 게이트라인(SGD, SGS)에 플러스 전압(예를 들면, 4.5 V)을 인가하고, NAND 스트링의 비트라인측 선택 트랜지스터, 소스라인측 선택 트랜지스터를 온(ON) 하고, 공통 소스라인에 0 V를 인가한다. 프로그램(기입) 동작에서는, 선택된 워드라인에 고전압의 프로그램 전압(Vpgm)(15∼20 V)을 인가하고, 비선택의 워드라인에 중간 전위(예를 들면, 10 V)를 인가하고, 비트라인측 선택 트랜지스터를 온 시키고, 소스라인측 선택 트랜지스터를 오프 시키고, 「0」 또는 「1」의 데이터에 따른 전위를 비트라인에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드라인에 0 V를 인가하고, P 웰에 고전압(예를 들면, 20 V)을 인가하고, 플로팅 게이트의 전자를 기판에 인발(引拔)함으로써, 블록 단위로 데이터를 소거한다.

내부 전압 발생 회로(180)는, 각 동작 시에 필요한 전압을 생성한다. 내부 전압 발생 회로(180)는, 외부로부터 공급된 전원 전압(Vdd)을 승압하는 차지 펌프 회로나, 차지 펌프 회로에 의해 생성된 전압 레벨을 변환하는 레벨 시프터 등을 포함해 구성된다.

도 5(A)에, 차지 펌프 회로의 일례를 나타낸다. 차지 펌프 회로(200)는, 예를 들면, 2개의 차지 펌프 회로 세트(201 및 202)를 포함한다. 차지 펌프 회로 세트(201)는, 예를 들면, 복수의 다이오드에 접속된 MOS 트랜지스터를 포함하고, 각 MOS 트랜지스터가 직렬로 접속되어 있다. MOS 트랜지스터의 게이트에는 커패시터가 접속되고, 홀수 번째의 MOS 트랜지스터의 각 커패시터에는 클록 신호(CLK1)가 인가되고, 짝수 번째의 MOS 트랜지스터의 각 커패시터에는 클록 신호(CLK2)가 인가된다. 차지 펌프 회로 세트(202)는, 차지 펌프 회로 세트(201)와 유사한 구성이지만, 홀수 번째의 MOS 트랜지스터의 각 커패시터에는 클록 신호(CLK3)가 인가되고, 짝수 번째의 MOS 트랜지스터의 각 커패시터에는 클록 신호(CLK4)가 인가된다. 클록 신호(CLK1)와 클록 신호(CLK2)는, 도 5(B)에 도시한 것처럼, 위상(位相)이 180도 상이한 관계에 있다. 또한, 클록 신호(CLK1)는 클록 신호(CLK4), 클록 신호(CLK2)는 클록 신호(CLK3)와 각각 동상(同相)의 관계에 있다. 차지 펌프 회로는, 전압 입력부(Vin)에는, 예를 들면, 전원 전압(Vdd)이 공급되고, 전압 출력부(Vcp)에서는 승압된 전압이 출력된다.

본 회로 구성의 경우, 클록 신호(CLK2)의 상승 엣지에 의해, 차지 펌프 회로 세트(201)의 전압 출력부(Vcp)에 접속된 MOS 트랜지스터가 활성화 되고, 전압 출력부(Vcp)에 승압된 전압이 공급된다. 또한 클록 신호(CLK4)의 상승 엣지에 의해, 차지 펌프 회로 세트(202)의 전압 출력부(Vcp)에 접속된 MOS 트랜지스터가 활성화 되고, 전압 출력부(Vcp)에 승압된 전압이 공급된다. 클록 신호(CLK2)와 클록 신호(CLK4)는 위상이 180도 상이한 관계에 있기 때문에, 어느 클록 신호, 예를 들어 CLK1을 기준으로 보면, 상승 엣지와 하강 엣지의 양방에서 전압 출력부(Vcp)에 승압된 전압이 공급되고 있는 것처럼 보인다.

하나의 실시 양태에서는, 내부 전압 발생 회로(180)는, 도 6에 도시한 것처럼, n개의 차지 펌프 회로(200-1, 200-2, …, 200-n)(n은, 2 이상의 정수)와, 차지 펌프 회로에 의해 생성된 전압 레벨을 시프트 하거나 혹은 레귤레이트(regulate)하는 레벨 시프터(210-1, 210-2, …, 210-n)를 포함한다. 하나의 차지 펌프 회로는, 예를 들면, 도 5에 도시한 구성을 가진다.

복수의 차지 펌프 회로(200-1, 200-2, …, 200-n)는, 컨트롤러(140)로부터의 선택 신호(SEL-1, SEL-2, …, SEL-n)에 의해 선택적으로 동작 또는 비동작시키는 것이 가능하다. 컨트롤러(140)는, 예를 들면, 독출 동작 시에, 선택 신호(SEL-1)에 의해 차지 펌프 회로(200-1)를 동작시켜, 비선택 페이지에 인가하기 위한 패스 전압(Vpass)을 생성하게 하고, 또한, 선택 신호(SEL-2)에 의해 차지 펌프 회로(200-2)를 동작시켜, 페이지 버퍼/센스 회로(160)의 선택용 트랜지스터를 구동하기 위한 구동 전압(VXD)을 생성하게 한다. 차지 펌프 회로(200-1)는, 예를 들어 9.6 V를 생성하여, 패스 전압(Vpass)으로서, 4.5 V로 레귤레이션(regulation)해서 사용하고, 차지 펌프 회로(200-2)는, 구동 전압(VXD)으로서, 전원 전압(Vdd) 보다 트랜지스터의 임계값(Vth) 이상 큰 전압을 생성한다.

다음으로, 본 실시예에 의한 차지 펌프 회로의 상세에 대하여 설명한다. 컨트롤러(140)는, 독출 동작 시에 선택 신호(SEL-1, SEL-2, …, SEL-n)를 통해 동작시킬 차지 펌프 회로를 선택하고, 나아가 선택된 차지 펌프 회로를 활성화시킬 타이밍을 제어한다. 예를 들면, 차지 펌프 회로를, 클록 신호의 상승 엣지, 클록 신호의 하강 엣지, 혹은 클록 신호의 상승 엣지 및 하강 엣지에 응답해 활성화시킨다.

도 7에, 하나의 차지 펌프 회로(200-1)의 상세를 나타낸다. 다른 차지 펌프 회로도 이와 마찬가지로 구성된다. 도 5에 도시한 펌프 회로(CP)에서 출력되는 출력 전압(Vout)은, 컨트롤러(140)로부터의 선택 신호(SEL-1)를 컴퍼레이터(comparator)(300)의 인에이블 신호로 하고, 컴퍼레이터(300)에 의해 타겟 전압인 타겟 전압(Vref)과 비교되고, 비교 결과(CMP＿out)가 AND 게이트(310)에 입력된다. AND 게이트(310)의 다른 한쪽에는, 클록 신호(CLK＿M)가 입력된다. 선택 신호(SEL-1)가 H 레벨이고 또한 출력 전압(Vout)≤타겟 전압(Vref)일 때, CMP＿out는 H 레벨이며, AND 게이트(310)는, 펌프용의 클록 신호(CLK＿P)로서 클록 신호(CLK＿M)와 동상의 클록을 출력한다. 한편, 선택 신호(SEL-1)가 H 레벨이고 또한 출력 전압(Vout)＞타겟 전압(Vref)일 때, CMP＿out는 L 레벨이며, AND 게이트(310)의 출력이 L 레벨로 고정된다. 선택 신호(SEL-1)가 L 레벨일 때도 마찬가지로, CMP＿out는 L 레벨이며, AND 게이트(310)의 출력이 L 레벨로 고정된다.

또한, 차지 펌프 회로(200-1)는 클록 신호(CLK＿P)로부터 클록 신호(CLK1)와 클록 신호(CLK4)를 생성하기 위한 생성 회로(330)와, 클록 신호(CLK1)를 반전해 클록 신호(CLK2)를 생성하는 인버터(320)와, 클록 신호(CLK4)를 반전해 클록 신호(CLK3)를 생성하는 인버터(322)를 더 갖춘다. 이에 따라, 펌프 회로(CP)에는, 클록 신호(CLK1, CLK2, CLK3, CLK4)가 공급된다.

어느 실시 양태에서는, 생성 회로(330)는, 클록 신호(CLK＿P)와 인에이블 신호(EN-1)를 입력으로 하고 클록 신호(CLK1)를 출력으로 하는 AND 게이트(332)와, 클록 신호(CLK＿P)와 인에이블 신호(EN-2)를 입력으로 하고 클록 신호(CLK4)를 출력으로 하는 AND 게이트(334)를 갖춘다. 이러한 AND 게이트(332, 334)는, 인에이블 신호(EN-1, EN-2)에 의해 독립적으로 제어되고, 예를 들면, 인에이블 신호(EN-1, EN-2) 중 어느 하나를 H 레벨로 하면, 각 인에이블 신호에 대응하는 AND 게이트(332, 334)의 출력인 클록 신호(CLK1, CLK4)는 클록 신호(CLK＿P)와 같은 신호가 된다. 한편, 인에이블 신호(EN-1, EN-2) 중 어느 하나를 L 레벨로 하면, 각 인에이블 신호에 대응하는 AND 게이트(332, 334)의 출력인 클록 신호(CLK1, CLK4)가 L 레벨로 고정된다.

도 8에, AND 게이트(310)에서 생성되는 펌프용의 클록 신호(CLK＿P), 및 생성 회로(330), 인버터(320)에 의해 생성되는 클록 신호(CLK2, CLK4)의 예를 나타낸다. 여기서, 클록 신호(CLK2, CLK4)는, 각각 도 5에 도시한 펌프 회로(CP)의 차지 펌프 회로 세트(201, 202)의 전압 출력부(Vcp)에 접속된 MOS 트랜지스터를 활성화 하는 클록 신호인 것에 유의한다. 도 8(A)는, 비교 결과(CMP＿out)가 L 레벨로 되었을 때에 생성되는 펌프용의 클록 신호(CLK＿P), 및 클록 신호(CLK2, CLK4)의 예이다. 즉, AND 게이트(310)의 출력 신호(CLK＿P)는 L 레벨로 고정되고, 클록 신호(CLK2, CLK4)도 각각 H 레벨, L 레벨로 고정되고, 펌프 회로(CP)는 활성화 되지 않고, 비동작이다.

도 8(B)에, 비교 결과(CMP＿out)가 H 레벨 또한 인에이블 신호(EN-1, EN-2)가 모두 H 레벨이 되었을 때에 생성되는 펌프용의 클록 신호(CLK＿P), 및 클록 신호(CLK2, CLK4)의 예이다. 즉, AND 게이트(310)의 출력 신호(CLK＿P), 및 클록 신호(CLK4)는 클록 신호(CLK＿M)와 같은 위상의 신호가, 클록 신호(CLK2)는 클록 신호(CLK＿M)와 위상이 180도 상이한 위상의 신호가 생성되고, 도 5에 도시한 펌프 회로(CP)가 클록 신호(CLK＿M)의 상승, 하강 엣지의 쌍방에 응답해 활성화 된다.

도 8(C)에, 비교 결과(CMP＿out)가 H 레벨 또한 인에이블 신호(EN-1)는 H 레벨, EN-2는 L 레벨로 되었을 때에 생성되는 펌프용의 클록 신호(CLK＿P), 및 클록 신호(CLK2, CLK4)의 예이다. 즉, AND 게이트(310)의 출력 신호(CLK＿P)는 클록 신호(CLK＿M)와 같은 위상의 신호가, 클록 신호(CLK2)는 클록 신호(CLK＿M)와 위상이 180도 상이한 위상의 신호가 생성되지만, 클록 신호(CLK4)는 L 레벨로 고정된 신호가 생성되므로, 도 5에 도시한 펌프 회로(CP)의 차지 펌프 회로 세트(201)만 동작하고, 클록 신호(CLK＿M)의 하강 엣지에만 응답해 활성화 된다.

도 8(D)에, 비교 결과(CMP＿out)가 H 레벨 또한 인에이블 신호(EN-1)는 L 레벨, EN-2는 H 레벨로 되었을 때에 생성되는 펌프용의 클록 신호(CLK＿P), 및 클록 신호(CLK2, CLK4)의 예이다. 즉, AND 게이트(310)의 출력 신호(CLK＿P)와 클록 신호(CLK4)는 클록 신호(CLK＿M)와 같은 위상의 신호가, 클록 신호(CLK2)는 H 레벨로 고정된 신호가 생성되므로, 도 5에 도시한 펌프 회로(CP)의 차지 펌프 회로 세트(202)만 동작하고, 클록 신호(CLK＿M)의 상승 엣지에만 응답해 활성화 된다.

도 5, 도 7, 도 8에 도시한 실시예는, 도 5에 도시한 차지 펌프 회로가 클록의 상승, 하강 엣지의 쌍방에 응답해 활성화 되는 타입을 예로 설명했지만, 본 발명은 이러한 회로 구성으로 한정되지 않는다. 예를 들면, 펌프 회로가, 도 5에 도시한 차지 펌프 회로에서 차지 펌프 회로 세트(202)를 제외한, 클록 신호(CLK2)의 상승 엣지에만 응답해 활성화 되는 타입이라 하더라도, 생성 회로(330)를 펌프용의 클록 신호(CLK＿P)를 입력으로 하여, 2체배(遞倍)한 신호를 출력하는 상승/하강 검출부, 2체배해서 홀수 번째의 펄스만 출력하는 상승 검출부, 2체배해서 짝수 번째의 펄스만 출력하는 하강 검출부를 준비하고, 상승/하강 검출부, 상승 검출부, 하강 검출부를, 각각 인에이블 신호로 제어해, 검출부를 하나만 활성화시킴으로써, 클록 신호(CLK＿M)의 상승/하강의 양 엣지, 상승의 엣지만, 하강의 엣지에만 응답해 활성화 되는 펌프 회로의 구성을 실현할 수 있다. 이 경우, 상승/하강 검출부, 상승 검출부, 하강 검출부의 구성은 특별히 한정되지 않지만, 예를 들면, 플립플롭 등을 이용한 회로, 체배 회로, 지연 회로, 로직 회로 등을 이용해 구성된다. 또한 도 7에 도시한 생성 회로(330)는, 2개의 AND 게이트를 이용해 구성했지만, 이는 일례이며, 다른 구성이어도 무방하다.

다음으로, 본 실시예에 의한 플래시 메모리의 독출 동작에 대해 설명한다. 덧붙여 여기서의 독출(read) 동작은, 외부로부터의 어드레스 및 커맨드에 응답해 선택 페이지의 독출을 실시하는 것에 더하여, 프로그램 동작 시나 소거 동작 시에 실시되는 베리파이(verify)를 위한 독출 동작도 포함하는 것으로 한다.

컨트롤러(140)는, 독출 동작을 개시하면, 짝수 페이지의 짝수 비트라인 또는 홀수 페이지의 홀수 비트라인을 프리차지 한다. 도 9에, 플래시 메모리의 I/O와 비트라인과의 관계를 예시한다. 예를 들면, 플래시 메모리(100)가 16개의 I/O 단자를 가질 때, 하나의 I/O 단자에는 2048의 비트라인이 할당된다(짝수 비트라인이 1024개, 홀수 비트라인이 1024개). 16개의 I/O 전체에서는, 32,768의 비트라인이 된다(짝수 비트라인이 16,384개, 홀수 비트라인이 16,384개). 만일, 하나의 비트라인의 용량을 프리차지 하는데 1 pA의 전류를 필요로 한다면, 짝수 페이지의 전체의 비트라인을 프리차지 하기 위해서는, 16,384 pA의 전류가 필요하게 된다. 이와 같이 비트라인 전체의 용량은 매우 크고, 그러므로 독출 동작 시에, 비트라인의 프리차지 기간의 피크 전류가 다른 기간 중 보다 가장 커진다.

그래서, 본 실시예에서는, 비트라인의 프리차지 기간 중의 피크 전류를 억제하기 위해 차지 펌프 회로가 활성화 되는 타이밍을 제어한다. 여기에서는, 2개의 차지 펌프 회로를 활성화 하는 예를 설명한다. 하나는, 선택 블록 내의 비선택 워드라인에 인가되는 패스 전압(Vpass)(메모리 셀의 상태에 관계없이 메모리 셀을 도통(導通)시키는 전압)을 생성하기 위한 차지 펌프 회로이고, 또 하나는, 페이지 버퍼/센스 회로(160)의 전원 전압(Vdd)을 비트라인에 공급하기 위한 선택용 트랜지스터의 게이트에 인가되는 구동 전압(VXD)을 생성하기 위한 차지 펌프 회로이다. 외부의 전원 전압(Vdd)이, 예를 들면, 1.8 V일 때, 패스 전압(Vpass)은, 9.6 V, 구동 전압(VXD)은, 예를 들면, 5.4 V이다. 컨트롤러(140)는, 예를 들면, 도 6에 도시한 2개의 차지 펌프 회로(200-1, 200-2)를 동작시키기 위해 2개의 선택 신호(SEL-1, SEL-2)를 H 레벨로 인에이블 한다.

도 10(A)는, 통상 동작 시의 차지 펌프 회로의 동작과 소비 전류와의 관계를 나타내고 있다. 통상 동작 시, 선택된 2개의 차지 펌프 회로(200-1, 200-2)는, 클록 신호(CLK＿M)의 상승 엣지 및 하강 엣지의 쌍방에 응답해 활성화 된다. 즉, 컨트롤러(140)는, 도 7에 도시한 인에이블 신호(EN-1, EN-2)를 통해 AND 게이트(332, 334)를 동작시켜, 도 8(B)에 도시한 클록 신호(CLK2, 4), 또한 CLK2, 4와 각각 위상이 180도 상이한 클록 신호(CLK1, 3)를 차지 펌프 회로에 공급한다. 이에 따라, 차지 펌프 회로(200-1, 200-2)는, 사실상, 클록 신호(CLK＿M)의 상승 엣지와 하강 엣지의 쌍방에 응답해 동작한다. 예를 들면, 시각(t1)의 하강 엣지에서, 구동 전압(VXD)이 타겟 전압(Vref)을 밑돌면, 차지 펌프 회로(200-1)가 기동되고, 시각(t2)의 상승 엣지에서, 패스 전압(Vpass)이 타겟 전압(Vref)을 밑돌면, 차지 펌프 회로(200-2)가 기동된다. 또한, 시각(t3)의 상승 엣지에서, 구동 전압(VXD), 패스 전압(Vpass)이 타겟 전압(Vref)을 밑돌면, 차지 펌프 회로(200-1, 200-2)가 기동된다. 이 경우, 2개의 차지 펌프 회로가 동시에 기동되기 때문에, 차지 펌프 회로에 의한 소비 전류(Icc)는 최대가 된다.

도 10(B)는, 비트라인 프리차지 기간 중의 차지 펌프 회로의 동작과 소비 전류와의 관계를 나타내고 있다. 컨트롤러(140)는, 비트라인의 프리차지 기간 중, 예를 들면, 패스 전압(Vpass)을 생성하기 위한 차지 펌프 회로(200-1)의 생성 회로(330)의 AND 게이트(334)를 동작시키고(그 이외의 검출부는 비동작), 구동 전압(VXD)을 생성하기 위한 차지 펌프 회로(200-2)의 생성 회로(330)의 AND 게이트(332)를 동작시킨다(그 이외의 검출부는 비동작). 즉, 차지 펌프 회로(200-1)와 차지 펌프 회로(200-2)는, 동일 타이밍에 활성화 되지 않는다. 비트라인의 프리차지 기간은, 예를 들면, 도 3에 도시한 BLPRE 트랜지스터가 온 하는 기간이며, 컨트롤러(140)는, BLPRE 트랜지스터를 온 시키는 타이밍과 동기하여 차지 펌프 회로(200-1)의 인에이블 신호(EN-2)를 H로 하고(인에이블 신호(EN-1)는 L), 차지 펌프 회로(200-2)의 생성 회로(330)에 EN-1을 출력하고(인에이블 신호(EN-2)는 L), BLPRE 트랜지스터를 오프 시키는 타이밍과 동기하여 차지 펌프 회로(200-1, 200-2)의 인에이블 신호(EN-1, EN-2)를 모두 H로 한다.

도 10(B)에서, 시각(t3)의 상승 엣지에서, 패스 전압(Vpass) 및 구동 전압(VXD)은 타겟 전압(Vref)을 밑돌지만, 이때, 차지 펌프 회로(200-1) 만이 활성화 되고, 차지 펌프 회로(200-2)는 활성화 되지 않는다. 시각(t4)의 하강 엣지에서, 구동 전압(VXD)이 타겟 전압(Vref)을 밑돌기 때문에, 차지 펌프 회로(200-2)가 활성화 된다. 시각(t3)에서, 차지 펌프 회로(200-1, 200-2)가 동시에 활성화 되지 않고, 차지 펌프 회로(200-2)의 활성화가 시각(t4)로 시프트 되기 때문에, 차지 펌프 회로(200-1, 200-2)에 의한 소비 전류(Icc)가 분산되어, 도 10(A)의 최대 소비 전류(Imax)가 억제된다.

도 11에, 비트라인 프리차지 시의 차지 펌프 회로의 상세한 타이밍 차트를 나타낸다. 도면 중, 차지 펌프 회로(200-1, 200-2)의 활성화 상태가 해칭(hatching)으로 나타나 있다. 독출 동작이 개시되어, 비트라인의 프리차지가 개시하는 시각(Ts)까지의 기간은, 통상 동작이다(도 10(A)를 참조). 이 기간 중, 차지 펌프 회로(200-1, 200-2)는, 패스 전압(Vpass) 및 구동 전압(VXD)이 타겟 전압(Vref)을 밑돌면, 클록 신호(CLK＿M)의 상승 엣지 및 하강 엣지에 응답해 동작한다.

시각(Ts)에서 시각(Te)까지의 기간은, 비트라인의 프리차지 기간이다. 이 기간 중, 차지 펌프 회로(200-1)는, 패스 전압(Vpass)이 타겟 전압(Vref)을 밑돌면, 클록 신호(CLK＿M)의 상승 엣지에 응답해 동작하고, 차지 펌프 회로(200-2)는, 구동 전압(VXD)이 타겟 전압(Vref)을 밑돌면, 클록 신호(CLK＿M)의 하강 엣지에 응답해 동작한다. 시각(Te) 이후는, 차지 펌프 회로(200-1, 200-2)는, 다시 통상 동작으로 돌아온다.

이와 같이, 비트라인의 프리차지 기간 중에 차지 펌프 회로가 동시에 활성화 되지 않도록 함으로써, 소비 전류가 최대가 되는 비트라인의 프리차지 기간 중의 피크 전류를 억제할 수 있다.

상기 실시예에서는, 비트라인의 프리차지 기간 중에 2개의 차지 펌프 회로를 동작시키는 예를 나타냈지만, 이는 일례이며, n개(n는, 2 이상의 정수)의 차지 펌프 회로를 동작시켜도 무방하다. 이 경우, n개의 차지 펌프 회로 전부가 동시에 활성화 되지 않도록 하면 되고, 일부의 차지 펌프 회로는, 동시에 활성화 되어도 무방하다. 예를 들면, 하나 또는 복수의 차지 펌프 회로가 상승 엣지에 응답해 활성화 되고, 하나 또는 복수의 차지 펌프 회로가 하강 엣지에 응답해 활성화 되고, 하나 또는 복수의 차지 펌프 회로가 상승 엣지와 하강 엣지에 응답해 활성화 되어도 무방하다. 혹은, 제1 차지 펌프 회로가 상승 엣지에 응답해 활성화 되고, 제2 차지 펌프 회로가 하강 엣지에 응답해 활성화 되고, 제3 차지 펌프 회로가 홀수 번째의 상승 엣지에 응답해 활성화 되고, 제4 차지 펌프 회로가 짝수 번째의 하강 엣지에 응답해 활성화 되도록 해도 무방하다. 차지 펌프 회로를 어떤 타이밍에 활성화시킬지는 임의로 설정할 수 있다.

본 발명의 바람직한 실시 형태에 대해 상술했지만, 본 발명은, 특정의 실시 형태로 한정되는 것이 아니고, 특허 청구의 범위에 기재된 발명의 요지의 범위 내에서, 다양한 변형·변경이 가능하다.

100: 플래시 메모리
110: 메모리 셀 어레이
120: 입출력 버퍼
130: 어드레스 레지스터
140: 컨트롤러
150: 워드라인 선택 회로
160: 페이지 버퍼/센스 회로
170: 열 선택 회로
180: 내부 전압 발생 회로
200: 차지 펌프 회로

Claims

메모리 셀 어레이와,
복수의 차지 펌프 회로와,
상기 메모리 셀 어레이의 선택된 페이지가 독출될 때, 상기 복수의 차지 펌프 회로를 활성화 하는 타이밍을 제어하는 컨트롤러
를 가지고,
상기 컨트롤러는,
복수의 차지 펌프 회로가 동일 타이밍에 활성화 되지 않도록 제어하는
반도체 기억 장치.
제1항에 있어서,
상기 컨트롤러는,
비트라인 프리차지 기간 중 독출이 실시될 때, 상기 복수의 차지 펌프 회로를 활성화 하는 타이밍을 제어하는
반도체 기억 장치.
제1항에 있어서,
상기 컨트롤러는,
복수의 차지 펌프 회로 중 적어도 하나의 차지 펌프 회로를 활성화 하는 타이밍을 시프트 하는
반도체 기억 장치.
제1항에 있어서,
상기 컨트롤러는,
클록 신호의 상승 엣지에 응답해 활성화 되는 제1 차지 펌프 회로를, 클록 신호의 상승 엣지에 응답해 활성화시키는
반도체 기억 장치.
제4항에 있어서,
상기 컨트롤러는,
클록 신호의 하강 엣지에 응답해 활성화 되는 제2 차지 펌프 회로를, 클록 신호의 하강 엣지에 응답해 활성화시키는
반도체 기억 장치.
제1항에 있어서,
상기 컨트롤러는,
제3 차지 펌프 회로를 홀수 번째의 상승 엣지에 응답해 활성화시키고, 제4 차지 펌프 회로를 짝수 번째의 하강 엣지에 응답해 활성화시키는
반도체 기억 장치.
제1항 내지 제6항 중 어느 한 항에 있어서,
복수의 차지 펌프 회로는,
비선택 페이지의 메모리 셀에 인가하기 위한 패스 전압을 생성하는 차지 펌프 회로를 포함하는
반도체 기억 장치.
제1항에 있어서,
복수의 차지 펌프 회로는,
비트라인에 전압을 공급하기 위한 선택 트랜지스터를 구동하기 위한 구동 전압을 생성하는 차지 펌프 회로를 포함하는
반도체 기억 장치.
제1항에 있어서,
상기 독출은,
프로그램 동작 시 또는 소거 동작 시의 베리파이 독출을 포함하는
반도체 기억 장치.
제1항에 있어서,
상기 복수의 차지 펌프 회로 각각은,
펌프 회로와,
클록 신호가 입력되고, 제1 클록 신호와 제4 클록 신호를 생성하는 생성 회로와,
상기 제1 클록 신호를 수신해 반전하고, 제2 클록 신호를 생성하는 제1 인버터와,
상기 제4 클록 신호를 수신해 반전하고, 제3 클록 신호를 생성하는 제2 인버터
를 더 포함하고,
상기 제1 클록 신호, 상기 제2 클록 신호, 상기 제3 클록 신호 및 상기 제4 클록 신호가, 상기 펌프 회로에 공급되는
반도체 기억 장치.
제10항에 있어서,
상기 생성 회로는,
상기 클록 신호와 제1 인에이블 신호를 입력으로 하여, 상기 제1 클록 신호를 출력으로 하는 제1 AND 게이트와,
상기 클록 신호와 제2 인에이블 신호를 입력으로 하여, 상기 제4 클록 신호를 출력으로 하는 제2 AND 게이트
를 더 포함하고,
상기 제1 AND 게이트 및 상기 제2 AND 게이트가, 각각 상기 제1 인에이블 신호 및 상기 제2 인에이블 신호에 의해 독립적으로 제어되는
반도체 기억 장치.
제10항에 있어서,
상기 컨트롤러가 출력한 선택 신호는, 컴퍼레이터의 인에이블 신호로 하고,
상기 컴퍼레이터가, 상기 펌프 회로의 출력 전압과 타겟 전압을 비교하여, 비교 결과를 생성하고,
AND 게이트가 상기 비교 결과를 수신하여, 상기 클록 신호를 생성하는
반도체 기억 장치.