JP4927356B2 - 半導体装置 - Google Patents

Description

本発明は、ビット線とワード線のショート欠陥によるリーク電流の増大を抑制する構成を備えた半導体記憶装置の技術分野に関する。

一般的なＤＲＡＭにおいては、特にスタンバイ時に流れる電流の低減が強く要望されている。スタンバイ時のＤＲＡＭで生じる問題の一つは、ビット線とワード線とのショート欠陥に起因するリーク電流の増大である。従来のＤＲＡＭでは通常のメモリセルで生じた欠陥を救済するために冗長セルを設ける構成を採用するのが一般的であり、ビット線とワード線のショート欠陥が生じた不良セルは冗長セルによって置換されることになる。しかし、仮に冗長セルによる置換で不良セルが良品化されたとしても、ビット線とワード線のショート欠陥によるリーク電流はスタンバイ時に依然として流れるので歩留低下の要因となる。

上述したようなビット線とワード線のショート欠陥によるリーク電流を低減させる手法が提案されている（例えば、特許文献１参照）。図１０は、このような手法を採用したＤＲＡＭの回路構成の一例を示している。図１０に示す回路構成では、ビット線対ＢＬＴ、ＢＬＮに接続されるイコライズ回路５０と、ビット線プリチャージ電圧ＶＨＢからイコライズ回路５０に流れる電流を制限する電流制限素子５１が設けられている。イコライズ回路５０は、それぞれのゲートに制御信号ＥＱが印加された３個のＮＮＯＳトランジスタから構成され、電流制限素子５１は、ドレインがイコライズ回路５０のノードＮ１０に接続されたＰＭＯＳトランジスタＴＰ１０から構成される。

ＰＭＯＳトランジスタＴＰ１０は、ソースにビット線プリチャージ電圧ＶＨＢが印加されるとともに、ゲートに一定の電圧Ｖ０が印加されている。また、ＰＭＯＳトランジスタＴＰ１０が形成されるＮウエルに対し、バックバイアス用の電圧ＶＰＰが印加されている。この状態でイコライズ回路５０のイコライズ動作が行われると、イコライズ回路５０を介してビット線対ＢＬＴ、ＢＬＮに流れる電流は、ＰＭＯＳトランジスタＴＰ１０を流れる電流によって制限されることになる。電圧Ｖ０を適切に設定することで、ビット線とワード線のショート欠陥がある場合であっても、ＰＭＯＳトランジスタＴＰ１０の特性に応じて所望の制限電流を設定することができる。

特許第３２８０２２３号公報

しかしながら、図１０の構成においては、ＰＭＯＳトランジスタＴＰ１０のゲートに一定の電圧Ｖ０を印加した場合、ＰＭＯＳトランジスタＴＰ１０のしきい値電圧の変動に伴い制限電流も変動してしまう問題がある。図１０のＰＭＯＳトランジスタＴＰ１０のサブスレッショルド特性の一例を図１１に示す。図１１においては、ＰＭＯＳトランジスタＴＰ１０のゲートソース間電圧ＶＧＳとドレイン電流ＩＤＳの関係をグラフで表している。ドレイン電流ＩＤＳはスレッショルド領域で指数関数的に変化することから、その絶対値｜ＩＤＳ｜の対数を縦軸に示すものとし、ＶＧＳが０．１Ｖ変化すると、｜ＩＤＳ｜が約１桁変化することがわかる。ここで、ＰＭＯＳトランジスタＴＰ１０のしきい値電圧Ｖｔｐを、｜ＩＤＳ｜が１．０μＡのときのＶＧＳとして定義する。一般に、ＰＭＯＳトランジスタのしきい値電圧Ｖｔｐは、１００℃の温度変動で約０．２Ｖ変動するとともに、製造時のばらつきによる変動もある。

図１１においては、しきい値電圧Ｖｔｐの変動を考慮し、それぞれ異なる３種の特性Ｃ１、Ｃ２、Ｃ３を比較している。Ｖｔｐ＝−１．０Ｖに対応する特性Ｃ１を基準に、Ｖｔｐの絶対値が減少した場合は（Ｖｔｐ＝−０．９Ｖ）特性Ｃ２になり、Ｖｔｐの絶対値が増加した場合は（Ｖｔｐ＝−１．１Ｖ）特性Ｃ３になる。図１１に示すように、ＶＧＳ＝−１．０Ｖの条件で、特性Ｃ１において｜ＩＤＳ｜＝１．０μＡとなる（動作点Ａ１）。例えば、図１０の回路構成で、ＶＨＢ＝０．６Ｖ、Ｖ０＝−０．４Ｖが設定されるものとする。そして、特性Ｃ１の動作点Ａ１を基準に、ＰＭＯＳトランジスタＴＰ１０において上述したようなしきい値電圧Ｖｔｐの変動を想定すると、同様のＶＧＳ＝−１．０Ｖの条件で、特性Ｃ２では｜ＩＤＳ｜＝１０μＡとなり（動作点Ａ２）、特性Ｃ３では｜ＩＤＳ｜＝０．１μＡとなる（動作点Ａ３）。

このように、動作点Ａ１、Ａ２、Ａ３の変動が極めて大きくなる結果、制限電流素子５１に対して設定された制限電流も大きく変動してしまう。図１０において、同一の電圧条件を設定したとしても、ＰＭＯＳトランジスタＴＰ１０のしきい値電圧Ｖｔｐが温度や製造ばらつきで変動することは避けられず、ビット線とワード線のショート欠陥に起因するリーク電流の影響を抑制できなくなる恐れがある。

そこで、本発明はこれらの問題を解決するためになされたものであり、半導体記憶装置におけるビット線とワード線のショート欠陥によりリーク電流が流れる場合、イコライズ回路を介して流れる電流を制限することに加え、電圧や温度に依存して変動するしきい値電圧の特性の影響を受けることなく常に一定の制限電流の範囲内に保持することができ、信頼性が高い半導体記憶装置を提供することを目的とする。

上記課題を解決するために、本発明の電流制限回路は、所定の電源電圧がソースに印加されドレインを経由して出力電流を供給する第１のＰＭＯＳトランジスタから構成され前記出力電流の大きさを所定の制限電流の範囲内に制限する電流制限素子と、前記第１のＰＭＯＳトランジスタと動作特性が略同一の第２のＰＭＯＳトランジスタに所定の電流を流した状態で、前記所定の電源電圧と前記第１のＰＭＯＳトランジスタに供給されるゲート電圧の差が前記第２のＰＭＯＳトランジスタのしきい値電圧に一致するようにフィードバック制御を行って、前記ゲート電圧を発生するゲート電圧発生回路を備えている。

本発明の電流制限回路において、前記ゲート電圧発生回路は、前記第２のＰＭＯＳトランジスタと抵抗からなる直列回路の中間ノードにおける電圧レベルを検知するレベル検知回路を含み、当該レベル検知回路の検知出力に応じてレベル制御される前記ゲート電圧を発生するように構成してもよい。

本発明の電流制限回路において、前記レベル検知回路は、前記中間ノードが一方の入力端子に接続されるとともに前記所定の電源電圧が他方の入力端子に印加されたコンパレータを含み、前記第２のＰＭＯＳトランジスタのドレイン及びゲートに前記ゲート電圧が印加され、前記第２のＰＭＯＳトランジスタのソースが前記抵抗に接続され、前記直列回路における前記抵抗側の一端に前記所定の電源電圧よりレベルが高い第１の固定電圧が印加されるように構成してもよい。

本発明の電流制限回路において、前記レベル検知回路は、前記ゲート電圧が一方の入力端子に印加されるとともに前記中間ノードが他方の入力端子に接続されたコンパレータを含み、前記第２のＰＭＯＳトランジスタのソースに前記所定の電源電圧が印加され、前記第２のＰＭＯＳトランジスタのドレイン及びゲートと前記抵抗が接続され、前記直列回路における前記抵抗側の一端に前記ゲート電圧よりレベルが低い第２の固定電圧が印加されるように構成してもよい。

本発明の電流制限回路において、前記抵抗は、直列接続された一又複数の可変抵抗から構成されるようにしてもよい。

以上のように本発明の電流制限回路によれば、第１のＰＭＯＳトランジスタから供給される出力電流は所定の制限電流の範囲内に制限され、第１のＰＭＯＳトランジスタのしきい値電圧が変動する場合であっても、第２のＰＭＯＳトランジスタの作用によって制限電流が一定に保たれる。すなわち、何らかの要因で第１のＰＭＯＳトランジスタのしきい値電圧が変動すると、動作特性が同一の第２のＰＭＯＳトランジスタのしきい値電圧が連動して変化し、制限電流を一定に保つ方向にフィードバックがかかる。よって、温度や製造ばらつきによるしきい値電圧の変動による影響を受けることなく出力電流を一定の制限電流に保つことができ回路動作の信頼性を高めることができる。

上記課題を解決するために、本発明の半導体記憶装置は、マトリクス状に配置された複数のビット線と複数のワード線の交差部に設けられた複数のメモリセルを有する半導体記憶装置であって、前記複数のビット線のうち相補対をなすビット線対に接続されるイコライズ回路と、ビット線プリチャージ電圧がソースに印加されドレインを経由して前記イコライズ回路に電流を供給する第１のＰＭＯＳトランジスタから構成され前記電流の大きさを所定の制限電流の範囲内に制限する電流制限素子と、前記第１のＰＭＯＳトランジスタとプロセス及び動作特性が略同一の第２のＰＭＯＳトランジスタに所定の電流を流した状態で、前記ビット線プリチャージ電圧と前記第１のＰＭＯＳトランジスタに供給されるゲート電圧の差が前記第２のＰＭＯＳトランジスタのしきい値電圧に一致するようにフィードバック制御を行って、前記ゲート電圧を発生するゲート電圧発生回路とを備えている。

本発明の半導体記憶装置において、前記ゲート電圧発生回路は、前記第２のＰＭＯＳトランジスタと抵抗からなる直列回路の中間ノードにおける電圧レベルを検知するレベル検知回路を含み、当該レベル検知回路に検知出力に応じてレベル制御される前記ゲート電圧を発生するように構成してもよい。

本発明の半導体記憶装置において、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタが形成される各々のＮウエルには、互いに略同一のバックバイアス用の電圧が印加されるように構成してもよい。

本発明の半導体記憶装置において、前記ゲート電圧発生回路は、前記レベル検知回路の検知出力に応じて発振動作が制御されるリングオシレータと、当該リングオシレータの発振出力に基づくチャージポンピング動作により前記ゲート電圧を発生するチャージポンプを含んだ構成としてもよい。

本発明の半導体記憶装置において、前記ゲート電圧発生回路は、前記制限電流の大きさを複数段階切り替え可能に構成してもよい。

本発明の半導体記憶装置において、前記複数のメモリセルに生じた不良セルを置換するための冗長セルを有し、前記制限電流の大きさを複数段階切り替えて前記メモリセルに対するテスト動作を実行し、テスト結果に基づき前記冗長セルへの置換を行うように構成してもよい。

以上のように本発明の半導体記憶装置によれば、第１のＰＭＯＳトランジスタからイコライズ回路に供給される電流は所定の制限電流の範囲内に制限され、第１のＰＭＯＳトランジスタのしきい値電圧が変動する場合であっても、第２のＰＭＯＳトランジスタの作用によって制限電流が一定に保たれる。例えば、ビット線とワード線のショート欠陥に起因するリーク電流を制限する場合、何らかの要因で第１のＰＭＯＳトランジスタのしきい値電圧が変動すると、動作特性が同一の第２のＰＭＯＳトランジスタのしきい値電圧が連動して変化し、制限電流を一定に保つ方向にフィードバックがかかる。よって、温度や製造ばらつきによるしきい値電圧の変動を受けることなく、イコライズ回路を介してビット線を流れる電流を一定の制限電流に保つことができ、半導体記憶装置の動作の信頼性を高めることができる。

本発明によれば、例えば、半導体記憶装置におけるビット線とワード線のショート欠陥によりリーク電流を制限する必要がある場合、動作特性が同一の２つのＰＭＯＳトランジスタを用いることにより、電圧や温度に依存して変動するしきい値電圧の特性の影響を受けることなく、常に一定の制限電流を保持することができ、信頼性が高い電流制限回路及び半導体記憶装置を実現することが可能となる。

以下、本発明の実施形態について図面を参照しながら説明する。ここでは、半導体記憶装置としてのＤＲＡＭに対し、本発明を適用する場合の形態を説明する。

図１は、本実施形態のＤＲＡＭの要部構成を示す図である。本実施形態のＤＲＡＭは複数のビット線と複数のワード線がマトリクス状に配置されているが、図１においては、相補対をなすビット線対ＢＬＴ、ＢＬＮに対応する要部構成を示している。具体的には、メモリセルＭＣ、イコライズ回路１０、電流制限回路１１、スイッチ回路１２、センスアンプ１３を含む回路部分を示している。

メモリセルＭＣは、ビット線ＢＬＴ又はＢＬＮとワード線ＷＬの交差部に設けられ、ＮＭＯＳトランジスタＴとキャパシタＣから構成される。ＮＭＯＳトランジスタＴは、ビット線ＢＬＴ又はＢＬＮとキャパシタＣの一方の電極の間に接続され、そのゲートにはワード線ＷＬが接続されている。また、キャパシタＣの他方の電極には電圧ＶＰが印加されている。ワード線ＷＬによってメモリセルＭＣが選択されると、キャパシタＣの蓄積電荷に応じたビット情報がビット線対ＢＬＴ、ＢＬＮのいずれかに読み出される。

イコライズ回路１０は、ビット線対ＢＬＴ、ＢＬＮのそれぞれに接続され、ＤＲＡＭの動作状態に応じてビット線対ＢＬＴ、ＢＬＮの電位を平均化して、それぞれを基準電位に保つためのプリチャージ動作を行う回路である。また、電流制限回路１１は、イコライズ回路１０を経由してビット線対ＢＬＴ、ＢＬＮに流れる電流の大きさを所定の制限電流の範囲内に制限するための回路である。この電流制限回路１１は、図１に示すように、ビット線ＢＬＴ又はＢＬＮとワード線ＷＬのショート欠陥１４が発生した状況でリーク電流の増大を抑制する役割を担う。なお、イコライズ回路１０と電流制限回路１１の構成の詳細については後述する。

スイッチ回路１２は、ビット対線ＢＬＴ、ＢＬＮとセンスアンプ回路１３の間の接続を切り替えるための回路であり、ビット線ＢＬＴ、ＢＬＮのそれぞれに接続される２つのＮＭＯＳトランジスタを設け、双方のゲートに制御信号ＳＨを印加して構成される。図１の構成は、いわゆるシェアードセンスアンプ方式を前提としているため、センスアンプ１３とビット線対ＢＬＴ、ＢＬＮが接続された状態と切り離した状態のいずれかを制御信号ＳＨに応じて制御するものである。センスアンプ１３は、一対のビット線ＢＬＴ、ＢＬＮに発生する微小な電位差を検出して増幅する。これにより、ワード線ＷＬによって選択された任意のメモリセルＭＣのビット情報を読み出すことができる。

なお、図１では省略しているが、シェアードセンスアンプ方式に対応する構成では、センスアンプ１３の左側のみならず、右側にもスイッチ回路１２やイコライズ回路１０を対称的な配置で設けるのが一般的である。そして、制御信号ＳＨに応じてセンスアンプ１３の左側又は右側のいずれかにビット線対ＢＬＴ、ＢＬＮが接続されるようにスイッチ回路１２を制御し、その状態で読み出しや書き込みの動作が制御される。

また、図１では１組のビット線対ＢＬＴ、ＢＬＮのみが図示されているが、実際には図１のビット線対ＢＬＴ、ＢＬＮを多数並べて配置することにより全体のメモリアレイが構成される。一般にメモリアレイでは冗長構成が採用され、通常のメモリセルＭＣに加え、不良セルを置換するための冗長セルを有しているので、図１と同様の構成で冗長セル用の回路を設ける必要がある。例えば、上述のショート欠陥１４に起因してメモリセルＭＣの読み書きが不良になった場合、対象となるビット線対ＢＬＴ、ＢＬＮ及び対応する回路部分が、冗長セル用に設けたビット線対ＢＬＴ、ＢＬＮ及び対応する回路部分により置き換えられることになる。

次に図２は、図１の要部構成においてイコライズ回路１０と電流制限回路１１が含まれる回路部分の具体的な構成を示す図である。図２に示すイコライズ回路１０は、それぞれゲートに制御信号ＥＱが共通接続された３個のＮＭＯＳトランジスタ１０１、１０２、１０３により構成される。ＮＭＯＳトランジスタ１０１は、一方のビット線ＢＬＴと他方のビット線ＢＬＮの間に接続されている。ＮＭＯＳトランジスタ１０２、１０３はそれぞれの一端がノードＮ１で接続されるとともに、一方のビット線ＢＬＴにはＭＭＯＳトランジスタ１０２の他端が接続され、他方のビット線ＢＬＮにはＮＭＯＳトランジスタ１０３の他端が接続されている。

イコライズ回路１０が動作する際は、制御信号ＥＱがハイレベルのとき、３個のＮＭＯＳトランジスタ１０１〜１０３がオン状態となり、電流制限回路１１からノードＮ１を介して流れる電流により、ＮＭＯＳトランジスタ１０２、１０３を経由してビット線対ＢＬＴ、ＢＬＮをプリチャージすることができる。このとき、ＮＯＭＳトランジスタ１０１によりビット線ＢＬＴ、ＢＬＮが短絡された状態となるので両者は同電位に保たれる。

電流制限回路１１は、ＰＭＯＳトランジスタＴＰ１（本発明の第１のＰＭＯＳトランジスタ）からなる電流制限素子１６と、ＰＭＯＳトランジスタＴＰ１に供給されるゲート電圧である電圧Ｖ１を発生するゲート電圧発生回路１５が含まれる。ＰＭＯＳトランジスタＴＰ１は、ビット線プリチャージ電圧ＶＨＢがソースに印加され、ゲート電圧発生回路１５から供給される電圧Ｖ１がゲートに印加され、上述のノードＮ１がドレインに接続されている。また、ＤＲＡＭにおいてＰＭＯＳトランジスタＴＰ１が形成されるＮウエルに対しては、バックバイアス用の電圧ＶＰＰが印加されている。

なお、図２ではゲート電圧発生回路１５と電流制限素子１６をそれぞれ１個ずつ示しているが、実際には１個のゲート電圧発生回路１５に多数の電流制限素子１６が接続される構成をとる。

ＰＭＯＳトランジスタＴＰ１のドレインを経由してイコライズ回路１０に流れる電流は、所定の制限電流の範囲内に制限される。この場合、制限電流の大きさは、ＰＭＯＳトランジスタＴＰ１のサブスレッショルド特性に適合したものとなるが、既に述べたようにＰＭＯＳトランジスタＴＰ１のしきい値電圧Ｖｔｐの変動の影響を抑圧する必要がある。本実施形態では、ＰＭＯＳトラジスタＴＰ１のしきい値電圧Ｖｔｐが変動する場合を想定し、ゲート電圧発生回路１５の動作により電圧Ｖ１を適切に制御することで、ＰＭＯＳトランジスタＴＰ１における制限電流を一定に保つことができる。以下、ゲート電圧発生回路１５の構成及び動作に基づき、電流制限回路１１において一定の制限電流を保持可能であることを説明する。

図２のゲート電圧発生回路１５の構成については、複数の実施例がある。まず、ゲート電圧発生回路１５の第１の実施例について図３の構成に基づき説明する。図３に示すように、第１の実施例のゲート電圧発生回路１５は、基準電圧ＶＲＥＦ１との関係で定まる電圧Ｖ１のレベルを検知するレベル検知回路２０と、ビット線プリチャージ電圧ＶＨＢよりレベルが高い基準電圧ＶＲＥＦ１を発生する基準電圧源２１と、多段接続したリング状のインバータからなる発振回路であるリングオシレータ２２と、リングオシレータ２２の発振出力に基づくチャージポンピング動作により電圧Ｖ１を発生するチャージポンプ２３とを含んで構成されている。

上記の構成において、レベル検知回路２０は、抵抗Ｒ１及びＰＭＯＳトランジスタＴＰ２（本発明の第２のＰＭＯＳトランジスタ）が中間ノードであるノードＮ２で接続された直列回路と、コンパレータ３０から構成されている。抵抗Ｒ１は、一端が基準電圧源２１の出力側に接続され、他端がノードＮ２に接続されている。ＰＭＯＳトランジスタＴＰ２は、ソースがノードＮ２に接続され、ドレイン・ゲートがショートされてチャージポンプ２３の出力側に接続されている。コンパレータ３０は、プラス側入力端子がノードＮ２に接続され、マイナス側入力端子にビット線プリチャージ電圧ＶＨＢが印加されている。また、ＤＲＡＭにおいてＰＭＯＳトランジスタＴＰ２が形成されるＮウエルに対しては、バックバイアス用の電圧ＶＰＰが印加されている。

レベル検知回路２０においては、コンパレータ３０のプラス側入力端子とマイナス側入力端子の大小関係に応じて、コンパレータ３０の検知出力である信号ＥＮＡＢＬＥのレベルが変化する。すなわち、ノードＮ２の電圧レベルが上昇してビット線プリチャージ電圧ＶＨＢより高くなると、信号ＥＮＡＢＬＥがハイレベルになる。一方、ノードＮ２の電圧レベルが低下してビット線プリチャージ電圧ＶＨＢより低くなると、信号ＥＮＡＢＬＥがローレベルになる。そして、信号ＥＮＡＢＬＥがハイレベルのときは、リングオシレータ２２とチャージポンプ２３が活性化されて電圧Ｖ１を低下させる方向に変化させ、信号ＥＮＡＢＬＥがローレベルのときは、リングオシレータ２２とチャージポンプ２３が非活性状態となって動作が停止し、レベル検知回路２０からの電流により電圧Ｖ１を上昇させる方向に変化する。

図３の構成において、ノードＮ２の電圧をＶ（Ｎ２）と表すと、抵抗Ｒ１を流れる電流Ｉ１は、

Ｉ１＝（ＶＲＥＦ１−Ｖ（Ｎ２））／Ｒ１ （１）

となる。ここで、コンパレータ３０のプラス側入力端子とマイナス側入力端子が同レベルになるようにフィードバックがかかり、電圧Ｖ（Ｎ２）はビット線プリチャージ電圧ＶＨＢと同レベルになるように制御されるので、（１）式の電流Ｉ１は、

Ｉ１＝（ＶＲＥＦ１−ＶＨＢ）／Ｒ１ （２）

と表すことができる。この電流Ｉ１は、ＰＭＯＳトランジスタＴＰ２を流れるドレイン電流に概ね一致する。なお、例えば、基準電圧ＶＲＥＦは１．６Ｖ、ビット線プリチャージ電圧ＶＨＢは０．６Ｖに設定される。

一方、ＰＭＯＳトランジスタＴＰ２のゲートソース間電圧ＶＧＳは、

ＶＧＳ＝Ｖ１−Ｖ（Ｎ２）＝Ｖ１−ＶＨＢ （３）

と表すことができる。既に述べたように、｜ＩＤＳ｜＝１μＡのときのＶＧＳが、しきい値電圧Ｖｔｐとして定義され、｜ＩＤＳ｜＝Ｉ１であることから、（２）式に基づき、

（ＶＲＥＦ１−ＶＨＢ）／Ｒ１＝１μＡ （４）

を満たすように抵抗Ｒ１を設定すればよい。この状態では、ＰＭＯＳトランジスタＴＰ２におけるゲートソース間電圧ＶＧＳがしきい値電圧Ｖｔｐに一致するため（３）式から、

Ｖ１＝ＶＨＢ＋Ｖｔｐ （５）

を導くことができる。

図４は、第１の実施例のゲート電圧発生回路１５の構成に基づき電圧Ｖ１が制御される状況下で、図２のＰＭＯＳトランジスタＴＰ１のサブスレッショルド特性を示す図である。ここでは、図１１と比較を行うため、しきい値電圧Ｖｔｐの変動として図１１に示す３種の特性Ｃ１、Ｃ２、Ｃ３を想定し、ＶＨＢ＝０．６Ｖが設定されるものとする。グラフの縦軸は絶対値｜ＩＤＳ｜の対数で表し、横軸はゲートソース間電圧ＶＧＳ及び電圧Ｖ１の両方で表している。

まず、Ｖｔｐ＝−１．０Ｖに対応する特性Ｃ１における動作点Ｂ１は、図１１の動作点Ａ１と一致する。そして、動作点Ｂ１を基準にしきい値電圧Ｖｔｐの絶対値が減少して特性Ｃ２に変動する場合（Ｖｔｐ＝−０．９Ｖ）を考える。この場合、電圧Ｖ０が固定となる図１１とは異なり、ＰＭＯＳトランジスタＴＰ１のしきい値電圧Ｖｔｐと同様にＰＭＯＳトランジスタＴＰ２のしきい値電圧Ｖｔｐの絶対値も減少するため、（５）式に基づき電圧Ｖ１を上昇させる方向に変化する。具体的には、Ｖ１＝−０．４Ｖの状態で、しきい値電圧Ｖｔｐが−０．９Ｖに変化したとき、その上昇幅（絶対値の減少幅）の０．１Ｖだけ電圧Ｖ１も上昇してＶ１＝−０．３Ｖとなり、動作点Ｂ２に動くことになる。図４からわかるように、動作点Ｂ２においては、動作点Ｂ１と同様に｜ＩＤＳ｜＝１．０μＡが保たれている。

次に、動作点Ｂ１を基準にしきい値電圧Ｖｔｐの絶対値が増大して特性Ｃ３に変動する場合（Ｖｔｐ＝−１．１Ｖ）も同様に考えることができる。すなわち、ＰＭＯＳトランジスタＴＰ２のしきい値電圧Ｖｔｐの絶対値が増大することで、（５）式に基づき電圧Ｖ１を低下させる方向に変化する。具体的には、Ｖ１＝−０．４Ｖの状態で、しきい値電圧Ｖｔｐが−１．１Ｖに変化したとき、その低下幅（絶対値の増大幅）の０．１Ｖだけ電圧Ｖ１も低下してＶ１＝−０．５Ｖとなり、動作点Ｂ３に動くことになる。図４からわかるように、動作点Ｂ３では、動作点Ｂ１、Ｂ２と同様、｜ＩＤＳ｜＝１．０μＡが保たれている。

図５には、ＰＭＯＳトランジスタＴＰ１において、しきい値電圧Ｖｔｐが変動したときに上記の特性を反映した電圧Ｖ１と制限電流の変化をグラフで表している。図５に示すように、電圧Ｖ１はゲート電圧発生回路１５の動作により、しきい値電圧Ｖｔｐの変動に追随して変化する。これに対し、ドレイン電流ＩＤＳで定まる制限電流は、しきい値電圧Ｖｔｐが変動したとしても常に一定に保たれることがわかる。なお、図５の特性は一例であって、設計条件を変更することにより、図５の電圧Ｖ１や制限電流の値を調整することは可能である。

ここで、ＰＭＯＳトランジスタＴＰ２の特性がＰＭＯＳトランジスタＴＰ１の特性と異なる場合、図５のような特性を保証できなくなるので、両者の製造プロセスや動作特性を同一にしておくことが重要である。よって、ＰＭＯＳトランジスタＴＰ１、ＴＰ２を同一の製造プロセスで形成し、かつ同一の形状とし、さらにバックバイアス用の電圧ＶＰＰを共通化することにより、しきい値電圧Ｖｔｐの変動が一致するように構成することが望ましい。

次に図６は、図３のゲート電圧発生回路１５に含まれるリングオシレータ２２とチャージポンプ２３の具体例を示す図である。図６に示すリングオシレータ２２は、１個のＮＡＮＤ回路２０１と複数のインバータ２０２をリング状に多段接続して構成される。ＮＡＮＤ回路２０１において、一方の入力端子に上記の信号ＥＮＡＢＬＥが入力されるとともに、他方の入力端子にリングオシレータ２２の発振出力がフィードバックされている。インバータ２０２が偶数段で接続されているときにＮＡＮＤ回路２０１と併せて奇数段の接続となるので、リングオシレータ２２において所定周波数の自励発振が生じる。また、リングオシレータ２２における自励発振は、信号ＥＮＡＢＬＥがハイレベルのときのみ可能であることがわかる。

一方、図６に示すチャージポンプ２３は、インバータ２０３と、容量２０４と、２個のＮＭＯＳトランジスタ２０５、２０６から構成される。リングオシレータ２２の発振出力はチャージポンプ２３のインバータ２０３に入力され、ＮＭＯＳトランジスタ２０５、２０６により容量２０４が充放電される。発振出力のレベルに応じて、ＮＭＯＳトランジスタ２０５、２０６が交互にオン、オフを繰り返すことでポンピング動作が行われ、電圧Ｖ１のレベルを徐々に低下させるように動作する。

次に、ゲート電圧発生回路１５の第２の実施例について図７の構成に基づき説明する。図７に示すように、第２の実施例のゲート電圧発生回路１５は、基本的な構成要素については第１の実施例と共通するので説明を省略する。一方、第２の実施例では、第１の実施例におけるレベル検知部２０の固定の抵抗Ｒ１の代わりに、基準電圧源２１とノードＮ３の間に可変抵抗Ｒ２を接続してレベル検知部２４を構成している。この可変抵抗Ｒ２としては、例えば、所望の抵抗値を有する複数の固定抵抗に、テストモードによりオン・オフするスイッチ素子、またはヒューズを並列接続して構成することができる。なお、可変抵抗Ｒ２は、１つに限られず複数の可変抵抗を直列接続して構成してもよい。

第２の実施例の構成は、電流制限回路１１における制限電流を変化させる場合に用いられる。すなわち、上述の（１）式で示すように、ＰＭＯＳトランジスタＴＰ２のドレイン電流は、可変抵抗Ｒ２を小さくすると増加し、可変抵抗Ｒ２を大きくすると減少するので、制限電流も同様に変化する。第２の実施例は、ＤＲＡＭのテストモードなどで、制限電流の大小を切り換えた状態で複数のテストを行う場合に有効である。例えば、通常は大きな制限電流を設定してテストを行うが、厳しい条件で不良を判定する際は小さな制限電流を設定してテストを行うことで、ショート欠陥１４等に起因する動作不良を安定的に判別することができる。

なお、第２の実施例では、可変抵抗Ｒ２を用いて制限電流を変化させることができる構成を示したが、これ以外の手段で制限電流を変化させることも可能である。例えば、テストモード時に基準電圧ＶＲＥＦ１のレベルを切り換え可能に構成してもよい。

次に、ゲート電圧発生回路１５の第３の実施例について図８の構成に基づき説明する。図８に示すように、第３の実施例のゲート電圧発生回路１５は、レベル検知部２５の構成が第１の実施例のレベル検知回路２０とは異なっている。すなわち、ＰＭＯＳトランジスタＴＰ３と抵抗Ｒ３を中間ノードであるノードＮ４で接続した直列回路を構成し、第１の実施例とは接続関係が逆になっている。ＰＭＯＳトランジスタＴＰ３は、ソースにビット線プリチャージ電圧ＶＨＢが印加され、ドレイン・ゲートがノードＮ４に接続されている。なお、ＰＭＯＳトランジスタＴＰ３が形成されるＮウエルに対しては、バックバイアス用の電圧ＶＰＰが印加されている。また、抵抗Ｒ３は，一端がノードＮ４に接続され、他端にＤＲＡＭの基板電源ＶＢＢが印加されている。さらに、コンパレータ３０は、プラス側入力端子がチャージポンプ２３の出力側に接続され、マイナス側入力端子がノードＮ４に接続されている。なお、ＰＭＯＳトランジスタＴＰ３やコンパレータ３０の各々の特性や、リングオシレータ２２、チャージポンプ２３の機能については、第３の実施例と第１の実施例で共通する。

図８の構成において、ノードＮ４の電圧をＶ（Ｎ４）と表すと、ＰＭＯＳトランジスタＴＰ３のゲートソース間電圧ＶＧＳは、

ＶＧＳ＝Ｖ（Ｎ４）−ＶＨＢ （６）

と表すことができる。上述したように、コンパレータ３０へのフィードバックにより、電圧Ｖ（Ｎ４）が電圧Ｖ１と同レベルになるように制御されるので、（６）式は、

ＶＧＳ＝Ｖ１−ＶＨＢ （７）

と表すことができる。さらに、｜ＩＤＳ｜＝１μＡであるとすると、このときのＶＧＳがしきい値電圧Ｖｔｐに一致するので、（７）式は、

Ｖ１＝ＶＨＢ＋Ｖｔｐ （８）

を導くことでき、第１の実施例と同様の結果が得られることがわかる。

ただし、抵抗Ｒ３を流れる電流Ｉ３は、

Ｉ３＝（Ｖ１−ＶＢＢ）／Ｒ３ （９）

となり、しきい値電圧Ｖｔｐに連動する電圧Ｖ１の変動により変化する。よって、電流Ｉ３に対応する制限電流についても、（９）式による若干の変動を考慮する必要がある。

図９は、第３の実施例のゲート電圧発生回路１５の構成に基づき電圧Ｖ１が制御される状況下で、図４に対応するＰＭＯＳトランジスタＴＰ１のサブスレッショルド特性を示す図である。図９に示す３種の特性Ｃ１、Ｃ２、Ｃ３及びグラフ表記の条件は、図４と共通するので説明を省略する。

図９のグラフは、概ね図４のグラフと類似しているが、各々の特性Ｃ１、Ｃ２、Ｃ３に対応する３つの動作点Ｂ１’、Ｂ２’、Ｂ３’が、図４の３つの動作点Ｂ１、Ｂ２、Ｂ３から若干ずれている。これは、上述したように、制限電流がしきい値電圧Ｖｔｐの影響で若干変動することを反映したものである。しかし、図９のグラフを図１１のグラフと比較すると、｜ＩＤＳ｜の変化は、少なくとも図１１の３つの動作点Ａ１、Ａ２、Ａ３と比べて格段に小さくなっており、十分な効果が得られることがわかる。

なお、第３の実施例においては、第２の実施例と同様、図９のレベル検知部２５の固定の抵抗Ｒ３の代わりに、直列接続された一又は複数の可変抵抗を用いて構成してもよい。この場合も、可変抵抗の調整に基づき制限電流を変化させることができる。

以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。本実施形態では、半導体記憶装置としてのＤＲＡＭに対し本発明を適用する場合を説明したが、ＤＲＡＭ以外の半導体記憶装置に対しても広く本発明を適用することができる。また、半導体記憶装置に限られず、出力電流を制限する目的で構成された各種の制限電流回路に対して広く本発明を適用することができる。

本実施形態のＤＲＡＭの要部構成を示す図である。 図１の要部構成においてイコライズ回路と電流制限回路が含まれる回路部分の具体的な構成を示す図である。 ゲート電圧発生回路の第１の実施例の構成を示す図である。 第１の実施例のゲート電圧発生回路の構成に基づき電圧Ｖ１が制御される状況下で、図２のＰＭＯＳトランジスタＴＰ１のサブスレッショルド特性を示す図である。 ＰＭＯＳトランジスタＴＰ１においてしきい値電圧が変動したときの電圧Ｖ１と制限電流の変化を表すグラフである。 図３のゲート電圧発生回路に含まれるリングオシレータとチャージポンプの具体例を示す図である。 ゲート電圧発生回路の第２の実施例の構成を示す図である。 ゲート電圧発生回路の第３の実施例の構成を示す図である。 第３の実施例のゲート電圧発生回路の構成に基づき電圧Ｖ１が制御される状況下で、図２のＰＭＯＳトランジスタＴＰ１のサブスレッショルド特性を示す図である。 ビット線とワード線のショート欠陥によるリーク電流を低減させる手法を採用したＤＲＡＭの従来の回路構成の一例を示している。 図１０のＰＭＯＳトランジスタＴＰ１０のサブスレッショルド特性の一例を示す図である。

符号の説明

１０…イコライズ回路
１１…電流制限回路
１２…スイッチ回路
１３…センスアンプ
１４…ショート欠陥
１５…ゲート電圧発生回路
１６…電流制限素子
２０、２４、２５…レベル検知部
２１…基準電圧源
２２…リングオシレータ
２３…チャージポンプ
３０…コンパレータ
１０１、１０２、１０３…ＮＭＯＳトランジスタ
２０１…ＮＡＮＤ回路
２０２、２０３…インバータ
２０４…容量
ＢＬＴ、ＢＬＮ…ビット線
ＷＬ…ワード線
ＭＣ…メモリセル
Ｒ１、Ｒ３…抵抗
Ｒ２…可変抵抗
ＴＰ１…ＰＭＯＳトランジスタ（本発明の第１のＰＭＯＳトランジスタ）
ＴＰ２、ＴＰ３…ＰＭＯＳトランジスタ（本発明の第２のＰＭＯＳトランジスタ）

Claims (7)

1. 複数のメモリセルと、
   前記複数のメモリセルのうちの関連する複数個のメモリセルに接続された第１のビット線対と、
   前記第１のビット線対に接続された第１のイコライズ回路と、
   ビット線プリチャージ電圧が供給されたノードと、
   前記第１のイコライズ回路と前記ノードとの間に接続された第１のトランジスタと、
   前記第１のトランジスタの制御電極に接続され、前記第１のトランジスタの前記制御電極に制御電圧を供給する電圧発生回路であって、当該電圧発生回路は、前記第１のトランジスタが前記第１のトランジスタのしきい値電圧の変動にかかわらず実質的に一定の電流供給能力を備えるように、前記制御電圧を前記第１のトランジスタの前記しきい値電圧の変動に追随して変化させる前記電圧発生回路と、
   を備え、
   前記電圧発生回路は、前記ノードに電気的に接続された第１の入力端子と、前記第１のトランジスタの前記しきい値電圧に関連した電圧を生成する回路素子を介して前記第１のトランジスタの前記制御電極に接続された第２の入力端子と、を有するコンパレータを備えることを特徴とする半導体装置。
2. 夫々が、前記複数のメモリセルのうちの関連する複数個のメモリセルに接続された複数の第２のビット線対と、
   夫々が、前記複数の第２のビット線対のうちの関連する１つの第２のビット線対と接続された複数の第２のイコライズ回路と、
   夫々が、前記複数の第２のイコライズ回路のうちの関連する１つのイコライズ回路と前記ノードとの間に接続された複数の第２のトランジスタと、を含み、
   前記電圧発生回路は、前記複数の第２のトランジスタの各々の制御電極に前記制御電圧を供給することを特徴とする請求項１に記載の半導体装置。
3. 前記回路素子は、前記第１のトランジスタの前記しきい値電圧と実質的に同一に変化するしきい値電圧を備える第３のトランジスタを含むことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記電圧発生回路は、前記コンパレータの出力信号に応じて、前記制御電圧を出力する制御部を備えることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記制御部は、前記コンパレータの前記出力信号によって発振が制御されるオシレータと、前記オシレータの発振出力に応答して前記制御電圧を発生するチャージポンプとを備えることを特徴とする請求項４に記載の半導体装置。
6. 前記電圧発生回路は、前記第１のトランジスタの前記しきい値電圧と実質的に同一に変化するしきい値電圧を備える第２のトランジスタを含み、前記電圧発生回路は、前記第２のトランジスタの前記しきい値電圧の変動を前記第１のトランジスタの前記しきい値電圧の変動として検出することを特徴とする請求項１に記載の半導体装置。
7. 半導体基板中に形成されたウェルであって、実質的に一定のバックバイアス用電圧が供給される前記ウェルを備え、
   前記第１のトランジスタが前記ウェルに形成されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。

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