JP4895815B2

JP4895815B2 - 半導体装置及びワード線昇圧方法

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Publication number: JP4895815B2
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Inventors: 和宏北崎; 一秀黒崎
Original assignee: スパンションエルエルシー
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Publication date: 2012-03-14
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Description

本発明は半導体装置及びワード線昇圧方法に関する。より詳細には選択されたワード線の昇圧方法に関する。

半導体装置に記憶したデータを読み出す際に、電源電圧よりも高い電圧を必要とする場合がある。例えば、３Ｖの電源電圧を使用するフラッシュメモリでは、データの読み出し時にゲートに５Ｖの電圧を印加する必要がある。このため、電源電圧を昇圧してゲート電圧を発生する昇圧回路が必要となる。

フラッシュメモリの場合、データの読み出しに要する時間は１００ナノ秒程度なので、昇圧は２０〜３０ナノ秒程度で完了しなければならない。このためフラッシュメモリの昇圧回路としてブースタ回路が主に用いられている。ブースタ回路は、クロック信号とは異なる制御信号により目的の電圧まで急速に昇圧する回路である。

図１を参照しながらデータ読み出し時の昇圧動作について説明する。図１には、電圧を供給する電圧発生回路１１と、電圧発生回路１１からの電圧を選択的にワード線（ＷＬ）に供給するＸデコーダ６とが示されている。読み出しが始まると、図１に示すスイッチ２５をオンして、ノードＡに電源電圧Ｖｃｃ（２６）が接続される。これにより選択されたワード線（ＷＬ）やＸデコーダ６に接続しているノードＡが図２に示すようにＶｃｃレベルまで充電される。

ブースタ回路２０は、図１に示すようにパルス発生回路２１と、昇圧用キャパシタ２２とを有し、パルス発生回路２１が昇圧用キャパシタ２２を介してノードＡに接続されている。ノードＡがＶｃｃまで充電されると、スイッチ２５を開いてノードＡを電源電圧Ｖｃｃ（２６）から切り離し、ブースタ回路２０内のパルス発生回路２１から正パルスを発生させる。図２にパルス発生回路２１と昇圧用キャパシタ２２とを接続するノードＢの電圧を示す。昇圧用キャパシタ２２にパルス発生回路２１からの正パルスを１パルス印加すると、昇圧用キャパシタ２２の容量結合によってノードＡはＶｃｃより高いレベルに持ち上げられる。この昇圧された電圧、例えば５Ｖを選択されたメモリセルのゲートに印加する。

特許文献１には、昇圧電圧の電源電圧変動及び温度変動を補償した昇圧回路を有する半導体記憶装置が開示されている。

特開２００１−３５１７４号公報

パルス発生回路２１が正パルスを発生している間は、ブースタ回路２０により昇圧されたワード線（ＷＬ）は昇圧されたレベルを保つが、実際には、Ｘデコーダ６には、微小なリーク電流が発生するため、図２に示すように時間が経過するとノードＡの電圧レベルは次第にダウンしていく。

１つのメモリセルからデータを読み出すだけであれば短時間なので電圧レベルのダウンは問題とはならないが、バースト読み出しのように１つのワード線（ＷＬ）を長時間昇圧し続けなけれならない場合にはこのノードＡの電圧ダウンが問題となる。特許文献１はこのような問題、及びこの問題の解決手段について開示していない。

本発明は上記事情に鑑みてなされたものであり、読み出しの期間中、電源電圧よりも高い電圧を選択されたワード線に供給することができる半導体装置及びワード線昇圧方法を提供することを目的とする。

かかる目的を達成するために本発明の半導体装置は、選択された線を電源電圧よりも高い第１の所定電圧に昇圧するブースタ回路と、昇圧された前記線の電圧を前記所定電圧に保持するチャージポンプ回路とを有する構成としている。ブースタ回路による昇圧は、時間の経過と共に電圧レベルが低下するがチャージポンプを設けて昇圧された線の電圧を保持することで、選択された線のレベルダウンを防ぎ、メモリセルへの書き込みや読み出しを正しく行うことができる。なお、以下、選択された線がワード線の場合について説明する。

上記の半導体装置において、前記チャージポンプ回路は、前記ブースタ回路の昇圧するノードに第１のダイオードを介して接続した構成とすることができる。ブースタ回路の昇圧するノードに第１のダイオードを介してチャージポンプを接続することで、チャージポンプ回路が昇圧するノードの電圧を下げてしまうことがない。

上記の半導体装置において、アドレス情報がデコード処理されると、前記ブースタ回路と前記チャージポンプ回路とに動作の開始を指示する信号を出力するアドレストランジション検出回路を有する構成とすることができる。このように構成することで、ブースタ回路とチャージポンプ回路とに昇圧を開始するタイミングを通知することができる。

上記の半導体装置において、前記チャージポンプ回路は、前記電源電圧を昇圧する複数のブースト段を有し、前記ブースト段間の内部ノードは順次チャージされる構成とすることができる。このような構成のチャージポンプ回路を用いることで、電源電圧が低い場合にもチャージポンプ回路による昇圧で所望の昇圧電圧を得ることができる。

上記の半導体装置において、前記ブースタ回路は、複数の昇圧回路を多段接続した多段ブースタ回路を有する構成することができる。このような構成のブースタ回路を用いることで、電源電圧が低い場合にもブースタ回路による昇圧で所望の昇圧電圧を得ることができる。

上記の半導体装置において、前記チャージポンプ回路は、前記ワード線に接続された複数のメモリセルを連続的に選択するデータの連続読み出し期間中、前記ワード線を前記所定電圧に保持する構成とすることができる。ワード線に接続された複数のメモリセルを連続的に選択する期間中、ワード線の電圧が低下することがなく、複数のメモリセルからデータを連続的に読み出すことができる。

上記の半導体装置において、前記ブースタ回路は、前記アドレストランジション検出回路が出力する１つのパルス信号によって前記所定電圧を生成するとよい。ブースタ回路は、アドレストランジション検出回路が出力する１つのパルス信号によって所定電圧を生成するので、アドレスの変化を検出してワード線を所定電圧に保持することができる。

上記の半導体装置において、前記チャージポンプ回路は、クロック信号によって駆動され、前記所定電圧を保持するとよい。チャージポンプ回路の駆動をクロック信号によって制御することができる。

上記の半導体装置において、前記ブースタ回路及び前記チャージポンプ回路はそれぞれキャパシタを含み、前記ブースタ回路のキャパシタは前記チャージポンプ回路のキャパシタよりも大きいとよい。従って、必要以上に回路面積が大きくなることがない。

本発明のワード線昇圧方法は、選択されたワード線を電源電圧よりも高い所定電圧に昇圧するステップと、昇圧された前記ワード線の電圧を前記所定電圧に保持するステップとを有している。昇圧するステップで昇圧した電圧が、時間の経過と共に電圧レベルが低下しても所定電圧に保持するステップを設けたことでワード線のレベルダウンを防ぎ、メモリセルへの書き込みや読み出しを正しく行うことができる。

上記の半導体装置において、前記チャージポンプ回路と前記第１のダイオードとの間のチャージポンプ出力ノードに接続し、前記チャージポンプ出力ノードを第２の所定の電圧に保持するレギュレーション回路を有する構成とすることができる。このような構成により、チャージポンプ出力ノードを所定の電圧に保持することができる。

上記の半導体装置において、前記レギュレーション回路は第２のダイオードを介して前記チャージポンプ出力ノードに接続する構成とすることができる。このような構成により、チャージポンプ出力ノードをレギュレーション回路の電圧に第２のダイオードのしきい値電圧を付加した電圧に保持することができる。

上記の半導体装置において、前記第２のダイオードの順方向しきい値電圧は前記第１のダイオードと実質的に同じである構成とすることができる。このような構成により、製造工程の揺らぎによるブースタ回路の昇圧するノードの電圧の揺らぎを抑制することができる。

上記の半導体装置において、前記レギュレーション回路は前記第２のダイオードと前記レギュレーション回路との間のノードを、前記第１の所定電圧と実質的に同じ電圧に保持する構成とすることができる。このような構成により、製造工程の揺らぎによるブースタ回路の昇圧するノードの電圧の揺らぎを一層抑制することができる。

本発明は、読み出しの期間中、選択されたワード線に電源電圧よりも高い電圧を供給することができる。

従来の電圧発生回路の構成を示す図である。電圧発生回路内のノードＡ，Ｂの電圧波形を示す図である。半導体装置の全体構成を示すブロック図である。本発明の電圧発生回路の構成を示す図である。電圧発生回路内のノードの電圧波形を示す図である。チャージポンプ回路の構成を示す図である。チャージポンプ回路２３に入力されるパルスΦ１、Φ２の波形を示す図である。２段ブースタ回路の構成を示す図である。２段ブースタ回路内のノードの電圧波形を示す図である。２段ブースタ回路内のレベルシフタの構成を示す図である。実施例２のレギュレーション回路の構成を示す図である。図１２（Ａ）は実施例２のダイオードのしきい値電圧が０．７Ｖの場合の各ノードの電圧波形を示す図であり、図１２（Ｂ）はダイオードのしきい値電圧が０．６Ｖの場合の各ノードの電圧波形を示す図である。

次に添付図面を参照しながら本発明の好適な実施例を説明する。

図３に半導体装置１の全体構成を示す。半導体装置１は、図３に示すように制御回路２、入出力バッファ３、セルアレイ部４、アドレスバッファ５、Ｘデコーダ６、Ｙデコーダ７、Ｙゲート８、チップイネーブル／出力イネーブル回路９、データラッチ／センスアンプ１０、電圧発生回路１１、アドレストランジション検出回路（以下、ＡＴＤ回路と表記する）１２を備えている。この半導体装置１は単独でパッケージされたフラッシュメモリ等の半導体記憶装置であってもよいし、システムＬＳＩのように半導体装置の一部として組み込まれたものであってもよい。

制御回路２は、コマンドレジスタを内蔵し、外部から供給されるチップイネーブル信号ＣＥや書き込みイネーブル信号ＷＥに同期して動作すると共に、外部から供給されるコマンドに応じたタイミング信号を生成し、各部に出力する。

入出力バッファ３は、外部からデータを受け取り、このデータを制御回路２およびデータラッチ／センスアンプ１０に供給する。

セルアレイ部４は、ワード線ＷＬに接続されたコントロールゲートと、ビット線ＢＬに接続されたドレインと、ソース線に接続されたソースと、電荷を蓄える層として多結晶シリコンからなるフローティングゲートとを含む不揮発性のメモリセルＭＣを有し、このメモリセルＭＣが複数個マトリックス状に配置されている。

データ読み出し時には、活性化したワード線で指定されるメモリセルからのデータがビット線に読み出される。書き込み（以下、プログラムと呼ぶ）或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。

アドレスバッファ５は、外部から供給されるアドレス情報をラッチし、Ｘデコーダ６及びＹデコーダ７に供給する。

Ｘデコーダ６は、データ書込み時、消去時および読出し時に、それぞれのアドレスに基づいて複数のワード線ＷＬを選択駆動する。ワード線には、電圧発生回路１１からの高電圧が供給される。Ｙデコーダ７は、アドレス信号が示しているＹ方向のアドレスを特定し、対応するＹゲート内のトランジスタをオンさせる。

Ｙゲート８は、デコードアドレス信号に基づいて、読み出し時にはセルアレイ部４のビット線ＢＬを選択的にデータラッチ／センスアンプ１０のセンスアンプに接続する。また書き込み時にはビット線ＢＬを選択的にデータラッチ／センスアンプ１０のデータラッチに接続する。これによりセルアレイ部４のメモリセルＭＣに対するデータの読み出し／書き込み経路が確立される。

チップイネーブル／出力イネーブル回路９は、チップイネーブル信号ＣＥを受けてＹデコーダ７を活性化し、出力イネーブル信号ＯＥを受けて入出力バッファ３を活性化する。

データラッチ／センスアンプ１０は、書き込み時には入出力バッファ３からのデータをラッチする。データラッチ／センスアンプ１０にラッチされたデータは、Ｙゲート８によって選択されたビット線に出力される。またデータラッチ／センスアンプ１０は、読み出し時にはビット線に読み出されたデータを増幅し、デジタルレベルとして取り扱いが可能になるレベルにまで増幅する。

またデータラッチ／センスアンプ１０は、セルアレイ部４から読み出したデータの判定を行う。Ｘデコーダ６及びＹデコーダ７による指定に応じてセルアレイ部４から供給されるデータの電流を基準電流と比較することで、データが０であるのか１であるのかを判定する。基準電流は図示しないリファレンスセルから供給される電流である。判定結果は読み出しデータとして、入出力バッファ３に供給される。

電圧発生回路１１には、ブースタ回路２０、チャージポンプ回路２３などが備えられている。電圧発生回路１１については後ほど詳述する。

ＡＴＤ回路１２は、アドレス信号の変化を検出すると、電圧発生回路１１内のパルス発生回路２１、チャージポンプ回路２３にＡＴＤ信号を出力する。

図４を参照しながら電圧発生回路１１の構成について説明する。Ｘデコーダ６と電圧発生回路１１とを接続するノードＡには、ノードＡを電源電圧Ｖｃｃにチャージする電源Ｖｃｃ（２６）と、ノードＡを昇圧するブースタ回路２０と、ノードＡの昇圧レベルのダウンを防ぐチャージポンプ回路２３とが接続されている。電源Ｖｃｃ（２６）は、スイッチ２５を介してノードＡに接続され、チャージポンプ回路２３は、ダイオード２４(第１のダイオード)を介してノードＡに接続されている。

チャージポンプ回路２３は、チャージポンプ回路２３とダイオード２４とを接続するノードＣを所定電圧にチャージする。本実施例では、ダイオードのしきい値電圧を０．７Ｖとして、ノードＡよりも０．７Ｖ電位の高い５．７Ｖにチャージする。また、ダイオード２４は、アノード側をチャージポンプ回路２３に、カソード側をノードＡに接続している。

ブースタ回路２０は、図１に示すようにパルス発生回路２１と、昇圧用キャパシタ２２とを有し、パルス発生回路２１が昇圧用キャパシタ２２を介してノードＡに接続されている。ノードＡからは、読み出し電圧である５．０Vがワード線に供給される。

チャージポンプ回路２３とパルス発生回路２１には、ＡＴＤ回路１２からのＡＴＤ信号が入力される。

図５に示す電圧発生回路１１内の各ノードの電圧波形図を参照しながら、電圧発生回路１１の動作を説明する。なお、ノードＡ〜Ｃは、予め、Ｖｓｓにリセットされている。ＡＴＤ回路１２がアドレスの変化を検出すると、ＡＴＤ信号をパルス発生回路２１とチャージポンプ回路２３に出力する（図５に示す（ａ））。メモリセルＭＣからの読み出し動作が開始されると、選択されたワード線（ＷＬ）とノードＡとがＸデコーダ６により接続される。同時にスイッチ２５が閉じ、ノードＡに電源電圧Ｖｃｃが接続され、ノードＡはＶｃｃレベルまで充電される（図５に示す（ｂ））。Ｖｃｃレベルに充電した後は、スイッチ２５を開けてノードＡを電源電圧Ｖｃｃ（２６）から切り離す。

ブースタ回路２０内の昇圧用キャパシタ２２も電源Ｖｃｃ（２６）によって電源電圧Ｖｃｃに充電されている。この状態で、昇圧用キャパシタ２２にパルス発生回路２１からの正パルスを１パルス印加すると、昇圧用キャパシタ２２の容量結合によってノードＡはＶｃｃより高いレベルに持ち上げられる（図５に示す（ｃ））。この昇圧時間は、高速なリードを可能とするため十分短くなるよう、昇圧用キャパシタ２２及びそれを駆動するパルス発生回路２１の能力は十分大きなものとなっている。なお、以下では、Ｖｃｃレベルを３Ｖ、ブースタ回路２０によって昇圧された電圧(第１の所定電圧)を５Ｖとして説明を行うが、これに限定されるものではない。

ＡＴＤ回路１２からのＡＴＤ信号を入力して動作を開始したチャージポンプ回路２３は、所定の電圧レベルに達するまで１マイクロ秒程度必要とする（図５に示す（ｄ））。このためブースタ回路２０により昇圧されたノードＡよりノードＣのほうが電圧が低い期間が存在するが、ダイオード２４には逆バイアスとなるためノードＡからノードＣへ電流は流れず、ノードＡの電位に変動は生じない。

チャージポンプ回路２３の出力が所定の電圧レベルに達した後（図５に示す（ｄ））、ブースタ回路２０によってノードＡが５Ｖを保っている間は、ノードＡとノードＣの電位差は０．７Ｖであるためダイオード２４に電流は流れない。ブースタ回路２０による昇圧を開始してから時間が経過すると、徐々にノードＡの電圧レベルが低下し、５．０Ｖを下回ろうとする。しかし、ノードＣは５．７Ｖを保っているので、ダイオード２４の電位差が０．７Ｖを超え、ノードＣからノードＡへ電流が流れる。これによりノードＡの電位が上昇しようとし、ノードＡの電圧は一定に保持される。ここで、図５に示す（ｄ）以降でノードＣの電位に微少な振動があるのは、後述するようにノードＣの電位を一定に保つレギュレーション回路の動作のためである。そのレギュレーション回路の動作によりノードＣの電圧レベルが低下した場合（図５に示す（ｅ））においても、ノードＡはダイオード２４がノードＡからノードＣに向かって逆方向接続されているためにフローティング状態にあり、ノードＡの電圧は一定に保持される。以上のように、ノードＡの電圧レベルは５．０Ｖに保持される。

ブースタ回路２０による昇圧は、時間の経過と共に電圧レベルが低下するがチャージポンプ回路２３を設けてワード線の電圧を保持することで、ワード線のレベルダウンを防ぎ、メモリセルへの書き込みや読み出しを正しく行うことができる。

次に、図６を参照しながらチャージポンプ回路２３の詳細を説明する。チャージポンプ回路２３は、トランジスタ３５と、複数のブースト段３０_１〜３０_ｎを有する。第１のブースト段３０_１の入力側には、トランジスタ３５を介して電源電圧Ｖｃｃが接続され、第ｎのブースト段３０_ｎの出力側には、図４に示すノードＣが接続されている。１つのブースト段は、２つのダイオードＤ３１，Ｄ３２と、１つのキャパシタＣ３３とからなる。ダイオードＤ３１，Ｄ３２は、例えばダイオード接続したトランジスタで構成される。キャパシタＣ３３の一端はそれぞれダイオードＤ３１を介して電源電圧Ｖｃｃ−Ｖｔｈ（Ｖｔｈはダイオードの順方向降下電圧）にプリチャージされている。キャパシタＣ３３の他端にはクロック信号Φ１、Φ２が印加されている。クロック信号Φ１とΦ２は、図６に示すクロック生成回路３５で生成される相補信号である。図７にクロック信号Φ１、Φ２の波形を示す。クロック信号Φ１がハイレベル（例えば３Ｖ）に立ち上がると、キャパシタＣ３３がブーストされ、ここにチャージされていた電荷がダイオードＤ３２を介して次段のキャパシタＣ３３にチャージされる。次に、クロック信号Φ１がローレベルに立ち下がり、同時にクロック信号Φ２がハイレベルに立ち上がると、次段のキャパシタＣ３３がブーストされ、ここにチャージされていた電荷がダイオードＤ３２を介してさらに次段のキャパシタＣ３３にチャージされる。以下、この動作を繰り返すことで出力電圧は次第に上昇し、最終的に昇圧電圧を出力する。

図５を再び参照すると、チャージポンプ回路２３による昇圧時間は、ブースタ回路２０による昇圧時間よりも長くなっている。チャージポンプ回路２３は、先にブースタ回路２０によって昇圧した電位を保持できれば良いため、高速動作は必要ではない。よって、同回路内のキャパシタＣ３３及びそれを駆動する、クロック生成回路３５の能力は、ブースタ回路２０のそれらよりも小さく設定される。これにより、必要以上に回路面積が大きくなることがない。

次にノードＣの電圧を一定に保つレギュレーション回路４０について説明する。図６に示すようにレギュレーション回路４０は、ノードＣに接続した配線にｎＭＯＳトランジスタ４１とｎＭＯＳトランジスタ４２とが直列に接続されている。ｎＭＯＳトランジスタ４１のゲートは、電源電圧Ｖｃｃに接続され、ｎＭＯＳトランジスタ４２のゲートはコンパレータ４３の出力を入力している。またノードＣに接続した配線には、コンデンサ４４と４５とが直列に接続されている。コンデンサ４４と４５とを直列に接続し、ノードＣの電圧を所定の比率に分圧している。コンパレータ４３は、コンデンサ４４と４５の分圧値と基準電圧とを比較し、分圧値が基準電圧を超えると（つまり、ノードＣの電圧が５．７Ｖよりも高くなると）、ハイレベルの信号をｎＭＯＳトランジスタ４２のゲートに出力する。これによりノードＣの電圧レベルが下げられる。また分圧値が基準電圧を下回ると（つまり、ノードＣの電圧が５．７Ｖよりも低くなると）、ローレベルの信号をｎＭＯＳトランジスタ４２のゲートに出力し、ｎＭＯＳトランジスタ４２はオフする。レギュレーション回路４０は、このような動作によりノードＣの電圧を所定電圧（５．７Ｖ）に保持している。図５に示したノードＣの微少な振動はこのレギュレーション回路４０の動作に起因している。

このような構成のチャージポンプ回路２３を用いることで、電源電圧が低い場合にもチャージポンプ回路による昇圧で所望の昇圧電圧を得ることができる

次に、図８を参照しながらブースタ回路２０の他の構成を説明する。図８に示すブースタ回路２０は、第１ブースタ回路５０と第２ブースタ回路６０とからなる。第１ブースタ回路５０には、ｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと表記する）５２と、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと表記する）５３とからなるＣＭＯＳスイッチ５１と、レベルシフタ５４と、昇圧用キャパシタＣ５５と、ｐＭＯＳトランジスタ５６とからなる。第２ブースタ回路６０も同様に、ｐＭＯＳトランジスタ６２とｎＭＯＳトランジスタ６３とからなるＣＭＯＳスイッチ６１と、レベルシフタ６４と、ｐＭＯＳトランジスタ６６と、昇圧用キャパシタ６５とからなる。

図９に示す信号波形図を参照しながらブースタ回路２０の動作を説明する。読み出されるアドレス情報が変わりＡＴＤ信号がハイレベルになると、ハイレベルのｋｉｃｋＢ信号が第１ブースタ回路５０、第２ブースタ回路６０に入力される。このｋｉｃｋＢ信号は、パルス発生回路２１から出力される信号である。

ハイレベルのｋｉｃｋＢ信号が入力されると、ＣＭＯＳスイッチ５１、６１のｎＭＯＳトランジスタ５３、６３がオンする。これによりノードＤ，Ｆはローレベルになる。ノードＤ，Ｆがローレベルに設定されることで、レベルシフタ５４、６４はｐＭＯＳトランジスタ５６、６６のゲートにローレベルの電圧を印加する。従って、ｐＭＯＳトランジスタ５６、６６はオンし、ノードＥ，ＧをＶｃｃにチャージする。

次に、ＫｉｃｋＢ信号がＡＴＤ信号の立下りに応じてローレベルになると、まずＣＭＯＳスイッチ５１のｐＭＯＳトランジスタ５２がオンする。ＫｉｃｋＢ信号を遅延素子６７、６８で遅延させた信号が第２ブースタ回路６０には入力されるためである。これにより、ノードＦはノードＥと等電位のＶｃｃにチャージされる。従って、キャパシタＣ５５に正パルスが印加され、このキャパシタＣ５５の容量結合によりノードＧは図９に示すようにＶｃｃよりも高いレベルに昇圧される。同時に、第１ブースタ回路５０のｐＭＯＳトランジスタ５６は、レベルシフタ５４からの出力を受けてＯＦＦされる。本実施例では、Ｖｃｃを３Ｖ、Ｖｃｃよりも高いレベルの電圧を５Ｖとして説明する。

また、遅延素子６７、６８で遅延をとったＫｉｃｋＢ信号を入力した第２ブースタ回路６０は、このＫｉｃｋＢ信号のローレベルを入力して、ｐＭＯＳトランジスタ６２がＯＮする。これにより、図９に示すようにノードＤがＶｃｃにチャージされ、キャパシタＣ６５に正パルスが印加される。このキャパシタＣ６５の容量結合によりノードＥは図９に示すようにＶｃｃよりも高い電位に昇圧される。この昇圧された電圧がｐＭＯＳトランジスタ５２を介してノードＦに供給され、第１ブースタ回路５０のキャパシタ５５を駆動する。すなわち、ノードＧは、キャパシタ５５の容量結合によって５Ｖよりもさらに高い（５＋α）Ｖに昇圧される（図９参照）。

ここで、図１０を参照しながら第１ブースタ回路５０、第２ブースタ回路６０のレベルシフタ５４、６４について説明する。レベルシフタ５４、６４は、入力がＶｓｓ〜Ｖｃｃの振幅に対し、出力をＶｓｓ〜高電圧の振幅に変換する回路である。レベルシフタ５４、６４は、図１０に示すように、ｐＭＯＳトランジスタ７０、７１と、ｎＭＯＳトランジスタ７２、７３、７４と、インバータ７５とを有している。なお、レベルシフタ５４のｐＭＯＳトランジスタ７０、７１のソースには、図９に示すノードＧの電圧が印加されており、レベルシフタ６４のｐＭＯＳトランジスタ７０、７１のソースには、図９に示すノードＥの電圧が印加されている。また、レベルシフタ５４の入力端子はノードＦに接続され、出力端子は図９に示すｐＭＯＳトランジスタ５６のゲートに接続されている。同様にレベルシフタ６４の入力端子はノードＤに接続され、出力端子は図９に示すｐＭＯＳトランジスタ６６のゲートに接続されている。

レベルシフタ５４、６４の入力端子に印加される電圧がハイレベル（Ｖｃｃ）になると、インバータ７５によってｎＭＯＳトランジスタ７４はオフになる。ｎＭＯＳトランジスタ７２，７３のゲートには常に電源電圧Ｖｃｃが印加されているので、常にオンしている。これにより、ｐＭＯＳトランジスタ７１がオンして、ｐＭＯＳトランジスタ７０はオフする。このためｐＭＯＳトランジスタ７１のソースに接続したノードＥ，Ｇの電圧に等しい電圧が出力端に出力される。従って、ｐＭＯＳトランジスタ５６、６６のゲートにはノードＥ，Ｇの電圧変化に従って、ＶｃｃからＶｃｃ＋αの電圧が印加される。

レベルシフタ５４、６４の入力端子に印加される電圧がローレベル（Ｖｓｓ）になると、ｎＭＯＳトランジスタ７３、７４がオンし、ｎＭＯＳトランジスタ７２がオフになる。ｎＭＯＳトランジスタ７２のソースには、インバータ７５によってハイレベルの電圧が印加されるため、ｎＭＯＳトランジスタ７２にはほとんど電流が流れない。これによりｐＭＯＳトランジスタ７０がオンし、ｐＭＯＳトランジスタ７１がオフする。このため出力端子は、ローレベルとなる。従って、ｐＭＯＳトランジスタ５６、６６のゲートにはローレベル（Ｖｓｓ）の電圧が印加される。

このような構成のブースタ回路を用いることで、電源電圧が低い場合にもブースタ回路による昇圧で所望の昇圧電圧を得ることができる。

実施例２はレギュレーション回路とチャージポンプ回路の出力ノードの間にダイオードを付加した例である。その他の構成は実施例１と同じであり説明を省略する。一般に、製造工程の揺らぎにより、ダイオードのＶｔｈはウエハ毎にばらつくことがある。従って、実施例１において、ダイオード２４のＶｔｈが０．７ＶであるとみなしてノードＣを５．７Ｖにレギュレーションしても、ノードＡにおいて所望の電位（５．０Ｖ）が得られないことがある。例えば、ウエハ製造後にダイオード２４のＶｔｈが０．６Ｖであると、ノードＡの電位は５．１Ｖとなり、所望の電位とは多少の差違が生じることになる。そこで、実施例２ではノードＡにより正確な電位が生成される。図１１は、チャージポンプ回路３０とレギュレーション回路４０ａを示した回路図である。チャージポンプ回路３０の構成は実施例１の図６と同じであり説明を省略する。ノードＣ（チャージポンプ出力ノード）にダイオード４８(第２のダイオード)を介しレギュレーション回路４０ａが接続している。ダイオード４８は、アノードがノードＣ側、カソードがレギュレーション回路４０ａ側に接続する。ダイオード４８は、トランジスタをダイオード接続した構造、すなわち、一のソース／ドレイン端子とゲート端子とを短絡した構造であり、図４のダイオード２４と同じ構造および寸法を有する。レギュレーション回路４０ａは実施例１の図５のレギュレーション回路に対し、ｎＭＯＳトランジスタ４１接続していない。その他の構成は図５と同じであり説明を省略する。ここで、ダイオード４８とレギュレーション回路４０ａとの間のノードをノードＣ´とする。

図１２を用い、実施例２の動作について説明する。図１２（Ａ）と図１２（Ｂ）はそれぞれ、ダイオード２４およびダイオード４８の順方向しきい値電圧Ｖｔｈがともに０．７Ｖの場合および０．６Ｖの場合のノードＡ、ＣおよびＣ´の電圧を示している。図１２（Ａ）を参照に、ＡＴＤ信号がハイレベルになる（図中（ａ））と、レギュレーション回路４０ａはノードＣ´を５．０Ｖ（これは、ノードＡの保持すべき電圧と同じである）に保持するように制御する。そうすると、ノードＣの電圧が５．７Ｖに達した（図中（ｃ））後、ノードＣの電圧が、５．７Ｖを超えると、ノードＣの電荷はレギュレーション回路４０ａに流れ、ノードＣを５．７Ｖに保持しようとする。ノードＡは図４のダイオード２４によりダイオードのしきい値電圧分低くなる。すなわち、ノードＡの電圧はノードＣの電圧より０．７Ｖシフトし、５．０Ｖとなる。

図１２（Ｂ）を参照に、ダイオード２４およびダイオード４８のしきい値電圧Ｖｔｈが０．６Ｖとなったときも、ノードＣは５．６Ｖに保持され、ノードＡは５．０Ｖに保持される。

実施例２によれば、チャージポンプ回路３０とダイオード２４（第１のダイオード）の間のノードＣ（チャージポンプ出力ノード）に接続し、ノードＣを所定の電圧(第２の所定電圧)に保持するレギュレーション回路４０ａを有する。これにより、ノードＣを所定の電圧(例えば５．７Ｖ)に保持することができる。

レギュレーション回路４０ａはダイオード４８（第２のダイオード）を介してノードＣに接続している。これにより、ノードＣをノードＣ´の電圧にダイオード４８のしきい値電圧を付加した電圧に保持することができる。

ダイオード４８は、ダイオード２４と同じ構造・寸法を有する。よって、製造工程の揺らぎによりダイオード２４のしきい値電圧が変化した場合であっても、ダイオード２４のしきい値電圧とダイオード４８のしきい値電圧とは実質的に同じとなる。これにより、ノードＣとノードＡとの電圧シフトとノードＣとノードＣ´との電圧シフトとはほとんど同じとなる、よって、製造工程の揺らぎによるノードＡの電圧の揺らぎを抑制することができる。

レギュレーション回路４０ａはノードＣ´を、ノードＡと実質的に同じ電圧（５．０Ｖ）に保持している。これにより、製造工程の揺らぎによりダイオード２４のしきい値電圧が、変化した場合であっても、ノードＡの電圧をノードＣ´の電圧とほぼ同じ電圧に保持することができる。よって、ノードＡの電圧の揺らぎを一層抑制することができる。

実施例１および実施例２の説明はワード線の昇圧に関するものであったが、本発明はワード線以外の線の昇圧にも適用できる。

なお、上述した実施例は本発明の好適な実施例である。但しこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。

Claims

選択された線を電源電圧よりも高い第１の所定電圧に昇圧するブースタ回路と、
昇圧された前記線の電圧を前記第１の所定電圧に保持するチャージポンプ回路とを有し、
前記チャージポンプ回路は、前記ブースタ回路の昇圧するノードに第１のダイオードを介して接続しており、
前記チャージポンプ回路と前記第１のダイオードとの間のチャージポンプ出力ノードに接続し、前記チャージポンプ出力ノードを第２の所定電圧に保持するレギュレーション回路を有し、
前記レギュレーション回路は第２のダイオードを介して前記チャージポンプ出力ノードに接続し、
前記第２のダイオードと前記第１のダイオードとの構造、寸法は同じである、半導体装置。
アドレス情報が変化すると、前記ブースタ回路と前記チャージポンプ回路とに動作の開始を指示する信号を出力するアドレストランジション検出回路を有する、請求項１に記載の半導体装置。
前記チャージポンプ回路は、前記電源電圧を昇圧する複数のブースト段を有し、
前記ブースト段間のノードは順次チャージされる、請求項１に記載の半導体装置。
前記ブースタ回路は、複数の昇圧回路を多段接続した多段ブースタ回路を有する、請求項１に記載の半導体装置。
前記チャージポンプ回路は、前記選択された線に接続された複数のメモリセルを連続的に選択するデータの連続読み出し期間中、前記選択された線を前記第１の所定電圧に保持する、請求項１に記載の半導体装置。
前記ブースタ回路は、前記アドレストランジション検出回路が出力する１つのパルス信号によって前記第１の所定電圧を生成する、請求項２に記載の半導体装置。
前記チャージポンプ回路はクロック信号によって駆動され、前記選択された線を前記第１の所定電圧を保持する、請求項１に記載の半導体装置。
前記ブースタ回路及び前記チャージポンプ回路はそれぞれキャパシタを含み、前記ブースタ回路のキャパシタは前記チャージポンプ回路のキャパシタよりも大きい、請求項１に記載の半導体装置。
前記線はワード線である、請求項１に記載の半導体装置。
選択された線をブースタ回路によって電源電圧よりも高い第１の所定電圧に昇圧するステップと、
昇圧された前記線の電圧をチャージポンプ回路により第１のダイオードを介して前記第１の所定電圧に保持するステップとを有し、
前記チャージポンプ回路と前記第１のダイオードとの間のチャージポンプ出力ノードに接続し、前記チャージポンプ出力ノードを第２の所定電圧に保持するレギュレーション回路を有し、
前記レギュレーション回路は第２のダイオードを介して前記チャージポンプ出力ノードに接続し、
前記第２のダイオードと前記第１のダイオードとの構造、寸法は同じである、昇圧方法。
前記第２のダイオードの順方向しきい値電圧は前記第１のダイオードと実質的に同じである、請求項１に記載の半導体装置。
前記レギュレーション回路は前記第２のダイオードと前記レギュレーション回路との間のノードを、前記第１の所定電圧に保持する、請求項１１に記載の半導体装置。