KR20190117650A - 화합물 반도체 적층 기판, 그 제조 방법, 및 반도체 소자 - Google Patents

화합물 반도체 적층 기판, 그 제조 방법, 및 반도체 소자 Download PDF

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요시히로 쿠보타
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신에쓰 가가꾸 고교 가부시끼가이샤
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Abstract

A 및 B를 구성 원소로서 포함하는 동일 조성이며 동일한 원자 배열을 가지는 2장의 단결정의 화합물 반도체 기판이 직접 첩합되어 적층된 기판으로서, 그 적층 기판의 표리면이 A 또는 B의 동종의 원자로 이루어지는 극성면이며, 적층 계면이 B 또는 A의 어느 일방의 원자끼리의 결합으로 이루어짐과 아울러 그들의 결정 격자가 정합하고 있는 단극성의 반위상 영역 경계면인 것을 특징으로 하는 화합물 반도체 적층 기판이다. 이것에 의해 화합물 반도체 적층 기판의 표리면의 극성면을 단일 극성으로 하여 반도체 소자의 공정 설계를 용이하게 함과 아울러, 복잡한 기판 가공을 시행하지 않고, 저비용이며 고성능으로 안정적인 반도체 소자의 제조를 가능하게 한다.

Description

화합물 반도체 적층 기판, 그 제조 방법, 및 반도체 소자
파워 반도체 소자의 제조에 바람직하게 사용할 수 있는 화합물 반도체 적층 기판에 관한 것으로, 특히 반도체 소자 제조 공정에 있어서의 표면 처리 특성의 최적화나 공정 설계를 용이하게 하는 화합물 반도체 적층 기판, 그 제조 방법, 및 반도체 소자에 관한 것이다.
탄화규소나 질화갈륨 등을 비롯한 화합물 반도체는 그 물리적·화학적·전기적 특성으로부터, 고온·고내압·저손실의 파워 반도체 소자나 초고속 스위칭 소자 등, 일반적으로 사용되고 있는 실리콘으로는 실현 불가능한 고성능 반도체 소자의 재료로서 주목을 받고 있다. 실제로 스위칭 전원이나 전차나 자동차 등의 모터 구동용의 스위칭 소자의 기판 재료로서 화합물 반도체가 사용됨으로써, 현저한 에너지 절약 특성이나 소형·경량화가 실현되기 시작하고 있다.
이상과 같이, 우수한 특장을 가지는 화합물 반도체이기는 하지만, 실리콘과 같은 단체의 반도체에 비해 몇가지의 사용상의 제한이 있다. 그 제한의 하나는 화합물 반도체 결정 표면이 극성을 가지는 것이다. 즉, 구성 원소A와 B로 이루어지는 단결정의 화합물 반도체 기판은 필연적으로, A원자로 이루어지고(종단되고) 이 A원자의 미결합손이 노출된 극성면(A극성면, 이하 A면이라고도 함)과 B원자로 이루어지고(종단되고) 이 B원자의 미결합손이 노출된 극성면(B극성면, 이하 B면이라고도 함)을 가진다.
이 때, 화합물 반도체 결정이 입방정, 육방정 그리고 능면체인 경우에 있어서는 극성면은 결정 격자의 최밀면에 나타난다. 즉, 입방정의 최밀면은 {111}면인데, 실리콘에서는 어떠한 {111}면도 Si극성면이며 등가인 것에 대해, 입방정의 화합물 반도체 결정에서는 (111)면이 카티온 원자가 노출되는 면, 그 반대측의 (-1-1-1)면이 아니온 원자가 노출되는 면이 된다. 구체적으로는 입방정 탄화규소(SiC)에 있어서는 (111)면이 Si면, 그리고 그 반대측의 면인 (-1-1-1)면은 C면이 된다. 한편, 육방정이나 능면체의 화합물 반도체 결정의 최밀면은 {0001}면인데, (0001)면과 (000-1)면은 등가가 아니고, 전자는 카티온 원자가 노출되는 면, 후자는 아니온 원자가 노출되는 면이다. 육방정 탄화규소에 있어서는 (0001)면이 Si면, (000-1)면이 C면이 된다. 마찬가지로 갈륨비소(GaAs)에 있어서는 (111)면이 Ga면, (-1-1-1)면이 As면, 갈륨인(GaP)에 있어서는 (111)면이 Ga면, (-1-1-1)면이 P면, 질화갈륨(GaN)에 있어서는 (0001)면이 Ga면, (000-1)면이 N면이 된다.
화합물 단결정 기판을 사용한 반도체 소자의 제조를 곤란하게 하는 주요인은 극성면에 따라 물리적·화학적·전기적 특성이 상이한 점이며, 특정의 극성면에 대하여 소자의 최적화를 도모하면, 타방의 극성면 상의 특성이 손상되는 사태가 자주 일어난다. 이와 같은 극성면의 특성의 차이는 (1) 최표면의 원자와 그 1층 아래의 원자와의 결합 에너지가 극성에 따라 바뀌는 것, (2) 원자마다의 이온화 경향의 차이를 반영하여 표면 포텐셜도 상이한 것의 2점에 기인하고 있다.
이상과 같은 극성면의 차이에 의해, 예를 들면 반도체와 금속과의 접합 특성이 상이하고, 일방의 면에 있어서는 정류성을 나타냄에도 불구하고, 타방의 면에서는 오믹 특성을 나타내거나, 상이한 컨택트 저항을 나타내는 등의 문제를 발생시킨다.
또 산화 속도도 극성면에 따라 상이하고, 열산화 처리를 시행하면, 기판의 표면과 이면에서 산화막의 막두께에 큰 차가 발생하는 일도 있다. 예를 들면, 탄화규소에 있어서는 C면의 열산화 속도가 Si면의 열산화 속도의 3배이기 때문에, Si면 상에 있어서 소망하는 막두께의 열산화막을 얻고자 하면, C면 상에 있어서는 그 3배의 두께의 열산화막을 형성해버린다. 이 때문에 극성면마다 따로 따로 산화 처리를 하거나, 일방의 산화막을 소망하는 막두께까지 에칭하거나 하는 등의 또 다른 공정이 필요하게 된다.
또 표면을 평활화시키기 위한 연마 조건도 극성면마다 상이하다. 예를 들면, 탄화규소 기판에 있어서는 평활한 표면을 얻을 때 화학적 기계 연마(CMP)가 시행되는 일이 있는데, CMP 처리에 사용하는 슬러리의 pH에 따라 C면과 Si면의 연마 속도가 변한다. 예를 들면, Si면에 대하여 평활한 표면이 얻어지는 알칼리 조건에서의 CMP에 있어서는 C면이 Si면보다 빠르게 에칭되기 때문에, C면 상에 있어서 평활한 면을 얻을 수 없게 된다. 이 때문에 Si면과 C면에서는 상이한 CMP 조건을 적용해야 하며, 양면을 동시에 연마할 수는 없다.
더욱 심각한 문제는 화합물 반도체 기판 상의 호모에피택셜 성장 조건도 극성면의 영향을 받는 것이다. 화합물 반도체 결정을 에피택셜 성장할 때는 고상, 액상, 기상을 막론하고, 그 복수의 구성 원소를 기판 표면에 공급해야 한다. 이 경우, 원소의 취입 효율은 극성면마다 상이하다. 예를 들면, 공급 율속하에 있어서의 원소A와 원소B로 이루어지는 화합물 반도체 결정의 에피택셜 성장을 전제로 한 경우, A극성면 상에서의 에피택셜 성장 속도를 율속하는 것은 B원자의 공급량이며, 타방의 B극성면 상에서의 에피택셜 성장 속도를 율속하는 것은 A원자의 공급량이다. 필연적으로 A원자의 공급량을 늘리면 B극성면의 에피택셜 성장 속도가 증가하고, A극성면의 에피택셜 성장 속도가 저하된다. 이에 더해, 각 극성면에 있어서의 불순물의 취입 효율도 변한다. 즉, A원자의 격자 위치를 치환하는 불순물의 농도는 B극성면의 성장 속도의 증가에 따라 저하되고, B원자의 격자 위치를 치환하는 불순물의 농도는 A극성면의 성장 속도의 증가에 따라 저하된다. 이상과 같이, 화합물 반도체 결정에 있어서는 모든 극성면 상에서 소망하는 막두께와 불순물 농도의 에피택셜 성장막을 동시에 얻는 것은 곤란하며, 각각의 극성면마다 고유한 조건으로 에피택셜 성장을 실시해야 하여, 공정의 복잡화와 비용 증가 등의 문제가 생겨버린다.
특히, 탄화규소의 에피택셜 성장에 있어서는 최밀면의 적층 순서를 정확하게 전파시킬 필요가 있다. 이 때문에, 특허문헌 1(미국 특허 제5011549호 명세서)에 제시되는 바와 같이, 결정 성장하는 표면을 최밀면으로부터 특정 방향으로 미경사시켜 적층 순서를 횡방향으로 전파시키는 스텝 플로우 에피택시가 사용된다. 단, 최적인 미경사각은 극성면마다 상이하기 때문에, 도 7에 나타내는 단면도와 같이, Si면(A면)과 C면(B면)에서는 상이한 미경사각이 필요하게 되고, 기판 단면 형상이 쐐기 형상이 되어 평행도가 손상되는 점에서, 반도체 소자 제조시에는 포토리소그래피 공정이 곤란하게 되는 등의 문제가 발생한다.
상기 문제를 해결하기 위해서, 특허문헌 2(일본 특개 2012-151177호 공보)에서는 2장의 육방정 탄화규소 기판을 준비하고, 그들의 (0001)Si면끼리를 첩합함으로써 양면이 (000-1)C면이 되는 탄화규소 기판의 구조와 제조 방법이 개시되어 있다. 이것에 의해, 기판의 표리면 모두 동일한 C면이 되어 반도체 소자에 적합한 면으로 할 수 있지만, 이것을 사용하여 실제로 반도체 소자를 형성하면 동작 불량이 발생하는 경우가 있었다.
미국 특허 제5011549호 명세서 일본 특개 2012-151177호 공보 일본 특허 제3576432호 공보 국제공개 제2012/067105호 일본 특개 2011-84435호 공보 일본 특개 2003-119097호 공보
H. Nagasawa, R. Gurunathan, M. Suemitsu, Materials Science Forum Vols. 821-823(2015) 108-114 Naoki Hatta, Takamitsu Kawahara, Kuniaki Yagi, Hiroyuki Nagasawa, Sergey Reshanov, Adolf Schoner; Materials Science Forum Vols. 717-720 (2012), pp 173-176 T.Kawahara, N.Natta, K.Yagi, H.Uchida, M.Kobayashi, M.Abe, H.Nagasawa, B.Zippelius, G.Pensl, Materials Science Forum Vols. 645-648(2010) pp. 339-342
본 발명은 상기 사정을 감안하여 이루어진 것으로, 화합물 반도체 적층 기판의 표리면의 극성면을 단일 극성(서로 동일한 극성)으로 하여 반도체 소자의 공정 설계를 용이하게 함과 아울러, 복잡한 기판 가공을 시행하지 않고, 저비용으로 고성능이며 안정적인 반도체 소자의 제조를 가능하게 하는 화합물 반도체 적층 기판, 그 제조 방법, 및 반도체 소자를 제공하는 것을 목적으로 한다.
본 발명자들은 우선 상기 특허문헌 2의 발명에서 확인된 반도체 소자의 동작 불량에 대해서 조사한 바, 특허문헌 2의 발명에서는 적층 기판의 기판끼리가 첩합된 계면에 있어서 부정합 계면(결정 격자가 불연속으로 되어 있는 면)이나 입계(2개의 결정 격자가 경사져 부분적으로 이어져 있는 면)가 형성되어, 그곳으로부터 전위 등의 결정 결함이 발생하고, 그것이 반도체 소자의 동작을 열화시키고 있는 경우가 있는 것을 알 수 있었다.
즉, 특허문헌 2에서는 SiC 반도체 기판의 제조 방법으로서, 첩합용의 기판(n+형 SiC 기판(11, 12))의 표리면의 면방위가 (0001)Si면이나 (000-1)C면의 저스트면에 대하여 오프각을 가진 오프 기판을 사용해도 되고, 이 때의 기판(11, 12) 사이에서 오프 방향이나 오프 각도가 달라도 된다고 하고 있다(단락 [0042]). 이것은 특허문헌 2에서는 첩합면끼리의 결정 방위를 한정하고 있지 않은 것, 그리고 결정축의 회전도 고려하고 있지 않은 것을 의미하고 있으며, 상기와 같은 결함 발생의 주요인이 된다. 예를 들면, 첩합면의 방위를 특정하지 않고 상이한 경사각을 가지는 결정면을 첩합하면, 도 8에 나타내는 바와 같이 접합 계면(일점쇄선으로 나타낸 경계)에 경각입계가 발생하고, 결정축의 회전을 해소하지 않으면(결정축을 중심으로 회전 관계가 있는 결정면을 첩합하면), 접합 계면(도면 중, 점선으로 둘러싼 영역)에 도 9에 나타내는 바와 같은 트위스트 입계가 발생한다.
또한 특허문헌 2에서는 첩합 계면에 도전막을 개재시키는 것에 의해서도 효과가 얻어진다고 서술하고 있는데, 도전막과 탄화규소의 일함수는 상이하기 때문에, 도전막 근방의 탄화규소에 공간 전하 영역이 발생하고, 이것이 저항 성분을 증가시켜 소망하는 저손실 성능이 얻어지지 않는 것이 판명되었다.
그런데 첩합 계면(접합 계면이라고도 함)의 결정 격자가 정합하여, 반위상 영역 경계면(역위상 경계면, Anti-phase boudary(APB)면이라고도 한다. 상세하게는 후술한다.)이 형성된 경우, 그 계면에 있어서의 결정 격자의 단면 구조는 도 10, 도 11, 도 12의 어느 하나가 된다.
이 중, 도 10에서는 결정 격자의 셔플 세트(shuffle-set)에 APB면이 존재하는 것이며 표리면에 노출되는 원소와는 상이한 원소로 APB면이 구성된다. 한편, 도 11에서는 결정 격자의 글라이드 세트(glide-set)에 APB면이 존재하는 것이며 표리면에 노출되는 원소와 동일한 원소로 APB면이 구성된다. 어느 구조도 단일의 원소로 APB면이 구성되어 있으므로, 단극성 APB면이라고 부르기로 한다.
그런데, 특허문헌 2에서는 첩합되는 쌍방의 면방위가 엄밀하게 일치하고 있지 않고, 또한 면의 표면 조도 Ra(산술 평균 거칠기)를 5nm까지 허용하고 있기 때문에, 첩합한 계면에 우연히 APB면이 발생했다고 해도, 그 구조는 도 10에 나타내는 타입의 APB와 도 11에 나타내는 타입의 APB가 혼재한 접합 계면이 된다(즉, 반위상 영역 경계면이 글라이드 세트와 셔플 세트로 분리되어 있다). 그 결과, 도 12에 나타내는 바와 같은 양극성 APB면이 형성된다. 이 경우, 후술하는 이유에 의해, 양극성 APB면은 반금속적인 전기적 행동을 하기 때문에, 파워 반도체 소자에 있어서는 리크 전류가 증대하고, 저손실 성능이 손상된다.
즉, 기판 표리의 극성면을 동일하게 하고 또한 파워 반도체 소자의 재료로서 사용하기 위해서는 그 접합면의 결정 격자는 연속하고 있고(정합 계면) 또한 형성되는 APB면은 단극성(즉, 특정의 하나의 원소끼리의 결합만에 의해 형성된 것:도 10이나 도 11의 어느 일방의 타입)인 것이 필요하다.
여기서, 고성능인 반도체 소자를 제조함에 있어서, 화합물 반도체 결정 중의 결정 결함은 큰 장애 요인이 된다. 실리콘과 상이하게, 화합물 반도체 결정 중에는 다수의 결함이 포함되어, 이것이 반도체 소자의 동작에 영향을 끼친다. 예를 들면, 선 결함인 전위는 결정 중의 특정의 결정 방위를 따라 전파하고, 반도체 소자의 블로킹 특성을 손상시킨다. 또 전위의 궤적은 적층 결함으로서 잔류하고, 이것이 결정 중의 캐리어의 이동을 방해하거나, 리크 패스로서 행동하거나 한다. 또한 전위는 외부 응력이나 전계, 캐리어 소멸시의 에너지에 의해서도 이동하여, 반도체 소자의 장기적인 동작 특성을 불안정한 것으로 한다.
지금까지 전위나 적층 결함의 대책에 관해서는 많은 발명이 이루어져 왔다. 예를 들면, 특허문헌 3(일본 특허 제3576432호 공보)에서는 탄화규소를 에피택셜 성장할 때의 실리콘 기판 표면의 특정 방향에 대략 평행한 기복을 마련하고, 특정의 극성면을 특정 방향으로 배향함으로써 반위상 영역 경계면이나 적층 결함 등의 해소를 도출하는 수단을 제공하고 있다. 그러나, 탄화규소의 에피택셜 성장에 앞서, 실리콘 기판에 가공을 시행할 필요가 있는 것이나, 외부 응력에 의한 전위의 운동을 억제할 수 없는 것, 그리고 가동 전위의 운동에 의해 발생하는 적층 결함은 완전히 해소할 수 없는 것 등의 과제가 남겨져 있었다.
또 전위의 운동을 완전히 억제함과 아울러, 적층 결함의 밀도를 현저하게 저감시키기 위해서, 특허문헌 4(국제공개 제2012/067105호)에서는 결정의 내부에 내포 영역을 마련하고, 이 내포 영역에서 전위의 전파를 막는 수단을 개시하고 있다. 이 발명에서는 전위나 적층 결함 밀도를 대폭 저감할 수 있지만, 결정 내부에 내포 영역을 형성하는 공정이 복잡함과 아울러, 내포 영역이 전기 저항을 높여버려, 고효율의 반도체 소자를 저비용으로 제조하는 것이 어려워져 있었다.
또 비특허문헌 1(H. Nagasawa, R. Gurunathan, M. Suemitsu, Materials Science Forum Vols. 821-823(2015) 108-114)에서는 내포 영역을 사용할 필요까지도 없이, 반위상 영역 경계면이 전위의 운동을 완전히 저지하는 것을 알아내고 있다. 이 때문에, 반위상 영역 경계면을 의도적으로 결정 내부에 발생시키면 전위와 적층 결함의 해소가 도모된다. 그래서, 특허문헌 5(일본 특개 2011-84435호 공보)에서는 특허문헌 3이 개시하는 수단을 진보시켜, 탄화규소를 성장시키는 기판 표면에 이산적인 기복을 마련하여 반위상 영역 경계면을 발생시키고, 이것에 의해 적층 결함의 확대를 저지하는 수단을 개시하고 있다.
그러나, 특허문헌 5의 방법에 의해서는 반위상 영역 경계면의 극성을 제어하는 것은 불가능하다. 반위상 영역 경계면은 화합물 결정 특유의 면 결함이며, 이것은 이종 원자끼리의 결합에 의해 형성되어야 할 격자가 동종의 원소의 원자끼리의 결합에 의해 구성된 면이다. 반위상 영역 경계면이 아니온끼리의 결합으로 형성되면, 전도대의 하단의 에너지가 저하된다. 반대로 반위상 영역 경계면이 카티온끼리의 결합으로 형성되면, 가전자대의 상단의 에너지가 높아진다. 이 때문에 반위상 영역 경계면에 아니온-아니온의 결합과 카티온-카티온의 결합의 양쪽이 포함되면(양극성 APB면이 형성되면), 본래 반도체적이어야 할 전자물성이 반금속적인 전자물성으로 변화해버려, 반도체 소자의 블로킹 특성이 크게 열화해버린다. 따라서, 특허문헌 5가 개시하는 구조에서는 적층 결함은 저감시킬 수 있지만, 잔류한 반위상 영역 경계면이 반금속이 되어, 실용적인 반도체 소자를 얻는 것이 곤란하게 된다. 또 특허문헌 3과 마찬가지로, 기판 표면에 기복을 마련하는 등의 부가적인 공정이 늘어나버려, 비용 저감이 어려워진다.
본 발명자들은 상기 목적을 달성하기 위해서, 단결정의 화합물 반도체 기판의 표리면의 극성을 통일하면서, 전위의 운동을 억제하기 위한 수단을 예의 검토했다.
우선, 화합물 반도체의 단결정(화합물 반도체 결정이라고도 함)의 극성면은 최밀면에 나타나는 것, 그리고 이 결정에 있어서의 특정의 극성면의 반대측의 면도 극성면이며, 그 극성은 상이한 것인 것에 주목했다. 즉, 최밀면이 표면과 이면에 노출되도록 화합물 반도체 결정을 평판 형상으로 가공하면, 그 평판의 표면측과 이면측은 상이한 극성면이 된다. 이것은 자석의 일방이 N극이면 그 반대측은 반드시 S극이 되는 것과 동일하다고 생각하면 된다.
여기서, 도 1(a)과 같이, A 및 B를 구성 원소로서 포함하는 화합물 반도체의 단결정 기판으로서, 그 일방의 주면을 A원자(원소A의 원자)로 이루어지고 이 A원자의 미결합손이 노출된 극성면(1cp1)인 A면으로 하고, 타방의 주면을 B원자로 이루어지고 이 B원자의 미결합손이 노출된 극성면(1cp2)인 B면으로 한 두께가 일정한 화합물 반도체 단결정의 판(원판(1))을 상정한다. 이 원판(1)을 표면에 대하여 수평으로 절단한 경우, 원판(1)은 기판(1a)과 기판(1b)의 2장의 화합물 반도체 기판으로 분리된다(도 1(b)). 기판(1a)의 표면은 A면이므로, 그 이면측(절단면)은 B면이 된다. 한편, 기판(1b)의 이면은 B면이므로, 표면측(절단면)에는 A면이 나타난다. 그 결과, 기판(1a)을 상하 반전시켜 기판(1b)에 접합하면, 쌍방의 기판은 A면끼리가 접합된 계면(1ab)을 가지는 새로운 기판(화합물 반도체 적층 기판(10))이 완성된다(도 1(c)). 여기서, 적층 기판(10)의 표면도 이면도 B면이 되고, 단결정의 화합물 반도체의 기판이면서도, 그 적층 기판(10)의 표리면에 노출되는 극성면은 단일 극성(서로 동일한 극성)으로 통일된다.
그런데, 기판(1a)과 기판(1b)의 결정 격자가 경사나 회전하지 않고 정확하게 일치하도록(즉, 정합하여) 접합된 경우, 새롭게 형성된 적층 기판(10)에 포함되는 계면(1ab)은 동종의 원소의 원자끼리의 결합(A원자-A원자, 또는 B원자-B원자)으로 이루어지는 정합 계면(결정 격자끼리가 연속하여 연결된 계면)인 점에서, 특허문헌 2의 적층 기판의 적층 계면과는 상이하고, 단극성의 반위상 영역 경계면(단극성 APB면)인 것으로 간주할 수 있다. 이 경우, 비특허문헌 1에 기재된 바와 같이, 계면(1ab)은 전위의 운동을 방해하므로, 적층 기판(10)에 포함되는 전위 밀도나 적층 결함 밀도는 특허문헌 5에 개시되는 발명과 마찬가지로 저감 가능하며, 또한 이것을 사용한 반도체 소자의 동작 특성의 장기적 안정성은 높아진다. 또 특허문헌 5와는 상이하게, 반위상 영역 경계면은 아니온-아니온 결합, 카티온-카티온 결합의 어느 일방인 점에서, 반금속적인 행동이 되지는 않고, 반도체 소자의 블로킹 특성이 크게 손상되는 폐해는 해소된다. 또한 계면(1ab)은 표면에 노출되지 않으므로, 표면 근방에 활성 영역이 형성되는 것 같은 MOSFET(metal-oxide-semiconductor field-effect transistor)이나 SBD(Schottky Barrier Diode)를 제조함에 있어서는 계면(1ab)인 반위상 영역 경계면은 전혀 영향을 끼치지 않는다.
본 발명자들은 이상과 같이 얻어진 지견에 기초하여 더욱 검토를 행하여, 본 발명을 이루기에 이르렀다.
즉, 본 발명은 하기의 화합물 반도체 적층 기판, 그 제조 방법, 및 반도체 소자를 제공한다.
〔1〕 A 및 B를 구성 원소로서 포함하는 동일 조성이며 동일한 원자 배열을 가지는 2장의 단결정의 화합물 반도체 기판이 직접 첩합되어 적층된 기판으로서, 그 적층 기판의 표리면이 A 또는 B의 동종의 원자로 이루어지는 극성면이며, 적층 계면이 B 또는 A의 어느 일방의 원자끼리의 결합으로 이루어짐과 아울러 그들의 결정 격자가 정합하고 있는 단극성의 반위상 영역 경계면인 것을 특징으로 하는 화합물 반도체 적층 기판.
〔2〕 탄화규소, 질화갈륨, 갈륨비소, 갈륨인, 인듐인, 질화알루미늄 또는 인듐안티몬으로 이루어지는 것을 특징으로 하는 〔1〕에 기재된 화합물 반도체 적층 기판.
〔3〕 적층된 화합물 반도체 기판은 각각 균일한 두께를 가지는 〔1〕 또는 〔2〕에 기재된 화합물 반도체 적층 기판.
〔4〕 상기 2장의 화합물 반도체 기판의 일방이 화합물 반도체의 박막인 〔1〕 내지 〔3〕 중 어느 하나에 기재된 화합물 반도체 적층 기판.
〔5〕 상기 2장의 화합물 반도체 기판의 일방이 에피택셜 성장막인 〔4〕에 기재된 화합물 반도체 적층 기판.
〔6〕 일방의 주면을 A원자로 이루어지는 극성면인 A면으로 하고, 타방의 주면을 B원자로 이루어지는 극성면인 B면으로 한, A 및 B를 구성 원소로서 포함하는 동일 조성이며 동일한 원자 배열을 가지는 단결정의 화합물 반도체 기판을 2장 준비하고, 이 2장의 화합물 반도체 기판의 B면끼리 또는 A면끼리를 양 기판의 각각 특정의 결정면을 맞춘 상태로 직접 첩합하여 상기 2장의 화합물 반도체 기판을 적층하고, 이 적층 기판의 표리면이 A 또는 B의 동종의 원자로 이루어지는 극성면이며, 적층 계면이 B 또는 A의 어느 일방의 원자끼리의 결합으로 이루어짐과 아울러 그들의 결정 격자가 정합하고 있는 단극성의 반위상 영역 경계면이 된 화합물 반도체 적층 기판을 얻는 것을 특징으로 하는 화합물 반도체 적층 기판의 제조 방법.
〔7〕 상기 화합물 반도체 기판의 특정의 결정면을 식별 가능하게 부여된 오리엔테이션 플랫 또는 노치를 양 기판 사이에서 소정의 위치 관계로 함으로써 상기 각각 특정의 결정면을 맞추는 〔6〕에 기재된 화합물 반도체 적층 기판의 제조 방법.
〔8〕 상기 2장의 화합물 반도체 기판 중 일방의 화합물 반도체 기판에 대해서, 타방의 화합물 반도체 기판과 접합하는 면에 미리 이온 주입을 행해 두고, 상기 접합한 후에 이 이온 주입 영역에서 박리시켜 화합물 반도체 기판의 박층화를 행하는 〔6〕 또는 〔7〕에 기재된 화합물 반도체 적층 기판의 제조 방법.
〔9〕 상기 2장의 화합물 반도체 기판 중 일방의 화합물 반도체 기판은 타방의 화합물 반도체 기판과 접합하는 면에 미리 이 일방의 화합물 반도체 기판과 동일한 화합물의 호모에피택셜 성장층을 형성한 것인 〔6〕 또는 〔7〕에 기재된 화합물 반도체 적층 기판의 제조 방법.
〔10〕 상기 일방의 화합물 반도체 기판과 호모에피택셜 성장층 사이에 동일 화합물에 불순물을 도핑하여 이루어지는 버퍼층을 마련하고 있는 〔9〕에 기재된 화합물 반도체 적층 기판의 제조 방법.
〔11〕 상기 호모에피택셜 성장층에 미리 이온 주입을 행해 두고, 상기 접합한 후에 화합물 반도체 기판의 박층화로서, 이 이온 주입 영역에서 박리시켜 이 호모에피택셜 성장층의 일부를 전사시키는 것을 행하는 〔9〕 또는 〔10〕에 기재된 화합물 반도체 적층 기판의 제조 방법.
〔12〕 상기 2장의 화합물 반도체 기판은 동일한 단결정의 화합물 반도체 기판으로부터 채취된 것인 〔6〕 내지 〔11〕 중 어느 하나에 기재된 화합물 반도체 적층 기판의 제조 방법.
〔13〕 상기 2장의 화합물 반도체 기판에 대해서, 동일한 처리 조건으로 동시에 표면 처리를 시행하여 양 기판의 접합면의 표면 상태를 등가인 것으로 하는 〔6〕 내지 〔12〕 중 어느 하나에 기재된 화합물 반도체 적층 기판의 제조 방법.
〔14〕 상기 접합 전에 상기 2장의 화합물 반도체 기판의 양쪽의 접합면에 동일한 처리 조건으로 표면 활성화 처리를 시행하는 〔6〕 내지 〔13〕 중 어느 하나에 기재된 화합물 반도체 적층 기판의 제조 방법.
〔15〕 〔1〕 내지 〔5〕 중 어느 하나에 기재된 화합물 반도체 적층 기판을 사용한 반도체 소자.
본 발명의 화합물 반도체 적층 기판에 의하면, 화합물 반도체 결정의 기판임에도 불구하고 그 표면과 이면은 동일한 극성인 점에서, 표리의 다양한 물리적·화학적 성질(산화 속도, 에칭 속도, 연마 속도 등)이 엄밀하게 일치하고, 기판의 표리에 대한 웨이퍼 가공 조건(베벨링, 세정, 연삭, 연마 등)이 일치하므로, 표리의 동시 처리가 가능하게 된다. 특히, 웨이퍼 표리에 프로세스 처리를 시행하도록 하는 디스크리트 반도체용의 웨이퍼 제조에 있어서는 표리 모두 동일한 처리로 동일한 성상의 면이 얻어지기 때문에 유익하다.
또한 본 발명의 화합물 반도체 적층 기판은 그 내부에 단일 극성의 반위상 영역 경계면을 필수 구성으로서 포함한다. 반위상 영역 경계면이 단일 극성인 점에서, 반금속적인 성질이 되지는 않고, 반도체 소자의 블로킹 특성이 유지된다. 또 반위상 영역 경계면이 결정 중의 전위의 운동(전파)을 방해하므로, 전위 밀도나 적층 결함 밀도의 저감, 및 반도체 소자의 장기적 안정성이 확실한 것이 된다.
도 1은 본 발명에 따른 화합물 반도체 적층 기판의 구성 및 제조 순서를 나타내는 개념도이다.
도 2는 본 발명에 따른 화합물 반도체 적층 기판의 단면 구성을 나타내는 개략도이다.
도 3은 본 발명에 따른 화합물 반도체 적층 기판의 제조 방법의 실시형태 1에 있어서의 제조 공정을 나타내는 도면이다.
도 4는 본 발명에서 사용하는 화합물 반도체 기판의 외관을 나타내는 도면이다.
도 5는 본 발명에 따른 화합물 반도체 적층 기판의 제조 방법의 실시형태 2에 있어서의 제조 공정을 나타내는 도면이다.
도 6은 본 발명에 따른 화합물 반도체 적층 기판의 제조 방법의 실시형태 3에 있어서의 제조 공정을 나타내는 도면이다.
도 7은 극성면에 대하여 에피택셜 성장에 최적인 미경사 가공을 시행한 종래의 화합물 반도체 기판의 구성을 나타내는 단면도이다.
도 8은 상이한 경사각을 가지는 결정이 첩합된 계면의 격자 배치(경각입계)를 나타내는 단면 모식도이다.
도 9는 결정축을 중심으로 회전 관계에 있는 결정이 첩합된 계면(트위스트 입계)의 격자 배치를 나타내는 단면 모식도이다.
도 10은 결정 격자가 정합하고 있고, 표리면과는 상이한 원소로 구성된 단일 극성의 반위상 영역 경계면의 구조를 나타내는 단면 모식도이다.
도 11은 결정 격자가 정합하고 있고, 표리면과 동일한 원소로 구성된 단일 극성의 반위상 영역 경계면의 구조를 나타내는 단면 모식도이다.
도 12는 결정 격자가 정합한 양극성의 반위상 영역 경계면의 구조를 나타내는 단면 모식도이다.
이하에 본 발명의 실시형태에 대해서 설명한다.
[화합물 반도체 적층 기판]
도 2에 본 발명에 따른 화합물 반도체 적층 기판의 단면 구성을 나타낸다. 도 2에 나타내는 바와 같이, 화합물 반도체 적층 기판(20)은 동일 조성이며 동일한 원자 배열을 가지는 2장의 단결정의 화합물 반도체 기판(2a, 2b)이 직접 첩합되어 적층된 기판으로서, 그 적층 기판(20)의 표리면이 화합물 반도체 기판(2a, 2b)을 구성하는 복수의 원소 중의 동종(어느 1개)의 원소의 원자로 이루어짐과 아울러 이 원자의 미결합손이 노출된 극성면이며, 그 적층 계면이 적층 기판(20)의 표면(표면(20f) 및 이면(20r))에 평행하며, 화합물 반도체 기판(2a, 2b)을 구성하는 복수의 원소 중의 어느 1개의 동종의 원소의 원자끼리의 결합으로 이루어짐과 아울러 그들의 결정 격자가 정합하고 있는 단극성의 반위상 영역 경계면(2ab)인 것을 특징으로 한다. 또는 화합물 반도체 적층 기판(20)은 A 및 B를 구성 원소로서 포함하는 동일 조성이며 동일한 원자 배열을 가지는 2장의 단결정의 화합물 반도체 기판(2a, 2b)이 직접 첩합되어 적층된 기판으로서, 그 적층 기판(20)의 표리면이 A 또는 B의 동종(어느 일방)의 원자로 이루어짐과 아울러 이 원자의 미결합손이 노출된 극성면이며, 그 적층 계면이 적층 기판(20)의 표면(표면(20f) 및 이면(20r))에 평행하며, B 또는 A의 어느 일방의 원자끼리의 결합으로 이루어짐과 아울러 그들의 결정 격자가 정합하고 있는 단극성의 반위상 영역 경계면(2ab)인 것을 특징으로 한다.
또한 적층 기판(20)의 표리면이 A 또는 B의 동종(어느 일방)의 원자로 이루어짐과 아울러 이 원자의 미결합손이 노출된 극성면이라는 것은 적층 기판(20)의 표리면이 어느쪽도 화합물 반도체 결정의 결정 격자에 있어서의 A원자의 최밀면(A면)이 되거나, 또는 어느쪽도 B원자의 최밀면(B면)이 된 것을 말한다.
이것은 바꾸어 말하면 적층 기판(20)의 표리면 모두 면지수(미러 지수)가 동일한 결정면으로 되어 있는 것을 말한다. 예를 들면, 적층 기판(20)이 결정 다형 4H-SiC의 탄화규소(SiC)로 이루어지는 경우, 표리면 모두 (0001)Si면이며, 또는 모두 (000-1)C면이다.
여기서, 화합물 반도체 적층 기판(20)은 A 및 B를 구성 원소로서 포함하는 조성의 화합물 반도체로 이루어지는데, A 및 B의 2원계 화합물 반도체로 이루어지는 것이 바람직하고, 예를 들면 탄화규소, 질화갈륨, 갈륨비소, 갈륨인, 인듐인, 질화알루미늄 또는 인듐안티몬으로 이루어지는 것이 바람직하고, 탄화규소, 질화갈륨, 갈륨비소 또는 갈륨인으로 이루어지는 것이 보다 바람직하고, 탄화규소로 이루어지는 것이 특히 바람직하다.
화합물 반도체 적층 기판(20)이 탄화규소(SiC)로 이루어지는 경우, 화합물 반도체 적층 기판(20)은 동일한 원자 배열을 가지는 단결정 SiC로 이루어지는 화합물 반도체 기판(2a, 2b)이 적층된 기판으로서, 그 적층 기판(20)의 표리면(20f, 20r) 각각이 화합물 반도체 기판(2a, 2b)을 구성하는 Si 및 C 중 Si원자(또는 C원자)로 종단되고(즉, Si원자(또는 C원자)로 이루어지고) 그 미결합손이 노출된 서로 동일한 극성을 가지는 극성면이며, 적층 계면이 적층 기판(20)의 표면(표면(20f) 및 이면(20r))에 평행하며, 화합물 반도체 기판(2a, 2b)을 구성하는 Si 및 C 중 어느 일방의 동종의 원소의 원자(즉, C원자 또는 Si원자)끼리가 결합하고 있음(C-C결합 또는 Si-Si결합)과 아울러 그들의 결정 격자가 정합하고 있는 단극성의 반위상 영역 경계면(단극성 APB면)(2ab)인 구성을 가진다. 이 단극성 APB면(2ab)은 도 10, 도 11의 어느 하나의 접합 계면으로 되어 있다.
또 그들의 결정 격자가 정합하고 있다는 것은 적층 계면 전체면에 있어서 화합물 반도체 기판(2a)측의 결정 격자와 화합물 반도체 기판(2b)측의 결정 격자가 연속하여 연결된 상태(격자 정합)를 말한다. 이 때, 기판(2a)측의 결정 방위와 기판(2b)측의 결정 방위가 맞추어져 있다. 또한 이 경우, 그들의 결정 격자끼리가 완전히 연결된 상태가 가장 바람직하지만, 어느 정도의 연결되어 있지 않은 상태도 허용된다.
여기서, 결정 격자끼리가 연결되어 있지 않은 정도(부정합 계면 밀도)는 단위면적당의 적층 계면에 있어서의 원자가 결합하고 있지 않은 수의 비율, 구체적으로는 단위면적당의 적층 계면에 있어서의 (결합이 끊어져 있는 원자쌍의 수)/(결합 대상의 원자쌍의 전체 수)×100(%)로 표시되며, 계면을 구성하는 원자 밀도의 0.1% 이하인 것이 바람직하고, 0.02% 이하인 것이 보다 바람직하다. 또한 이 비율은 전자 스핀 공명을 이용하여 측정 가능하다.
또 적층 계면에 부정합 계면이 존재하면, 반도체 소자 중에 있어서의 전기 전도를 담당하는 캐리어를 포획하여 이온화한다. 그 결과, 반도체 소자의 저손실 성능이 손상된다. 이 문제 발생을 피하기 위해서는 계면에 있어서의 트랩 밀도를 109/cm2 이하로 하는 것이 바람직하고, 적층되는 결정 격자의 공차 각도나 회전 각도가 50arcsec 이하인 것이 바람직하고, 또한 20arcsec 이하가 바람직하다.
또한 상기 반위상 영역 경계면(2ab)을 얻기 위해서는 후술하는 바와 같이 제조 방법에 연구가 필요하며, 단순히 기판(2a, 2b)의 A면끼리 또는 B면끼리를 첩합하는 것만으로는 얻어지지 않는다.
화합물 반도체 기판(2a, 2b)을 구성하는 단결정 화합물 반도체의 결정 다형은 동일하면, 즉 동일한 결정계이며 결정 중의 원자의 배열의 방법이 동일하면 특별히 한정되지 않는다. 예를 들면, 탄화규소(SiC)의 경우, 그 결정 다형이 동일하면 4H-SiC, 6H-SiC, 3C-SiC 등 어느 것이어도 된다. 단, 접합되는 기판(2a, 2b)의 각각의 표면은 완전히 동일한 상태인 것이 바람직하다. 왜냐하면, 각각의 표면 상태가 상이하면, 도 12와 같이 양극성의 APB면이 발생하기 때문이다. 이 때문에, 기판의 접합 전에는 기판(2a, 2b)을 동시에 동일한 조건에서 표면 처리하는 것이 바람직하다.
또 화합물 반도체 적층 기판(20)은 그 두께는 특별히 한정되지 않지만, 예를 들면, 100~800μm인 것이 바람직하고, 200~500μm인 것이 보다 바람직하다. 또한 화합물 반도체 적층 기판(20)은 균일한 두께를 가지는(즉, 표면(20f)과 이면(20r)이 평행한) 것이 바람직하다.
또 적층된 화합물 반도체 기판(2a, 2b)도 그 두께는 특별히 한정되지 않는다. 또 화합물 반도체 기판(2a, 2b)은 서로 동일한 두께일 필요는 없고, 각각 균일한 두께를 가지는 것이 바람직하다. 예를 들면, 2장의 화합물 반도체 기판(2a, 2b)의 일방이 화합물 반도체의 박막이어도 된다. 이 경우, 화합물 반도체의 박막은 원판이 되는 화합물 반도체 기판으로부터 이온 주입 박리법에 의해 박리시킨 전사막이어도 된다. 또한 화합물 반도체의 박막은 에피택셜 성장막이 전사된 것이어도 된다. 화합물 반도체 기판(2a, 2b)의 일방이 화합물 반도체의 박막이 되는 경우, 타방의 기판은 그 박막의 지지 기판이 된다.
화합물 반도체 기판(2a, 2b)의 두께로서는 예를 들면 바람직하게는 100nm~1000μm의 범위, 보다 바람직하게는 200nm~650μm의 범위에서 선택되면 된다.
본 발명의 적층 기판(20)에 의하면, 그 표리면이 모두 면지수가 동일한 결정면으로 되어 있는 것에 의해, 표리면의 다양한 물리적·화학적 성질(산화 속도, 에칭 속도, 연마 속도 등)이 엄밀하게 일치하고, 기판의 표리면에 대한 웨이퍼 가공 조건(베벨링, 세정, 연삭, 연마 등)이 일치하므로, 표리면의 동시 처리가 가능하게 된다. 특히, 웨이퍼 표리에 프로세스 처리를 시행하도록 하는 디스크리트 반도체용의 웨이퍼 제조에 있어서는 표리면 모두 동일한 처리로 동일한 성상의 면이 얻어지기 때문에 유익하다. 이것에 더해, 반도체 소자의 제조에 있어서도 화합물 반도체 적층 기판의 표리면에 대해서 동일한 공정 조건을 최적인 공정 조건으로 하여 동시에 시행하는 것이 가능하게 되어, 비용 저감이 촉진된다. 또 고품질의 호모에피택셜 성장층을 화합물 결정 상에 얻고자 하는 경우에는 의도적으로 결정면에 대하여 특정의 미경사를 가지는 표면을 기판으로서 사용하는데, 본 발명에 의한 기판을 사용하면, 표리 모두 동일한 성상의 결정면이기 때문에, 최적인 미경사각도 표리에서 완전히 일치하고, 표리의 평행도가 손상되지 않아, 소자 제조에 적합한 평행도가 높은 웨이퍼를 얻을 수 있다. 특히, 화합물 반도체 적층 기판의 표면과 마찬가지의 조건으로 이면측에도 에피택셜 성장이 가능한 점에서, IGBT(Insulated Gate Bipolar Transistor)의 콜렉터층이 되는 p형의 층을 이면측에 에피택셜 성장에 의해 형성하는 것이 가능하게 되고, 반도체 소자 제조 공정의 자유도가 늘어난다.
또 그 적층 계면이 단극성의 반위상 영역 경계면(2ab)인 점에서, 반금속적인 성질이 되지는 않고, 반도체 소자의 블로킹 특성이 유지된다. 또 반위상 영역 경계면(2ab)이 결정 중의 전위의 운동(전파)을 방해하므로, 전위 밀도나 적층 결함 밀도의 저감, 및 반도체 소자의 장기적 안정성이 확실한 것이 된다. 또한 반도체 소자의 블로킹 특성은 이 반도체 소자의 주전극 사이의 특정 방향으로 높은 전위차를 인가해도, 주전극 사이에 전류를 흘리지 않는(또는 흐르기 어렵게 하는) 특성이다.
이 효과는 극성을 가지는 화합물 반도체 결정, 예를 들면 탄화규소, 질화갈륨, 갈륨비소, 갈륨인, 인듐인, 질화알루미늄, 인듐안티몬에 있어서 마찬가지로 발현한다.
[화합물 반도체 적층 기판의 제조 방법]
상기 서술한 본 발명의 화합물 반도체 적층 기판의 제조 방법의 실시형태 1, 2, 3에 대해서 설명한다.
(실시형태 1)
본 발명에 따른 화합물 반도체 적층 기판의 제조 방법의 실시형태 1에 대해서 도 3을 사용하여 설명한다.
먼저, 최밀면을 기판의 표면과 이면에 배향시킨(기판의 표리면으로 한) 단결정의 2장의 화합물 반도체 기판(3a, 3b)을 준비한다(도 3(a)).
이 때, 각각의 기판(3a, 3b)의 구성 원소와 구성 원소비는 동일하게 해야한다(즉, 동일 조성으로 한다). 또 그 결정계는 양자가 동일한 결정계이면 삼사정, 단사정, 직방정, 정방정, 삼방정, 입방정, 육방정, 능면체의 조합으로부터 임의로 선택할 수 있지만, 기판(3a, 3b)에 있어서의 원자 배열은 동일해야한다. 예를 들면, 기판(3a, 3b)이 탄화규소로 이루어지는 경우, 기판(3a, 3b)이 모두 4H-SiC이며, 모두 6H-SiC이며, 또는 모두 3C-SiC인 것으로 한다.
또 예를 들면 결정계가 입방정인 경우는 최밀면이 {111}면이 되고, 육방정이나 능면체인 경우에는 최밀면이 {0001}면이 된다.
또 화합물 반도체 기판(3a, 3b)이 A 및 B를 구성 원소로서 포함하는 동일 조성으로서 동일한 원자 배열을 가지는 것으로 한 경우, 기판(3a, 3b) 각각의 표면은 동종의 원소의 원자로 이루어짐과 아울러 이 원자의 미결합손이 노출된 극성면이 되고, 이면은 표면과는 상이한 동종의 원소의 원자로 이루어짐과 아울러 이 원자의 미결합손이 노출된 극성면이 된다. 여기서, 상기 최밀면 중, 카티온측의 원자로 이루어지고, 이 원자의 미결합손이 노출된 극성면을 A면, 아니온측의 원자로 이루어지고, 이 원자의 미결합손이 노출된 면을 B면으로 정의한다.
또한 화합물 반도체 기판(3a, 3b)에 있어서의 A면, B면을 특정하는 방법은 구성 원소에 따라 상이하지만, 예를 들면 탄화규소의 경우에는 열산화 속도를 비교하는 것을 들 수 있다. 즉, A면의 열산화 속도가 B면의 열산화 속도보다 높으면, A면은 탄소면이며, B면은 규소면이라고 특정할 수 있다. 또 이온성이 높은 화합물 반도체(갈륨비소, 갈륨인, 인듐인 등)는 프로브 현미경을 사용하여 표면의 전위를 측정함으로써 특정하는 것도 가능하다. 또는 호모에피택셜 성장을 시행하고, 공급하는 아니온 원자의 공급량을 늘린 경우에 성장 속도가 상대적으로 저하되는 경우에는 아니온면, 반대로 성장 속도가 상대적으로 증가하는 경우에는 카티온면이라고 판단할 수도 있다.
이상과 같이 하여, 화합물 반도체 기판(3a, 3b)에 있어서의 A면, B면을 특정하여 이 기판(3a, 3b) 각각의 적층 기판(30)의 성능에 영향을 끼치지 않는 개소에 A면, B면이 판별 가능한 마크를 붙여 둔다.
또 기판(3a, 3b)의 첩합 예정면(A면 또는 B면)에 있어서의 특정의 방위(미러 지수)의 결정면이 식별 가능한 마크를 기판(3a, 3b) 각각에 부여해 둔다. 그 마크로서 원래 단결정 웨이퍼에 부여되어 있는 오리엔테이션 플랫(OF라고도 함)이나 노치를 활용해도 된다. 즉, 도 4에 나타내는 바와 같이, 기판(3a, 3b)의 첩합 예정면인 A면 또는 B면에 있어서의 각각 특정의 결정면이 식별 가능하도록 미리 기판(3a, 3b)에 오리엔테이션 플랫(3of)이나 노치(3n)로서 부여해 둔다. 예를 들면, 4H-SiC 웨이퍼의 화합물 반도체 기판(3a(및 3b))을 사용하는 경우, 이 기판(3a 및 3b)의 (11-20)면을 따르게 한(플랫한 변(직선 형상의 변)이 그 결정면에 평행한) 오리엔테이션 플랫(3of)을 마련함과 아울러, 첩합 예정면(접합하는 면)인 (000-1)C면을 표면으로 했을 때 오리엔테이션 플랫(3of)에 대하여 우측 90° 회전한 위치에 노치(3n)를 마련한다(도 4). 또는, 3C-SiC 웨이퍼의 화합물 반도체 기판(3a(및 3b))을 사용하는 경우, 이 기판(3a 및 3b)의 (110)면을 따르게 한(플랫한 변이 그 결정면에 평행한) 오리엔테이션 플랫(3of)을 마련함과 아울러, 첩합 예정면인 (111)Si면을 표면으로 했을 때 오리엔테이션 플랫(3of)에 대하여 우측 90° 회전한 위치에 노치(3n)를 마련한다(도 4).
또는 길이가 상이한 2개의 오리엔테이션 플랫을 각각 상이한 특정의 결정면에 평행하게 되도록 기판에 부여해 두어도 된다. 이 경우, 긴 오리엔테이션 플랫(OF1)을 결정면의 [11-20]방위에 마련하고, 짧은 오리엔테이션 플랫(OF2)을 결정면의 [1-100]방위에 평행하게 마련한다. 구체적으로는 2장의 기판에 대해서 모두 오리엔테이션 플랫(OF1)을 시계의 6시 방향의 위치로 하고, 일방의 기판에 대해서 그 오리엔테이션 플랫(OF2)이 동일 시계의 3시 방향의 위치가 되도록 마련하고, 타방의 기판에 대해서 그 오리엔테이션 플랫(OF2)을 동일 시계의 9시 방향의 위치가 되도록 마련한다. 즉, 어느 기판에 있어서도 오리엔테이션 플랫(OF1)과 오리엔테이션 플랫(OF2)은 직교 관계가 되므로 L자형의 지그를 사용하여 각각의 오리엔테이션 플랫(OF1)끼리 그리고 각각의 오리엔테이션 플랫(OF2)끼리를 맞추면 용이하게 고정밀도 위치 맞춤이 가능하게 된다.
이 때, 도 4의 오리엔테이션 플랫(3of)과 특정의 결정 방위와의 공차는 50arcsec 이내로 하는 것이 바람직하고, 20arcsec 이내로 하는 것이 보다 바람직하다. 상기 공차 이내가 되면 후술하는 접합 공정(첩합 공정) 후에 있어서 접합부에서 결정 격자가 정합한 정합 계면이 되어 목적으로 하는 단극성의 반위상 영역 경계면이 형성되게 되고, 트위스트 입계나 경각입계 등, 전위의 근원의 발생을 억제하는 것을 용이하게 할 수 있게 되어 바람직하다.
또 화합물 반도체 기판(3a, 3b)은 탄화규소, 질화갈륨, 갈륨비소, 갈륨인, 인듐인, 질화알루미늄 또는 인듐안티몬으로 이루어지는 것이 바람직하고, 탄화규소, 질화갈륨, 갈륨비소 또는 갈륨인으로 이루어지는 것이 보다 바람직하고, 탄화규소로 이루어지는 것이 특히 바람직하다. 예를 들면, 탄화규소로 이루어지는 경우에 있어서는 카티온면은 Si면이며 아니온면은 C면이 되고, 질화갈륨으로 이루어지는 경우에 있어서는 카티온면은 Ga면, 아니온면은 N면이 되고, 갈륨비소로 이루어지는 경우에 있어서는 카티온면이 Ga면, 아니온면이 As면이 되고, 갈륨인으로 이루어지는 경우에 있어서는 카티온면이 Ga면, 아니온면이 P면이 되고, 질화갈륨으로 이루어지는 경우에 있어서는 카티온면이 Ga면, 아니온면이 N면이 된다.
또 후공정에서 호모에피택셜 성장을 시행하는 것도 고려하여, 화합물 반도체 기판(3a, 3b)의 표면과 이면의 최밀면의 배향 방위(최밀면의 결정 방위)를 기판의 법선에 대하여 소정의 방향으로 미경사시키는 것도 가능하다. 이 때의 경사각은 소망하는 면극성에 있어서의 최적인 값으로 하고, 기판(3a, 3b)에서는 경면 대칭 방향에 동일한 경사 각도이며, 표면과 이면의 경사 각도를 동일하게 하면, 화합물 반도체 기판 표면의 평행도도 유지됨과 아울러, 접합면은 정합 계면이 된다.
또 기판(3a, 3b)의 적어도 접합면의 표면 상태를 엄밀하게 등가인 것으로 하기 위한 표면 처리를 행하는 것이 바람직하다. 구체적으로는 기판(3a, 3b)의 표면 처리를 동시에 동일한 처리 조건으로 실시하면, 각각의 표면 상태가 엄밀하게 동일한 것이 되고, 도 10이나 도 11에 표시되는 바와 같은 단극성의 반위상 영역 경계면이 얻어지게 되어 바람직하다. 한편, 비등가인 표면끼리를 접합하면, 도 12와 같은 양극성의 APB면이 형성되고, 반도체 소자의 특성이 손상되게 된다. 또한 표면 상태가 등가라는 것은 2장의 기판 모두 그 표면의 종단 모두가 화합물 반도체를 구성하는 어느 동일한 원소의 원자로 맞추어져 있는 상태를 말한다.
이 때문에, 기판(3a, 3b)을 페어로 하여, 동시에 표면 처리를 행한다. 최적인 표면 처리 방법은 기판의 재질에 의존하는데, 예를 들면 탄화규소 기판인 경우에는 과산화수소수와 황산의 혼산으로 세정한 후, 표면의 산화막을 희불산으로 제거함으로써 청정한 표면을 얻는 방법을 들 수 있다. 또한 단극성 APB면의 구조를 규정하기 위해서 수소 분위기에서 가열하여 표면을 수소로 종단하면 표면 극성의 제어성이 높아지고, 도 10에 표시되는 바와 같은 셔플 세트 위치의 APB면을 접합 계면으로서 확실하게 얻는 것이 가능하게 된다.
또는 상기 수소 처리 후에 1600℃ 이상의 승온을 행하고, 최표면에 단층 그래핀을 형성하고, 또한 그래핀을 산화하여 제거한 표면끼리를 접합하면, 도 11에 표시되는 바와 같은 글라이드 세트 위치의 APB면을 접합 계면으로서 얻는 것도 가능하다.
이어서, 화합물 반도체 기판(3a)의 A면(또는 B면)과 화합물 반도체 기판(3b)의 A면(또는 B면)을 양 기판(3a, 3b)의 각각 특정의 결정면을 맞춘 상태에서 A면끼리(또는 B면끼리)가 직접 접하도록 하여 첩합하여 접합한다(도 3(b)).
여기서, 상기 서술한 바와 같이 기판(3a, 3b)의 각각 특정의 결정면을 식별 가능하게 부여한 마크를 사용하여 이 각각 특정의 결정면을 맞추는(즉, 각각 특정의 결정 방위를 완전히 합치시켜 적층 계면을 끼워도 결정 격자의 연속성이 유지되는) 것이 바람직하다. 예를 들면, 기판(3a, 3b)의 어느 결정면에 따르게 하여(플랫한 변이 그 결정면에 평행하게) 부여된 오리엔테이션 플랫(3of) 또는 어느 결정면에 대응하는 방향에 마련된 벤 형상의 노치(3n)를 양 기판 사이에서 소정의 위치 관계가 되도록 엄밀하게 맞춤으로써, 상기 각각 특정의 결정면을 맞추면 된다(즉, 기판(3a)의 특정의 결정 방위와 기판(3b)의 특정의 결정 방위가 합치하도록 하면 된다). 이것에 의해, 접합면에 있어서의 기판(3a, 3b) 각각의 원자 배열이 맞추어지게 되어, 그들의 결정 격자가 정합하고, 반위상 영역 경계면(3ab)이 형성되도록 된다.
예를 들면, 육방정으로 이루어지는 기판(3a, 3b)에 있어서는 기판(3a)의 [1-100]방위와 기판(3b)의 [-1100]방위를 합치시키도록 첩합을 행하는 것이 바람직하다. 또 입방정으로 이루어지는 기판(3a, 3b)에 있어서는 기판(3a)의 [110]방위와 기판(3b)의 [-1-10]방위를 합치시키도록 첩합을 행하는 것이 바람직하다.
이 때, 기판(3a)과 기판(3b)의 그들의 결정 방위의 공차(합치해야 할 기판(3a)의 결정 방위와 기판(3b)의 결정 방위의 각도차)는 50arcsec 이하가 바람직하고, 20arcsec 이하가 보다 바람직하다. 이것에 의해, 접합 계면에 있어서 결정 격자가 정합하고, 단극성의 반위상 영역 경계면이 형성되어 본 발명의 효과가 보다 현저하게 발현하게 된다. 또 첩합면(접합면)의 정합 계면에 있어서 전위나 적층 결함의 발생이 억제되어, 화합물 반도체 기판 내의 결함 밀도를 저감할 수 있다.
본 발명에서는 결정 방위에 대응한 오리엔테이션 플랫 등의 마크를 부여한(외형 가공한) 기판 2장을 준비하고, 양자의 마크끼리로 엄밀하게 위치 맞춤을 함으로써 2장의 기판 사이의 각각의 특정의 결정 방위를 맞추도록 하여 소정의 결정면을 중첩하여 접합함으로써 적층 계면을 단극성 APB면으로 하고 있다. 이 경우, 첩합한 2장의 기판의 중첩면 사이의 결정 방위의 공차(판면 회전 방향의 어긋남)를 가능한 한 작게 하는 것이 중요하다.
그래서, 본 발명에서는 상기 서술한 바와 같이 소정의 결정 방위가 특정 가능하도록 소정의 결정 방위에 대하여 소정의 위치 관계가 되도록 하는 복수의 오리엔테이션 플랫 등의 마크를 기판에 부여하고 있지만, 통상적으로는 제1 마크, 제2 마크의 2개의 마크를 부여하면 되고, 이들은 서로 식별 가능하도록 상이한 형상을 가지도록 하면 된다. 예를 들면, 오리엔테이션 플랫의 경우에는 육안으로 식별 가능할 정도로 상이한 길이를 가지도록 한다. 이들 마크를 각 기판에 있어서 소정의 결정 방위에 대한 공차(판면 회전 방향의 어긋남)가 가능한 한 작아지도록 부여하는 것이 바람직하다.
또 2장의 기판의 첩합시에는 각각의 기판에 부여된 마크끼리로 엄밀하게 위치가 맞도록 지그를 사용하여 2장의 기판을 고정하는 것이 바람직하다. 구체적으로는 2장의 기판 각각에 상기 제1, 제2 마크로서 2종류의 오리엔테이션 플랫(제1 오리엔테이션 플랫, 제2 오리엔테이션 플랫)을 그들의 플랫한 변의 연장선이 교차한 각도가 90°가 되도록 부여해 두고, 2장의 기판을 중첩할 때 제1 오리엔테이션 플랫끼리, 제2 오리엔테이션 플랫끼리 각각의 위치가 맞추어지도록 하여 중첩한 후, 90° 패치가 되는 L자 형상 석영 지그를 사용하여 제1 오리엔테이션 플랫끼리, 제2 오리엔테이션 플랫끼리 각각의 단면을 맞추어 고정하고, 접합을 행하면 된다.
또한 상기한 바와 같이 2장의 기판이 첩합을 행하기 전에, 기판마다 라우에·카메라나 X선 회절 피크 위치에서 상기 기판의 외형 가공 후의 표면이나 오리엔테이션 플랫의 편향 방위의 계통 오차를 구하고, 이들을 기준으로 하여 첩합의 쌍이 되는 기판 사이에서 계통 오차를 서로 없애는 보정 관계가 되도록 기판의 선별을 행하고, 그들 기판을 쌍으로 하여 첩합을 행하는 것이 바람직하다. 이 방법에 의하면, 최종적인 기판 사이의 결정 방위의 공차(판면 회전 방향의 어긋남)는 우연 공차에 기인하는 성분만이 되고, 목표로 하는 공차 이내(예를 들면, 바람직하게는 50arcsec 이하, 보다 바람직하게는 20arcsec 이하)를 만족하는 적층 기판의 수율을 보다 향상시키는 것이 가능하게 된다.
또한 첩합 후의 적층 기판을 3축의 고니오미터에 고정하고, 라우에·카메라나 X선 회절 피크 위치에서 적층 기판 표리 각각의 결정면의 배향 방위를 측정하면, 양자의 차이로부터 접합시의 공차를 구할 수 있고, 이 공차 측정 결과로부터 목표로 하는 공차 이내(예를 들면, 바람직하게는 50arcsec 이하, 보다 바람직하게는 20arcsec 이하)를 만족하는 적층 기판을 판별하는 것이 가능하게 된다.
또 상기한 바와 같이 중첩한 2장의 기판의 접합 방법은 동종의 원소의 원자끼리가 연속하여 결합 가능하게 되는 수단으로부터 임의의 방법을 선택할 수 있다. 예를 들면, 미리 2장의 화합물 반도체 기판(3a, 3b)의 어느 한쪽 또는 양쪽의 접합면에 표면 활성화 처리를 시행한 다음, 양자를 첩합하면 된다. 표면 활성화 처리로서는 플라즈마 활성화 처리, 진공 이온 빔 처리 또는 오존수로의 침지 처리를 행하면 된다.
이 중, 플라즈마 활성화 처리를 하는 경우, 진공 챔버 중에 화합물 반도체 기판(3a, 3b)을 재치하고, 플라즈마용 가스를 감압하에서 도입한 후, 100W정도의 고주파 플라즈마에 5~10초정도 노출시켜, 표면을 플라즈마 활성화 처리한다. 플라즈마용 가스로서는 산소 가스, 수소 가스, 질소 가스, 아르곤 가스, 또는 이들의 혼합 가스 또는 수소 가스와 헬륨 가스의 혼합 가스를 사용할 수 있다.
진공 이온 빔 처리는 고진공의 챔버 내에 화합물 반도체 기판(3a, 3b)을 재치하고, Ar 등의 이온 빔을 첩합을 하는 표면에 조사하여 활성화 처리를 행한다.
오존수로의 침지 처리는 오존 가스를 용해시킨 오존수에 화합물 반도체 기판(3a, 3b)을 침지하고, 그 표면을 활성화 처리한다.
상기한 표면 활성화 처리는 화합물 반도체 기판(3a, 3b)의 A면(또는 B면) 양쪽에 대해서 동일한 처리 조건으로 행하는 것이 바람직하다. 왜냐하면, 기판의 표면 상태가 엄밀하게 일치하고, 단극성의 반위상 영역 경계면을 형성하기 쉬워지기 때문이다. 또 표면 활성화 처리는 상기 방법의 어느 하나여도 되고, 조합한 처리를 행해도 상관없다. 또한 화합물 반도체 기판(3a, 3b)의 표면 활성화 처리를 행하는 면은 첩합을 행하는 면(접합면)인 것이 바람직하다.
이어서, 화합물 반도체 기판(3a)과 화합물 반도체 기판(3b)을 첩합한 후에, 바람직하게는 150~350℃, 보다 바람직하게는 150~250℃의 열처리를 행하고, 화합물 반도체 기판(3a)과 화합물 반도체 기판(3b)의 첩합면의 결합 강도를 향상시킨다. 화합물 반도체 기판(3a)과 화합물 반도체 기판(3b)은 동질의 재료이기 때문에, 열팽창률차에 의한 기판의 휨은 억제되지만, 적절히 각각의 기판에 적합한 온도를 채용하여 휨을 억제하면 된다. 열처리 시간으로서는 온도에도 어느정도 의존하지만, 2~24시간이 바람직하다.
이것에 의해, 화합물 반도체 기판(3a)과 화합물 반도체 기판(3b)은 강고하게 밀착하여, 1장의 화합물 반도체 적층 기판(30)이 얻어진다(도 3(c)).
여기서, 도 3에서는 화합물 반도체 적층 기판(30)의 표리면 각각이 구성 원소 중의 동종의 원소의 원자(B원자)로 이루어짐과 아울러 이 원자의 미결합손이 노출된 극성면(B면)이 된다. 또는 화합물 반도체 기판(3a, 3b)의 B면끼리를 접합한 경우에는 화합물 반도체 적층 기판(30)의 표리면 각각이 A원자로 이루어짐과 아울러 이 A원자의 미결합손이 노출된 극성면(A면)이 된다.
또 도 3에서는 화합물 반도체 적층 기판(30)은 그 내부에 적층 계면으로서 적층 기판(30)의 표면에 평행하며, A원자끼리가 결합한 단극성의 반위상 영역 경계면(3ab)이 형성된다. 또는 화합물 반도체 기판(3a, 3b)의 B면끼리를 접합한 경우에는 화합물 반도체 적층 기판(30)은 그 내부에 적층 계면으로서 적층 기판(30)의 표면에 평행하며, B원자끼리가 결합한 단극성의 반위상 영역 경계면(3ab)이 형성된다. 이 반위상 영역 경계면(3ab)은 상기 서술한 단극성의 반위상 영역 경계면(2ab)이며, 카티온-카티온끼리(또는 아니온-아니온끼리)의 동종의 원소의 원자끼리의 결합만에 의해 형성되기 때문에, 반도체 소자의 블로킹 특성을 손상시키지 않는다.
또 상기 화합물 반도체 적층 기판(30)에서는 그 표면과 이면 각각에 반도체 소자의 활성층으로서 캐리어 농도가 제어된 소정의 두께의 에피택셜 성장층을 형성하는 것도 가능하다. 탄화규소의 기판을 제조할 때는 상기 공정에 의해 제조한 적층 기판(30)을 다결정 탄화규소제의 보트에 종으로 재치하고, 기상성장로 내에서 1340℃까지 승온시키고, 유량 200sccm의 SiH2Cl2와 유량 50sccm의 C2H2를 도입하여, 압력을 15Pa로 함으로써 소정의 두께의 에피택셜 성장층을 형성할 수 있다. 에피택셜 성장층의 두께는 성장 시간에 따라 제어 가능하며, 그 전자 농도나 정공 농도는 각각 성장 가스 중에 N2 가스나 트리메틸알루미늄 등을 적절히 혼합함으로써 제어 가능하다.
이상의 조작에 의해, 적층 기판(30)의 양면에 마찬가지의 호모에피택셜 성장층이 형성되는데, 편면에만 에피택셜 성장층을 형성할 때는 에피택셜 성장을 필요로 하지 않는 면을 산화막으로 피복한 다음 에피택셜 성장 조작을 행하거나, 에피택셜 성장 후에 연마를 시행하여 에피택셜 성장층을 제거하는 것도 가능하다.
이상과 같이 하여, 기판 가공이나 반도체 소자 제조에 있어서는 표면의 극성의 차이에 의한 영향을 받지 않고, 결정 중의 전위의 운동이 방해되며, 블로킹 특성이 손상되지 않는 화합물 반도체 적층 기판이 얻어진다.
또한, 예를 들면, 탄화규소로 이루어지는 화합물 반도체 기판(3a, 3b)을 사용하는 경우에 있어서는 카티온면은 Si면이며 아니온면은 C면이며, 질화갈륨으로 이루어지는 화합물 반도체 기판(3a, 3b)을 사용하는 경우에 있어서는 카티온면은 Ga면이며 아니온면은 N면이며, 갈륨비소로 이루어지는 화합물 반도체 기판(3a, 3b)을 사용하는 경우에 있어서는 카티온면이 Ga면, 아니온면이 As면이며, 갈륨인으로 이루어지는 화합물 반도체 기판(3a, 3b)을 사용하는 경우에 있어서는 카티온면이 Ga면, 아니온면이 P면이며, 질화갈륨으로 이루어지는 화합물 반도체 기판(3a, 3b)을 사용하는 경우에 있어서는 카티온면이 Ga면, 아니온면이 N면이다. 본 발명에서는 각각의 카티온면끼리(또는 아니온면끼리)를 접합하여 카티온끼리(또는 아니온끼리)로 이루어지는 단극성의 반위상 영역 경계면을 형성하고, 또한 적층 기판(30)의 표리면에는 동일한 극성을 가지는 아니온면(또는 카티온면)이 형성되어 상기 서술한 본 발명의 작용 효과가 얻어진다.
(실시형태 2)
본 발명에 따른 화합물 반도체 적층 기판의 제조 방법의 실시형태 2에 대해서 도 5를 사용하여 설명한다.
먼저, 최밀면을 기판의 표면과 이면에 배향시킨 단결정의 화합물 반도체 기판(4a, 4b)을 준비한다(도 5(a)). 이 화합물 반도체 기판(4a, 4b)은 실시형태 1에 있어서의 화합물 반도체 기판(3a, 3b)과 동일한 것으로 한다.
이어서, 2장의 화합물 반도체 기판(4a, 4b) 중 일방의 화합물 반도체 기판(4a)에 대해서, 타방의 화합물 반도체 기판(4b)과 접합하는 면에, 화합물 반도체 기판(4a)의 A면(또는 B면)의 표면층을 분리하기 위한 처리로서, 미리 수소 이온 등을 주입하여 이온 주입 영역(4ion)을 형성한다(도 5(b)).
여기서, 화합물 반도체 기판(4a)으로의 이온 주입시, 그 표면으로부터 소망하는 깊이에 이온 주입 영역(4ion)을 형성할 수 있도록 하는 주입 에너지로, 소정의 선량의 적어도 수소 이온(H+) 또는 수소 분자 이온(H2 +)을 주입한다. 이 때의 조건으로서, 소망하는 박막의 두께가 되도록 이온 주입 에너지를 설정하면 된다. He이온이나 B이온 등을 동시에 주입해도 상관없고, 동일한 효과가 얻어지는 것이면 어떠한 이온을 채용해도 상관없다. 단, 화합물 반도체 결정 격자로의 대미지를 저감하는 관점에서는 가능한 한 경원소의 이온인 편이 바람직하다.
화합물 반도체 기판(4a)에 주입하는 수소 이온(H+)의 도즈량은 1.0×1016atoms/cm2~9.0×1017atoms/cm2인 것이 바람직하다. 1.0×1016atoms/cm2 미만이면, 계면의 취화가 일어나지 않는 경우가 있고, 9.0×1017atoms/cm2를 넘으면, 첩합 후의 열처리 중에 기포가 되어 전사 불량이 되는 경우가 있다.
주입 이온으로서 수소 분자 이온(H2 +)을 사용하는 경우, 그 도즈량은 5.0×1015atoms/cm2~4.5×1017atoms/cm2인 것이 바람직하다. 5.0×1015atoms/cm2 미만이면, 계면의 취화가 일어나지 않는 경우가 있고, 4.5×1017atoms/cm2를 넘으면, 첩합 후의 열처리 중에 기포가 되어 전사 불량이 되는 경우가 있다.
이온 주입된 기판 표면으로부터 이온 주입 영역(4ion)까지의 깊이(즉, 이온을 주입하는 깊이)는 화합물 반도체 기판(4b) 상에 마련하는 박층화된 화합물 반도체 기판인 화합물 반도체 박막(4a')의 소망하는 두께에 대응하는 것이며, 통상 100~2,000nm, 바람직하게는 300~500nm, 더욱 바람직하게는 400nm정도이다. 또 이온 주입 영역(4ion)의 깊이(즉, 이온 분포 두께)는 기계 충격 등에 의해 용이하게 박리할 수 있는 두께가 좋고, 바람직하게는 200~400nm, 더욱 바람직하게는 300nm정도이다.
이어서, 화합물 반도체 기판(4a)의 이온 주입면인 A면(또는 B면)과 화합물 반도체 기판(4b)의 A면(또는 B면)의 표면 상태를 엄밀하게 등가인 것으로 하기 위한 표면 처리를 행하는 것이 바람직하다. 왜냐하면, 비등가인 표면끼리를 접합하면, 도 12와 같은 양극성의 APB면이 형성되어, 반도체 소자의 특성이 손상되기 때문이다. 이 때문에, 기판(4a, 4b)을 페어로 하여, 동시에 동일한 처리 조건으로 표면 처리를 행한다. 최적인 표면 처리 방법은 기판의 재질에 의존하지만, 예를 들면 탄화규소 기판의 경우에는 과산화수소수와 황산의 혼산으로 세정한 후, 표면의 산화막을 희불산으로 제거함으로써 정상적인 표면을 얻는 방법을 들 수 있다. 또한 단극성 APB면의 구조를 규정하기 위해서 수소 분위기에서 가열하여 표면을 수소로 종단하면 표면 극성의 제어성이 높아지고, 도 10에 표시되는 바와 같은 셔플 세트 위치의 APB면을 접합 계면으로서 확실하게 얻는 것이 가능하게 된다.
이어서, 양 기판(4a, 4b)의 각각 특정의 결정면을 맞춘 상태(즉, 기판(4a)의 특정의 결정 방위와 기판(4b)의 특정의 결정 방위가 합치한 상태)에서 A면끼리(또는 B면끼리)가 직접 접하도록 하여 첩합하여 접합, 즉 화합물 반도체 기판(4a, 4b)의 표면 활성화 처리를 한 A면끼리(또는 B면끼리)를 접합면으로 하여 첩합한다(도 5(c)). 여기서, 접합 방법, 표면 활성화 방법 등은 실시형태 1과 동일한 방법이면 된다.
이어서, 화합물 반도체 기판(4a)과 화합물 반도체 기판(4b)을 첩합한 후에, 바람직하게는 150~350℃, 보다 바람직하게는 150~250℃의 열처리를 행하고, 화합물 반도체 기판(4a)과 화합물 반도체 기판(4b)의 첩합면의 결합 강도를 향상시킨다. 화합물 반도체 기판(4a)과 화합물 반도체 기판(4b)은 동질인 재료이기 때문에, 열팽창률차에 의한 기판의 휨은 억제되지만, 적절히 각각의 기판에 적합한 온도를 채용하여 휨을 억제하면 된다. 열처리 시간으로서는 온도에도 어느정도 의존하지만, 2~24시간이 바람직하다.
상기한 바와 같이 하여 첩합한 기판에 대해서, 이온 주입한 부분에 열적 에너지 또는 기계적 에너지를 부여하여, 이온 주입 영역(4ion)에서 화합물 반도체 기판(4a)의 표면층을 박리시키고, 화합물 반도체 기판(4b) 상에 단결정 화합물 반도체 박막(4a')을 전사하여 화합물 반도체 적층 기판(40)을 얻는다(도 5(d)).
여기서, 박리 방법으로서는 예를 들면 상기 첩합한 기판을 고온으로 가열하고, 이 열에 의해 이온 주입 영역(4ion)에 있어서 이온 주입한 성분의 미소한 버블체를 발생시킴으로써 박리를 발생시켜 화합물 반도체 기판(4a)을 분리하는 열 박리법을 적용할 수 있다. 또는 열 박리가 발생하지 않을 정도의 저온 열처리(예를 들면, 500~900℃, 바람직하게는 500~700℃)를 시행하면서, 이온 주입 영역(4ion)의 일단에 물리적인 충격을 가하여 기계적으로 박리를 발생시켜 화합물 반도체 기판(4a)을 분리하는 기계 박리법을 적용할 수 있다. 기계 박리법은 단결정 화합물 반도체 박막 전사 후의 전사 표면의 거칠기가 열 박리법보다 비교적 작기 때문에 보다 바람직하다.
또한 박리 처리 후에 화합물 반도체 기판(4b)을 가열 온도 700~1000℃로서 박리 처리시보다 높은 온도, 가열 시간 1~24시간의 조건으로 가열하여, 화합물 반도체 박막(4a')과의 밀착성을 개선하는 열처리를 행해도 된다. 이 때, 박막(4a')은 화합물 반도체 기판(4b)에 강고하게 밀착하고 있기 때문에, 이온 주입 영역(4ion)에 있어서의 박리 부분 이외의 부분에서의 박리는 발생하지 않는다.
또한 박리한 후의 단결정 화합물 반도체 기판(4a'')은 표면을 다시 연마나 세정 등을 시행함으로써 다시 단결정 화합물 반도체 기판으로서 재이용하는 것이 가능하게 된다.
이것에 의해, 화합물 반도체 박막(4a')과 화합물 반도체 기판(4b)은 강고하게 밀착하여, 1장의 화합물 반도체 적층 기판(40)이 얻어진다(도 5(d)).
여기서, 도 5에서는 화합물 반도체 적층 기판(40)의 표리면 각각이 구성 원소 중의 동종의 원소의 원자(B원자)로 이루어짐과 아울러 이 원자의 미결합손이 노출된 극성면(B면)이 된다. 또는 화합물 반도체 기판(4a, 4b)의 B면끼리를 접합한 경우에는 화합물 반도체 적층 기판(40)의 표리면 각각이 A원자로 이루어짐과 아울러 이 A원자의 미결합손이 노출된 극성면(A면)이 된다.
또 도 5에서는 화합물 반도체 적층 기판(40)은 그 내부에 적층 계면으로서 적층 기판(40)의 표면에 평행하며, A원자, B원자의 어느 일방끼리가 결합한 반위상 영역 경계면(4ab)이 형성된다. 또는 화합물 반도체 기판(4a, 4b)의 B면끼리를 접합한 경우에는 화합물 반도체 적층 기판(40)은 그 내부에 적층 계면으로서 적층 기판(40)의 표면에 평행하며, A원자, B원자의 어느 일방끼리가 결합한 반위상 영역 경계면(4ab)이 형성된다. 이 반위상 영역 경계면(4ab)은 상기 서술한 단극성의 반위상 영역 경계면(2ab)이며, 카티온-카티온끼리(또는 아니온-아니온끼리)의 동종의 원소의 원자끼리의 결합만에 의해 형성된다.
또 상기 화합물 반도체 적층 기판(40)에서는 그 표면과 이면 각각에 반도체 소자의 활성층으로서 캐리어 농도가 제어된 소정의 두께의 에피택셜 성장층을 형성하는 것도 가능하다. 탄화규소의 기판을 제조할 때는 상기 공정에 의해 제조한 적층 기판(40)을 다결정 탄화규소제의 보트에 종으로 재치하고, 기상성장로 내에서 1340℃까지 승온시키고, 유량 200sccm의 SiH2Cl2와 유량 50sccm의 C2H2를 도입하여, 압력을 15Pa로 함으로써 소정의 두께의 에피택셜 성장층을 형성할 수 있다. 에피택셜 성장층의 두께는 성장 시간에 따라 제어 가능하며, 그 전자 농도나 정공 농도는 각각 성장 가스 중에 N2 가스나 트리메틸알루미늄 등을 적절히 혼합함으로써 제어 가능하다.
이상의 조작에 의해, 적층 기판(40)의 양면에 마찬가지의 호모에피택셜 성장층이 형성되는데, 편면에만 에피택셜 성장층을 형성할 때는 에피택셜 성장을 필요로 하지 않는 면을 산화막으로 피복한 다음 에피택셜 성장 조작을 행하거나, 에피택셜 성장 후에 연마를 시행하여 에피택셜 성장층을 제거하는 것도 가능하다.
이상과 같이 하여 얻어진 적층 기판(40)을 사용함으로써, 기판 가공이나 반도체 소자 제조에 있어서는 표면의 극성의 차이에 의한 영향을 받지 않고, 결정 중의 전위의 운동이 방해된다. 예를 들면, 비특허문헌 2에는 전위의 운동을 방해함으로써 적층 결함 밀도는 120/cm 이하의 탄화규소를 형성할 수 있는 것, 비특허문헌 3에 있어서는 적층 결함의 밀도를 60,000/cm2 이하(245/cm 이하)로 함으로써, 탄화규소의 pn접합에 있어서의 누설 전류 밀도를 0.1mA 이하로 할 수 있는 것이 보고되어 있다. 본 발명에 의한 탄화규소로 이루어지는 화합물 반도체 적층 기판을 사용하면, 블로킹 특성이 손상되지 않는 반도체 소자가 얻어진다.
또 마찬가지로 질화갈륨으로 이루어지는 화합물 반도체 기판(4a, 4b)을 사용하는 경우에 있어서는 카티온면은 Ga면이며 아니온면은 N면이며, 갈륨비소로 이루어지는 화합물 반도체 기판(4a, 4b)을 사용하는 경우에 있어서는 카티온면이 Ga면, 아니온면이 As면이며, 갈륨인으로 이루어지는 화합물 반도체 기판(4a, 4b)을 사용하는 경우에 있어서는 카티온면이 Ga면, 아니온면이 P면이며, 질화갈륨으로 이루어지는 화합물 반도체 기판(4a, 4b)을 사용하는 경우에 있어서는 카티온면이 Ga면, 아니온면이 N면이다. 본 발명에서는 각각의 카티온면끼리(또는 아니온면끼리)를 접합하여 카티온끼리(또는 아니온끼리)로 이루어지는 단극성의 반위상 영역 경계면을 형성하고, 또한 적층 기판(40)의 표리면에는 동일한 극성을 가지는 아니온면(또는 카티온면)이 형성되어 상기 서술한 본 발명의 작용 효과가 얻어진다.
(실시형태 3)
본 발명에 따른 화합물 반도체 적층 기판의 제조 방법의 실시형태 3에 대해서 도 6을 사용하여 설명한다. 실시형태 3은 상기 실시형태 2에 있어서의 화합물 반도체 기판(4a)으로서, 그 기판(4a)의 화합물 반도체 기판(4b)과 접합하는 면에 미리 호모에피택셜 성장층을 형성한 것을 사용하는 경우이다.
먼저, 최밀면을 기판의 표면과 이면에 배향시킨 단결정의 화합물 반도체 기판(5a, 5b)을 준비한다(도 6(a)). 이 화합물 반도체 기판(5a, 5b)은 실시형태 1에 있어서의 화합물 반도체 기판(3a, 3b)과 동일한 것으로 한다. 여기서는 기판(5a)을 전사 기판이라고 칭하고, 기판(5b)을 지지 기판이라고도 칭한다.
이어서, 2장의 화합물 반도체 기판(5a, 5b) 중 일방의 화합물 반도체 기판(5a)에 대해서, 타방의 화합물 반도체 기판(5b)과 접합하는 면에, 기판(5a)과 동일한 화합물의 호모에피택셜 성장층(5e)을 형성한다(도 6(b)). 즉, 기판(5a)의 일방의 주면 상에 이 기판(5a)과 동일한 화합물로서 동일한 원자 배열을 가지는 에피택셜 결정을 층형상으로 성장시킨다.
호모에피택셜 성장시키는 방법은 공지의 에피택셜 성장법을 사용하면 되고, 예를 들면 기상 에피택셜 성장법이 바람직하다.
호모에피택셜 성장층(5e)의 두께는 바람직하게는 500nm~5μm이며, 보다 바람직하게는 600nm~1μm이다. 이것에 의해, 후술하는 이온 주입 전사법에 의해 호모에피택셜 성장층(5e)의 일부를 층형상으로 기판(5b) 상에 전사하는 것이 가능하다.
또한 화합물 반도체 기판(5a)과 호모에피택셜 성장층(5e) 사이에 동일 화합물에 불순물을 도핑하여 이루어지는 버퍼층(5c)을 형성하면, 기판(5a) 표면에 노출된 결정 결함을 호모에피택셜 성장층(5e)에 전파시키지 않도록 할 수 있어 바람직하다(도 6(b)). 버퍼층(5c)의 두께는 바람직하게는 100~1000nm이다.
여기서, 기판(5a)의 A면(카티온면) 상에 호모에피택셜 성장층(5e)을 형성하므로, 호모에피택셜 성장층(5e)의 표면도 A면(카티온면)이 된다. 또한 기판(5a)의 B면 상에 호모에피택셜 성장층(5e)을 마련한 경우, 호모에피택셜 성장층(5e)의 표면은 B면(아니온면)이 된다.
이어서, 일방의 화합물 반도체 기판(5a)에 대해서, 타방의 화합물 반도체 기판(5b)과 접합하는 면, 즉 호모에피택셜 성장층(5e)에 이 호모에피택셜 성장층(5e)의 A면(또는 B면)의 표면층을 분리하기 위한 처리로서 미리 수소 이온 등을 주입하여 이온 주입 영역(5ion)을 형성한다(도 6(c)). 이 때의 이온 주입 처리 방법은 실시형태 2와 동일하면 된다.
또한 이온 주입된 기판 표면으로부터 이온 주입 영역(5ion)까지의 깊이(즉, 이온을 주입하는 깊이)는 화합물 반도체 기판(5b) 상에 마련하는 박층화된 화합물 반도체 기판인 호모에피택셜 성장층(5e')의 소망하는 두께에 대응하는 것이며, 통상 100~2000nm, 바람직하게는 300~500nm, 더욱 바람직하게는 400nm정도이다. 또 이온 주입 영역(5ion)의 깊이(즉, 이온 분포 두께)는 기계 충격 등에 의해 용이하게 박리할 수 있는 두께가 좋고, 바람직하게는 200~400nm, 더욱 바람직하게는 300nm정도이다.
이어서, 기판(5a, 5b)의 적어도 접합면의 표면 상태를 엄밀하게 등가인 것으로 하기 위한 표면 처리를 행하는 것이 바람직하다. 왜냐하면, 비등가인 표면끼리를 접합하면, 도 12와 같은 양극성의 APB면이 발생하고, 반도체 소자의 특성이 손상되기 때문이다. 이 때문에, 기판(5a, 5b)을 페어로 하여, 동시에 동일한 처리 조건으로 표면 처리를 행한다. 최적인 표면 처리 방법은 기판의 재질에 의존하지만, 예를 들면 탄화규소 기판의 경우에는 과산화수소수와 황산의 혼산으로 세정한 후, 표면의 산화막을 희불산으로 제거함으로써 정상인 표면을 얻는 방법을 들 수 있다. 또한 단극성 APB면의 구조를 규정하기 위해서 수소 분위기에서 가열하여 표면을 수소로 종단하면 표면 극성의 제어성이 높아지고, 도 10에 표시되는 바와 같은 셔플 세트 위치의 APB면을 확실하게 얻는 것이 가능하게 된다.
이어서, 화합물 반도체 기판(5a)(즉, 호모에피택셜 성장층(5e))의 이온 주입면인 A면(또는 B면)과 화합물 반도체 기판(5b)의 A면(또는 B면)을 양 기판(5a, 5b)의 각각 특정의 결정면을 맞춘 상태(즉, 기판(5a)의 특정의 결정 방위와 기판(5b)의 특정의 결정 방위가 합치한 상태)에서 A면끼리(또는 B면끼리)가 직접 접하도록 하여 첩합하여 접합, 즉 화합물 반도체 기판(5a)(호모에피택셜 성장층(5e))과 화합물 반도체 기판(5b)의 표면 활성화 처리를 한 A면끼리(또는 B면끼리)를 접합면으로 하여 첩합한다(도 6(d)). 이 때의 접합 방법, 표면 세정 방법, 표면 활성화 방법 등은 실시형태 1과 동일한 방법이면 된다.
이어서, 화합물 반도체 기판(5a)(호모에피택셜 성장층(5e))과 화합물 반도체 기판(5b)을 첩합한 후에, 바람직하게는 150~350℃, 보다 바람직하게는 150~250℃의 열처리를 행하고, 호모에피택셜 성장층(5e)과 화합물 반도체 기판(5b)의 첩합면의 결합 강도를 향상시킨다. 화합물 반도체 기판(5a)(호모에피택셜 성장층(5e))과 화합물 반도체 기판(5b)은 동질인 재료이기 때문에, 열팽창률차에 의한 기판의 휨은 억제되지만, 적절히 각각의 기판에 적합한 온도를 채용하여 휨을 억제하면 된다. 열처리 시간으로서는 온도에도 어느정도 의존하지만, 2~24시간이 바람직하다.
상기한 바와 같이 하여 첩합한 기판에 대해서, 이온 주입한 부분에 열적 에너지 또는 기계적 에너지를 부여하여, 이온 주입 영역(5ion)에서 호모에피택셜 성장층(5e)의 표면층을 박리시키고, 화합물 반도체 기판(5b) 상에 단결정 화합물 반도체 박막(5e')을 전사하여 화합물 반도체 적층 기판(50)을 얻는다(도 6(e)). 이 때의 박리 방법은 실시형태 2와 동일하면 된다. 필요에 따라 밀착성을 개선하는 열처리를 행해도 된다.
또한 박리한 후의 단결정 화합물 반도체 기판(5a)은 표면을 다시 연마나 세정 등을 시행함으로써 다시 단결정 화합물 반도체 기판으로서 재이용하는 것이 가능하게 된다.
이것에 의해, 화합물 반도체 박막(5e')과 화합물 반도체 기판(5b)은 강고하게 밀착하여, 1장의 화합물 반도체 적층 기판(50)이 얻어진다(도 6(e)).
여기서, 도 6에서는 화합물 반도체 적층 기판(50)의 표리면 각각이 구성 원소 중의 동종의 원소의 원자(B원자)로 이루어짐과 아울러 이 원자의 미결합손이 노출된 극성면(B면)이 된다. 또는 화합물 반도체 기판(5a)(호모에피택셜 성장층(5e)), 화합물 반도체 기판(5b)의 B면끼리를 접합한 경우에는 화합물 반도체 적층 기판(50)의 표리면 각각이 A원자로 이루어짐과 아울러 이 A원자의 미결합손이 노출된 극성면(A면)이 된다.
또 도 6에서는 화합물 반도체 적층 기판(50)은 그 내부에 적층 계면으로서 적층 기판(50)의 표면에 평행하며, A원자끼리가 결합한 반위상 영역 경계면(5eb)이 형성된다. 또는 화합물 반도체 기판(5a)(호모에피택셜 성장층(5e)), 화합물 반도체 기판(5b)의 B면끼리를 접합한 경우에는 화합물 반도체 적층 기판(50)은 그 내부에 적층 계면으로서 적층 기판(50)의 표면에 평행하며, B원자끼리가 결합한 반위상 영역 경계면(5eb)이 형성된다. 이 반위상 영역 경계면(5eb)은 상기 서술한 단극성의 반위상 영역 경계면(2ab)이며, 카티온-카티온끼리(또는 아니온-아니온끼리)의 동종의 원소의 원자끼리의 결합만에 의해 형성된다.
또 상기 화합물 반도체 적층 기판(50)에서는 그 표면과 이면 각각에 반도체 소자의 활성층으로서 캐리어 농도가 제어된 소정의 두께의 에피택셜 성장층을 형성하는 것도 가능하다. 탄화규소(3C-SiC)의 기판을 제조할 때는 예를 들면 상기 공정에 의해 제조한 적층 기판(50)을 다결정 탄화규소제의 보트에 종으로 재치하고, 기상성장로 내에서 1340℃까지 승온시키고, 유량 200sccm의 SiH2Cl2와 유량 50sccm의 C2H2를 도입하여, 압력을 15Pa로 함으로써 소정의 두께의 에피택셜 성장층을 형성할 수 있다. 에피택셜 성장층의 두께는 성장 시간에 따라 제어 가능하며, 그 전자 농도나 정공 농도는 각각 성장 가스 중에 N2 가스나 트리메틸알루미늄 등을 적절히 혼합함으로써 제어 가능하다.
이상의 조작에 의해, 적층 기판(50)의 양면에 마찬가지의 호모에피택셜 성장층이 형성되는데, 편면에만 에피택셜 성장층을 형성할 때는 에피택셜 성장을 필요로 하지 않는 면을 산화막으로 피복한 다음 에피택셜 성장 조작을 행하거나, 에피택셜 성장 후에 연마를 시행하여 에피택셜 성장층을 제거하는 것도 가능하다.
이상과 같이 하여 얻어진 적층 기판(50)을 사용함으로써, 기판 가공이나 반도체 소자 제조에 있어서는 표면의 극성의 차이에 의한 영향을 받지 않고, 결정 중의 전위의 운동이 방해된다. 예를 들면, 비특허문헌 2에는 전위의 운동을 방해함으로써 적층 결함 밀도는 120/cm 이하의 탄화규소를 형성할 수 있는 것, 비특허문헌 3에 있어서는 적층 결함의 밀도를 60,000/cm2 이하(245/cm 이하)로 함으로써, 탄화규소의 pn접합에 있어서의 누설 전류 밀도를 0.1mA 이하로 할 수 있는 것이 보고되어 있다. 본 발명에 의한 탄화규소로 이루어지는 화합물 반도체 적층 기판을 사용하면, 블로킹 특성이 손상되지 않는 반도체 소자가 얻어진다.
또 마찬가지로 질화갈륨으로 이루어지는 화합물 반도체 기판(5a)(호모에피택셜 성장층(5e)), 화합물 반도체 기판(5b)을 사용하는 경우에 있어서는 카티온면은 Ga면이며 아니온면은 N면이며, 갈륨비소로 이루어지는 화합물 반도체 기판(5a)(호모에피택셜 성장층(5e)), 화합물 반도체 기판(5b)을 사용하는 경우에 있어서는 카티온면이 Ga면, 아니온면이 As면이며, 갈륨인으로 이루어지는 화합물 반도체 기판(5a)(호모에피택셜 성장층(5e)), 화합물 반도체 기판(5b)을 사용하는 경우에 있어서는 카티온면이 Ga면, 아니온면이 P면이며, 질화갈륨으로 이루어지는 화합물 반도체 기판(5a)(호모에피택셜 성장층(5e)), 화합물 반도체 기판(5b)을 사용하는 경우에 있어서는 카티온면이 Ga면, 아니온면이 N면이다. 본 발명에서는 각각의 카티온면끼리(또는 아니온면끼리)를 접합하여 카티온끼리(또는 아니온끼리)로 이루어지는 단극성의 반위상 영역 경계면을 형성하고, 또한 적층 기판(50)의 표리면에는 동일한 극성을 가지는 아니온면(또는 카티온면)이 형성되어 상기 서술한 본 발명의 작용 효과가 얻어진다.
(실시예)
이하에 실시예를 들어 본 발명을 더욱 구체적으로 설명하는데, 본 발명은 이들 실시예의 기재에 한정되는 것은 아니다.
[실시예 1]
실시형태 1에 상당하는 도 3(c)에 나타내는 단극성의 반위상 영역 경계면(APB면)을 가지는 화합물 반도체 적층 기판(30)과 단극성 APB면을 가지지 않는 적층 기판을 제작하여 평가했다.
우선, II-VI사제의 직경 4인치의 단결정 4H-SiC 웨이퍼를 4종류 준비했다. 제1 웨이퍼 W11(4장)과 제2 웨이퍼 W12(2장)는 표면을 (0001)Si면으로 하고, 제3 웨이퍼 W13(1장)은 표면을 (000-1)C면으로 했다. 각각의 웨이퍼의 표면의 법선축과 [0001]축의 공차는 0.3도 이내이다. 또 제4 웨이퍼 W14(1장)는 표면을 (0001)Si면으로부터 [11-20]방위로 4도 경사시킨 면으로 했다. 또한 각각의 웨이퍼에는 [11-20]방위와 평행한 제1 오리엔테이션 플랫과 [1-100]방위와 평행한 제2 오리엔테이션 플랫을 마련하고, 제1 오리엔테이션 플랫의 길이는 38.5mm로 하고, 제2 오리엔테이션 플랫의 길이는 18mm로 했다. 또 웨이퍼 W11에 대해서는 표면을 보았을 때, 제1 오리엔테이션 플랫이 시계의 6시 방향, 제2 오리엔테이션 플랫이 시계의 3시 방향의 관계가 되도록 가공했다. 웨이퍼 W12, W13, W14에 대해서는 표면을 보았을 때, 제1 오리엔테이션 플랫이 시계의 6시 방향, 제2 오리엔테이션 플랫이 시계의 9시 방향의 관계가 되도록 가공했다.
또 웨이퍼 W11은 후술하는 첩합 공정 후에 적층체의 지지 기판 부분(기대)이 되기(도 3의 기판(3b)에 상당하기) 때문에, 기계적 강도를 유지할 필요가 있어, 웨이퍼 두께를 0.5mm로 했다. 한편, 웨이퍼 W12, W13, W14는 모두 두께를 0.15mm로 했다.
이와 같은 웨이퍼 W11, W12, W13, W14의 표면과 이면에는 기계 연마 처리와 화학적 기계 연마(CMP)를 시행하고, 표면의 산술 평균 거칠기(Ra, JIS B0601:2013, 이하 동일)를 0.2nm 이하로 했다. 이와 같이 평활화를 실시하는 이유는 후술하는 웨이퍼 접합 공정에 있어서 미접합 영역을 저감하기 위해서이다. 그리고, 웨이퍼 W11, W12, W13, W14를 동시에 동일한 처리 조건으로 과산화수소수와 황산의 혼산으로 세정(SPM 세정)한 후, 희불산 처리(HF 처리)에 의해 표면의 산화막을 제거했다. 이어서, 오존 가스를 용해시킨 오존수에 각각의 웨이퍼를 동시에 10분간 침지하여 그 표면을 활성화했다. 이어서, 수소 분위기 중에서 700℃의 열처리를 10분 시행함으로써 기판 표면을 수소 종단하고, 각각의 기판의 극성을 균일화했다.
이어서, 웨이퍼 W11과 웨이퍼 W12의 조합(2세트), 웨이퍼 W11과 웨이퍼 W13의 조합 및 웨이퍼 W11과 웨이퍼 W14의 조합으로 하여, 각각의 조합에 있어서 웨이퍼의 표면끼리가 맞닿도록 하여 접합했다. 이 때, 웨이퍼 W11과 웨이퍼 W12의 조합 중 1세트(실시예) 및 웨이퍼 W11과 웨이퍼 W13의 조합(비교 1)에 있어서의 각각의 웨이퍼의 제1 오리엔테이션 플랫끼리, 그리고 제2 오리엔테이션 플랫끼리의 위치가 정확하게 일치하도록, L자 형상의 석영 지그를 사용하여 오리엔테이션 플랫 단면을 맞추었다. 이 경우, 맞닿은 웨이퍼 단면의 공차는 20arcsec 이내였다.
또 웨이퍼 W11과 웨이퍼 W12의 조합 중 다른 1세트(비교 2)에 있어서의 웨이퍼 W11의 제1 오리엔테이션 플랫에 대하여 웨이퍼 W12의 제1 오리엔테이션 플랫이 반시계 방향으로 2도 이상 회전하도록 했다. 이와 같은 회전에 의해, 후술하는 접합 후의 계면은 정합 계면이 되지는 않고, 트위스트 입계가 된다.
또 웨이퍼 W11과 웨이퍼 W14의 조합(비교 3)에 있어서의 각각의 웨이퍼의 제1 오리엔테이션 플랫끼리, 그리고 제2 오리엔테이션 플랫끼리의 위치가 정확하게 일치하도록, L자 형상의 석영 지그를 사용하여 오리엔테이션 플랫 단면을 맞추었다. 이 경우 맞닿은 웨이퍼 단면의 공차는 20arcsec 이내였다. 또한 웨이퍼 W11과 웨이퍼 W14의 조합에 있어서는 첩합 계면에 있어서 웨이퍼 W11에 대하여 웨이퍼 W14의 결정 격자는 경사져 있기 때문에, 후술하는 접합 후의 계면은 정합 계면이 되지는 않고, 경각입계가 된다.
여기서, 웨이퍼 W11과 웨이퍼 W12의 조합 중 1세트(실시예)의 웨이퍼 W11과 웨이퍼 W12의 맞닿음에 의해 일체화한 웨이퍼를 W112라고 부르고, 웨이퍼 W11과 웨이퍼 W13의 조합(비교 1)에 있어서의 웨이퍼 W11과 웨이퍼 W13의 맞닿음에 의해 일체화한 웨이퍼를 W113이라고 부른다. 또 웨이퍼 W11과 웨이퍼 W12의 조합 중 다른 1세트(비교 2)에 있어서의 웨이퍼 W11과 웨이퍼 W12의 맞닿음에 의해 일체화한 웨이퍼를 W112'라고 부르고, 웨이퍼 W11과 웨이퍼 W14의 조합(비교 3)에 있어서의 웨이퍼 W11과 웨이퍼 W14의 맞닿음에 의해 일체화한 웨이퍼를 W114라고 부른다.
웨이퍼 W112는 접합면이 Si-Si결합의 단극성 APB면으로 구성되고, 그 표면과 이면은 C면이 된다. 한편, 웨이퍼 W113은 접합면이 Si-C결합이 되고 APB면은 포함되지 않는다. 또 웨이퍼 W113의 표면측(웨이퍼 W13의 이면에 상당)은 Si면이 되고, 웨이퍼 W113의 이면측(웨이퍼 W11의 이면에 상당)은 C면이 된다. 또 웨이퍼 W112', W114는 표면과 이면이 C면이 되지만, 접합면은 반드시 Si원자끼리가 결합한 단극성 APB면이 되지는 않고, 양극성 APB면과 트위스트 입계, 또는 경각입계에 의해 구성된다. 이 때문에, pn접합이나 쇼트키 전극을 마련하여 접합 계면에 공간 전하 영역을 확장시키면 캐리어의 리크 패스로서 행동한다.
이어서, 웨이퍼 W112, W113, W112', W114에 대하여 250℃, 24시간의 열처리를 행하고, 접합면의 접합 강도를 높였다.
여기서, 화합물 반도체 기판이나 화합물 반도체 적층 기판의 표면에는 각종 결정 결함이 노출되고 있지만, 이들 기판에 있어서 지배적인 결함은 기저면 전위(BPD:Basal Plane Dislocation)와 관통 전위(TD:Threading Dislocation)이다. 각각의 결함을 육안에 의해 관찰할 수는 없지만, 수산화칼륨(KOH)의 결정을 웨이퍼 표면 또는 에피택셜 성장층 표면에 재치하여 500℃로 가열하여 용융시킴으로써 결함의 에칭을 촉진시키고 현재화시켜 관찰하는 것이 가능하다(이것을 용융 KOH 처리라고 칭한다). 여기서는 용융 KOH 처리 후의 관찰 대상 표면에 대해서 100배의 광학현미경의 복수 시야 중에서 관찰된 결함을 카운트하고, 결함 밀도를 구했다(이후의 실시예에 있어서 동일하다).
우선, 상기한 바와 같이 하여 얻어진 웨이퍼 W112, W113, W112', W114의 웨이퍼 W12측의 표면, W13측의 표면, W14측의 표면에 대해서 용융 KOH 처리를 시행하고, 그 표면에 노출되어 있던 BPD 밀도를 측정했더니, 웨이퍼 W112, W113, W112', W114의 BPD 밀도는 동일 정도이며, 7900~12000/cm2였다.
이어서, 웨이퍼 W112, W113, W112', W114에 대하여 호모에피택셜 성장에 상당하는 열처리로서 1650℃, 300분의 열처리를 시행한 후에 용융 KOH 처리를 시행하고, 웨이퍼 표면(웨이퍼 W12측의 표면, W13측의 표면, W14측의 표면)의 BPD 밀도를 측정했다. 그 결과, 웨이퍼 W112에서는 9500/cm2였던 것에 대해, 그 밖의 적층 웨이퍼에서는 그 배 이상이며, 웨이퍼 W113에서는 21000/cm2, 웨이퍼 W112'에서는 26000/cm2, 웨이퍼 W114에서는 31000/cm2였다.
본 발명의 적층 기판인 웨이퍼 W112에서는 접합 계면에 형성된 단극성 APB면이 적층 기판 내에 있어서 웨이퍼 W11측으로부터 웨이퍼 W12로의 BPD의 확장(전파)을 막아, BPD 밀도의 증가를 억제했다고 추정된다. 한편, 비교용의 웨이퍼 W113에서는 적층 계면에 있어서 APB면이 형성되어 있지 않기 때문에, 적층 기판 내에 있어서 웨이퍼 W11측으로부터 웨이퍼 W13으로 BPD가 전파되어, BPD 밀도가 증가했다고 추정된다. 또 비교용의 웨이퍼 W112', W114에서는 적층 계면에 있어서 단극성 APB면이 형성되어 있지 않고, 양극성 APB면과 함께 발생한 부정합 계면에 의해 새로운 BPD가 발생하여, BPD 밀도가 증가했다고 추정된다.
또한 본 실시예에서는 웨이퍼 W12로서 결함 밀도가 비교적 큰 탄화규소 기판을 사용했지만, 결함 밀도가 낮은 탄화규소 기판을 웨이퍼 W12로서 사용하여 웨이퍼 W112를 제작하면, 가령 웨이퍼 W11 표면의 결함 밀도가 크다고 해도 그들의 결함의 전파는 APB면으로 막히기 때문에, 웨이퍼 W12 표면과 마찬가지의 저결함 밀도의 탄화규소 적층 기판을 얻는 것이 가능하다. 결함 밀도가 낮은 탄화규소 기판으로서는 예를 들면 일본 특개 2003-119097호 공보에 기재된 방법으로 제조된 저결함 밀도의 탄화규소 기판을 사용하면 된다.
[실시예 2]
실시형태 2에 상당하는 도 5(d)에 나타내는 단극성의 반위상 영역 경계면(APB면)을 가지는 화합물 반도체 적층 기판(40)과 단극성 APB면을 가지지 않는 적층 기판을 제작하여 평가했다.
우선, 구경 4인치의 단결정 4H-SiC 기판(웨이퍼)을 3종류 준비했다. 이 중, 제1 웨이퍼 W21(2장)은 적층체의 지지 기판 부분이 되는(도 5의 기판(4b)에 상당하는) 것이며, 그 표면의 법선축으로부터 [11-20]방위로 4도 경사시킨 방향으로 (0001)Si면을 배향시킨 것이다. 제2 웨이퍼 W22(1장)(도 5의 기판(4a)에 상당하는 것)는 표면의 법선축으로부터 [-1-120]방위로 4도 경사시킨 방향으로 (0001)Si면을 배향시킨 것이다(전사 기판). 제3 웨이퍼 W23(2장)(비교용)은 표면의 법선축으로부터 [-1-120]방위로 4도 경사시킨 방향으로 (000-1)C면을 배향시킨 것이다(전사 기판). 이와 같이 미경사 기판을 사용하는 이유는 [0001]축방향의 결정면의 적층 순서를 횡방향으로 전파시켜 결정의 폴리타입을 유지하는(원자 배열을 유지하는) 스텝 제어 에피택시를 구현화하기 위해서이다. 또 대상면의 미경사 방향을 웨이퍼 W21과, W22 및 W23에서 반대 방향으로 한 이유는 각각의 표면을 접합했을 때 경각입계의 발생을 억제하고, 정합 계면을 형성하기 위해서이다.
또 각각의 웨이퍼에는 [11-20]방위와 평행한 제1 오리엔테이션 플랫과 [1-100]방위와 평행한 제2 오리엔테이션 플랫을 마련했다. 제1 오리엔테이션 플랫의 길이는 38.5mm로 하고, 제2 오리엔테이션 플랫의 길이는 18mm로 했다. 또 웨이퍼 W21에 대해서는 표면을 보았을 때, 제1 오리엔테이션 플랫이 시계의 6시 방향, 제2 오리엔테이션 플랫이 시계의 3시 방향의 관계가 되도록 가공했다. 웨이퍼 W22, W23에 대해서는 표면을 보았을 때, 제1 오리엔테이션 플랫이 시계의 6시 방향, 제2 오리엔테이션 플랫이 시계의 9시 방향의 관계가 되도록 가공했다. 각 웨이퍼 두께는 0.5mm이다.
또한 상기 서술한 용융 KOH 처리에 의해 측정한 웨이퍼 W21, W22, W23의 BPD 밀도는 모두 동일 정도이며, 9300~11000/cm2였다.
이어서, 각 웨이퍼 표면에는 화학적 기계 연마(CMP) 처리하여 표면의 산술 평균 거칠기 Ra를 0.2nm 이하까지 저감시켰다. 이와 같이 평활화를 실시하는 이유는 후술하는 웨이퍼 접합 공정에 있어서 미접합 영역이나 양극성 APB면의 발생을 저감하기 위해서이다.
이어서, 웨이퍼 W22, W23 각각의 표면에 취약층을 마련했다(도 5(b)의 이온 주입 영역(4ion)에 상당한다). 이것은 웨이퍼 W22, W23을 웨이퍼 W21에 맞닿게하여 접합한 후에 각각의 표면층만을 웨이퍼 W21 상에 전사하기 위한 처리이다. 이 때문에, 웨이퍼 W22, W23의 첩합 예정의 표면에 수소 이온을 주입하여 도 5(b)에 나타내는 이온 주입 영역(4ion)을 형성했다. 주입한 수소 이온(H+)의 도즈량은 1.0×1017atoms/cm2로 하고, 이온의 가속 에너지는 취약층의 깊이가 400nm가 되도록 65keV로 했다.
그리고, 웨이퍼 W21, W22, W23을 동시에 동일한 처리 조건으로 과산화수소수와 황산의 혼산으로 세정(SPM 세정)한 후, 희불산 처리(HF 처리)에 의해 표면의 산화막을 제거했다. 이어서, 수소 분위기 중에서 700℃의 열처리를 10분 시행함으로써 기판 표면을 수소 종단하고, 각각의 기판의 극성을 균일화했다.
이어서, 웨이퍼 W22, W23의 표면을 각각 웨이퍼 W21의 표면에 맞닿게하여 접합했다(도 5(c)에 나타내는 처리에 상당한다). 단, 맞닿기 전의 각각의 웨이퍼 표면에는 Ar 플라즈마를 동일한 처리 조건으로 조사하여 활성화시키고 있다. 또 실시예 1과 마찬가지로 하여 L자 형상의 석영 지그를 사용하여, 웨이퍼 W21의 오리엔테이션 플랫 방위에 대하여 웨이퍼 W22, W23의 오리엔테이션 플랫 방위를 각각 일치시켜(즉, 웨이퍼의 제1 오리엔테이션 플랫끼리, 그리고 제2 오리엔테이션 플랫끼리의 위치가 정확하게 일치하도록 하여) 첩합하고, [11-20]방위의 결정면의 어긋남을 20arcsec 이하로 했다.
이것에 의해, 웨이퍼 W21과 웨이퍼 W22 사이 및 웨이퍼 W21과 웨이퍼 W23 사이의 부정합 계면(결정 격자가 불연속으로 되어 있는 계면) 밀도가 무시할 수 있을 정도로 저감된다.
여기서, 웨이퍼 W21/W22 계면과 웨이퍼 W21/W23 계면의 차이에 주목한다. 웨이퍼 W21과 웨이퍼 W22 사이의 계면에는 Si극성면이 서로 대향하고 있기 때문에, Si-Si결합이 존재하고 있다. 즉, 1분자층의 단극성 반위상 영역 경계(APB)면이 존재하고 있다. 한편, 웨이퍼 W21과 웨이퍼 W23 사이의 계면에서는 웨이퍼 W21의 Si극성면에 대하여 웨이퍼 W23의 C극성면이 대향하고 있다. 이 때문에, 계면은 Si-C의 결합으로 형성되고, APB면은 존재하지 않는다.
이어서, 웨이퍼 W21, W22의 접합체 및 웨이퍼 W21, W23의 접합체를 800℃로 가열하고, 수소 이온 주입에 의해 형성된 취약층에서 파단을 일으켜, 두께 400nm의 박막층만을 웨이퍼 W21의 표면에 잔류(전사)시켰다(도 5(d)에 나타내는 처리에 상당한다). 파단에 의해 웨이퍼 W21 표면에 웨이퍼 W22측의 박막층이 전사된 웨이퍼를 W212라고 부르고, 웨이퍼 W21 표면에 웨이퍼 W23측의 박막층이 전사된 웨이퍼를 W213이라고 부른다. 웨이퍼 W212 및 W213 표면은 파단 처리에 의해 표면의 산술 평균 거칠기 Ra가 1nm를 넘을 때까지 증가했기 때문에, CMP 처리를 시행하여 표면의 산술 평균 거칠기 Ra를 0.2nm 이하까지 저감시켰다.
이어서, 웨이퍼 W212, W213의 표면에 추가적인 호모에피택셜 성장을 실시했다. 호모에피택셜 성장에 앞서, 웨이퍼 W212, W213을 별개로 에피택셜 성장 장치 내에 설치 후, 3slm의 수소를 도입하고, 13Pa의 압력하에서 1600℃까지 승온시켰다. 에피택셜 성장 장치 내의 온도를 균일화시키기 위해서, 온도가 1600℃에 도달하고나서 10분 후에 SiH4 가스와 C3H8 가스를 추가 도입하여 에피택셜 성장을 개시했다. 웨이퍼 W213은 표면에 Si면이 노출되어 있기 때문에, SiH4 가스와 C3H8 가스의 유량은 각각 10sccm과 8sccm으로 하고, 웨이퍼 W212에 대해서는 SiH4 가스와 C3H8 가스의 유량은 각각 8sccm과 10sccm으로 했다. 이 조건으로 75분의 처리를 계속하여, 10μm의 호모에피택셜 성장을 실시했다. 호모에피택셜 성장층은 n형의 전도성을 나타내고, 잔류 캐리어 농도는 3×1015/cm3을 나타내는 것을 나중에 실시하는 용량-전압 측정(CV 측정)에서 확인했다.
이어서, 웨이퍼 W212, W213 상에 형성한 에피택셜 성장층 표면의 결함 밀도를 측정하기 위해서, 표면에 수산화칼륨을 재치하여 500℃에서 5분간 가열하여 용융시킴으로써 결함의 에칭을 촉진시켜 현재화 처리를 시행했다. 이 용융 KOH 처리에 의해 측정한 결과, 웨이퍼 W212 표면의 BPD 밀도는 W22 표면과 마찬가지의 9700/cm2에 머물렀지만, 웨이퍼 W213 표면의 BPD 밀도는 W23 표면의 약2배인 22000/cm2로 증가했다. 즉, 웨이퍼 W212에서는 적층 계면의 단극성 APB면에 의해 BPD의 전파가 저지된 것에 대해, 웨이퍼 W213에서는 APB면이 존재하지 않기 때문에, 웨이퍼 W21 표면의 BPD가 W23을 관통하여 에피택셜 성장층 표면에까지 이르렀다고 생각된다.
이상에 의해, 본 발명의 효과가 검증되었다.
또한, 본 실시예에서는 웨이퍼 W22로서 결함 밀도가 비교적 큰 탄화규소 기판을 사용했지만, 결함 밀도가 낮은 탄화규소 기판을 웨이퍼 W22로서 사용하여 웨이퍼 W212를 제작하면, 가령 웨이퍼 W21 표면의 결함 밀도가 크다고 해도 그들 결함의 전파는 APB면으로 막히기 때문에, 웨이퍼 W22 표면과 마찬가지의 저결함 밀도의 탄화규소 적층 기판을 얻는 것이 가능하다. 결함 밀도가 낮은 탄화규소 기판으로서는 예를 들면 일본 특개 2003-119097호 공보에 기재된 방법으로 제조된 저결함 밀도의 탄화규소 기판을 사용하면 된다.
[실시예 3]
도 6(e)에 나타내는 단극성 반위상 영역 경계면(APB면)을 가지는 화합물 반도체 적층 기판(50)과 단극성 APB면을 가지지 않는 적층 기판을 제작하고, 그들 기판 상에 호모에피택셜 성장시킨 박막의 기저면 전위(BPD) 밀도를 비교한다.
우선, 단결정 4H-SiC 기판(웨이퍼)을 3종류 준비했다. 제1 웨이퍼 W31(2장)은 적층체의 지지 기판 부분이 되는(도 6의 기판(5b)에 상당하는) 것이며, 그 표면의 법선축으로부터 [11-20]방위로 4도 경사시킨 방향으로 (0001)Si면을 배향시킨 것이다. 제2 웨이퍼 W32(1장)(도 6의 기판(5a)에 상당하는 것)는 표면의 법선축으로부터 [-1-120]방위로 4도 경사시킨 방향으로 (0001)Si면을 배향시킨 것이다(전사 기판). 제3 웨이퍼 W33(1장)(비교용)은 표면의 법선축으로부터 [-1-120]방위로 4도 경사시킨 방향으로 (000-1)C면을 배향시킨 것이다(전사 기판). 이와 같이 미경사 기판을 사용하는 이유는 [0001]축방향의 결정면의 적층 순서를 횡방향으로 전파시켜 결정의 폴리타입을 유지하는(원자 배열을 유지하는) 스텝 제어 에피택시를 구현화하기 위해서이다. 또 대상면의 미경사 방향을 웨이퍼 W31과, W32 및 W33에서 반대 방향으로 한 이유는 각각의 표면을 접합했을 때 경각입계나 양극성의 반위상 영역 경계면의 발생을 억제하고, 정합 계면을 형성하기 위해서이다.
또 각각의 웨이퍼에는 [11-20]방위와 평행한 제1 오리엔테이션 플랫과 [1-100]방위와 평행한 제2 오리엔테이션 플랫을 마련했다. 제1 오리엔테이션 플랫의 길이는 38.5mm로 하고, 제2 오리엔테이션 플랫의 길이는 18mm로 했다. 또 웨이퍼 W31에 대해서는 표면을 보았을 때, 제1 오리엔테이션 플랫이 시계의 6시 방향, 제2 오리엔테이션 플랫이 시계의 3시 방향의 관계가 되도록 가공했다. 웨이퍼 W32, W33에 대해서는 표면을 보았을 때, 제1 오리엔테이션 플랫이 시계의 6시 방향, 제2 오리엔테이션 플랫이 시계의 9시 방향의 관계가 되도록 가공했다. 각 웨이퍼 두께는 0.5mm이다.
이와 같은 웨이퍼 W31, W32, W33을 황산과 과산화수소수의 혼합 용액으로 동시에 동일한 처리 조건으로 세정(SPM 세정) 후, 희불산 처리(HF 처리)에 의해 표면의 산화막을 제거했다.
이어서, 웨이퍼 W32, W33의 표면에 4H-SiC의 호모에피택셜 성장을 실시했다(도 6(b)).
우선 에피택셜 성장에 앞서, 에피택셜 성장 장치 내에 웨이퍼 W32, W33을 별개로 배치 후, 3slm의 수소를 도입하고, 13Pa의 압력하에서 1600℃까지 승온시켰다. 에피택셜 성장 장치 내의 온도를 균일화시키기 위해서, 온도가 1600℃에 도달하고나서 10분 후에 SiH4 가스와 C3H8 가스를 추가 도입하여 에피택셜 성장을 개시했다. 이 때, 웨이퍼 W32에 대한 SiH4 가스와 C3H8 가스의 유량을 각각 10sccm과 8sccm으로 하고, 웨이퍼 W33에 대한 SiH4 가스와 C3H8 가스의 유량을 각각 8sccm과 10sccm으로 했다. 이와 같이, 웨이퍼 W32, W33에서 가스의 유량을 바꾼 이유는 각각의 표면의 극성면의 차이(Si면과 C면)에 따라 미경사면으로부터의 횡방향 성장을 촉진시키기 위한 최적 조건이 바뀌기 때문이다.
각각의 조건에 따른 SiC의 성장 속도는 약8μm/h인 것을 웨이퍼 표면의 온도를 측정하는 방사 온도계의 온도 진동에 의해 확인했다(측정 방법은 이하의 실시예에서 동일하다).
또한 상기 에피택셜 성장 처리의 최초에 웨이퍼 표면에 노출된 결정 결함을 호모에피택셜 성장층에 전파시키지 않도록 하기 위해서, 상기 가스 중에 40sccm의 질소 가스를 첨가함으로써, 성장 초기의 두께 1μm분을 질소 농도 1×1018atoms/cm3의 질소 첨가층으로 하여 버퍼층(도 6(b)의 버퍼층(5c)에 상당)을 형성했다. 이 때, 웨이퍼 표면으로부터 에피층으로 전파하는 기저면 전위(BPD)는 버퍼층 내에서 관통 전위(TD)로 구조 변화를 일으키고, 그 표면의 BPD 밀도가 감소한다.
이어서, 두께 1μm의 버퍼층 형성 후에 질소 가스 첨가를 정지하고 10μm 두께의 호모에피택셜 성장을 실시했다. 호모에피택셜 성장층(도 6(b)의 호모에피택셜층(5e)에 상당)은 n형의 전도성을 나타내고, 잔류 캐리어 농도는 3×1015/cm3을 나타내는 것을 나중에 실시하는 용량-전압 측정(CV 측정)에서 확인했다.
에피택셜 성장 전후의 표면에는 각종 결정 결함이 노출되고 있지만, 지배적인 결함은 기저면 전위(BPD)와 관통 전위(TD)이다. 용융 KOH 처리에 의해 측정한 웨이퍼 W32, W33의 BPD 밀도는 에피택셜 성장 전에서 9300~11000/cm2인(즉, 웨이퍼 W31에 있어서의 BPD 밀도도 동일한) 것에 대해, 에피택셜 성장 후에는 모두 80~250/cm2까지 저감되어 있는 것을 확인했다.
한편, TD 밀도는 어느 웨이퍼도 에피택셜 성장 전후에서 800/cm2로 변화하지 않았다.
이어서, 웨이퍼 W32, W33 상의 에피택셜 성장층 표면을 화학적 기계 연마(CMP) 처리하여 표면의 산술 평균 거칠기 Ra를 1nm로부터 0.2nm까지 저감시켰다. 이와 같이 평활화를 실시하는 이유는 후술하는 웨이퍼 접합 공정에 있어서 미접합 영역을 저감시키기 위해서이다.
이어서, 웨이퍼 W32, W33 각각의 에피택셜 성장층 표면에 취약층을 마련했다(도 6(c)의 이온 주입 영역(5ion)에 상당한다). 이것은 웨이퍼 W32, W33을 웨이퍼 W31에 맞닿게하여 접합한 후에 각각의 표면층만을 웨이퍼 W31 상에 전사하기 위한 처리이다. 이 때문에, 웨이퍼 W32, W33의 에피택셜 성장층 표면에 수소 이온을 주입하여 도 6(c)에 나타내는 이온 주입 영역(5ion)을 형성했다. 주입한 수소 이온(H+)의 도즈량은 1.0×1017atoms/cm2로 하고, 이온의 가속 에너지는 취약층의 깊이가 400nm가 되도록 65keV로 했다.
그리고, 웨이퍼 W31, W32, W33을 동시에 동일한 처리 조건으로 과산화수소수와 황산의 혼산으로 세정(SPM 세정)한 후, 희불산 처리(HF 처리)에 의해 표면의 산화막을 제거했다. 이어서, 수소 분위기 중에서 700℃의 열처리를 10분 시행함으로써 기판 표면을 수소 종단하고, 각각의 기판의 극성을 균일화했다.
이어서, 웨이퍼 W32, W33의 표면을 각각 웨이퍼 W31의 표면에 맞닿게하여 접합했다(도 6(d)에 나타내는 처리에 상당한다). 단, 맞닿기 전의 각각의 웨이퍼 표면에는 Ar 플라즈마를 동일한 처리 조건으로 조사하여 활성화시키고 있다. 또 실시예 1과 마찬가지로 하여 L자 형상의 석영 지그를 사용하여, 웨이퍼 W31의 오리엔테이션 플랫 방위에 대하여 웨이퍼 W32, W33의 오리엔테이션 플랫 방위를 각각 일치시켜(즉, 웨이퍼의 제1 오리엔테이션 플랫끼리, 그리고 제2 오리엔테이션 플랫끼리의 위치가 정확하게 일치하도록 하여) 첩합하고, [11-20]방위의 결정면의 어긋남을 20arcsec 이하로 했다.
이것에 의해, 웨이퍼 W31과 웨이퍼 W32 사이 및 웨이퍼 W31과 웨이퍼 W33 사이의 부정합 계면(결정 격자가 불연속으로 되어 있는 계면) 밀도가 무시할 수 있을 정도로 저감된다.
여기서, 웨이퍼 W31/W32 계면과 웨이퍼 W31/W33 계면의 차이에 주목한다. 웨이퍼 W31과 웨이퍼 W32 사이의 계면에는 Si극성면이 서로 대향하고 있기 때문에, Si-Si결합이 존재하고 있다. 즉, 1분자층의 단극성 반위상 영역 경계(APB)면이 존재하고 있다. 한편, 웨이퍼 W31과 웨이퍼 W33 사이의 계면에서는 웨이퍼 W31의 Si극성면에 대하여 웨이퍼 W33의 C극성면이 대향하고 있다. 이 때문에, 계면은 Si-C의 결합으로 형성되고, APB면은 존재하지 않는다.
이어서, 웨이퍼 W31, W32의 접합체 및 웨이퍼 W31, W33의 접합체를 800℃로 가열하고, 수소 이온 주입에 의해 형성된 취약층에서 파단을 일으켜, 두께 400nm의 박막층만을 웨이퍼 W31의 표면에 잔류(전사)시켰다(도 6(e)에 나타내는 처리에 상당한다). 파단에 의해 웨이퍼 W31 표면에 웨이퍼 W32측의 박막층이 전사된 웨이퍼를 W312라고 부르고, 웨이퍼 W31 표면에 웨이퍼 W33측의 박막층이 전사된 웨이퍼를 W313이라고 부른다. 웨이퍼 W312 및 W313 표면은 파단 처리에 의해 표면의 산술 평균 거칠기 Ra가 1nm를 넘을 때까지 증가했기 때문에, CMP 처리를 시행하여 표면의 산술 평균 거칠기 Ra를 0.2nm 이하까지 저감시켰다.
이어서, 웨이퍼 W312, W313의 표면에 추가적인 호모에피택셜 성장을 실시했다. 호모에피택셜 성장에 앞서, 웨이퍼 W312, W313을 별개로 에피택셜 성장 장치 내에 설치 후, 3slm의 수소를 도입하고, 13Pa의 압력하에서 1600℃까지 승온시켰다. 에피택셜 성장 장치 내의 온도를 균일화시키기 위해서, 온도가 1600℃에 도달하고나서 10분 후에 SiH4 가스와 C3H8 가스를 추가 도입하여 에피택셜 성장을 개시했다. 웨이퍼 W313은 표면에 Si면이 노출되어 있기 때문에, 웨이퍼 W32 상의 에피택셜 성장과 마찬가지로 SiH4 가스와 C3H8 가스의 유량은 각각 10sccm과 8sccm으로 하고, 웨이퍼 W312에 대해서는 웨이퍼 W33과 마찬가지로 SiH4 가스와 C3H8 가스의 유량은 각각 8sccm과 10sccm으로 했다. 이 조건으로 75분의 처리를 계속하여, 10μm의 호모에피택셜 성장을 실시했다. 호모에피택셜 성장층은 n형의 전도성을 나타내고, 잔류 캐리어 농도는 3×1015/cm3을 나타내는 것을 나중에 실시하는 CV 측정에서 확인했다.
이어서, 웨이퍼 W312, W313 상에 형성한 에피택셜 성장층 표면의 결함 밀도를 측정하기 위해서, 표면에 수산화칼륨을 재치하여 500℃에서 5분간 가열하여 용융시킴으로써 결함의 에칭을 촉진시켜 현재화 처리를 시행했다. 이 용융 KOH 처리에 의해 측정한 결과, 웨이퍼 W312 표면의 BPD 밀도는 에피택셜 성장 전과 동일 정도인 87~375/cm2에 머물렀지만, 웨이퍼 W313 표면의 BPD 밀도는 에피택셜 성장 전의 웨이퍼 W31 표면과 마찬가지로 8700~15000/cm2로 증가했다. 즉, 웨이퍼 W312에서는 계면의 단극성 APB면에 의해 BPD의 전파가 저지된 것에 대해, 웨이퍼 W313에서는 APB면이 존재하지 않기 때문에, 웨이퍼 W31 표면의 BPD가 버퍼층도 관통하여 에피택셜 성장층 표면에까지 이르렀다고 생각된다.
[실시예 4]
실시예 3에 있어서, 단결정 기판으로서 그 A면, B면을 교체하여 사용하고 적층 기판을 제작하여 평가했다.
우선, 단결정 4H-SiC 기판(웨이퍼)을 3종류 준비했다. 제1 웨이퍼 W41(2장)은 적층체의 지지 기판 부분이 되는(도 6의 기판(5b)에 상당하는) 것으로, 그 표면의 법선축으로부터 [11-20]방위로 4도 경사시킨 방향으로 (000-1)C면을 배향시킨 것으로 했다. 제2 웨이퍼 W42(1장)(도 6의 기판(5a)에 상당하는 것)는 표면의 법선축으로부터 [-1-120]방위로 4도 경사시킨 방향으로 (000-1)C면을 배향시킨 것으로 했다. 제3 웨이퍼 W43(1장)(비교용)은 표면의 법선축으로부터 [-1-120]방위로 4도 경사시킨 방향으로 (0001)Si면을 배향시킨 것으로 했다. 이와 같이 미경사 기판을 사용하는 이유는 [0001]축방향의 결정면의 적층 순서를 횡방향으로 전파시켜 결정의 폴리타입을 유지하는(원자 배열을 유지하는) 스텝 제어 에피택시를 구현화하기 위해서이다. 또 대상면의 미경사 방향을 웨이퍼 W41과, W42 및 W43에서 반대 방향으로 한 이유는 각각의 표면을 접합했을 때 경각입계의 발생을 억제하고, 정합 계면을 형성하기 위해서이다.
또 각각의 웨이퍼에는 [11-20]방위와 평행한 제1 오리엔테이션 플랫과 [1-100]방위와 평행한 제2 오리엔테이션 플랫을 마련했다. 제1 오리엔테이션 플랫의 길이는 38.5mm로 하고, 제2 오리엔테이션 플랫의 길이는 18mm로 했다. 또 웨이퍼 W41에 대해서는 표면을 보았을 때, 제1 오리엔테이션 플랫이 시계의 6시 방향, 제2 오리엔테이션 플랫이 시계의 3시 방향의 관계가 되도록 가공했다. 웨이퍼 W42, W43에 대해서는 표면을 보았을 때, 제1 오리엔테이션 플랫이 시계의 6시 방향, 제2 오리엔테이션 플랫이 시계의 9시 방향의 관계가 되도록 가공했다. 각 웨이퍼 두께는 0.5mm이다.
이와 같은 웨이퍼 W41, W42, W43을 동시에 동일한 처리 조건으로 SPM 세정후, HF 처리에 의해 표면의 산화막을 제거했다.
이어서, 웨이퍼 W42, W43의 표면에 4H-SiC의 호모에피택셜 성장을 실시했다(도 6(b)).
우선 에피택셜 성장에 앞서, 에피택셜 성장 장치 내에 웨이퍼 W42, W43을 별개로 배치 후, 3slm의 수소를 도입하고, 13Pa의 압력하에서 1600℃까지 승온시켰다. 에피택셜 성장 장치 내의 온도를 균일화시키기 위해서, 온도가 1600℃에 도달하고나서 10분 후에 SiH4 가스와 C3H8 가스를 추가 도입하여 에피택셜 성장을 개시했다. 이 때, 웨이퍼 W42에 대한 SiH4 가스와 C3H8 가스의 유량을 각각 8sccm과 10sccm으로 하고, 웨이퍼 W43에 대한 SiH4 가스와 C3H8 가스의 유량을 각각 10sccm과 8sccm으로 했다.
각각의 조건에 의한 SiC의 성장 속도는 약8μm/h였다.
또한 상기 에피택셜 성장 처리의 최초에 웨이퍼 표면에 노출된 결정 결함을 호모에피택셜 성장층에 전파시키지 않도록 하기 위해서, 상기 가스 중에 40sccm의 질소 가스를 첨가함으로써, 성장 초기의 두께 1μm분을 질소 농도 1×1018atoms/cm3의 질소 첨가층으로 하여 버퍼층(도 6(b)의 버퍼층(5c)에 상당)을 형성했다.
이어서, 두께 1μm의 버퍼층 형성 후에 질소 가스 첨가를 정지하고 10μm 두께의 호모에피택셜 성장을 실시했다. 호모에피택셜 성장층(도 6(b)의 호모에피택셜층(5e)에 상당)은 n형의 전도성을 나타내고, 잔류 캐리어 농도는 3×1015/cm3을 나타내는 것을 나중에 실시하는 용량-전압 측정(CV 측정)에서 확인했다.
여기서, 500℃의 용융 KOH 처리에 의해 측정한 웨이퍼 W42, W43의 BPD 밀도는 에피택셜 성장 전에서 9300~11000/cm2인 것에 대해, 에피택셜 성장 후에는 모두 35~140/cm2까지 저감되어 있는 것을 확인했다. 한편, TD 밀도는 어느 웨이퍼도 에피택셜 성장 전후에서 800/cm2로 변화하지 않았다.
이어서, 웨이퍼 W42, W43 상의 에피택셜 성장층 표면을 CMP 처리하여 표면의 산술 평균 거칠기(Ra)를 1nm로부터 0.2nm까지 저감시켰다.
이어서, 웨이퍼 W42, W43 각각의 에피택셜 성장층 표면에 취약층을 마련했다(도 6(c)의 이온 주입 영역(5ion)에 상당한다). 즉, 웨이퍼 W42, W43의 에피택셜 성장층 표면에 수소 이온을 주입하여 도 6(c)에 나타내는 이온 주입 영역(5ion)을 형성했다. 주입한 수소 이온(H+)의 도즈량은 1.0×1017atoms/cm2로 하고, 이온의 가속 에너지는 취약층의 깊이가 400nm가 되도록 65keV로 했다.
그리고, 웨이퍼 W41, W42, W43을 동시에 동일한 처리 조건으로 과산화수소수와 황산의 혼산으로 세정(SPM 세정)한 후, 희불산 처리(HF 처리)에 의해 표면의 산화막을 제거했다. 이어서, 수소 분위기 중에서 700℃의 열처리를 10분 시행함으로써 기판 표면을 수소 종단하고, 각각의 기판의 극성을 균일화했다.
이어서, 웨이퍼 W42, W43의 표면을 각각 웨이퍼 W41의 표면에 맞닿게하여 접합했다(도 6(d)에 나타내는 처리에 상당한다). 단, 맞닿기 전의 각각의 웨이퍼 표면에는 Ar 플라즈마를 동일한 처리 조건으로 조사하여 활성화시키고 있다. 또 실시예 1과 마찬가지로 하여 L자 형상의 석영 지그를 사용하여, 웨이퍼 W41의 오리엔테이션 플랫 방위에 대하여 웨이퍼 W42, W43의 오리엔테이션 플랫 방위를 각각 일치시켜(즉, 웨이퍼의 제1 오리엔테이션 플랫끼리, 그리고 제2 오리엔테이션 플랫끼리의 위치가 정확하게 일치하도록 하여) 첩합하고, [11-20]방위의 결정면의 어긋남을 20arcsec 이하로 했다.
이것에 의해, 웨이퍼 W41과 웨이퍼 W42 사이 및 웨이퍼 W41과 웨이퍼 W43 사이의 부정합 계면(결정 격자가 불연속으로 되어 있는 계면) 밀도가 무시할 수 있을 정도로 저감된다.
여기서, 웨이퍼 W41/W42 계면과 웨이퍼 W41/W43 계면의 차이에 주목하면, 웨이퍼 W41과 웨이퍼 W42 사이의 계면에는 C극성면이 서로 대향하고 있기 때문에, C-C결합이 존재하고 있다. 즉, 1분자층의 단극성 반위상 영역 경계(APB)면이 존재하고 있다. 한편, 웨이퍼 W41과 웨이퍼 W43 사이의 계면에서는 웨이퍼 W41의 C극성면에 대하여 웨이퍼 W43의 Si극성면이 대향하고 있다. 이 때문에, 계면은 Si-C의 결합으로 형성되고, APB면은 존재하지 않는다.
이어서, 웨이퍼 W41, W42의 접합체 및 웨이퍼 W41, W43의 접합체를 800℃로 가열하고, 수소 이온 주입에 의해 형성된 취약층에서 파단을 일으켜, 두께 400nm의 박막층만을 웨이퍼 W41의 표면에 잔류(전사)시켰다(도 6(e)에 나타내는 처리에 상당한다). 파단에 의해 웨이퍼 W41 표면에 웨이퍼 W42측의 박막층이 전사된 웨이퍼를 W412라고 부르고, 웨이퍼 W41 표면에 웨이퍼 W43측의 박막층이 전사된 웨이퍼를 W413이라고 부른다. 웨이퍼 W412 및 W413 표면은 파단 처리에 의해 표면의 산술 평균 거칠기 Ra가 1nm를 넘을 때까지 증가했기 때문에, CMP 처리를 시행하여 표면의 산술 평균 거칠기 Ra를 0.2nm 이하까지 저감시켰다.
이어서, 웨이퍼 W412, W413의 표면에 추가적인 호모에피택셜 성장을 실시했다. 호모에피택셜 성장에 앞서, 웨이퍼 W412, W413을 별개로 에피택셜 성장 장치 내에 설치 후, 3slm의 수소를 도입하고, 13Pa의 압력하에서 1600℃까지 승온시켰다. 에피택셜 성장 장치 내의 온도를 균일화시키기 위해서, 온도가 1600℃에 도달하고나서 10분 후에 SiH4 가스와 C3H8 가스를 추가 도입하여 에피택셜 성장을 개시했다. 웨이퍼 W413은 표면에 C면이 노출되어 있기 때문에, 웨이퍼 W42 상의 에피택셜 성장과 마찬가지로 SiH4 가스와 C3H8 가스의 유량은 각각 8sccm과 10sccm으로 하고, 웨이퍼 W412에 대해서는 웨이퍼 W43과 마찬가지로 SiH4 가스와 C3H8 가스의 유량은 각각 10sccm과 8sccm으로 했다. 이 조건으로 75분의 처리를 계속하여, 10μm의 호모에피택셜 성장을 실시했다. 호모에피택셜 성장층은 n형의 전도성을 나타내고, 잔류 캐리어 농도는 3×1015/cm3을 나타내는 것을 나중에 실시하는 CV 측정에서 확인했다.
이어서, 웨이퍼 W412, W413 상에 형성한 에피택셜 성장층 표면의 결함 밀도를 측정하기 위해서, 표면에 수산화칼륨을 재치하여 500℃에서 5분간 가열하여 용융시킴으로써 결함의 에칭을 촉진시켜 현재화 처리를 시행했다. 이 용융 KOH 처리에 의해 측정한 결과, 웨이퍼 W412 표면의 BPD 밀도는 에피택셜 성장 전과 동일한 정도인 84~184/cm2에 머물렀지만, 웨이퍼 W413 표면의 BPD 밀도는 에피택셜 성장 전의 웨이퍼 W41 표면과 마찬가지로 9200~15000/cm2로 증가했다. 즉, 웨이퍼 W412에서는 계면의 단극성 APB면에 의해 BPD의 전파가 저지된 것에 대해, 웨이퍼 W413에서는 APB면이 존재하지 않기 때문에, 웨이퍼 W41 표면의 BPD가 버퍼층도 관통하여 에피택셜 성장층 표면에까지 이르렀다고 생각된다.
[실시예 5]
실시예 3에 있어서, 결정 구조(결정의 배열)가 상이한 단결정 기판으로 변경하여 적층 기판을 제작하여 평가했다.
우선, 단결정 6H-SiC 기판(웨이퍼)을 3종류 준비했다. 제1 웨이퍼 W51(2장)은 적층체의 지지 기판 부분이 되는(도 6의 기판(5b)에 상당하는) 것이며, 그 표면의 법선축으로부터 [11-20]방위로 4도 경사시킨 방향으로 (0001)Si면을 배향시킨 것이다. 제2 웨이퍼 W52(1장)(도 6의 기판(5a)에 상당하는 것)는 표면의 법선축으로부터 [-1-120]방위로 4도 경사시킨 방향으로 (0001)Si면을 배향시킨 것이다. 제3 웨이퍼 W53(1장)(비교용)은 표면의 법선축으로부터 [-1-120]방위로 4도 경사시킨 방향으로 (000-1)C면을 배향시킨 것이다.
또 각각의 웨이퍼에는 [11-20]방위와 평행한 제1 오리엔테이션 플랫과 [1-100]방위와 평행한 제2 오리엔테이션 플랫을 마련했다. 제1 오리엔테이션 플랫의 길이는 38.5mm로 하고, 제2 오리엔테이션 플랫의 길이는 18mm로 했다. 또 웨이퍼 W51에 대해서는 표면을 보았을 때, 제1 오리엔테이션 플랫이 시계의 6시 방향, 제2 오리엔테이션 플랫이 시계의 3시 방향의 관계가 되도록 가공했다. 웨이퍼 W52, W53에 대해서는 표면을 보았을 때, 제1 오리엔테이션 플랫이 시계의 6시 방향, 제2 오리엔테이션 플랫이 시계의 9시 방향의 관계가 되도록 가공했다. 각 웨이퍼 두께는 0.5mm이다.
이와 같은 웨이퍼 W51, W52, W53을 동시에 동일한 처리 조건으로 SPM 세정후, HF 처리에 의해 표면의 산화막을 제거했다.
이어서, 웨이퍼 W52, W53의 표면에 6H-SiC의 호모에피택셜 성장을 실시했다(도 6(b)).
우선 에피택셜 성장에 앞서, 에피택셜 성장 장치 내에 웨이퍼 W52, W53을 별개로 배치 후, 3slm의 수소를 도입하고, 13Pa의 압력하에서 1550℃까지 승온시켰다. 에피택셜 성장 장치 내의 온도를 균일화시키기 위해서, 온도가 1550℃에 도달하고나서 10분 후에 SiH4 가스와 C3H8 가스를 추가 도입하여 에피택셜 성장을 개시했다. 이 때, 웨이퍼 W52에 대한 SiH4 가스와 C3H8 가스의 유량을 각각 10sccm과 8sccm으로 하고, 웨이퍼 W53에 대한 SiH4 가스와 C3H8 가스의 유량을 각각 8sccm과 10sccm으로 했다.
각각의 조건에 의한 SiC의 성장 속도는 약8μm/h였다.
또한 상기 에피택셜 성장 처리의 최초에 웨이퍼 표면에 노출된 결정 결함을 호모에피택셜 성장층에 전파시키지 않도록 하기 위해서, 상기 가스 중에 40sccm의 질소 가스를 첨가함으로써, 성장 초기의 두께 1μm분을 질소 농도 1×1018atoms/cm3의 질소 첨가층으로 하여 버퍼층(도 6(b)의 버퍼층(5c)에 상당)을 형성했다.
이어서, 두께 1μm의 버퍼층 형성 후에 질소 가스 첨가를 정지하고 10μm 두께의 호모에피택셜 성장을 실시했다. 호모에피택셜 성장층(도 6(b)의 호모에피택셜층(5e)에 상당)은 n형의 전도성을 나타내고, 잔류 캐리어 농도는 3×1015/cm3을 나타내는 것을 나중에 실시하는 용량-전압 측정(CV 측정)에서 확인했다.
여기서, 500℃의 용융 KOH 처리에 의해 측정한 웨이퍼 W52, W53의 BPD 밀도는 에피택셜 성장 전에서 8700~12000/cm2인 것에 대해, 에피택셜 성장 후에는 모두 38~260/cm2까지 저감되어 있는 것을 확인했다. 한편, TD 밀도는 어느 웨이퍼도 에피택셜 성장 전후에서 300/cm2로 변화하지 않았다.
이어서, 웨이퍼 W52, W53 상의 에피택셜 성장층 표면을 CMP 처리하여 표면의 산술 평균 거칠기(Ra)를 1nm로부터 0.2nm까지 저감시켰다.
이어서, 웨이퍼 W52, W53 각각의 에피택셜 성장층 표면에 취약층을 마련했다(도 6(c)의 이온 주입 영역(5ion)에 상당한다). 즉, 웨이퍼 W52, W53의 에피택셜 성장층 표면에 수소 이온을 주입하여 도 6(c)에 나타내는 이온 주입 영역(5ion)을 형성했다. 주입한 수소 이온(H+)의 도즈량은 1.0×1017atoms/cm2로 하고, 이온의 가속 에너지는 취약층의 깊이가 400nm가 되도록 65keV로 했다.
그리고, 웨이퍼 W51, W52, W53을 동시에 동일한 처리 조건으로 과산화수소수와 황산의 혼산으로 세정(SPM 세정)한 후, 희불산 처리(HF 처리)에 의해 표면의 산화막을 제거했다. 이어서, 수소 분위기 중에서 700℃의 열처리를 10분 시행함으로써 기판 표면을 수소 종단하고, 각각의 기판의 극성을 균일화했다.
이어서, 웨이퍼 W52, W53의 표면을 각각 웨이퍼 W51의 표면에 맞닿게하여 접합했다(도 6(d)에 나타내는 처리에 상당한다). 단, 맞닿기 전의 각각의 웨이퍼 표면에는 Ar 플라즈마를 동일한 처리 조건으로 조사하여 활성화시키고 있다. 또 실시예 1과 마찬가지로 하여 L자 형상의 석영 지그를 사용하여, 웨이퍼 W51의 오리엔테이션 플랫 방위에 대하여 웨이퍼 W52, W53의 오리엔테이션 플랫 방위를 각각 일치시켜(즉, 웨이퍼의 제1 오리엔테이션 플랫끼리, 그리고 제2 오리엔테이션 플랫끼리의 위치가 정확하게 일치하도록 하여) 첩합하고, [11-20]방위의 결정면의 어긋남을 20arcsec 이하로 했다.
여기서, 웨이퍼 W51/W52 계면과 웨이퍼 W51/W53 계면의 차이에 주목한다. 웨이퍼 W51과 웨이퍼 W52 사이의 계면에는 Si극성면이 서로 대향하고 있기 때문에, Si-Si결합이 존재하고 있다. 즉, 1분자층의 단극성 반위상 영역 경계(APB)면이 존재하고 있다. 한편, 웨이퍼 W51과 웨이퍼 W53 사이의 계면에서는 웨이퍼 W51의 Si극성면에 대하여 웨이퍼 W53의 C극성면이 대향하고 있다. 이 때문에, 계면은 Si-C의 결합으로 형성되고, APB면은 존재하지 않는다.
이어서, 웨이퍼 W51, W52의 접합체 및 웨이퍼 W51, W53의 접합체를 800℃로 가열하고, 수소 이온 주입에 의해 형성된 취약층에서 파단을 일으켜, 두께 400nm의 박막층만을 웨이퍼 W51의 표면에 잔류(전사)시켰다(도 6(e)에 나타내는 처리에 상당한다). 파단에 의해 웨이퍼 W51 표면에 웨이퍼 W52측의 박막층이 전사된 웨이퍼를 W512라고 부르고, 웨이퍼 W51 표면에 웨이퍼 W53측의 박막층이 전사된 웨이퍼를 W513이라고 부른다. 웨이퍼 W512 및 W513 표면은 파단 처리에 의해 표면의 산술 평균 거칠기 Ra가 1nm를 넘을 때까지 증가했기 때문에, CMP 처리를 시행하여 표면의 산술 평균 거칠기 Ra를 0.2nm 이하까지 저감시켰다.
이어서, 웨이퍼 W512, W513의 표면에 추가적인 호모에피택셜 성장을 실시했다. 호모에피택셜 성장에 앞서, 웨이퍼 W512, W513을 별개로 에피택셜 성장 장치 내에 설치 후, 3slm의 수소를 도입하고, 13Pa의 압력하에서 1550℃까지 승온시켰다. 에피택셜 성장 장치 내의 온도를 균일화시키기 위해서, 온도가 1550℃에 도달하고나서 10분 후에 SiH4 가스와 C3H8 가스를 추가 도입하여 에피택셜 성장을 개시했다. 웨이퍼 W513은 표면에 Si면이 노출되어 있기 때문에, 웨이퍼 W52 상의 에피택셜 성장과 마찬가지로 SiH4 가스와 C3H8 가스의 유량은 각각 10sccm과 8sccm으로 하고, 웨이퍼 W512에 대해서는 웨이퍼 W53과 마찬가지로 SiH4 가스와 C3H8 가스의 유량은 각각 8sccm과 10sccm으로 했다. 이 조건으로 75분의 처리를 계속하여, 10μm의 호모에피택셜 성장을 실시했다. 호모에피택셜 성장층은 n형의 전도성을 나타내고, 잔류 캐리어 농도는 3×1015/cm3을 나타내는 것을 나중에 실시하는 CV 측정에서 확인했다.
이어서, 웨이퍼 W512, W513 상에 형성한 에피택셜 성장층 표면의 결함 밀도를 측정하기 위해서, 표면에 수산화칼륨을 재치하여 500℃에서 5분간 가열하여 용융시킴으로써 결함의 에칭을 촉진시켜 현재화 처리를 시행했다. 이 용융 KOH 처리에 의해 측정한 결과, 웨이퍼 W512 표면의 BPD 밀도는 에피택셜 성장 전과 동일한 정도인 42~292/cm2에 머물렀지만, 웨이퍼 W513 표면의 BPD 밀도는 에피택셜 성장 전의 웨이퍼 W51 표면과 마찬가지로 1400~18000/cm2로 증가했다. 즉, 웨이퍼 W512에서는 계면의 단극성 APB면에 의해 BPD의 전파가 저지된 것에 대해, 웨이퍼 W513에서는 APB면이 존재하지 않기 때문에, 웨이퍼 W31 표면의 BPD가 버퍼층도 관통하여 에피택셜 성장층 표면에까지 이르렀다고 생각된다.
[실시예 6]
실시예 5에 있어서, 단결정 기판으로서 그 A면, B면을 교체하여 사용하고 적층 기판을 제작하여 평가했다.
우선, 단결정 6H-SiC 기판(웨이퍼)을 3종류 준비했다. 제1 웨이퍼 W61(2장)은 적층체의 지지 기판 부분이 되는(도 6의 기판(5b)에 상당하는) 것으로, 그 표면의 법선축으로부터 [11-20]방위로 4도 경사시킨 방향으로 (000-1)C면을 배향시킨 것으로 했다. 제2 웨이퍼 W62(1장)(도 6의 기판(5a)에 상당하는 것)는 표면의 법선축으로부터 [-1-120]방위로 4도 경사시킨 방향으로 (000-1)C면을 배향시킨 것으로 했다. 제3 웨이퍼 W63(1장)(비교용)은 표면의 법선축으로부터 [-1-120]방위로 4도 경사시킨 방향으로 (0001)Si면을 배향시킨 것으로 했다.
또 각각의 웨이퍼에는 [11-20]방위와 평행한 제1 오리엔테이션 플랫과 [1-100]방위와 평행한 제2 오리엔테이션 플랫을 마련했다. 제1 오리엔테이션 플랫의 길이는 38.5mm로 하고, 제2 오리엔테이션 플랫의 길이는 18mm로 했다. 또 웨이퍼 W61에 대해서는 표면을 보았을 때, 제1 오리엔테이션 플랫이 시계의 6시 방향, 제2 오리엔테이션 플랫이 시계의 3시 방향의 관계가 되도록 가공했다. 웨이퍼 W62, W63에 대해서는 표면을 보았을 때, 제1 오리엔테이션 플랫이 시계의 6시 방향, 제2 오리엔테이션 플랫이 시계의 9시 방향의 관계가 되도록 가공했다. 각 웨이퍼 두께는 0.5mm이다.
이와 같은 웨이퍼 W61, W62, W63을 동시에 동일한 처리 조건으로 SPM 세정후, HF 처리에 의해 표면의 산화막을 제거했다.
이어서, 웨이퍼 W62, W63의 표면에 6H-SiC의 호모에피택셜 성장을 실시했다(도 6(b)).
우선 에피택셜 성장에 앞서, 에피택셜 성장 장치 내에 웨이퍼 W62, W63을 별개로 배치 후, 3slm의 수소를 도입하고, 13Pa의 압력하에서 1550℃까지 승온시켰다. 에피택셜 성장 장치 내의 온도를 균일화시키기 위해서, 온도가 1550℃에 도달하고나서 10분 후에 SiH4 가스와 C3H8 가스를 추가 도입하여 에피택셜 성장을 개시했다. 이 때, 웨이퍼 W62에 대한 SiH4 가스와 C3H8 가스의 유량을 각각 8sccm과 10sccm으로 하고, 웨이퍼 W63에 대한 SiH4 가스와 C3H8 가스의 유량을 각각 10sccm과 8sccm으로 했다.
각각의 조건에 의한 SiC의 성장 속도는 약8μm/h였다.
또한 상기 에피택셜 성장 처리의 최초에 웨이퍼 표면에 노출된 결정 결함을 호모에피택셜 성장층에 전파시키지 않도록 하기 위해서, 상기 가스 중에 40sccm의 질소 가스를 첨가함으로써, 성장 초기의 두께 1μm분을 질소 농도 1×1018atoms/cm3의 질소 첨가층으로 하여 버퍼층(도 6(b)의 버퍼층(5c)에 상당)을 형성했다.
이어서, 두께 1μm의 버퍼층 형성 후에 질소 가스 첨가를 정지하고 10μm 두께의 호모에피택셜 성장을 실시했다. 호모에피택셜 성장층(도 6(b)의 호모에피택셜층(5e)에 상당)은 n형의 전도성을 나타내고, 잔류 캐리어 농도는 3×1015/cm3을 나타내는 것을 나중에 실시하는 용량-전압 측정(CV 측정)에서 확인했다.
여기서, 500℃의 용융 KOH 처리에 의해 측정한 웨이퍼 W62, W63의 BPD 밀도는 에피택셜 성장 전에서 8700~12000/cm2인 것에 대해, 에피택셜 성장 후에는 모두 29~84/cm2까지 저감되어 있는 것을 확인했다. 한편, TD 밀도는 어느 웨이퍼도 에피택셜 성장 전후에서 300/cm2로 변화하지 않았다.
이어서, 웨이퍼 W62, W63 상의 에피택셜 성장층 표면을 CMP 처리하여 표면의 산술 평균 거칠기(Ra)를 1nm로부터 0.2nm까지 저감시켰다.
이어서, 웨이퍼 W62, W63 각각의 에피택셜 성장층 표면에 취약층을 마련했다(도 6(c)의 이온 주입 영역(5ion)에 상당한다). 즉, 웨이퍼 W62, W63의 에피택셜 성장층 표면에 수소 이온을 주입하여 도 6(c)에 나타내는 이온 주입 영역(5ion)을 형성했다. 주입한 수소 이온(H+)의 도즈량은 1.0×1017atoms/cm2로 하고, 이온의 가속 에너지는 취약층의 깊이가 400nm가 되도록 65keV로 했다.
그리고, 웨이퍼 W61, W62, W63을 동시에 동일한 처리 조건으로 과산화수소수와 황산의 혼산으로 세정(SPM 세정)한 후, 희불산 처리(HF 처리)에 의해 표면의 산화막을 제거했다. 이어서, 수소 분위기 중에서 700℃의 열처리를 10분 시행함으로써 기판 표면을 수소 종단하고, 각각의 기판의 극성을 균일화했다.
이어서, 웨이퍼 W62, W63의 표면을 각각 웨이퍼 W61의 표면에 맞닿게하여 접합했다(도 6(d)에 나타내는 처리에 상당한다). 단, 맞닿기 전의 각각의 웨이퍼 표면에는 Ar 플라즈마를 동일한 처리 조건으로 조사하여 활성화시키고 있다. 또 실시예 1과 마찬가지로 하여 L자 형상의 석영 지그를 사용하여, 웨이퍼 W61의 오리엔테이션 플랫 방위에 대하여 웨이퍼 W62, W63의 오리엔테이션 플랫 방위를 각각 일치시켜(즉, 웨이퍼의 제1 오리엔테이션 플랫끼리, 그리고 제2 오리엔테이션 플랫끼리의 위치가 정확하게 일치하도록 하여) 첩합하고, [11-20]방위의 결정면의 어긋남을 20arcsec 이하로 했다.
이것에 의해, 웨이퍼 W61과 웨이퍼 W62 사이 및 웨이퍼 W61과 웨이퍼 W63 사이의 부정합 계면(결정 격자가 불연속으로 되어 있는 계면) 밀도가 무시할 수 있을 정도로 저감된다.
여기서, 웨이퍼 W61/W62 계면과 웨이퍼 W61/W63 계면의 차이에 주목하면, 웨이퍼 W61과 웨이퍼 W62 사이의 계면에는 C극성면이 서로 대향하고 있기 때문에, C-C결합이 존재하고 있다. 즉, 1분자층의 단극성 반위상 영역 경계(APB)면이 존재하고 있다. 한편, 웨이퍼 W61과 웨이퍼 W63 사이의 계면에서는 웨이퍼 W61의 C극성면에 대하여 웨이퍼 W63의 Si극성면이 대향하고 있다. 이 때문에, 계면은 Si-C의 결합으로 형성되고, APB면은 존재하지 않는다.
이어서, 웨이퍼 W61, W62의 접합체 및 웨이퍼 W61, W63의 접합체를 800℃로 가열하고, 수소 이온 주입에 의해 형성된 취약층에서 파단을 일으켜, 두께 400nm의 박막층만을 웨이퍼 W61의 표면에 잔류(전사)시켰다(도 6(e)에 나타내는 처리에 상당한다). 파단에 의해 웨이퍼 W61 표면에 웨이퍼 W62측의 박막층이 전사된 웨이퍼를 W612라고 부르고, 웨이퍼 W61 표면에 웨이퍼 W63측의 박막층이 전사된 웨이퍼를 W613이라고 부른다. 웨이퍼 W612 및 W613 표면은 파단 처리에 의해 표면의 산술 평균 거칠기 Ra가 1nm를 넘을 때까지 증가했기 때문에, CMP 처리를 시행하여 표면의 산술 평균 거칠기 Ra를 0.2nm 이하까지 저감시켰다.
이어서, 웨이퍼 W612, W613의 표면에 추가적인 호모에피택셜 성장을 실시했다. 호모에피택셜 성장에 앞서, 웨이퍼 W612, W613을 별개로 에피택셜 성장 장치 내에 설치 후, 3slm의 수소를 도입하고, 13Pa의 압력하에서 1550℃까지 승온시켰다. 에피택셜 성장 장치 내의 온도를 균일화시키기 위해서, 온도가 1550℃에 도달하고나서 10분 후에 SiH4 가스와 C3H8 가스를 추가 도입하여 에피택셜 성장을 개시했다. 웨이퍼 W613은 표면에 C면이 노출되어 있기 때문에, 웨이퍼 W62 상의 에피택셜 성장과 마찬가지로 SiH4 가스와 C3H8 가스의 유량은 각각 8sccm과 10sccm으로 하고, 웨이퍼 W612에 대해서는 웨이퍼 W63과 마찬가지로 SiH4 가스와 C3H8 가스의 유량은 각각 10sccm과 8sccm으로 했다. 이 조건으로 75분의 처리를 계속하여, 10μm의 호모에피택셜 성장을 실시했다. 호모에피택셜 성장층은 n형의 전도성을 나타내고, 잔류 캐리어 농도는 3×1015/cm3을 나타내는 것을 나중에 실시하는 CV 측정에서 확인했다.
이어서, 웨이퍼 W612, W613 상에 형성한 에피택셜 성장층 표면의 결함 밀도를 측정하기 위해서, 표면에 수산화칼륨을 재치하여 500℃에서 5분간 가열하여 용융시킴으로써 결함의 에칭을 촉진시켜 현재화 처리를 시행했다. 이 용융 KOH 처리에 의해 측정한 결과, 웨이퍼 W612 표면의 BPD 밀도는 에피택셜 성장 전과 동일한 정도인 31~94/cm2에 머물렀지만, 웨이퍼 W613 표면의 BPD 밀도는 에피택셜 성장 전의 웨이퍼 W61 표면과 마찬가지로 312~824/cm2로 증가했다. 즉, 웨이퍼 W612에서는 계면의 단극성 APB면에 의해 BPD의 전파가 저지된 것에 대해, 웨이퍼 W613에서는 APB면이 존재하지 않기 때문에, 웨이퍼 W61 표면의 BPD가 버퍼층도 관통하여 에피택셜 성장층 표면에까지 이르렀다고 생각된다.
[실시예 7]
실시예 3에 있어서, 결정 구조(결정 다형)가 상이한 단결정 기판으로 변경하고 적층 기판을 제작하여 평가했다.
우선, 단결정 3C-SiC 기판(웨이퍼)을 3종류 준비했다. 제1 웨이퍼 W71(2장)은 적층체의 지지 기판 부분이 되는(도 6의 기판(5b)에 상당하는) 것이며, (111)Si면을 표면으로 한다. 제2 웨이퍼 W72(1장)(도 6의 기판(5a)에 상당하는 것)도 (111)Si면을 표면으로 한다. 제3 웨이퍼 W73(1장)(비교용)은 (-1-1-1)C면을 표면으로 한다.
또 각각의 웨이퍼에는 [110]방위와 평행한 제1 오리엔테이션 플랫과 [1-10]방위와 평행한 제2 오리엔테이션 플랫을 마련했다. 제1 오리엔테이션 플랫의 길이는 38.5mm로 하고, 제2 오리엔테이션 플랫의 길이는 18mm로 했다. 또 웨이퍼 W71에 대해서는 표면을 보았을 때, 제1 오리엔테이션 플랫이 시계의 6시 방향, 제2 오리엔테이션 플랫이 시계의 3시 방향의 관계가 되도록 가공했다. 웨이퍼 W72, W73에 대해서는 표면을 보았을 때, 제1 오리엔테이션 플랫이 시계의 6시 방향, 제2 오리엔테이션 플랫이 시계의 9시 방향의 관계가 되도록 가공했다. 각 웨이퍼 두께는 0.5mm이다.
이와 같은 웨이퍼 W71, W72, W73을 동시에 동일한 처리 조건으로 SPM 세정후, HF 처리에 의해 표면의 산화막을 제거했다.
이어서, 웨이퍼 W72, W73의 표면에 3C-SiC의 호모에피택셜 성장을 실시했다(도 6(b)).
우선 에피택셜 성장에 앞서, 에피택셜 성장 장치 내에 웨이퍼 W72, W73을 별개로 배치 후, 500sccm의 수소를 도입하고, 1Pa의 압력하에서 1350℃까지 승온시켰다. 에피택셜 성장 장치 내의 온도를 균일화시키기 위해서, 온도가 1350℃에 도달하고나서 10분 후에 SiH2Cl2 가스와 C2H2 가스를 추가 도입하여 에피택셜 성장을 개시했다. 이 때, 웨이퍼 W72에 대한 SiH2Cl2 가스와 C2H2 가스의 유량을 각각 50sccm과 12sccm으로 하고, 웨이퍼 W73에 대한 SiH2Cl2 가스와 C2H2 가스의 유량을 각각 50sccm과 14sccm으로 했다. 이와 같이, 웨이퍼 W72, W73에서 C2H2 가스의 유량을 바꾼 이유는 각각의 표면의 극성면의 차이(Si면과 C면)에 따라 표면의 과포화도가 바뀌고, 최적인 에피택셜 성장 조건이 바뀌기 때문이다.
각각의 조건에 의한 SiC의 성장 속도는 약21μm/h였다.
이 호모에피택셜 성장을 29분간 실시하여, 10μm 두께의 호모에피택셜 성장층을 얻었다. 호모에피택셜 성장층(도 6(b)의 호모에피택셜층(5e)에 상당)은 n형의 전도성을 나타내고, 잔류 캐리어 농도는 2×1016/cm3을 나타내는 것을 나중에 실시하는 용량-전압 측정(CV 측정)에서 확인했다.
여기서, 500℃의 용융 KOH 처리에 의해 웨이퍼 W72, W73의 에피택셜 성장층 표면의 적층 결함(SF:stacking fault)을 현재화시켰더니，모두 에피택셜 성장층의 SF 밀도는 368~890/cm2였다.
이어서, 웨이퍼 W72, W73 상의 에피택셜 성장층 표면을 CMP 처리하여 표면의 산술 평균 거칠기(Ra)를 1nm로부터 0.2nm까지 저감시켰다.
이어서, 웨이퍼 W72, W73 각각의 에피택셜 성장층 표면에 취약층을 마련했다(도 6(c)의 이온 주입 영역(5ion)에 상당한다). 즉, 웨이퍼 W72, W73의 에피택셜 성장층 표면에 수소 이온을 주입하여 도 6(c)에 나타내는 이온 주입 영역(5ion)을 형성했다. 주입한 수소 이온(H+)의 도즈량은 1.0×1017atoms/cm2로 하고, 이온의 가속 에너지는 취약층의 깊이가 400nm가 되도록 65keV로 했다.
그리고, 웨이퍼 W71, W72, W73을 동시에 동일한 처리 조건으로 과산화수소수와 황산의 혼산으로 세정(SPM 세정)한 후, 희불산 처리(HF 처리)에 의해 표면의 산화막을 제거했다. 이어서, 수소 분위기 중에서 700℃의 열처리를 10분 시행함으로써 기판 표면을 수소 종단하고, 각각의 기판의 극성을 균일화했다.
이어서, 웨이퍼 W72, W73의 표면을 각각 웨이퍼 W71의 표면에 맞닿게하여 접합했다(도 6(d)에 나타내는 처리에 상당한다). 단, 맞닿기 전의 각각의 웨이퍼 표면에는 Ar 플라즈마를 조사하여 활성화시키고 있다. 또 실시예 1과 마찬가지로 하여 L자 형상의 석영 지그를 사용하여, 웨이퍼 W71의 오리엔테이션 플랫 방위에 대하여 웨이퍼 W72, W73의 오리엔테이션 플랫 방위를 각각 일치시켜(즉, 웨이퍼의 제1 오리엔테이션 플랫끼리, 그리고 제2 오리엔테이션 플랫끼리의 위치가 정확하게 일치하도록 하여) 첩합하고, [110]방위의 결정면의 어긋남을 20arcsec 이하로 했다.
이것에 의해, 웨이퍼 W71-W72 사이 및 웨이퍼 W71-W73 사이의 부정합 계면 밀도가 무시할 수 있을 정도로 저감된다.
여기서, 웨이퍼 W71/W72 계면과 웨이퍼 W71/W73 계면의 차이에 주목한다. 웨이퍼 W71과 웨이퍼 W72 사이의 계면에는 Si극성면이 서로 대향하고 있기 때문에, Si-Si결합이 존재하고 있다. 즉, 1분자층의 단극성 반위상 영역 경계(APB)면이 존재하고 있다. 한편, 웨이퍼 W71과 웨이퍼 W73 사이의 계면에서는 웨이퍼 W71의 Si극성면에 대하여 웨이퍼 W73의 C극성면이 대향하고 있다. 이 때문에, 계면은 Si-C의 결합으로 형성되고, APB면은 존재하지 않는다.
이어서, 웨이퍼 W71, W72의 접합체 및 웨이퍼 W71, W73의 접합체를 800℃로 가열하고, 수소 이온 주입에 의해 형성된 취약층에서 파단을 일으켜, 두께 400nm의 박막층만을 웨이퍼 W71의 표면에 잔류(전사)시켰다(도 6(e)에 나타내는 처리에 상당한다). 파단에 의해 웨이퍼 W71 표면에 웨이퍼 W72측의 박막층이 전사된 웨이퍼를 W712라고 부르고, 웨이퍼 W71 표면에 웨이퍼 W73측의 박막층이 전사된 웨이퍼를 W713이라고 부른다. 웨이퍼 W712 및 W713 표면은 파단 처리에 의해 표면의 산술 평균 거칠기 Ra가 1nm를 넘을 때까지 증가했기 때문에, CMP 처리를 시행하여 표면의 산술 평균 거칠기 Ra를 0.2nm 이하까지 저감시켰다.
이어서, 웨이퍼 W712, W713의 표면에 추가적인 호모에피택셜 성장을 실시했다. 호모에피택셜 성장에 앞서, 웨이퍼 W712, W713을 별개로 에피택셜 성장 장치 내에 설치 후, 500sccm의 수소를 도입하고, 1Pa의 압력하에서 1350℃까지 승온시켰다. 에피택셜 성장 장치 내의 온도를 균일화시키기 위해서, 온도가 1350℃에 도달하고나서 10분 후에 SiH2Cl2 가스와 C2H2 가스를 추가 도입하여 에피택셜 성장을 개시했다. 이 때, 웨이퍼 W712에 대한 SiH2Cl2 가스와 C2H2 가스의 유량을 각각 50sccm과 14sccm으로 하고, 웨이퍼 W713에 대한 SiH2Cl2 가스와 C2H2 가스의 유량을 각각 50sccm과 12sccm으로 했다. 이 조건으로 29분의 처리를 계속하여, 10μm의 호모에피택셜 성장을 실시했다. 호모에피택셜 성장층은 n형의 전도성을 나타내고, 잔류 캐리어 농도는 2×1016/cm3을 나타내는 것을 나중에 실시하는 CV 측정에서 확인했다.
이어서, 웨이퍼 W712, W713 상에 형성한 에피택셜 성장층 표면의 결함 밀도를 측정하기 위해서, 표면에 수산화칼륨을 재치하여 500℃에서 5분간 가열하여 용융시킴으로써 결함의 에칭을 촉진시켜 현재화 처리를 시행했다. 이 용융 KOH 처리에 의해 측정한 결과, 웨이퍼 W712 표면의 SF 밀도는 에피택셜 성장 전과 동일한 정도인 456~917/cm2에 머물렀지만, 웨이퍼 W713 표면의 SF 밀도는 16000~23000/cm2로 증가했다. 즉, 웨이퍼 W712에서는 계면의 단극성 APB면에 의해 SF의 전파가 저지된 것에 대해, 웨이퍼 W713에서는 APB면이 존재하지 않기 때문에, 웨이퍼 W71 표면의 SF가 에피택셜 성장층 표면에까지 이르렀다고 생각된다.
[실시예 8]
실시예 7에 있어서, 단결정 기판으로서 그 A면, B면을 교체하여 사용하고 적층 기판을 제작하여 평가했다.
우선, 단결정 3C-SiC 기판(웨이퍼)을 3종류 준비했다. 제1 웨이퍼 W81(2장)은 적층체의 지지 기판 부분이 되는(도 6의 기판(5b)에 상당하는) 것이며, (-1-1-1)C면을 표면으로 한다. 제2 웨이퍼 W82(1장)(도 6의 기판(5a)에 상당하는 것)도 (-1-1-1)C면을 표면으로 한다. 제3 웨이퍼 W83(1장)(비교용)은 (111)Si면을 표면으로 한다.
또 각각의 웨이퍼에는 [110]방위와 평행한 제1 오리엔테이션 플랫과 [1-10]방위와 평행한 제2 오리엔테이션 플랫을 마련했다. 제1 오리엔테이션 플랫의 길이는 38.5mm로 하고, 제2 오리엔테이션 플랫의 길이는 18mm로 했다. 또 웨이퍼 W81에 대해서는 표면을 보았을 때, 제1 오리엔테이션 플랫이 시계의 6시 방향, 제2 오리엔테이션 플랫이 시계의 3시 방향의 관계가 되도록 가공했다. 웨이퍼 W82, W83에 대해서는 표면을 보았을 때, 제1 오리엔테이션 플랫이 시계의 6시 방향, 제2 오리엔테이션 플랫이 시계의 9시 방향의 관계가 되도록 가공했다. 각 웨이퍼 두께는 0.5mm이다.
이와 같은 웨이퍼 W81, W82, W83을 동시에 동일한 처리 조건으로 SPM 세정후, HF 처리에 의해 표면의 산화막을 제거했다.
이어서, 웨이퍼 W82, W83의 표면에 3C-SiC의 호모에피택셜 성장을 실시했다(도 6(b)).
우선 에피택셜 성장에 앞서, 에피택셜 성장 장치 내에 웨이퍼 W82, W83을 별개로 배치 후, 500sccm의 수소를 도입하고, 1Pa의 압력하에서 1350℃까지 승온시켰다. 에피택셜 성장 장치 내의 온도를 균일화시키기 위해서, 온도가 1350℃에 도달하고나서 10분 후에 SiH2Cl2 가스와 C2H2 가스를 추가 도입하여 에피택셜 성장을 개시했다. 이 때, 웨이퍼 W82에 대한 SiH2Cl2 가스와 C2H2 가스의 유량을 각각 50sccm과 14sccm으로 하고, 웨이퍼 W83에 대한 SiH2Cl2 가스와 C2H2 가스의 유량을 각각 50sccm과 12sccm으로 했다.
각각의 조건에 의한 SiC의 성장 속도는 약21μm/h였다.
이 호모에피택셜 성장을 29분간 실시하여, 10μm 두께의 호모에피택셜 성장층을 얻었다. 호모에피택셜 성장층(도 6(b)의 호모에피택셜층(5e)에 상당)은 n형의 전도성을 나타내고, 잔류 캐리어 농도는 2×1016/cm3을 나타내는 것을 나중에 실시하는 용량-전압 측정(CV 측정)에서 확인했다.
여기서, 500℃의 용융 KOH 처리에 의해 웨이퍼 W82, W83의 에피택셜 성장층 표면의 적층 결함(SF)을 현재화시켰더니，모두 에피택셜 성장층의 SF 밀도는 244~883/cm2였다.
이어서, 웨이퍼 W82, W83 상의 에피택셜 성장층 표면을 CMP 처리하여 표면의 산술 평균 거칠기(Ra)를 1nm로부터 0.2nm까지 저감시켰다.
이어서, 웨이퍼 W82, W83 각각의 에피택셜 성장층 표면에 취약층을 마련했다(도 6(c)의 이온 주입 영역(5ion)에 상당한다). 즉, 웨이퍼 W82, W83의 에피택셜 성장층 표면에 수소 이온을 주입하여 도 6(c)에 나타내는 이온 주입 영역(5ion)을 형성했다. 주입한 수소 이온(H+)의 도즈량은 1.0×1017atoms/cm2로 하고, 이온의 가속 에너지는 취약층의 깊이가 400nm가 되도록 65keV로 했다.
그리고, 웨이퍼 W81, W82, W83을 동시에 동일한 처리 조건으로 과산화수소수와 황산의 혼산으로 세정(SPM 세정)한 후, 희불산 처리(HF 처리)에 의해 표면의 산화막을 제거했다. 이어서, 수소 분위기 중에서 700℃의 열처리를 10분 시행함으로써 기판 표면을 수소 종단하고, 각각의 기판의 극성을 균일화했다.
이어서, 웨이퍼 W82, W83의 표면을 각각 웨이퍼 W81의 표면에 맞닿게하여 접합했다(도 6(d)에 나타내는 처리에 상당한다). 단, 맞닿기 전의 각각의 웨이퍼 표면에는 Ar 플라즈마를 동일한 처리 조건으로 조사하여 활성화시키고 있다. 또 실시예 1과 마찬가지로 하여 L자 형상의 석영 지그를 사용하여, 웨이퍼 W81의 오리엔테이션 플랫 방위에 대하여 웨이퍼 W82, W83의 오리엔테이션 플랫 방위를 각각 일치시켜(즉, 웨이퍼의 제1 오리엔테이션 플랫끼리, 그리고 제2 오리엔테이션 플랫끼리의 위치가 정확하게 일치하도록 하여) 첩합하고, [110]방위의 결정면의 어긋남을 20arcsec 이하로 했다.
이것에 의해, 웨이퍼 W81-W82 사이 및 웨이퍼 W81-W83 사이의 부정합 계면 밀도가 무시할 수 있을 정도로 저감된다.
여기서, 웨이퍼 W81/W82 계면과 웨이퍼 W81/W83 계면의 차이에 주목한다. 웨이퍼 W81과 웨이퍼 W82 사이의 계면에는 C극성면이 서로 대향하고 있기 때문에, C-C결합이 존재하고 있다. 즉, 1분자층의 단극성 반위상 영역 경계(APB)면이 존재하고 있다. 한편, 웨이퍼 W81과 웨이퍼 W83 사이의 계면에서는 웨이퍼 W81의 C극성면에 대하여 웨이퍼 W83의 Si극성면이 대향하고 있다. 이 때문에, 계면은 Si-C의 결합으로 형성되고, APB면은 존재하지 않는다.
이어서, 웨이퍼 W81, W82의 접합체 및 웨이퍼 W81, W83의 접합체를 800℃로 가열하고, 수소 이온 주입에 의해 형성된 취약층에서 파단을 일으켜, 두께 400nm의 박막층만을 웨이퍼 W81의 표면에 잔류(전사)시켰다(도 6(e)에 나타내는 처리에 상당한다). 파단에 의해 웨이퍼 W81 표면에 웨이퍼 W82측의 박막층이 전사된 웨이퍼를 W812라고 부르고, 웨이퍼 W81 표면에 웨이퍼 W83측의 박막층이 전사된 웨이퍼를 W813이라고 부른다. 웨이퍼 W812 및 W813 표면은 파단 처리에 의해 표면의 산술 평균 거칠기 Ra가 1nm를 넘을 때까지 증가했기 때문에, CMP 처리를 시행하여 표면의 산술 평균 거칠기 Ra를 0.2nm 이하까지 저감시켰다.
이어서, 웨이퍼 W812, W813의 표면에 추가적인 호모에피택셜 성장을 실시했다. 호모에피택셜 성장에 앞서, 웨이퍼 W812, W813을 별개로 에피택셜 성장 장치 내에 설치 후, 500sccm의 수소를 도입하고, 1Pa의 압력하에서 1350℃까지 승온시켰다. 에피택셜 성장 장치 내의 온도를 균일화시키기 위해서, 온도가 1350℃에 도달하고나서 10분 후에 SiH2Cl2 가스와 C2H2 가스를 추가 도입하여 에피택셜 성장을 개시했다. 이 때, 웨이퍼 W812에 대한 SiH2Cl2 가스와 C2H2 가스의 유량을 각각 50sccm과 12sccm으로 하고, 웨이퍼 W813에 대한 SiH2Cl2 가스와 C2H2 가스의 유량을 각각 50sccm과 14sccm으로 했다. 이 조건으로 21분의 처리를 계속하여, 10μm의 호모에피택셜 성장을 실시했다. 호모에피택셜 성장층은 n형의 전도성을 나타내고, 잔류 캐리어 농도는 2×1016/cm3을 나타내는 것을 나중에 실시하는 CV 측정에서 확인했다.
이어서, 웨이퍼 W812, W813 상에 형성한 에피택셜 성장층 표면의 결함 밀도를 측정하기 위해서, 표면에 수산화칼륨을 재치하여 500℃에서 5분간 가열하여 용융시킴으로써 결함의 에칭을 촉진시켜 현재화 처리를 시행했다. 이 용융 KOH 처리에 의해 측정한 결과, 웨이퍼 W812 표면의 SF 밀도는 에피택셜 성장 전과 동일한 정도인 277~1000/cm2에 머물렀지만, 웨이퍼 W813 표면의 SF 밀도는 11000~34000/cm2로 증가했다. 즉, 웨이퍼 W812에서는 계면의 단극성 APB면에 의해 SF의 전파가 저지된 것에 대해, 웨이퍼 W813에서는 APB면이 존재하지 않기 때문에, 웨이퍼 W81 표면의 SF가 에피택셜 성장층 표면에까지 이르렀다고 생각된다.
표 1에 실시예 3~8의 적층 기판에 있어서의 에피택셜 성장층의 표면 결함 밀도의 결과를 정리하여 나타낸다. 또한 실시예 3, 4(4H-SiC), 실시예 5, 6(6H-SiC)의 결함 밀도는 BPD 밀도이며, 실시예 7, 8(3C-SiC)의 결함 밀도는 SF 밀도이다.
표 1에 나타내는 바와 같이, 화합물 반도체 기판의 결정 구조(결정계, 결정 배열)의 차이에 관계없이, 본 발명의 적층 기판에서는 단극성 APB면에 의한 결함 전파 억제의 효과가 얻어진다.
Figure pct00001
또한 지금까지 본 발명을 실시형태로써 설명해왔는데, 본 발명은 이들 실시형태에 한정되는 것은 아니며, 다른 실시형태, 추가, 변경, 삭제 등, 당업자가 생각이 미칠 수 있는 범위 내에서 변경할 수 있고, 어느 태양에 있어서도 본 발명의 작용 효과를 나타내는 한, 본 발명의 범위에 포함되는 것이다.
예를 들면, 본 실시예에서는 기판 상의 호모에피택셜 성장에 관하여 혼합 가스로서 SiH4+C3H8+H2나 SiH2Cl2+C2H2+H2계를 사용한 기상성장법을 사용했지만, 본 발명의 효과는 에피택셜 성장의 방식이나 원료에 관계없이 발현되며, 예를 들면 분자선 에피택시나 용액성장을 사용해도 마찬가지의 효과가 얻어진다.
1…원판(단결정 화합물 반도체 원판)
1a, 1b, 2a, 2b, 3a, 3b, 4a, 4a'', 4b, 5a, 5b, 90…화합물 반도체 기판
1ab, 2ab, 3ab, 4ab, 5eb…단극성 반위상 영역 경계면
1cp1, 1cp2…극성면
3of…오리엔테이션 플랫(OF)
3n…노치
4a', 5e'…화합물 반도체 박막
4ion, 5ion…이온 주입 영역
5c…버퍼층
5e…호모에피택셜 성장층
10, 20, 30, 40, 50…화합물 반도체 적층 기판
20f…표면
20r…이면

Claims (15)

  1. A 및 B를 구성 원소로서 포함하는 동일 조성이며 동일한 원자 배열을 가지는 2장의 단결정의 화합물 반도체 기판이 직접 첩합되어 적층된 기판으로서, 그 적층 기판의 표리면이 A 또는 B의 동종의 원자로 이루어지는 극성면이며, 적층 계면이 B 또는 A의 어느 일방의 원자끼리의 결합으로 이루어짐과 아울러 그들의 결정 격자가 정합하고 있는 단극성의 반위상 영역 경계면인 것을 특징으로 하는 화합물 반도체 적층 기판.
  2. 제 1 항에 있어서, 탄화규소, 질화갈륨, 갈륨비소, 갈륨인, 인듐인, 질화알루미늄 또는 인듐안티몬으로 이루어지는 것을 특징으로 하는 화합물 반도체 적층 기판.
  3. 제 1 항 또는 제 2 항에 있어서, 적층된 화합물 반도체 기판은 각각 균일한 두께를 가지는 것을 특징으로 하는 화합물 반도체 적층 기판.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 2장의 화합물 반도체 기판의 일방이 화합물 반도체의 박막인 것을 특징으로 하는 화합물 반도체 적층 기판.
  5. 제 4 항에 있어서, 상기 2장의 화합물 반도체 기판의 일방이 에피택셜 성장막인 것을 특징으로 하는 화합물 반도체 적층 기판.
  6. 일방의 주면을 A원자로 이루어지는 극성면인 A면으로 하고, 타방의 주면을 B원자로 이루어지는 극성면인 B면으로 한, A 및 B를 구성 원소로서 포함하는 동일 조성이며 동일한 원자 배열을 가지는 단결정의 화합물 반도체 기판을 2장 준비하고, 이 2장의 화합물 반도체 기판의 B면끼리 또는 A면끼리를 양 기판의 각각 특정의 결정면을 맞춘 상태로 직접 첩합하여 상기 2장의 화합물 반도체 기판을 적층하고, 이 적층 기판의 표리면이 A 또는 B의 동종의 원자로 이루어지는 극성면이며, 적층 계면이 B 또는 A의 어느 일방의 원자끼리의 결합으로 이루어짐과 아울러 그들의 결정 격자가 정합하고 있는 단극성의 반위상 영역 경계면이 된 화합물 반도체 적층 기판을 얻는 것을 특징으로 하는 화합물 반도체 적층 기판의 제조 방법.
  7. 제 6 항에 있어서, 상기 화합물 반도체 기판의 특정의 결정면을 식별 가능하게 부여된 오리엔테이션 플랫 또는 노치를 양 기판 사이에서 소정의 위치 관계로 함으로써 상기 각각 특정의 결정면을 맞추는 것을 특징으로 하는 화합물 반도체 적층 기판의 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서, 상기 2장의 화합물 반도체 기판 중 일방의 화합물 반도체 기판에 대해서, 타방의 화합물 반도체 기판과 접합하는 면에 미리 이온 주입을 행해 두고, 상기 접합한 후에 이 이온 주입 영역에서 박리시켜 화합물 반도체 기판의 박층화를 행하는 것을 특징으로 하는 화합물 반도체 적층 기판의 제조 방법.
  9. 제 6 항 또는 제 7 항에 있어서, 상기 2장의 화합물 반도체 기판 중 일방의 화합물 반도체 기판은 타방의 화합물 반도체 기판과 접합하는 면에 미리 이 일방의 화합물 반도체 기판과 동일한 화합물의 호모에피택셜 성장층을 형성한 것인 것을 특징으로 하는 화합물 반도체 적층 기판의 제조 방법.
  10. 제 9 항에 있어서, 상기 일방의 화합물 반도체 기판과 호모에피택셜 성장층 사이에 동일 화합물에 불순물을 도핑하여 이루어지는 버퍼층을 마련하고 있는 것을 특징으로 하는 화합물 반도체 적층 기판의 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서, 상기 호모에피택셜 성장층에 미리 이온 주입을 행해 두고, 상기 접합한 후에 화합물 반도체 기판의 박층화로서, 이 이온 주입 영역에서 박리시켜 이 호모에피택셜 성장층의 일부를 전사시키는 것을 행하는 것을 특징으로 하는 화합물 반도체 적층 기판의 제조 방법.
  12. 제 6 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 2장의 화합물 반도체 기판은 동일한 단결정의 화합물 반도체 기판으로부터 채취된 것인 것을 특징으로 하는 화합물 반도체 적층 기판의 제조 방법.
  13. 제 6 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 2장의 화합물 반도체 기판에 대해서, 동일한 처리 조건으로 동시에 표면 처리를 시행하여 양 기판의 접합면의 표면 상태를 등가인 것으로 하는 것을 특징으로 하는 화합물 반도체 적층 기판의 제조 방법.
  14. 제 6 항 내지 제 13 항 중 어느 한 항에 있어서, 상기 접합 전에 상기 2장의 화합물 반도체 기판의 양쪽의 접합면에 동일한 처리 조건으로 표면 활성화 처리를 시행하는 것을 특징으로 하는 화합물 반도체 적층 기판의 제조 방법.
  15. 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 화합물 반도체 적층 기판을 사용한 반도체 소자.
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