KR20190113503A - 기판 처리 장치 및 그 제어 방법, 성막 장치, 전자 부품의 제조 방법 - Google Patents

기판 처리 장치 및 그 제어 방법, 성막 장치, 전자 부품의 제조 방법 Download PDF

Info

Publication number
KR20190113503A
KR20190113503A KR1020180125039A KR20180125039A KR20190113503A KR 20190113503 A KR20190113503 A KR 20190113503A KR 1020180125039 A KR1020180125039 A KR 1020180125039A KR 20180125039 A KR20180125039 A KR 20180125039A KR 20190113503 A KR20190113503 A KR 20190113503A
Authority
KR
South Korea
Prior art keywords
substrate
ion
ion source
board
ion beam
Prior art date
Application number
KR1020180125039A
Other languages
English (en)
Inventor
요시코 아베
아라타 와타베
야마토 아베
타카시 타케미
Original Assignee
캐논 톡키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 캐논 톡키 가부시키가이샤 filed Critical 캐논 톡키 가부시키가이샤
Publication of KR20190113503A publication Critical patent/KR20190113503A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02046—Dry cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02071—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a delineation, e.g. RIE, of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30621—Vapour phase etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/67213—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one ion or electron beam chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67259—Position monitoring, e.g. misposition detection or presence detection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physical Vapour Deposition (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

[과제] 기판의 면에 대한 표면 처리를 효율적으로 행할 수 있는 기술을 제공한다.
[해결 수단] 기판 처리 장치가, 기판을 지지하는 지지 수단과, 상기 기판을 사이에 끼우는 것과 같은 위치 관계로 배치된 제1 이온 소스 및 제2 이온 소스와, 상기 지지 수단에 의해 지지된 1매의 기판 또는 상기 지지 수단에 의해 각각의 처리면의 반대면끼리가 대향하여 지지된 2매의 기판과, 상기 제1및 제2 이온 소스를, 기판의 면을 따른 제1 방향으로 상대적으로 이동시키면서, 상기 1매의 기판의 양측의 처리면 또는 상기 2매의 기판의 각각의 상기 처리면에 대해, 상기 제1및 제2 이온 소스로부터 이온 빔을 조사하는 제어를 행하는 제어 수단을 구비한다.

Description

기판 처리 장치 및 그 제어 방법, 성막 장치, 전자 부품의 제조 방법{SUBSTRATE PROCESSING APPARATUS AND CONTROL METHOD THEREOF, FILM FORMATION APPARATUS, MANUFACTURING METHOD OF ELECTRONIC COMPONENT}
본 발명은, 기판 처리 장치 및 그 제어 방법, 성막 장치, 전자 부품의 제조 방법에 관한 것이다.
반도체 디바이스의 성막 장치에 있어서는, 성막의 전 처리로서, 이온 빔에 의한 기판 표면의 세정(이물의 제거)이나 에칭을 행하는 일이 있다. 종래, 기판의 양면에 대해 이와 같은 전 처리를 행하는 경우에는, 특허문헌 1과 같이, 챔버 내에 고정시킨 기판의 양측으로부터 이온 빔을 조사하는 방법이 채용되고 있었다.
일본특허공개 제2008-117753호 공보
그러나, 특허문헌 1에 개시되어 있는 종래 방법에서는, 1매의 기판을 처리할 때마다 기판의 교체가 필요하기 때문에, 작업이 번잡하고 생산성이 극히 나쁘다. 또한, 기판의 전면에 이온 빔을 조사해야 하기 때문에, 큰 사이즈의 기판을 처리할 수 없다고 하는 제약(혹은, 이온 소스의 대형화를 초래한다고 하는 불리함)이 있다.
본 발명은 상술한 실정을 감안한 것으로, 기판의 면에 대한 표면 처리를 효율적으로 행할 수 있는 기술을 제공하는 것을 목적으로 한다.
본 발명의 제1 측면은, 기판을 지지하는 지지 수단과, 상기 기판을 사이에 끼우는 것과 같은 위치 관계로 배치된 제1 이온 소스 및 제2 이온 소스와, 상기 지지 수단에 의해 지지된 1매의 기판 또는 상기 지지 수단에 의해 각각의 처리면의 반대면끼리가 대향하여 지지된 2매의 기판과, 상기 제1 및 제2 이온 소스를, 기판의 면을 따른 제1 방향으로 상대적으로 이동시키면서, 상기 1매의 기판의 양측의 처리면 또는 상기 2매의 기판의 각각의 상기 처리면에 대해, 상기 제1 및 제2 이온 소스로부터 이온 빔을 조사하는 제어를 행하는 제어 수단을 포함하는 것을 특징으로 하는 기판 처리 장치를 제공한다.
이 구성에 의하면, 기판과 이온 소스를 상대 이동시키면서, 기판의 면(1매의 기판의 양측의 처리면 또는 2매의 기판의 각각의 처리면)에 대한 표면 처리를 행할 수 있기 때문에, 생산성이 높은 처리가 실현될 수 있다. 또한, 이온 빔으로 기판의 표면을 제1 방향으로 주사하는 방식이 되기 때문에, 기판 전체의 면적보다 작은 조사 범위의 이온 빔으로 충분하다. 따라서, 비교적 소형의 이온 소스에 의해, 큰 사이즈의 기판의 처리가 가능하다.
본 발명의 제2 측면은, 기판을 지지하는 지지 수단과, 상기 기판을 사이에 끼우는 것과 같은 위치 관계로 배치된 제1 이온 소스 및 제2 이온 소스를 구비한 기판 처리 장치의 제어 방법으로서, 상기 지지 수단에 의해 지지된 1매의 기판 또는 상기 지지 수단에 의해 각각의 처리면의 반대면끼리가 대향하여 지지된 2매의 기판과, 상기 제1 및 제2 이온 소스를, 기판의 면을 따른 제1 방향으로 상대적으로 이동시키는 공정과, 상기 1매의 기판의 양측의 처리면 또는 상기 2매의 기판의 각각의 상기 처리면에 대해, 상기 제1 및 제2 이온 소스로부터 이온 빔을 조사하는 제어를 행하는 공정을 포함하는 것을 특징으로 하는 기판 처리 장치의 제어 방법을 제공한다.
본 발명의 제3 측면은, 상기 기판 처리 장치와, 상기 기판 처리 장치에 의해 처리된 기판의 표면에 성막 처리를 행하는 성막 처리부를 포함하는 것을 특징으로 하는 성막 장치를 제공한다.
본 발명의 제4 측면은, 전자 부품의 제조 방법으로서, 상기 기판 처리 장치에 의해, 상기 전자 부품이 실장되는 기판의 표면을 처리하는 공정과, 상기 기판의 표면에 성막 처리를 행하는 공정을 포함하는 것을 특징으로 하는 전자 부품의 제조 방법을 제공한다.
본 발명의 제5 측면은, 전자 부품의 제조 방법으로서, 기판을 지지하는 지지 수단에 의해 지지된 1매의 기판 또는 상기 지지 수단에 의해 각각의 처리면의 반대면끼리가 대향하여 지지된 2매의 기판을 준비하는 공정과, 상기 기판을 사이에 끼우는 것과 같은 위치 관계로 배치된 제1 이온 소스 및 제2 이온 소스와, 상기 기판을, 기판의 면을 따른 제1 방향으로 상대적으로 이동시키는 공정과, 상기 1매의 기판의 양측의 처리면 또는 상기 2매의 기판의 각각의 상기 처리면에 대해, 상기 제1 및 제2 이온 소스로부터 이온 빔을 조사하는 공정과, 상기 기판의 표면에 성막 처리를 행하는 공정을 포함하는 것을 특징으로 하는 전자 부품의 제조 방법을 제공한다.
본 발명에 의하면, 기판의 면에 대한 표면 처리를 효율적으로 행할 수 있다.
[도 1] 도 1은 인라인형의 성막 장치의 내부 구성을 모식적으로 나타낸 상면도이다.
[도 2] 도 2는 성막 장치의 동작을 나타내는 흐름도이다.
[도 3] 도 3은 기판 처리 장치의 내부 구성을 위에서부터 본 모식도이다.
[도 4] 도 4는 기판 처리 장치의 내부 구성을 기판의 반송 방향으로 본 모식도이다.
[도 5] 도 5의 (A)~도 5의 (D)는 이온 소스의 구성을 나타내는 도면이다.
[도 6] 도 6은 바이어스 부재가 설치된 모습을 나타내는 정면도이다.
[도 7] 도 7은 빔끼리의 충돌에 의한 처리 불균일을 설명하는 도면이다.
[도 8] 도 8의 (A) 및 도 8의 (B)는 제2 실시형태의 이온 소스 배치의 예를 나타내는 도면이다.
[도 9] 도 9의 (A) 및 도 9의 (B)는 제2 실시형태의 이온 소스 배치의 예를 나타내는 도면이다.
[도 10] 도 10은 이온 빔을 기판에 수직으로 댄 경우의 과제를 설명하는 도면이다.
[도 11] 도 11의 (A)~도 11의 (C)는 제3 실시형태의 이온 소스 배치의 예를 나타내는 도면이다.
[도 12] 도 12는 제3 실시형태의 바이어스 부재의 변형예를 나타내는 도면이다.
[도 13] 도 13은 제4 실시형태의 기판 검지의 구성을 모식적으로 나타내는 도면이다.
[도 14] 도 14는 제4 실시형태의 이온 소스 제어의 일례를 나타내는 흐름도이다.
[도 15] 도 15는 제4 실시형태의 기판 검지의 구성의 변형예를 나타내는 도면이다.
[도 16] 도 16은 2매의 기판의 각각의 처리면에 이온 빔을 조사하는 모습을 나타내는 도면이다.
이하, 도면을 참조하여 본 발명의 바람직한 실시형태 및 실시예를 설명한다. 다만, 이하의 실시형태 및 실시예는 본 발명의 바람직한 구성을 예시적으로 나타낸 것에 불과하고, 본 발명의 범위는 이들 구성으로 한정되지 않는다. 또한, 이하의 설명에 있어서의, 장치의 하드웨어 구성 및 소프트웨어 구성, 처리 플로우, 제조 조건, 치수, 재질, 형상 등은 특히 특정적인 기재가 없는 한 본 발명의 범위를 이들만으로 한정하는 취지의 것이 아니다.
＜제1 실시형태＞
(성막 장치의 전체 구성)
도 1은, 본 발명의 제1 실시형태에 관한 성막 장치(1)의 전체적인 내부 구성을 모식적으로 나타낸 상면도이다. 성막 장치(1)는, 성막 처리되는 기판(2)이 수용되는 스톡실(11)과, 기판(2)의 가열 처리를 행하는 사입실(12)과, 기판(2)의 처리면에 전 처리나 성막 처리를 행하는 처리실(13)을 구비한다. 처리실(13)은, 전 처리 에리어(13A)와 성막 에리어(13B)를 포함하고 있고, 전 처리 에리어(13A)에는 성막 처리에 앞서 기판(2)의 처리면의 세정 등의 전 처리를 행하기 위한 기판 처리 장치(14)가 설치되고, 성막 에리어(13B)에는 기판(2)의 처리면에 성막 처리를 행하는 성막 처리부로서의 스퍼터 장치(15)가 설치되고 있다. 또한, 전 처리 에리어(13A)의 기판 처리 장치(14)의 전단에 설치된 공간은, 기판 처리 장치(14)에 의한 전 처리를 실시하기 전의 기판이 대기하는 공간이다. 본 실시형태의 성막 장치(1)는, 기판(2)를 지지·반송하면서 가열 ~ 전 처리 ~ 성막이라는 일련의 처리를 시행하는 이른바 인라인 형의 구성을 가지고 있다.
도 2는, 성막 장치(1)의 동작을 나타내는 흐름도이다. 스톡실(11)에는 복수 매의 기판(2)이 수용되어 있다. 그 중 처리 대상으로 되는 기판(2)이, 스톡실(11)로부터 사입실(12)로 반송되고(스텝 S101), 히터(121)에 의해 가열된다(스텝 S102). 본 실시 형태에서는, 약 10 분 정도의 가열 처리에 의해, 100℃에서 180℃ 정도까지 기판(2)을 가열한다. 그 후, 기판(2)이 사입실(12)로부터 처리실(13)의 전 처리 에리어(13A)로 반송된다(스텝 S103). 전 처리 에리어(13A)에서는, 기판 처리 장치(14)에 의해 기판(2)의 처리면에 대해 이온 빔 조사에 의한 표면 처리가 시행된다(스텝 S104). 다음으로, 기판(2)이 성막 에리어(13B)로 반송되고(스텝 S105), 스퍼터 장치(15)에 의해 기판(2)의 처리면에 대해 스퍼터링 처리가 실시된다(스텝 S106). 스퍼터링 처리에서 이용되는 타겟(151, 152)은 동종의 재료여도 되고 다른 재료여도 된다. 이상으로, 기판(2)에 대한 성막 처리가 종료한다. 처리 종료 후의 기판(2)은 스톡실(11)로 배출된다.
본 실시형태에 관한 성막 장치(1)은, 예를 들어, 전 처리를 수반하는 다양한 전극 형성에 적용 가능하다. 구체적인 예로서는, 예를 들어, FC-BGA(Flip-Chip　Ball　Grid　Array) 실장 기판용의 도금 시드막이나, SAW(Surface　Acoustic　Waｖe) 디바이스용의 메탈 적층막의 성막을 들 수 있다. 또한, LED의 본딩부에 있어서의 도전성 경질막, MLCC(Multi-Layered　Ceramic　Capacitor)의 단자부막의 성막 등도 들 수 있다. 그 밖에, 전자 부품 패키지에 있어서의 전자 쉴드막이나 칩 저항기의 단자부막의 성막에도 적용 가능하다. 기판(2)의 사이즈는 특히 한정되지 않지만, 본 실시형태에서는 200㎜ × 200㎜ 정도의 사이즈의 기판(2)을 예시한다. 또한, 기판(2)의 재료는 임의이며, 예를 들어, 폴리이미드, 유리, 실리콘, 금속, 세라믹 등의 기판이 이용된다. 본 실시형태에서는, 세라믹의 양면에 폴리이미드계의 수지 코팅이 된 기판을 이용한다.
(기판 처리 장치)
도 3 및 도 4에, 본 실시형태에 관한 기판 처리 장치(14)의 구성을 나타낸다. 도 3은 기판 처리 장치(14)의 내부 구성을 위에서부터 본 모식도이며, 도 4는 기판 처리 장치(14)의 내부 구성을 기판(2)의 반송 방향으로 본 모식도이다.
본 실시형태의 기판 처리 장치(14)는, 이온 빔 조사에 의해 기판의 표면(처리면)에 대해 세정 내지 에칭의 처리를 행하기 위한 장치이며, 개략적으로 챔버(41), 기판 지지부(지지 수단)(42), 제1 이온 소스(43a), 제2 이온 소스(43b), 제1 고압 전원(44a), 제2 고압 전원(44b), 제1 바이어스 부재(45a), 제2 바이어스 부재(45b), 제1 바이어스 전원(46a), 제2 바이어스 전원(46b) 및 제어부(47)를 구비한다. 부호 48a는 제1 이온 소스(43a)로부터 조사된 이온 빔, 부호 48b는 제2 이온 소스(43b)로부터 조사된 이온 빔을 나타낸다.
챔버(41)은 처리실(13)을 구성하는 기밀 용기이며, 도시하지 않은 배기 펌프에 의해 진공 상태 또는 감압 상태로 유지된다. 챔버(41) 전체는 전기적으로 접지 되어 있다. 기판 지지부(42)는, 기판(2)의 처리면이 연직 방향을 따르도록 기판(2)을 수직인 자세로 지지하면서, 챔버(41)의 저면에 부설된 레일 위를 이동 가능한 구조를 갖는다. 레일은 기판(2)의 표면과 평행한 방향으로 연장하여 설치되고 있고, 도시하지 않은 모터의 구동에 의해 기판 지지부(42)는 기판(2)의 표면에 평행한 방향을 따라 이동한다.
제1 이온 소스(43a) 및 제2 이온 소스(43b)는 이온 빔의 조사 수단이다. 본 실시형태에서는 2 개의 이온 소스(43a, 43b)가 기판(2)을 사이에 끼우는 것과 같은 위치 관계로 배치되어, 기판(2)의 양측의 처리면에 동시에 이온 빔을 조사 가능한 구성을 채용하고 있다. 구체적으로는, 제1 이온 소스(43a)는 기판(2)의 제1 면(20a)(여기에서는, 반송 방향을 향해 왼손측의 면을 제1 면(20a)이라고 부른다)에 이온 빔을 조사하고, 제2 이온 소스(43b)는 기판(2)의 제2 면(20b)(여기에서는, 반송 방향을 향해 오른손측의 면을 제2 면(20b)이라고 부른다)에 이온 빔을 조사한다. 또한, 이온 소스-기판 간의 거리는 약 100 ~ 200㎜로 설정되어 있다. 제1 고압 전원(44a) 및 제2 고압 전원(44b)은 각각 제1 이온 소스(43a) 및 제2 이온 소스(43b)에 애노드 전압(~수kV)을 인가하기 위한 전원이다.
제1 바이어스 부재(45a)는, 제1 이온 소스(43a)의 이온 빔의 에칭 분포를 보정(평활화)하기 위한 부재이며, 이온 빔을 둘러싸도록 배치되고 있다. 제1 바이어스 부재(45a)는, 절연 스페이서를 거쳐 챔버(41) 내벽에 고정되고 있고, 제1 바이어스 전원(46a)으로부터 수십 V 정도의 바이어스가 인가되고 있다. 또한, 제2 바이어스 부재(45b)는, 제2 이온 소스(43b)의 이온 빔의 에칭 분포를 보정(평활화)하기 위한 부재이다. 그 구성은 제1 이온 소스(43b)와 마찬가지이기 때문에 반복 설명은 생략한다.
또한, 제1 이온 소스(43a)와 제2 이온 소스(43b)는 (배치는 다르지만) 기본적인 구조는 같다. 따라서, 양자에 공통되는 설명에 대해서는 양자를 구별하지 않고 단순히 "이온 소스(43)"라고도 표기한다. 마찬가지로, 제1 면(20a)측의 구성인지 제2 면(20b)측의 구성인지를 구별할 필요가 없는 경우는, "고압 전원(44)", "바이어스 부재(45)", "바이어스 전원(46)"이라고도 표기한다.
제어부(47)는, 기판 처리 장치(14)의 각 부의 동작을 제어하기 위한 장치이다. 구체적으로, 제어부(47)는, 기판 지지부(42)의 이동, 도시하지 않은 배기 펌프의 제어, 고압 전원(44)의 제어(이온 소스(43)의 온/오프), 바이어스 전원(46)의 제어 등을 행한다.
(이온 소스)
도 5의 (A) ~ 도 5의 (C)를 참조하여, 이온 소스(43)의 상세한 구성을 설명한다. 도 5의 (A)는 이온 소스(43)의 측면도이고, 도 5의 (B)는 이온 소스(43)의 빔 조사면(단면)을 나타내는 정면도이며, 도 5의 (C)는 이온 소스(43)의 A-A 단면도이다.
이온 소스(43)는, 개략적으로 캐소드(50), 애노드(51), 자석(52)을 구비하여 구성된다. 본 실시형태에서는 캐소드(50)가 이온 소스(43)의 케이스를 겸하고 있다. 캐소드(50)와 애노드(51)는 각각 SUS에 의해 형성되고, 양자는 전기적으로 절연되어 있다. 캐소드(50)는 챔버(41)에 고정됨으로써, 전기적으로 접지되어 있다. 한편, 애노드(51)는 고압 전원(44)에 접속되고 있다. 이 구성에 있어서, 고압 전원(44)으로부터 애노드(51)에 대하여 고압이 인가되면, 케이스(캐소드(50))의 빔 조사면(55)에 설치된 출사 개구로부터 이온 빔이 출사된다. 또한 이온 소스(43)의 원리로서는, 케이스의 배면측으로부터 가스를 도입하여 케이스 내부에서 이온을 발생하는 타입과, 케이스의 외측에 존재하는 분위기 가스를 이온화 하는 타입이 있지만, 어느 것을 이용하더라도 괜찮다. 가스로서는, 아르곤 가스, 산소 가스, 질소 가스 등을 이용할 수 있다.
본 실시형태의 이온 소스(43)는, 출사 개구가 긴 길이 방향과 짧은 길이 방향을 갖도록, 약 250㎜ × 약 70㎜의 가늘고 긴 형상(라인 형상 또는 트랙 형상)의 빔 조사면(55)을 가지고 있다. 그리고, 출사 개구의 긴 길이 방향이 기판(2)의 반송 방향에 대해 교차하도록, 이온 소스(43)가 배치되고 있다. 이러한 긴 종형의 이온 소스(43)를 이용함으로써, 기판(2)의 종방향(반송 방향에 대해 직교하는 방향) 전체에 이온 빔이 조사되게 된다. 따라서, 반송 방향을 따른 1회의 빔 주사로 기판(2)의 전체 면에 대해 빔을 조사할 수 있어, 표면 처리의 고속화(생산성 향상)를 도모할 수 있다.
그런데, 도 5의 (D)는, 이온 소스(43)로부터 출사되는 이온 빔의 긴 길이 방향의 에칭 분포(강도 분포)를 나타내고 있다. 동 도면에 도시된 바와 같이, 이온 빔의 긴 길이 방향의 강도는 균일하지 않고, 이온 소스(43)의 자장 설계에 따라, 점선(56)과 같이 중앙 부분의 강도가 크게 되거나, 실선(57)과 같이 중앙 부분의 강도가 작아지게 되는 분포를 취한다. 도 5의 (D)와 같은 에칭 분포의 치우침이 있으면, 기판(2)의 에칭량에 불균일이 생기기 때문에 바람직하지 않다. 이에, 바이어스 부재(45)에 의해 에칭 분포의 치우침을 보정하는 것이 바람직하다.
(바이어스 부재)
도 6은, 바이어스 부재(45)가 설치된 모습을 나타내는 정면도이다. 동 도면과 같이, 바이어스 부재(45)는, 사각형의 틀로 이루어지고, 이온 소스(43)의 빔 조사면(55)으로부터 출사되는 이온 빔의 주위를 둘러싸도록 설치된다(빔 조사면(55)과 바이어스 부재(45)는 수 ㎜ 정도의 간극을 두고 배치된다). 바이어스 부재(45)는, 도전성을 갖는 재질이면 어떠한 재료로 형성해도 좋다. 전형적으로는 금속 재료를 이용하면 좋고, 틀의 강성을 고려하면 SUS 등을 바람직하게 이용할 수 있다. 본 실시형태에서는, 판 두께 약 1 ㎜의 SUS판을 접어 구부림으로써 바이어스 부재(45)가 형성되고 있다.
여기서, 이온 소스(43)의 에칭 분포가 도 5의 (D)의 점선(56)과 같은 경우에는, 이온 빔(플러스 이온)과 반발하도록, 바이어스 부재(45)에 플러스 바이어스를 건다. 이에 의해, 단부의 빔이 수속되고, 단부의 빔 강도가 증가하기 때문에, 에칭 분포가 평활화된다. 한편, 이온 소스(43)의 에칭 분포가 도 5의 (D)의 실선(57)과 같은 경우에는, 바이어스 부재(45)에 마이너스 바이어스를 걸면 된다. 이에 의해, 단부의 빔이 발산하고, 단부의 빔 강도가 낮아지기 때문에, 에칭 분포가 평활화된다. 이와 같이, 바이어스 부재(45)에 의해 이온 빔의 에칭 분포의 치우침을 보정함으로써, 에칭량의 불균일을 억제하여, 균일한 표면 처리를 실현할 수 있다.
(표면 처리의 흐름)
이온 빔 조사에 의한 표면 처리(스텝 S104)의 상세를 설명한다. 기판(2)이 처리실(13)의 전 처리 에리어(13A)로 반송되면, 제어부(47)가 제1 고압 전원(44a) 및 제2 고압 전원(44b)을 제어하여, 제1 이온 소스(43a) 및 제2 이온 소스(43b)의 빔 조사를 개시한다. 그 상태에서, 제어부(47)가 기판 지지부(42)를 일정 속도로 이동시켜, 기판(2)을 이온 빔에 통과시킨다.
이러한 방법에 의해, 기판(2)의 제1 면(20a)과 제2 면(20b)의 양쪽 모두에 이온 빔이 조사되어 기판(2)의 양면을 동시에 표면 처리할 수 있다. 따라서, 종래와 같이 고정 기판의 양면을 처리하는 방법에 비해, 생산성이 높은 처리가 실현될 수 있다. 또한, 본 실시형태와 같이 빔 주사를 채용함으로써, 기판(2)의 면적보다 작은 조사 범위의 이온 빔으로 기판 전체의 처리를 행할 수 있기 때문에, 이온 소스(43)의 소형화, 나아가 장치 전체의 소형화를 도모할 수 있다. 또한, 본 실시형태와 같이, 기판(2)의 처리면이 연직 방향을 따르는 것과 같은 자세로 기판(2)을 지지하고, 처리면에 대해 수평 방향으로 이온 빔을 조사하는 구성을 채용함으로써, 에칭에 의해 깎여진 파티클이 중력에 의해 낙하하여, 기판(2)의 처리면에 잔류하지 않기 때문에, 파티클의 잔류에 의한 처리 불균일의 발생을 방지할 수 있다고 하는 이점도 있다.
＜제2 실시형태＞
제1 실시형태와 같이, 기판(2)를 이동시키면서 기판(2)의 양측으로부터 이온 빔을 조사하는 방법을 채용한 경우, 빔끼리의 충돌에 의한 처리 불균일이 발생할 우려가 있다. 예를 들어 도 7에 도시한 바와 같이, 기판(2)가 이온 빔의 조사 범위를 통과한 후, 제1 이온 소스(43a)의 이온 빔(48a)과 제2 이온 소스(43b)의 이온 빔(48b)이 직접 맞닿아 버리면, 그 충돌 부분(70)에 있어서의 플라즈마가 불안정한 상태가 되고, 주위의 플라즈마에도 영향을 주어, 기판 표면에 대한 에칭량에 편차가 생기는 것이다. 제2 실시형태는, 이러한 과제를 해결하기 위한 것으로, 빔끼리의 충돌에 의한 처리 불균일을 경감하도록, 제1 이온 소스(43a)와 제2 이온 소스(43b)의 배치를 고안한 점에 특징을 갖는다.
도 8의 (A)는, 제2 실시형태에 관한 이온 소스 배치의 일례를 나타내는 도면이다. 도 8의 (A)에 있어서, 제1 이온 소스(43a)와 제2 이온 소스(43b)의 중간에 위치하고, 또한, 기판(2)의 반송 방향에 평행한 가상면(80)을 고려한다. 본 예의 경우, 가상면(80)은, 기판(2)의 두께 방향의 중간점을 통과하고, 또한, 기판(2)과 평행한 면이 된다. 또한, 제1 이온 소스(43a)의 이온 빔과 가상면(80)이 교차하는 영역을 제1 단면(81), 제2 이온 소스(43b)의 이온 빔과 가상면(80)이 교차하는 영역을 제2 단면(82)이라고 한다. 제1 단면(81)은 제1 이온 소스(43a)의 이온 빔의 가상면(80)에 있어서의 조사 영역을 나타내고, 제2 단면(82)는 제2 이온 소스(43b)의 이온 빔의 가상면(80)에 있어서의 조사 영역을 나타내고 있다(또한, 이온 빔은 엄밀하게는 확산을 가질지도 모르지만, 여기서는 이온 소스의 기하학적인 배치를 규정하는 것이 목적이기 때문에, 이온 빔을 확산을 갖지 않는 평행 빔으로 가정하여 생각한다. 빔의 외연 부분(펼쳐진 부분)은 빔의 중심 부분에 비해 강도가 저하하여, 가령 빔의 외연끼리가 충돌하였다 하더라도 그 영향은 작기 때문에 평행 빔이라고 가정하여 생각하더라도 지장은 없다). 도 8의 (B)는, 가상면(80)과 각 이온 빔의 단면(81, 82)을 모식적으로 나타내는 도면이다.
본 실시형태에서는, 도 8의 (B)에 도시한 바와 같이, 제1 단면(81)과 제2 단면(82)이 가상면(80) 상에서 다른 위치가 되도록, 제1 이온 소스(43a)와 제2 이온 소스(43b)를 배치한다. 이와 같이 2 개의 이온 소스(43a, 43b)를 배치함으로써, 기판(2)이 존재하지 않는 상태에 있어서의 빔끼리의 충돌 범위를 작게 할 수 있다. 따라서, (도 7의 상태와 비교하여) 빔끼리의 충돌에 기인하는 처리 불균일을 경감할 수 있다.
여기서, 제1 단면(81)과 제2 단면(82)과의 겹침은 가능한 한 작은 것이 바람직하다. 빔끼리의 충돌 범위가 작을수록 처리 불균일의 경감 효과가 높다고 기대할 수 있기 때문이다. 예를 들어, 제1 단면(81)과 제2 단면(82)과의 겹침 면적이 제1 단면(81)의 면적의 1/2보다 작은 것이 바람직하고, 1/4보다 작은 것이 보다 바람직하고, 1/8보다 작은 것이 더욱 더 바람직하다. 그리고, 가장 바람직하게는, 제1 단면(81)과 제2 단면(82)이 가상면(80) 상에서 이격되어 있는(즉, 전혀 겹치지 않는) 구성이 좋다. 도 9의 (A) 및 도 9의 (B)는, 제1 단면(81)과 제2 단면(82)이 완전히 이격된 이온 소스 배치의 예이다. 이 구성에 의하면, 기판(2)이 존재하지 않는 상태에 있어서도 빔끼리의 충돌이 발생하지 않기 때문에, 전술한 바와 같은 빔끼리의 충돌에 기인하는 처리 불균일은 발생하지 않고, 고품질의 표면 처리를 실현할 수 있다.
＜제3 실시형태＞
도 10과 같이 이온 빔(48)을 기판(2)에 대해 수직으로 댄 경우, 에칭에 의해 깎여진 파티클(100)이 이온 소스(43)의 방향으로 비산하여, 이온 소스(43)에 부착해 버릴 가능성이 있다. 제3 실시형태는, 이러한 과제를 감안한 것으로, 기판(2)으로부터 비산한 파티클(100)의 부착을 억제하기 위한 구조에 특징을 갖는다.
도 11의 (A)는, 제3 실시형태에 관한 이온 소스 배치의 일례를 나타내는 도면이다. 도면으로부터 알 수 있듯이, 본 실시형태에서는, 이온 소스(43a, 43b)를 기판(2)에 대해 경사지게 한다(즉, 이온 빔을 기판(2)에 대해 비수직으로 댄다). 이러한 배치를 취함으로써, 이온 빔의 입사 방향과는 반대 방향으로 파티클(110)이 비산하도록 되기 때문에, 이온 소스(43a, 43b)로의 파티클(110)의 부착을 억제할 수 있다. 또한, 이온 빔을 기판(2)에 대해 비스듬하게 대는 것에 의해, 에칭량의 향상, 즉, 표면 처리의 효율을 향상할 수 있다고 하는 부가적인 효과도 있다. 나아가, 도 11의 (A)와 같이 이온 빔을 성막 에리어(13B)측으로 향하게 한 경우, 비산한 파티클(110)이 사입실(12)에 침입하거나, 사입실(12)과 처리실(13)의 사이의 구조물(문 등)에 부착하거나 하는 것을 방지할 수 있다고 하는 효과도 있다.
또한, 이온 빔을 기판(2)에 대해 어느 방향으로 경사지게 하더라도, 상술한 파티클의 부착 방지와 표면 처리의 효율 향상의 효과를 얻을 수는 있다. 다만, 본 실시형태와 같이 라인 형상의 이온 소스(43)를 이용하고 있는 경우에는, 긴 길이 방향의 축 주위로 이온 소스(43)를 회전시키도록 이온 빔을 경사지게 하는 것이 바람직하다. 바꾸어 말하면, 이온 빔(의 축)과 기판(2)의 반송 방향(의 축)으로 펼쳐지는 평면이 기판(2)의 표면과 수직이 되고, 또한, 이온 빔이 기판(2)의 표면에 대해 비수직으로 닿도록, 이온 빔을 경사지게 하면 좋다. 이와 같이 경사지게 함으로써, 기판(2)의 표면에 조사되는 빔 강도의 치우침을 억제하여, 처리 불균일을 억제할 수 있기 때문이다.
도 11의 (B)는, 이온 소스 배치의 다른 예이다. 도 11의 (B)에서는, 이온 빔을 사입실(12) 측으로 향하게 하고 있다. 이 구성에서도, 도 11의 (A)와 같이, 파티클의 부착 방지와 표면 처리의 효율 향상의 효과를 얻을 수 있다. 이에 더하여, 비산한 파티클(110)이 성막 에리어(13B)에 침입하거나 타겟(151)에 부착하거나 하는 것을 방지할 수 있다고 하는 효과도 있다.
도 11의 (C)는, 이온 소스 배치의 다른 예이다. 도 11의 (C)에서는, 제1 이온 소스(43a)와 제2 이온 소스(43b)를 역방향으로 경사지게 하고 있다. 이 구성에서도, 도 11의 (A)와 같이, 파티클의 부착 방지와 표면 처리의 효율 향상의 효과를 얻을 수 있다.
도 12는, 바이어스 부재의 변형예이다. 이 예에서는, 바이어스 부재(45)의 일부분을 연장하여 설치하고, 그 연장하여 설치된 부분에 의해 파티클이 비산할 수 있는 에리어를 커버하고 있다. 도 12의 예의 경우는, 이온 빔이 반송 방향의 하류 측을 향하도록 이온 소스(43)를 경사지게 하고 있으므로, 바이어스 부재(45)의 반송 방향 하류 측에 판 형상의 연장 설치 부분(120)을 설치하고 있다. 이러한 구성에 의해, 바이어스 부재(45)가 이른바 방착 부재로서의 역할도 담당하여, 파티클이 기판 처리 장치(14) 내의 구조물에 부착하는 것을 막을 수 있다.
＜제4 실시형태＞
도 13 및 도 14를 참조하여, 제4 실시형태를 설명한다. 본 실시형태에서는, 빔 조사 범위에 기판이 존재하지 않는 경우에 이온 빔의 조사를 정지함으로써, 빔끼리의 충돌의 발생을 방지하는 것이다. 도 13은 제4 실시형태의 기판 처리 장치(14)에 있어서의 기판 검지의 구성을 모식적으로 나타내는 도면이고, 도 14는 제4 실시형태의 이온 소스 제어의 일 예를 나타내는 흐름도이다.
도 13에 도시한 바와 같이, 전 처리 에리어(13A) 내의 기판(2)의 반송 경로 상에, 기판(2)(또는 기판 지지부(42))의 유무를 검지하기 위한 위치 센서가 4개 설치되어 있다. 위치 센서(131)는 제1 이온 소스(43a)를 온하기 위한 센서이며, 위치 센서(132)는 제2 이온 소스(43b)를 온하기 위한 센서이다. 또한, 위치 센서(133)은 제1 이온 소스(43a)를 오프하기 위한 센서이며, 위치 센서(134)는 제2 이온 소스(43b)를 오프하기 위한 센서이다.
기판(2)이 전 처리 에리어(13A)로 반입된 시점(초기 상태)에서는, 제1 이온 소스(43a)도 제2 이온 소스(43b)도 오프로 되어 있는 것으로 한다. 제어부(47)는, 1번째의 위치 센서(131)에 의해 기판(2)의 선단을 검지하면(스텝 S140), 제1 이온 소스(43a)만을 온으로 한다(스텝 S141). 이 때, 제2 이온 소스(43b)는 오프이기 때문에, 이온 빔의 충돌이 발생할 일은 없다. 다음으로, 제어부(47)는 2번째의 위치 센서(132)에 의해 기판(2)의 선단을 검지하면(스텝 S142), 제2 이온 소스(43b)를 온으로 한다(스텝 S143). 이 시점에서는, 제1 이온 소스(43a)로부터의 이온 빔은 기판(2)에 의해 차단되고, 제2 이온 소스(43b)측으로는 새지 않기 때문에, 이온 빔의 충돌이 발생할 일은 없다.
그 후, 제어부(47)는, 3번째의 위치 센서(133)에 의해 기판(2)의 선단을 검지하면(스텝 S144), 제1 이온 소스(43a)를 오프로 한다(스텝 S145). 나아가, 제어부(47)는, 4번째의 위치 센서(134)에 의해 기판(2)의 선단을 검지하면(스텝 S146), 제2 이온 소스(43b)를 오프로 한다(스텝 S147). 이러한 정지 제어에 의해, 기판(2)의 후단이 제2 이온 소스(43b)의 빔 조사 범위로부터 벗어나기 전에 제1 이온 소스(43a)가 정지하기 때문에, 이온 빔의 충돌이 발생할 일은 없다.
본 실시형태의 구성에 의하면, 빔끼리의 충돌에 의한 표면 처리에의 영향을 가급적 방지할 수 있다. 또한, 쓸데없는 빔 조사가 없어지므로, 소비 전력의 저감 및 이온 소스의 열화 방지에도 효과가 있다. 나아가, 기판(2)이 존재하지 않을 때에 빔 조사를 정지함으로써, 기판 처리 장치(14) 내의 구조물에 이온 빔이 닿는 일이 없어지므로, 기판 처리 장치(14) 내의 구조물의 열화 방지에도 효과가 있다.
또한, 제4 실시형태에서는 4개의 위치 센서를 설치하였지만, 도 15와 같이, 이온 소스(43)의 온 용의 위치 센서(151)와 오프 용의 위치 센서(152)의 2개의 위치 센서를 설치하는 구성으로 하여도 된다. 이 경우, 제어부(47)는, 1번째의 위치 센서(151)로 기판(2)의 선단을 검지한 타이밍에서 제1 이온 소스(43a)와 제2 이온 소스(43b)의 양쪽 모두를 온으로 한다. 또한, 2번째의 위치 센서(152)로 기판(2)의 선단을 검지한 타이밍에서 2개의 이온 소스(43a, 43b)를 동시에 오프시킨다. 이러한 구성 및 제어에 의하더라도, 쓸데없는 빔 조사를 줄일 수 있기 때문에, 소비 전력의 저감, 이온 소스나 기판 처리 장치(14) 내의 구조부의 열화 방지 등의 효과를 얻을 수 있다.
＜기타＞
제1 내지 제4 실시형태를 예시하여 본 발명의 바람직한 구체예를 설명하였으나, 본 발명의 범위는 이들 구체예로 한정되지 않고, 그 기술 사상의 범위 내에서 적의 변형할 수 있다. 예를 들어, 제1 내지 제4 실시형태에서 설명한 구성이나 제어 내용에 관하여는, 기술적인 모순이 없는 한 서로 조합하여도 된다.
또한, 상기 실시형태에서는, 이온 소스(43)의 앞쪽에 바이어스 부재(45)를 설치하였으나, 이온 빔의 강도 분포가 특별히 문제없으면, 바이어스 부재(45)는 설치하지 않아도 된다. 또한, 상기 실시형태에서는, 기판 지지부(42)에 1매의 기판을 지지시키고, 1매의 기판의 양면에 이온 빔을 조사하는 구성을 예시하였으나, 본 발명의 기판 처리 장치는 1매의 기판의 양측의 처리면을 동시에 처리하는 용도뿐만 아니라, 2매의 기판의 각각의 처리면을 동시에 처리하는 용도에도 이용할 수 있다. 예를 들어, 도 16에 도시한 바와 같이, 기판(2a, 2b) 각각의 처리면(20a, 20b)이 외측(이온 소스측)을 향하고, 이면(처리면의 반대면)(21a, 21b)이 대향하도록, 2매의 기판(2a, 2b)을 기판 지지부(42)에 설치하고, 일방의 기판(2a)의 한쪽 처리면(20a)과 타방의 기판(2b)의 한쪽 처리면(20b)의 2개의 면에 이온 빔을 조사하여도 된다. 이는, 기판 지지부(42)의 기판 홀더의 구조를 바꾸는 것으로 충분하다. 또한, 도 16에서는 2매의 기판(2a, 2b)을 평행하게 설치하고 있으나, 각각의 처리면(20a, 20b)이 대응하는 이온 소스 측을 향하게 되어 있으면, 2매의 기판(2a, 2b)이 비평행한 상태로 기판 지지부(42)에 설치되어도 상관없다. 또한, 상기 실시형태에서는, 기판 지지부(42)에 의해 기판을 세로로 하여 지지하였으나, 기판의 지지 자세는 이에 한정되지 않는다. 예를 들어, 기판을 횡으로 하여 지지하여도 되고, 비스듬하게 지지하여도 된다. 또한, 상기 실시형태에서는, 이온 소스(43)를 고정하고 기판 지지부(42)를 이동시키는 구성으로 하였으나, 기판 지지부(42)를 고정하고 이온 소스(43)를 이동시켜도 되고, 기판 지지부(42)와 이온 소스(43)의 양쪽 모두를 이동시켜도 된다. 또한, 상기 제3 실시형태에서는, 2개의 이온 소스(43)를 함께 경사지게 배치하였으나, 어느 쪽 한쪽만을 경사지게 하는 구성이어도 상관없다.
또한, 본 명세서에 있어서, "평행"이라는 용어는, 특별히 다른 언급 또는 기술적인 제약이나 모순이 없는 한, 수학적으로 엄밀한 평행(즉, 2개의 면 또는 선의 사이의 각도가 0도인 상태)만을 의미하는 것이 아니라, 2개의 면 또는 선 사이에 소정의 각도(예를 들어, 30도보다 작은 각도)가 있는 상태를 포함하는 것이다. 마찬가지로, "수직"이나 "직교"라는 용어는, 2개의 면 또는 선 사이의 각도가 90도인 상태뿐만 아니라, 90도로부터 소정의 각도만큼만 벗어난 상태(예를 들어, 90도±30도의 범위)를 포함한다. 마찬가지로, "연직"이라는 용어는, 중력 방향과 일치하는 상태뿐만 아니라, 중력 방향으로부터 소정의 각도만큼 벗어난 상태를 포함한다. 마찬가지로, "수평"이라는 용어는, 중력 방향과 90도로 교차하는 상태뿐만 아니라, 90도로부터 소정의 각도만큼 벗어난 상태를 포함한다.
1: 성막 장치
2: 기판
14: 기판 처리 장치
42: 기판 지지부
43, 43a, 43b: 이온 소스
45, 45a, 45b: 바이어스 부재
47: 제어부
48, 48a, 48b: 이온 빔

Claims (17)

  1. 기판을 지지하는 지지 수단과,
    상기 기판을 사이에 끼우는 것과 같은 위치 관계로 배치된 제1 이온 소스 및 제2 이온 소스와,
    상기 지지 수단에 의해 지지된 1매의 기판 또는 상기 지지 수단에 의해 각각의 처리면의 반대면끼리가 대향하여 지지된 2매의 기판과, 상기 제1 및 제2 이온 소스를, 기판의 면을 따른 제1 방향으로 상대적으로 이동시키면서, 상기 1매의 기판의 양측의 처리면 또는 상기 2매의 기판의 각각의 상기 처리면에 대하여, 상기 제1 및 제2 이온 소스로부터 이온 빔을 조사하는 제어를 행하는 제어 수단
    을 포함하는 것을 특징으로 하는 기판 처리 장치.
  2. 제1항에 있어서,
    상기 제1 이온 소스와 상기 제2 이온 소스의 중간에 위치하고, 또한, 상기 제1 방향에 평행한 가상면을 고려하였을 때,
    상기 제1 이온 소스의 이온 빔의 상기 가상면에 있어서의 조사 영역과, 상기 제2 이온 소스의 이온 빔의 상기 가상면에 있어서의 조사 영역이, 상기 가상면 상에서 다른 위치가 되도록, 상기 제1 및 제2 이온 소스가 배치되어 있는 것을 특징으로 하는 기판 처리 장치.
  3. 제2항에 있어서,
    상기 제1 이온 소스의 이온 빔의 상기 가상면에 있어서의 단면과, 상기 제2 이온 소스의 이온 빔의 상기 가상면에 있어서의 단면이, 상기 가상면 상에서 이격되도록, 상기 제1 및 제2 이온 소스가 배치되어 있는 것을 특징으로 하는 기판 처리 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 및 제2 이온 소스의 출사 개구는 긴 길이 방향과 짧은 길이 방향을 포함하고, 그 긴 길이 방향이 상기 제1 방향과 교차하도록 배치되어 있는 것을 특징으로 하는 기판 처리 장치.
  5. 제4항에 있어서,
    상기 제1 및 제2 이온 소스의 상기 긴 길이 방향의 폭은, 상기 제1 방향에 직교하는 방향의 상기 기판의 폭보다 큰 것을 특징으로 하는 기판 처리 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 및 제2 이온 소스 중 적어도 한쪽은, 이온 빔이 상기 기판에 대해 비수직으로 조사하도록 배치되어 있는 것을 특징으로 하는 기판 처리 장치.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 및 제2 이온 소스의 출사 개구는 긴 길이 방향과 짧은 길이 방향을 포함하고,
    상기 제1 및 제2 이온 소스 중 적어도 한쪽은, 이온 빔의 긴 길이 방향이 상기 기판에 수직으로 조사하고, 또한, 해당 이온 빔의 짧은 길이 방향이 상기 기판에 대해 비수직으로 조사하도록, 배치되어 있는 것을 특징으로 기판 처리 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 및 제2 이온 소스 각각으로부터 출사되는 이온 빔의 주위를 둘러싸도록 배치되고, 또한, 바이어스가 인가되고 있는 바이어스 부재를 더 포함하는 것을 특징으로 하는 기판 처리 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 기판의 유무를 검지하는 검지 수단을 더 포함하고,
    상기 제어 수단은, 상기 검지 수단의 검지 결과에 기초하여, 상기 제1 이온 소스의 이온 빔의 조사 범위에 상기 기판이 존재하지 않는다고 판단한 경우, 상기 제1 이온 소스로부터의 이온 빔의 조사를 오프로 하고, 상기 검지 수단의 검지 결과에 기초하여, 상기 제2 이온 소스의 이온 빔의 조사 범위에 상기 기판이 존재하지 않는다고 판단한 경우, 상기 제2 이온 소스로부터의 이온 빔의 조사를 오프로 하는 것을 특징으로 하는 기판 처리 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 지지 수단은, 상기 기판의 상기 처리면이 연직 방향을 따르도록 상기 기판을 지지하는 것을 특징으로 하는 기판 처리 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 및 제2 이온 소스는 고정 배치되어 있고,
    상기 지지 수단은 이동 가능한 것을 특징으로 하는 기판 처리 장치.
  12. 기판을 지지하는 지지 수단과,
    상기 기판을 사이에 끼우는 것과 같은 위치 관계로 배치된 제1 이온 소스 및 제2 이온 소스를 구비한 기판 처리 장치의 제어 방법으로서,
    상기 지지 수단에 의해 지지된 1매의 기판 또는 상기 지지 수단에 의해 각각의 처리면의 반대면끼리가 대향하여 지지된 2매의 기판과, 상기 제1 및 제2 이온 소스를, 기판의 면을 따른 제1 방향으로 상대적으로 이동시키는 공정과,
    상기 1매의 기판의 양측의 처리면 또는 상기 2매의 기판의 각각의 상기 처리면에 대해, 상기 제1 및 제2 이온 소스로부터 이온 빔을 조사하는 제어를 행하는 공정
    을 포함하는 것을 특징으로 하는 기판 처리 장치의 제어 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 기재된 기판 처리 장치와,
    상기 기판 처리 장치에 의해 처리된 기판의 표면에 성막 처리를 행하는 성막 처리부를 포함하는 것을 특징으로 하는 성막 장치.
  14. 전자 부품의 제조 방법으로서,
    제1항 내지 제12항 중 어느 한 항에 기재된 기판 처리 장치에 의해, 상기 전자 부품이 실장되는 기판의 표면을 처리하는 공정과,
    상기 기판의 표면에 성막 처리를 행하는 공정
    을 포함하는 것을 특징으로 하는 전자 부품의 제조 방법.
  15. 전자 부품의 제조 방법으로서,
    기판을 지지하는 지지 수단에 의해 지지된 1매의 기판 또는 상기 지지 수단에 의해 각각의 처리면의 반대면끼리가 대향하여 지지된 2매의 기판을 준비하는 공정과,
    상기 기판을 사이에 끼우는 것과 같은 위치 관계로 배치된 제1 이온 소스 및 제2 이온 소스와, 상기 기판을, 기판의 면을 따른 제1 방향으로 상대적으로 이동시키는 공정과,
    상기 1매의 기판의 양측의 처리면 또는 상기 2매의 기판의 각각의 상기 처리면에 대해, 상기 제1 및 제2 이온 소스로부터 이온 빔을 조사하는 공정과,
    상기 기판의 표면에 성막 처리를 행하는 공정
    을 포함하는 것을 특징으로 하는 전자 부품의 제조 방법.
  16. 제15항에 있어서,
    상기 지지 수단은, 상기 기판의 상기 처리면이 연직 방향을 따르도록 상기 기판을 지지하는 것을 특징으로 하는 전자 부품의 제조 방법.
  17. 제15항 또는 제16항에 있어서,
    상기 기판은, 세라믹의 표면에 수지 코팅이 된 기판인 것을 특징으로 하는 전자 부품의 제조 방법.
KR1020180125039A 2018-03-27 2018-10-19 기판 처리 장치 및 그 제어 방법, 성막 장치, 전자 부품의 제조 방법 KR20190113503A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018060349A JP6567119B1 (ja) 2018-03-27 2018-03-27 基板処理装置及びその制御方法、成膜装置、電子部品の製造方法
JPJP-P-2018-060349 2018-03-27

Publications (1)

Publication Number Publication Date
KR20190113503A true KR20190113503A (ko) 2019-10-08

Family

ID=67766653

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180125039A KR20190113503A (ko) 2018-03-27 2018-10-19 기판 처리 장치 및 그 제어 방법, 성막 장치, 전자 부품의 제조 방법

Country Status (2)

Country Link
JP (1) JP6567119B1 (ko)
KR (1) KR20190113503A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7382809B2 (ja) * 2019-12-02 2023-11-17 キヤノントッキ株式会社 成膜方法及び成膜装置
JP7471074B2 (ja) * 2019-12-02 2024-04-19 キヤノントッキ株式会社 成膜方法及び成膜装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008117753A (ja) 2006-10-12 2008-05-22 Tdk Corp イオンガン、イオンビームエッチング装置、イオンビームエッチング設備、エッチング方法及び磁気記録媒体の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61163270A (ja) * 1985-01-12 1986-07-23 Nissin Electric Co Ltd イオン蒸着薄膜形成装置
JPS62287068A (ja) * 1986-06-06 1987-12-12 Nissin Electric Co Ltd イオンビ−ム蒸着装置
JPH01195274A (ja) * 1988-01-29 1989-08-07 Nippon Steel Corp 薄膜の連続形成装置
JPH05263245A (ja) * 1992-03-19 1993-10-12 Hitachi Ltd インライン式イオンビーム処理システム
KR19990047679A (ko) * 1997-12-05 1999-07-05 박호군 이온 빔을 이용한 재료의 표면 처리 장치
JP3433703B2 (ja) * 1999-09-03 2003-08-04 日新電機株式会社 イオン源装置及び真空処理装置
JP2002313825A (ja) * 2001-04-12 2002-10-25 Sony Corp ベアチップ実装方法及びベアチップ処理装置
SG155128A1 (en) * 2008-02-08 2009-09-30 Applied Materials Inc Photovoltaic device comprising a sputter deposited passivation layer as well as a method and apparatus for producing such a device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008117753A (ja) 2006-10-12 2008-05-22 Tdk Corp イオンガン、イオンビームエッチング装置、イオンビームエッチング設備、エッチング方法及び磁気記録媒体の製造方法

Also Published As

Publication number Publication date
JP6567119B1 (ja) 2019-08-28
JP2019173066A (ja) 2019-10-10

Similar Documents

Publication Publication Date Title
US5415753A (en) Stationary aperture plate for reactive sputter deposition
KR100472811B1 (ko) 막두께제어장치및그방법
US20080073557A1 (en) Methods and apparatuses for directing an ion beam source
TWI593819B (zh) Sputtering method
KR20190113503A (ko) 기판 처리 장치 및 그 제어 방법, 성막 장치, 전자 부품의 제조 방법
WO2020021831A1 (ja) プラズマ発生装置
CN109957752B (zh) 基板处理装置及其控制方法、成膜装置、电子零件的制造方法
KR20150091996A (ko) 성막 방법
CN109972102B (zh) 溅射成膜装置和溅射成膜方法
KR102660385B1 (ko) 성막 방법 및 성막 장치
US8148698B2 (en) Charged particle beam writing apparatus
KR20230149721A (ko) 에칭 장치
KR102500133B1 (ko) 성막 방법 및 성막 장치
US11017978B2 (en) Ion implanter and beam park device
KR101376837B1 (ko) 아크 이온 플레이팅 장치
KR101641169B1 (ko) 성막장치
KR102135219B1 (ko) 수직형 로딩 구조와 이온 빔 전처리 모듈이 구비된 마스크 프레임용 코팅 시스템
TWI523964B (zh) 連續式濺鍍設備
KR102478688B1 (ko) 이온빔 조사 장치의 클리닝 방법
KR102365614B1 (ko) 기판 홀더, 성막 장치, 및 기판처리장치
KR960000403Y1 (ko) 스퍼터링 박막 형성장치
JPH0419953A (ja) イオンビーム照射装置及びイオンビーム源
JP4640457B2 (ja) スパッタリング装置
TW201835364A (zh) 濺鍍裝置及電極膜之製造方法
JP2019533293A (ja) 粒子線を用いて基板の表面を処理する方法及び装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal