WO2022239956A1 - 3차원 플래시 메모리의 동작 방법 - Google Patents

3차원 플래시 메모리의 동작 방법 Download PDF

Info

Publication number
WO2022239956A1
WO2022239956A1 PCT/KR2022/004191 KR2022004191W WO2022239956A1 WO 2022239956 A1 WO2022239956 A1 WO 2022239956A1 KR 2022004191 W KR2022004191 W KR 2022004191W WO 2022239956 A1 WO2022239956 A1 WO 2022239956A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
vertical channel
flash memory
pattern
word lines
Prior art date
Application number
PCT/KR2022/004191
Other languages
English (en)
French (fr)
Inventor
송윤흡
심재민
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020210062345A external-priority patent/KR102624193B1/ko
Priority claimed from KR1020210086288A external-priority patent/KR102603208B1/ko
Priority claimed from KR1020210116981A external-priority patent/KR102633429B1/ko
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Publication of WO2022239956A1 publication Critical patent/WO2022239956A1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels

Definitions

  • the following embodiments relate to a method of operating a three-dimensional flash memory, and more specifically, to an incremental step pulse programming (ISSP)-based program operating method, an improved program operating method, and a program operating method with an extended memory window.
  • ISSP incremental step pulse programming
  • a flash memory device is an electrically erasable programmable read only memory (EEPROM) by electrically controlling input and output of data by Fowler-Nordheimtunneling or hot electron injection.
  • EEPROM electrically erasable programmable read only memory
  • Such a flash memory device uses an incremental step pulse programming (ISPP) method to solve a problem of deterioration of program characteristics as program operations are repeated.
  • ISPP incremental step pulse programming
  • the ISPP method is a program method in which a program voltage is increased and applied by a step voltage of a predetermined size as the program operation is repeated. As shown in FIG.
  • the program voltage Vpgm2 obtained by adding the step voltage ⁇ V to the program voltage Vpgm1 applied in the program operation is applied, and the step voltage ( ⁇ V) is applied to the program voltage Vpgm2 applied in the second program operation in the third program operation.
  • the program voltage Vpgm3 to which V) is added is applied.
  • the step voltage ( ⁇ V) which is the difference between the previous program voltage applied in the previous program operation and the current program voltage to be applied in the current program operation, is always maintained constant regardless of repetition of the program operation.
  • this conventional ISPP method has a limit in that it cannot prevent deterioration of program characteristics according to the degree of nitride trap of ONO used as a data storage pattern even if the program voltage is increased as the program operation is repeated.
  • the following embodiments intend to propose a technique to overcome the limitations of the existing ISPP scheme.
  • the 3D flash memory has recently been trending toward high-level and integration, and as a result of the high-level and high-level integration, a disadvantage in that a program operation speed is lowered and a problem in that a cell current is lowered has emerged. Accordingly, in order to solve the above disadvantages, a method of applying a higher value of the program voltage (Vpgm) than the conventional one has been proposed, but the method imposes a burden on the circuit of the 3D flash memory and is accompanied by problems that adversely affect memory reliability. .
  • Vpgm program voltage
  • Embodiments propose a program operation method of a 3D flash memory using an improved ISPP method in order to overcome the limitations of the existing ISPP method.
  • one embodiment proposes a program operation method of a 3D flash memory in which a step voltage is increased as the program operation is repeated.
  • embodiments of the present invention provide a 3D flash memory using a relatively low program voltage by applying a negative voltage to a bit line of a selected cell string in order to solve a problem caused by a high program voltage, a program operation method thereof, and An electronic system including this is proposed.
  • one embodiment proposes a 3D flash memory that applies a positive voltage to a back gate included in a vertical channel pattern in order to improve cell current, a read operation method thereof, and an electronic system including the same.
  • the embodiments are a layer formed of a charge trap nitride layer of ONO (Tunneling Oxide-Charge trap Nitride-Blocking Oxide) and a ferroelectric material as a data storage element.
  • ONO Treatment Oxide-Charge trap Nitride-Blocking Oxide
  • ferroelectric material as a data storage element.
  • word lines extending in a horizontal direction on a substrate and spaced apart in a vertical direction are arranged; and cell strings passing through the word lines and extending in the vertical direction, each of the cell strings extending in the vertical direction while covering a data storage pattern extending in the vertical direction and an inner wall of the data storage pattern.
  • a program operation method of a 3D flash memory comprising a vertical channel pattern formed, and the data storage pattern and the vertical channel pattern constitute memory cells corresponding to the word lines, wherein among the word lines and applying a program voltage, wherein the program voltage has a value obtained by adding a step voltage to a previous program voltage applied in a previous program operation, to a selected word line corresponding to a target memory cell, wherein the step voltage is It may be characterized in that it increases as it is repeated.
  • the step voltage may be maintained constant for each program voltage range and then increased when the program voltage range changes.
  • the step voltage at which the program voltage is increased may be continuously increased in proportion to repetition of the program operation.
  • word lines extending in a horizontal direction on a substrate and spaced apart in a vertical direction are arranged; and cell strings passing through the word lines and extending in the vertical direction, each of the cell strings extending in the vertical direction while covering a data storage pattern extending in the vertical direction and an inner wall of the data storage pattern.
  • a program operation method of a three-dimensional flash memory comprising a vertical channel pattern formed, and the data storage pattern and the vertical channel pattern constitute memory cells corresponding to the word lines, among the cell strings applying a negative voltage to a bit line of a selected cell string corresponding to a target memory cell to be subjected to the program operation; applying a program voltage to a selected word line corresponding to the target memory cell among the word lines; and forming a channel in the vertical channel pattern included in the selected cell string in response to the application of the negative voltage to the bit line of the selected cell string and the application of the program voltage to the selected word line.
  • the step of performing the program operation on the memory cell may be included.
  • the voltage between the selected word line and the bit line of the selected cell string is the vertical channel pattern included in the selected cell string It may be characterized in that the step of applying a voltage of a negative value to the bit line of the selected cell string so that it is directly transmitted to.
  • the step of applying a program voltage to the selected word line includes: Floating each of the remaining non-selected word lines excluding the selected word line among the word lines; and applying a pass voltage to the back gate.
  • the floating of each of the unselected word lines may cause disturbance by applying the pass voltage to the unselected word lines as each of the unselected word lines are floated. It may be characterized in that the phenomenon is prevented.
  • the step of applying a program voltage to the selected word line may include: , applying a ground voltage to each of the non-selected word lines other than the selected word line among the word lines; and applying a pass voltage to the back gate.
  • a three-dimensional flash memory may include word lines extending in a horizontal direction on a substrate and spaced apart in a vertical direction; and cell strings passing through the word lines and extending in the vertical direction, each of the cell strings extending in the vertical direction while covering a data storage pattern extending in the vertical direction and an inner wall of the data storage pattern.
  • a vertical channel pattern is formed, and the data storage pattern and the vertical channel pattern configure memory cells corresponding to the word lines, and during a program operation, a target of the program operation among the cell strings
  • a voltage of a negative value may be applied to a bit line of a selected cell string corresponding to a target memory cell to be selected.
  • word lines extending in a horizontal direction on a substrate and spaced apart in a vertical direction are arranged; and cell strings passing through the word lines and extending in the vertical direction, each of the cell strings extending in the vertical direction while covering a data storage pattern extending in the vertical direction and an inner wall of the data storage pattern.
  • a read operation method of a three-dimensional flash memory including a back gate extending in a vertical direction, wherein a bit line of a selected cell string corresponding to a target memory cell to be subjected to the read operation among the cell strings applying a first voltage higher than the ground voltage; applying a verification voltage to a selected word line corresponding to the target memory cell among the word lines; applying a read voltage to each of the non-selected word lines other than the selected word line among the word lines; applying a positive voltage to the back gate; and a first voltage is applied to the bit line of the selected cell string, the verification voltage is applied to the selected word line, a pass voltage is applied to each of the non-selected word lines, and the positive voltage is applied to the back gate. In response to being applied, performing the read operation on the target memory cell.
  • a three-dimensional flash memory may include word lines extending in a horizontal direction and spaced apart in a vertical direction; and vertical channel structures penetrating the word lines and extending in the vertical direction, each of the vertical channel structures extending in the vertical direction and forming a tunneling oxide (ONO) formed surrounding the vertical channel pattern.
  • ONO tunneling oxide
  • -Charge trap Nitride-Blocking Oxide at least one of a tunneling oxide layer and a blocking oxide layer of the ONO is formed of a ferroelectric material, and the ONO and the vertical channel pattern correspond to the word line. Constituting - may include.
  • the 3D flash memory uses a charge trap nitride layer of the ONO as a primary data storage element, and at least one of the tunneling oxide layer and the blocking oxide layer formed of the ferroelectric material is used. It may be characterized in that it is used as a secondary data storage element.
  • the 3D flash memory may include a primary programming operation of generating FN tunneling by applying a program voltage of a positive value to a target memory cell to be programmed among the plurality of memory cells, and the target memory A secondary program for raising the threshold voltage of the target memory cell by applying a negative program voltage to the cell to generate a polarization phenomenon in a region corresponding to the target memory cell among at least one layer formed of the ferroelectric material. It may be characterized by performing a two-step program operation including an operation.
  • the 3D flash memory may apply the program voltage of the positive value to the target memory cell to generate a positive value in a region corresponding to the target memory cell among at least one layer formed of the ferroelectric material.
  • the threshold voltage of the target memory cell is lowered to a negative region by placing charges of at an interface with the charge trapping nitride layer, and a program voltage of a negative value is applied to the target memory cell to at least one formed of the ferroelectric material. It may be characterized in that a threshold voltage of the target memory cell is raised to a positive region by locating negative charges at an interface with the charge trap nitride layer in a region corresponding to the target memory cell of one layer.
  • Embodiments may achieve an effect of overcoming the limitations of the existing ISPP method by proposing a program operation method of a 3D flash memory using the improved ISPP method.
  • one embodiment may propose a program operation method of a 3D flash memory in which a step voltage is increased as the program operation is repeated.
  • one embodiment may propose a 3D flash memory using a relatively low program voltage by applying a negative voltage to a bit line of a selected cell string, a program operation method thereof, and an electronic system including the same.
  • the 3D flash memory according to the exemplary embodiments can solve the problem caused by the high program voltage - the problem of burdening the circuit of the 3D flash memory - and improve memory reliability.
  • one embodiment may propose a 3D flash memory for applying a positive voltage to a back gate included in a vertical channel pattern, a read operation method thereof, and an electronic system including the same.
  • the 3D flash memory according to the exemplary embodiments may achieve an effect of improving cell current.
  • the embodiments expand the memory window by using both a charge trap nitride layer of ONO (Tunneling Oxide-Charge trap Nitride-Blocking Oxide) and a layer formed of a ferroelectric material as a data storage element.
  • ONO Treatment Oxide-Charge trap Nitride-Blocking Oxide
  • a layer formed of a ferroelectric material as a data storage element.
  • 1 is a conceptual diagram for explaining an existing ISPP scheme.
  • FIG. 2 is a simplified circuit diagram illustrating an array of three-dimensional flash memories according to one embodiment.
  • FIG. 3 is a plan view illustrating a structure of a 3D flash memory according to an exemplary embodiment.
  • FIG. 4 is a cross-sectional view showing the structure of a 3D flash memory according to an exemplary embodiment, and corresponds to a cross-section of FIG. 3 taken along line A-A'.
  • FIG. 5 is a flowchart illustrating a program operation of a 3D flash memory according to an exemplary embodiment.
  • 6 and 7 are conceptual diagrams illustrating a program operation of a 3D flash memory according to an exemplary embodiment.
  • FIG. 8 is a plan view illustrating a structure of a 3D flash memory according to an exemplary embodiment.
  • FIG. 9 is a cross-sectional view showing the structure of a 3D flash memory according to an exemplary embodiment, and corresponds to a cross-section of FIG. 8 taken along line A-A'.
  • FIG. 10 is a cross-sectional view showing the structure of a 3D flash memory according to another embodiment, and corresponds to a cross-section of FIG. 8 taken along line A-A'.
  • FIG. 11 is a flow chart illustrating a program operation method of the 3D flash memory shown in FIGS. 9 to 10 .
  • FIG. 12 is a cross-sectional view showing the structure of the 3D flash memory shown in FIG. 9 to explain the program operation method shown in FIG. 11 .
  • FIG. 13 is a cross-sectional view showing the structure of the 3D flash memory shown in FIG. 10 to explain the program operation method shown in FIG. 11 .
  • FIG. 14 is a flow chart illustrating a read operation method of the 3D flash memory shown in FIG. 10 .
  • FIG. 15 is a cross-sectional view showing the structure of the 3D flash memory shown in FIG. 10 to explain the read operation method shown in FIG. 14 .
  • 16 and 17 are diagrams illustrating pulses of applied voltages in a program operation and a read operation performed by the 3D flash memory shown in FIG. 10 .
  • FIG. 18 is a plan view illustrating a structure of a 3D flash memory according to an exemplary embodiment.
  • FIG. 19 is a cross-sectional view showing the structure of a 3D flash memory according to an exemplary embodiment, and corresponds to a cross-section of FIG. 18 taken along line A-A'.
  • FIG. 20 is an enlarged cross-sectional view of an area 1900 in the 3D flash memory shown in FIG. 19 .
  • 21A to 21C are diagrams for describing a two-step program operation of a 3D flash memory according to an exemplary embodiment.
  • 22A and 22B are diagrams for describing a two-step erase operation of a 3D flash memory according to an exemplary embodiment.
  • FIG. 23 is a perspective view schematically illustrating an electronic system including a 3D flash memory according to an exemplary embodiment.
  • first and second are used in this specification to describe various regions, directions, shapes, etc., these regions, directions, and shapes should not be limited by these terms. These terms are only used to distinguish one area, direction or shape from another area, direction or shape. Accordingly, a portion referred to as a first portion in one embodiment may be referred to as a second portion in another embodiment.
  • FIG. 2 is a simplified circuit diagram illustrating an array of three-dimensional flash memories according to one embodiment.
  • a three-dimensional flash memory array includes a common source line CSL, a plurality of bit lines BL0, BL1, and BL2, and the common source line CSL and bit lines BL0. , BL1, and BL2) may include a plurality of cell strings CSTR.
  • the bit lines BL0 , BL1 , and BL2 may be two-dimensionally arranged while being spaced apart from each other along the first direction D1 while extending in the second direction D2 .
  • each of the first direction D1 , the second direction D2 , and the third direction D3 are orthogonal to each other and may form a rectangular coordinate system defined by X, Y, and Z axes.
  • a plurality of cell strings CSTR may be connected in parallel to each of the bit lines BL0 , BL1 , and BL2 .
  • the cell strings CSTR may be connected in common to the common source line CSL while being provided between the bit lines BL0 , BL1 , and BL2 and one common source line CSL.
  • a plurality of common source lines CSL may be provided, and the plurality of common source lines CSL are spaced apart from each other along the second direction D2 while extending in the first direction D1 and have a two-dimensional can be arranged sequentially.
  • the same voltage may be electrically applied to the plurality of common source lines CSL, but different voltages may be applied as each of the plurality of common source lines CSL is electrically independently controlled without being limited or limited thereto. have.
  • each of the cell strings CSTR may be spaced apart from each other along the second direction D2 for each bit line while extending in the third direction D3 and may be arranged.
  • each of the cell strings CSTR includes a ground select transistor GST connected to the common source line CSL and first and second strings connected in series to bit lines BL0, BL1, and BL2.
  • Select transistors SST1 and SST2 memory cell transistors MCT connected in series while being disposed between the ground select transistor GST and the first and second string select transistors SST1 and SST2, and an erase control transistor ECT ) can be configured.
  • each of the memory cell transistors MCT may include a data storage element.
  • each of the cell strings CSTR may include first and second string select transistors SST1 and SST2 connected in series, and the second string select transistor SST2 may include bit lines BL0 and BL1 , BL2).
  • each of the cell strings CSTR may include one string select transistor.
  • the ground select transistor GST in each of the cell strings CSTR may be composed of a plurality of MOS transistors connected in series similarly to the first and second string select transistors SST1 and SST2. .
  • One cell string CSTR may include a plurality of memory cell transistors MCT having different distances from the common source lines CSL. That is, the memory cell transistors MCT may be connected in series while being disposed along the third direction D3 between the first string select transistor SST1 and the ground select transistor GST.
  • the erase control transistor ECT may be connected between the ground select transistor GST and the common source lines CSL.
  • Each of the cell strings CSTR is formed between the first string select transistor SST1 and the uppermost one of the memory cell transistors MCT and between the ground select transistor GST and the lowermost one of the memory cell transistors MCT. Dummy cell transistors DMC connected to each other may be further included.
  • the first string select transistor SST1 may be controlled by the first string select lines SSL1-1, SSL1-2, and SSL1-3
  • the second string select transistor SST2 may be It can be controlled by 2 string select lines (SSL2-1, SSL2-2, SSL2-3).
  • the memory cell transistors MCT may be respectively controlled by a plurality of word lines WL0 - WLn
  • the dummy cell transistors DMC may be respectively controlled by a dummy word line DWL.
  • the ground select transistor GST may be controlled by the ground select lines GSL0 , GSL1 , and GSL2
  • the erase control transistor ECT may be controlled by the erase control line ECL.
  • a plurality of erasure control transistors ECT may be provided. Common source lines CSL may be commonly connected to sources of erase control transistors ECT.
  • Gate electrodes of the memory cell transistors MCT which are provided at substantially the same distance from the common source lines CSL, may be connected in common to one of the word lines WL0 - WLn and DWL to be in an equipotential state. .
  • the gate electrodes of the memory cell transistors MCT are provided at substantially the same level from the common source lines CSL, the gate electrodes provided in different rows or columns may be independently controlled. have.
  • Ground select lines may extend along the first direction D1, be spaced apart from each other in the second direction D2, and be two-dimensionally arranged.
  • ground selection lines GSL0, GSL1, and GSL2 provided at substantially the same level from the common source lines CSL, first string selection lines SSL1-1, SSL1-2, SSL1-3, and a second string
  • the selection lines SSL2-1, SSL2-2, and SSL2-3 may be electrically separated from each other.
  • erase control transistors ECT of different cell strings CSTR may be controlled by a common erase control line ECL.
  • the erase control transistors ECT may generate gate induced drain leakage (GIDL) during an erase operation of the memory cell array.
  • GDL gate induced drain leakage
  • an erase voltage may be applied to the bit lines BL0 , BL1 , and BL2 and/or the common source lines CSL during an erase operation of the memory cell array, and the string select transistor SST and/or Alternatively, gate induced leakage current may be generated in the erasure control transistors ECT.
  • the above-described string selection line SSL may be expressed as an upper selection line USL, and the ground selection line GSL may be expressed as a lower selection line.
  • FIG. 3 is a plan view illustrating a structure of a 3D flash memory according to an exemplary embodiment.
  • FIG. 4 is a cross-sectional view showing the structure of a 3D flash memory according to an exemplary embodiment, and corresponds to a cross-section of FIG. 3 taken along line A-A'.
  • the substrate SUB may be a semiconductor substrate such as a silicon substrate, a silicon-germanium substrate, a germanium substrate, or a monocrystalline epitaxial layer grown on a monocrystalline silicon substrate.
  • the substrate SUB may be doped with first conductivity-type impurities (eg, P-type impurities).
  • Stacked structures ST may be disposed on the substrate SUB.
  • the stacked structures ST may be two-dimensionally disposed along the second direction D2 while extending in the first direction D1.
  • the stacked structures ST may be spaced apart from each other in the second direction D2.
  • Each of the stacked structures ST includes gate electrodes EL1 , EL2 , and EL3 alternately stacked in a vertical direction perpendicular to the upper surface of the substrate SUB (eg, in the third direction D3 ), and interlayer insulating films ILD.
  • the stacked structures ST may have substantially flat upper surfaces. That is, top surfaces of the stacked structures ST may be parallel to the top surface of the substrate SUB.
  • the vertical direction means the third direction D3 or a direction opposite to the third direction D3.
  • each of the gate electrodes EL1 , EL2 , and EL3 includes an erase control line ECL, ground select lines GSL0 , GSL1 , and GSL2 sequentially stacked on the substrate SUB, and a word line. (WL0-WLn, DWL), one of the first string selection lines (SSL1-1, SSL1-2, SSL1-3) and the second string selection lines (SSL2-1, SSL2-2, SSL2-3) can be
  • Each of the gate electrodes EL1 , EL2 , and EL3 may have substantially the same thickness in the third direction D3 while extending in the first direction D1 .
  • the thickness means the thickness in the third direction D3.
  • Each of the gate electrodes EL1 , EL2 , and EL3 may be formed of a conductive material.
  • each of the gate electrodes EL1 , EL2 , EL3 may be a doped semiconductor (ex, doped silicon, etc.), a metal (ex, W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), It may include at least one selected from Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitride (ex, titanium nitride, tantalum nitride, etc.).
  • Each of the gate electrodes EL1 , EL2 , and EL3 may include at least one of all metal materials that can be formed by ALD in addition to the metal material described above.
  • the gate electrodes EL1 , EL2 , and EL3 include a lowermost first gate electrode EL1 , an uppermost third gate electrode EL3 , and the first and third gate electrodes EL1 and EL3 .
  • a plurality of second gate electrodes EL2 may be included therebetween.
  • each of the first gate electrode EL1 and the third gate electrode EL3 is shown and described in the singular number, this is exemplary and not limited thereto, and the first gate electrode EL1 and the third gate electrode EL3 may be used as necessary. may be provided in plural.
  • the first gate electrode EL1 may correspond to one of the ground selection lines GSL0 , GSL1 , and GLS2 shown in FIG. 2 .
  • the second gate electrode EL2 may correspond to any one of the word lines WL0 - WLn and DWL shown in FIG. 2 .
  • the third gate electrode EL3 includes any one of the first string select lines SSL1-1, SSL1-2 and SSL1-3 shown in FIG. 2 or the second string select lines SSL2-1 and SSL2-2. , SSL2-3).
  • an end of each of the stacked structures ST may have a stepwise structure along the first direction D1. More specifically, the lengths of the gate electrodes EL1 , EL2 , and EL3 of the stack structures ST in the first direction D1 may decrease as the distance from the substrate SUB increases.
  • the third gate electrode EL3 may have the smallest length in the first direction D1 and the largest distance from the substrate SUB in the third direction D3.
  • the first gate electrode EL1 may have the longest length in the first direction D1 and the shortest distance from the substrate SUB in the third direction D3.
  • each of the stacked structures ST may decrease as the distance from the outermost one of the vertical channel structures VS described later increases, and the gate electrodes EL1, Sidewalls of EL2 and EL3 may be spaced apart at regular intervals along the first direction D1 when viewed in plan.
  • each of the interlayer insulating layers ILD may have different thicknesses.
  • the lowermost and uppermost interlayer insulating layers ILD may have a smaller thickness than other interlayer insulating layers ILD.
  • the interlayer insulating layers ILD may be formed of an insulating material to insulate between the gate electrodes EL1 , EL2 , and EL3 .
  • the interlayer insulating layers ILD may be formed of silicon oxide.
  • interlayer insulating layers ILD are included in each of the stacked structures ST
  • air gaps may be included in each of the stacked structures ST instead of the interlayer insulating layers ILD.
  • the air gaps may be alternately disposed with the gate electrodes EL1 , EL2 , and EL3 as in the interlayer insulating layer ILD to enable insulation between the gate electrodes EL1 , EL2 , and EL3 .
  • a plurality of channel holes CH penetrating portions of the stacked structures ST and the substrate SUB may be provided.
  • Vertical channel structures VS may be provided in the channel holes CH.
  • the vertical channel structures VS are the plurality of cell strings CSTR shown in FIG. 2 , and may extend in the third direction D3 while being connected to the substrate SUB.
  • the connection of the vertical channel structures VS with the substrate SUB may be achieved by partially burying a portion of each of the vertical channel structures VS in the substrate SUB, but is not limited thereto, and the vertical channel structures VS are not limited thereto.
  • the lower surface of (VS) may be made by contacting the upper surface of the substrate (SUB). When portions of each of the vertical channel structures VS are buried in the substrate SUB, lower surfaces of the vertical channel structures VS may be positioned at a lower level than the upper surface of the substrate SUB.
  • a plurality of columns of vertical channel structures VS passing through any one of the stacked structures ST may be provided. For example, as shown in FIG. 3 , columns of two vertical channel structures VS may pass through one of the stacked structures ST. However, without being limited thereto, three or more columns of vertical channel structures VS may pass through one of the stacked structures ST. In a pair of adjacent columns, the vertical channel structures VS corresponding to one column may be shifted in the first direction D1 from the vertical channel structures VS corresponding to the other adjacent column. have. When viewed from a plan view, the vertical channel structures VS may be arranged in a zigzag shape along the first direction D1. However, without being limited thereto, the vertical channel structures VS may form an array arranged side by side in rows and columns.
  • Each of the vertical channel structures VS may extend from the substrate SUB in the third direction D3.
  • each of the vertical channel structures VS is shown as having a column shape having the same width at the top and bottom, but is not limited thereto, and is not limited thereto. It may have a shape in which the width to (D2) is increased. This is due to the limitation that, when the channel holes CH are etched, the widths in the first and second directions D1 and D2 decrease toward the opposite direction of the third direction D3 .
  • the upper surface of each of the vertical channel structures VS may have a circular shape, an elliptical shape, a rectangular shape, or a bar shape.
  • Each of the vertical channel structures VS may include a data storage pattern DSP, a vertical channel pattern VCP, a vertical semiconductor pattern VSP, and a conductive pad PAD.
  • the data storage pattern DSP may have a pipe shape or macaroni shape with an open bottom
  • the vertical channel pattern VCP may have a pipe shape or macaroni shape with a closed bottom. can have a shape.
  • the vertical semiconductor pattern VSP may fill a space surrounded by the vertical channel pattern VCP and the conductive pad PAD.
  • the data storage pattern DSP covers the inner walls of each of the channel holes CH and contacts the vertical channel pattern VCP inwardly and contacts the sidewalls of the gate electrodes EL1 , EL2 , and EL3 outwardly.
  • the regions corresponding to the second gate electrodes EL2 of the data storage pattern DSP are the second gate electrodes along with the regions corresponding to the second gate electrodes EL2 of the vertical channel pattern VCP.
  • Memory cells in which a memory operation (program operation, read operation, or erase operation) is performed by a voltage applied through EL2 may be configured.
  • the memory cells correspond to the memory cell transistors MCT shown in FIG. 2 .
  • the data storage pattern DSP traps charges or holes by a voltage applied through the second gate electrodes EL2 or maintains a state of charges (eg, a polarization state of charges) in a 3D flash memory. It can act as a data repository.
  • a state of charges eg, a polarization state of charges
  • ONO tunnel oxide-charge storage layer (Nitride)-blocking oxide layer
  • ferroelectric layer may be used as the data storage pattern DSP.
  • Such a data storage pattern DSP may represent binary data values or multi-valued data values with changes in trapped charges or holes, or represent binary data values or multi-valued data values with changes in states of charges.
  • the vertical channel pattern VCP may cover an inner wall of the data storage pattern DSP.
  • the vertical channel pattern VCP may include a first portion VCP1 and a second portion VCP2 on the first portion VCP1.
  • the first portion VCP1 of the vertical channel pattern VCP may be provided under each of the channel holes CH and may contact the substrate SUB.
  • the first portion VCP1 of the vertical channel pattern VCP may be used to block, suppress, or minimize leakage current in each of the vertical channel structures VS and/or to form an epitaxial pattern.
  • a thickness of the first portion VCP1 of the vertical channel pattern VCP may be greater than, for example, a thickness of the first gate electrode EL1.
  • a sidewall of the first part VCP1 of the vertical channel pattern VCP may be surrounded by the data storage pattern DSP.
  • a top surface of the first portion VCP1 of the vertical channel pattern VCP may be positioned at a higher level than a top surface of the first gate electrode EL1.
  • the top surface of the first part VCP1 of the vertical channel pattern VCP may be positioned between the top surface of the first gate electrode EL1 and the bottom surface of the lowermost one of the second gate electrodes EL2.
  • a lower surface of the first portion VCP1 of the vertical channel pattern VCP may be positioned at a lower level than an uppermost surface of the substrate SUB (ie, a lower surface of a lowermost one of the interlayer insulating layers ILD).
  • a portion of the first portion VCP1 of the vertical channel pattern VCP may overlap the first gate electrode EL1 in a horizontal direction.
  • the horizontal direction refers to an arbitrary direction extending on a plane parallel to the first and second directions D1 and D2.
  • the second portion VCP2 of the vertical channel pattern VCP may extend in the third direction D3 from the upper surface of the first portion VCP1.
  • the second portion VCP2 of the vertical channel pattern VCP may be provided between the data storage pattern DSP and the vertical semiconductor pattern VSP, and may correspond to the second gate electrodes EL2. Accordingly, the second portion VCP2 of the vertical channel pattern VCP may form memory cells together with regions corresponding to the second gate electrodes EL2 of the data storage pattern DSP, as described above. .
  • a top surface of the second part VCP2 of the vertical channel pattern VCP may be substantially coplanar with a top surface of the vertical semiconductor pattern VSP.
  • a top surface of the second part VCP2 of the vertical channel pattern VCP may be positioned at a level higher than a top surface of an uppermost one of the second gate electrodes EL2 . More specifically, the upper surface of the second portion VCP2 of the vertical channel pattern VCP may be positioned between the upper and lower surfaces of the third gate electrode EL3 .
  • the vertical channel pattern VCP is a component that transfers charges or holes to the data storage pattern DSP, and may be formed of monocrystalline silicon or polysilicon to form a channel or to be boosted by an applied voltage.
  • the vertical channel pattern VCP may be formed of an oxide semiconductor material capable of blocking, suppressing, or minimizing leakage current.
  • the vertical channel pattern VCP may be formed of an oxide semiconductor material including at least one of In, Zn, and Ga having excellent leakage current characteristics, or a Group 4 semiconductor material.
  • the vertical channel pattern VCP may be formed of, for example, a ZnOx-based material including AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO.
  • the vertical channel pattern VCP may block, suppress, or minimize leakage current to the gate electrodes EL1 , EL2 , and EL3 or the substrate SUB, and at least one of the gate electrodes EL1 , EL2 , and EL3 Any one transistor characteristic (eg, threshold voltage distribution and program/read speed) may be improved, and consequently, electrical characteristics of the 3D flash memory may be improved.
  • Any one transistor characteristic eg, threshold voltage distribution and program/read speed
  • electrical characteristics of the 3D flash memory may be improved.
  • the vertical semiconductor pattern VSP may be surrounded by the second portion VCP2 of the vertical channel pattern VCP.
  • An upper surface of the vertical semiconductor pattern VSP may contact the conductive pad PAD, and a lower surface of the vertical semiconductor pattern VSP may contact the first portion VCP1 of the vertical channel pattern VCP.
  • the vertical semiconductor pattern VSP may be spaced apart from the substrate SUB in the third direction D3. In other words, the vertical semiconductor pattern VSP may be electrically floated from the substrate SUB.
  • the vertical semiconductor pattern VSP may be formed of a material that helps diffusion of charges or holes in the vertical channel pattern VCP. More specifically, the vertical semiconductor pattern VSP may be formed of a material having excellent charge and hole mobility.
  • the vertical semiconductor pattern VSP may be formed of a semiconductor material doped with impurities, an intrinsic semiconductor material not doped with impurities, or a polycrystalline semiconductor material.
  • the vertical semiconductor pattern VSP may be formed of polysilicon doped with impurities of the same first conductivity type as the substrate SUB (eg, P-type impurities). That is, the vertical semiconductor pattern VSP can improve the electrical characteristics of the 3D flash memory to increase the speed of memory operation.
  • the vertical channel structures VS include an erase control transistor ECT, first and second string select transistors SST1 and SST2, a ground select transistor GST, and memory cell transistors MCT. ) may correspond to channels of
  • Conductive pads PAD may be provided on top surfaces of the second portion VCP2 of the vertical channel pattern VCP and on top surfaces of the vertical semiconductor pattern VSP.
  • the conductive pad PAD may be connected to an upper portion of the vertical channel pattern VCP and an upper portion of the vertical semiconductor pattern VSP.
  • a sidewall of the conductive pad PAD may be surrounded by the data storage pattern DSP.
  • a top surface of the conductive pad PAD may be substantially coplanar with a top surface of each of the stack structures ST (ie, a top surface of an uppermost one of the interlayer insulating layers ILD).
  • a lower surface of the conductive pad PAD may be positioned at a lower level than an upper surface of the third gate electrode EL3 . More specifically, the lower surface of the conductive pad PAD may be positioned between the upper and lower surfaces of the third gate electrode EL3 . That is, at least a portion of the conductive pad PAD may overlap the third gate electrode EL3 in a horizontal direction.
  • the conductive pad PAD may be formed of a semiconductor doped with impurities or a conductive material.
  • the conductive pad PAD is doped with an impurity different from that of the vertical semiconductor pattern VSP (more precisely, an impurity of a second conductivity type (eg, N-type) different from the first conductivity type (eg, P-type)). It may be formed of a semiconductor material.
  • the conductive pad PAD may reduce contact resistance between the bit line BL and the vertical channel pattern VCP (or vertical semiconductor pattern VSP), which will be described later.
  • the vertical channel structures VS have been described as having a structure including the conductive pad PAD, it is not limited thereto and may have a structure in which the conductive pad PAD is omitted.
  • the upper surfaces of each of the vertical channel pattern VCP and the vertical semiconductor pattern VSP are the upper surfaces of each of the stacked structures ST (ie, Each of the vertical channel pattern VCP and the vertical semiconductor pattern VSP may extend in the third direction D3 so as to be substantially coplanar with the top surface of the uppermost one of the interlayer insulating layers ILD.
  • the bit line contact plug BLPG which will be described later, directly contacts the vertical channel pattern VCP instead of being indirectly electrically connected to the vertical channel pattern VCP through the conductive pad PAD. can be electrically connected.
  • the vertical channel structures VS include the vertical semiconductor pattern VSP, the vertical semiconductor pattern VSP may be omitted without being limited or limited thereto.
  • the vertical channel pattern VCP has been described as having a structure including the first part VCP1 and the second part VCP2, it is not limited thereto and may have a structure excluding the first part VCP1.
  • the vertical channel pattern VCP is provided between the vertical semiconductor pattern VSP and the data storage pattern DSP and extends to the substrate SUB to contact the substrate SUB.
  • the lower surface of the vertical channel pattern VCP may be positioned at a lower level than the uppermost surface of the substrate SUB (the lower surface of the lowermost one of the interlayer insulating films ILD), and the upper surface of the vertical channel pattern VCP may be located at a level lower than that of the upper surface of the substrate SUB.
  • a top surface of the pattern VSP may be substantially coplanar.
  • An isolation trench TR extending in the first direction D1 may be provided between the stacked structures ST adjacent to each other.
  • the common source region CSR may be provided inside the substrate SUB exposed by the isolation trench TR.
  • the common source region CSR may extend in the first direction D1 within the substrate SUB.
  • the common source region CSR may be formed of a semiconductor material doped with impurities of the second conductivity type (eg, N-type impurities).
  • the common source region CSR may correspond to the common source line CSL of FIG. 2 .
  • a common source plug CSP may be provided in the isolation trench TR.
  • the common source plug CSP may be connected to the common source region CSR.
  • a top surface of the common source plug CSP may be substantially coplanar with a top surface of each of the stacked structures ST (ie, a top surface of an uppermost one of the interlayer insulating layers ILD).
  • the common source plug CSP may have a plate shape extending in the first and third directions D1 and D3. In this case, the common source plug CSP may have a shape in which a width in the second direction D2 increases toward the third direction D3.
  • Insulation spacers SP may be interposed between the common source plug CSP and the stacked structures ST. Insulation spacers SP may be provided to face each other between adjacent stacked structures ST.
  • the insulating spacers SP may be formed of silicon oxide, silicon nitride, silicon oxynitride, or a low-k material having a low dielectric constant.
  • a capping insulating layer CAP may be provided on the stacked structures ST, the vertical channel structures VS, and the common source plug CSP.
  • the capping insulating layer CAP may cover the top surface of the uppermost one of the interlayer insulating layers ILD, the top surface of the conductive pad PAD, and the top surface of the common source plug CSP.
  • the capping insulating layer CAP may be formed of an insulating material different from that of the interlayer insulating layers ILD.
  • a bit line contact plug BLPG electrically connected to the conductive pad PAD may be provided inside the capping insulating layer CAP.
  • the bit line contact plug BLPG may have a shape in which widths in the first and second directions D1 and D2 increase in the third direction D3.
  • a bit line BL may be provided on the capping insulating layer CAP and the bit line contact plug BLPG.
  • the bit line BL corresponds to any one of the plurality of bit lines BL0 , BL1 , and BL2 shown in FIG. 2 , and may be formed of a conductive material to extend along the second direction D2 .
  • the conductive material constituting the bit line BL may be the same material as the conductive material forming each of the gate electrodes EL1 , EL2 , and EL3 described above.
  • the bit line BL may be electrically connected to the vertical channel structures VS through the bit line contact plug BLPG.
  • the bit line BL is connected to the vertical channel structures VS may mean that it is connected to the vertical channel pattern VCP included in the vertical channel structures VS.
  • the three-dimensional flash memory having such a structure includes a voltage applied to each of the cell strings CSTR, a voltage applied to the string selection line SSL, a voltage applied to each of the word lines WL0-WLn, and a ground selection line.
  • a program operation, a read operation, and an erase operation may be performed based on the voltage applied to the GSL and the voltage applied to the common source line CSL.
  • the 3D flash memory includes a voltage applied to each of the cell strings CSTR, a voltage applied to the string select line SSL, a voltage applied to each of the word lines WL0 to WLn, and a ground select line GSL.
  • VCP vertical channel pattern
  • DSP data storage pattern
  • the 3D flash memory is not limited or not limited to the structure described above, and may include a vertical channel pattern (VCP), a data storage pattern (DSP), and gate electrodes EL1, EL2, and EL3 according to implementation examples.
  • VCP vertical channel pattern
  • DSP data storage pattern
  • EL1, EL2, and EL3 gate electrodes EL1, EL2, and EL3 according to implementation examples.
  • BL bit line
  • CSL common source line
  • FIGS. 6 and 7 are conceptual diagrams illustrating a program operation of a 3D flash memory according to an exemplary embodiment.
  • the program operating method is assumed to be performed in the 3D flash memory having the structure described with reference to FIGS. 2 to 4 .
  • the program operation method described later is not limited or limited thereto, and may be performed by a 3D flash memory having a different structure to which the ISPP scheme is applicable.
  • the 3D flash memory may apply a program voltage to a selected word line corresponding to a target memory cell among word lines.
  • the program voltage Vpgm n may have a value obtained by adding the step voltage ⁇ V to the previous program operation voltage Vpgm n ⁇ 1 applied in the previous program operation as shown in Equation 1 below.
  • Vpgm n Vpgm n-1 + ⁇ V
  • the step voltage ⁇ V is increased as the program operation is repeated.
  • step voltage ⁇ V increases as the program operation is repeated means that the step voltage ⁇ V continues to increase without exception as the number of repetitions of the program operation increases while the program operation is repeated, as well as the program operation. It may mean that it is increased at least once during this repetition.
  • the step voltage ( ⁇ V) is maintained constant for each program voltage range and then increased when the program voltage range is changed and increased at least once.
  • the step voltage ( ⁇ V) is maintained constant at a value of ⁇ V 1 (eg, 1V), and then the program voltage is 18V. to 20V, when it is changed within the range of 20V to 24V, the value of ⁇ V 2 (eg, 2V) may be increased. That is, the 3D flash memory may repeat the program operation while increasing the step voltage ⁇ V differently for each program voltage range.
  • the step voltage ⁇ V may be continuously increased in proportion to repetition of the program operation.
  • the step voltage ⁇ V may be continuously increased in proportion to the number of repetitions of the program operation regardless of the program voltage range. Accordingly, the 3D flash memory may add a step voltage ( ⁇ V n ) increased from the previous step voltage ( ⁇ V n ⁇ 1 ) to the previous program operation voltage whenever the program operation is repeated.
  • FIG. 8 is a plan view illustrating a structure of a 3D flash memory according to an exemplary embodiment.
  • 9 is a cross-sectional view showing the structure of a 3D flash memory according to an exemplary embodiment, and corresponds to a cross-section of FIG. 8 taken along line A-A'.
  • the substrate SUB may be a semiconductor substrate such as a silicon substrate, a silicon-germanium substrate, a germanium substrate, or a monocrystalline epitaxial layer grown on a monocrystalline silicon substrate.
  • the substrate SUB may be doped with first conductivity-type impurities (eg, P-type impurities).
  • Stacked structures ST may be disposed on the substrate SUB.
  • the stacked structures ST may be two-dimensionally disposed along the second direction D2 while extending in the first direction D1.
  • the stacked structures ST may be spaced apart from each other in the second direction D2.
  • Each of the stacked structures ST includes gate electrodes EL1 , EL2 , and EL3 alternately stacked in a vertical direction perpendicular to the upper surface of the substrate SUB (eg, in the third direction D3 ), and interlayer insulating films ILD.
  • the stacked structures ST may have substantially flat upper surfaces. That is, top surfaces of the stacked structures ST may be parallel to the top surface of the substrate SUB.
  • the vertical direction means the third direction D3 or a direction opposite to the third direction D3.
  • each of the gate electrodes EL1 , EL2 , and EL3 includes an erase control line ECL, ground select lines GSL0 , GSL1 , and GSL2 sequentially stacked on the substrate SUB, and a word line. (WL0-WLn, DWL), one of the first string selection lines (SSL1-1, SSL1-2, SSL1-3) and the second string selection lines (SSL2-1, SSL2-2, SSL2-3) can be
  • Each of the gate electrodes EL1 , EL2 , and EL3 may have substantially the same thickness in the third direction D3 while extending in the first direction D1 .
  • the thickness means the thickness in the third direction D3.
  • Each of the gate electrodes EL1 , EL2 , and EL3 may be formed of a conductive material.
  • each of the gate electrodes EL1 , EL2 , EL3 may be a doped semiconductor (ex, doped silicon, etc.), a metal (ex, W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), It may include at least one selected from Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitride (ex, titanium nitride, tantalum nitride, etc.).
  • Each of the gate electrodes EL1 , EL2 , and EL3 may include at least one of all metal materials that can be formed by ALD in addition to the metal material described above.
  • the gate electrodes EL1 , EL2 , and EL3 include a lowermost first gate electrode EL1 , an uppermost third gate electrode EL3 , and the first and third gate electrodes EL1 and EL3 .
  • a plurality of second gate electrodes EL2 may be included therebetween.
  • each of the first gate electrode EL1 and the third gate electrode EL3 is shown and described in the singular number, this is exemplary and not limited thereto, and the first gate electrode EL1 and the third gate electrode EL3 may be used as necessary. may be provided in plural.
  • the first gate electrode EL1 may correspond to one of the ground selection lines GSL0 , GSL1 , and GLS2 shown in FIG. 2 .
  • the second gate electrode EL2 may correspond to any one of the word lines WL0 - WLn and DWL shown in FIG. 2 .
  • the third gate electrode EL3 includes any one of the first string select lines SSL1-1, SSL1-2 and SSL1-3 of FIG. 2 shown in FIG. 2 or the second string select lines SSL2-1 and SSL2-1. SSL2-2, SSL2-3) may correspond to any one.
  • an end of each of the stacked structures ST may have a stepwise structure along the first direction D1. More specifically, the lengths of the gate electrodes EL1 , EL2 , and EL3 of the stack structures ST in the first direction D1 may decrease as the distance from the substrate SUB increases.
  • the third gate electrode EL3 may have the smallest length in the first direction D1 and the largest distance from the substrate SUB in the third direction D3.
  • the first gate electrode EL1 may have the longest length in the first direction D1 and the shortest distance from the substrate SUB in the third direction D3.
  • each of the stacked structures ST may decrease as the distance from the outermost one of the vertical channel structures VS described later increases, and the gate electrodes EL1,
  • the sidewalls of EL2 and EL3 may be spaced apart at regular intervals along the first direction D1 when viewed in plan.
  • each of the interlayer insulating layers ILD may have different thicknesses.
  • the lowermost and uppermost interlayer insulating layers ILD may have a smaller thickness than other interlayer insulating layers ILD.
  • the interlayer insulating layers ILD may be formed of an insulating material to insulate between the gate electrodes EL1 , EL2 , and EL3 .
  • the interlayer insulating layers ILD may be formed of silicon oxide.
  • a plurality of channel holes CH penetrating portions of the stacked structures ST and the substrate SUB may be provided.
  • Vertical channel structures VS may be provided in the channel holes CH.
  • the vertical channel structures VS are the plurality of cell strings CSTR shown in FIG. 2 , and may extend in the third direction D3 while being connected to the substrate SUB.
  • the connection of the vertical channel structures VS with the substrate SUB may be achieved by partially burying a portion of each of the vertical channel structures VS in the substrate SUB, but is not limited thereto, and the vertical channel structures VS are not limited thereto.
  • the lower surface of (VS) may be made by contacting the upper surface of the substrate (SUB). When portions of each of the vertical channel structures VS are buried in the substrate SUB, lower surfaces of the vertical channel structures VS may be positioned at a lower level than the upper surface of the substrate SUB.
  • a plurality of columns of vertical channel structures VS passing through any one of the stacked structures ST may be provided. For example, as shown in FIG. 8 , columns of two vertical channel structures VS may pass through one of the stacked structures ST. However, without being limited thereto, three or more columns of vertical channel structures VS may pass through one of the stacked structures ST. In a pair of adjacent columns, the vertical channel structures VS corresponding to one column may be shifted in the first direction D1 from the vertical channel structures VS corresponding to the other adjacent column. have. When viewed from a plan view, the vertical channel structures VS may be arranged in a zigzag shape along the first direction D1. However, without being limited thereto, the vertical channel structures VS may form an array arranged side by side in rows and columns.
  • Each of the vertical channel structures VS may extend from the substrate SUB in the third direction D3.
  • each of the vertical channel structures VS is shown as having a column shape having the same width at the top and bottom, but is not limited thereto, and is not limited thereto. It may have a shape in which the width to (D2) is increased. This is due to the limitation that, when the channel holes CH are etched, the widths in the first and second directions D1 and D2 decrease toward the opposite direction of the third direction D3 .
  • the upper surface of each of the vertical channel structures VS may have a circular shape, an elliptical shape, a rectangular shape, or a bar shape.
  • Each of the vertical channel structures VS may include a data storage pattern DSP, a vertical channel pattern VCP, a vertical semiconductor pattern VSP, and a conductive pad PAD.
  • the data storage pattern DSP may have a pipe shape or macaroni shape with an open bottom
  • the vertical channel pattern VCP may have a pipe shape or macaroni shape with a closed bottom. can have a shape.
  • the vertical semiconductor pattern VSP may fill a space surrounded by the vertical channel pattern VCP and the conductive pad PAD.
  • the data storage pattern DSP covers the inner walls of each of the channel holes CH and contacts the vertical channel pattern VCP inwardly and contacts the sidewalls of the gate electrodes EL1 , EL2 , and EL3 outwardly.
  • the regions corresponding to the second gate electrodes EL2 of the data storage pattern DSP are the second gate electrodes along with the regions corresponding to the second gate electrodes EL2 of the vertical channel pattern VCP.
  • Memory cells in which a memory operation (program operation, read operation, or erase operation) is performed by a voltage applied through EL2 may be configured.
  • the memory cells correspond to the memory cell transistors MCT shown in FIG. 2 .
  • the data storage pattern DSP traps charges or holes by a voltage applied through the second gate electrodes EL2 or maintains a state of charges (eg, a polarization state of charges) in a 3D flash memory. It can act as a data repository.
  • a state of charges eg, a polarization state of charges
  • ONO tunnel oxide-charge storage layer (Nitride)-blocking oxide layer
  • ferroelectric layer may be used as the data storage pattern DSP.
  • Such a data storage pattern DSP may represent binary data values or multi-valued data values with changes in trapped charges or holes, or represent binary data values or multi-valued data values with changes in states of charges.
  • the vertical channel pattern VCP may cover an inner wall of the data storage pattern DSP.
  • the vertical channel pattern VCP may include a first portion VCP1 and a second portion VCP2 on the first portion VCP1.
  • the first portion VCP1 of the vertical channel pattern VCP may be provided under each of the channel holes CH and may contact the substrate SUB.
  • the first portion VCP1 of the vertical channel pattern VCP may be used to block, suppress, or minimize leakage current in each of the vertical channel structures VS and/or to form an epitaxial pattern.
  • a thickness of the first portion VCP1 of the vertical channel pattern VCP may be greater than, for example, a thickness of the first gate electrode EL1.
  • a sidewall of the first part VCP1 of the vertical channel pattern VCP may be surrounded by the data storage pattern DSP.
  • a top surface of the first portion VCP1 of the vertical channel pattern VCP may be positioned at a higher level than a top surface of the first gate electrode EL1.
  • the top surface of the first part VCP1 of the vertical channel pattern VCP may be positioned between the top surface of the first gate electrode EL1 and the bottom surface of the lowermost one of the second gate electrodes EL2.
  • a lower surface of the first portion VCP1 of the vertical channel pattern VCP may be positioned at a lower level than an uppermost surface of the substrate SUB (ie, a lower surface of a lowermost one of the interlayer insulating layers ILD).
  • a portion of the first portion VCP1 of the vertical channel pattern VCP may overlap the first gate electrode EL1 in a horizontal direction.
  • the horizontal direction refers to an arbitrary direction extending on a plane parallel to the first and second directions D1 and D2.
  • the second portion VCP2 of the vertical channel pattern VCP may extend in the third direction D3 from the upper surface of the first portion VCP1.
  • the second portion VCP2 of the vertical channel pattern VCP may be provided between the data storage pattern DSP and the vertical semiconductor pattern VSP, and may correspond to the second gate electrodes EL2. Accordingly, the second portion VCP2 of the vertical channel pattern VCP may form memory cells together with regions corresponding to the second gate electrodes EL2 of the data storage pattern DSP, as described above. .
  • a top surface of the second part VCP2 of the vertical channel pattern VCP may be substantially coplanar with a top surface of the vertical semiconductor pattern VSP.
  • a top surface of the second part VCP2 of the vertical channel pattern VCP may be positioned at a level higher than a top surface of an uppermost one of the second gate electrodes EL2 . More specifically, the upper surface of the second portion VCP2 of the vertical channel pattern VCP may be positioned between the upper and lower surfaces of the third gate electrode EL3 .
  • the vertical channel pattern VCP is a component that transfers charges or holes to the data storage pattern DSP, and may be formed of monocrystalline silicon or polysilicon to form a channel or to be boosted by an applied voltage.
  • the vertical channel pattern VCP may be formed of an oxide semiconductor material capable of blocking, suppressing, or minimizing leakage current.
  • the vertical channel pattern VCP may be formed of an oxide semiconductor material including at least one of In, Zn, and Ga having excellent leakage current characteristics, or a Group 4 semiconductor material.
  • the vertical channel pattern VCP may be formed of, for example, a ZnOx-based material including AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO.
  • the vertical channel pattern VCP may block, suppress, or minimize leakage current to the gate electrodes EL1 , EL2 , and EL3 or the substrate SUB, and at least one of the gate electrodes EL1 , EL2 , and EL3 Any one transistor characteristic (eg, threshold voltage distribution and program/read speed) may be improved, and consequently, electrical characteristics of the 3D flash memory may be improved.
  • Any one transistor characteristic eg, threshold voltage distribution and program/read speed
  • electrical characteristics of the 3D flash memory may be improved.
  • the vertical semiconductor pattern VSP may be surrounded by the second portion VCP2 of the vertical channel pattern VCP.
  • An upper surface of the vertical semiconductor pattern VSP may contact the conductive pad PAD, and a lower surface of the vertical semiconductor pattern VSP may contact the first portion VCP1 of the vertical channel pattern VCP.
  • the vertical semiconductor pattern VSP may be spaced apart from the substrate SUB in the third direction D3. In other words, the vertical semiconductor pattern VSP may be electrically floated from the substrate SUB.
  • the vertical semiconductor pattern VSP may be formed of a material that helps diffusion of charges or holes in the vertical channel pattern VCP. More specifically, the vertical semiconductor pattern VSP may be formed of a material having excellent charge and hole mobility.
  • the vertical semiconductor pattern VSP may be formed of a semiconductor material doped with impurities, an intrinsic semiconductor material not doped with impurities, or a polycrystalline semiconductor material.
  • the vertical semiconductor pattern VSP may be formed of polysilicon doped with impurities of the same first conductivity type as the substrate SUB (eg, P-type impurities). That is, the vertical semiconductor pattern VSP can improve the electrical characteristics of the 3D flash memory to increase the speed of memory operation.
  • the vertical channel structures VS include an erase control transistor ECT, first and second string select transistors SST1 and SST2, a ground select transistor GST, and memory cell transistors MCT. ) may correspond to channels of
  • Conductive pads PAD may be provided on top surfaces of the second portion VCP2 of the vertical channel pattern VCP and on top surfaces of the vertical semiconductor pattern VSP.
  • the conductive pad PAD may be connected to an upper portion of the vertical channel pattern VCP and an upper portion of the vertical semiconductor pattern VSP.
  • a sidewall of the conductive pad PAD may be surrounded by the data storage pattern DSP.
  • a top surface of the conductive pad PAD may be substantially coplanar with a top surface of each of the stack structures ST (ie, a top surface of an uppermost one of the interlayer insulating layers ILD).
  • a lower surface of the conductive pad PAD may be positioned at a lower level than an upper surface of the third gate electrode EL3 . More specifically, the lower surface of the conductive pad PAD may be positioned between the upper and lower surfaces of the third gate electrode EL3 . That is, at least a portion of the conductive pad PAD may overlap the third gate electrode EL3 in a horizontal direction.
  • the conductive pad PAD may be formed of a semiconductor doped with impurities or a conductive material.
  • the conductive pad PAD is doped with an impurity different from that of the vertical semiconductor pattern VSP (more precisely, an impurity of a second conductivity type (eg, N-type) different from the first conductivity type (eg, P-type)). It may be formed of a semiconductor material.
  • the conductive pad PAD may reduce contact resistance between the bit line BL and the vertical channel pattern VCP (or vertical semiconductor pattern VSP), which will be described later.
  • the vertical channel structures VS have been described as having a structure including the conductive pad PAD, it is not limited thereto and may have a structure in which the conductive pad PAD is omitted.
  • the upper surfaces of each of the vertical channel pattern VCP and the vertical semiconductor pattern VSP are the upper surfaces of each of the stacked structures ST (ie, Each of the vertical channel pattern VCP and the vertical semiconductor pattern VSP may extend in the third direction D3 so as to be substantially coplanar with the top surface of the uppermost one of the interlayer insulating layers ILD.
  • the bit line contact plug BLPG which will be described later, directly contacts the vertical channel pattern VCP instead of being indirectly electrically connected to the vertical channel pattern VCP through the conductive pad PAD. can be electrically connected.
  • the vertical channel structures VS include the vertical semiconductor pattern VSP, the vertical semiconductor pattern VSP may be omitted without being limited or limited thereto.
  • the vertical channel pattern VCP has been described as having a structure including the first part VCP1 and the second part VCP2, it is not limited thereto and may have a structure excluding the first part VCP1.
  • the vertical channel pattern VCP is provided between the vertical semiconductor pattern VSP and the data storage pattern DSP and extends to the substrate SUB to contact the substrate SUB.
  • the lower surface of the vertical channel pattern VCP may be positioned at a lower level than the uppermost surface of the substrate SUB (the lower surface of the lowermost one of the interlayer insulating films ILD), and the upper surface of the vertical channel pattern VCP may be located at a level lower than that of the upper surface of the substrate SUB.
  • a top surface of the pattern VSP may be substantially coplanar.
  • An isolation trench TR extending in the first direction D1 may be provided between the stacked structures ST adjacent to each other.
  • the common source region CSR may be provided inside the substrate SUB exposed by the isolation trench TR.
  • the common source region CSR may extend in the first direction D1 within the substrate SUB.
  • the common source region CSR may be formed of a semiconductor material doped with impurities of the second conductivity type (eg, N-type impurities).
  • the common source region CSR may correspond to the common source line CSL of FIG. 2 .
  • a common source plug CSP may be provided in the isolation trench TR.
  • the common source plug CSP may be connected to the common source region CSR.
  • a top surface of the common source plug CSP may be substantially coplanar with a top surface of each of the stacked structures ST (ie, a top surface of an uppermost one of the interlayer insulating layers ILD).
  • the common source plug CSP may have a plate shape extending in the first and third directions D1 and D3. In this case, the common source plug CSP may have a shape in which a width in the second direction D2 increases toward the third direction D3.
  • Insulation spacers SP may be interposed between the common source plug CSP and the stacked structures ST. Insulation spacers SP may be provided to face each other between adjacent stacked structures ST.
  • the insulating spacers SP may be formed of silicon oxide, silicon nitride, silicon oxynitride, or a low-k material having a low dielectric constant.
  • a capping insulating layer CAP may be provided on the stacked structures ST, the vertical channel structures VS, and the common source plug CSP.
  • the capping insulating layer CAP may cover the top surface of the uppermost one of the interlayer insulating layers ILD, the top surface of the conductive pad PAD, and the top surface of the common source plug CSP.
  • the capping insulating layer CAP may be formed of an insulating material different from that of the interlayer insulating layers ILD.
  • a bit line contact plug BLPG electrically connected to the conductive pad PAD may be provided inside the capping insulating layer CAP.
  • the bit line contact plug BLPG may have a shape in which widths in the first and second directions D1 and D2 increase in the third direction D3.
  • a bit line BL may be provided on the capping insulating layer CAP and the bit line contact plug BLPG.
  • the bit line BL corresponds to any one of the plurality of bit lines BL0 , BL1 , and BL2 shown in FIG. 2 , and may be formed of a conductive material to extend along the second direction D2 .
  • the conductive material constituting the bit line BL may be the same material as the conductive material forming each of the gate electrodes EL1 , EL2 , and EL3 described above.
  • the bit line BL may be electrically connected to the vertical channel structures VS through the bit line contact plug BLPG.
  • the bit line BL is connected to the vertical channel structures VS may mean that it is connected to the vertical channel pattern VCP included in the vertical channel structures VS.
  • the three-dimensional flash memory having such a structure includes a voltage applied to each of the cell strings CSTR, a voltage applied to the string selection line SSL, a voltage applied to each of the word lines WL0-WLn, and a ground selection line.
  • a program operation, a read operation, and an erase operation may be performed based on the voltage applied to the GSL and the voltage applied to the common source line CSL.
  • the 3D flash memory includes a voltage applied to each of the cell strings CSTR, a voltage applied to the string select line SSL, a voltage applied to each of the word lines WL0 to WLn, and a ground select line GSL.
  • VCP vertical channel pattern
  • DSP data storage pattern
  • the 3D flash memory is not limited or not limited to the structure described above, and may include a vertical channel pattern (VCP), a data storage pattern (DSP), and gate electrodes EL1, EL2, and EL3 according to implementation examples.
  • VCP vertical channel pattern
  • DSP data storage pattern
  • EL1, EL2, and EL3 gate electrodes EL1, EL2, and EL3 according to implementation examples.
  • BL bit line
  • CSL common source line
  • FIG. 10 is a cross-sectional view showing the structure of a 3D flash memory according to another embodiment, and corresponds to a cross-section of FIG. 8 taken along line A-A'.
  • the substrate SUB may be a semiconductor substrate such as a silicon substrate, a silicon-germanium substrate, a germanium substrate, or a monocrystalline epitaxial layer grown on a monocrystalline silicon substrate.
  • the substrate SUB may be doped with first conductivity-type impurities (eg, P-type impurities).
  • Stacked structures ST may be disposed on the substrate SUB.
  • the stacked structures ST may be two-dimensionally disposed along the second direction D2 while extending in the first direction D1.
  • the stacked structures ST may be spaced apart from each other in the second direction D2.
  • Each of the stacked structures ST includes gate electrodes EL1 , EL2 , and EL3 alternately stacked in a vertical direction perpendicular to the upper surface of the substrate SUB (eg, in the third direction D3 ), and interlayer insulating films ILD.
  • the stacked structures ST may have substantially flat upper surfaces. That is, top surfaces of the stacked structures ST may be parallel to the top surface of the substrate SUB.
  • the vertical direction means the third direction D3 or a direction opposite to the third direction D3.
  • each of the gate electrodes EL1 , EL2 , and EL3 includes an erase control line ECL, ground select lines GSL0 , GSL1 , and GSL2 sequentially stacked on the substrate SUB, and a word line. (WL0-WLn, DWL), one of the first string selection lines (SSL1-1, SSL1-2, SSL1-3) and the second string selection lines (SSL2-1, SSL2-2, SSL2-3) can be
  • Each of the gate electrodes EL1 , EL2 , and EL3 may have substantially the same thickness in the third direction D3 while extending in the first direction D1 .
  • the thickness means the thickness in the third direction D3.
  • Each of the gate electrodes EL1 , EL2 , and EL3 may be formed of a conductive material.
  • each of the gate electrodes EL1 , EL2 , EL3 may be a doped semiconductor (ex, doped silicon, etc.), a metal (ex, W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), It may include at least one selected from Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitride (ex, titanium nitride, tantalum nitride, etc.).
  • Each of the gate electrodes EL1 , EL2 , and EL3 may include at least one of all metal materials that can be formed by ALD in addition to the metal material described above.
  • the gate electrodes EL1 , EL2 , and EL3 include a lowermost first gate electrode EL1 , an uppermost third gate electrode EL3 , and the first and third gate electrodes EL1 and EL3 .
  • a plurality of second gate electrodes EL2 may be included therebetween.
  • each of the first gate electrode EL1 and the third gate electrode EL3 is shown and described in the singular number, this is exemplary and not limited thereto, and the first gate electrode EL1 and the third gate electrode EL3 may be used as necessary. may be provided in plural.
  • the first gate electrode EL1 may correspond to one of the ground selection lines GSL0 , GSL1 , and GLS2 shown in FIG. 2 .
  • the second gate electrode EL2 may correspond to any one of the word lines WL0 - WLn and DWL shown in FIG. 2 .
  • the third gate electrode EL3 includes any one of the first string select lines SSL1-1, SSL1-2 and SSL1-3 of FIG. 2 shown in FIG. 2 or the second string select lines SSL2-1 and SSL2-1. SSL2-2, SSL2-3) may correspond to any one.
  • an end of each of the stacked structures ST may have a stepwise structure along the first direction D1. More specifically, the lengths of the gate electrodes EL1 , EL2 , and EL3 of the stack structures ST in the first direction D1 may decrease as the distance from the substrate SUB increases.
  • the third gate electrode EL3 may have the smallest length in the first direction D1 and the largest distance from the substrate SUB in the third direction D3.
  • the first gate electrode EL1 may have the longest length in the first direction D1 and the shortest distance from the substrate SUB in the third direction D3.
  • each of the stacked structures ST may decrease as the distance from the outermost one of the vertical channel structures VS described later increases, and the gate electrodes EL1, Sidewalls of EL2 and EL3 may be spaced apart at regular intervals along the first direction D1 when viewed in plan.
  • each of the interlayer insulating layers ILD may have different thicknesses.
  • the lowermost and uppermost interlayer insulating layers ILD may have a smaller thickness than other interlayer insulating layers ILD.
  • the interlayer insulating layers ILD may be formed of an insulating material to insulate between the gate electrodes EL1 , EL2 , and EL3 .
  • the interlayer insulating layers ILD may be formed of silicon oxide.
  • a plurality of channel holes CH penetrating portions of the stacked structures ST and the substrate SUB may be provided.
  • Vertical channel structures VS may be provided in the channel holes CH.
  • the vertical channel structures VS are the plurality of cell strings CSTR shown in FIG. 2 , and may extend in the third direction D3 while being connected to the substrate SUB.
  • the connection of the vertical channel structures VS with the substrate SUB may be achieved by partially burying a portion of each of the vertical channel structures VS in the substrate SUB, but is not limited thereto, and the vertical channel structures VS are not limited thereto.
  • the lower surface of (VS) may be made by contacting the upper surface of the substrate (SUB). When portions of each of the vertical channel structures VS are buried in the substrate SUB, lower surfaces of the vertical channel structures VS may be positioned at a lower level than the upper surface of the substrate SUB.
  • a plurality of columns of vertical channel structures VS passing through any one of the stacked structures ST may be provided. For example, as shown in FIG. 2 , columns of two vertical channel structures VS may pass through one of the stacked structures ST. However, without being limited thereto, three or more columns of vertical channel structures VS may pass through one of the stacked structures ST. In a pair of adjacent columns, the vertical channel structures VS corresponding to one column may be shifted in the first direction D1 from the vertical channel structures VS corresponding to the other adjacent column. have. When viewed from a plan view, the vertical channel structures VS may be arranged in a zigzag shape along the first direction D1. However, without being limited thereto, the vertical channel structures VS may form an array arranged side by side in rows and columns.
  • Each of the vertical channel structures VS may extend from the substrate SUB in the third direction D3.
  • each of the vertical channel structures VS is shown as having a column shape having the same width at the top and bottom, but is not limited thereto, and is not limited thereto. It may have a shape in which the width to (D2) is increased. This is due to the limitation that, when the channel holes CH are etched, the widths in the first and second directions D1 and D2 decrease toward the opposite direction of the third direction D3 .
  • the upper surface of each of the vertical channel structures VS may have a circular shape, an elliptical shape, a rectangular shape, or a bar shape.
  • Each of the vertical channel structures VS may include a data storage pattern DSP, a vertical channel pattern VCP, a back gate BG, and a conductive pad PAD.
  • the data storage pattern DSP may have a pipe shape or macaroni shape with an open bottom
  • the vertical channel pattern VCP may have a pipe shape or macaroni shape with a closed bottom. can have a shape.
  • the back gate BG may be formed to apply a voltage to the vertical channel pattern VCP while at least a portion of the back gate BG is surrounded by the vertical channel pattern VCP.
  • the back gate BG is included in the vertical channel pattern VCP may mean a state in which at least a portion of the back gate BG is covered by the vertical channel pattern VCP, as described above.
  • the data storage pattern DSP covers the inner walls of each of the channel holes CH and contacts the vertical channel pattern VCP inwardly and contacts the sidewalls of the gate electrodes EL1 , EL2 , and EL3 outwardly.
  • the regions corresponding to the second gate electrodes EL2 of the data storage pattern DSP are the second gate electrodes along with the regions corresponding to the second gate electrodes EL2 of the vertical channel pattern VCP.
  • Memory cells in which a memory operation (program operation, read operation, or erase operation) is performed by a voltage applied through EL2 may be configured.
  • the memory cells correspond to the memory cell transistors MCT shown in FIG. 2 .
  • the data storage pattern DSP traps charges or holes by a voltage applied through the second gate electrodes EL2 or maintains a state of charges (eg, a polarization state of charges) in a 3D flash memory. It can act as a data repository.
  • a state of charges eg, a polarization state of charges
  • ONO tunnel oxide-charge storage layer (Nitride)-blocking oxide layer
  • ferroelectric layer may be used as the data storage pattern DSP.
  • Such a data storage pattern DSP may represent binary data values or multi-valued data values with changes in trapped charges or holes, or represent binary data values or multi-valued data values with changes in states of charges.
  • the vertical channel pattern VCP may cover an inner wall of the data storage pattern DSP and may extend in the third direction D3.
  • the vertical channel pattern VCP may be provided between the data storage pattern DSP and the back gate BG, and may correspond to the second gate electrodes EL2. Accordingly, as described above, the vertical channel pattern VCP may constitute memory cells together with regions corresponding to the second gate electrodes EL2 of the data storage pattern DSP.
  • a top surface of the vertical channel pattern VCP may be positioned at a level higher than a top surface of an uppermost one of the second gate electrodes EL2 . More specifically, the upper surface of the vertical channel pattern VCP may be positioned between the upper and lower surfaces of the third gate electrode EL3 .
  • the vertical channel pattern VCP is a component that transfers charges or holes to the data storage pattern DSP, and may be formed of monocrystalline silicon or polysilicon to form a channel or to be boosted by an applied voltage.
  • the vertical channel pattern VCP may be formed of an oxide semiconductor material capable of blocking, suppressing, or minimizing leakage current.
  • the vertical channel pattern VCP may be formed of an oxide semiconductor material including at least one of In, Zn, and Ga having excellent leakage current characteristics, or a Group 4 semiconductor material.
  • the vertical channel pattern VCP may be formed of, for example, a ZnOx-based material including AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO.
  • the vertical channel pattern VCP may block, suppress, or minimize leakage current to the gate electrodes EL1 , EL2 , and EL3 or the substrate SUB, and at least one of the gate electrodes EL1 , EL2 , and EL3 Any one transistor characteristic (eg, threshold voltage distribution and program/read speed) may be improved, and consequently, electrical characteristics of the 3D flash memory may be improved.
  • Any one transistor characteristic eg, threshold voltage distribution and program/read speed
  • electrical characteristics of the 3D flash memory may be improved.
  • the back gate BG is surrounded by and contacts the vertical channel pattern VCP, and may be formed to apply a voltage to the vertical channel pattern VCP for a memory operation.
  • the back gate BG is a doped semiconductor (ex, doped silicon, etc.), a metal (ex, W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), Ta (tantalum), It may be formed of a conductive material including at least one selected from Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitride (eg, titanium nitride, tantalum nitride, etc.).
  • the back gate BG may include at least one of all metal materials that can be formed by ALD.
  • the back gate BG extends along the third direction D3 from a level corresponding to the first gate electrode EL1 to a level corresponding to the second gate electrode EL2 within the vertical channel pattern VCP.
  • the upper surface of the back gate BG may be positioned at a level higher than that of the uppermost one of the second gate electrodes EL2 .
  • the back gate BG may extend along the third direction D3 to a level corresponding to the third gate electrode EL3 within the vertical channel pattern VCP.
  • the lower substrate contacting the lower portion of the back gate BG is omitted in the drawing, a lower substrate contacting the lower surface of the back gate BG may be included according to an implementation example. Also, according to an implementation example, the back gate BG may be formed from inside the substrate SUB or from an upper portion of the substrate SUB.
  • the back gate BG is included in the vertical channel pattern VCP of each of the cell strings CSTR, and the back gate BG included in the vertical channel pattern VCP of each of the cell strings CSTR is
  • the back gate BG may be electrically connected to all of the planes formed by the first direction D1 and the second direction D2. That is, the back gate BG may be commonly connected to the cell strings CSTR. In this case, the back gate BG of each of the cell strings CSTR may be collectively controlled so that the same voltage may be applied to all of them.
  • the back gates BG included in the vertical channel patterns VCP of each of the cell strings CSTR may be electrically connected to each other along the first direction D1 of FIG. 2 .
  • each of the back gates BG of the cell strings CSTR arranged along the second direction D2 is electrically independently controlled so that different voltages can be applied. The same voltage may be applied to the back gates BG of each of the cell strings CSTR arranged along D1 by being collectively controlled.
  • the back gates BG included in the vertical channel patterns VCP of each of the cell strings CSTR may be electrically connected to each other along the second direction D2 of FIG. 2 .
  • each of the back gates BG of the cell strings CSTR arranged along the first direction D1 may be electrically independently controlled so that different voltages may be applied. The same voltage may be applied to the back gates BG of each of the cell strings CSTR arranged along D2 by being collectively controlled.
  • the insulating layer INS is disposed between the back gate BG and the vertical channel pattern VCP, direct contact between the back gate BG and the vertical channel pattern VCP may be prevented.
  • the insulating layer ILD may be formed of an insulating material such as silicon oxide.
  • the back gate BG is formed in an inner hole of the vertical channel pattern VCP and is formed while being surrounded by the vertical channel pattern VCP without gaps, but is not limited or limited thereto, and the vertical channel pattern ( It may also be formed in a structure in which at least a portion is wrapped by the VCP).
  • a structure in which the back gate BG and the insulating layer INS are included in at least a portion of the vertical channel pattern VCP or a structure penetrating the vertical channel pattern VCP may be implemented.
  • the vertical channel structures VS include an erase control transistor ECT, first and second string select transistors SST1 and SST2, a ground select transistor GST, and memory cell transistors MCT. ) may correspond to channels of
  • a conductive pad PAD may be provided on a top surface of the vertical channel pattern VCP.
  • the conductive pad PAD may be connected to an upper portion of the vertical channel pattern VCP.
  • a sidewall of the conductive pad PAD may be surrounded by the data storage pattern DSP.
  • a top surface of the conductive pad PAD may be substantially coplanar with a top surface of each of the stack structures ST (ie, a top surface of an uppermost one of the interlayer insulating layers ILD).
  • a lower surface of the conductive pad PAD may be positioned at a lower level than an upper surface of the third gate electrode EL3 . More specifically, the lower surface of the conductive pad PAD may be positioned between the upper and lower surfaces of the third gate electrode EL3 . That is, at least a portion of the conductive pad PAD may overlap the third gate electrode EL3 in a horizontal direction.
  • the conductive pad PAD may be formed of a semiconductor doped with impurities or a conductive material.
  • the conductive pad PAD is a semiconductor material doped with impurities different from those of the substrate SUB (more precisely, impurities of a second conductivity type (eg, N-type) different from the first conductivity type (eg, P-type)).
  • a second conductivity type eg, N-type
  • P-type first conductivity type
  • the conductive pad PAD may reduce contact resistance between the bit line BL and the vertical channel pattern VCP, which will be described later.
  • An isolation trench TR extending in the first direction D1 may be provided between the stacked structures ST adjacent to each other.
  • the common source region CSR may be provided inside the substrate SUB exposed by the isolation trench TR.
  • the common source region CSR may extend in the first direction D1 within the substrate SUB.
  • the common source region CSR may be formed of a semiconductor material doped with impurities of the second conductivity type (eg, N-type impurities).
  • the common source region CSR may correspond to the common source line CSL of FIG. 2 .
  • a common source plug CSP may be provided in the isolation trench TR.
  • the common source plug CSP may be connected to the common source region CSR.
  • a top surface of the common source plug CSP may be substantially coplanar with a top surface of each of the stacked structures ST (ie, a top surface of an uppermost one of the interlayer insulating layers ILD).
  • the common source plug CSP may have a plate shape extending in the first and third directions D1 and D3. In this case, the common source plug CSP may have a shape in which a width in the second direction D2 increases toward the third direction D3.
  • Insulation spacers SP may be interposed between the common source plug CSP and the stacked structures ST. Insulation spacers SP may be provided to face each other between adjacent stacked structures ST.
  • the insulating spacers SP may be formed of silicon oxide, silicon nitride, silicon oxynitride, or a low-k material having a low dielectric constant.
  • a capping insulating layer CAP may be provided on the stacked structures ST, the vertical channel structures VS, and the common source plug CSP.
  • the capping insulating layer CAP may cover the top surface of the uppermost one of the interlayer insulating layers ILD, the top surface of the conductive pad PAD, and the top surface of the common source plug CSP.
  • the capping insulating layer CAP may be formed of an insulating material different from that of the interlayer insulating layers ILD.
  • a bit line contact plug BLPG electrically connected to the conductive pad PAD may be provided inside the capping insulating layer CAP.
  • the bit line contact plug BLPG may have a shape in which widths in the first and second directions D1 and D2 increase in the third direction D3.
  • a bit line BL may be provided on the capping insulating layer CAP and the bit line contact plug BLPG.
  • the bit line BL corresponds to any one of the plurality of bit lines BL0 , BL1 , and BL2 shown in FIG. 2 , and may be formed of a conductive material to extend along the second direction D2 .
  • the conductive material constituting the bit line BL may be the same material as the conductive material forming each of the gate electrodes EL1 , EL2 , and EL3 described above.
  • the bit line BL may be electrically connected to the vertical channel structures VS through the bit line contact plug BLPG.
  • the bit line BL is connected to the vertical channel structures VS may mean that it is connected to the vertical channel pattern VCP included in the vertical channel structures VS.
  • the three-dimensional flash memory having such a structure includes a voltage applied to each of the cell strings CSTR, a voltage applied to the string selection line SSL, a voltage applied to each of the word lines WL0-WLn, and a ground selection line.
  • a program operation, a read operation, and an erase operation may be performed based on the voltage applied to the GSL, the voltage applied to the common source line CSL, and the voltage applied to the back gate BG.
  • the 3D flash memory includes a voltage applied to each of the cell strings CSTR, a voltage applied to the string select line SSL, a voltage applied to each of the word lines WL0 to WLn, and a ground select line GSL.
  • VCP vertical channel pattern
  • the 3D flash memory is not limited or not limited to the described structure, and according to an implementation example, a vertical channel pattern (VCP), a data storage pattern (DSP), a back gate (BG), and gate electrodes ( EL1, EL2, EL3), a bit line BL, and a common source line CSL may be implemented in various structures.
  • VCP vertical channel pattern
  • DSP data storage pattern
  • BG back gate
  • EL1, EL2, EL3 gate electrodes
  • bit line BL bit line
  • CSL common source line CSL
  • FIG. 11 is a flow chart illustrating a program operation method of the 3D flash memory shown in FIGS. 3 and 4, and FIG. 12 is a flow chart of the 3D flash memory shown in FIG. 9 to explain the program operation method shown in FIG.
  • FIG. 13 is a cross-sectional view showing the structure of the 3D flash memory shown in FIG. 10 to explain the program operation method shown in FIG. 11 .
  • the program operation method is assumed to be performed in a 3D flash memory having the structure described with reference to FIGS. 2 and 8 to 10 .
  • a “selected cell string (sel CSTR)” means a cell string including a target memory cell, which is a target of a program operation, among the cell strings (CSTR), and “unselected cell string (unsel CSTR) CSTR)” means a cell string that does not include a target memory cell among the cell strings CSTR.
  • the “selected word line sel WL” refers to a word line corresponding to the target memory cell among the word lines WL0-WLn
  • the “unselected word line unsel WL” refers to the word lines WL0-WLn.
  • WLn) means word lines (remaining word lines excluding the selected word line) that do not correspond to the target memory cell.
  • the word lines WL0 - WLn correspond to the second gate electrode EL2 shown in FIGS. 2 and 8 to 10
  • the string select line SSL corresponds to the second gate electrode EL2 shown in FIGS. 2 and 8 to 10. It may correspond to the 3 gate electrode EL3.
  • the 3D flash memory stores a bit line sel BL0 of a selected cell string sel CSTR corresponding to a target memory cell to be programmed among the cell strings CSTR.
  • a negative voltage can be applied.
  • the voltage of the negative value is such that the potential difference between the selected word line (sel WL) and the bit line (sel BL0) of the selected cell string (sel CSTR) is 20V or more, so that the selected word line (sel WL) described later It may be appropriately determined based on the value of the program voltage Vpgm applied to . For example, when the program voltage Vpgm is 20V, the negative voltage may be -2V.
  • the 3D flash memory is configured so that a negative voltage is applied to the bit line sel BL0 of the cell string sel CSTR selected in step S1110 during a program operation.
  • the 3D flash memory includes a circuit capable of generating a negative voltage in addition to the structure described with reference to FIGS. It may have a structure electrically connected to the line BL.
  • the negative voltage may be generated using an existing circuit instead of being generated through a circuit provided only for the program operation. More specifically, the negative voltage applied to the bit line sel BL0 of the cell string sel CSTR selected in step S1110 causes the 3D flash memory to perform other operations (eg, read operation) except for the program operation. It can come from circuits that generate negative voltages used when performing. That is, in step S1110, the 3D flash memory generates a negative voltage generated from a circuit that generates a negative voltage used when performing an operation other than a program operation, in the selected cell string (sel CSTR) can be applied to the bit line (sel BL0) of
  • the 3D flash memory may apply a program voltage (Vpgm; for example, 20V) to a selected word line (sel WL) corresponding to the target memory cell among word lines.
  • Vpgm program voltage
  • the ground voltage is applied to the bit line sel BL0 of the existing selected cell string sel CSTR.
  • the potential difference (the selected word line sel WL and the bit line sel BL0 of the selected cell string sel CSTR)
  • the potential difference (the voltage between the selected word line (sel WL) and the bit line (sel BL0) of the selected cell string (sel CSTR) is directly transferred to the vertical channel pattern (VCP). This is because is indirectly transmitted to the vertical channel pattern (VCP) through the data storage pattern (DSP).
  • step S1110 the voltage between the selected word line sel WL and the bit line sel BL0 of the selected cell string sel CSTR is applied to the vertical channel pattern VCP included in the selected cell string sel CSTR. It may be characterized in that a negative voltage is applied to the bit line sel BL0 of the cell string sel CSTR selected to be directly transmitted.
  • step S1130 the 3D flash memory responds to the application of a negative voltage to the bit line sel BL0 of the selected cell string sel CSTR and the application of a program voltage to the selected word line sel WL.
  • a program operation on a target memory cell may be performed by forming a channel in the vertical channel pattern VCP included in the selected cell string sel CSTR.
  • the 3D flash memory can prevent a program operation in memory cells included in the unselected cell string (unsel CSTR) by boosting the unselected cell string (unsel CSTR).
  • the unselected cell string (unsel CSTR) is applied to the bit line (unsel BL1) by applying the power supply voltage (Vcc) to the bit line (unsel BL1) of the unselected cell string (unsel CSTR). It is possible to have a potential boosted by the applied power supply voltage and the program voltage applied to the selected word line (sel WL). Accordingly, memory cells included in the unselected cell string unsel CSTR may be prevented from being programmed.
  • the 3D flash memory performs step S1110 and then step S1120, and at the same time, the remaining non-selected word lines (unsel WL) excluding the selected word line (sel WL) among word lines. ) may be applied with a pass voltage (Vpass; hereinafter, a pass voltage means a voltage higher than a threshold voltage of a memory transistor in a program state and lower than a program voltage Vpgm, for example, 9V).
  • Vcc the power supply voltage
  • the power supply voltage is applied to the string select line SSL; the power supply voltage is higher than the threshold voltage of the string select line SSL and the program voltage Vpgm applied to the selected word line sel WL.
  • the ground voltage (GND; for example, 0V) is applied to the ground selection line (GSL), and the common source line (CSL) can be floated.
  • the unselected word lines (unsel WL) among memory cells included in the selected cell string sel CSTR
  • the memory cell corresponding to is not programmed, and only the target memory cell may be programmed as in step S1130.
  • the 3D flash memory performs step S1110 and then step S1120, excluding the selected word line sel WL among word lines.
  • Each of the remaining unselected word lines (unsel WL) is floated, and the pass voltage (Vpass) to the back gate (BG) is higher than the threshold voltage of the memory transistor in the programmed state and the program voltage (Vpgm) This means a lower voltage, e.g. 9V) can be applied.
  • the 3D flash memory may apply a ground voltage (GND; for example, 0V) to each of the unselected word lines (unsel WL) instead of floating each of the unselected word lines (unsel WL).
  • GND ground voltage
  • the power supply voltage (Vcc) is applied to the string select line SSL; the power supply voltage is higher than the threshold voltage of the string select line SSL and the program voltage Vpgm applied to the selected word line sel WL. (meaning a voltage lower than, for example, 20V) is applied, the ground voltage (GND; for example, 0V) is applied to the ground selection line (GSL), and the common source line (CSL) can be floated.
  • the unselected word lines (unsel WL) among memory cells included in the selected cell string sel CSTR
  • the memory cell corresponding to is not programmed, and only the target memory cell may be programmed as in step S1130.
  • the unselected word lines Disturb caused by applying a pass voltage to each of the unselected word lines (unsel WL) is prevented by making each unselected word line (unsel WL) float or applying a ground voltage to each of the unselected word lines (unsel WL). can do.
  • FIG. 14 is a flow chart illustrating a read operation method of the 3D flash memory shown in FIG. 10, and FIG. 15 is a structure of the 3D flash memory shown in FIG. 10 to explain the read operation method shown in FIG. 14. It is a cross section shown.
  • a “selected cell string (sel CSTR)” means a cell string including a target memory cell that is a target of a read operation among the cell strings (CSTR), and “unselected cell string (unsel CSTR) CSTR)” means a cell string that does not include a target memory cell among the cell strings CSTR.
  • the “selected word line sel WL” refers to a word line corresponding to the target memory cell among the word lines WL0-WLn
  • the “unselected word line unsel WL” refers to the word lines WL0-WLn.
  • WLn means word lines (remaining word lines excluding the selected word line) that do not correspond to the target memory cell.
  • the word lines WL0 - WLn correspond to the second gate electrode EL2 shown in FIGS. 2 and 8 to 10
  • the string select line SSL corresponds to the second gate electrode EL2 shown in FIGS. 2 and 8 to 10. It may correspond to the 3 gate electrode EL3.
  • the 3D flash memory stores a bit line sel BL0 of a selected cell string sel CSTR corresponding to a target memory cell to be subjected to a read operation among the cell strings CSTR.
  • a first voltage V1 eg, 1V
  • the ground voltage GND; for example, 0V
  • the 3D flash memory may apply a verification voltage (Vverify; for example, 20V) to a selected word line (sel WL) corresponding to the target memory cell among word lines.
  • Vverify a verification voltage
  • step S1430 the 3D flash memory outputs a read voltage (Vread) to each of the unselected word lines (unsel WL) except for the selected word line (sel WL) among the word lines; the read voltage is ground and the string select transistors.
  • Vread a read voltage
  • a threshold voltage of (GST, SST) a voltage higher than the threshold voltage of the memory transistor in the program state and lower than the program voltage Vpgm, which may be the above-described pass voltage Vpass, for example, 6V, may be applied.
  • the 3D flash memory may apply a positive voltage (eg, 2V) to the back gate BG.
  • a positive voltage eg, 2V
  • the reason why a positive voltage is applied to the back gate BG is to improve cell current in the 3D flash memory.
  • step S1450 in the 3D flash memory, the first voltage is applied to the bit line sel BL0 of the selected cell string sel CSTR, the verify voltage is applied to the selected word line sel WL, and the non-selected word A read operation may be performed on a target memory cell in response to a read voltage being applied to each of the lines and a positive voltage being applied to the back gate BG.
  • the above-described read operation method is performed by applying a positive voltage to the back gate BG during read after a program operation, thereby improving cell current compared to the conventional method.
  • 16 and 17 are diagrams illustrating pulses of applied voltages in a program operation and a read operation performed by the 3D flash memory shown in FIG. 10 .
  • Pulses of applied voltages in a program operation and a read operation performed by the 3D flash memory having a structure including a back gate (BG) described above with reference to FIGS. 13 and 14 are as shown in FIGS. 16 or 17 .
  • FIGS. 18 is a plan view illustrating a structure of a 3D flash memory according to an exemplary embodiment.
  • 19 is a cross-sectional view showing the structure of a 3D flash memory according to an exemplary embodiment, and corresponds to a cross-section of FIG. 18 taken along line A-A'.
  • 20 is an enlarged cross-sectional view of an area 1900 in the 3D flash memory shown in FIG. 19, and
  • FIGS. 21A to 21C are diagrams for explaining a two-step program operation of the 3D flash memory according to an exemplary embodiment.
  • FIGS. 22A and 21C 22b is a diagram for describing a two-step erase operation of a 3D flash memory according to an exemplary embodiment.
  • the substrate SUB may be a semiconductor substrate such as a silicon substrate, a silicon-germanium substrate, a germanium substrate, or a monocrystalline epitaxial layer grown on a monocrystalline silicon substrate.
  • the substrate SUB may be doped with first conductivity-type impurities (eg, P-type impurities).
  • Stacked structures ST may be disposed on the substrate SUB.
  • the stacked structures ST may be two-dimensionally disposed along the second direction D2 while extending in the first direction D1.
  • the stacked structures ST may be spaced apart from each other in the second direction D2.
  • Each of the stacked structures ST includes gate electrodes EL1 , EL2 , and EL3 alternately stacked in a vertical direction perpendicular to the upper surface of the substrate SUB (eg, in the third direction D3 ), and interlayer insulating films ILD.
  • the stacked structures ST may have substantially flat upper surfaces. That is, top surfaces of the stacked structures ST may be parallel to the top surface of the substrate SUB.
  • the vertical direction means the third direction D3 or a direction opposite to the third direction D3.
  • each of the gate electrodes EL1 , EL2 , and EL3 includes an erase control line ECL, ground select lines GSL0 , GSL1 , and GSL2 sequentially stacked on the substrate SUB, and a word line. (WL0-WLn, DWL), one of the first string selection lines (SSL1-1, SSL1-2, SSL1-3) and the second string selection lines (SSL2-1, SSL2-2, SSL2-3) can be
  • Each of the gate electrodes EL1 , EL2 , and EL3 may have substantially the same thickness in the third direction D3 while extending in the first direction D1 .
  • the thickness means the thickness in the third direction D3.
  • Each of the gate electrodes EL1 , EL2 , and EL3 may be formed of a conductive material.
  • each of the gate electrodes EL1 , EL2 , EL3 may be a doped semiconductor (ex, doped silicon, etc.), a metal (ex, W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), It may include at least one selected from Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitride (ex, titanium nitride, tantalum nitride, etc.).
  • Each of the gate electrodes EL1 , EL2 , and EL3 may include at least one of all metal materials that can be formed by ALD in addition to the metal material described above.
  • the gate electrodes EL1 , EL2 , and EL3 include a lowermost first gate electrode EL1 , an uppermost third gate electrode EL3 , and the first and third gate electrodes EL1 and EL3 .
  • a plurality of second gate electrodes EL2 may be included therebetween.
  • each of the first gate electrode EL1 and the third gate electrode EL3 is shown and described in the singular number, this is exemplary and not limited thereto, and the first gate electrode EL1 and the third gate electrode EL3 may be used as necessary. may be provided in plural.
  • the first gate electrode EL1 may correspond to one of the ground selection lines GSL0 , GSL1 , and GLS2 shown in FIG. 2 .
  • the second gate electrode EL2 may correspond to any one of the word lines WL0 - WLn and DWL shown in FIG. 2 .
  • the third gate electrode EL3 includes any one of the first string select lines SSL1-1, SSL1-2 and SSL1-3 of FIG. 2 shown in FIG. 2 or the second string select lines SSL2-1 and SSL2-1. SSL2-2, SSL2-3) may correspond to any one.
  • an end of each of the stacked structures ST may have a stepwise structure along the first direction D1. More specifically, the lengths of the gate electrodes EL1 , EL2 , and EL3 of the stack structures ST in the first direction D1 may decrease as the distance from the substrate SUB increases.
  • the third gate electrode EL3 may have the smallest length in the first direction D1 and the largest distance from the substrate SUB in the third direction D3.
  • the first gate electrode EL1 may have the longest length in the first direction D1 and the shortest distance from the substrate SUB in the third direction D3.
  • each of the stacked structures ST may decrease as the distance from the outermost one of the vertical channel structures VS described later increases, and the gate electrodes EL1, Sidewalls of EL2 and EL3 may be spaced apart at regular intervals along the first direction D1 when viewed in plan.
  • each of the interlayer insulating layers ILD may have different thicknesses.
  • the lowermost and uppermost interlayer insulating layers ILD may have a smaller thickness than other interlayer insulating layers ILD.
  • the interlayer insulating layers ILD may be formed of an insulating material to insulate between the gate electrodes EL1 , EL2 , and EL3 .
  • the interlayer insulating layers ILD may be formed of silicon oxide.
  • interlayer insulating layers ILD are included in each of the stacked structures ST
  • air gaps may be included in each of the stacked structures ST instead of the interlayer insulating layers ILD.
  • the air gaps may be alternately disposed with the gate electrodes EL1 , EL2 , and EL3 as in the interlayer insulating layer ILD to enable insulation between the gate electrodes EL1 , EL2 , and EL3 .
  • a plurality of channel holes CH penetrating portions of the stacked structures ST and the substrate SUB may be provided.
  • Vertical channel structures VS may be provided in the channel holes CH.
  • the vertical channel structures VS are the plurality of cell strings CSTR shown in FIG. 2 , and may extend in the third direction D3 while being connected to the substrate SUB.
  • the connection of the vertical channel structures VS with the substrate SUB may be achieved by partially burying a portion of each of the vertical channel structures VS in the substrate SUB, but is not limited thereto, and the vertical channel structures VS are not limited thereto.
  • the lower surface of (VS) may be made by contacting the upper surface of the substrate (SUB). When portions of each of the vertical channel structures VS are buried in the substrate SUB, lower surfaces of the vertical channel structures VS may be positioned at a lower level than the upper surface of the substrate SUB.
  • a plurality of columns of vertical channel structures VS passing through any one of the stacked structures ST may be provided. For example, as shown in FIG. 2 , columns of two vertical channel structures VS may pass through one of the stacked structures ST. However, without being limited thereto, three or more columns of vertical channel structures VS may pass through one of the stacked structures ST. In a pair of adjacent columns, the vertical channel structures VS corresponding to one column may be shifted in the first direction D1 from the vertical channel structures VS corresponding to the other adjacent column. have. When viewed from a plan view, the vertical channel structures VS may be arranged in a zigzag shape along the first direction D1. However, without being limited thereto, the vertical channel structures VS may form an array arranged side by side in rows and columns.
  • Each of the vertical channel structures VS may extend from the substrate SUB in the third direction D3.
  • each of the vertical channel structures VS is shown as having a column shape having the same width at the top and bottom, but is not limited thereto, and is not limited thereto. It may have a shape in which the width to (D2) is increased. This is due to the limitation that, when the channel holes CH are etched, the widths in the first direction D1 and the second direction D2 decrease toward the opposite direction of the third direction D3.
  • the upper surface of each of the vertical channel structures VS may have a circular shape, an elliptical shape, a rectangular shape, or a bar shape.
  • Each of the vertical channel structures VS may include a tunneling oxide-charge trap nitride-blocking oxide (ONO), a vertical channel pattern VCP, a vertical semiconductor pattern VSP, and a conductive pad PAD.
  • the ONO may have a pipe shape or macaroni shape with an open bottom
  • the vertical channel pattern VCP may have a pipe shape or macaroni shape with a closed bottom.
  • the vertical semiconductor pattern VSP may fill a space surrounded by the vertical channel pattern VCP and the conductive pad PAD.
  • the ONO may cover inner walls of each of the channel holes CH, inwardly contact the vertical channel pattern VCP, and outwardly contact sidewalls of the gate electrodes EL1 , EL2 , and EL3 . Accordingly, the regions corresponding to the second gate electrodes EL2 of the ONO, together with the regions corresponding to the second gate electrodes EL2 of the vertical channel pattern VCP, through the second gate electrodes EL2.
  • Memory cells in which a memory operation (program operation, read operation, or erase operation) is performed by an applied voltage may be configured.
  • the memory cells correspond to the memory cell transistors MCT shown in FIG. 2 .
  • the tunneling oxide layer and the blocking oxide layer of the ONO may be formed of a ferroelectric material as shown in FIG. 20 .
  • the tunneling oxide layer is formed of a ferroelectric material as in CASE 1 of FIG. 20
  • the blocking oxide layer is formed of a ferroelectric material as in CASE 2
  • both the tunneling oxide layer and the blocking oxide layer are ferroelectric materials as in CASE 3.
  • the rest of the tunneling oxide layer or the blocking oxide layer, which is not formed of a ferroelectric material may be formed of the same material as the conventional tunneling oxide layer or the conventional blocking oxide layer.
  • the ferroelectric material is HfO x having an orthorhombic crystal structure, HfO x doped with at least one of Al, Zr or Si, PZT (Pb(Zr, Ti)O 3 ), PTO (PbTiO 3 ) , SBT (SrBi 2 Ti 2 O 3 ), BLT (Bi(La, Ti)O 3 ), PLZT (Pb(La, Zr)TiO 3 ), BST (Bi(Sr, Ti)O 3 ), barium titanate ( At least one of barium titanate, BaTiO 3 ), P(VDF-TrFE), PVDF, AlO x , ZnO x , TiO x , TaO x or InO x may be included.
  • the ferroelectric material may include various materials having hysteresis characteristics without being limited or limited to the examples described.
  • the charge trap nitride layer of ONO may be used as a primary data storage element that traps charges or holes by a voltage applied through the second gate electrode EL2, and the tunneling oxide layer of ONO or At least one layer formed of a ferroelectric material among the blocking oxide layers may be used as a secondary data storage element that maintains a state of charges (eg, a polarization state of charges) by a voltage applied through the second gate electrode EL2.
  • a state of charges eg, a polarization state of charges
  • the 3D flash memory simultaneously uses both the charge trapping nitride layer of ONO and at least one layer formed of a ferroelectric material among the tunneling oxide layer and blocking oxide layer of ONO as data storage elements, thereby changing trapped charges or holes. And, it can represent a multi-valued data value by changing the state of charges. A detailed description of this will be described below.
  • a vertical channel pattern may cover an inner wall of the ONO.
  • the vertical channel pattern VCP may include a first portion VCP1 and a second portion VCP2 on the first portion VCP1.
  • the first portion VCP1 of the vertical channel pattern VCP may be provided below each of the channel holes CH and may contact the substrate SUB.
  • the first portion VCP1 of the vertical channel pattern VCP may be used to block, suppress, or minimize leakage current in each of the vertical channel structures VS and/or to form an epitaxial pattern.
  • a thickness of the first portion VCP1 of the vertical channel pattern VCP may be greater than, for example, a thickness of the first gate electrode EL1.
  • a sidewall of the first portion VCP1 of the vertical channel pattern VCP may be surrounded by ONO.
  • a top surface of the first portion VCP1 of the vertical channel pattern VCP may be positioned at a higher level than a top surface of the first gate electrode EL1.
  • the upper surface of the first portion VCP1 of the vertical channel pattern VCP may be positioned between the upper surface of the first gate electrode EL1 and the lower surface of the lowermost one of the second gate electrodes EL2.
  • a lower surface of the first portion VCP1 of the vertical channel pattern VCP may be positioned at a lower level than an uppermost surface of the substrate SUB (ie, a lower surface of a lowermost one of the interlayer insulating layers ILD).
  • a portion of the first portion VCP1 of the vertical channel pattern VCP may overlap the first gate electrode EL1 in a horizontal direction.
  • the horizontal direction refers to an arbitrary direction extending on a plane parallel to the first and second directions D1 and D2.
  • the second portion VCP2 of the vertical channel pattern VCP may extend in the third direction D3 from the upper surface of the first portion VCP1.
  • the second portion VCP2 of the vertical channel pattern VCP may be provided between the ONO and the vertical semiconductor pattern VSP, and may correspond to the second gate electrodes EL2. Accordingly, the second portion VCP2 of the vertical channel pattern VCP may form memory cells together with regions corresponding to the second gate electrodes EL2 of the ONO as described above.
  • a top surface of the second part VCP2 of the vertical channel pattern VCP may be substantially coplanar with a top surface of the vertical semiconductor pattern VSP.
  • a top surface of the second part VCP2 of the vertical channel pattern VCP may be positioned at a level higher than a top surface of an uppermost one of the second gate electrodes EL2 . More specifically, the upper surface of the second portion VCP2 of the vertical channel pattern VCP may be positioned between the upper and lower surfaces of the third gate electrode EL3 .
  • the vertical channel pattern VCP may be formed of monocrystalline silicon or polysilicon to form a channel or to be boosted by an applied voltage.
  • the vertical channel pattern VCP may be formed of an oxide semiconductor material capable of blocking, suppressing, or minimizing leakage current.
  • the vertical channel pattern VCP may be formed of an oxide semiconductor material including at least one of In, Zn, and Ga having excellent leakage current characteristics, or a Group 4 semiconductor material.
  • the vertical channel pattern VCP may be formed of, for example, a ZnOx-based material including AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO.
  • the vertical channel pattern VCP may block, suppress, or minimize leakage current to the gate electrodes EL1 , EL2 , and EL3 or the substrate SUB, and at least one of the gate electrodes EL1 , EL2 , and EL3 Any one transistor characteristic (eg, threshold voltage distribution and program/read speed) may be improved, and consequently, electrical characteristics of the 3D flash memory may be improved.
  • Any one transistor characteristic eg, threshold voltage distribution and program/read speed
  • electrical characteristics of the 3D flash memory may be improved.
  • the vertical semiconductor pattern VSP may be surrounded by the second portion VCP2 of the vertical channel pattern VCP.
  • An upper surface of the vertical semiconductor pattern VSP may contact the conductive pad PAD, and a lower surface of the vertical semiconductor pattern VSP may contact the first portion VCP1 of the vertical channel pattern VCP.
  • the vertical semiconductor pattern VSP may be spaced apart from the substrate SUB in the third direction D3. In other words, the vertical semiconductor pattern VSP may be electrically floated from the substrate SUB.
  • the vertical semiconductor pattern VSP may be formed of a material that helps diffusion of charges or holes in the vertical channel pattern VCP. More specifically, the vertical semiconductor pattern VSP may be formed of a material having excellent charge and hole mobility.
  • the vertical semiconductor pattern VSP may be formed of a semiconductor material doped with impurities, an intrinsic semiconductor material not doped with impurities, or a polycrystalline semiconductor material.
  • the vertical semiconductor pattern VSP may be formed of polysilicon doped with impurities of the same first conductivity type as the substrate SUB (eg, P-type impurities). That is, the vertical semiconductor pattern VSP can improve the electrical characteristics of the 3D flash memory to increase the speed of memory operation.
  • the vertical channel structures VS include an erase control transistor ECT, first and second string select transistors SST1 and SST2, a ground select transistor GST, and memory cell transistors MCT. ) may correspond to channels of
  • Conductive pads PAD may be provided on top surfaces of the second portion VCP2 of the vertical channel pattern VCP and on top surfaces of the vertical semiconductor pattern VSP.
  • the conductive pad PAD may be connected to an upper portion of the vertical channel pattern VCP and an upper portion of the vertical semiconductor pattern VSP.
  • a sidewall of the conductive pad PAD may be surrounded by ONO.
  • a top surface of the conductive pad PAD may be substantially coplanar with a top surface of each of the stack structures ST (ie, a top surface of an uppermost one of the interlayer insulating layers ILD).
  • a lower surface of the conductive pad PAD may be positioned at a lower level than an upper surface of the third gate electrode EL3 . More specifically, the lower surface of the conductive pad PAD may be positioned between the upper and lower surfaces of the third gate electrode EL3 . That is, at least a portion of the conductive pad PAD may overlap the third gate electrode EL3 in a horizontal direction.
  • the conductive pad PAD may be formed of a semiconductor doped with impurities or a conductive material.
  • the conductive pad PAD is doped with an impurity different from that of the vertical semiconductor pattern VSP (more precisely, an impurity of a second conductivity type (eg, N-type) different from the first conductivity type (eg, P-type)). It may be formed of a semiconductor material.
  • the conductive pad PAD may reduce contact resistance between the bit line BL and the vertical channel pattern VCP (or vertical semiconductor pattern VSP), which will be described later.
  • the vertical channel structures VS have been described as having a structure including the conductive pad PAD, it is not limited thereto and may have a structure in which the conductive pad PAD is omitted.
  • the upper surfaces of each of the vertical channel pattern VCP and the vertical semiconductor pattern VSP are the upper surfaces of each of the stacked structures ST (ie, Each of the vertical channel pattern VCP and the vertical semiconductor pattern VSP may extend in the third direction D3 so as to be substantially coplanar with the top surface of the uppermost one of the interlayer insulating layers ILD.
  • the bit line contact plug BLPG which will be described later, directly contacts the vertical channel pattern VCP instead of being indirectly electrically connected to the vertical channel pattern VCP through the conductive pad PAD. can be electrically connected.
  • the vertical channel structures VS include the vertical semiconductor pattern VSP, the vertical semiconductor pattern VSP may be omitted without being limited or limited thereto.
  • the vertical channel pattern VCP has been described as having a structure including the first part VCP1 and the second part VCP2, it is not limited thereto and may have a structure excluding the first part VCP1.
  • the vertical channel pattern VCP may be provided between the vertical semiconductor pattern VSP and ONO extending to the substrate SUB and may extend to the substrate SUB to contact the substrate SUB.
  • the lower surface of the vertical channel pattern VCP may be positioned at a lower level than the uppermost surface of the substrate SUB (the lower surface of the lowermost one of the interlayer insulating films ILD), and the upper surface of the vertical channel pattern VCP may be located at a level lower than that of the upper surface of the substrate SUB.
  • a top surface of the pattern VSP may be substantially coplanar.
  • An isolation trench TR extending in the first direction D1 may be provided between the stacked structures ST adjacent to each other.
  • the common source region CSR may be provided inside the substrate SUB exposed by the isolation trench TR.
  • the common source region CSR may extend in the first direction D1 within the substrate SUB.
  • the common source region CSR may be formed of a semiconductor material doped with impurities of the second conductivity type (eg, N-type impurities).
  • the common source region CSR may correspond to the common source line CSL of FIG. 2 .
  • a common source plug CSP may be provided in the isolation trench TR.
  • the common source plug CSP may be connected to the common source region CSR.
  • a top surface of the common source plug CSP may be substantially coplanar with a top surface of each of the stacked structures ST (ie, a top surface of an uppermost one of the interlayer insulating layers ILD).
  • the common source plug CSP may have a plate shape extending in the first and third directions D1 and D3. In this case, the common source plug CSP may have a shape in which a width in the second direction D2 increases toward the third direction D3.
  • Insulation spacers SP may be interposed between the common source plug CSP and the stacked structures ST. Insulation spacers SP may be provided to face each other between adjacent stacked structures ST.
  • the insulating spacers SP may be formed of silicon oxide, silicon nitride, silicon oxynitride, or a low-k material having a low dielectric constant.
  • a capping insulating layer CAP may be provided on the stacked structures ST, the vertical channel structures VS, and the common source plug CSP.
  • the capping insulating layer CAP may cover the top surface of the uppermost one of the interlayer insulating layers ILD, the top surface of the conductive pad PAD, and the top surface of the common source plug CSP.
  • the capping insulating layer CAP may be formed of an insulating material different from that of the interlayer insulating layers ILD.
  • a bit line contact plug BLPG electrically connected to the conductive pad PAD may be provided inside the capping insulating layer CAP.
  • the bit line contact plug BLPG may have a shape in which widths in the first and second directions D1 and D2 increase in the third direction D3.
  • a bit line BL may be provided on the capping insulating layer CAP and the bit line contact plug BLPG.
  • the bit line BL corresponds to any one of the plurality of bit lines BL0 , BL1 , and BL2 shown in FIG. 2 , and may be formed of a conductive material to extend along the second direction D2 .
  • the conductive material constituting the bit line BL may be the same material as the conductive material forming each of the gate electrodes EL1 , EL2 , and EL3 described above.
  • the bit line BL may be electrically connected to the vertical channel structures VS through the bit line contact plug BLPG.
  • the bit line BL is connected to the vertical channel structures VS may mean that it is connected to the vertical channel pattern VCP included in the vertical channel structures VS.
  • the three-dimensional flash memory having such a structure includes a voltage applied to each of the cell strings CSTR, a voltage applied to the string selection line SSL, a voltage applied to each of the word lines WL0-WLn, and a ground selection line.
  • a program operation, a read operation, and an erase operation may be performed based on the voltage applied to the GSL and the voltage applied to the common source line CSL.
  • the 3D flash memory includes a voltage applied to each of the cell strings CSTR, a voltage applied to the string select line SSL, a voltage applied to each of the word lines WL0 to WLn, and a ground select line GSL.
  • a channel may be formed in the vertical channel pattern VCP to perform a program operation.
  • the three-dimensional flash memory uses the feature of simultaneously using both the charge trapping nitride layer of ONO and at least one layer formed of a ferroelectric material among the tunneling oxide layer or blocking oxide layer of ONO as a data storage element.
  • a first programming operation in which FN tunneling occurs by applying a positive program voltage to a target memory cell to be programmed among a plurality of memory cells and a negative value to the target memory cell A two-step program operation including a secondary program operation of increasing the threshold voltage of the target memory cell by generating a polarization phenomenon in a region corresponding to the target memory cell among at least one layer formed of a ferroelectric material by applying a program voltage of It can be characterized by performing.
  • a 3D flash memory includes at least one layer formed of a ferroelectric material by applying a positive program voltage (eg, 20V) to a target memory cell as shown in FIG. 21A to generate FN tunneling.
  • a positive program voltage eg, 20V
  • the blocking oxide layer will be described as being formed of a ferroelectric material
  • the threshold voltage of the target memory cell is set in a negative region by placing positive charges at the interface with the charge trap nitride layer in the region corresponding to the target memory cell. It is possible to perform the first program operation to descend to . Subsequently, as shown in FIG.
  • the 3D flash memory applies a negative program voltage (eg, -10V) to the target memory cell to form a region corresponding to the target memory cell among at least one layer formed of a ferroelectric material.
  • a second program operation may be performed in which a threshold voltage of a target memory cell is raised to a positive region by placing negative charges at an interface with the charge trap nitride layer within the memory cell.
  • the memory window can be expanded from the conventional 7V level as shown in FIG. 21C to the 9 to 10V level as shown in FIG. 21B by the two-step program described, which will enable multi-leveling of 5 bits or more.
  • the 3D flash memory is characterized by performing a two-step erase operation similarly to the program operation. More specifically, the 3D flash memory has a threshold voltage in a first erase operation of injecting holes into a charge trap nitride layer based on the GIDL method into a plurality of memory cells and a second program operation among a plurality of word lines. By applying a positive erase voltage to the word line corresponding to the raised target memory cell, a polarization phenomenon is generated in a region corresponding to the target memory cell among at least one layer formed of a ferroelectric material, thereby lowering the threshold voltage of the target memory cell. A two-step erase operation including a second erase operation may be performed.
  • a 3D flash memory performs a primary erase operation in which holes are injected into a charge trap nitride layer based on the GIDL method in a plurality of memory cells, and then, as shown in FIG. 22B
  • a positive erase voltage is applied to a word line corresponding to a target memory cell whose threshold voltage is raised in a secondary program operation among a plurality of word lines, and a corresponding memory cell among at least one layer formed of a ferroelectric material is applied.
  • a secondary erase operation may be performed in which a threshold voltage of a target memory cell is lowered (the threshold voltage raised in a secondary program operation is reduced) by placing positive charges in the region at an interface with the charge trap nitride layer.
  • FIG. 23 is a perspective view schematically illustrating an electronic system including a 3D flash memory according to an exemplary embodiment.
  • an electronic system 2300 including a 3D flash memory includes a main board 2301, a controller 2302 mounted on the main board 2301, and one or more semiconductor packages 2303. ) and DRAM 2304.
  • the semiconductor package 2303 and the DRAM 2304 may be connected to the controller 2302 through wiring patterns 2305 provided on the main substrate 2301 .
  • the main board 2301 may include a connector 2306 including a plurality of pins coupled to an external host.
  • the number and arrangement of the plurality of pins in the connector 2306 may vary depending on the communication interface between the electronic system 2300 and an external host.
  • the electronic system 2300 may, for example, use any one of interfaces such as Universal Serial Bus (USB), Peripheral Component Interconnect Express (PCIExpress), Serial Advanced Technology Attachment (SATA), and M-Phy for Universal Flash Storage (UFS). Depending on one, you can communicate with external hosts.
  • the electronic system 2300 may be operated by power supplied from an external host through the connector 2306, for example.
  • the electronic system 2300 may further include a Power Management Integrated Circuit (PMIC) that distributes power supplied from an external host to the controller 2302 and the semiconductor package 2303 .
  • PMIC Power Management Integrated Circuit
  • the controller 2302 can write data to the semiconductor package 2303 or read data from the semiconductor package 2303 and can improve the operating speed of the electronic system 2300 .
  • the DRAM 2304 may be a buffer memory for mitigating a speed difference between the semiconductor package 2303, which is a data storage space, and an external host.
  • the DRAM 2304 included in the electronic system 2300 may also operate as a kind of cache memory, and may provide a space for temporarily storing data in a control operation for the semiconductor package 2303 .
  • the controller 2302 may further include a DRAM controller for controlling the DRAM 2304 in addition to the NAND controller for controlling the semiconductor package 2303 .
  • the semiconductor package 2303 may include first and second semiconductor packages 2303a and 2303b spaced apart from each other.
  • Each of the first and second semiconductor packages 2303a and 2303b may be a semiconductor package including a plurality of semiconductor chips 820 .
  • Each of the first and second semiconductor packages 2303a and 2303b includes a package substrate 2310 , semiconductor chips 2320 on the package substrate 2310 , and adhesive layers 2330 disposed on a lower surface of each of the semiconductor chips 820 .
  • connection structures 340 electrically connecting the semiconductor chips 2320 and the package substrate 2310 and a molding layer 2350 covering the semiconductor chips 2320 and the connection structures 2340 on the package substrate 2310 can include
  • the package substrate 2310 may be a printed circuit board including package upper pads 811 .
  • Each of the semiconductor chips 2320 may include input/output pads 2321 .
  • Each of the semiconductor chips 2320 includes the 3D flash memory described above with reference to FIGS. 3 or 4 , the 3D flash memory described above with reference to FIGS. 9 or 10 , or the 3D flash memory described above with reference to FIGS. 18 to 22B . can do.
  • each of the semiconductor chips 2320 may include gate stack structures 2322 and memory channel structures 2323 .
  • the gate stack structures 2322 may correspond to the above-described stack structures ST
  • the memory channel structures 2323 may correspond to the above-described vertical channel structures VS. Accordingly, the above-described improved program operation may be performed in each of the semiconductor chips 2320 .
  • connection structures 2340 may be, for example, bonding wires electrically connecting the input/output pads 2321 and the package upper pads 2311 . Accordingly, in each of the first and second semiconductor packages 2303a and 2303b, the semiconductor chips 2320 may be electrically connected to each other using a bonding wire method, and the package upper pads 2311 of the package substrate 2310 and can be electrically connected. According to example embodiments, in each of the first and second semiconductor packages 2303a and 2303b, the semiconductor chips 2320 are connected to the through electrode (Through Silicon Via) instead of the bonding wire type connection structures 2340. may be electrically connected to each other.
  • through electrode Through Silicon Via
  • the controller 2302 and the semiconductor chips 2320 may be included in one package.
  • the controller 2302 and the semiconductor chips 2320 may be mounted on a separate interposer substrate different from the main substrate 2301, and the controller 2302 and the semiconductor chips 2320 may be connected to each other by wiring provided on the interposer substrate. have.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

3차원 플래시 메모리의 개선된 프로그램 동작 방법이 개시된다. 프로그램 전압은 이전 프로그램 동작에서 인가된 이전 프로그램 전압에 스텝 전압이 더해진 값을 가지며, 스텝 전압은 프로그램 동작이 반복됨에 따라 증가된다. 또한, 선택된 셀 스트링의 비트 라인에 음의 값의 전압을 인가하고, 선택된 워드 라인에 프로그램 전압을 인가함으로써, 대상 메모리 셀에 대한 프로그램 동작을 수행한다. 그리고 수직 채널 패턴을 둘러싸며 형성되는 ONO (Tunneling Oxide-Charge trap Nitride-Blocking Oxide)를 포함하고, ONO의 터널링 산화물층 또는 블로킹 산화물층 중 적어도 하나의 층은 강유전체 물질로 형성된다.

Description

3차원 플래시 메모리의 동작 방법
아래의 실시예들은 3차원 플래시 메모리의 동작 방법에 관한 것으로, 보다 상세하게는, ISSP(Incremental step pulse programming) 기반의 프로그램 동작 방법, 개선된 프로그램 동작 방법 및 메모리 윈도우를 확장시킨 프로그램 동작 방법에 대한 기술이다.
플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어하여 전기적으로 프로그램 및 소거가 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.
이러한 플래시 메모리 소자는, 프로그램 동작이 반복됨에 따라 프로그램 특성이 열화되는 문제를 해결하고자 ISPP(Incremental step pulse programming) 방식을 이용하고 있다.
ISPP 방식은 프로그램 동작이 반복됨에 따라 일정 크기의 스텝 전압만큼 프로그램 전압을 증가시키며 인가하는 프로그램 방식으로서, 기존의 ISPP 방식을 설명하기 위한 개념도인 도 1에 도시된 바와 같이 제2 프로그램 동작 시 제1 프로그램 동작에서 인가된 프로그램 전압(Vpgm1)에 스텝 전압(△V)이 더해진 프로그램 전압(Vpgm2)을 인가하고, 제3 프로그램 동작 시 제2 프로그램 동작에서 인가된 프로그램 전압(Vpgm2)에 스텝 전압(△V)이 더해진 프로그램 전압(Vpgm3)을 인가한다.
이와 같은 기존의 ISPP 방식은, 이전 프로그램 동작에서 인가된 이전 프로그램 전압과 현재 프로그램 동작에 인가될 현재 프로그램 전압 사이의 차이인 스텝 전압(△V)이 프로그램 동작의 반복과 무관하게 항상 일정하게 유지됨을 특징으로 한다.
그러나 이러한 기존의 ISPP 방식은 프로그램 동작이 반복됨에 따라 프로그램 전압을 증가시키더라도, 데이터 저장 패턴으로 사용되는 ONO의 Nitride trap 정도에 따라 프로그램 특성이 열화되는 문제를 막지 못하는 한계를 갖는다.
따라서, 아래의 실시예들은 기존의 ISPP 방식이 갖는 한계를 극복하는 기술을 제안하고자 한다.
또한, 3차원 플래시 메모리는 최근 고단화 및 집적화되고 있는 추세로, 고단화 및 집적화에 의해 프로그램 동작 속도가 저하되는 단점 및 셀 전류가 저하되는 문제점이 대두되고 있다. 이에, 상기 단점을 해결하고자 프로그램 전압(Vpgm)을 기존의 것보다 높은 값으로 인가하는 방식이 제안되었으나, 상기 방식은 3차원 플래시 메모리의 회로에 부담을 주고 메모리 신뢰성에 악영향을 미치는 문제점을 동반한다.
따라서, 아래의 실시예들은 설명된 문제점들을 해결하는 기술을 제안하고자 한다.
또한, 3차원 플래시 메모리 역시 제한된 물리적 크기 및 집적도의 제약을 받는 바, 최근 저장되는 데이터의 다치화를 구현하는 기술에 대한 연구 개발이 이루어지고 있다.
그러나 기존의 데이터 다치화 구현 기술은 7V 수준의 메모리 윈도우로 4비트 수준만을 구현 가능한 한계를 갖는 바, 5비트 이상을 구현하기 위해 메모리 윈도우를 확장하는 기술이 제안될 필요가 있다.
일 실시예들은 기존의 ISPP 방식이 갖는 한계를 극복하고자, 개선된 ISPP 방식을 이용하는 3차원 플래시 메모리의 프로그램 동작 방법을 제안한다.
보다 상세하게, 일 실시예들은 프로그램 동작이 반복됨에 따라 스텝 전압을 증가시키는 방식의 3차원 플래시 메모리의 프로그램 동작 방법을 제안한다.
또한, 일 실시예들은 높은 프로그램 전압이 야기하는 문제점을 해결하고자, 선택된 셀 스트링의 비트 라인에 음의 값의 전압을 인가함으로써 상대적으로 낮은 프로그램 전압을 사용하는 3차원 플래시 메모리, 이의 프로그램 동작 방법 및 이를 포함하는 전자 시스템을 제안한다.
또한, 일 실시예들은 셀 전류를 개선하고자, 수직 채널 패턴에 포함되는 백 게이트에 양의 값의 전압을 인가하는 3차원 플래시 메모리, 이의 판독 동작 방법 및 이를 포함하는 전자 시스템을 제안한다.
또한, 일 실시예들은 메모리 윈도우를 확장하며 다치화를 구현하고자, 데이터 저장 요소로 ONO(Tunneling Oxide-Charge trap Nitride-Blocking Oxide)의 전하 트랩 질화물층(Charge trap Nitride)과 강유전체 물질로 형성되는 층 모두를 사용하는 3차원 플래시 메모리를 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 셀 스트링들-상기 셀 스트링들 각각은 상기 수직 방향으로 연장 형성되는 데이터 저장 패턴 및 상기 데이터 저장 패턴의 내측벽에 덮으며 상기 수직 방향으로 연장 형성되는 수직 채널 패턴을 포함하고, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 워드 라인들 중 대상 메모리 셀에 대응하는 선택된 워드 라인에 프로그램 전압-상기 프로그램 전압은 이전 프로그램 동작에서 인가된 이전 프로그램 전압에 스텝 전압이 더해진 값을 가짐-을 인가하는 단계를 포함하고, 상기 스텝 전압은, 프로그램 동작이 반복됨에 따라 증가되는 것을 특징으로 할 수 있다.
일 측면에 따르면, 상기 스텝 전압은, 프로그램 전압 범위 별로 일정하게 유지되다가 상기 프로그램 전압 범위가 바뀔 때 증가되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 프로그램 전압이 상승되는 스텝 전압은, 상기 프로그램 동작이 반복됨에 비례하여 지속적으로 증가되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 셀 스트링들-상기 셀 스트링들 각각은 상기 수직 방향으로 연장 형성되는 데이터 저장 패턴 및 상기 데이터 저장 패턴의 내측벽에 덮으며 상기 수직 방향으로 연장 형성되는 수직 채널 패턴을 포함하고, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법은, 상기 셀 스트링들 중 상기 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 셀 스트링의 비트 라인에 음의 값의 전압을 인가하는 단계; 상기 워드 라인들 중 상기 대상 메모리 셀에 대응하는 선택된 워드 라인에 프로그램 전압을 인가하는 단계; 및 상기 선택된 셀 스트링의 비트 라인에 상기 음의 값의 전압이 인가되고 상기 선택된 워드 라인에 상기 프로그램 전압이 인가됨에 응답하여, 상기 선택된 셀 스트링에 포함되는 상기 수직 채널 패턴에 채널을 형성함으로써 상기 대상 메모리 셀에 대한 상기 프로그램 동작을 수행하는 단계를 포함할 수 있다.
일 측면에 따르면, 상기 선택된 셀 스트링의 비트 라인에 음의 값의 전압을 인가하는 단계는, 상기 선택된 워드 라인 및 선택된 셀 스트링의 비트 라인 사이의 전압이 상기 선택된 셀 스트링에 포함되는 상기 수직 채널 패턴에 직접적으로 전달되도록 상기 선택된 셀 스트링의 비트 라인에 음의 값의 전압을 인가하는 단계인 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 수직 채널 패턴이 상기 수직 채널 패턴에 의해 적어도 일부분이 감싸진 채 상기 수직 방향으로 연장 형성되는 백 게이트를 포함하는 경우, 상기 선택된 워드 라인에 프로그램 전압을 인가하는 단계는, 상기 워드 라인들 중 상기 선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들 각각을 플로팅(Floating)시키는 단계; 및 상기 백 게이트에 패스 전압을 인가하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 비선택된 워드 라인들 각각을 플로팅시키는 단계는, 상기 비선택된 워드 라인들 각각이 플로팅됨에 따라, 상기 비선택된 워드 라인들에 상기 패스 전압이 인가됨에 의한 방해(Disturb) 현상을 방지하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 수직 채널 패턴이 상기 수직 채널 패턴에 의해 적어도 일부분이 감싸진 채 상기 수직 방향으로 연장 형성되는 백 게이트를 포함하는 경우, 상기 선택된 워드 라인에 프로그램 전압을 인가하는 단계는, 상기 워드 라인들 중 상기 선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들 각각에 접지 전압을 인가하는 단계; 및 상기 백 게이트에 패스 전압을 인가하는 단계를 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 셀 스트링들-상기 셀 스트링들 각각은 상기 수직 방향으로 연장 형성되는 데이터 저장 패턴 및 상기 데이터 저장 패턴의 내측벽에 덮으며 상기 수직 방향으로 연장 형성되는 수직 채널 패턴을 포함하고, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하고, 프로그램 동작 시 상기 셀 스트링들 중 상기 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 셀 스트링의 비트 라인에 음의 값의 전압이 인가되도록 구성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 셀 스트링들-상기 셀 스트링들 각각은 상기 수직 방향으로 연장 형성되는 데이터 저장 패턴 및 상기 데이터 저장 패턴의 내측벽에 덮으며 상기 수직 방향으로 연장 형성되는 수직 채널 패턴을 포함하고, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성하며, 상기 수직 채널 패턴은 상기 수직 채널 패턴에 의해 적어도 일부분이 감싸진 채 상기 수직 방향으로 연장 형성되는 백 게이트를 포함함-을 포함하는 3차원 플래시 메모리의 판독 동작 방법은, 상기 셀 스트링들 중 상기 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 셀 스트링의 비트 라인에 접지 전압보다 높은 제1 전압을 인가하는 단계; 상기 워드 라인들 중 상기 대상 메모리 셀에 대응하는 선택된 워드 라인에 검증 전압을 인가하는 단계; 상기 워드 라인들 중 상기 선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들 각각에 판독 전압을 인가하는 단계; 상기 백 게이트에 양의 값의 전압을 인가하는 단계; 및 상기 선택된 셀 스트링의 비트 라인에 제1 전압이 인가되고 상기 선택된 워드 라인에 상기 검증 전압이 인가되며 상기 비선택된 워드 라인들 각각에 패스 전압이 인가되고 상기 백 게이트에 상기 양의 값의 전압이 인가됨에 응답하여, 상기 대상 메모리 셀에 대한 상기 판독 동작을 수행하는 단계를 포함할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴을 둘러싸며 형성되는 ONO(Tunneling Oxide-Charge trap Nitride-Blocking Oxide)를 포함하고, 상기 ONO의 터널링 산화물층 또는 블로킹 산화물층 중 적어도 하나의 층은 강유전체 물질로 형성되며, 상기 ONO 및 상기 수직 채널 패턴은 상기 워드 라인에 대응하는 메모리 셀들을 구성함-을 포함할 수 있다.
일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 ONO의 전하 트랩 질화물층을 1차 데이터 저장 요소로 사용하고, 상기 터널링 산화물층 또는 상기 블로킹 산화물층 중 상기 강유전체 물질로 형성되는 적어도 하나의 층을 2차 데이터 저장 요소로 사용하는 것을 특징으로 할 수 있다.
다른 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 양의 값의 프로그램 전압을 인가하여 FN 터널링을 발생시키는 1차 프로그래밍 동작 및 상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하여 상기 강유전체 물질로 형성되는 적어도 하나의 층 중 상기 대상 메모리 셀에 대응하는 영역 내에서 분극 현상을 발생시켜 상기 대상 메모리 셀의 문턱 전압을 상승시키는 2차 프로그램 동작을 포함하는 두 단계 프로그램 동작을 수행하는 것을 특징으로 할 수 있다.
또 다른 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 대상 메모리 셀에 상기 양의 값의 프로그램 전압을 인가하여 상기 강유전체 물질로 형성되는 적어도 하나의 층 중 상기 대상 메모리 셀에 대응하는 영역 내에서 양의 전하를 상기 전하 트랩 질화물층과의 계면에 위치시켜 상기 대상 메모리 셀의 문턱 전압을 음의 영역으로 하강시키고, 상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하여 상기 강유전체 물질로 형성되는 적어도 하나의 층 중 상기 대상 메모리 셀에 대응하는 영역 내에서 음의 전하를 상기 전하 트랩 질화물층과의 계면에 위치시켜 상기 대상 메모리 셀의 문턱 전압을 양의 영역으로 상승시키는 것을 특징으로 할 수 있다.
일 실시예들은 개선된 ISPP 방식을 이용하는 3차원 플래시 메모리의 프로그램 동작 방법을 제안함으로써, 기존의 ISPP 방식이 갖는 한계를 극복하는 효과를 도모할 수 있다.
보다 상세하게, 일 실시예들은 프로그램 동작이 반복됨에 따라 스텝 전압을 증가시키는 방식의 3차원 플래시 메모리의 프로그램 동작 방법을 제안할 수 있다.
또한, 일 실시예들은 선택된 셀 스트링의 비트 라인에 음의 값의 전압을 인가함으로써 상대적으로 낮은 프로그램 전압을 사용하는 3차원 플래시 메모리, 이의 프로그램 동작 방법 및 이를 포함하는 전자 시스템을 제안할 수 있다.
따라서 일 실시예들에 따른 3차원 플래시 메모리는 높은 프로그램 전압이 야기하는 문제점-3차원 플래시 메모리의 회로에 부담을 주는 문제점-을 해결할 수 있으며, 메모리 신뢰성을 향상시키는 효과를 도모할 수 있다.
또한, 일 실시예들은 수직 채널 패턴에 포함되는 백 게이트에 양의 값의 전압을 인가하는 3차원 플래시 메모리, 이의 판독 동작 방법 및 이를 포함하는 전자 시스템을 제안할 수 있다.
이에, 일 실시예들에 따른 3차원 플래시 메모리는 셀 전류를 개선하는 효과를 도모할 수 있다.
또한, 일 실시예들은 데이터 저장 요소로 ONO(Tunneling Oxide-Charge trap Nitride-Blocking Oxide)의 전하 트랩 질화물층(Charge trap Nitride)과 강유전체 물질로 형성되는 층 모두를 사용함으로써, 메모리 윈도우를 확장하며 다치화를 구현하는 3차원 플래시 메모리를 제안할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 기존의 ISPP 방식을 설명하기 위한 개념도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 3을 A-A'선으로 자른 단면에 해당된다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이다.
도 6 내지 7은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 개념도이다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 8을 A-A'선으로 자른 단면에 해당된다.
도 10은 다른 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 8을 A-A'선으로 자른 단면에 해당된다.
도 11은 도 9 내지 10에 도시된 3차원 플래시 메모리의 프로그램 동작 방법을 도시한 플로우 차트이다.
도 12는 도 11에 도시된 프로그램 동작 방법을 설명하기 위해 도 9에 도시된 3차원 플래시 메모리의 구조를 도시한 단면도이다.
도 13은 도 11에 도시된 프로그램 동작 방법을 설명하기 위해 도 10에 도시된 3차원 플래시 메모리의 구조를 도시한 단면도이다.
도 14는 도 10에 도시된 3차원 플래시 메모리의 판독 동작 방법을 도시한 플로우 차트이다.
도 15는 도 14에 도시된 판독 동작 방법을 설명하기 위해 도 10에 도시된 3차원 플래시 메모리의 구조를 도시한 단면도이다.
도 16 내지 17은 도 10에 도시된 3차원 플래시 메모리가 수행하는 프로그램 동작 및 판독 동작에서의 인가 전압들의 펄스를 도시한 도면이다.
도 18은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 19는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 18을 A-A'선으로 자른 단면에 해당된다.
도 20은 도 19에 도시된 3차원 플래시 메모리에서 1900 영역을 확대한 단면도이다.
도 21a 내지 21c는 일 실시예에 따른 3차원 플래시 메모리의 두 단계 프로그램 동작을 설명하기 위한 도면이다.
도 22a 및 22b는 일 실시예에 따른 3차원 플래시 메모리의 두 단계 소거 동작을 설명하기 위한 도면이다.
도 23은 일 실시예에 따른 3차원 플래시 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 도면들을 참조하여 실시예들에 따른 3차원 플래시 메모리, 이의 동작 방법 및 이를 포함하는 전자 시스템에 대하여 상세히 설명한다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.
도 2를 참조하면, 일 실시예에 따른 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 복수의 비트 라인들(BL0, BL1, BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0, BL1, BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0, BL1, BL2)은 제2 방향(D2)으로 연장 형성된 채 제1 방향(D1)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 여기서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3) 각각은 서로 직교하며 X, Y, Z축으로 정의되는 직각 좌표계를 형성할 수 있다.
비트 라인들(BL0, BL1, BL2) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 비트 라인들(BL0, BL1, BL2)과 하나의 공통 소스 라인(CSL) 사이에 제공된 채 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이 때, 공통 소스 라인(CSL)은 복수 개로 제공될 수 있으며, 복수의 공통 소스 라인들(CSL)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 복수의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으나, 이에 제한되거나 한정되지 않고 복수의 공통 소스 라인들(CSL) 각각이 전기적으로 독립적으로 제어됨으로써 서로 다른 전압이 인가될 수도 있다.
셀 스트링들(CSTR)은 제3 방향(D3)으로 연장 형성된 채 비트 라인별로 제2 방향(D2)을 따라 서로 이격되며 배열될 수 있다. 실시예에 따르면, 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL0, BL1, BL2)에 접속하며 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2), 접지 선택 트랜지스터(GST)와 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 사이에 배치된 채 직렬 연결된 메모리 셀 트랜지스터들(MCT) 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(Data storage element)를 포함할 수 있다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인들(BL0, BL1, BL2) 중 하나에 접속될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모스 트랜지스터들로 구성될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 즉, 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에서 제3 방향(D3)을 따라 배치된 채 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소스 라인들(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이 및 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.
실시예에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL0, GSL1, GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터(ECT)는 복수 개로 제공될 수 있다. 공통 소스 라인들(CSL)은 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.
공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 제공되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 그러나 이에 제한되거나 한정되지 않고, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되더라도, 서로 다른 행 또는 열에 제공되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격되며 2차원적으로 배열될 수 있다. 공통 소스라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되는 접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작 시 게이트 유도 드레인 누설(Gate Induced Drain Leakage; 이하 GIDL)을 발생시킬 수 있다. 일부 실시예들에서, 메모리 셀 어레이의 소거 동작시 비트 라인들(BL0, BL1, BL2) 및/또는 공통 소스 라인들(CSL)에 소거 전압이 인가될 수 있으며, 스트링 선택 트랜지스터(SST) 및/또는 소거 제어 트랜지스터들(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다.
이상 설명된 스트링 선택 라인(SSL)은 상부 선택 라인(USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인으로 표현될 수도 있다.
도 3은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다. 도 4는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 3을 A-A'선으로 자른 단면에 해당된다.
도 3 및 도 4를 참조하면, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.
기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.
적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 기판(SUB)의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.
다시 도 2를 참조하면, 각각의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB) 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다.
게이트 전극들(EL1, EL2, EL3) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL1, EL2, EL3) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극들(EL1, EL2, EL3) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극들(EL1, EL2, EL3) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
보다 구체적으로, 게이트 전극들(EL1, EL2, EL3)은 최하부의 제1 게이트 전극(EL1), 최상부의 제3 게이트 전극(EL3) 및 제1 게이트 전극(EL1)과 제3 게이트 전극(EL3) 사이의 복수의 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것으로 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 복수로 제공될 수도 있다. 제1 게이트 전극(EL1)은 도 2에 도시된 접지 선택 라인들(GSL0, GSL1, GLS2) 중 어느 하나에 해당될 수 있다. 제2 게이트 전극(EL2)은 도 2에 도시된 워드 라인들(WL0-WLn, DWL) 중 어느 하나에 해당될 수 있다. 제3 게이트 전극(EL3)은 도 2에 도시된 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당될 수 있다.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(EL3)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(EL1)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL1, EL2, EL3)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.
이상 적층 구조체들(ST) 각각에 층간 절연막들(ILD)이 포함되는 것으로 설명되었으나, 적층 구조체들(ST) 각각에는 층간 절연막들(ILD) 대신에 에어 갭들이 포함될 수 있다. 이러한 경우 에어 갭들은 층간 절연막들(ILD)과 마찬가지로 게이트 전극들(EL1, EL2, EL3)과 교번하며 배치되어 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 가능하게 할 수 있다.
적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 도 2에 도시된 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되어 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 수직 채널 구조체들(VS)의 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 2개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 3개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 이는, 채널 홀들(CH)이 에칭될 때 제3 방향(D3)의 역방향으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 감소되는 한계에 의한 것이다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
수직 채널 구조체들(VS) 각각은 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP), 수직 반도체 패턴(VSP) 및 도전 패드(PAD)를 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 데이터 저장 패턴(DSP)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 채널 패턴(VCP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP) 및 도전 패드(PAD)로 둘러싸인 공간을 채울 수 있다.
데이터 저장 패턴(DSP)은 채널 홀들(CH) 각각의 내측벽을 덮은 채 내측으로는 수직 채널 패턴(VCP)과 접촉하며 외측으로는 게이트 전극들(EL1, EL2, EL3)의 측벽들과 접촉할 수 있다. 이에, 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들은 수직 채널 패턴(VCP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)이 수행되는 메모리 셀들을 구성할 수 있다. 메모리 셀들은 도 2에 도시된 메모리 셀 트랜지스터들(MCT)에 해당된다. 즉, 데이터 저장 패턴(DSP)은 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지함으로써 3차원 플래시 메모리에서 데이터 저장소의 역할을 할 수 있다. 예를 들어, 데이터 저장 패턴(DSP)으로는 ONO(터널 산화막(Oxide)-전하 저장막(Nitride)-블로킹 산화막(Oxide))층 또는 강유전체층이 사용될 수 있다. 이와 같은 데이터 저장 패턴(DSP)은 트랩된 전하 또는 홀의 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타내거나, 전하들의 상태 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)의 내측벽을 덮을 수 있다. 수직 채널 패턴(VCP)은 제1 부분(VCP1) 및 제1 부분(VCP1) 상의 제2 부분(VCP2)을 포함할 수 있다.
수직 채널 패턴(VCP)의 제1 부분(VCP1)은 채널 홀들(CH) 각각의 하부에 제공될 수 있고, 기판(SUB)과 접촉할 수 있다. 이러한 수직 채널 패턴(VCP)의 제1 부분(VCP1)은 수직 채널 구조체들(VS) 각각에서의 누설 전류를 차단, 억제 또는 최소화하는 용도 및/또는 에피택시얼 패턴의 용도로 사용될 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 두께는, 예를 들어, 제1 게이트 전극(EL1)의 두께보다 클 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면과 제2 게이트 전극들(EL2) 중 최하부의 것의 하면 사이에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 하면은 기판(SUB)의 최상면(즉, 층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 일부는 제1 게이트 전극(EL1)과 수평 방향으로 중첩될 수 있다. 이하에서, 수평 방향은 제1 방향(D1) 및 제2 방향(D2)과 나란한 평면 상에서 연장되는 임의의 방향을 의미한다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)은 제1 부분(VCP1)의 상면으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 데이터 저장 패턴(DSP)과 수직 반도체 패턴(VSP) 사이에 제공될 수 있으며, 제2 게이트 전극들(EL2)에 대응될 수 있다. 이에, 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 전술된 바와 같이 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 메모리 셀들을 구성할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)으로 전하 또는 홀을 전달하는 구성요소로서, 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL1, EL2, EL3) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 플래시 메모리의 전기적 특성을 향상시킬 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)의 제2 부분(VCP2)으로 둘러싸일 수 있다. 수직 반도체 패턴(VSP)의 상면은 도전 패드(PAD)와 접촉할 수 있고, 수직 반도체 패턴(VSP)의 하면은 수직 채널 패턴(VCP)의 제1 부분(VCP1)과 접촉할 수 있다. 수직 반도체 패턴(VSP)은 기판(SUB)과 제3 방향(D3)으로 이격될 수 있다. 다시 말하면, 수직 반도체 패턴(VSP)은 기판(SUB)으로부터 전기적으로 플로팅될 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)에서의 전하 또는 홀의 확산을 돕는 물질로 형성될 수 있다. 보다 상세하게, 수직 반도체 패턴(VSP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성될 수 있다. 보다 구체적인 예를 들면, 수직 반도체 패턴(VSP)은 기판(SUB)과 동일한 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑된 폴리 실리콘으로 형성될 수 있다. 즉, 수직 반도체 패턴(VSP)은 3차원 플래시 메모리의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.
다시 도 2를 참조하면, 수직 채널 구조체들(VS)은 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면 및 수직 반도체 패턴(VSP)의 상면 상에 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 채널 패턴(VCP)의 상부 및 수직 반도체 패턴(VSP)의 상부와 연결될 수 있다. 도전 패드(PAD)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다. 즉, 도전 패드(PAD)의 적어도 일부는 제3 게이트 전극(EL3)과 수평 방향으로 중첩될 수 있다.
도전 패드(PAD)는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 예를 들어, 도전 패드(PAD)는 수직 반도체 패턴(VSP)과 다른 불순물(보다 정확하게 제1 도전형(예컨대, P형)과 다른 제2 도전형(예컨대, N형)의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.
도전 패드(PAD)는 후술하는 비트 라인(BL)과 수직 채널 패턴(VCP)(또는 수직 반도체 패턴(VSP)) 사이의 접촉 저항을 줄일 수 있다.
이상, 수직 채널 구조체들(VS)이 도전 패드(PAD)를 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 도전 패드(PAD)를 생략한 구조를 가질 수도 있다. 이러한 경우, 수직 채널 구조체들(VS)에서 도전 패드(PAD)가 생략됨에 따라, 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각의 상면이 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이루도록 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각이 제3 방향(D3)으로 연장 형성될 수 있다. 또한, 이러한 경우, 후술되는 비트 라인 콘택 플러그(BLPG)는, 도전 패드(PAD)를 통해 수직 채널 패턴(VCP)과 간접적으로 전기적으로 연결되는 대신에, 수직 채널 패턴(VCP)과 직접적으로 접촉하며 전기적으로 연결될 수 있다.
또한, 이상 수직 채널 구조체들(VS)에 수직 반도체 패턴(VSP)이 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 반도체 패턴(VSP)이 생략될 수도 있다.
또한, 이상 수직 채널 패턴(VCP)가 제1 부분(VCP1) 및 제2 부분(VCP2)을 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 제1 부분(VCP1)이 배제된 구조를 가질 수 있다. 예를 들어, 수직 채널 패턴(VCP)은 기판(SUB)까지 연장 형성된 수직 반도체 패턴(VSP) 및 데이터 저장 패턴(DSP) 사이에 제공되며 기판(SUB)과 접촉하도록 기판(SUB)까지 연장 형성될 수 있다. 이러한 경우 수직 채널 패턴(VCP)의 하면은 기판(SUB)의 최상면(층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있으며, 수직 채널 패턴(VCP)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다.
서로 인접한 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 공통 소스 영역(CSR)은 분리 트렌치(TR)에 의해 노출되는 기판(SUB) 내부에 제공될 수 있다. 공통 소스 영역(CSR)은 기판(SUB) 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제2 도전형의 불순물(예컨대, N형의 불순물)이 도핑된 반도체 물질로 형성될 수 있다. 공통 소스 영역(CSR)은 도 2의 공통 소스 라인(CSL)에 해당할 수 있다.
공통 소스 플러그(CSP)는 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(Plate) 형상을 가질 수 있다. 이 때 공통 소스 플러그(CSP)는, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하며 제공될 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
캡핑 절연막(CAP) 및 비트 라인 콘택 플러그(BLPG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 도 2에 도시된 복수의 비트 라인들(BL0, BL1, BL2) 중 어느 하나에 해당되는 것으로, 제2 방향(D2)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인(BL)을 구성하는 도전성 물질은 전술된 게이트 전극들(EL1, EL2, EL3) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.
비트 라인(BL)은 비트 라인 콘택 플러그(BLPG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 여기서 비트 라인(BL)이 수직 채널 구조체들(VS)과 연결된다는 것은, 수직 채널 구조체들(VS)에 포함되는 수직 채널 패턴(VCP)과 연결되는 것을 의미할 수 있다.
이와 같은 구조의 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 프로그램 동작, 판독 동작 및 소거 동작을 수행할 수 있다. 예컨대, 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 수직 채널 패턴(VCP)에 채널을 형성하여 전하 또는 홀을 대상 메모리 셀의 데이터 저장 패턴(DSP)으로 전달함으로써 프로그램 동작을 수행할 수 있다.
또한, 일 실시예에 따른 3차원 플래시 메모리는 설명된 구조로 제한되거나 한정되지 않고, 구현 예시에 따라 수직 채널 패턴(VCP), 데이터 저장 패턴(DSP), 게이트 전극들(EL1, EL2, EL3), 비트 라인(BL), 공통 소스 라인(CSL)을 포함하는 것을 전제로 다양한 구조로 구현될 수 있다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 나타낸 플로우 차트이고, 도 6 내지 7은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작을 설명하기 위한 개념도이다. 이하, 설명되는 프로그램 동작 방법은 도 2 내지 4를 참조하여 설명된 구조의 3차원 플래시 메모리에서 수행되는 것을 전제로 한다. 그러나 후술되는 프로그램 동작 방법은 이에 제한되거나 한정되지 않고, ISPP 방식이 적용 가능한 다른 구조의 3차원 플래시 메모리에 의해 수행될 수도 있다.
도 5를 참조하면, 단계(S510)에서 3차원 플래시 메모리는 워드 라인들 중 대상 메모리 셀에 대응하는 선택된 워드 라인에 프로그램 전압을 인가할 수 있다.
이 때, 프로그램 전압(Vpgmn)은 아래의 식 1과 같이 이전 프로그램 동작에서 인가된 이전 프로그램 동작 전압(Vpgmn-1)에 스텝 전압(△V)이 더해진 값을 가질 수 있다.
<식 1>
Vpgmn=Vpgmn-1+△V
특히, 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작에서, 스텝 전압(△V)은 프로그램 동작이 반복됨에 따라 증가되는 것을 특징으로 한다.
여기서 스텝 전압(△V)이 프로그램 동작이 반복됨에 따라 증가된다는 것은, 스텝 전압(△V)이 프로그램 동작이 반복되는 동안 프로그램 동작 반복 횟수가 늘어남에 따라 예외 없이 계속해서 증가되는 것은 물론, 프로그램 동작이 반복되는 동안 적어도 한 번 이상 증가되는 것을 의미할 수 있다.
예를 들어, 프로그램 동작 반복 시 기 설정된 두 개 이상의 프로그램 전압 범위들이 설정됨으로써, 스텝 전압(△V)이 프로그램 전압 범위 별로 일정하게 유지되다가 프로그램 전압 범위가 바뀔 때 증가되어, 적어도 한 번 이상 증가될 수 있다. 더 구체적인 예를 들면, 도 6에 도시된 바와 같이 프로그램 전압이 18V 내지 20V의 범위 내일 때는 스텝 전압(△V)이 △V1의 값(예컨대, 1V)으로 일정하게 유지되다가, 프로그램 전압이 18V 내지 20V의 범위를 넘어서 20V 내지 24V의 범위 내로 바뀌게 되는 경우 △V2의 값(예컨대, 2V)로 증가될 수 있다. 즉, 3차원 플래시 메모리는 프로그램 전압 범위 별로 스텝 전압(△V)을 상이하게 증가시키며 프로그램 동작을 반복할 수 있다.
다른 예를 들면, 스텝 전압(△V)은 프로그램 동작이 반복됨에 비례하여 지속적으로 증가될 수 있다. 더 구체적인 예를 들면, 스텝 전압(△V)은 도 7에 도시된 바와 같이 프로그램 전압 범위와 무관하게 프로그램 동작이 반복되는 횟수에 비례하여 지속적으로 증가될 수 있다. 이에, 3차원 플래시 메모리는 프로그램 동작을 반복할 때마다 이전 스텝 전압(△Vn-1)에 비해 증가된 스텝 전압(△Vn)을 이전 프로그램 동작 전압에 더할 수 있다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다. 도 9는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 8을 A-A'선으로 자른 단면에 해당된다.
도 8 및 도 9를 참조하면, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.
기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.
적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 기판(SUB)의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.
다시 도 2를 참조하면, 각각의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB) 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다.
게이트 전극들(EL1, EL2, EL3) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL1, EL2, EL3) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극들(EL1, EL2, EL3) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극들(EL1, EL2, EL3) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
보다 구체적으로, 게이트 전극들(EL1, EL2, EL3)은 최하부의 제1 게이트 전극(EL1), 최상부의 제3 게이트 전극(EL3) 및 제1 게이트 전극(EL1)과 제3 게이트 전극(EL3) 사이의 복수의 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것으로 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 복수로 제공될 수도 있다. 제1 게이트 전극(EL1)은 도 2에 도시된 접지 선택 라인들(GSL0, GSL1, GLS2) 중 어느 하나에 해당될 수 있다. 제2 게이트 전극(EL2)은 도 2에 도시된 워드 라인들(WL0-WLn, DWL) 중 어느 하나에 해당될 수 있다. 제3 게이트 전극(EL3)은 도 2에 도시된 도 2의 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당될 수 있다.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(EL3)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(EL1)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL1, EL2, EL3)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.
적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 도 2에 도시된 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되어 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 수직 채널 구조체들(VS)의 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 2개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 3개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 이는, 채널 홀들(CH)이 에칭될 때 제3 방향(D3)의 역방향으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 감소되는 한계에 의한 것이다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
수직 채널 구조체들(VS) 각각은 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP), 수직 반도체 패턴(VSP) 및 도전 패드(PAD)를 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 데이터 저장 패턴(DSP)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 채널 패턴(VCP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP) 및 도전 패드(PAD)로 둘러싸인 공간을 채울 수 있다.
데이터 저장 패턴(DSP)은 채널 홀들(CH) 각각의 내측벽을 덮은 채 내측으로는 수직 채널 패턴(VCP)과 접촉하며 외측으로는 게이트 전극들(EL1, EL2, EL3)의 측벽들과 접촉할 수 있다. 이에, 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들은 수직 채널 패턴(VCP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)이 수행되는 메모리 셀들을 구성할 수 있다. 메모리 셀들은 도 2에 도시된 메모리 셀 트랜지스터들(MCT)에 해당된다. 즉, 데이터 저장 패턴(DSP)은 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지함으로써 3차원 플래시 메모리에서 데이터 저장소의 역할을 할 수 있다. 예를 들어, 데이터 저장 패턴(DSP)으로는 ONO(터널 산화막(Oxide)-전하 저장막(Nitride)-블로킹 산화막(Oxide))층 또는 강유전체층이 사용될 수 있다. 이와 같은 데이터 저장 패턴(DSP)은 트랩된 전하 또는 홀의 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타내거나, 전하들의 상태 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)의 내측벽을 덮을 수 있다. 수직 채널 패턴(VCP)은 제1 부분(VCP1) 및 제1 부분(VCP1) 상의 제2 부분(VCP2)을 포함할 수 있다.
수직 채널 패턴(VCP)의 제1 부분(VCP1)은 채널 홀들(CH) 각각의 하부에 제공될 수 있고, 기판(SUB)과 접촉할 수 있다. 이러한 수직 채널 패턴(VCP)의 제1 부분(VCP1)은 수직 채널 구조체들(VS) 각각에서의 누설 전류를 차단, 억제 또는 최소화하는 용도 및/또는 에피택시얼 패턴의 용도로 사용될 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 두께는, 예를 들어, 제1 게이트 전극(EL1)의 두께보다 클 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면과 제2 게이트 전극들(EL2) 중 최하부의 것의 하면 사이에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 하면은 기판(SUB)의 최상면(즉, 층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 일부는 제1 게이트 전극(EL1)과 수평 방향으로 중첩될 수 있다. 이하에서, 수평 방향은 제1 방향(D1) 및 제2 방향(D2)과 나란한 평면 상에서 연장되는 임의의 방향을 의미한다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)은 제1 부분(VCP1)의 상면으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 데이터 저장 패턴(DSP)과 수직 반도체 패턴(VSP) 사이에 제공될 수 있으며, 제2 게이트 전극들(EL2)에 대응될 수 있다. 이에, 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 전술된 바와 같이 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 메모리 셀들을 구성할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)으로 전하 또는 홀을 전달하는 구성요소로서, 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL1, EL2, EL3) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 플래시 메모리의 전기적 특성을 향상시킬 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)의 제2 부분(VCP2)으로 둘러싸일 수 있다. 수직 반도체 패턴(VSP)의 상면은 도전 패드(PAD)와 접촉할 수 있고, 수직 반도체 패턴(VSP)의 하면은 수직 채널 패턴(VCP)의 제1 부분(VCP1)과 접촉할 수 있다. 수직 반도체 패턴(VSP)은 기판(SUB)과 제3 방향(D3)으로 이격될 수 있다. 다시 말하면, 수직 반도체 패턴(VSP)은 기판(SUB)으로부터 전기적으로 플로팅될 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)에서의 전하 또는 홀의 확산을 돕는 물질로 형성될 수 있다. 보다 상세하게, 수직 반도체 패턴(VSP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성될 수 있다. 보다 구체적인 예를 들면, 수직 반도체 패턴(VSP)은 기판(SUB)과 동일한 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑된 폴리 실리콘으로 형성될 수 있다. 즉, 수직 반도체 패턴(VSP)은 3차원 플래시 메모리의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.
다시 도 2를 참조하면, 수직 채널 구조체들(VS)은 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면 및 수직 반도체 패턴(VSP)의 상면 상에 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 채널 패턴(VCP)의 상부 및 수직 반도체 패턴(VSP)의 상부와 연결될 수 있다. 도전 패드(PAD)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다. 즉, 도전 패드(PAD)의 적어도 일부는 제3 게이트 전극(EL3)과 수평 방향으로 중첩될 수 있다.
도전 패드(PAD)는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 예를 들어, 도전 패드(PAD)는 수직 반도체 패턴(VSP)과 다른 불순물(보다 정확하게 제1 도전형(예컨대, P형)과 다른 제2 도전형(예컨대, N형)의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.
도전 패드(PAD)는 후술하는 비트 라인(BL)과 수직 채널 패턴(VCP)(또는 수직 반도체 패턴(VSP)) 사이의 접촉 저항을 줄일 수 있다.
이상, 수직 채널 구조체들(VS)이 도전 패드(PAD)를 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 도전 패드(PAD)를 생략한 구조를 가질 수도 있다. 이러한 경우, 수직 채널 구조체들(VS)에서 도전 패드(PAD)가 생략됨에 따라, 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각의 상면이 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이루도록 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각이 제3 방향(D3)으로 연장 형성될 수 있다. 또한, 이러한 경우, 후술되는 비트 라인 콘택 플러그(BLPG)는, 도전 패드(PAD)를 통해 수직 채널 패턴(VCP)과 간접적으로 전기적으로 연결되는 대신에, 수직 채널 패턴(VCP)과 직접적으로 접촉하며 전기적으로 연결될 수 있다.
또한, 이상 수직 채널 구조체들(VS)에 수직 반도체 패턴(VSP)이 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 반도체 패턴(VSP)이 생략될 수도 있다.
또한, 이상 수직 채널 패턴(VCP)가 제1 부분(VCP1) 및 제2 부분(VCP2)을 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 제1 부분(VCP1)이 배제된 구조를 가질 수 있다. 예를 들어, 수직 채널 패턴(VCP)은 기판(SUB)까지 연장 형성된 수직 반도체 패턴(VSP) 및 데이터 저장 패턴(DSP) 사이에 제공되며 기판(SUB)과 접촉하도록 기판(SUB)까지 연장 형성될 수 있다. 이러한 경우 수직 채널 패턴(VCP)의 하면은 기판(SUB)의 최상면(층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있으며, 수직 채널 패턴(VCP)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다.
서로 인접한 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 공통 소스 영역(CSR)은 분리 트렌치(TR)에 의해 노출되는 기판(SUB) 내부에 제공될 수 있다. 공통 소스 영역(CSR)은 기판(SUB) 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제2 도전형의 불순물(예컨대, N형의 불순물)이 도핑된 반도체 물질로 형성될 수 있다. 공통 소스 영역(CSR)은 도 2의 공통 소스 라인(CSL)에 해당할 수 있다.
공통 소스 플러그(CSP)는 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(Plate) 형상을 가질 수 있다. 이 때 공통 소스 플러그(CSP)는, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하며 제공될 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
캡핑 절연막(CAP) 및 비트 라인 콘택 플러그(BLPG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 도 2에 도시된 복수의 비트 라인들(BL0, BL1, BL2) 중 어느 하나에 해당되는 것으로, 제2 방향(D2)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인(BL)을 구성하는 도전성 물질은 전술된 게이트 전극들(EL1, EL2, EL3) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.
비트 라인(BL)은 비트 라인 콘택 플러그(BLPG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 여기서 비트 라인(BL)이 수직 채널 구조체들(VS)과 연결된다는 것은, 수직 채널 구조체들(VS)에 포함되는 수직 채널 패턴(VCP)과 연결되는 것을 의미할 수 있다.
이와 같은 구조의 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 프로그램 동작, 판독 동작 및 소거 동작을 수행할 수 있다. 예컨대, 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 수직 채널 패턴(VCP)에 채널을 형성하여 전하 또는 홀을 대상 메모리 셀의 데이터 저장 패턴(DSP)으로 전달함으로써 프로그램 동작을 수행할 수 있다. 이에 대한 상세한 설명은 도 11 및 12를 참조하여 기재하기로 한다.
또한, 일 실시예에 따른 3차원 플래시 메모리는 설명된 구조로 제한되거나 한정되지 않고, 구현 예시에 따라 수직 채널 패턴(VCP), 데이터 저장 패턴(DSP), 게이트 전극들(EL1, EL2, EL3), 비트 라인(BL), 공통 소스 라인(CSL)을 포함하는 것을 전제로 다양한 구조로 구현될 수 있다.
도 10은 다른 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 8을 A-A'선으로 자른 단면에 해당된다.
도 10을 참조하면, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.
기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.
적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 기판(SUB)의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.
다시 도 2를 참조하면, 각각의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB) 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다.
게이트 전극들(EL1, EL2, EL3) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL1, EL2, EL3) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극들(EL1, EL2, EL3) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극들(EL1, EL2, EL3) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
보다 구체적으로, 게이트 전극들(EL1, EL2, EL3)은 최하부의 제1 게이트 전극(EL1), 최상부의 제3 게이트 전극(EL3) 및 제1 게이트 전극(EL1)과 제3 게이트 전극(EL3) 사이의 복수의 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것으로 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 복수로 제공될 수도 있다. 제1 게이트 전극(EL1)은 도 2에 도시된 접지 선택 라인들(GSL0, GSL1, GLS2) 중 어느 하나에 해당될 수 있다. 제2 게이트 전극(EL2)은 도 2에 도시된 워드 라인들(WL0-WLn, DWL) 중 어느 하나에 해당될 수 있다. 제3 게이트 전극(EL3)은 도 2에 도시된 도 2의 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당될 수 있다.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(EL3)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(EL1)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL1, EL2, EL3)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.
적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 도 2에 도시된 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되어 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 수직 채널 구조체들(VS)의 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 2개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 3개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 이는, 채널 홀들(CH)이 에칭될 때 제3 방향(D3)의 역방향으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 감소되는 한계에 의한 것이다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
수직 채널 구조체들(VS) 각각은 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP), 백 게이트(BG) 및 도전 패드(PAD)를 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 데이터 저장 패턴(DSP)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 채널 패턴(VCP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 백 게이트(BG)는 수직 채널 패턴(VCP)에 의해 적어도 일부분이 감싸진 채 수직 채널 패턴(VCP)로 전압을 인가하도록 형성될 수 있다. 이하, 백 게이트(BG)가 수직 채널 패턴(VCP) 내에 포함된다는 것은, 설명된 바와 같이 백 게이트(BG)가 수직 채널 패턴(VCP)에 의해 적어도 일부분이 감싸진 상태를 의미할 수 있다.
데이터 저장 패턴(DSP)은 채널 홀들(CH) 각각의 내측벽을 덮은 채 내측으로는 수직 채널 패턴(VCP)과 접촉하며 외측으로는 게이트 전극들(EL1, EL2, EL3)의 측벽들과 접촉할 수 있다. 이에, 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들은 수직 채널 패턴(VCP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)이 수행되는 메모리 셀들을 구성할 수 있다. 메모리 셀들은 도 2에 도시된 메모리 셀 트랜지스터들(MCT)에 해당된다. 즉, 데이터 저장 패턴(DSP)은 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지함으로써 3차원 플래시 메모리에서 데이터 저장소의 역할을 할 수 있다. 예를 들어, 데이터 저장 패턴(DSP)으로는 ONO(터널 산화막(Oxide)-전하 저장막(Nitride)-블로킹 산화막(Oxide))층 또는 강유전체층이 사용될 수 있다. 이와 같은 데이터 저장 패턴(DSP)은 트랩된 전하 또는 홀의 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타내거나, 전하들의 상태 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)의 내측벽을 덮을 수 있으며, 제3 방향(D3)으로 연장될 수 있다. 수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)과 백 게이트(BG) 사이에 제공될 수 있으며, 제2 게이트 전극들(EL2)에 대응될 수 있다. 이에, 수직 채널 패턴(VCP)은 전술된 바와 같이 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 메모리 셀들을 구성할 수 있다.
수직 채널 패턴(VCP)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 상면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)으로 전하 또는 홀을 전달하는 구성요소로서, 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL1, EL2, EL3) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 플래시 메모리의 전기적 특성을 향상시킬 수 있다.
백 게이트(BG)는 수직 채널 패턴(VCP)에 의해 적어도 일부분이 감싸진 채 맞닿으며 메모리 동작을 위한 수직 채널 패턴(VCP)로 전압을 인가하도록 형성될 수 있다. 이를 위해, 백 게이트(BG)는 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 백 게이트(BG)는 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
이 때, 백 게이트(BG)는 제1 게이트 전극(EL1)에 대응하는 레벨부터 수직 채널 패턴(VCP) 내에서 제2 게이트 전극(EL2)에 대응하는 레벨까지 제3 방향(D3)을 따라 연장 형성될 수 있다. 즉, 백 게이트(BG)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 백 게이트(BG)는 수직 채널 패턴(VCP) 내에서 제3 게이트 전극(EL3)에 대응하는 레벨까지 제3 방향(D3)을 따라 연장 형성될 수도 있다.
도면에는 백 게이트(BG)의 하부와 접촉하는 하부 기판이 생략되었지만, 구현 예시에 따라 백 게이트(BG)의 하면과 접촉하는 하부 기판이 포함될 수 있다. 또한, 구현 예시에 따라, 백 게이트(BG)가 기판(SUB) 내부로부터 형성되거나, 기판(SUB)의 상부로부터 형성될 수도 있다.
이와 같은 백 게이트(BG)는 셀 스트링들(CSTR) 각각의 수직 채널 패턴(VCP) 내에 포함되는 것으로, 셀 스트링들(CSTR) 각각의 수직 채널 패턴(VCP) 내에 포함되는 백 게이트(BG)는 백 게이트(BG)는 제1 방향(D1) 및 제2 방향(D2)가 형성하는 평면상에서 모두 전기적으로 연결될 수 있다. 즉, 백 게이트(BG)는 셀 스트링들(CSTR)에 공통적으로 연결될 수 있다. 이러한 경우, 셀 스트링들(CSTR) 각각의 백 게이트(BG)는 일괄적으로 제어되어 모두 동일한 전압이 인가될 수 있다.
그러나 이에 제한되거나 한정되지 않고, 셀 스트링들(CSTR) 각각의 수직 채널 패턴(VCP) 내에 포함되는 백 게이트(BG)는 도 2의 제1 방향(D1)를 따라 서로 전기적으로 연결될 수 있다. 이러한 경우, 제2 방향(D2)을 따라 배열된 셀 스트링들(CSTR) 각각의 백 게이트(BG)는 각각이 전기적으로 독립적으로 제어됨으로써 서로 다른 전압이 인가될 수 있으며, 도 2의 제1 방향(D1)을 따라 배열된 셀 스트링들(CSTR) 각각의 백 게이트(BG)는 일괄적으로 제어됨으로써 동일한 전압이 인가될 수 있다.
또한, 셀 스트링들(CSTR) 각각의 수직 채널 패턴(VCP) 내에 포함되는 백 게이트(BG)는 도 2의 제2 방향(D2)를 따라 서로 전기적으로 연결될 수도 있다. 이러한 경우, 제1 방향(D1)을 따라 배열된 셀 스트링들(CSTR) 각각의 백 게이트(BG)는 각각이 전기적으로 독립적으로 제어됨으로써 서로 다른 전압이 인가될 수 있으며, 도 2의 제2 방향(D2)을 따라 배열된 셀 스트링들(CSTR) 각각의 백 게이트(BG)는 일괄적으로 제어됨으로써 동일한 전압이 인가될 수 있다.
백 게이트(BG)와 수직 채널 패턴(VCP) 사이에는 절연막(INS)이 배치됨으로써, 백 게이트(BG)가 수직 채널 패턴(VCP)과 직접적으로 맞닿는 것을 방지할 수 있다. 절연막(ILD)은 층간 절연막들(ILD)과 마찬가지로 실리콘 산화물과 같은 절연 물질로 형성될 수 있다.
이상, 백 게이트(BG)가 수직 채널 패턴(VCP)의 내부 홀에 형성되어 수직 채널 패턴(VCP)에 의해 빈틈없이 둘러싸인 채 형성되는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)에 의해 적어도 일부분만이 감싸지는 구조로 형성될 수도 있다. 예컨대, 백 게이트(BG) 및 절연막(INS)이 수직 채널 패턴(VCP)의 적어도 일부분에 포함되는 구조 또는 수직 채널 패턴(VCP)을 관통하는 구조가 구현될 수 있다.
다시 도 2를 참조하면, 수직 채널 구조체들(VS)은 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
수직 채널 패턴(VCP)의 상면 상에는 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 채널 패턴(VCP)의 상부와 연결될 수 있다. 도전 패드(PAD)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다. 즉, 도전 패드(PAD)의 적어도 일부는 제3 게이트 전극(EL3)과 수평 방향으로 중첩될 수 있다.
도전 패드(PAD)는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 예를 들어, 도전 패드(PAD)는 기판(SUB)과 다른 불순물(보다 정확하게 제1 도전형(예컨대, P형)과 다른 제2 도전형(예컨대, N형)의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.
도전 패드(PAD)는 후술하는 비트 라인(BL)과 수직 채널 패턴(VCP) 사이의 접촉 저항을 줄일 수 있다.
서로 인접한 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 공통 소스 영역(CSR)은 분리 트렌치(TR)에 의해 노출되는 기판(SUB) 내부에 제공될 수 있다. 공통 소스 영역(CSR)은 기판(SUB) 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제2 도전형의 불순물(예컨대, N형의 불순물)이 도핑된 반도체 물질로 형성될 수 있다. 공통 소스 영역(CSR)은 도 2의 공통 소스 라인(CSL)에 해당할 수 있다.
공통 소스 플러그(CSP)는 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(Plate) 형상을 가질 수 있다. 이 때 공통 소스 플러그(CSP)는, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하며 제공될 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
캡핑 절연막(CAP) 및 비트 라인 콘택 플러그(BLPG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 도 2에 도시된 복수의 비트 라인들(BL0, BL1, BL2) 중 어느 하나에 해당되는 것으로, 제2 방향(D2)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인(BL)을 구성하는 도전성 물질은 전술된 게이트 전극들(EL1, EL2, EL3) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.
비트 라인(BL)은 비트 라인 콘택 플러그(BLPG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 여기서 비트 라인(BL)이 수직 채널 구조체들(VS)과 연결된다는 것은, 수직 채널 구조체들(VS)에 포함되는 수직 채널 패턴(VCP)과 연결되는 것을 의미할 수 있다.
이와 같은 구조의 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압, 공통 소스 라인(CSL)에 인가되는 전압 및 백 게이트(BG)에 인가되는 전압을 기초로, 프로그램 동작, 판독 동작 및 소거 동작을 수행할 수 있다. 예컨대, 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압, 공통 소스 라인(CSL)에 인가되는 전압 및 백 게이트(BG)에 인가되는 전압을 기초로, 수직 채널 패턴(VCP)에 채널을 형성하여 전하 또는 홀을 대상 메모리 셀의 데이터 저장 패턴(DSP)으로 전달함으로써 프로그램 동작을 수행할 수 있다. 이에 대한 상세한 설명은 도 5 및 7을 참조하여 기재하기로 한다.
또한, 다른 실시예에 따른 3차원 플래시 메모리는 설명된 구조로 제한되거나 한정되지 않고, 구현 예시에 따라 수직 채널 패턴(VCP), 데이터 저장 패턴(DSP), 백 게이트(BG), 게이트 전극들(EL1, EL2, EL3), 비트 라인(BL), 공통 소스 라인(CSL)을 포함하는 것을 전제로 다양한 구조로 구현될 수 있다.
도 11은 도 3 내지 4에 도시된 3차원 플래시 메모리의 프로그램 동작 방법을 도시한 플로우 차트이고, 도 12는 도 11에 도시된 프로그램 동작 방법을 설명하기 위해 도 9에 도시된 3차원 플래시 메모리의 구조를 도시한 단면도이며, 도 13은 도 11에 도시된 프로그램 동작 방법을 설명하기 위해 도 10에 도시된 3차원 플래시 메모리의 구조를 도시한 단면도이다. 이하, 설명되는 프로그램 동작 방법은 도 2, 도 8 내지 10을 참조하여 설명된 구조의 3차원 플래시 메모리에서 수행되는 것을 전제로 한다. 또한 이하, "선택된 셀 스트링(sel CSTR)"은 셀 스트링들(CSTR) 중 프로그램 동작의 대상이 되는 대상 메모리 셀(Target memory cell)을 포함하는 셀 스트링을 의미하며, "비선택된 셀 스트링(unsel CSTR)"은 셀 스트링들(CSTR) 중 대상 메모리 셀을 포함하지 않은 셀 스트링을 의미한다. 마찬가지로, "선택된 워드 라인(sel WL)"은 워드 라인들(WL0-WLn) 중 대상 메모리 셀에 대응하는 워드 라인을 의미하며, "비선택된 워드 라인(unsel WL)"은 워드 라인들(WL0-WLn) 중 대상 메모리 셀에 대응하지 않는 워드 라인들(선택된 워드 라인을 제외한 나머지 워드 라인들)을 의미한다. 여기서, 워드 라인들(WL0-WLn)은 도 2, 도 8 내지 10에 도시된 제2 게이트 전극(EL2)에 해당하며, 스트링 선택 라인(SSL)은 도 2, 도 8 내지 10에 도시된 제3 게이트 전극(EL3)에 해당될 수 있다.
도면을 참조하면, 단계(S1110)에서 3차원 플래시 메모리는, 셀 스트링들(CSTR) 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0)에 음의 값의 전압을 인가할 수 있다. 이 때, 음의 값의 전압은, 선택된 워드 라인(sel WL) 및 선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0) 사이의 전위차가 20V 이상이 되도록, 후술되는 선택된 워드 라인(sel WL)에 인가되는 프로그램 전압(Vpgm)의 값을 기초로 적절히 결정될 수 있다. 예를 들어, 프로그램 전압(Vpgm)이 20V인 경우, 음의 값의 전압은 -2V일 수 있다.
별도의 도면으로 도시되지는 않았으나, 3차원 플래시 메모리는 프로그램 동작 시 단계(S1110)에서 선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0)에 음의 값의 전압이 인가되도록 구성됨을 특징으로 할 수 있다. 예를 들어, 3차원 플래시 메모리는 도 1, 도 8 내지 10을 참조하여 설명된 구조에 더해, 음의 값의 전압을 생성할 수 있는 회로를 구비하고 상기 회로가 셀 스트링들(CSTR)의 비트 라인(BL)과 전기적으로 연결된 구조를 가질 수 있다.
또한, 음의 값의 전압은 프로그램 동작만을 위해 구비된 회로를 통해 발생되는 대신에, 기존의 회로를 활용하여 발생될 수 있다. 보다 상세하게, 단계(S1110)에서 선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0)에 인가되는 음의 값의 전압은, 3차원 플래시 메모리가 프로그램 동작을 제외한 다른 동작(예컨대 판독 동작)을 수행할 때 사용되는 음의 값의 전압을 생성하는 회로로부터 발생될 수 있다. 즉, 단계(S1110)에서 3차원 플래시 메모리는, 프로그램 동작을 제외한 다른 동작을 수행할 때 사용되는 음의 값의 전압을 생성하는 회로로부터 발생된 음의 값의 전압을 선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0)에 인가할 수 있다.
단계(S1120)에서 3차원 플래시 메모리는, 워드 라인들 중 대상 메모리 셀에 대응하는 선택된 워드 라인(sel WL)에 프로그램 전압(Vpgm; 예컨대 20V)을 인가할 수 있다.
이처럼 선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0)에 음의 값의 전압이 인가되는 본 발명의 방식은, 기존의 선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0)에 접지 전압이 인가되는 방식보다 프로그램 속도를 더 향상시킬 수 있다. 이는, 본 발명의 방식(선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0)에 음의 값의 전압 -2V를 인가하고 선택된 워드 라인(sel WL)에 프로그램 전압 20V를 인가하는 방식)과 기존의 방식(선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0)에 접지 전압 0V를 인가하고 선택된 워드 라인(sel WL)에 프로그램 전압 22V를 인가하는 방식) 각각에서 선택된 워드 라인(sel WL) 및 선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0) 사이의 전위차가 동일하더라도, 본 발명의 방식에서는 전위차(선택된 워드 라인(sel WL) 및 선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0) 사이의 전압)가 수직 채널 패턴(VCP)에 직접적으로 전달되는 반면, 기존의 방식에서는 전위차(선택된 워드 라인(sel WL) 및 선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0) 사이의 전압)가 데이터 저장 패턴(DSP)을 통해 수직 채널 패턴(VCP)에 간접적으로 전달되기 때문이다.
이에, 선택된 워드 라인(sel WL) 및 선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0) 사이의 전압인 22V가 데이터 저장 패턴(DSP)을 통해 수직 채널 패턴(VCP)으로 간접적으로 전달되는 기존의 방식은 커플링으로 인해 프로그램 속도가 저하될 수 있으며, 선택된 워드 라인(sel WL) 및 선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0) 사이의 전압인 22V가 수직 채널 패턴(VCP)으로 직접적으로 전달되는 본 발명의 방식은 커플링을 방지하여 프로그램 속도를 개선시킬 수 있다.
따라서, 단계(S1110)는 선택된 워드 라인(sel WL) 및 선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0) 사이의 전압이 선택된 셀 스트링(sel CSTR)에 포함되는 수직 채널 패턴(VCP)에 직접적으로 전달되도록 선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0)에 음의 값의 전압을 인가하는 것을 특징으로 할 수 있다.
단계(S1130)에서 3차원 플래시 메모리는, 선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0)에 음의 값의 전압이 인가되고 선택된 워드 라인(sel WL)에 프로그램 전압이 인가됨에 응답하여, 선택된 셀 스트링(sel CSTR)에 포함되는 수직 채널 패턴(VCP)에 채널을 형성함으로써 대상 메모리 셀에 대한 프로그램 동작을 수행할 수 있다.
한편, 3차원 플래시 메모리는 비선택된 셀 스트링(unsel CSTR)에 대해, 비선택된 셀 스트링(unsel CSTR)을 부스팅시켜 비선택된 셀 스트링(unsel CSTR)에 포함되는 메모리 셀들에서의 프로그램 동작을 방지할 수 있다. 구체적으로, 3차원 플래시 메모리는 비선택된 셀 스트링(unsel CSTR)의 비트 라인(unsel BL1)에 전원 전압(Vcc)을 인가함으로써, 비선택된 셀 스트링(unsel CSTR)이 비트 라인(unsel BL1)에 인가된 전원 전압과 선택된 워드 라인(sel WL)에 인가된 프로그램 전압에 의해 부스트된 전위를 갖게 할 수 있다. 따라서, 비선택된 셀 스트링(unsel CSTR)에 포함되는 메모리 셀들은 프로그램되는 것이 방지될 수 있다.
이하에서는 단계들(S1110 내지 S1130)을 포함하는 프로그램 동작 방법을 도 9의 구조를 갖는 3차원 플래시 메모리에서 수행되는 경우와 도 10의 구조를 갖는 3차원 플래시 메모리에서 수행되는 경우로 구분하여 설명한다.
도 10을 참조하면, 3차원 플래시 메모리는 단계(S1110)를 수행한 뒤, 단계(S1120)를 수행함과 동시에 워드 라인들 중 선택된 워드 라인(sel WL)을 제외한 나머지 비선택된 워드 라인들(unsel WL) 각각에 패스 전압(Vpass; 이하, 패스 전압은 프로그램 상태에 있는 메모리 트랜지스터의 문턱 전압보다 높고 프로그램 전압(Vpgm)보다 낮은 전압을 의미함, 예컨대 9V)을 인가할 수 있다. 이 때, 3차원 플래시 메모리는 스트링 선택 라인(SSL)에 전원 전압(Vcc; 이하, 전원 전압은 스트링 선택 라인(SSL)의 문턱 전압보다 높고 선택된 워드 라인(sel WL)에 인가되는 프로그램 전압(Vpgm; 예컨대 20V)보다 낮은 전압을 의미함)을 인가하고, 접지 선택 라인(GSL)에 접지 전압(GND; 예컨대 0V)을 인가하며, 공통 소스 라인(CSL)을 플로팅(Floating)시킬 수 있다.
따라서, 선택된 셀 스트링(sel CSTR)과 비선택된 워드 라인들(unsel WL) 사이에 전위차가 거의 존재하지 않기 때문에, 선택된 셀 스트링(sel CSTR)에 포함되는 메모리 셀들 중 비선택된 워드 라인들(unsel WL)에 대응하는 메모리 셀은 프로그램되지 않고, 단계(S1130)와 같이 대상 메모리 셀만이 프로그램될 수 있다.
백 게이트를 포함하는 구조를 도시한 도 13을 참조하면, 3차원 플래시 메모리는 단계(S1110)를 수행한 뒤, 단계(S1120)를 수행함과 동시에 워드 라인들 중 선택된 워드 라인(sel WL)을 제외한 나머지 비선택된 워드 라인들(unsel WL) 각각을 플로팅(Floating)시키며, 백 게이트(BG)에 패스 전압(Vpass; 이하, 패스 전압은 프로그램 상태에 있는 메모리 트랜지스터의 문턱 전압보다 높고 프로그램 전압(Vpgm)보다 낮은 전압을 의미함, 예컨대 9V)을 인가할 수 있다. 3차원 플래시 메모리는 비선택된 워드 라인들(unsel WL) 각각을 플로팅시키는 대신에, 비선택된 워드 라인들(unsel WL) 각각에 접지 전압(GND; 예컨대 0V)을 인가할 수도 있다. 이 때, 3차원 플래시 메모리는 스트링 선택 라인(SSL)에 전원 전압(Vcc; 이하, 전원 전압은 스트링 선택 라인(SSL)의 문턱 전압보다 높고 선택된 워드 라인(sel WL)에 인가되는 프로그램 전압(Vpgm; 예컨대 20V)보다 낮은 전압을 의미함)을 인가하고, 접지 선택 라인(GSL)에 접지 전압(GND; 예컨대 0V)을 인가하며, 공통 소스 라인(CSL)을 플로팅(Floating)시킬 수 있다.
따라서, 선택된 셀 스트링(sel CSTR)과 비선택된 워드 라인들(unsel WL) 사이에 전위차가 거의 존재하지 않기 때문에, 선택된 셀 스트링(sel CSTR)에 포함되는 메모리 셀들 중 비선택된 워드 라인들(unsel WL)에 대응하는 메모리 셀은 프로그램되지 않고, 단계(S1130)와 같이 대상 메모리 셀만이 프로그램될 수 있다.
도 13에 도시된 바와 같이 백 게이트(BG)를 포함하는 구조의 3차원 플래시 메모리는, 프로그램 동작 시 비선택된 워드 라인들(unsel WL) 각각에 패스 전압을 인가하는 대신에, 비선택된 워드 라인들(unsel WL) 각각을 플로팅시키거나 비선택된 워드 라인들(unsel WL) 각각에 접지 전압을 인가함으로써, 비선택된 워드 라인들(unsel WL) 각각에 패스 전압이 인가됨에 의한 방해(Disturb) 현상을 방지할 수 있다.
이상 설명된 프로그램 동작 방법은, 기존의 방식에 비해 상대적으로 낮은 프로그램 전압(Vpgm)을 사용하기 때문에, 회로에 부담을 덜 주고 메모리 신뢰성을 향상시키는 효과를 도모할 수 있다.
도 14는 도 10에 도시된 3차원 플래시 메모리의 판독 동작 방법을 도시한 플로우 차트이고, 도 15는 도 14에 도시된 판독 동작 방법을 설명하기 위해 도 10에 도시된 3차원 플래시 메모리의 구조를 도시한 단면도이다.
이하, 설명되는 프로그램 동작 방법은 도 10을 참조하여 설명된 구조(백 게이트(BG)를 포함하는 구조)의 3차원 플래시 메모리에서 수행되는 것을 전제로 한다. 또한 이하, "선택된 셀 스트링(sel CSTR)"은 셀 스트링들(CSTR) 중 판독 동작의 대상이 되는 대상 메모리 셀(Target memory cell)을 포함하는 셀 스트링을 의미하며, "비선택된 셀 스트링(unsel CSTR)"은 셀 스트링들(CSTR) 중 대상 메모리 셀을 포함하지 않은 셀 스트링을 의미한다. 마찬가지로, "선택된 워드 라인(sel WL)"은 워드 라인들(WL0-WLn) 중 대상 메모리 셀에 대응하는 워드 라인을 의미하며, "비선택된 워드 라인(unsel WL)"은 워드 라인들(WL0-WLn) 중 대상 메모리 셀에 대응하지 않는 워드 라인들(선택된 워드 라인을 제외한 나머지 워드 라인들)을 의미한다. 여기서, 워드 라인들(WL0-WLn)은 도 2, 도 8 내지 10에 도시된 제2 게이트 전극(EL2)에 해당하며, 스트링 선택 라인(SSL)은 도 2, 도 8 내지 10에 도시된 제3 게이트 전극(EL3)에 해당될 수 있다.
도면을 참조하면, 단계(S1410)에서 3차원 플래시 메모리는, 셀 스트링들(CSTR) 중 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0)에 접지 전압(GND; 예컨대 0V)보다 높은 제1 전압(V1; 예컨대 1V)을 인가할 수 있다.
단계(S1420)에서 3차원 플래시 메모리는, 워드 라인들 중 대상 메모리 셀에 대응하는 선택된 워드 라인(sel WL)에 검증 전압(Vverify; 예컨대 20V)을 인가할 수 있다.
단계(S1430)에서 3차원 플래시 메모리는, 워드 라인들 중 선택된 워드 라인(sel WL)을 제외한 나머지 비선택된 워드 라인들(unsel WL) 각각에 판독 전압(Vread; 판독 전압은 접지 및 스트링 선택 트랜지스터들(GST, SST)의 문턱 전압, 프로그램 상태에 있는 메모리 트랜지스터의 문턱 전압보다 높고 프로그램 전압(Vpgm)보다 낮은 전압으로, 전술된 패스 전압(Vpass)일 수 있음, 예컨대 6V)을 인가할 수 있다.
단계(S1440)에서 3차원 플래시 메모리는, 백 게이트(BG)에 양의 값의 전압(예컨대 2V)을 인가할 수 있다. 이처럼 백 게이트(BG)에 양의 값의 전압이 인가되는 것은, 3차원 플래시 메모리에서의 셀 전류를 개선하기 위함이다.
따라서, 단계(S1450)에서 3차원 플래시 메모리는, 선택된 셀 스트링(sel CSTR)의 비트 라인(sel BL0)에 제1 전압이 인가되고 선택된 워드 라인(sel WL)에 검증 전압이 인가되며 비선택된 워드 라인들 각각에 판독 전압이 인가되고 백 게이트(BG)에 양의 값의 전압이 인가됨에 응답하여, 대상 메모리 셀에 대한 판독 동작을 수행할 수 있다.
이상 설명된 판독 동작 방법은, 프로그램 동작 후 판독 시 백 게이트(BG)에 양의 값의 전압이 인가되어 수행됨으로써, 기존의 방식에 비해 셀 전류를 개선하는 효과를 도모할 수 있다.
도 16 내지 17은 도 10에 도시된 3차원 플래시 메모리가 수행하는 프로그램 동작 및 판독 동작에서의 인가 전압들의 펄스를 도시한 도면이다.
이상 도 13 및 14를 참조하여 설명된, 백 게이트(BG)를 포함하는 구조의 3차원 플래시 메모리가 수행하는 프로그램 동작 및 판독 동작에서의 인가 전압들의 펄스는 도 16 또는 17에 도시된 바와 같다.
도 18은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다. 도 19는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 18을 A-A'선으로 자른 단면에 해당된다. 도 20은 도 19에 도시된 3차원 플래시 메모리에서 1900 영역을 확대한 단면도이고, 도 21a 내지 21c는 일 실시예에 따른 3차원 플래시 메모리의 두 단계 프로그램 동작을 설명하기 위한 도면이며, 도 22a 및 22b는 일 실시예에 따른 3차원 플래시 메모리의 두 단계 소거 동작을 설명하기 위한 도면이다.
도 18 내지 도 22b를 참조하면, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.
기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.
적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 기판(SUB)의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.
다시 도 2를 참조하면, 각각의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB) 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다.
게이트 전극들(EL1, EL2, EL3) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL1, EL2, EL3) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극들(EL1, EL2, EL3) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극들(EL1, EL2, EL3) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
보다 구체적으로, 게이트 전극들(EL1, EL2, EL3)은 최하부의 제1 게이트 전극(EL1), 최상부의 제3 게이트 전극(EL3) 및 제1 게이트 전극(EL1)과 제3 게이트 전극(EL3) 사이의 복수의 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것으로 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 복수로 제공될 수도 있다. 제1 게이트 전극(EL1)은 도 2에 도시된 접지 선택 라인들(GSL0, GSL1, GLS2) 중 어느 하나에 해당될 수 있다. 제2 게이트 전극(EL2)은 도 2에 도시된 워드 라인들(WL0-WLn, DWL) 중 어느 하나에 해당될 수 있다. 제3 게이트 전극(EL3)은 도 2에 도시된 도 2의 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당될 수 있다.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(EL3)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(EL1)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL1, EL2, EL3)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.
이상 적층 구조체들(ST) 각각에 층간 절연막들(ILD)이 포함되는 것으로 설명되었으나, 적층 구조체들(ST) 각각에는 층간 절연막들(ILD) 대신에 에어 갭들이 포함될 수 있다. 이러한 경우 에어 갭들은 층간 절연막들(ILD)과 마찬가지로 게이트 전극들(EL1, EL2, EL3)과 교번하며 배치되어 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 가능하게 할 수 있다.
적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 도 2에 도시된 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되어 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 수직 채널 구조체들(VS)의 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 2개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 3개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 이는, 채널 홀들(CH)이 식각될 때 제3 방향(D3)의 역방향으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 감소되는 한계에 의한 것이다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
수직 채널 구조체들(VS) 각각은 ONO(Tunneling Oxide-Charge trap Nitride-Blocking Oxide), 수직 채널 패턴(VCP), 수직 반도체 패턴(VSP) 및 도전 패드(PAD)를 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 ONO는 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 채널 패턴(VCP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP) 및 도전 패드(PAD)로 둘러싸인 공간을 채울 수 있다.
ONO는 채널 홀들(CH) 각각의 내측벽을 덮은 채 내측으로는 수직 채널 패턴(VCP)과 접촉하며 외측으로는 게이트 전극들(EL1, EL2, EL3)의 측벽들과 접촉할 수 있다. 이에, ONO 중 제2 게이트 전극들(EL2)에 대응하는 영역들은 수직 채널 패턴(VCP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)이 수행되는 메모리 셀들을 구성할 수 있다. 메모리 셀들은 도 2에 도시된 메모리 셀 트랜지스터들(MCT)에 해당된다.
이 때, ONO의 터널링 산화물층(Tunneling Oxide) 또는 블로킹 산화물층(Blocking Oxide) 중 적어도 하나의 층은 도 20에 도시된 바와 같이 강유전체 물질로 형성될 수 있다. 예를 들어, 도 20의 CASE 1과 같이 터널링 산화물층이 강유전체 물질로 형성되거나, CASE 2와 같이 블로킹 산화물층이 강유전체 물질로 형성되거나, CASE 3과 같이 터널링 산화물층 및 블로킹 산화물층 모두가 강유전체 물질로 형성될 수 있다. 이러한 경우, 터널링 산화물층 또는 블로킹 산화물층 중 강유전체 물질로 형성되지 않는 나머지 층은 종래의 터널링 산화물층 또는 종래의 블로킹 산화물층을 구성하는 물질과 동일한 물질로 형성될 수 있다.
이하, 강유전체 물질은 사방정계(Orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나를 포함할 수 있다. 강유전체 물질은 설명된 예시로 제한되거나 한정되지 않고 히스테리시스 특성을 갖는 다양한 물질을 포함할 수 있다.
이에, ONO의 전하 트랩 질화물층(Charge trap Nitride)은 제2 게이트 전극(EL2)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하는 1차 데이터 저장 요소로 사용될 수 있으며, ONO의 터널링 산화물층 또는 블로킹 산화물층 중 강유전체 물질로 형성되는 적어도 하나의 층은 제2 게이트 전극(EL2)을 통해 인가되는 전압에 의한 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지하는 2차 데이터 저장 요소로 사용될 수 있다.
즉, 3차원 플래시 메모리는 ONO의 전하 트랩 질화물층과, ONO의 터널링 산화물층 또는 블로킹 산화물층 중 강유전체 물질로 형성되는 적어도 하나의 층 모두를 동시에 데이터 저장 요소로 사용함으로써, 트랩된 전하 또는 홀의 변화와, 전하들의 상태 변화로 다치화된 데이터 값을 나타낼 수 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
수직 채널 패턴(VCP)은 ONO의 내측벽을 덮을 수 있다. 수직 채널 패턴(VCP)은 제1 부분(VCP1) 및 제1 부분(VCP1) 상의 제2 부분(VCP2)을 포함할 수 있다.
수직 채널 패턴(VCP)의 제1 부분(VCP1)은 채널 홀들(CH) 각각의 하부에 제공될 수 있고, 기판(SUB)과 접촉할 수 있다. 이러한 수직 채널 패턴(VCP)의 제1 부분(VCP1)은 수직 채널 구조체들(VS) 각각에서의 누설 전류를 차단, 억제 또는 최소화하는 용도 및/또는 에피택시얼 패턴의 용도로 사용될 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 두께는, 예를 들어, 제1 게이트 전극(EL1)의 두께보다 클 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 측벽은 ONO으로 둘러싸일 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면과 제2 게이트 전극들(EL2) 중 최하부의 것의 하면 사이에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 하면은 기판(SUB)의 최상면(즉, 층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 일부는 제1 게이트 전극(EL1)과 수평 방향으로 중첩될 수 있다. 이하에서, 수평 방향은 제1 방향(D1) 및 제2 방향(D2)과 나란한 평면 상에서 연장되는 임의의 방향을 의미한다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)은 제1 부분(VCP1)의 상면으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 ONO와 수직 반도체 패턴(VSP) 사이에 제공될 수 있으며, 제2 게이트 전극들(EL2)에 대응될 수 있다. 이에, 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 전술된 바와 같이 ONO 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 메모리 셀들을 구성할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다.
수직 채널 패턴(VCP)은 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL1, EL2, EL3) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 플래시 메모리의 전기적 특성을 향상시킬 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)의 제2 부분(VCP2)으로 둘러싸일 수 있다. 수직 반도체 패턴(VSP)의 상면은 도전 패드(PAD)와 접촉할 수 있고, 수직 반도체 패턴(VSP)의 하면은 수직 채널 패턴(VCP)의 제1 부분(VCP1)과 접촉할 수 있다. 수직 반도체 패턴(VSP)은 기판(SUB)과 제3 방향(D3)으로 이격될 수 있다. 다시 말하면, 수직 반도체 패턴(VSP)은 기판(SUB)으로부터 전기적으로 플로팅될 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)에서의 전하 또는 홀의 확산을 돕는 물질로 형성될 수 있다. 보다 상세하게, 수직 반도체 패턴(VSP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성될 수 있다. 보다 구체적인 예를 들면, 수직 반도체 패턴(VSP)은 기판(SUB)과 동일한 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑된 폴리 실리콘으로 형성될 수 있다. 즉, 수직 반도체 패턴(VSP)은 3차원 플래시 메모리의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.
다시 도 2를 참조하면, 수직 채널 구조체들(VS)은 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면 및 수직 반도체 패턴(VSP)의 상면 상에 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 채널 패턴(VCP)의 상부 및 수직 반도체 패턴(VSP)의 상부와 연결될 수 있다. 도전 패드(PAD)의 측벽은 ONO로 둘러싸일 수 있다. 도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다. 즉, 도전 패드(PAD)의 적어도 일부는 제3 게이트 전극(EL3)과 수평 방향으로 중첩될 수 있다.
도전 패드(PAD)는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 예를 들어, 도전 패드(PAD)는 수직 반도체 패턴(VSP)과 다른 불순물(보다 정확하게 제1 도전형(예컨대, P형)과 다른 제2 도전형(예컨대, N형)의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.
도전 패드(PAD)는 후술하는 비트 라인(BL)과 수직 채널 패턴(VCP)(또는 수직 반도체 패턴(VSP)) 사이의 접촉 저항을 줄일 수 있다.
이상, 수직 채널 구조체들(VS)이 도전 패드(PAD)를 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 도전 패드(PAD)를 생략한 구조를 가질 수도 있다. 이러한 경우, 수직 채널 구조체들(VS)에서 도전 패드(PAD)가 생략됨에 따라, 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각의 상면이 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이루도록 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각이 제3 방향(D3)으로 연장 형성될 수 있다. 또한, 이러한 경우, 후술되는 비트 라인 콘택 플러그(BLPG)는, 도전 패드(PAD)를 통해 수직 채널 패턴(VCP)과 간접적으로 전기적으로 연결되는 대신에, 수직 채널 패턴(VCP)과 직접적으로 접촉하며 전기적으로 연결될 수 있다.
또한, 이상 수직 채널 구조체들(VS)에 수직 반도체 패턴(VSP)이 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 반도체 패턴(VSP)이 생략될 수도 있다.
또한, 이상 수직 채널 패턴(VCP)가 제1 부분(VCP1) 및 제2 부분(VCP2)을 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 제1 부분(VCP1)이 배제된 구조를 가질 수 있다. 예를 들어, 수직 채널 패턴(VCP)은 기판(SUB)까지 연장 형성된 수직 반도체 패턴(VSP) 및 ONO 사이에 제공되며 기판(SUB)과 접촉하도록 기판(SUB)까지 연장 형성될 수 있다. 이러한 경우 수직 채널 패턴(VCP)의 하면은 기판(SUB)의 최상면(층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있으며, 수직 채널 패턴(VCP)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다.
서로 인접한 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 공통 소스 영역(CSR)은 분리 트렌치(TR)에 의해 노출되는 기판(SUB) 내부에 제공될 수 있다. 공통 소스 영역(CSR)은 기판(SUB) 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제2 도전형의 불순물(예컨대, N형의 불순물)이 도핑된 반도체 물질로 형성될 수 있다. 공통 소스 영역(CSR)은 도 2의 공통 소스 라인(CSL)에 해당할 수 있다.
공통 소스 플러그(CSP)는 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(Plate) 형상을 가질 수 있다. 이 때 공통 소스 플러그(CSP)는, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하며 제공될 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
캡핑 절연막(CAP) 및 비트 라인 콘택 플러그(BLPG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 도 2에 도시된 복수의 비트 라인들(BL0, BL1, BL2) 중 어느 하나에 해당되는 것으로, 제2 방향(D2)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인(BL)을 구성하는 도전성 물질은 전술된 게이트 전극들(EL1, EL2, EL3) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.
비트 라인(BL)은 비트 라인 콘택 플러그(BLPG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 여기서 비트 라인(BL)이 수직 채널 구조체들(VS)과 연결된다는 것은, 수직 채널 구조체들(VS)에 포함되는 수직 채널 패턴(VCP)과 연결되는 것을 의미할 수 있다.
이와 같은 구조의 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 프로그램 동작, 판독 동작 및 소거 동작을 수행할 수 있다. 예컨대, 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 수직 채널 패턴(VCP)에 채널을 형성하여 프로그램 동작을 수행할 수 있다.
특히, 3차원 플래시 메모리는 전술된 바와 같이 ONO의 전하 트랩 질화물층과, ONO의 터널링 산화물층 또는 블로킹 산화물층 중 강유전체 물질로 형성되는 적어도 하나의 층 모두를 동시에 데이터 저장 요소로 사용하는 특징을 이용하여, 메모리 윈도우를 확장하며 다치화를 구현하는 프로그램 동작을 수행할 수 있다.
보다 상세하게, 3차원 플래시 메모리는 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 양의 값의 프로그램 전압을 인가하여 FN 터널링을 발생시키는 1차 프로그래밍 동작 및 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하여 강유전체 물질로 형성되는 적어도 하나의 층 중 대상 메모리 셀에 대응하는 영역 내에서 분극 현상을 발생시켜 대상 메모리 셀의 문턱 전압을 상승시키는 2차 프로그램 동작을 포함하는 두 단계 프로그램 동작을 수행하는 것을 특징으로 할 수 있다.
예를 들어, 3차원 플래시 메모리는, 도 21a에 도시된 바와 같이 대상 메모리 셀에 양의 값의 프로그램 전압(예컨대, 20V)을 인가하여 FN 터널링을 발생시킴으로써, 강유전체 물질로 형성되는 적어도 하나의 층(이하, 블로킹 산화물층이 강유전체 물질로 형성되는 것으로 설명됨) 중 대상 메모리 셀에 대응하는 영역 내에서 양의 전하를 전하 트랩 질화물층과의 계면에 위치시켜 대상 메모리 셀의 문턱 전압을 음의 영역으로 하강시키는 1차 프로그램 동작을 수행할 수 있다. 이어서, 3차원 플래시 메모리는 도 21b에 도시된 바와 같이 대상 메모리 셀에 음의 값의 프로그램 전압(예컨대, -10V)을 인가하여 강유전체 물질로 형성되는 적어도 하나의 층 중 대상 메모리 셀에 대응하는 영역 내에서 음의 전하를 전하 트랩 질화물층과의 계면에 위치시켜 대상 메모리 셀의 문턱 전압을 양의 영역으로 상승시키는 2차 프로그램 동작을 수행할 수 있다.
따라서, 설명된 두 단계 프로그램에 의해 메모리 윈도우는 도 21c에 도시된 바와 같은 종래 7V 수준에서 도 21b에 도시된 바와 같은 9 내지 10V 수준으로 확장될 수 있고, 이는 5비트 이상의 다치화를 가능하게 할 수 있다.
소거 동작과 관련하여, 3차원 플래시 메모리는 프로그램 동작과 마찬가지로 두 단계 소거 동작을 수행함을 특징으로 한다. 보다 상세하게, 3차원 플래시 메모리는 복수의 메모리 셀들에 GIDL 방식을 기반으로 전하 트랩 질화물층에 홀(Hole)을 주입하는 1차 소거 동작 및 복수의 워드 라인들 중 2차 프로그램 동작에서 문턱 전압이 상승된 대상 메모리 셀에 대응하는 워드 라인에 양의 소거 전압을 인가하여 강유전체 물질로 형성되는 적어도 하나의 층 중 대상 메모리 셀에 대응하는 영역 내에서 분극 현상을 발생시켜 대상 메모리 셀의 문턱 전압을 하강시키는 2차 소거 동작을 포함하는 두 단계 소거 동작을 수행할 수 있다.
예를 들어, 3차원 플래시 메모리는, 도 22a에 도시된 바와 같이 복수의 메모리 셀들에 GIDL 방식을 기반으로 전하 트랩 질화물층에 홀을 주입하는 1차 소거 동작을 수행한 뒤, 도 22b에 도시된 바와 같이 복수의 워드 라인들 중 2차 프로그램 동작에서 문턱 전압이 상승된 대상 메모리 셀에 대응하는 워드 라인에 양의 소거 전압을 인가하여 강유전체 물질로 형성되는 적어도 하나의 층 중 대상 메모리 셀에 대응하는 영역 내에서 양의 전하를 전하 트랩 질화물층과의 계면에 위치시켜 대상 메모리 셀의 문턱 전압을 하강시키는(2차 프로그램 동작에서 상승된 문턱 전압을 환원시키는) 2차 소거 동작을 수행할 수 있다.
도 23은 일 실시예에 따른 3차원 플래시 메모리를 포함하는 전자 시스템을 개략적으로 도시한 사시도이다.
도 23을 참조하면, 실시예들에 따른 3차원 플래시 메모리를 포함하는 전자 시스템(2300)은 메인 기판(2301)과, 메인 기판(2301)에 실장되는 컨트롤러(2302), 하나 이상의 반도체 패키지(2303) 및 DRAM(2304)을 포함할 수 있다.
반도체 패키지(2303) 및 DRAM(2304)은 메인 기판(2301)에 제공되는 배선 패턴들(2305)에 의해 컨트롤러(2302)와 서로 연결될 수 있다.
메인 기판(2301)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2306)를 포함할 수 있다. 커넥터(2306)에서 복수의 핀들의 개수와 배치는, 전자 시스템(2300)과 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다.
전자 시스템(2300)은, 예를 들어, USB(Universal Serial Bus), PCIExpress(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 전자 시스템(2300)은 예를 들어, 커넥터(2306)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2300)은 외부 호스트로부터 공급받는 전원을 컨트롤러(2302) 및 반도체 패키지(2303)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2302)는 반도체 패키지(2303)에 데이터를 기록하거나, 반도체 패키지(2303)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2300)의 동작 속도를 개선할 수 있다.
DRAM(2304)은 데이터 저장 공간인 반도체 패키지(2303)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2300)에 포함되는 DRAM(2304)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2303)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2300)에 DRAM(2304)이 포함되는 경우, 컨트롤러(2302)는 반도체 패키지(2303)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2304)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2303)는 서로 이격된 제1 및 제2 반도체 패키지들(2303a, 2303b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2303a, 2303b)은 각각 복수의 반도체 칩들(820)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2303a, 2303b) 각각은, 패키지 기판(2310), 패키지 기판(2310) 상의 반도체 칩들(2320), 반도체 칩들(820) 각각의 하부면에 배치되는 접착층들(2330), 반도체 칩들(2320)과 패키지 기판(2310)을 전기적으로 연결하는 연결 구조체들(340) 및 패키지 기판(2310) 상에서 반도체 칩들(2320) 및 연결 구조체들(2340)을 덮는 몰딩층(2350)을 포함할 수 있다.
패키지 기판(2310)은 패키지 상부 패드들(811)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(2320)은 입출력 패드들(2321)을 포함할 수 있다. 반도체 칩들(2320) 각각은 도 3 또는 4를 참조하여 전술된 3차원 플래시 메모리, 도 9 또는 10을 참조하여 전술된 3차원 플래시 메모리 또는 도 18 내지 22b를 참조하여 전술된 3차원 플래시 메모리를 포함할 수 있다. 보다 구체적으로, 반도체 칩들(2320) 각각은 게이트 적층 구조체들(2322) 및 메모리 채널 구조체들(2323)을 포함할 수 있다. 게이트 적층 구조체들(2322)은 상술한 적층 구조체들(ST)에 해당할 수 있고, 메모리 채널 구조체들(2323)은 상술한 수직 채널 구조체들(VS)에 해당할 수 있다. 이에, 전술된 개선된 프로그램 동작은, 반도체 칩들(2320) 각각에서 수행될 수 있다.
연결 구조체들(2340)은 예를 들어, 입출력 패드들(2321)과 패키지 상부 패드들(2311)을 전기적으로 연결하는 본딩 와이어들일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2303a, 2303b)에서, 반도체 칩들(2320)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2310)의 패키지 상부 패드들(2311)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2303a, 2303b)에서, 반도체 칩들(2320)은 본딩 와이어 방식의 연결 구조체들(2340) 대신에, 관통 전극(Through Silicon Via)에 의하여 서로 전기적으로 연결될 수도 있다.
도시된 바와 달리, 컨트롤러(2302)와 반도체 칩들(2320)은 하나의 패키지에 포함될 수도 있다. 메인 기판(2301)과 다른 별도의 인터포저 기판에 컨트롤러(2302)와 반도체 칩들(2320)이 실장되고, 인터포저 기판에 제공되는 배선에 의해 컨트롤러(2302)와 반도체 칩들(2320)이 서로 연결될 수도 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (14)

  1. 기판 상 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 셀 스트링들-상기 셀 스트링들 각각은 상기 수직 방향으로 연장 형성되는 데이터 저장 패턴 및 상기 데이터 저장 패턴의 내측벽에 덮으며 상기 수직 방향으로 연장 형성되는 수직 채널 패턴을 포함하고, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법에 있어서,
    상기 워드 라인들 중 대상 메모리 셀에 대응하는 선택된 워드 라인에 프로그램 전압-상기 프로그램 전압은 이전 프로그램 동작에서 인가된 이전 프로그램 전압에 스텝 전압이 더해진 값을 가짐-을 인가하는 단계
    를 포함하고,
    상기 스텝 전압은,
    프로그램 동작이 반복됨에 따라 증가되는 것을 특징으로 하는 3차원 플래시 메모리의 프로그램 동작 방법.
  2. 제1항에 있어서,
    상기 스텝 전압은,
    프로그램 전압 범위 별로 일정하게 유지되다가 상기 프로그램 전압 범위가 바뀔 때 증가되는 것을 특징으로 하는 3차원 플래시 메모리의 프로그램 동작 방법.
  3. 제1항에 있어서,
    상기 프로그램 전압이 상승되는 스텝 전압은,
    상기 프로그램 동작이 반복됨에 비례하여 지속적으로 증가되는 것을 특징으로 하는 3차원 플래시 메모리의 프로그램 동작 방법.
  4. 기판 상 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 셀 스트링들-상기 셀 스트링들 각각은 상기 수직 방향으로 연장 형성되는 데이터 저장 패턴 및 상기 데이터 저장 패턴의 내측벽에 덮으며 상기 수직 방향으로 연장 형성되는 수직 채널 패턴을 포함하고, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리의 프로그램 동작 방법에 있어서,
    상기 셀 스트링들 중 상기 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 셀 스트링의 비트 라인에 음의 값의 전압을 인가하는 단계;
    상기 워드 라인들 중 상기 대상 메모리 셀에 대응하는 선택된 워드 라인에 프로그램 전압을 인가하는 단계; 및
    상기 선택된 셀 스트링의 비트 라인에 상기 음의 값의 전압이 인가되고 상기 선택된 워드 라인에 상기 프로그램 전압이 인가됨에 응답하여, 상기 선택된 셀 스트링에 포함되는 상기 수직 채널 패턴에 채널을 형성함으로써 상기 대상 메모리 셀에 대한 상기 프로그램 동작을 수행하는 단계
    를 포함하는 3차원 플래시 메모리의 프로그램 동작 방법.
  5. 제4항에 있어서,
    상기 선택된 셀 스트링의 비트 라인에 음의 값의 전압을 인가하는 단계는,
    상기 선택된 워드 라인 및 선택된 셀 스트링의 비트 라인 사이의 전압이 상기 선택된 셀 스트링에 포함되는 상기 수직 채널 패턴에 직접적으로 전달되도록 상기 선택된 셀 스트링의 비트 라인에 음의 값의 전압을 인가하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 프로그램 동작 방법.
  6. 제4항에 있어서,
    상기 수직 채널 패턴이 상기 수직 채널 패턴에 의해 적어도 일부분이 감싸진 채 상기 수직 방향으로 연장 형성되는 백 게이트를 포함하는 경우, 상기 선택된 워드 라인에 프로그램 전압을 인가하는 단계는,
    상기 워드 라인들 중 상기 선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들 각각을 플로팅(Floating)시키는 단계; 및
    상기 백 게이트에 패스 전압을 인가하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 프로그램 동작 방법.
  7. 제6항에 있어서,
    상기 비선택된 워드 라인들 각각을 플로팅시키는 단계는,
    상기 비선택된 워드 라인들 각각이 플로팅됨에 따라, 상기 비선택된 워드 라인들에 상기 패스 전압이 인가됨에 의한 방해(Disturb) 현상을 방지하는 것을 특징으로 하는 3차원 플래시 메모리의 프로그램 동작 방법.
  8. 제4항에 있어서,
    상기 수직 채널 패턴이 상기 수직 채널 패턴에 의해 적어도 일부분이 감싸진 채 상기 수직 방향으로 연장 형성되는 백 게이트를 포함하는 경우, 상기 선택된 워드 라인에 프로그램 전압을 인가하는 단계는,
    상기 워드 라인들 중 상기 선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들 각각에 접지 전압을 인가하는 단계; 및
    상기 백 게이트에 패스 전압을 인가하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 프로그램 동작 방법.
  9. 3차원 플래시 메모리에 있어서,
    기판 상 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및
    상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 셀 스트링들-상기 셀 스트링들 각각은 상기 수직 방향으로 연장 형성되는 데이터 저장 패턴 및 상기 데이터 저장 패턴의 내측벽에 덮으며 상기 수직 방향으로 연장 형성되는 수직 채널 패턴을 포함하고, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-
    을 포함하고,
    상기 3차원 플래시 메모리는,
    프로그램 동작 시 상기 셀 스트링들 중 상기 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 셀 스트링의 비트 라인에 음의 값의 전압이 인가되도록 구성되는 것을 특징으로 하는 3차원 플래시 메모리.
  10. 기판 상 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 셀 스트링들-상기 셀 스트링들 각각은 상기 수직 방향으로 연장 형성되는 데이터 저장 패턴 및 상기 데이터 저장 패턴의 내측벽에 덮으며 상기 수직 방향으로 연장 형성되는 수직 채널 패턴을 포함하고, 상기 데이터 저장 패턴 및 상기 수직 채널 패턴은 상기 워드 라인들에 대응하는 메모리 셀들을 구성하며, 상기 수직 채널 패턴은 상기 수직 채널 패턴에 의해 적어도 일부분이 감싸진 채 상기 수직 방향으로 연장 형성되는 백 게이트를 포함함-을 포함하는 3차원 플래시 메모리의 판독 동작 방법에 있어서,
    상기 셀 스트링들 중 상기 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 셀 스트링의 비트 라인에 접지 전압보다 높은 제1 전압을 인가하는 단계;
    상기 워드 라인들 중 상기 대상 메모리 셀에 대응하는 선택된 워드 라인에 검증 전압을 인가하는 단계;
    상기 워드 라인들 중 상기 선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들 각각에 판독 전압을 인가하는 단계;
    상기 백 게이트에 양의 값의 전압을 인가하는 단계; 및
    상기 선택된 셀 스트링의 비트 라인에 제1 전압이 인가되고 상기 선택된 워드 라인에 상기 검증 전압이 인가되며 상기 비선택된 워드 라인들 각각에 패스 전압이 인가되고 상기 백 게이트에 상기 양의 값의 전압이 인가됨에 응답하여, 상기 대상 메모리 셀에 대한 상기 판독 동작을 수행하는 단계
    를 포함하는 3차원 플래시 메모리의 판독 동작 방법.
  11. 수평 방향으로 연장 형성되며 수직 방향으로 이격되며 배치되는 워드 라인들; 및
    상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴을 둘러싸며 형성되는 ONO(Tunneling Oxide-Charge trap Nitride-Blocking Oxide)를 포함하고, 상기 ONO의 터널링 산화물층 또는 블로킹 산화물층 중 적어도 하나의 층은 강유전체 물질로 형성되며, 상기 ONO 및 상기 수직 채널 패턴은 상기 워드 라인에 대응하는 메모리 셀들을 구성함-
    을 포함하는 3차원 플래시 메모리.
  12. 제11항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 ONO의 전하 트랩 질화물층을 1차 데이터 저장 요소로 사용하고, 상기 터널링 산화물층 또는 상기 블로킹 산화물층 중 상기 강유전체 물질로 형성되는 적어도 하나의 층을 2차 데이터 저장 요소로 사용하는 것을 특징으로 하는 3차원 플래시 메모리.
  13. 제12항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 복수의 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 양의 값의 프로그램 전압을 인가하여 FN 터널링을 발생시키는 1차 프로그래밍 동작 및 상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하여 상기 강유전체 물질로 형성되는 적어도 하나의 층 중 상기 대상 메모리 셀에 대응하는 영역 내에서 분극 현상을 발생시켜 상기 대상 메모리 셀의 문턱 전압을 상승시키는 2차 프로그램 동작을 포함하는 두 단계 프로그램 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리.
  14. 제13항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 대상 메모리 셀에 상기 양의 값의 프로그램 전압을 인가하여 상기 강유전체 물질로 형성되는 적어도 하나의 층 중 상기 대상 메모리 셀에 대응하는 영역 내에서 양의 전하를 상기 전하 트랩 질화물층과의 계면에 위치시켜 상기 대상 메모리 셀의 문턱 전압을 음의 영역으로 하강시키고,
    상기 대상 메모리 셀에 음의 값의 프로그램 전압을 인가하여 상기 강유전체 물질로 형성되는 적어도 하나의 층 중 상기 대상 메모리 셀에 대응하는 영역 내에서 음의 전하를 상기 전하 트랩 질화물층과의 계면에 위치시켜 상기 대상 메모리 셀의 문턱 전압을 양의 영역으로 상승시키는 것을 특징으로 하는 3차원 플래시 메모리.
PCT/KR2022/004191 2021-05-14 2022-03-25 3차원 플래시 메모리의 동작 방법 WO2022239956A1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
KR1020210062345A KR102624193B1 (ko) 2021-05-14 2021-05-14 3차원 플래시 메모리의 개선된 프로그램 동작 방법
KR10-2021-0062345 2021-05-14
KR10-2021-0086288 2021-07-01
KR1020210086288A KR102603208B1 (ko) 2021-07-01 2021-07-01 3차원 플래시 메모리의 개선된 프로그램 동작 방법
KR1020210116981A KR102633429B1 (ko) 2021-09-02 2021-09-02 메모리 윈도우를 확장시킨 3차원 플래시 메모리
KR10-2021-0116981 2021-09-02

Publications (1)

Publication Number Publication Date
WO2022239956A1 true WO2022239956A1 (ko) 2022-11-17

Family

ID=84028568

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2022/004191 WO2022239956A1 (ko) 2021-05-14 2022-03-25 3차원 플래시 메모리의 동작 방법

Country Status (1)

Country Link
WO (1) WO2022239956A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110096414A (ko) * 2010-02-22 2011-08-30 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR20140086599A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20170093099A (ko) * 2014-12-09 2017-08-14 샌디스크 테크놀로지스 엘엘씨 백 게이트 전극을 갖는 3차원 메모리 구조
KR20190076483A (ko) * 2017-12-22 2019-07-02 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR20200051926A (ko) * 2018-11-06 2020-05-14 삼성전자주식회사 비휘발성 메모리 장치 및 그 구동 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110096414A (ko) * 2010-02-22 2011-08-30 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR20140086599A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20170093099A (ko) * 2014-12-09 2017-08-14 샌디스크 테크놀로지스 엘엘씨 백 게이트 전극을 갖는 3차원 메모리 구조
KR20190076483A (ko) * 2017-12-22 2019-07-02 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR20200051926A (ko) * 2018-11-06 2020-05-14 삼성전자주식회사 비휘발성 메모리 장치 및 그 구동 방법

Similar Documents

Publication Publication Date Title
WO2019074177A1 (ko) 중간 배선층을 갖는 3차원 플래시 메모리 소자 및 그 제조 방법
WO2021261744A1 (ko) 백 게이트를 포함하는 3차원 플래시 메모리
WO2010041838A2 (ko) 고집적 플래시 메모리 셀 스택, 셀 스택 스트링 및 그 제조 방법
WO2019022369A1 (ko) 3차원 플래시 메모리 및 그 제조 방법
WO2022059956A1 (ko) 백 게이트 구조를 기반으로 강유전체층을 이용하는 3차원 플래시 메모리
KR100735929B1 (ko) 낸드형 플래시 메모리 어레이 및 그 동작 방법
WO2012005543A2 (ko) 반도체 메모리 장치
WO2020204314A1 (ko) 강유전체 물질 기반의 3차원 플래시 메모리 및 그 제조
WO2022239956A1 (ko) 3차원 플래시 메모리의 동작 방법
WO2022239957A1 (ko) 연결부를 포함하는 3차원 플래시 메모리 및 그 제조 방법
WO2019231205A1 (ko) 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자 및 그 제조 방법
KR100604561B1 (ko) 낸드 플래시 메모리 소자 및 이의 웰 형성 방법
WO2020050491A1 (ko) 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법
WO2020218809A1 (ko) 3차원 플래시 메모리 및 그 동작 방법
WO2021246825A1 (ko) 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법
WO2023033338A1 (ko) 강유전체 기반 3차원 플래시 메모리
KR102624193B1 (ko) 3차원 플래시 메모리의 개선된 프로그램 동작 방법
WO2021225353A1 (ko) 개선된 구조의 3차원 플래시 메모리
WO2023068833A1 (ko) 3차원 플래시 메모리 및 그 동작 방법
WO2021246664A1 (ko) 누설 전류를 개선하는 3차원 플래시 메모리
WO2023153671A1 (ko) 강유전체 기반의 데이터 저장 패턴을 포함하는 3차원 플래시 메모리의 동작 방법
WO2023153670A1 (ko) 강유전체 기반의 데이터 저장 패턴 및 백 게이트를 포함하는 3차원 플래시 메모리의 동작 방법
KR0144909B1 (ko) 비휘발성 메모리 장치의 셀 어레이 레이아웃 방법
WO2024128521A1 (ko) 기록 배선 및 판독 배선을 구분하여 포함하는 구조의 3차원 메모리
WO2022215917A1 (ko) 강유전체 기반의 3차원 플래시 메모리의 제조 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22807604

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 18560681

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22807604

Country of ref document: EP

Kind code of ref document: A1