CN110603591B - 用于半导体存储器的可配置命令及数据输入电路的设备及方法 - Google Patents

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Abstract

本发明描述用于半导体存储器的可配置命令及数据输入电路的设备及方法。实例设备包含输入信号块、时钟阻止电路、数据输入块、驱动器电路及数据接收器电路。一方面，设备包含：时钟分频器电路，其经配置以接收输入时钟信号及提供基于所述输入时钟信号的且具有小于所述输入时钟信号的时钟频率的经分频时钟信号；及选择信号接收器电路，其经配置以接收选择信号且进一步经配置以响应于第一时钟信号取样所述选择信号及提供基于所述选择信号的经取样选择信号。

Description

用于半导体存储器的可配置命令及数据输入电路的设备及 方法
背景技术
高数据可靠性、高存储器存取速度、低功耗及芯片大小的经减小比例是要求半导体存储器应具有的特征。芯片大小的经减小比例通常导致半导体存储器的各种电路的更小特征大小及更低功耗。举例来说，存储器阵列、用于接收信号及提供信号的支持电路及用于执行各种存储器操作的其它电路可针对更高存储器及电路密度及减小的功耗而设计。较低功耗通常通过使用较低内部电压实现。然而，当使用较低内部电压时，电路性能在以较高速度操作时可能受到影响。另外，电路以较高速度(例如较高时钟频率)操作通常具有比以较低速度操作更高的功耗。因此，电路通常经设计以平衡较低功耗与较高速度下的可接受性能。期望具有可经配置以针对较低功耗或高速性能操作的半导体存储器的电路。
附图说明
图1是根据本发明的实施例的半导体装置的框图。
图2是根据本发明的实施例的输入信号块的框图。
图3是根据本发明的实施例的输入信号块的框图。
图4是根据本发明的实施例的时钟阻止电路的示意图。
图5是展示根据本发明的实施例的图4的时钟阻止电路的操作期间的各种信号的时序图。
图6是根据本发明的实施例的数据输入块的框图。
图7是根据本发明的实施例的驱动器电路及数据接收器电路的示意图。
图8是根据本发明的实施例的取样器电路的示意图。
具体实施方式
下文陈述某些细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员应明白，可在无需这些特定细节的情况下实践本发明的实施例。此外，本文描述的本发明的特定实施例作为实例提供，且其不应用于将本发明的范围限制于这些特定实施例。在其它例子中，尚未详细展示众所周知的电路、控制信号、时序协议及软件操作以便避免不必要地模糊本发明。
图1是根据本发明的半导体装置的框图。举例来说，半导体装置110可为集成到单个半导体芯片中的DDR4SDRAM。半导体装置110可安装在作为存储器模块衬底、母板或类似物的外部衬底102上。外部衬底102采用连接到半导体装置110的校准端子ZQ127的外部电阻器RZQ。外部电阻器RZQ是ZQ校准电路138的参考阻抗。外部电阻器RZQ可耦合到参考电势，例如，在不同实施例中，耦合到VSS、VDDQ、VDD或可用作参考电势的其它电势。
如图1中展示，半导体装置110包含存储器单元阵列111。存储器单元阵列111包含多个库，每一库包含多个字线WL、多个位线BL及多个存储器单元MC，其布置在多个字线WL及多个位线BL的相交点处。字线WL的选择由行解码器112执行，且位线BL的选择由列解码器113执行。感测放大器118耦合到对应位线BL且连接到本地I/O线对LIOT/B。本地IO线对LIOT/B经由用作开关的转移栅极TG 119连接到主IO线对MIOT/B。
转到包含于半导体装置110中的多个外部端子的解释，多个外部端子包含地址端子121、命令端子122、时钟端子123、数据端子124、电力供应器端子125及126及校准端子ZQ127。根据一个实施例，输入信号块141可包含地址端子121、命令端子122，且时钟端子123可包含稍后将详细描述的输入缓冲器。数据端子124可耦合到输出缓冲器以进行存储器的读取操作。替代地，数据端子124可耦合到输入缓冲器以进行存储器的读取/写入存取。图1展示动态随机存取存储器(DRAM)的实例，然而，可包含具有用于信号输入/输出的外部端子的任何装置作为本发明的实施例的外部端子。
端子122被供应命令信号及地址信号，其在图1中统称为CA0到CAn。CA0到CAn信号的命令信号可在不同于CA0到CAn信号的地址信号的时间提供到端子122。举例来说，端子122可首先被供应CA0到CAn信号的地址信号，且接着，在由命令信号表示的命令完成之后，端子122可被供应CA0到CAn信号的地址信号。CA0到CAn信号的地址信号表示与命令相关联的存储器地址。端子122进一步被供应选择信号CS。CS信号可用于激活半导体装置以进行操作。命令/地址信号CA0到CAn可包含一或多个单独信号。
输入到端子122的CA0到CAn信号的命令信号及CS信号经由命令输入电路133输入到命令解码器134作为CAn_E/O及CS_E/O信号。命令解码器134解码CAn_E/O信号以生成各种内部命令信号。举例来说，内部命令可包含用以选择字线的行命令信号及用以选择位线的列命令信号(例如读取命令或写入命令)。延时控制电路140从命令解码器134接收内部命令信号(例如READ、WRITE、COMMON)及从内部时钟发生器136接收内部时钟信号。延时控制电路根据经编程延时将延迟添加到内部命令信号。延时控制电路140还将指示进行中的操作的进展信号提供到内部时钟发生器136。输入到端子122的CA0到CAn信号的地址信号输入到地址解码器132。地址解码器132接收地址信号及将经解码行地址信号XADD供应到行解码器112及将经解码列地址信号YADD供应到列解码器113。地址解码器132还接收库地址信号及将库地址信号BADD供应到行解码器112及列解码器113。
当读取命令被发出且行地址及列地址被及时供应读取命令时，读取数据从由这些行地址及列地址标示的存储器单元阵列111中的存储器单元MC读取。读取数据DQ经由读取/写入放大器115及输入/输出电路117从数据端子124外部地输出。类似地，当写入命令被发出且行地址及列地址被及时供应此命令时，且接着，写入数据DQ被供应到数据端子124，写入数据DQ经由输入/输出电路117及读取/写入放大器115被供应到存储器单元阵列111及写入于由行地址及列地址标示的存储器单元MC中。
时钟端子123分别被供应外部时钟信号CK及/CK。这些外部时钟信号CK及/CK彼此互补且被供应到时钟输入电路135。时钟输入电路135接收外部时钟信号CK及/CK及生成内部时钟信号ICLK。内部时钟信号ICLK被供应到内部时钟发生器136且因此相位可控内部时钟信号LCLK基于从命令输入电路133接收到的内部时钟信号ICLK及时钟启用信号CKE生成。尽管不限于此，但DLL电路可用作内部时钟发生器136。相位可控内部时钟信号LCLK被供应到输入/输出电路117及用作用于确定读取数据DQ的输出时序的时序信号。内部时钟信号ICLK还被供应到时序发生器137且因此可生成各种内部时钟信号。
电力供应器端子125被供应电力供应器电势VDD及VSS。这些电力供应器电势VDD及VSS被供应到内部电力供应器电路139。内部电力供应器电路139基于电力供应器电势VDD及VSS生成各种内部电势VPP、VOD、VARY、VPERI及类似物及参考电势ZQVREF。内部电势VPP主要用于行解码器112中，内部电势VOD及VARY主要用于包含于存储器单元阵列111中的感测放大器118中，且内部电势VPERI用于许多其它电路块中。参考电势ZQVREF用于ZQ校准电路138中。
电力供应器端子126被供应电力供应器电势VDDQ及VSSQ(或VSS)。这些电力供应器电势VDDQ及VSSQ(或VSS)被供应到包含于输入/输出电路117中的输出缓冲器(未展示)。电力供应器电势VDDQ及VSS可为分别与供应到电力供应器端子125的电力供应器电势VDD及VSS相同的电势。然而，专用电力供应器电势VDDQ及VSSQ(或VSS)可用于输入/输出电路117中的输出缓冲器使得由输入/输出电路117生成的电力供应器噪声不会传播到其它电路块。
校准端子ZQ连接到校准电路138。校准电路138在激活时参考外部电阻RZQ的阻抗及参考电势ZQVREF执行校准操作。通过校准操作获得的阻抗代码ZQCODE被供应到输入/输出电路117，且因此指定包含于输入/输出电路117中的输出缓冲器(未展示)的阻抗。
图2是根据本发明的实施例的输入信号块200的框图。在本发明的一些实施例中，输入信号块200的部分包含于命令输入电路133、时钟输入电路135及内部时钟发生器136中。
输入信号块200包含时钟接收器电路210，其从外部端子接收互补时钟信号CK及CKF及提供互补内部时钟信号iCK及iCKF。iCK及iCKF信号被提供到时钟分频器电路220。时钟分频器电路220接收iCK及iCKF信号且提供具有小于CK及CKF信号的时钟频率的时钟频率的互补时钟信号CKDIV及CKFDIV。在本发明的一些实施例中，CKDIV及CKFDIV信号的时钟频率是CK及CKF信号的时钟频率的一半。
时钟门控电路230从时钟分频器电路220接收CKDIV及CKFDIV信号。时钟门控电路230从外部端子进一步接收选择信号CS及当由活动CS信号激活时提供基于CKDIV及CKFDIV信号的时钟信号PCLKR及PCLKF信号(在图2中统称为PCLKR/F信号)。活动CS信号(例如高逻辑电平)被提供到外部端子以激活例如半导体装置110。相反地，非活动CS信号被提供到外部端子以取消激活例如半导体装置110。当未被激活时，时钟门控电路230提供低逻辑电平PCLKR及PCLKF信号。如下文将更详细描述，时钟门控电路230可在CS信号不是活动时提供非活动PCLKR及PCLKF信号，及在CS信号是活动时提供活动PCLKR及PCLKF信号。以此方式，与连续提供活动PCLKR及PCLKF信号相比，可降低功耗。
PCLKR及PCLKF信号被提供到CS接收器电路240、CA接收器260及计时控制电路250。
CS接收器电路240还被从外部端子提供CS信号及从接收器电路210提供iCK及iCKF信号。CS接收器电路240根据PCLKR及PCLKF信号取样CS信号及提供内部选择信号CS_E及CS_O(在图2中统称为CS_E/O信号)。CS信号的逻辑电平可由CS接收器电路240取样。CS_E及CS_O信号在根据PCLKR及PCLKF信号取样时具有CS信号的逻辑电平。举例来说，CS_E信号在PCLKR信号从低时钟电平变为高时钟电平时具有CS信号的逻辑电平，且CS_O信号在PCLKF从低时钟电平变为高时钟电平时具有CS信号的逻辑电平。CS_E及CS_O信号可由输入信号块200提供到命令解码器234，例如，其可由命令解码器134实施。
CA接收器电路260从外部端子接收相应命令/地址CAn信号及从接收器电路210接收iCK及iCKF信号。CA接收器电路260取样相应CAn信号以提供相应内部信号CAn_E及CAn_O(在图2中统称为CAn_E/O信号)。参考“n”用于一般引用CAn信号中的任何者及CAn_E及CAn_O信号中的任何者，及展示信号之间的对应性。举例来说，CA0信号被提供到提供CA0_E及CA0_O信号的相应CA接收器电路260；CA1信号被提供到提供CA1_E及CA1_O信号的相应CA接收器电路260，对于CAn信号的信号中的每一者，以此类推。虽然图2展示三个CA接收器电路260，但可存在更多或更少CA接收器电路260而不背离本发明的范围。CAn_E/O信号被提供到命令解码器234，其解码CAn_E/O信号及提供内部控制信号以执行由CAn信号请求的操作。由命令解码器234提供的内部控制信号的实例由用于执行读取操作的READ信号、用于执行写入操作的WRITE信号及用于执行除了读取及写入操作外的操作(例如刷新操作、激活操作、预充电操作以及其它操作)的COMMON信号表示。
如下文将更详细描述，CS接收器电路240及CA接收器电路260可在第一模式中操作以按第一时钟频率取样CS信号及CAn信号且可在第二模式中操作以按高于第一时钟频率的第二时钟频率取样CS信号及CAn信号。在第二(更高频率)模式中操作可提供关于用于取样信号的设置及保持裕度的益处但以比在第一(较低频率)模式中操作相对更高的功耗为代价。CS接收器电路240及CA接收器电路260可取决于对经改进时序裕度或较低功耗的要求在第一或第二模式中操作。
计时控制电路250还从时钟门控电路230接收PCLKR及PCLKF信号及提供时钟信号PCLK_WT、PCLK_RD及PCLK_COMMON。PCLK_WT、PCLK_RD及PCLK_COMMON信号是基于PCLKR及PCLKF信号且是基于由延时控制电路240提供的写入进行中WIP及读取进行中RIP信号。PCLK_WT、PCLK_RD及PCLK_COMMON信号被提供到延时控制电路240。延时控制电路240可为图1的延时控制电路140。RIP信号在读取操作在进行中时是活动(例如高逻辑电平)的，且WIP信号在写入操作在进行中时是活动(例如高逻辑电平)的。如下文将更详细描述，计时控制电路250可在读取操作在进行中时提供非活动PCLK_WT信号及在写入操作在进行中时提供非活动PCLK_RD信号。活动时钟在高时钟电平与低时钟电平之间周期性地计时，且非活动时钟信号维持高或低时钟电平。与提供活动PCLK_WT及PCLK_RD信号相比，提供非活动PCLK_WT及PCLK_RD信号可降低功耗，无论存取操作(例如读取操作或写入操作)是否在进行中。
图3是根据本发明的实施例的输入信号块300的框图。在本发明的一些实施例中，输入信号块300可用于图200的输入信号块200。输入信号块300接收互补时钟信号CK及CKF、选择信号CS及命令/地址信号CAn。如下文将更详细描述，输入信号块300可在第一模式中操作以按第一时钟频率取样CS信号及CAn信号，且可在第二模式中操作以按高于第一时钟频率的第二时钟频率取样CS信号及CAn信号。
如先前论述，以更高频率操作可提供关于经改进时序裕度的益处，而以较低频率操作可提供关于经降低功耗的益处。虽然当与以第一时钟频率取样相比时，用于取样输入信号的设置及保持裕度可在使用第二时钟频率在第二模式中操作时更好，但用更高第二时钟频率在第二模式中操作导致电路消耗更多电力。在一些情况中，在第一模式中操作且以更慢第一时钟频率取样但消耗更少电力可为可接受的。操作模式可通过模式寄存器选择，其中编程于模式寄存器中的信息实现操作模式。
输入信号块300包含时钟接收器电路310，其接收互补时钟信号CK及CKF及提供内部时钟信号iCK及iCKF。时钟接收器电路310包含接收器312，其接收CK及CKF信号及将对应iCK及iCKF信号提供到中继器电路314。中继器电路314通过信号线将iCK及iCKF信号驱动到其它电路。举例来说，iCK及iCKF信号由中继器电路314提供到时钟分频器电路320。中继器电路314还可选择性地将iCK及iCKF信号提供到CS接收器电路340的取样器电路348。中继器电路314可经控制以将iCK及iCKF信号提供或不提供到取样器电路348。当iCK及iCKF时钟信号未由取样器电路348使用时，中继器电路314提供维持恒定时钟电平的非活动iCK及iCKF信号。与连续提供活动iCK及iCKF信号相比，提供非活动iCK及iCKF信号可降低功耗。
时钟分频器电路320接收iCK及iCKF信号及提供具有小于CK及CKF信号的时钟频率的时钟频率的互补时钟信号CKDIV及CKFDIV。在一些实施例中，CKDIV及CKFDIV信号的时钟频率是CK及CKF信号的时钟频率的一半。时钟分频器电路320包含分频器电路322且进一步包含反相器电路324及反相器电路326。分频器电路322提供具有经减小时钟频率(例如，CK及CKF信号的时钟频率的一半)的CKDIV及DKFDIV信号。反相器324提供CKDIV信号，且反相器326将CKFDIV信号提供到其它电路。
CKDIV及CKFDIV信号被提供到时钟门控电路330。时钟门控电路330包含启用电路332及AND逻辑334及336。启用电路332接收选择信号CS及将启用信号EN提供到AND逻辑334及336。启用电路332在接收到活动CS信号(例如逻辑高电平)时提供活动EN信号(例如逻辑高电平)。当提供活动EN信号时，AND逻辑334提供CKDIV信号作为PCLKR信号，且AND逻辑336提供CKFDIV信号作为PCLKF信号。PCLKR及PCLKF信号是互补的。PCLKR及PCLKF信号还被描述为是彼此180度异相。相反地，当AND逻辑334及336接收非活动EN信号时，AND逻辑334提供低逻辑电平PCLKR信号，且AND逻辑336提供低逻辑电平PCLKF信号。PCLKR及PCLKF信号被提供到CS接收器电路340及CA接收器电路360。
CS接收器电路340包含接收器342，其接收CS信号及将CS信号提供到驱动器电路344。修整电路346从驱动器电路344接收CS信号及在将经延迟CS信号提供到取样器电路348之前添加延迟。修整电路346用于匹配时钟接收器电路310的传播延迟。举例来说，CS信号通过接收器342、驱动器电路344及修整电路346的传播延迟匹配到CK及CKF信号通过接收器312及中继器电路314的传播延迟。修整电路346可经修整以提供匹配时钟接收器电路310的传播延迟所需的延迟。
除了来自修整电路346的经延迟CS信号外，取样器电路348可从时钟接收器电路310的中继器电路314接收iCK及iCKF时钟信号。取样器电路348可经控制以取样基于iCK及iCKF信号的CS信号及将输出信号CS_S提供到多路复用器电路350。CS_S信号具有指示经取样CS信号的值的逻辑电平。取样器电路348还可经控制以将经延迟CS信号从修整电路346提供到多路复用器电路350而无需取样，从而实际上绕过取样器电路348的取样操作。当取样器电路348的取样操作被绕过时，功耗可相较于取样器电路348执行CS信号的取样操作有所降低。多路复用器电路350将CS_S信号或(未经取样)经延迟CS信号提供到取样器电路352及354。
在本发明的一些实施例中，多路复用器电路350包含延迟电路351，其在(未经取样)经延迟CS信号被提供到取样器电路352及354之前将延迟添加到(未经取样)经延迟CS信号。延迟可在将(未经取样)经延迟CS信号提供到取样器电路352及354时通过多路复用器电路350添加以便弥补与将CS_S信号提供到取样器电路352及354相比的时序差。时序差可由于取样器电路348在取样经延迟CS信号及提供CS_S信号时的延迟而存在，当提供(未经取样)经延迟CS信号时不存在延迟。因此，延迟电路351的延迟添加延迟使得从修整电路346的输出到取样器352及354的输入的总传播延迟对于将CS_S信号及(未经取样)经延迟CS信号两者提供到取样器电路352及354来说相同。
取样器电路352根据来自时钟门控电路330的PCLKR信号取样多路复用器电路350的输出，且取样器电路354根据PCLKF信号取样多路复用器电路350的输出。也就是说，当相应时钟信号变为活动时，多路复用器电路350的输出的逻辑电平由取样器电路取样，且具有经取样逻辑电平的输出信号由取样器电路提供。取样器电路352提供内部信号CS_E，且取样器电路354提供内部信号CS_O。来自取样器电路352及354的CS_E及CS_O信号可例如提供到命令解码器电路，例如图2的命令解码器电路234。CS接收器电路可在其中CS信号以PCLKR及PCLKF信号的时钟频率(例如第一时钟频率)取样的第一模式中操作，或在其中CS信号以iCK及iCKF信号的时钟频率(例如，第二时钟频率)取样的第二模式中操作。
CS接收器电路340可在其中CS信号以PCLKR及PCLKF信号的时钟频率(例如第一时钟频率)取样的第一模式中操作，或在其中CS信号以iCK及iCKF信号的时钟频率(例如第二时钟频率)取样的第二模式中操作。PCLKR及PCLKF信号具有比iCK及iCKF信号更低的时钟频率。在本发明的一些实施例中，PCLKR及PCLKF信号的时钟频率是iCK及iCKF信号的时钟频率的一半。以iCK及iCKF信号的较高时钟频率取样CS信号可改进用于取样的设置及保持时序裕度。接着，由取样器348提供的CS_S信号由取样器电路352及354以PCLKF及PCLKF信号的较低时钟频率再次取样。CS_S信号可由于来自以较高时钟频率取样CS信号及来自在CS接收器电路340的信号路径中更早地取样CS信号的经改进时序裕度而更准确。CS信号通过在接收器电路340的信号路径中更早地取样信号而经受延迟的较少变化(例如，由电压及/或温度的变化导致)。然而，如先前论述，以较高时钟频率取样消耗比以较低时钟频率取样更大的功率。以较低时钟频率取样在期望较低功耗的情况下可为可接受的。操作CS接收器电路340以按两种不同时钟频率中的一者取样CS信号允许根据需要针对更好时序裕度或较低功耗灵活地调整CS信号的取样。
CA接收器电路360类似于CS接收器电路340。也就是说，CS接收器电路360取样CAn信号以提供内部信号CAn_E及CAn_O。虽然图3展示一个CA接收器电路360，所以可存在额外CA接收器电路360。为CA信号中的每一信号提供一个CA接收器电路360。参考“n”用于指示CA信号中的一者被提供到相应CA接收器电路360。举例来说，CA0信号被提供到相应CA接收器电路360，CA1信号被提供到相应CA接收器电路360，且对于CA信号的信号中的每一者，以此类推。
CA接收器电路360包含接收器362，其接收CAn信号及将CAn信号提供到驱动器电路364。修整电路366从驱动器电路364接收CAn信号，及在将经延迟CAn信号提供到取样器电路368之前添加延迟。修整电路366，与先前参考CS接收器电路340描述的修整电路346一样，用于匹配接收器电路310的传播延迟。
取样器电路368还可从中继器电路314接收iCK及iCKF时钟信号。取样器电路368可经控制以取样基于iCK及iCKF信号的CAn信号及将输出信号CAn_S提供到多路复用器电路370。CAn_S信号具有指示经取样CAn信号的值的逻辑电平。取样器电路368还可经控制以将经延迟CAn信号从修整电路366提供到多路复用器电路370而无需取样，实际上，绕过取样器电路368的取样操作。多路复用器电路370将CAn_S信号或(未经取样)经延迟CAn信号提供到取样器电路372及374。
在本发明的一些实施例中，多路复用器电路370包含延迟电路371，其在(未经取样)经延迟CAn信号被提供到取样器电路372及374之前将延迟添加到(未经取样)经延迟CAn信号。延迟可在将(未经取样)经延迟CAn信号提供到取样器电路372及374时通过多路复用器电路370添加以便弥补与将CAn_S信号提供到取样器电路372及374相比的时序差。时序差可由于取样器电路368在取样经延迟CAn信号及提供CAn_S信号时的延迟而存在，当提供(未经取样)经延迟CAn信号时延迟不存在。因此，延迟电路371的延迟添加延迟使得从修整电路366的输出到取样器372及374的输入的总传播延迟对于将CAn_S信号及(未经取样)经延迟CAn信号两者提供到取样器电路372及374相同。
取样器电路372根据来自时钟门控电路330的PCLKR信号取样多路复用器电路370的输出，且取样器电路374根据PCLKF信号取样多路复用器电路370的输出。也就是说，当相应时钟信号变为活动时，多路复用器电路370的输出的逻辑电平由取样器电路取样，且具有经取样逻辑电平的输出信号由取样器电路提供。取样器电路372提供CAn_E信号，且取样器电路374提供CAn_O信号。来自取样器电路372及374的CAn_E及CAn_O信号可例如提供到命令解码器电路，例如图2的命令解码器电路234。
与CS接收器电路340一样，CA接收器电路360可在其中CAn信号以PCLKR及PCLKF信号的时钟频率(例如第一时钟频率)取样的第一模式中操作，或在其中CAn信号以iCK及iCKF信号的时钟频率(例如第二时钟频率)取样的第二模式中操作。CA接收器电路360及CS接收器电路340以相同的时钟频率操作，也就是说，CS接收器电路340及CA接收器电路360两者都操作以按iCK及iCKF信号的时钟频率取样或操作以按PCLKR及PCLKF信号的时钟频率取样。如先前参考CS接收器电路340描述，与以PCLKR及PCLKF信号的较低时钟频率取样相比，以iCK及iCKF信号的较高时钟频率取样可改进用于取样的设置及保持时序裕度。然而，更高时钟频率取样会消耗更多电力。因此，CA接收器电路360可经操作以在期望较低功耗时按PCLKR及PCLKF信号的较低时钟频率取样CAn信号。操作CA接收器电路360以按两种不同时钟频率中的一者取样CAn信号允许根据需要针对更好时序裕度或较低功耗灵活地调整CAn信号的取样。
在本发明的一些实施例中，CS接收器电路340的取样器电路348、352及354及/或CA接收器电路360的取样器电路368、372及374中的一或多者可用通过差分时钟信号计时的D触发器电路实施。此类电路在所属领域中是众所周知的，且为了简洁起见，本文尚未详细描述此类电路。
图4是根据本发明的实施例的时钟阻止电路400的示意图。在本发明的一些实施例中，时钟阻止电路400可包含于图2的计时控制电路250中。
时钟阻止电路400包含写入时钟控制逻辑电路410及读取时钟控制逻辑电路420。写入时钟控制逻辑电路410接收当读取操作在进行中时是活动的控制信号RIP及进一步接收停用用于高读取延时操作的写入时钟控制的控制信号HighRL。RIP信号可由延时控制电路提供，例如，由图2的延时控制电路240。高读取延时操作在HighRL信号具有低逻辑电平时指示。写入时钟控制逻辑电路410进一步接收当读取及写入操作两者当前都在进行中时是活动的控制信号RIPWIP。RIPWIP信号由AND逻辑430提供。AND逻辑430包含NAND逻辑电路432及反相器电路434。NAND逻辑电路432接收RIP信号及接收当写入操作在进行中时是活动的控制信号WIP。
写入时钟控制逻辑电路410包含NAND逻辑电路412，其接收RIP信号及HighRL信号及提供由RIP及HighRL信号的NAND逻辑运算产生的输出。NAND逻辑电路412的输出被提供到延迟电路414，延迟电路414以一延迟将NAND逻辑电路412的输出提供到NOR逻辑电路416。NOR逻辑电路416提供由延迟电路414的输出与RIPWIP信号的NOR逻辑运算产生的输出。写入时钟控制逻辑电路410进一步包含NAND逻辑电路418，NAND逻辑电路418接收RIP信号及来自NOR逻辑电路416的输出。NAND逻辑电路418的输出RIPOUT起因于RIP信号与NOR逻辑电路416的输出的NAND逻辑运算。
读取时钟控制逻辑电路420接收WIP信号及进一步接收HighRL信号。WIP信号可由延时控制电路提供，例如，图2的延时控制电路240。读取时钟控制逻辑电路420从AND逻辑430进一步接收RIPWIP信号。读取时钟控制逻辑电路420包含NAND逻辑电路422，其接收WIP信号及HighRL信号及提供由WIP及HighRL信号的NAND逻辑运算产生的输出。NAND逻辑电路422的输出被提供到延迟电路424，其将NAND逻辑电路422的输出与延迟提供到NOR逻辑电路426。NOR逻辑电路426提供由延迟电路424的输出与RIPWIP信号的NOR逻辑运算产生的输出。读取时钟控制逻辑电路420进一步包含NAND逻辑电路428，NAND逻辑电路428接收WIP信号及来自NOR逻辑电路426的输出。NAND逻辑电路428的输出WIPOUT起因于WIP信号与NOR逻辑电路426的输出的NAND逻辑运算。
时钟阻止电路400进一步包含写入时钟逻辑440、共同时钟逻辑450及读取时钟逻辑460。写入、共同及读取时钟逻辑440、450及460中的每一者包含相应NAND逻辑电路442、452及462且包含相应反相器电路444、454及464。时钟信号PCLK被提供到写入时钟逻辑440、共同时钟逻辑450及读取时钟逻辑460。PCLK信号可由时钟门控电路提供，例如，图2的时钟门控电路230。写入时钟逻辑440及读取时钟逻辑460还被提供相应控制信号。写入时钟逻辑440被提供从写入时钟控制逻辑410输出的RIPOUT，且读取时钟逻辑460被提供从读取时钟控制逻辑420输出的WIPOUT。共同时钟逻辑450还被提供高逻辑电平信号，在图4中表示为耦合到供应电压的输入。写入时钟逻辑440提供在写入操作期间使用的时钟信号PCLK_WT。读取时钟逻辑460提供在读取操作期间使用的时钟信号PCLK_RD。共同时钟逻辑450提供在除了读取及写入操作外的操作期间使用的时钟信号PCLK_COMMON。
将参考图4及5描述时钟阻止电路400的操作。图5是展示根据本发明的实施例的时钟阻止电路400的操作期间的各种信号的时序图。在参考图4及5描述的操作期间，假设HighRL信号处于高逻辑电平，其指示高读取延时操作未被执行。
在时间T0，时钟信号PCLK是活动的以开始在高时钟电平与低时钟电平之间计时。在PCLK信号活动且RIP信号及WIP信号非活动(例如，RIP信号及WIP信号都处于低逻辑电平)的情况下，写入时钟逻辑440、共同时钟逻辑450及读取时钟逻辑460分别提供活动PCLK_WT、PCLK_COMMON及PCLK_RD信号。
在时间T1，活动WIP信号经提供以指示写入操作现在在进行中。如先前描述，WIP信号在写入操作期间变成活动，且可由图2的延时控制电路240提供。写入操作可基于写入命令执行。WIP信号导致读取时钟控制逻辑电路420提供低逻辑电平WIPOUT输出，这导致读取时钟逻辑460阻止活动PCLK信号被提供为PLCK_WT信号，且代替地在时间T2提供非活动PCLK_WT信号。所得非活动PCLK_RD信号处于低时钟电平。WIP信号变为活动时(在时间T1)与非活动PCLK_RD信号被提供时(在时间T2)之间的延迟是基于延迟电路424的延迟。举例来说，延迟电路424的延迟越长，WIP信号变为活动时与非活动PCLK_RD信号被提供时之间的时间(例如，时间T1与T2之间的时间)越长，且相反地，延迟电路424的延迟越短，WIP信号变为活动时与非活动PCLK_RD信号被提供时之间的时间越短。
尽管非活动PCLK_RD信号在时间T2被提供，但继续提供活动PCLK_WT信号。活动PCLK_WT信号可在进行中的写入操作期间使用。非活动PCLK_RD信号可在写入操作在进行中时被提供，这是因为在写入操作期间不需要PLCK_RD信号。在非活动PCLK_RD信号被提供时，功耗由于原本会因为活动PCLK_RD信号继续操作的电路在此时间期间变成非活动且消耗较少或不消耗电力而降低。
在时间T3，WIP信号变为低逻辑电平，其指示写入操作不再处于进行中。WIP信号到低逻辑电平的变化导致读取时钟控制逻辑电路420提供高逻辑电平WIPOUT输出，这导致读取时钟逻辑460在时间T3提供活动PCLK_RD信号。在时间T3，活动PCLK_WT、PCLK_COMMON及PCLK_RD信号分别由写入时钟逻辑440、共同时钟逻辑450及读取时钟逻辑460提供。
在时间T4，活动RIP信号被提供以指示读取操作在进行中。如先前描述，RIP信号在读取操作期间变为活动，且可由图2的延时控制电路240提供。读取操作可基于读取命令执行。RIP信号导致写入时钟控制逻辑电路410提供低逻辑电平RIPOUT输出，这导致写入时钟逻辑440阻止活动PCLK信号被提供为PCLK_WT，且代替地在时间T5提供非活动PCLK_WT信号。所得活动PCLK_WT信号处于低时钟电平。RIP信号变为活动时(在时间T4)与非活动PCLK_WT信号被提供时(在时间T5)之间的延迟是基于延迟电路414的延迟。举例来说，延迟电路414的延迟越长，RIP信号变为活动时与非活动PCLK_WT信号被提供时之间的时间(例如，时间T4与T5之间的时间)越长，且相反地，延迟电路414的延迟越短，RIP信号变为活动时与非活动PCLK_WT信号被提供时之间的时间越短。
尽管非活动PCLK_WT信号在时间T5被提供，但继续提供活动PCLK_RD信号。活动PCLK_RD信号可在进行中的读取操作期间使用。非活动PCLK_WT信号可在读取操作在进行中时被提供，这是因为在读取操作期间不需要PLCK_WT信号。在非活动PCLK_WT信号被提供时，功耗由于原本会因为活动PCLK_WT信号继续操作的电路在此时间期间变成非活动且消耗较少或不消耗电力而降低。
在时间T6，RIP信号变为低逻辑电平，其指示读取操作不再处于进行中。RIP信号到低逻辑电平的变化导致写入控制逻辑电路410提供高逻辑电平RIPOUT输出，这导致写入时钟逻辑440在时间T6提供活动PCLK_WT信号。在时间T6，活动PCLK_WT、PCLK_COMMON及PCLK_RD信号分别由写入时钟逻辑440、共同时钟逻辑450及读取时钟逻辑460提供。
图6是根据本发明的实施例的数据输入块600的框图。在本发明的一些实施例中，数据输入块600可包含于半导体装置110的输入/输出电路117中。
数据输入块600包含数据接收器电路605(0)到605(3)，其从相应数据端子DQ0到DQ3接收数据。数据接收器电路605(0)到605(3)从相应数据端子DQ0到DQ3取样数据及在激活时提供相应内部数据信号iDQn(E)及iDQn(O)。数据接收器电路605(0)到605(3)比较来自相应数据端子DQ0到DQ3的数据的电压与数据参考电压VREFDQ，及基于所述比较提供相应内部数据信号iDQn(E)及iDQn(O)。iDQn(E)及iDQn(O)信号在由相应数据接收器电路605(0)到605(3)取样时具有在数据端子DQ0到DQ3处提供的数据的逻辑电平。iDQn(E)及iDQn(O)信号可被提供到将数据写入到存储器阵列的内部电路。驱动器电路603(0)到603(3)将驱动器信号iDQS及iDQSF提供到相应数据接收器电路605(0)到605(3)以激活相应数据接收器电路。驱动器电路603(0)到603(3)接收内部选通信号divDQS及divDQSF，及启用信号EN及HVREF_EN，及据此提供iDQS及iDQSF信号以控制数据接收器电路605(0)到605(3)的激活。
数据输入块600进一步包含选通接收器电路610及620。选通接收器电路610从DQS端子接收选通信号DQS，且选通接收器电路620从DQSF端子接收选通信号DQSF。DQS信号及DQSF信号是互补的。举例来说，当DQS信号具有高时钟电平时，DQSF信号具有低时钟电平，且当DQS信号具有低时钟电平时，DQSF信号具有高时钟电平。选通接收器电路610及620将DQS及DQSF信号提供到分频器及驱动器电路630。分频器及驱动器电路630提供基于DQS及DQSF信号但具有比DQS及DQSF信号更低的时钟频率的内部选通信号divDQS及divDQSF。divDQS及divDQSF信号由分频器及驱动器电路630提供到驱动器电路603(0)到603(3)。在本发明的一些实施例中，分频器及驱动器电路630提供具有DQS及DQSF信号的时钟频率的一半的divDQS及divDQSF信号。
如下文将更详细描述，驱动器电路603(0)到603(3)提供驱动器信号IDQS及IDQSF以选择性地启用数据接收器电路605(0)到605(3)以在VREFDQ电压的不同电压电平下操作。举例来说，数据接收器电路605(0)到605(3)可经启用以在VREFDQ电压的第一电压电平下操作且也可经启用以在高于第一电压电平的VREFDQ电压的第二电压电平下操作。
展示图6的数据输入块600的实施例接收四个数据位DQ0到DQ3。应了解，可在数据输入块的其它实施例中接收更多或更少数据位而不背离本发明的范围。还展示图6的数据输入块600的实施例接收互补选通信号DQS及DQSF。应了解，可在数据输入块的其它实施例中接收更多或更少选通信号而不背离本发明的范围。
图7是根据本发明的实施例的驱动器电路703及数据接收器电路705的示意图。在本发明的一些实施例中，驱动器电路703可用作图6的数据块600的驱动器电路603。在本发明的一些实施例中，数据接收器电路705可用作图6的数据块600的数据接收器电路605。
驱动器电路703包含驱动器逻辑电路710及730。驱动器逻辑电路710提供基于内部选通信号divDQSF的驱动器信号iDQSF<0>及iDQSF<1>及启用信号EN及HVREF_EN。驱动器逻辑电路710包含AND逻辑712且进一步包含AND逻辑714及716。AND逻辑712、714及716中的每一者包含NAND逻辑电路及反相器电路。当EN信号是活动时(例如，当高逻辑电平时EN活动)，AND逻辑712提供内部选通信号divDQSF作为驱动器信号iDQSF<0>。AND逻辑714及716串联耦合且当EN信号活动且HVREF_EN信号活动时(例如，当高逻辑电平时HVREF_EN活动)提供内部选通信号divDQSF作为驱动器信号iDQSF<1>。
驱动器逻辑电路730提供基于内部选通信号divDQS的驱动器信号iDQS<0>及iDQS<1>及启用信号EN及HVREF_EN。驱动器逻辑电路730包含AND逻辑732且进一步包含AND逻辑734及736。AND逻辑732、734及736中的每一者包含NAND逻辑电路及反相器电路。当EN信号是活动时，AND逻辑732提供内部选通信号divDQS作为驱动器信号iDQS<0>。AND逻辑734及736串联耦合且当EN信号活动且HVREF_EN信号活动时提供内部选通信号divDQS作为驱动器信号iDQS<1>。
数据接收器电路705包含取样器块720及取样器块740。取样器块720包含取样器电路726及电力开关722及724。当激活时，取样器电路726通过比较来自数据端子DQ的数据的电压与数据参考电压VREFDQ取样在数据端子DQ上提供的数据。取样器电路726提供具有表示经取样的数据的逻辑电平的电压的内部数据信号iDQn(E)。取样器电路726的激活受驱动器信号iDQS<0>及iDQSF<0>控制。举例来说，取样器电路726可在iDQS<0>信号是高逻辑电平时且归因于互补性质当iDQSF<0>信号是低逻辑电平时激活。
电力通过电力开关722及724被提供到取样器电路726。特定来说，电力开关722在由iDQSF<0>信号激活时从电力供应器VDD提供电力且电力开关724在由iDQSF<1>信号激活时从电力供应器VDD提供电力。在图7的实施例中，电力开关722通过低逻辑电平iDQSF<0>信号激活，且电力开关724通过低逻辑电平iDQSF<1>信号激活。电力开关722可经激活以使取样器电路726在VREFDQ电压的第一电压电平下操作。除了电力开关722外，电力开关724可经激活以使取样器电路726以在高于第一电压电平的VREFDQ电压的第二电压电平下操作。以此方式，取样器电路726可选择性地被提供电力以在VREFDQ电压的不同电压电平下操作。
取样器块740类似于取样器块720。取样器块740包含取样器电路746及电力开关742及744。当激活时，取样器电路746通过比较来自数据端子DQ的数据的电压与数据参考电压VREFDQ取样在数据端子DQ上提供的数据及提供具有表示经取样的数据的逻辑电平的电压的内部数据信号iDQn(O)。取样器电路746的激活受驱动器信号iDQS<0>及iDQSF<0>控制。举例来说，取样器电路746可在iDQSF<0>信号是高逻辑电平时且归因于互补性质当iDQS<0>信号是低逻辑电平时激活。
电力通过电力开关742及744被提供到取样器电路746。电力开关742在由iDQS<0>信号激活时从电力供应器VDD提供电力且电力开关744在由iDQS<1>信号激活时从电力供应器VDD提供电力。在图7的实施例中，电力开关742通过低逻辑电平DQS<0>信号激活，且电力开关744通过低逻辑电平DQS<1>信号激活。电力开关742可经激活以使取样器电路746在VREFDQ电压的第一电压电平下操作。除了电力开关742外，电力开关744可经激活以使取样器电路746在VREFDQ电压的第二电压电平下操作。以此方式，取样器电路746可选择性地被提供电力以在VREFDQ电压的不同电压电平下操作。
在图7中将电力开关722、724、742及744展示为p沟道场效应晶体管。然而，在本发明的其它实施例中，电力开关722、724、742及744可为不同类型的晶体管，例如，n沟道场效应晶体管、其它类型的晶体管。
在操作中，取样器电路726及746经启用以在EN信号活动时进行操作。活动EN信号导致AND逻辑712将divDQSF信号作为iDQSF<0>信号提供到取样器块720及740，且还导致AND逻辑732将divDQS信号作为iDQS<0>信号提供到取样器块720及740。如先前描述，iDQS<0>及iDQSF<0>信号控制取样器电路726及746的激活。应理解，iDQS<0>及iDQSF<0>因为divDQS及divDQSF的互补性质而是互补的，一次激活一个取样器电路726或746。
举例来说，当iDQS<0>信号处于高逻辑电平时(且因此iDQSF<0>信号处于低逻辑电平)，取样器电路726经激活以取样提供到数据端子DQ的数据，及提供具有表示经取样数据的逻辑电平的电压的对应内部数据iDQn(E)。电力开关722在此时间期间由于低逻辑电平iDQSF<0>信号将电力提供到取样器电路726。另外，在iDQS<0>信号处于高逻辑电平时，取样器电路746不会被激活。相比来说，当iDQS<0>处于低逻辑电平时(且因此iDQSF<0>信号处于高逻辑电平)，取样器电路726不会被激活。然而，取样器电路746经激活以取样提供到数据端子DQ的数据，及提供具有表示经取样数据的逻辑电平的电压的对应内部数据iDQn(O)。电力开关742在此时间期间由于低逻辑电平iDQS<0>信号将电力提供到取样器电路746。
随着divDQS及divDQSF信号在高时钟电平与低时钟电平之间周期性地计时，取样器电路726及746交替地经激活以取样数据端子DQ处的数据且交替地提供内部数据iDQn(E)及iDQn(O)。由于取样器电路726及746在divDQS及divDQSF信号的一个时钟周期期间的交替激活，每一取样器电路726及746取样数据端子DQ处的数据及分别提供iDQn(E)及iDQn(O)数据。
如先前描述，取样器电路726及746可选择性地被提供电力以在VREFDQ电压的不同电压电平下操作。取样器电路726及746在EN信号活动时在VREFDQ电压的第一电压电平下操作。然而，当在高于第一电压电平的VREFDQ电压的第二电压电平下操作时，可提供活动HVREF_EN信号(当EN信号也是活动时)。活动HVREF_EN导致AND逻辑714及716将divDQSF信号作为iDQSF<1>信号提供到取样器电路720，且还导致AND逻辑734及736将divDQS信号作为iDQS<1>信号提供到取样器电路740。
因此，当divDQSF信号处于低逻辑电平时，电力开关724经激活(通过低逻辑电平iDQSF<1>信号)以将除了由经激活电力开关722(其也由导致低逻辑电平iDQSF<0>信号的低逻辑电平divDQSF信号激活)提供到取样器电路726的电力外的电力从电力供应器VDD提供到取样器电路726。当divDQS信号处于低逻辑电平时，电力开关744经激活(由低逻辑电平iDQS<1>信号)以将除了由经激活电力开关742(其也由导致低逻辑电平iDQS<0>信号的低逻辑电平divDQS信号激活)提供到取样器电路746的电力外的电力从电力供应器VDD提供到取样器电路746。
在取样器726及746被激活时电力也通过电力开关724及744提供的情况下，额外电力被提供到取样器电路726及746。由电力开关724及744提供的额外电力可改进取样器电路726及746的性能。举例来说，使用相对较高VREFDQ电压可导致取样器电路726及746的电路由于施加于电路的减小的电压差(例如，场效应晶体管的减小的栅极源极电压)具有较慢响应时间(例如，较高电阻、较低电流等)。例如通过电力开关724及744的激活提供额外电力可增加通过电路的电流驱动，因此，改进取样器电路726及746的性能。然而，当使用相对较低VREFDQ电压时，对于取样器电路726及746的充分性能，可能不需要将额外电力提供到取样器电路726及746。因此，与在结合相对较高VREFDG电压使用时将额外电力提供到取样器电路726及746相比，降低了功耗。
图8是根据本发明的实施例的取样器块800的示意图。在本发明的一些实施例中，取样器块800可用于图7的取样器块720及740。
取样器块800包含输入晶体管808及810及反相器电路822及824。输入晶体管808及810耦合在一起且耦合到反相器电路822及824作为差分放大器及锁存器电路。取样器电路800进一步包含耦合于输入晶体管808及810的漏极与参考电压(例如接地)之间的预充电晶体管804及806。预充电晶体管808及810经激活以在输入晶体管808及810的漏极处预充电输出节点809及811。电力开关812及814将电力提供到输入晶体管808及810的源极。
在操作中，取样器块800在iDQS<0>信号处于高逻辑电平(且互补信号iDQSF<0>处于低逻辑电平)时激活。高逻辑电平iDQS<0>信号激活反相器电路822及824，且低逻辑电平iDQSF<0>激活电力开关812以将电力从电力供应器VDD提供到输入晶体管808及810。当激活时，取样器块800比较提供到输入晶体管808的栅极的数据DQ的电压与提供到输入晶体管810的栅极的数据参考电压VREFDQ。基于数据DQ相对于VREFDQ电压的电压，输入晶体管中的一者将初始地经激活以在输出节点809及811处产生互补电压，且最终导致反相器电路822及824锁存输出节点809及811处的互补电压。输出节点811提供内部数据iDQn(E)。输出节点809提供内部数据iDQn(E)的补集。
电力开关814可通过低逻辑电平iDQSF<1>信号激活以增加提供到输入晶体管808及810的电力。iDQSF<1>信号可被提供例如到驱动器电路，例如图7的驱动器逻辑电路710。如先前描述，所提供的电力可在以VREFDQ电压的不同电压电平操作时改变。举例来说，参考取样器块800，电力开关812经激活以在取样器电路在第一VREFDQ电压下操作时提供电力。电力开关814还可经激活以在以大于第一VREFDQ电压的第二VREFDQ电压操作时将更大电力提供到取样器块800。举例来说，取样器块800可用电力开关812激活以在使用在200到300mV的范围内的VREFDQ电压时提供电力。电力开关814可另外经激活以在使用在450到500mV的范围内的VREFDQ电压时提供电力。
取样器块800在iDQS<0>信号处于低逻辑电平(及互补信号iDQSF<0>处于高逻辑电平)时被取消激活。在取样器块800的取消激活期间，预充电晶体管804及806通过高逻辑电平iDQSF<0>信号激活以将输出节点809及811预充电到参考电压，例如接地。
在本发明的一些实施例中，除了电力开关812外，电力开关814可经激活以增加所提供的电力。在本发明的其它实施例中，电力开关814与电力开关812交替地经激活以增加所提供的电力。电力开关812及814可具有相同晶体管特性(例如晶体管尺寸、工艺概况、阈值电压、阻抗等)。在本发明的此实施例中，除了电力开关812的激活外，电力开关814的激活将增加所提供的电力。电力开关812及814可具有不同晶体管特性。举例来说，电力开关814的特性可在激活时从电力供应器VDD提供比电力开关812更大的电力。在本发明的此实施例中，代替电力开关812，电力开关814可经激活以增加所提供的电力。
先前实例描述关于在iDQS<0>信号处于高逻辑电平且iDQSF<0>信号处于低逻辑电平时的激活的操作，例如当用作图7的取样器块720时。然而，取样器块800还可通过改变提供到反相器电路822及824、到电力开关812及814及到预充电晶体管804及806的驱动器信号用作图7的取样器块740。特定来说，iDQSF<0>信号被提供到反相器电路822及824，iDQS<0>及iDQS<1>信号被提供到电力开关812及814，且iDQS<0>信号在取样器块800用作取样器块740时还被提供到预充电晶体管804及806。
本发明的实施例可个别地或与彼此组合地实施以提供可重新配置输入电路。举例来说，在本发明的不同实施例中，输入信号块200及300、时钟阻止电路400、数据输入块600、驱动器电路703、数据接收器电路705及/或取样器块800中的一或多者可个别地或组合地实施。因此，本发明不希望限于本文描述的实施例的任何特定组合。
在本发明的实施例中，一种设备包含：时钟分频器电路，其经配置以接收输入时钟信号及提供基于所述输入时钟信号的且具有小于所述输入时钟信号的时钟频率的经分频时钟信号；及选择信号接收器电路，其经配置以接收选择信号且进一步经配置以响应于第一时钟信号取样所述选择信号及提供基于所述选择信号的经取样选择信号。所述设备进一步包含时钟门控电路，其耦合到所述时钟分频器电路及所述选择信号接收器电路，所述时钟门控电路经配置以从所述选择信号接收器电路接收所述选择信号及从所述时钟分频器电路接收所述经分频时钟信号，当由活动选择信号激活时，所述时钟门控电路经配置以提供基于所述经分频时钟信号的活动第一时钟信号，且当未由非活动选择信号激活时，所述时钟门控电路经配置以提供非活动第一时钟信号。
另外或替代地，所述选择信号接收器电路进一步包含：第一取样器电路，其经配置以接收所述输入时钟信号及所述选择信号，且当激活时经配置以响应于所述输入时钟信号取样所述选择信号及提供基于所述选择信号的内部选择信号。所述选择信号接收器电路进一步包含第二取样器电路，其经配置以接收所述第一时钟信号及所述选择信号或所述内部选择信号，所述第二取样器电路进一步经配置以响应于所述第一时钟信号取样所述选择信号或所述内部选择信号。
另外或替代地，所述选择接收器电路进一步包含多路复用器电路，其经配置以接收所述选择信号及所述内部选择信号且经配置以将所述选择信号或所述内部选择信号提供到所述第二取样器电路。
另外或替代地，所述多路复用器包含延迟电路，其经配置以在所述选择信号被提供到所述第二取样器电路时将延迟添加到所述选择信号。
另外或替代地，所述设备进一步包含：命令/地址信号接收器电路，其经配置以接收命令信号且进一步经配置以响应于所述第一时钟信号取样所述命令信号及提供基于所述命令信号的经取样命令信号。
另外或替代地，所述命令/地址信号接收器电路包含：第一取样器电路，其经配置以接收所述输入时钟信号及所述命令信号，且当激活时经配置以响应于所述输入时钟信号取样所述命令信号及提供基于所述命令信号的内部命令信号。所述命令/地址信号接收器电路进一步包含：第二取样器电路，其经配置以接收所述第一时钟信号及所述命令信号或所述内部命令信号，所述第二取样器电路进一步经配置以响应于所述第一时钟信号取样所述命令信号或所述内部命令信号。
另外或替代地，所述时钟分频器电路经配置以提供具有是所述输入时钟信号的时钟频率的一半的时钟频率的所述经分频时钟信号。
另外或替代地，所述时钟门控电路包含：启用电路，其经配置以从所述选择信号接收器电路接收所述选择信号且经配置以响应于活动选择信号提供活动启用信号及响应于非活动选择信号提供非活动启用信号。所述时钟门控电路进一步包含：逻辑电路，其经配置以在由来自所述启用电路的所述活动启用信号启用时提供所述经分频时钟信号作为所述活动第一时钟信号且经配置以在未由来自所述启用电路的所述非活动启用信号启用时提供恒定时钟电平。
在本发明的另一方面中，一种设备包含：命令解码器，其经配置以接收命令信号及提供内部控制信号以使动作得以执行，其中将执行的所述操作包含至少一读取操作及写入操作；及时钟阻止电路。所述时钟阻止电路经配置以接收指示进行中的读取操作的第一进展信号、指示进行中的写入操作的第二进展信号及时钟信号，所述时钟阻止电路经配置以在所述第一及第二进展信号指示写入及读取操作都不在进行中时响应于活动时钟信号提供活动读取时钟信号、活动写入时钟信号及活动共同时钟信号，且进一步经配置以在所述第一进展信号指示读取操作在进行中时提供所述活动读取及活动共同时钟信号及非活动写入时钟信号及在所述第二进展信号指示写入操作在进行中时提供所述活动写入及活动共同时钟信号及非活动读取时钟信号。
另外或替代地，所述时钟阻止电路包含：写入时钟逻辑，其经配置以接收所述时钟信号及响应于活动时钟信号及指示写入操作在进行中的所述第二进展信号提供活动写入时钟信号，及响应于活动时钟信号及指示读取操作在进行中的所述第一进展信号提供非活动写入时钟信号。所述时钟阻止电路进一步包含：共同时钟逻辑，其经配置以接收所述时钟信号及响应于活动时钟信号提供活动共同时钟信号。所述时钟阻止电路进一步包含：读取时钟逻辑，其经配置以接收所述时钟信号及响应于活动时钟信号及指示读取操作在进行中的所述第一进展信号提供活动读取时钟信号，及响应于活动时钟信号及指示写入操作在进行中的所述第二进展信号提供非活动读取时钟信号。
另外或替代地，所述设备进一步包含：AND逻辑，其经配置以接收所述第一及第二进展信号且经配置以提供指示所述读取及写入操作两者在进行中的控制信号。所述写入时钟控制逻辑经配置以从所述AND逻辑接收所述第一进展信号及所述控制信号，且经配置以将写入时钟控制信号提供到所述写入时钟逻辑以基于来自所述AND逻辑的所述第一进展信号及所述控制信号控制活动写入时钟信号或非活动写入时钟信号的提供。所述读取时钟控制逻辑经配置以从所述AND逻辑接收所述第二进展信号及所述控制信号，且经配置以将读取时钟控制信号提供到所述读取时钟逻辑以基于来自所述AND逻辑的所述第二进展信号及所述控制信号控制活动读取时钟信号或非活动读取时钟信号的提供。
另外或替代地，所述写入时钟控制逻辑包含延迟电路，其经配置以将延迟提供到所述第一进展信号及控制所述第一进展信号改变以指示读取操作在进行中时与所述写入时钟控制逻辑提供所述写入时钟控制信号时之间的延迟时间以控制所述写入时钟逻辑提供非活动写入时钟信号同时接收所述活动时钟信号。
另外或替代地，所述时钟阻止电路进一步经配置以在所述第一及第二进展信号指示读取操作及写入操作两者都在进行中时提供所述活动读取时钟信号、活动写入时钟信号及活动共同时钟信号。
在本发明的另一方面中，一种设备包含：多个驱动器电路，所述多个驱动器电路中的每一驱动器电路经配置以接收第一及第二内部选通信号及接收第一及第二启用信号，且所述多个驱动器电路中的每一驱动器电路经配置以响应于活动第一启用信号提供基于所述第一内部选通信号的第一驱动器信号及响应于活动第二启用信号提供基于所述第一内部选通信号的第二驱动器信号，且进一步经配置以响应于所述活动第一启用信号提供基于所述第二内部选通信号的第三驱动器信号及响应于所述活动第二启用信号提供基于所述第二内部选通信号的第四驱动器信号。所述设备进一步包含：多个数据接收器电路，所述多个数据接收器电路中的每一数据接收器电路经配置以从所述多个驱动器电路的相应驱动器电路接收所述第一、第二、第三及第四驱动器信号及接收相应数据及数据参考电压，所述多个数据接收器电路中的每一数据接收器电路进一步经配置以用第一功率取样相对于所述数据参考电压具有第一电压的所述相应数据及用高于所述第一功率的第二功率取样相对于所述数据参考电压具有高于所述第一电压的第二电压的所述相应数据。
另外或替代地，所述多个数据接收器电路中的每一数据接收器电路包含：第一电力开关，其经配置以耦合到电力供应器且经配置以在由所述第一驱动器信号激活时从所述电力供应器提供电力；第二电力开关，其经配置以耦合到所述电力供应器且经配置以在由所述第二驱动器信号激活时从所述电力供应器提供电力；第一取样器电路，其耦合到所述第一及第二电力开关且经配置以接收数据及数据参考电压及接收所述第一、第二及第三驱动器信号，所述第一取样器电路经配置以响应于所述第一及第三驱动器信号取样所述数据以在电力是至少由所述第一电力开关提供时提供第一内部数据。所述多个数据接收器电路中的每一数据接收器电路进一步包含：第三电力开关，其经配置以耦合到所述电力供应器且经配置以在由所述第三驱动器信号激活时从所述电力供应器提供电力；第四电力开关，其经配置以耦合到所述电力供应器且经配置以在由所述第四驱动器信号激活时从所述电力供应器提供电力；及第二取样器电路，其耦合到所述第三及第四电力开关且经配置以接收所述数据及所述数据参考电压及接收所述第一、第三及第四驱动器信号，所述第二取样器电路经配置以响应于所述第三及第四驱动器信号取样所述数据以在电力是至少由所述第三电力开关提供时提供第二内部数据。
另外或替代地，所述第一取样器电路包含：差分放大器，其耦合到所述第一及第二电力开关，所述差分放大器经配置以比较所述数据与所述数据参考电压及在电力是至少由所述第一电力开关提供时基于所述比较提供内部数据信号，所述差分放大器包含第一及第二输出节点及在所述第一输出节点处提供的所述内部数据信号。所述第一取样器电路进一步包含：锁存器电路，其耦合到所述差分放大器且经配置以在由所述第三驱动器信号激活时锁存所述差分放大器的所述第一及第二输出节点处的所述互补电压。
另外或替代地，所述第一、第二、第三及第四电力开关各自包括p沟道场效应晶体管。
另外或替代地，所述第二电力开关在所述第二启用信号是活动时通过所述第二驱动器信号激活，且所述第四电力开关在所述第二启用信号是活动时通过所述第四驱动器信号激活以提供高于所述第一电力的所述第二电力。
另外或替代地，所述多个驱动器电路中的每一驱动器电路包含：第一驱动器逻辑电路，其经配置以接收所述第一内部选通信号及所述第一及第二启用信号，所述第一驱动器逻辑电路经配置以响应于活动第一启用信号提供所述第一内部选通信号作为所述第一驱动器信号且进一步经配置以响应于活动第二启用信号提供所述第一内部选通信号作为所述第二驱动器信号。所述多个驱动器电路中的每一驱动器电路进一步包含：第二驱动器逻辑电路，其经配置以接收所述第二内部选通信号及所述第一及第二启用信号，所述第二驱动器逻辑电路经配置以响应于活动第一启用信号提供所述第二内部选通信号作为所述第三驱动器信号且进一步经配置以响应于活动第二启用信号提供所述第二内部选通信号作为所述第四驱动器信号。
另外或替代地，所述设备进一步包含：分频器及驱动器电路，其经配置以接收具有第一时钟频率的第一及第二选通信号及提供具有是所述第一时钟频率的一半的第二时钟频率的所述第一内部选通信号及所述第二内部选通信号。
从前述内容应了解，尽管本文已出于说明目的描述本发明的特定实施例，但可进行各种修改而不背离本发明的精神及范围。因此，范围揭示内容不应受本文描述的特定实施例中的任何者限制。

Claims (20)

1.一种存储器设备，其包括：
时钟分频器电路，其经配置以接收输入时钟信号及提供基于所述输入时钟信号的且具有小于所述输入时钟信号的时钟频率的经分频时钟信号；
选择信号接收器电路，其经配置以接收选择信号且进一步经配置以响应于第一时钟信号取样所述选择信号及提供基于所述选择信号的经取样选择信号；及
时钟门控电路，其耦合到所述时钟分频器电路及所述选择信号接收器电路，所述时钟门控电路经配置以从所述选择信号接收器电路接收所述选择信号及从所述时钟分频器电路接收所述经分频时钟信号，当由活动选择信号激活时，所述时钟门控电路经配置以提供基于所述经分频时钟信号的活动第一时钟信号，且当未由非活动选择信号激活时，所述时钟门控电路经配置以提供非活动第一时钟信号。
2.根据权利要求1所述的存储器设备，其中所述选择信号接收器电路包括：
第一取样器电路，其经配置以接收所述输入时钟信号及所述选择信号，且当激活时经配置以响应于所述输入时钟信号取样所述选择信号及提供基于所述选择信号的内部选择信号；及
第二取样器电路，其经配置以接收所述第一时钟信号及所述选择信号或所述内部选择信号，所述第二取样器电路进一步经配置以响应于所述第一时钟信号取样所述选择信号或所述内部选择信号。
3.根据权利要求2所述的存储器设备，其中所述选择信号接收器电路进一步包括多路复用器电路，所述多路复用器经配置以接收所述选择信号及所述内部选择信号且经配置以将所述选择信号或所述内部选择信号提供到所述第二取样器电路。
4.根据权利要求3所述的存储器设备，其中所述多路复用器包含延迟电路，所述延迟电路经配置以在所述选择信号被提供到所述第二取样器电路时将延迟添加到所述选择信号。
5.根据权利要求1所述的存储器设备，其进一步包括：
命令/地址信号接收器电路，其经配置以接收命令信号且进一步经配置以响应于所述第一时钟信号取样所述命令信号及提供基于所述命令信号的经取样命令信号。
6.根据权利要求5所述的存储器设备，其中所述命令/地址信号接收器电路包括：
第一取样器电路，其经配置以接收所述输入时钟信号及所述命令信号，且当激活时经配置以响应于所述输入时钟信号取样所述命令信号及提供基于所述命令信号的内部命令信号；及
第二取样器电路，其经配置以接收所述第一时钟信号及所述命令信号或所述内部命令信号，所述第二取样器电路进一步经配置以响应于所述第一时钟信号取样所述命令信号或所述内部命令信号。
7.根据权利要求1所述的存储器设备，其中所述时钟分频器电路经配置以提供具有是所述输入时钟信号的时钟频率的一半的时钟频率的所述经分频时钟信号。
8.根据权利要求1所述的存储器设备，其中所述时钟门控电路包括：
启用电路，其经配置以从所述选择信号接收器电路接收所述选择信号且经配置以响应于活动选择信号提供活动启用信号及响应于非活动选择信号提供非活动启用信号；及
逻辑电路，其经配置以在由来自所述启用电路的所述活动启用信号启用时提供所述经分频时钟信号作为所述活动第一时钟信号且经配置以在未由来自所述启用电路的所述非活动启用信号启用时提供恒定时钟电平。
9.一种存储器设备，其包括：
命令解码器，其经配置以接收命令信号及提供内部控制信号以使操作得以执行，其中将执行的所述操作包含至少一读取操作及写入操作；及
时钟阻止电路，所述时钟阻止电路经配置以接收指示读取操作在进行中的第一进展信号、指示写入操作在进行中的第二进展信号及时钟信号，所述时钟阻止电路经配置以在所述第一及第二进展信号指示写入及读取操作都不在进行中时响应于活动时钟信号提供活动读取时钟信号、活动写入时钟信号及活动共同时钟信号，且进一步经配置以在所述第一进展信号指示读取操作在进行中时提供所述活动读取及活动共同时钟信号及非活动写入时钟信号，及在所述第二进展信号指示写入操作在进行中时提供所述活动写入及活动共同时钟信号及非活动读取时钟信号。
10.根据权利要求9所述的存储器设备，其中所述时钟阻止电路包括：
写入时钟逻辑，其经配置以接收所述时钟信号及响应于活动时钟信号及指示写入操作在进行中的所述第二进展信号提供活动写入时钟信号，及响应于活动时钟信号及指示读取操作在进行中的所述第一进展信号提供非活动写入时钟信号；
共同时钟逻辑，其经配置以接收所述时钟信号及响应于活动时钟信号提供活动共同时钟信号；及
读取时钟逻辑，其经配置以接收所述时钟信号及响应于活动时钟信号及指示读取操作在进行中的所述第一进展信号提供活动读取时钟信号，及响应于活动时钟信号及指示写入操作在进行中的所述第二进展信号提供非活动读取时钟信号。
11.根据权利要求10所述的存储器设备，其进一步包括：
AND逻辑，其经配置以接收所述第一及第二进展信号且经配置以提供指示所述读取及写入操作两者在进行中的控制信号；
写入时钟控制逻辑，其经配置以从所述AND逻辑接收所述第一进展信号及所述控制信号，且经配置以将写入时钟控制信号提供到所述写入时钟逻辑以基于来自所述AND逻辑的所述第一进展信号及所述控制信号控制活动写入时钟信号或非活动写入时钟信号的提供；及
读取时钟控制逻辑，其经配置以从所述AND逻辑接收所述第二进展信号及所述控制信号，且经配置以将读取时钟控制信号提供到所述读取时钟逻辑以基于来自所述AND逻辑的所述第二进展信号及所述控制信号控制活动读取时钟信号或非活动读取时钟信号的提供。
12.根据权利要求11所述的存储器设备，其中所述写入时钟控制逻辑包含延迟电路，所述延迟电路经配置以将延迟提供到所述第一进展信号及控制所述第一进展信号改变以指示读取操作在进行中时与所述写入时钟控制逻辑提供所述写入时钟控制信号时之间的延迟时间以控制所述写入时钟逻辑提供非活动写入时钟信号同时接收所述活动时钟信号。
13.根据权利要求9所述的存储器设备，其中所述时钟阻止电路进一步经配置以在所述第一及第二进展信号指示读取操作及写入操作两者都在进行中时提供所述活动读取、活动写入及活动共同时钟信号。
14.一种存储器设备，其包括：
多个驱动器电路，所述多个驱动器电路中的每一驱动器电路经配置以接收第一及第二内部选通信号及接收第一及第二启用信号，且所述多个驱动器电路中的每一驱动器电路经配置以响应于活动第一启用信号提供基于所述第一内部选通信号的第一驱动器信号及响应于活动第二启用信号提供基于所述第一内部选通信号的第二驱动器信号，且进一步经配置以响应于所述活动第一启用信号提供基于所述第二内部选通信号的第三驱动器信号及响应于所述活动第二启用信号提供基于所述第二内部选通信号的第四驱动器信号；
多个数据接收器电路，所述多个数据接收器电路中的每一数据接收器电路经配置以从所述多个驱动器电路的相应驱动器电路接收所述第一、第二、第三及第四驱动器信号及接收相应数据及数据参考电压，所述多个数据接收器电路中的每一数据接收器电路进一步经配置以用第一功率取样相对于所述数据参考电压具有第一电压的所述相应数据及用高于所述第一功率的第二功率取样相对于所述数据参考电压具有高于所述第一电压的第二电压的所述相应数据。
15.根据权利要求14所述的存储器设备，其中所述多个数据接收器电路中的每一数据接收器电路包括：
第一电力开关，其经配置以耦合到电力供应器且经配置以在由所述第一驱动器信号激活时从所述电力供应器提供电力；
第二电力开关，其经配置以耦合到所述电力供应器且经配置以在由所述第二驱动器信号激活时从所述电力供应器提供电力；
第一取样器电路，其耦合到所述第一及第二电力开关且经配置以接收数据及数据参考电压及接收所述第一、第二及第三驱动器信号，所述第一取样器电路经配置以响应于所述第一及第三驱动器信号取样所述数据以在电力是至少由所述第一电力开关提供时提供第一内部数据；
第三电力开关，其经配置以耦合到所述电力供应器且经配置以在由所述第三驱动器信号激活时从所述电力供应器提供电力；
第四电力开关，其经配置以耦合到所述电力供应器且经配置以在由所述第四驱动器信号激活时从所述电力供应器提供电力；
第二取样器电路，其耦合到所述第三及第四电力开关且经配置以接收所述数据及所述数据参考电压及接收所述第一、第三及第四驱动器信号，所述第二取样器电路经配置以响应于所述第三及第四驱动器信号取样所述数据以在电力是至少由所述第三电力开关提供时提供第二内部数据。
16.根据权利要求15所述的存储器设备，其中所述第一取样器电路包括：
差分放大器，其耦合到所述第一及第二电力开关，所述差分放大器经配置以比较所述数据与所述数据参考电压及在电力是至少由所述第一电力开关提供时基于所述比较提供内部数据信号，所述差分放大器包含第一及第二输出节点及在所述第一输出节点处提供的所述内部数据信号；及
锁存器电路，其耦合到所述差分放大器且经配置以在由所述第三驱动器信号激活时锁存所述差分放大器的所述第一及第二输出节点处的互补电压。
17.根据权利要求15所述的存储器设备，其中所述第一、第二、第三及第四电力开关各自包括p沟道场效应晶体管。
18.根据权利要求15所述的存储器设备，其中所述第二电力开关在所述第二启用信号是活动时通过所述第二驱动器信号激活，且所述第四电力开关在所述第二启用信号是活动时通过所述第四驱动器信号激活以提供高于所述第一电力的所述第二电力。
19.根据权利要求14所述的存储器设备，其中所述多个驱动器电路中的每一驱动器电路包括：
第一驱动器逻辑电路，其经配置以接收所述第一内部选通信号及所述第一及第二启用信号，所述第一驱动器逻辑电路经配置以响应于活动第一启用信号提供所述第一内部选通信号作为所述第一驱动器信号且进一步经配置以响应于活动第二启用信号提供所述第一内部选通信号作为所述第二驱动器信号；及
第二驱动器逻辑电路，其经配置以接收所述第二内部选通信号及所述第一及第二启用信号，所述第二驱动器逻辑电路经配置以响应于活动第一启用信号提供所述第二内部选通信号作为所述第三驱动器信号且进一步经配置以响应于活动第二启用信号提供所述第二内部选通信号作为所述第四驱动器信号。
20.根据权利要求14所述的存储器设备，其进一步包括：
分频器及驱动器电路，其经配置以接收具有第一时钟频率的第一及第二选通信号及提供具有是所述第一时钟频率的一半的第二时钟频率的所述第一内部选通信号及所述第二内部选通信号。
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