KR20190049247A - 반도체 패키지 - Google Patents

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KR20190049247A
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Abstract

본 발명의 일 실시예는, 접속 패드를 갖는 반도체 칩과, 상기 반도체 칩이 배치된 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며, 상기 접속 패드와 전기적으로 연결된 재배선층을 포함하는 연결부재와, 상기 연결부재의 제1 면에 배치되며 상기 반도체 칩을 봉합하는 봉합재와, 상기 연결부재의 제2 면에 배치된 페시베이션층과, 상기 페시베이션층에 부분적으로 매립되며 상기 연결부재의 재배선층에 연결된 UBM(Under Bump Metallurgy)층을 포함하며, 여기서, 상기 UBM층은, 상기 페시베이션층에 매립되며 상기 연결부재의 재배선층에 연결된 UBM 비아와, 상기 UBM 비아에 연결되며 상기 페시베이션층의 표면으로부터 돌출된 UBM 패드를 포함하며, 상기 UBM 비아는 상기 UBM 패드의 접하는 부분의 폭이 상기 재배선층과 접하는 부분의 폭보다 작은, 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
세트(Set)의 고사양화 및/또는 HBM(High Bandwidth Memory) 채용으로 다이 투 다이 인터포저(Interposer) 시장이 성장하고 있다. 현재는 인터포저의 재료로 실리콘이 주류로 사용되고 있으나, 대면적화 및 저 코스트화를 위하여 글라스(Glass)나 유기 재료의 개발이 진행되고 있다. 인터포저를 세트의 메인보드 등에 연결하는 부분을 UBM(Under Bump Metallurgy)층이라고 하며, UBM층의 구조에 따라 연결부분의 신뢰성이 크게 영향을 받게 되므로 이를 최적화할 필요가 있다.
종래의 인터포저는 재배선층(Re Distribution Layer,RDL)을 형성하고, RDL 상에 다이를 부착하고 이를 몰딩하는 패키지 공정을 수행한 후, 패키지를 캐리어에서 분리하고, 캐리어와 접해 있던 패키지의 하면에 비아 형성, 노광, 및 도금 등의 공정을 거쳐 UBM층을 형성하였다. 다만, 이 경우 패키지 단독에서의 휨(Warpage)로 인해 공정 전행이 어렵기 때문에 별도의 캐리어를 더 사용해야 하며, UBM층 공정을 위한 전용 라인을 구축해야 하는 부담이 존재하였다. 또한, 저 청정도의 패키지 라인을 통과한 제품이 다시 고 청정도의 노광 및 도금 공정을 거쳐야 함에 따라서 공정 품질의 리스크나 수율 하락의 리스크 등이 존재하여 왔다.
본 개시의 여러 목적 중 하나는 공정을 간소화하면서 고 신뢰성을 확보할 수 있는 UBM층 구조를 갖는 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는, 반도체 칩을 탑재할 재배선층을 형성하기 전에 UBM층을 미리 형성하는 공정을 활용하며, 최종 패키지 구조에서 UBM 패드가 페시베이션층으로부터 돌출된 구조를 갖는 새로운 반도체 패키지를 제공하는 것이다.
본 개시의 일 실시예는, 접속 패드를 갖는 반도체 칩과, 상기 반도체 칩이 배치된 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며, 상기 접속 패드와 전기적으로 연결된 재배선층을 포함하는 연결부재와, 상기 연결부재의 제1 면에 배치되며 상기 반도체 칩을 봉합하는 봉합재와, 상기 연결부재의 제2 면에 배치된 페시베이션층과, 상기 페시베이션층에 부분적으로 매립되며 상기 연결부재의 재배선층에 연결된 UBM(Under Bump Metallurgy)층을 포함하며, 여기서, 상기 UBM층은, 상기 페시베이션층에 매립되며 상기 연결부재의 재배선층에 연결된 UBM 비아와, 상기 UBM 비아에 연결되며 상기 페시베이션층의 표면으로부터 돌출된 UBM 패드를 포함하며, 상기 UBM 비아는 상기 UBM 패드의 접하는 부분의 폭이 상기 재배선층과 접하는 부분의 폭보다 작은, 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 포함하며, 절연층과 상기 절연층에 형성된 재배선층을 포함하는 연결부재와, 상기 연결부재의 제1 면 상에 배치되며, 상기 재배선층과 전기적으로 연결된 접속 패드를 갖는 반도체 칩과, 상기 연결부재의 제1 면에 배치되며 상기 반도체 칩을 봉합하는 봉합재와, 상기 연결부재의 제2 면에 배치되며 상기 연결부재의 재배선층에 연결된 UBM 비아와, 상기 연결부재의 제2 면에 배치되며 상기 UMB 비아를 매립하는 페시베이션층과, 상기 UBM 비아에 연결되며 상기 페시베이션층의 표면으로부터 돌출된 UBM 패드를 포함하며, 상기 UBM 비아는 상기 UBM 비아와 접하는 재배선층 부분과 일체화된 구조를 갖는 반도체 패키지를 제공한다.
본 개시의 여러 효과 중 일 효과로서 공정을 간소화하면서 고 신뢰성을 갖는 UBM층 구조의 반도체 패키지를 제공할 수 있다.
페시베이션층으로부터 UMB 패드를 노출시킴으로써 안정적인 접속을 보장할 뿐만 아니라, 구조적인 신뢰성이 높은 UBM 층을 제공할 수 있다. 또한, 반도체 칩을 실장하기 전에 재배선층과 함께 UBM층을 형성함으로써, UBM층 형성을 위한 별도의 전용 라인을 생략할 수 있으며, 전용 캐리어를 생략할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 10은 도 9에 도시된 반도체 패키지의 일부 영역(A 부분)을 나타내는 확대도이다.
도 11은 반도체 패키지의 일부 영역을 나타내는 확대도이다.
도 12a 및 도12b는 본 개시의 일 실시예에 따른 반도체 패키지에 채용 가능한 언더 범프 금속층을 나타내는 단면도이다.
도 13a 내지 도 13d는 도9에 도시된 반도체 패키지의 제조방법(재배선층 형성)을 설명하기 위한 주요 공정별 단면도이다.
도 14a 내지 도 14d는 도9에 도시된 반도체 패키지의 제조방법(패키지 형성)을 설명하기 위한 주요 공정별 단면도이다.
도 15a 내지 도 15e는 본 개시의 일 실시예에 따른 반도체 패키지의 제조방법(재배선층 형성)을 설명하기 위한 주요 공정별 단면도이다.
도 16a 내지 도 16c는 본 개시의 일 실시예에 따른 반도체 패키지의 제조방법(패키지 형성)을 설명하기 위한 주요 공정별 단면도이다.
도 17은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 18a 및 도 18b는 각각 도 17에 도시된 반도체 패키지의 일부 영역(A 부분)을 나타내는 확대도 및 그 평면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 2를 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 3 및 도 4를 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 페시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 페시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결부재(2240), 페시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 5를 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지를 개략적으로 나타낸 단면도다.
도 7을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 페시베이션층(2202)이 더 형성될 수 있으며, 페시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 페시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결부재(2140)가 형성될 수 있다. 이 경우에, 연결부재(2140)는 반도체 칩(2120)의 접속패드(2122)와 연결하는 비아 및 재배선층으로부터 공정이 이루어지므로, 비아(2143)은 반도체 칩에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 8을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 공정을 간소화하면서 고 신뢰성을 갖는 UBM층 구조의 반도체 패키지의 다양한 실시예에 대하여 첨부된 도면을 참조하여 상세히 설명한다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 9를 참조하면, 본 실시예에 따른 반도체 패키지(100)는 반도체 칩(111, 112, 113)과, 상기 반도체 칩(111, 112, 113)이 배치된 제1 면(120A)과 상기 제1 면(120A)과 반대에 위치한 제2 면(120B)을 갖는 연결부재(120)를 포함한다. ,
상기 연결부재(120)는 재배선층(122)을 포함한다. 상기 반도체 칩(111)은 접속패드(111P, 112P, 113P)를 가지며, 상기 접속패드(111P, 112P, 113P)는 상기 연결부재의 재배선층(122)에 전기적으로 연결된다
상기 반도체 패키지(100)는, 상기 연결 부재(120)의 제2 면(120B)에 배치된 페시베이션층(130)과, 상기 페시베이션층(130)에 부분적으로 매립된 UBM(Under Bump Metallurgy)층(140)을 포함한다. 상기 UMB층(140)은 솔더볼과 같은 접속단자(150)와의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100)의 보드 레벨 신뢰성을 개선시킬 수 있다.
상기 UBM층(140)은, 상기 연결부재(120)의 재배선층(122)에 연결된 UBM 비아(143)와, 상기 UBM 비아(143)에 연결된 UBM 패드(142)를 포함할 수 있다. 본 실시예에서, 상기 UBM 비아(143)는 상기 페시베이션층(130)에 매립되는 반면에, 상기 UBM 패드(142)는 상기 페시베이션층(130)의 표면으로부터 돌출될 수 있다.
이로써, UMB 패드(142)로의 용이한 접속과, UBM층(140)의 구조적인 안정을 함께 보장할 수 있다. 이러한 UBM 패드(142)의 노출은 플라즈마 에칭과 같은 수지 제거공정에 의해 수행될 수 있다(도14e 참조).
도10에 도시된 바와 같이, 상기 UBM 비아(143)은, 재배선층(122) 중 최외곽에 위치한 제1 재배선층(122a)에 연결되며, 상기 UBM 패드(142)의 접하는 부분의 폭(d1)이 상기 제1 재배선층(122a)과 접하는 부분의 폭(d2)보다 클 수 있다.
도10에 도시된 바와 같이, 두께방향의 단면으로 볼 때에 상기 UBM 비아(143)은, 역 사다리꼴 형상으로 나타날 수 있다. 또한, 연결부재(120)의 재배선층(122) 및 비아(123)와 유사하게, UBM 비아(143)는 거의 내부가 채워진 충전형 비아(Filled-via)일 수 있다.
접합강도 측면에서, 상기 UBM 패드(142)의 접하는 부분은 상기 제1 재배선층(122a)과 접하는 부분보다 접합 강도가 작은 위크 포인트(weak point)로 이해될 수 있다. 이러한 구조는 다양한 충격에 노출되는 UBM층의 신뢰성을 높일 수 있다.
도11에는 본 실시예에 따른 구조와 다른 구조의 UBM 층(140')이 도시되어 있다. 상기 UBM층(140')은 본 실시예와 반대로, UBM 패드(142')의 접하는 부분의 폭(d1')이 제1 재배선층(122a')과 접하는 부분의 폭(d2')보다 큰 UBM 비아(143')를 포함한다.
도10 및 도11b에 표시된 바와 같이, 실장 과정 또는 사용 환경에서 접속 단자(150)를 통해서 횡방향(화살표 참조)으로 UBM층(140,140')에 응력이 인가될 수 있다. 이 때에, 위크 포인트에 걸리는 모멘트(moment)가 신뢰성에 결정적인 영향을 주며, 이 모멘트의 크기는 응력인가지점과의 거리(ra,rb)에 비례한다. 따라서, 본 실시예에 따른 UBM층(140)의 응력인가지점과의 거리(ra)가 도11에 도시된 BM층의 응력인가지점과의 거리(rb)보다 작으므로, 본 실시예에 따른 UBM층(140)이 외부 충격 등으로 인한 응력에 대한 높은 신뢰성을 가질 수 있다.
본 실시예에서, 상기 UBM 패드(142)는 상기 UBM 비아(143)에 연결된 제1 면(142A)과 상기 제1 면(142A)과 반대에 위치한 제2 면(143A)을 가지며, 상기 UBM 패드(142)의 제2 면(142B)은 상기 페시베이션층(130)의 노출된 표면과 거의 동일한 레벨을 가질 수 있다. 물론, 다른 실시예에서는, 상기 UBM 패드(142)의 제2 면, 즉 접속 단자가 형성될 면이 충분히 노출되도록 상기 UBM 패드(142)의 측면은 일부만이 노출된 구조를 가질 수 있다.
한편, 통상의 인터포저는 절연층에 재배선층을 형성하고, 재배선층 상에 반도체 칩을 부착하고 이를 몰딩하는 패키지 공정을 수행한 후, 패키지를 캐리어에서 분리하고, 캐리어와 접하는 패키지의 하면에 비아 형성, 노광, 및 도금 등의 공정을 거쳐 UBM층을 형성하여 왔다(이를 'UBM층 라스트 공법'이라 함). 이러한 UBM층 라스트 공법은 패키지 단독에서의 휨 문제로 인해 공정 진행이 어렵기 때문에 별도의 캐리어를 더 사용해야 하며, 특히 UBM층 공정을 위한 전용 라인을 구축해야 하는 부담이 있다. 또한, 저 청정도의 패키지 라인을 통과한 제품이 다시 고 청정도의 노광 및 도금 공정을 거쳐야 함에 따라서 공정 품질의 리스크나 수율 하락의 리스크 등이 존재할 수 있다. 본 실시예를 위한 제조공정은 이러한 문제를 해소할 수 있다. 이에 대해서는 후술될 제조공정에서 상세히 설명하기로 한다(도13a 내지 도13d 및 도14a 내지 도14e 참조).
일반적으로, UBM층 라스트 공법을 적용하는 경우, UBM 비아를 위한 홀을 형성할 때에, 페시베이션층의 노출된 면으로부터 가공되므로, 도11에 도시된 바와 같이, UBM 패드(142')의 접하는 부분의 폭(d1')이 제1 재배선층(122a')과 접하는 부분의 폭(d2')보다 큰 UBM 비아(143)가 형성되므로, 본 실시예에 채용된 UBM 층(140) 구조보다 신뢰성에서 취약하다고 할 수 있다.
이하, 본 실시예에 따른 반도체 패키지(100)의 다른 구성에 대해서 보다 자세히 설명한다.
본 실시예에서, 상기 반도체 패키지(100)는 복수의 반도체 칩(111, 112, 113)을 포함할 수 있으나, 이에 한정되지 않으며 하나 또는 다른 수의 반도체 칩을 포함할 수 있다. 상기 반도체 칩(111, 112, 113)은 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서 칩, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩, 또는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리, HBM(High Bandwidth Memory) 등의 메모리 칩일 수 있다. 일부 실시예에서, 상기 반도체 패키지(100)는 다양한 종류의 칩이 조합될 수도 있다. 예를 들어, 제1 반도체 칩(111) 및 제3 반도체 칩(113)은 HBM 등의 메모리 칩일 수 있고, 제2 반도체 칩(112)은 AP 등의 프로세서 칩일 수 있다.
반도체 칩(111, 112, 113)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적 회로(IC: Integrated Circuit)일 수 있다. 이 경우 각각의 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 각각의 바디에는 다양한 회로가 형성되어 있을 수 있다. 반도체 칩(111, 112, 113) 각각의 접속패드(111P, 112P, 113P)는 각각의 반도체 칩(111, 112, 113)을 다른 구성요소와 전기적으로 연결시키기 위한 요소이며, 이에 한정디지는 않으나 알루미늄(Al)와 같은 도전성 물질로 형성될 수 있다. 각각의 바디 상에는 접속패드(111P, 112P, 113P)를 노출시키는 페시베이션막이 형성될 수 있으며, 페시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 일부 실시예에서, 반도체 칩(111, 112, 113)에는 재배선층이 더 형성될 수 있다.
본 실시예에서는, 도9에 도시된 바와 같이, 접속패드(111P, 112P, 113P)에 각각 범프(111B, 112B, 113B)가 형성될 수 있다. 예를 들어, 상기 범프(111B, 112B, 113B)는 금속이나 솔더로 이루어질 수 있다. 반도체 칩(111, 112, 113)은 접속패드(111P, 112P, 113) 및/또는 범프(111B, 112B, 113B)를 통하여 연결부재(120)의 상부의 노출된 재배선층(122c)과 연결될 수 있다. 이러한 연결을 위해서 솔더 등의 접속부재(115)가 사용될 수 있다. 각각의 반도체 칩(111, 112, 113)은 언더필 수지(170)를 이용하여 보다 안정적으로 연결부재(120) 상에 장착될 수도 있다.
상기 연결부재(120)는 반도체 칩(111, 112, 113) 각각의 접속패드(111P, 112P, 113P)를 재배선한다. 다양한 기능을 가지는 반도체 칩(111, 112, 113) 각각의 접속패드(111P, 112P, 113P)는 연결부재(120)를 통하여 재배선될 수 있으며, 접속단자(150)를 통하여 외부의 장치에 물리적 및/또는 전기적으로 연결될 수 있다.
상기 연결부재(120)는, 절연층(121)과, 상기 절연층(121) 상에 또는 내에 형성된 재배선층(122)과, 상기 절연층(121)을 관통하며 서로 다른 층에 형성된 재배선층(122)을 전기적으로 연결하는 비아(123)를 포함한다. 본 실시예에 도시된 연결부재(120)의 층수는 예시에 불과하며 더 많거나 더 적을 수도 있다. 본 실시예에 따른 연결부재(120)는 2.5D 형태의 인터포저로 사용될 수 있다.
예를 들어, 상기 절연층(121)은, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 ABF(Ajinomoto Build-up Film)와 같은 무기필러와 혼합된 수지를 포함할 수 있다. 일부 실시예에서, 상기 절연층(121)은 PID(Photo Imeagable Dielectric) 수지와 같은 감광성 절연물질을 포함할 수 있다. 이 경우에, 절연층(121)은 정밀한 포토리소그래피 공정으로 패터닝될 수 있으므로, 보다 얇게 형성될 수 있으며, 또한 보다 미세한 피치를 갖는 비아(123)를 구현할 수 있다. 절연층(121)은 다층이더라도 각 층은 서로 동일한 물질로 형성하는 경우에, 서로 일체화되어 각 층의 경계가 불분명할 수도 있다. 필요에 따라, 다층인 절연층(121) 중 일부의 층는 다른 일부의 층과 상이한 물질로 형성될 수도 있다.
상기 재배선층(122)은 실질적으로 접속패드(111P, 112P, 113P)를 재배선하는 역할을 수행할 수 있으며, 예를 들어 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 사용할 수 있다. 재배선층(122)은 각 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 일부 실시예에서, 재배선층(122)은 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal) 패턴 등을 포함하며, 필요에 따라 비아 패드, 접속단자 패드 등도 포함할 수 있다.
상기 비아(123)는 서로 다른 층에 형성된 재배선층(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100) 내에 전기적 경로를 형성시킨다. 예를 들어, 비아(123)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다.
도9에 도시된 바와 같이, 본 실시예에 채용된 연결부재(120)는 페시베이션층(130)과 접하는 제1 절연층(121a)과, 제1 절연층(121a)에 매립되며 페시베이션층(130) 및 UBM 비아(143)와 접하는 제1 재배선층(122a)과, 제1 절연층(121a) 상에 배치된 제2 재배선층(122b)과, 제1 절연층(121a)의 적어도 일부를 관통하며 제1 재배선층(122a)과 제2 재배선층(122b)을 전기적으로 연결하는 제1 비아(123a)를 포함한다. 이와 유사하게, 절연층(121), 재배선층(122) 및 비아(123)가 도9에 도시된 바와 같이 적층 구성될 수 있다. 제1 비아(123a)는 제2 재배선층(122b)과 접하는 부분의 폭이 제1 재배선층(122a)과 접하는 부분의 폭보다 클 수 있다. 즉, 연결부재(120)의 비아(123)의 단면 형상은 UBM 비아(143)의 단면 형상과 유사하게 거의 역 사다리꼴 형상을 가질 수 있다.
연결부재(120)는 봉합재(160) 및/또는 언더필 수지(170)와 접하는 제2 절연층(121b), 및 제2 절연층(121b) 상에 배치된 제3 재배선층(122c)을 포함한다. 제3 재배선층(122c)은 연결부재(120)의 최상부 절연층인 제2 절연층(121b)의 상면 상에 돌출된 형상을 가질 수 있다. 제3 재배선층(122c)은 반도체 칩(111, 112, 113)의 실장을 위한 패드 역할을 수행한다. 제3 재배선층(122c)의 표면에는 표면처리층(P)이 형성될 수 있다. 표면처리층(P)은 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다. 제3 재배선층(122c) 및/또는 표면처리층(P)은 솔더링 등의 접속부재(115)를 통하여 반도체 칩(111, 112, 113)의 접속패드(111P, 112P, 113P) 및/또는 범프(111B, 112B, 113B)와 연결될 수 있다.
페시베이션층(130)은 연결부재(120)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 페시베이션층(130)의 재료는 특별히 한정되는 않으며, 상술한 연결부재(120)의 절연층(121)으로 사용되는 절연물질들이 사용될 수 있다. 예를 들면, 페시베이션층(130)은 ABF로 형성될 수 있다.
상기 접속단자(150)는 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 반도체 패키지(100)는 접속단자(150)를 통하여 전자기기의 메인보드에 실장될 수 있다. 접속단자(150)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 접속단자(150)는 랜드(land), 볼(ball), 핀(pin)과 같은 다양한 구조를 가질 수 있다. 접속단자(150)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 이에 한정되는 것은 아니다.
접속단자(150)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 필요에 따라 다양하게 변경될 수 있다. 예를 들면, 접속단자(150)의 수는 다양하게 구현될 수 있으며, 접속패드(111P, 112P, 113P)의 수에 따라서 수십 내지 수천 개일 수 있다. 접속단자(150) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체 칩(111, 112, 113)이 배치된 영역을 벗어나는 영역을 의미한다.
본 실시예에 따른 반도체 패키지(100)는 팬-아웃 반도체 패키지일 수 있다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
상기 언더필 수지(170)는 반도체 칩(111, 112, 113)을 연결부재(120) 상에 더 안정적으로 장착시킬 수 있다. 언더필 수지(170)는 에폭시와 같은 수지일 수 있다. 일부 실시예에서, 언더필 수지(170)는 생략될 수 있다. 연결부재(120) 상에 탑재되는 소자는 반도체 칩(111, 112, 113) 외에도 다른 수동 소자와 같은 전자 부품이 포함될 수도 있다.
봉합재(160)는 반도체 칩(111, 112, 113) 등을 보호할 수 있다. 봉합 방식은 반도체 칩(111, 112, 113)의 전체 표면을 둘러싸지 않아도 무방하다. 도9에 도시된 바와 같이, 방열 등을 위해서 반도체 칩(111, 112, 113)의 상면이 노출될 수 있으며 이러한 노출된 면은 봉합재의 상면과 함께 연마되어 얻어진 면으로서 실질적으로 평탄한 공면(coplane)을 가질 수 있다. 봉합재(160)의 재료는 절연물질이 사용될 수 있으며, 예를 들어 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 ABF(Ajinomoto Build-up Film)와 같은 무기필러와 혼합된 수지일 수 있다. 일부 실시예에서는 유리섬유 또한 포함하는 프리프레그(prepreg)가 사용될 수도 되거나 또는, 공지의 EMC(Epoxy Molding Compound) 가 사용될 수도 있다.
도 12a 및 도 12b는 다양한 변형예에 따른 UBM층의 구조를 나타내는 단면도들이다. 도 12a 및 도 12b에 도시된 UBM층(140a,140b)은 도9에 도시된 반도체 패키지에 채용 가능한 구조이며, 앞선 실시예에 대한 설명을 참조하여 이해될 수 있다..
도 12a에 도시된 UBM층(140a)은, 페시베이션층(130)으로부터 돌출되며 리세스(R)를 갖는 UBM 패드(142a)를 포함한다. 접속단자(150)는 UBM 패드(142a)의 리세스(R)를 채우도록 형성된다. 본 실시예에 채용된 UBM 패드(142a)는 접속단자(145)가 형성될 영역을 리세스(R) 영역으로 안정적으로 한정할 뿐만 아니라, 접속단자(145)와의 접촉 면적을 증가시킬 수 있다.
본 실시예에서, 상기 UBM 패드(142)의 측면이 거의 노출된 앞선 실시예와 달리, 상기 UBM 패드(142a)의 리세스(R)가 형성될 면이 충분히 노출되도록 상기 UBM 패드(142a)의 측면의 일부만이 노출되고 다른 일부(c)는 페시베이션층(130)에 의해 여전히 덮일 수 있다. 이러한 노출된 측면은 플라즈마 에칭을 이용하여 제거되는 수지층의 깊이를 결정함으로써 비교적 정밀하게 조절될 수 있다.
도 12b에 도시된 UBM층(140b)은, 서로 분리된 3개의 리세스(R1,R2,R3)를 갖는 UBM 패드(142b)를 포함한다. 복수의 리세스(R1,R2,R3)에는 접속단자(150)가 채워지도록 형성된다. 본 실시예에 채용된 UBM 패드(142b)는 복수의 리세스(R1,R2,R3)에 의해 접속단자(150)와 접촉되는 면적을 도 12a에 도시된 UBM 패드(142a)보다 크게 증가시킬 수 있으므로, 접속신뢰성이 더욱 우수할 수 있다.
도 13a 내지 도 13d는 도9에 도시된 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도이다. 도 13a 내지 도 13d에 도시된 공정들은 UBM층을 포함한 재배선층을 형성하는 과정을 설명한다.
도 13a를 참조하면, 재배선층을 형성하기 위한 캐리어(210)를 준비한다.
캐리어(210)는 코어층(211) 및 코어층의 양면에 각각 형성된 금속막(212, 213)을 포함할 수 있다. 코어층(211)은 절연수지 또는 무기필러 및/또는 유리섬유를 포함한 절연수지(예, 프리프레그)일 수 있다. 금속막(212, 213)은 구리(Cu), 티타늄(Ti) 등의 금속을 포함할 수 있다. 금속막(212, 213)과 코어층(211) 사이에는 용이한 분리를 위해서 표면처리가 적용되거나, 그 사이에 이형층이 구비할 수 있다. 일부 실시예에서, 캐리어(210)는 통상의 디테치 코어(Detach Core)일 수 있다.
이어, 도 13b에 도시된 바와 같이, 캐리어(210) 상에 수지층(220)을 형성할 수도 있다.
이러한 수지층(220)에 의해 캐리어(210)와 제조될 연결부재(120) 간의 전기적인 절연을 보장할 수 있다. 구체적으로, 연결부재(도13d의 120)의 완성 후에 수행되는 재배선층(도13d의 122)에 대한 전기검사를 정상적으로 수행하기 위해서, 수지층(220)을 형성하여 연결부재의 재배선층과 캐리어(210)의 금속막(212) 사이를 절연시킬 수 있다. 수지층(220)은 필름 형태를 라미네이션 하거나, 액상 형태를 도포 및 경화 방법으로 형성할 수 있다. 필요에 따라, 수지층(220)은 생략될 수도 있다.
다음으로, 도 13c에 도시된 바와 같이, UBM 패드(142)와 페시베이션층(130)를 형성한다.
UBM층을 위한 UBM 패드(142)를 형성하기 위해서, 수지층(220) 상에 시드층을 형성하고, 드라이 필름 등을 이용하여 패턴을 형성하고 도금 공정으로 패턴을 채우는 방식으로 형성될 수 있다. 이어, UBM 패드(142)를 덮도록 페시베이션층(130)을 형성할 수 있다. 수지층(220)이 생략된 경우에, 캐리어(210)의 제2금속막(213)을 시드층으로 이용하여 UBM 패드(142)를 형성할 수 있다.
이어, 도 13d에 도시된 바와 같이, 상기 페시베이션층(130) 상에 연결부재(120)를 형성한다.
이러한 연결부재(120) 형성공정은, 이전 공정인 페시베이션층(130) 및 UBM 패드(142)의 형성공정과 동일한 공정 라인에서 수행될 수 있다. 본 공정은 페시베이션층(130) 상에 홀을 형성하고, 도금 공정 등으로 홀을 채우면서 제1 재배선층(122a)을 형성하고, 이어 절연층(121)의 형성과 비아홀 및 충전/패턴 형성을 반복하여 수행함으로써 추가적인 재배선층(122) 및 비아(123)를 갖는 연결부재(120)를 형성할 수 있다. 추가적으로 연결부재(120)의 상부에 형성된 제3 재배선층(122c)에 표면처리층(P)을 형성할 수 있다.
연결부재(120)를 형성한 후에 반도체 칩을 실장하기 전에, 쿼드 루트(Quad Route) 검사와 재배선층의 전기적 테스트 검증 절차를 진행할 수 있다. 따라서, 반도체 칩을 실장하기 전에, 재배선층 등의 불량을 조기에 확인함으로써, 불량 폐기로 인한 비용 손실을 크게 감소시킬 수 있다.
본 공정에서, 페시베이션층(130)의 홀에 형성되는 UBM 비아(143)는 제1 재배선층(122a)과 함께 형성될 수 있다. UMB층 라스트 공정에서 UBM 비아와 UBM 패드가 일체화된 구조로 함께 형성되는 것과는 상이하다. 이와 같이, 본 실시예에 채용되는 UBM 비아(143)는 종래의 구조와 달리 인접한 제1 재배선층(122a)과 일체화된 구조를 가질 수 있다.
본 명세서에서 "일체화된 구조(integrated structure)"는, 두 요소가 단순히 접촉한 상태를 의미하는 것이 아니라, 동일한 공정을 통해서 동일한 물질로 이용하여 일체로 형성되는 구조를 말한다. 예를 들어, 비아와 패턴(예, 재배선층 또는 패드)가 동일한 도금 공정을 통해서 동시에 형성될 때에 비아와 패턴를 일체화된 구조라 할 수 있다.
본 실시예에 따른 제조방법에서는, UBM 층 라스트 공정과 달리, 반도체 칩을 실장하기 전에, 연결부재(120)를 미리 형성할 경우에, 연결부재(120)에 UBM 층(140)을 미리 형성한다. 예를 들어, 연결부재(120)를 형성하기 전에, 연결부재(120)를 형성하는 공정 라인에서 UBM층(140)과 페시베이션층(130)을 형성할 수 있다. 이와 같이, UBM층(140)과 연결부재(120)의 재배선층(122) 및 비아(123)는 동일한 공정 라인에서 연속적으로 형성될 수 있다.
따라서, 본 실시예에 따른 제조방법은, 패키지 완성 후에 UBM층을 형성하기 위한 추가적인 캐리어가 요구되지 않으며, UBM층 형성을 위한 별도의 전용 라인을 생략할 수 있다. 또한, UBM 형성 과정에서 패키지 공정의 오염물에 의한 리스크를 제거할 수 있다.
도 14a 내지 도 14d는 도9에 도시된 반도체 장치의 제조방법을 설명하기 위한 주요 공정별 단면도이다. 도 14a 내지 도 14d에 도시된 공정들은 도 13d에 도시된 연결부재를 이용한 반도체 패키지 제조과정을 나타낸다.
도14a에 도시된 바와 같이, 연결부재(120) 상에 반도체 칩(111,112,113)을 실장한다.
본 실장 공정은 솔더(115) 등을 이용하여 수행될 수 있다. 추가적으로, 언더필 수지(170)로 반도체 칩(111,112,113)을 더욱 안정적으로 고정할 수 있다. 그 후, 연결부재(120) 상에 반도체 칩(111,112,113)을 봉합하는 봉합재(160)를 형성한다. 봉합재(160)는 필름 형태를 라미네이션하거나, 액상 형태를 도포 및 경화 방법으로 형성할 수 있다.
이어, 도14b에 도시된 바와 같이, 반도체 칩(111,112,113)의 표면이 노출되도록 봉합재(160)를 그라인딩(Grinding)할 수 있다.
본 그라인딩 공정에 의하여 반도체 칩(111, 112, 113)의 각각의 상면이 동일 레벨에 위치하며, 봉합재의 상면과 실질적으로 평탄한 공면을 가질 수 있다. 그라인딩 과정에서 부분적으로 소실되는 반도체 칩 부분은 비활성영역이므로 기능과 무관하며, 오히려, 봉합재의 외부로 노출되므로, 방열효과가 개선될 수 있다.
다음으로, 도14c에 도시된 바와 같이, 연결부재(120)로부터 캐리어(210)를 분리시킬 수 있다.
이러한 캐리어(210)의 분리 공정은 금속막(212, 213)의 분리로 수행될 수 있다. 예를 들어, 금속막과 코어층 사이의 이형층을 이용할 수 있다. 분리 공정 후에 연결부재(120)로부터 금속막(213)은 에칭 공정으로 제거한다. 수지층(220)은 금속막 에칭 공정에서 UBM 패드(142)를 보호할 수 있다. 분리공정 후에 UBM 패드(142)가 노출되도록 수지층(220)을 제거하고, 페시베이션층(130)의 일부를 제거하여 UBM 패드(142)를 잔류한 페시베이션층(130)의 표면으로부터 돌출시킬 수 있다.
도 14c에 도시된 바와 같이, UBM 패드(142)가 잔류한 페시베이션층(230)의 표면으로부터 돌출되도록 "L"레벨까지 수지층 및 페시베이션층의 일부를 제거할 수 있다.
본 실시예에서는 본 제거공정은 플라즈마 에칭을 이용할 수 있다. 예를 들어, 산소가 함유된 플라즈마 에칭을 적용함으로써, 수지층(220)과, 그 수지층(220)과 유사한 절연물질로 이루어진 페시베이션층(130)을 효과적으로 그리고 정밀하게 제거할 수 있다.
일부 실시예에서, 에칭레이트는 1㎛/min 수준으로 조절할 수 있으며, 에칭산포가 5% 이하(예, 3%)까지 얻어질 수 있으므로, 충분한 두께의 절연물질층(예, 수지층, 페시베이션층)을 효과적으로 제거할 수 있다. 또한, 금속인 UBM 패드(142)와 높은 선택성을 가지므로 UBM 패드(142)의 손상 없이 UBM 패드(142)의 접속면을 효과적으로 노출시킬 수 있다. 수 마이크로 또는 서브 마이크로까지 에칭 깊이를 정밀하게 제어할 수 있다.
본 실시예와 같이, 플라즈마 에칭을 이용하여 UBM 패드의 노출공정은 페시베이션층(130)에 개구부를 형성하기 위한 별도의 패터닝 공정을 생략할 수 있는 장점을 제공한다.
특정 실시예에서, UBM 패드(142)의 노출공정은 그라인딩과 같은 다른 공정과 병행하여 수행될 수 있다. 예를 들어, 수지층(220)은 그라인딩공정을 이용하여 제거하고, 페시베이션층은 플라즈마 에칭을 이용하여 정밀하게 제거할 수 있다.
이어, 도 14d에 도시된 바와 같이, 노출된 UBM 패드(142)에 솔더와 같은 접속 단자(150)를 형성함으로써 도9에 도시된 반도체 패키지(100)를 제조할 수 있다. 필요에 따라, 본 단계에서, 잔유물을 제거하기 위한 디스미어(Desmear) 처리를 수행될 수 있다.
도 15a 내지 도 15e는 본 개시의 일 실시예에 따른 반도체 장치의 제조방법(재배선층 형성)을 설명하기 위한 주요 공정별 단면도이다.
도 15a를 참조하면, 캐리어(210) 상에 배치된 수지층(220) 상에 포토 레지스트(230)를 형성한다. 캐리어(210)는 도13a에서 설명된 캐리어(210)를 참조하여 이해할 수 있다. 수지층(220)을 생략한 경우에는 캐리어(210)의 금속막(213) 상에 포토레지스트(230)를 형성할 수도 있다. 본 실시예에서는 포토레지스트(230)을 예시하였으나, 블럭 형상의 다른 재료, 예컨대 산화물과 같은 다른 절연체 또는 니켈 등의 금속이 사용될 수 있다.
이어, 도 15b에 도시된 바와 같이, 포토 레지스트(230)를 패터닝하여 리세스(R)에 대응되는 형상을 갖는 리세스 패턴(230P)을 형성할 수 있다. 본 패터닝 공정은 노광 및 현상을 이용하여 수행될 수 있다.
다음으로, 도 15c에 도시된 바와 같이, 리세스 패턴(230P)이 형성된 영역에 UBM 패드를 위한 개구(O)를 갖는 드라이 필름(240)을 형성할 수 있다.
본 공정은 수지층(220) 상에 드라이 필름(240)을 형성하고, 노광 및 현상을 이용하여 원하는 개구(O)를 형성할 수 있다. 드라이 필름(240)의 높이는 UBM 패드의 두께를 고려하여 리세스 패턴(230P)의 두께보다 크게 형성하고, 개구(O)는 리세스 패턴(230P)보다 큰 면적을 갖도록 형성할 수 있다.
이어, 도 15d에 도시된 바와 같이, 드라이 필름(240)의 개구(O)을 도금으로 채워 UBM 패드(142)를 형성하고, 드라이 필름(240)은 제거할 수 있다.
이러한 충전 및 제거 공정을 통해서 원하는 UBM 패드(142)을 얻을 수 있다. 도시하지는 않았으나, 본 도금 공정에는 시드층이 사용될 수 있다.
다음으로, 도 15e에 도시된 바와 같이, UBM 패드(142) 상에 페시베이션층(130)을 형성하고, 페시베이션층(130)에 연결부재(120)를 형성한다.
본 실시예에 따른 연결부재(120) 형성공정은, 도 13d와 관련 설명을 참조하여 이해할 수 있다. 페시베이션층(130) 및 UBM 패드(142)의 형성공정과 동일한 공정 라인에서 수행되며, 연결부재(120) 형성 후에 반도체 칩을 실장하기 전에, 쿼드 루트 검사와 재배선층의 전기적 테스트 검증 절차를 진행할 수 있다. 본 공정에서, 페시베이션층(130)의 홀에 형성되는 UBM 비아(143)는 제1 재배선층(122a)과 함께 형성될 수 있다. 따라서, UBM 비아(143)는 제1 재배선층(122a)과 일체화된 구조를 가질 수 있다.
도 16a 내지 도 16c는 본 실시예에 따른 반도체 장치의 제조방법(패키지 형성)을 설명하기 위한 주요 공정별 단면도이다.
우선, 도 16a를 참조하면, 연결부재(120)로부터 캐리어(210)를 분리하고, 금속막(213)가 제거된 상태의 패키지 구조가 도시되어 있다.
도 16a에 도시된 구조는 도 15e에 도시된 연결 부재를 이용하여 제조된 패키지로서, 반도체 칩 실장 및 봉합재 형성공정(도14a 및 도14b 참조)을 걸쳐 캐리어 분리 및 금속막 에칭공정(도14c 및 도14d 참조)까지 수행된 결과물로 이해될 수 있다.
도 16b를 참조하면, 플라즈마 에칭을 이용하여 수지층 및 페시베이션층의 일부를 제거할 수 있다.
본 제거공정을 통해서 UBM 패드(142)가 잔류한 페시베이션층(230)의 표면으로부터 돌출될 수 있다. 본 공정에서는, 산소가 함유된 플라즈마 에칭을 적용함으로써, 수지층(220)과, 페시베이션층(130)의 일부와 함께, 유기물인 리세스 패턴(230P)까지 제거할 수 있다. 플라즈마 에칭을 이용함으로써 UBM 패드(142)의 리세스(R) 내부에 위치한 리세스 패턴(230P)까지 효과적으로 제거하면서 UBM 패드(142)를 원하는 두께로 노출시킬 수 잇으므로, 페시베이션층(130)에 개구부를 형성하기 위한 별도의 패터닝 공정을 생략할 수 있다.
이어, 도 16c에 도시된 바와 같이, 노출된 UBM 패드(142)에 솔더와 같은 접속 단자(150)를 형성함으로써 도9에 도시된 반도체 패키지(100)를 제조할 수 있다. 필요에 따라, 본 단계에서, 잔유물을 제거하기 위한 디스미어 처리를 수행될 수 있다.
도 17은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이며, 도 18a 및 도 18b는 각각 도 17에 도시된 반도체 패키지의 일부 영역(A 부분)을 나타내는 확대도 및 그 평면도이다.
도 17을 참조하면, 본 실시예에 따른 반도체 패키지(100A)는 하나의 UBM 패드(142)에 연결된 복수의 UBM 비아(143a,143b,143c,143d)가 연결된 멀티-비아 UBM층(140')을 갖는 점을 제외하고, 도9 및 도10에 도시된 반도체 패키지(100)와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도9 및 도10에 도시된 팬-아웃 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 채용된 UBM층(140')은, 도18a 및 도18b에 도시된 바와 같이 상기 연결부재(120)의 재배선층(122)에 연결된 4개의 UBM 비아(143a,143b,143c,143d)와, 상기 4개 UBM 비아(143a,143b,143c,143d)에 연결된 UBM 패드(142)를 포함할 수 있다.
본 실시예에서, 상기 UBM 비아(143a,143b,143c,143d)는 상기 페시베이션층(130)에 매립되지만, 상기 UBM 패드(142)는 상기 페시베이션층(130)의 표면으로부터 돌출될 수 있다. 이로써, UMB 패드(142)로의 용이한 접속과, UBM층(140)의 구조적인 안정을 함께 보장할 수 있다. 이러한 UBM 패드(142)의 노출은 플라즈마 에칭과 같은 수지 제거공정에 의해 수행될 수 있다. 물론, 본 실시예에 채용된 된 UBM층(140')은 4개의 UBM 비아(143a,143b,143c,143d)를 포함하는 것으로 예시되어 있으나, 다른 수의 UBM 비아를 채용할 수 있다.
이와 같이, 본 실시예에 따른 반도체 패키지(100A)에서는, 최외곽에 위치한 제1 재배선층(122a)과 UBM 패드(142)를 연결하는 UBM 비아를 복수개로 채용함으로써 각 UBM 비아를 통해서 응력을 분산시킬 수 있으며, 금속이 차지하는 면적비율을 높이면서 응력에 대한 충분한 내성을 확보할 수 있다. 그 결과, 상술한 보드 레벨 신뢰성의 문제가 개선될 수 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 마더보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 장치
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 페시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 페시베이션층 2260: UBM층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 장치 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 페시베이션층 2160: UBM층
2170: 솔더볼 100: 반도체 장치
111, 112, 113: 반도체칩 111P, 112P, 113P: 접속패드
111B, 112B, 113B: 범프 115: 접속부재
120: 연결부재 122, 122a, 122b, 122c: 재배선층
123, 123a: 비아 130: 페시베이션층
140: UBM층 142,142a,142b: UBM 패드
R, R1~R3: 리세스
143: UBM 비아 150: 접속단자
160: 봉합재 170: 언더필 수지
210: 캐리어 211: 코어층
212, 213: 금속막 220: 수지층

Claims (14)

  1. 접속 패드를 갖는 반도체 칩;
    상기 반도체 칩이 배치된 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며, 상기 접속 패드와 전기적으로 연결된 재배선층을 포함하는 연결부재;
    상기 연결부재의 제1 면에 배치되며 상기 반도체 칩을 봉합하는 봉합재;
    상기 연결부재의 제2 면에 배치된 페시베이션층; 및
    상기 페시베이션층에 부분적으로 매립되며 상기 연결부재의 재배선층에 연결된 UBM(Under Bump Metallurgy)층;을 포함하며,
    상기 UBM층은, 상기 페시베이션층에 매립되며 상기 연결부재의 재배선층에 연결된 UBM 비아와, 상기 UBM 비아에 연결되며 상기 페시베이션층의 표면으로부터 돌출된 UBM 패드를 포함하며,
    상기 UBM 비아는, 상기 UBM 패드의 접하는 부분의 폭이 상기 재배선층과 접하는 부분의 폭보다 작은 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 UBM 패드의 일부는 상기 페시베이션층에 의해 둘러싸인 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 UBM 패드는 상기 UBM 비아에 연결된 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 가지며,
    상기 UBM 패드의 제2 면은 상기 페시베이션층의 노출된 표면과 거의 동일한 레벨을 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 UBM 비아와 상기 재배선층의 접합 강도는 상기 UBM 비아와 상기 UBM 패드의 접합 강도보다 큰 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 UBM 비아는 인접한 재배선층과 일체화된 구조를 갖는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 UBM 비아는 상기 연결 부재의 두께 방향으로 본 단면이 거의 역사다리꼴인 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 UBM 패드의 노출된 면에 리세스를 갖는 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 리세스는 서로 분리된 복수의 리세스를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 반도체 칩의 상면은 상기 봉합재의 상면에 노출되며, 상기 반도체 칩의 상면과 상기 봉합재의 상면은 실질적으로 평탄한 공면을 갖는 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 UBM 비아는, 각각의 UBM 패드에 연결된 복수의 UBM 비아를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 서로 반대에 위치한 제1 면 및 제2 면을 포함하며, 절연층과 상기 절연층에 형성된 재배선층을 포함하는 연결부재;
    상기 연결부재의 제1 면 상에 배치되며, 상기 재배선층과 전기적으로 연결된 접속 패드를 갖는 반도체 칩;
    상기 연결부재의 제1 면에 배치되며 상기 반도체 칩을 봉합하는 봉합재;
    상기 연결부재의 제2 면에 배치되며 상기 연결부재의 재배선층에 연결된 UBM 비아;
    상기 연결부재의 제2 면에 배치되며 상기 UMB 비아를 매립하는 페시베이션층; 및
    상기 UBM 비아에 연결되며 상기 페시베이션층의 표면으로부터 돌출된 UBM 패드를 포함하며,
    상기 UBM 비아는 상기 UBM 비아와 접하는 재배선층 부분과 일체화된 구조를 갖는 것을 특징으로 하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 재배선층은 상기 절연층 내에 서로 다른 레벨에 위치한 복수의 재배선층을 포함하며, 상기 연결부재는 상기 복수의 재배선층을 전기적으로 연결하는 적어도 하나의 비아를 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 적어도 하나의 비아는 상기 연결부재의 제2 면에 인접한 부분의 폭보다 상기 연결부재의 제1 면에 인접한 부분의 폭이 큰 것을 특징으로 하는 반도체 패키지.
  14. 제12항에 있어서,
    상기 UBM 비아는 상기 재배선층과 접하는 부분의 폭보다 상기 UBM 패드의 접하는 부분의 폭이 큰 것을 특징으로 하는 반도체 패키지.
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